JP2009207030A - 電力増幅回路および無線通信回路 - Google Patents
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Abstract
【課題】 無線通信回路全体の電源電圧を高めることなく、また電力増幅回路としての性能を劣化させることなく、高出力が可能な電力増幅回路を実現する。
【解決手段】 ゲート電極に信号入力端子が接続されたFET1と、ゲート電極にオン・オフ制御信号の入力端子が接続され、ソース電極がFET1のドレイン電極にカスコード接続され、ドレイン電極に信号出力端子が接続されたFET2とを備え、信号入力端子に入力する信号を増幅して信号出力端子から出力する電力増幅回路において、FET2のドレイン−ソース間耐圧は、FET1のそれより高い構成である。
【選択図】 図1
【解決手段】 ゲート電極に信号入力端子が接続されたFET1と、ゲート電極にオン・オフ制御信号の入力端子が接続され、ソース電極がFET1のドレイン電極にカスコード接続され、ドレイン電極に信号出力端子が接続されたFET2とを備え、信号入力端子に入力する信号を増幅して信号出力端子から出力する電力増幅回路において、FET2のドレイン−ソース間耐圧は、FET1のそれより高い構成である。
【選択図】 図1
Description
本発明は、主として高周波信号を増幅する電力増幅回路および電力増幅回路とその他の回路を集積化した無線通信回路に関する。
携帯電話に代表される無線通信機器に内蔵の送信信号の電力増幅部には、2つの電界効果トランジスタ(以下「FET」という)をカスコード接続した高周波電力増幅回路が広く用いられている(非特許文献1)。
図5は、従来の高周波電力増幅回路の構成および動作例を示す。
図5(a) において、高周波電力増幅回路は、FET51、FET52および回路の負荷となるコイル55から構成される。ここでは、FET51、FET52はn型のトランジスタであり、FET51のドレイン電極にFET52のソース電極が接続されるカスコード接続になっている。FET51のソース電極は接地される。FET52のドレイン電極に接続されるコイル55は、FETと同じ基板上に作られるオンチップコイルやオフチップコイルなどがあり、高周波電力増幅回路の電源電圧VDDに接続される。電源電圧VDDは、例えば 1.8Vなどの直流電源である。
図5(a) において、高周波電力増幅回路は、FET51、FET52および回路の負荷となるコイル55から構成される。ここでは、FET51、FET52はn型のトランジスタであり、FET51のドレイン電極にFET52のソース電極が接続されるカスコード接続になっている。FET51のソース電極は接地される。FET52のドレイン電極に接続されるコイル55は、FETと同じ基板上に作られるオンチップコイルやオフチップコイルなどがあり、高周波電力増幅回路の電源電圧VDDに接続される。電源電圧VDDは、例えば 1.8Vなどの直流電源である。
FET51のゲート電極G1には高周波電力増幅回路の入力端子T1が接続され、例えば 900MHzや2GHzなどの高周波信号が入力する。FET52のゲート電極G2には制御信号の入力端子T2が接続され、高周波電力増幅回路をオン・オフ制御する制御信号が入力する。この制御信号は、高周波電力増幅回路を動作させるときにFET52がオンする程度の電圧である。また、FET52のドレイン電極D2には高周波電力増幅回路の出力端子T3が接続され、増幅された高周波信号が出力される。
高周波電力増幅回路の動作時の各ノードの代表的な信号波形を図5(b) に示す。縦軸は電圧V、横軸は時間tを示す。VG1はFET51のゲート電極G1の電位(入力信号)、VD1はFET51のドレイン電極D1の電位、VG2はFET52のゲート電極G2の電位(制御信号)、VD2はFET52のドレイン電極D2の電位(出力信号)、V(D2-D1) はFET52のドレイン−ソース間電圧であり、VD2−VD1に相当し、そのピーク値Vamp がFET52の耐圧電圧以下に設定される。
FET51のドレイン電極電位VD1は、入力信号VG1のレベルによるが、基本的に直流(DC)電位に近く、それほど大きく電位変動しない。FET52のゲート電極電位VG2には制御信号として一定電位が印加されており、FET52のドレイン電極から入力信号VG1を増幅した出力信号VD2が出力される。
黒田忠広監訳、「RFマイクロエレクトロニクス」、ISBN4-621-07005-3 、丸善株式会社、pp.325-327
黒田忠広監訳、「RFマイクロエレクトロニクス」、ISBN4-621-07005-3 、丸善株式会社、pp.325-327
近年では、高周波電力増幅回路およびその他の回路を含めたRFチップ、さらにベースバンド回路までも含めた無線チップとして、無線通信回路を1つのシリコン基板上に集積化するワンチップ化が、経済的・技術的な合理性のもとで進められている。
ところで、携帯電話などの無線通信機器が出力する無線信号電力は10mW〜 100mWと非常に大きく、高周波電力増幅回路の出力端子T3に接続されるFET52のドレイン電極D2の信号振幅は数Vにも及んでいる。ただし、無線通信規格よっては非常に高い送信信号電力が必要になるが、図5に示す従来の高周波電力増幅回路の場合、無線通信回路の電源電圧以上に信号振幅を大きくすることができない。なお、出力したい信号振幅に合わせて電源電圧を大きくする方法もあるが、高周波電力増幅回路以外の回路の電源電圧も大きくなってしまい、無線通信回路全体の消費電力が大きくなる問題があった。
一方、高周波電力増幅回路以外の回路は大きな電源電圧を必要としない場合が多いので、ワンチップの無線通信回路が作られる近年の先端プロセスでは1V〜2V程度しかトランジスタの耐圧がない。このようなトランジスタを用いて高周波電力増幅回路をワンチップの無線通信回路に内蔵する場合は、高周波電力増幅回路を構成する出力段のトランジスタ耐圧に起因して出力可能な送信信号電力に上限が生じる。また、それ以上の送信信号電力が必要な場合には、別途化合物で作られるFETなどによる高周波電力増幅回路を外付けする必要があった。
本発明は、無線通信回路全体の電源電圧を高めることなく、また高周波電力増幅回路としての性能を劣化させることなく、高出力が可能な電力増幅回路を提供することを目的とする。また、本発明の電力増幅回路とその他の回路を集積化した無線通信回路を提供することを目的とする。
第1の発明は、ゲート電極に信号入力端子が接続されたFET1と、ゲート電極にオン・オフ制御信号の入力端子が接続され、ソース電極がFET1のドレイン電極にカスコード接続され、ドレイン電極に信号出力端子が接続されたFET2とを備え、信号入力端子に入力する信号を増幅して信号出力端子から出力する電力増幅回路において、FET2のドレイン−ソース間耐圧は、FET1のそれより高い構成である。
第2の発明は、第1の発明の電力増幅回路をSOI基板上に形成し、FET2はボディ電位をソース電位に固定するソースタイタイプのトランジスタとする。
第3の発明は、第1または第2の発明の電力増幅回路と、無線通信回路を構成するその他の回路を集積化した無線通信回路において、電力増幅回路の電源電圧がその他の回路の電源電圧より高い電圧とし、それぞれ対応する電源回路から電源電圧を供給する構成である。
本発明の電力増幅回路は、カスコード接続されたコア用のFET1と高耐圧なIO用のFET2から構成することにより、電力増幅回路としての性能の劣化を招くことなく、高出力な電力増幅回路を実現することができる。
本発明の電力増幅回路は、SOI基板上に形成したIO用のFET2を高耐圧かつソースタイタイプにすることにより、電力増幅回路としての性能の劣化を招くことなく、高出力かつ待機時のドレインリーク電流が小さい電力増幅回路を実現することができる。これにより、先端プロセスを利用した半導体集積回路においても、高出力な電力増幅回路を内蔵したワンチップの無線通信回路(RFチップ)を実現することができる。
本発明の無線通信回路は、電力増幅回路と、無線通信回路を構成するその他の回路の電源電圧をそれぞれ最適化し、特に電力増幅回路の電源電圧のみを大きくすることにより高出力かつ低消費電力を実現することができる。これにより、無線通信機器において無線通信回路の外部増幅器が不要となり、コストおよび実装面積の削減を図ることができる。
(電力増幅回路の第1の実施形態)
図1は、本発明の電力増幅回路の第1の実施形態を示す。
図1(a) において、本実施形態の電力増幅回路は、カスコード接続されたコア用のトランジスタ(以下「コア用FET」という)11と高耐圧なIO用のトランジスタ(以下「IO用FET」という)12、回路の負荷となるコイル15から構成される。ここでは、コア用FET11およびIO用FET12はn型のトランジスタであり、コア用FET11のドレイン電極D1にIO用FET12のソース電極S2が接続される。コア用FET11のソース電極S1は接地され、IO用FET12のドレイン電極D2はコイル15を介して電源電圧VDDに接続される。コア用FET11のゲート電極G1には電力増幅回路で増幅する信号の入力端子T1が接続され、IO用FET12のゲート電極G2には電力増幅回路をオン・オフ制御する制御信号の入力端子T2が接続され、IO用FET12のドレイン電極D2には増幅された信号の出力端子T3が接続される。
図1は、本発明の電力増幅回路の第1の実施形態を示す。
図1(a) において、本実施形態の電力増幅回路は、カスコード接続されたコア用のトランジスタ(以下「コア用FET」という)11と高耐圧なIO用のトランジスタ(以下「IO用FET」という)12、回路の負荷となるコイル15から構成される。ここでは、コア用FET11およびIO用FET12はn型のトランジスタであり、コア用FET11のドレイン電極D1にIO用FET12のソース電極S2が接続される。コア用FET11のソース電極S1は接地され、IO用FET12のドレイン電極D2はコイル15を介して電源電圧VDDに接続される。コア用FET11のゲート電極G1には電力増幅回路で増幅する信号の入力端子T1が接続され、IO用FET12のゲート電極G2には電力増幅回路をオン・オフ制御する制御信号の入力端子T2が接続され、IO用FET12のドレイン電極D2には増幅された信号の出力端子T3が接続される。
なお、本実施形態の特徴とするIO用FET12は、図5に示す従来の高周波電力増幅回路においてコア用のトランジスタを用いたFET52を、高耐圧なIO用のトランジスタに置き換えたものである。すなわち、従来構成において送信電力を制限していたFET52が高耐圧のIO用FET12に代わっている。
まず、一般的なコア用FETおよびIO用FETについて説明する。近年の先端プロセスでは、MOSFETのゲート長は1μmを切り、高速、低電圧、低消費電力なトランジスタの利用が可能になった。一方、無線通信回路を製造する場合、このような先端プロセスによって製造される半導体集積回路(LSI)以外にも様々なLSIが必要になる。この製造プロセスの異なる集積回路間の接続をサポートするため、トランジスタの耐性が低い先端プロセスによるコア用FETとは別に、IO用FETを利用するのが一般的になっている。IO用FETは、酸化膜圧やゲート長などがコア用FETより大きいため、動作速度や消費電力はコア用FETよりも若干劣るが、その分トランジスタ耐圧をコア用FETよりも高くすることができる。例えば、コア用FETのドレイン−ソース間耐圧を 1.8Vとした場合、IO用FETのドレイン−ソース間耐圧を 3.3Vに設定可能である。
次に、本実施形態の電力増幅回路の動作について図1(b) を参照して説明する。縦軸は電圧、横軸は時間を示す。VG1はコア用FET11のゲート電極G1の電位(入力信号)、VD1はコア用FET11のドレイン電極D1の電位、VG2はIO用FET12のゲート電極G2の電位(制御信号)、VD2はIO用FET12のドレイン電極D2の電位(出力信号)、V(D2-D1) はIO用FET12のドレイン−ソース間電圧であり、VD2−VD1に相当し、そのピーク値Vamp がIO用FET12の耐圧電圧以下に設定される。
本実施形態の電力増幅回路の出力信号VD2のレベルを大きくする場合、入力信号VG1のレベルを大きくする。このとき、IO用FET12のドレイン−ソース間にかかる電圧も図1(b) のV(D2-D1) に示すように大きくなるが、IO用FET12の耐性は従来のFET52よりも大きいため、IO用FET12が破壊されることなく高出力電力に対応することが可能となる。
ここで、正の電源電圧VDDは、従来のコア用のトランジスタを用いた高周波電力増幅回路の電源電圧よりも大きい電圧とすることができる。例えば、従来の高周波電力増幅回路では、ドレイン・ソース間耐圧が低いために電源電圧VDDとして 1.8V程度しか与えることができなかったが、本実施形態の構成ではIO用FET12のドレイン・ソース間耐圧が高いため、コア用FET11のドレイン・ソース間耐圧が低くても、一般的なIO用のトランジスタの電源電圧であるVDD= 3.3Vとすることができる。これにより、図1(b) に示すように大きな入力信号から大きな出力信号を取り出すことができる。
ところで、高耐圧のIO用のトランジスタは、基本的に動作速度やコンダクタンスなどの性能面においてコア用のトランジスタよりも劣るが、本実施形態の電力増幅回路に適用した場合に、電力増幅回路としての性能の劣化は従来構成に比べてほとんど無視できる。
その理由は次のように説明できる。本実施形態の電力増幅回路において、入力電圧信号を電流信号に変換する入力段にコア用FET11を用いており、この電流変化が負荷であるコイル15のインピーダンスによって電圧信号として出力される。カスコード接続されているIO用FET12では、ソース電極S2から入力した電流信号がそのまま通過してドレイン電極D2から出力されるだけなので、その応答速度は電力増幅回路の性能にほとんど影響を与えない。したがって、本実施形態のように、カスコード接続されるIO用FET12を高耐圧にすることにより、電力増幅回路としての性能の劣化を招くことなく、従来より高出力な電力増幅回路を実現することができる。
(電力増幅回路の第2の実施形態)
図2は、本発明の電力増幅回路の第2の実施形態を示す。
本実施形態の構成は、図1に示す第1の実施形態の構成において、電力増幅回路をSOI(Silicon-On-Insulator)基板上に形成し、IO用FET12に代えてソースタイ(Source Tie)タイプのIO用FET13を用いたことを特徴とする。すなわち、コア用FET11にカスコード接続されるIO用FET13が、高耐圧のソースタイタイプのトランジスタであることが特徴である。ソースタイタイプのトランジスタは,ボディ電位をソース電位に固定することにより寄生バイポーラ動作を抑制し,耐圧が向上する利点がある。
図2は、本発明の電力増幅回路の第2の実施形態を示す。
本実施形態の構成は、図1に示す第1の実施形態の構成において、電力増幅回路をSOI(Silicon-On-Insulator)基板上に形成し、IO用FET12に代えてソースタイ(Source Tie)タイプのIO用FET13を用いたことを特徴とする。すなわち、コア用FET11にカスコード接続されるIO用FET13が、高耐圧のソースタイタイプのトランジスタであることが特徴である。ソースタイタイプのトランジスタは,ボディ電位をソース電位に固定することにより寄生バイポーラ動作を抑制し,耐圧が向上する利点がある。
ここで、通常のFETとソースタイタイプのFETについて詳しく説明する。トランジスタと基板間の寄生容量が高周波回路の性能劣化に影響することから、この寄生容量を削減したSOI基板上に半導体回路を作成するSOI技術がある。このSOIプロセスにおいても、バルクのプロセス同様にコア用のトランジスタとIO用のトランジスタが利用可能である。ところで、SOI基板上に形成されるFETは、通常ボディの電位がフローティングのボディフローティングトランジスタであるのが一般的であるが、ボディ電位をソース電位に固定するソースタイタイプのトランジスタとすることが可能である。
このボディフローティングFETと、ソースタイタイプのFETの特性を図3に示す。ドレイン−ソース間には一定電位をかけており、ゲート電圧Vgs〔V〕を制御した際のドレイン電流Ids〔A〕の変化を示す。これによると、ボディフローティングFETとソースタイタイプのFETのドレイン電流の差は、ゲート電圧Vgsを0Vにしたときに、図3では104 程度を確保できることがわかる。
さて、電力増幅回路において送信信号を出力しない待機時は、本実施形態の電力増幅回路を構成するコア用FET11およびIO用FET13にバイアス電流を供給する必要はない。むしろ、消費電力を削減するために待機時はバイアス電流を遮断することが望ましい。この場合、2つのFETのゲート電位を0Vにすることでバイアス電流を遮断することができるが、SOI基板の場合には基本的にFETのボディはフローティングであるので、わずかながらドレインリーク電流が発生する。なお、待機時に電源電圧VDDを0Vにする手段もあるが、通常はVDDラインには電位安定用のコンデンサが複数あることから、立ち上がり時のレスポンスが遅くなる場合があり、基本的にはFETのゲート電位を制御する方が望ましい。
そこで、本実施形態ではカスコード接続されるIO用FET13に高耐圧のソースタイタイプのトランジスタを用いている。IO用FET13は、第1の実施形態と同様にIO用のトランジスタであるとともにソースタイタイプであることから、両者の利点を合わせてさらに高耐圧化が可能になっている。
また、図3に示すように、ソースタイタイプのIO用FET13を用いることにより、ドレインリーク電流を数桁低下させることが可能となる。また、第1の実施形態で説明したように、出力段のFETをソースタイタイプのIO用FET13に変更しても、電力増幅回路としての特性に変化はほとんどない。したがって、本実施形態のように、カスコード接続されるIO用FET13を高耐圧かつソースタイタイプにすることにより、電力増幅回路としての性能の劣化を招くことなく、従来より高出力で、かつ待機時のドレインリーク電流が小さい電力増幅回路を実現することができる。
(無線通信回路の実施形態)
図4は、本発明の無線通信回路の実施形態を示す。
図4において、本実施形態の無線通信回路は、電力増幅回路の第1の実施形態または第2の実施形態として示したカスコード接続構成の電力増幅回路21と、無線通信回路を構成するその他の回路22を集積化するとともに、それぞれの電源電圧を別電位とし、それぞれ対応する電源回路23,24から電源電圧を供給する構成である。なお、電力増幅回路21に電源電圧を供給する電源回路23の電源電圧は、電源回路24の電源電圧よりも高い。このような構成では、電圧増幅回路21の電源電圧を大きくすることにより、出力電圧範囲を大きくすることができる。
図4は、本発明の無線通信回路の実施形態を示す。
図4において、本実施形態の無線通信回路は、電力増幅回路の第1の実施形態または第2の実施形態として示したカスコード接続構成の電力増幅回路21と、無線通信回路を構成するその他の回路22を集積化するとともに、それぞれの電源電圧を別電位とし、それぞれ対応する電源回路23,24から電源電圧を供給する構成である。なお、電力増幅回路21に電源電圧を供給する電源回路23の電源電圧は、電源回路24の電源電圧よりも高い。このような構成では、電圧増幅回路21の電源電圧を大きくすることにより、出力電圧範囲を大きくすることができる。
また、電圧増幅回路21の電源電圧は、カスコード接続された高耐圧のIO用FET12,13のドレイン・ソース間耐圧を考慮して決める。これにより、高い電源電圧を必要としないその他の回路22の電源電圧を必要以上に大きくする必要がなくなり、高出力が要求される電力増幅回路についてのみ必要な送信電力が得られるような電源電圧に設定するなど、各構成要素における消費電力(電源電圧)を最適化することができる。
11 コア用FET
12 IO用FET
13 IO用FET(ソースタイタイプ)
15 コイル
21 電力増幅回路
22 その他の回路
23,24 電源回路
T1 増幅する信号の入力端子
T2 制御信号の入力端子
T3 増幅された信号の出力端子
12 IO用FET
13 IO用FET(ソースタイタイプ)
15 コイル
21 電力増幅回路
22 その他の回路
23,24 電源回路
T1 増幅する信号の入力端子
T2 制御信号の入力端子
T3 増幅された信号の出力端子
Claims (3)
- ゲート電極に信号入力端子が接続された電界効果トランジスタ1と、
ゲート電極にオン・オフ制御信号の入力端子が接続され、ソース電極が前記電界効果トランジスタ1のドレイン電極にカスコード接続され、ドレイン電極に信号出力端子が接続された電界効果トランジスタ2とを備え、信号入力端子に入力する信号を増幅して信号出力端子から出力する電力増幅回路において、
前記電界効果トランジスタ2のドレイン−ソース間耐圧は、前記電界効果トランジスタ1のそれより高い構成である
ことを特徴とする電力増幅回路。 - 請求項1に記載の電力増幅回路をSOI(Silicon-On-Insulator)基板上に形成し、
前記電界効果トランジスタ2はボディ電位をソース電位に固定するソースタイ(Source Tie)タイプのトランジスタである
ことを特徴とする電力増幅回路。 - 請求項1または請求項2に記載の電力増幅回路と、無線通信回路を構成するその他の回路を集積化した無線通信回路において、
前記電力増幅回路の電源電圧が前記その他の回路の電源電圧より高い電圧とし、それぞれ対応する電源回路から電源電圧を供給する構成である
ことを特徴とする無線通信回路。
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- 2008-02-29 JP JP2008049044A patent/JP2009207030A/ja active Pending
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Legal Events
Date | Code | Title | Description |
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A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110201 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110726 |