JP2023095124A - オペアンプ - Google Patents
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Abstract
【課題】オペアンプにおいて、低消費電流と大出力電流を両立する。【解決手段】オペアンプ100Aは、差動入力段110、増幅段130およびアシスト回路150Aを備える。増幅段130は、出力端子OUTと固定電圧ラインである接地ライン104の間に接続され、中間信号Vbに応じて駆動されるローサイドトランジスタMLを含む。アシスト回路150Aの第1トランジスタM11は、ローサイドトランジスタMLと並列に接続される。駆動回路152Aは、ローサイドトランジスタMLのゲート電圧VgLに応じて第1トランジスタM11を駆動する。【選択図】図4
Description
本発明は、オペアンプに関する。
2つの入力電圧の差を増幅するために、オペアンプ(差動増幅器)が利用される。オペアンプの出力段の出力トランジスタのサイズは、想定される最大出力電流に応じて設計される。またAB級の出力段においては、バイアス電流量と出力トランジスタのサイズも密接に関係している。したがって、最大出力電流が大きなオペアンプは、大きなバイアス電流が必要となるため、消費電流が大きくなる。
本開示は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、低消費電流と大出力電流を両立可能なオペアンプの提供にある。
本開示のある態様のオペアンプは、差動入力信号を増幅し、中間信号を生成する差動入力段と、出力端子と固定電圧ラインの間に接続され、中間信号に応じて駆動される出力トランジスタを含む増幅段と、アシスト回路と、を備える。アシスト回路は、出力トランジスタと並列に接続される第1トランジスタと、出力トランジスタのゲート電圧に応じて第1トランジスタを駆動する駆動回路と、を含む。
本開示の別の態様もまた、オペアンプである。このオペアンプは、差動入力信号を増幅し、中間信号を生成する差動入力段と、出力端子と接地ラインの間に接続され、中間信号に応じて駆動されるローサイドトランジスタを含む増幅段と、アシスト回路と、を備える。アシスト回路は、ローサイドトランジスタと並列に接続される第1トランジスタと、ソースが接地ラインと接続され、定電流が流れるようにバイアスされる第2トランジスタと、ゲートがローサイドトランジスタのゲートと接続され、ソースが第2トランジスタのドレインと接続された第3トランジスタと、第3トランジスタに流れる電流を折り返し、第1トランジスタのゲートにソースするカレントミラー回路と、ソースが接地ラインと接続され、ドレインが第1トランジスタのゲートと接続され、定電流が流れるようにバイアスされる第4トランジスタと、を含む。
本開示のさらに別の態様もまた、オペアンプである。このオペアンプは、差動入力信号を増幅し、中間信号を生成する差動入力段と、出力端子と電源ラインの間に接続され、中間信号に応じて駆動されるハイサイドトランジスタを含む増幅段と、アシスト回路と、を備える。アシスト回路は、ハイサイドトランジスタと並列に接続される第1トランジスタと、ソースが電源ラインと接続され、定電流が流れるようにバイアスされる第2トランジスタと、ゲートがハイサイドトランジスタのゲートと接続され、ソースが第2トランジスタのドレインと接続された第3トランジスタと、第3トランジスタに流れる電流を折り返し、第1トランジスタのゲートからシンクするカレントミラー回路と、ソースが電源ラインと接続され、ドレインが第1トランジスタのゲートと接続され、定電流が流れるようにバイアスされる第4トランジスタと、を含む。
なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目(課題を解決するための手段)の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。
本開示のある態様によれば、低消費電流と大出力電流を両立できる。
(実施形態の概要)
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、1つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態(実施例や変形例)または複数の実施形態(実施例や変形例)を指すものとして用いる場合がある。
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、1つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態(実施例や変形例)または複数の実施形態(実施例や変形例)を指すものとして用いる場合がある。
一実施形態に係るオペアンプは、差動入力信号を増幅し、中間信号を生成する差動入力段と、出力端子と固定電圧ラインの間に接続され、中間信号に応じて駆動される出力トランジスタを含む増幅段と、アシスト回路と、を備える。アシスト回路は、出力トランジスタと並列に接続される第1トランジスタと、出力トランジスタのゲート電圧に応じて第1トランジスタを駆動する駆動回路と、を含む。
この構成によると、出力トランジスタと並列に第1トランジスタを設け、第1トランジスタに電流を流すことにより、最大出力電流を増やすことができる。第1トランジスタは、出力トランジスタのバイアス回路とは独立した駆動回路によって制御されるため、オペアンプの出力電流が小さい状態では、第1トランジスタおよび駆動回路には、定常的に大きなバイアス電流を流しておく必要がないため、動作電流の増加も抑制できる。したがって、低消費電流と大出力電流を両立できる。
一実施形態において、出力トランジスタは、NチャンネルMOSFET(Metal Oxide Semiconductor Field Effect Transistor)のローサイドトランジスタであり、固定電圧ラインは接地ラインであり、駆動回路は、出力トランジスタのゲート電圧に応じた第1電流を第1トランジスタのゲートにソースする第1電流源と、第2電流を第1トランジスタのゲートからシンクする第2電流源と、を含んでもよい。
一実施形態において、第1電流源は、ソースが接地ラインと接続され、定電流が流れるようにバイアスされる第2トランジスタと、ゲートがローサイドトランジスタのゲートと接続され、ソースが第2トランジスタのドレインと接続された第3トランジスタと、第3トランジスタに流れる電流を折り返し、第1トランジスタのゲートにソースするカレントミラー回路と、を含んでもよい。
一実施形態において、第2電流源は、ソースが接地ラインと接続され、ドレインが第1トランジスタのゲートと接続され、定電流が流れるようにバイアスされる第4トランジスタを含んでもよい。
一実施形態において、駆動回路は、ゲートがローサイドトランジスタのゲートと接続され、ソースが第1トランジスタのゲートと接続される第5トランジスタをさらに含んでもよい。
一実施形態において、駆動回路は、ゲートおよびドレインが、第5トランジスタのドレインと接続され、ソースが電源ラインと接続される第6トランジスタをさらに含んでもよい。
一実施形態において、出力トランジスタは、P型のハイサイドトランジスタであり、固定電圧ラインは電源ラインであり、駆動回路は、出力トランジスタのゲート電圧に応じた第1電流を第1トランジスタのゲートからシンクする第1電流源と、第2電流を第1トランジスタのゲートにソースする第2電流源と、を含んでもよい。
一実施形態において、第1電流源は、ソースが電源ラインと接続され、定電流が流れるようにバイアスされる第2トランジスタと、ゲートがハイサイドトランジスタのゲートと接続され、ソースが第2トランジスタのドレインと接続された第3トランジスタと、第3トランジスタに流れる電流を折り返し、第1トランジスタのゲートからシンクするカレントミラー回路と、を含んでもよい。
一実施形態において、第2電流源は、ソースが電源ラインと接続され、ドレインが第1トランジスタのゲートと接続され、定電流が流れるようにバイアスされる第4トランジスタを含んでもよい。
一実施形態において、駆動回路は、ゲートがハイサイドトランジスタのゲートと接続され、ソースが第1トランジスタのゲートと接続される第5トランジスタをさらに含んでもよい。
一実施形態において、駆動回路は、ゲートおよびドレインが、第5トランジスタのドレインと接続され、ソースが接地ラインと接続される第6トランジスタをさらに含んでもよい。
一実施形態に係るオペアンプは、差動入力信号を増幅し、中間信号を生成する差動入力段と、出力端子と接地ラインの間に接続され、中間信号に応じて駆動されるローサイドトランジスタを含む増幅段と、アシスト回路と、を備える。アシスト回路は、ローサイドトランジスタと並列に接続される第1トランジスタと、ソースが接地ラインと接続され、定電流が流れるようにバイアスされる第2トランジスタと、ゲートがローサイドトランジスタのゲートと接続され、ソースが第2トランジスタのドレインと接続された第3トランジスタと、第3トランジスタに流れる電流を折り返し、第1トランジスタのゲートにソースするカレントミラー回路と、ソースが接地ラインと接続され、ドレインが第1トランジスタのゲートと接続され、定電流が流れるようにバイアスされる第4トランジスタと、を含む。
一実施形態において、アシスト回路は、ゲートがローサイドトランジスタのゲートと接続され、ソースが第1トランジスタのゲートと接続される第5トランジスタと、ゲートおよびドレインが、第5トランジスタのドレインと接続され、ソースが電源ラインと接続される第6トランジスタと、をさらに含んでもよい。
一実施形態に係るオペアンプは、差動入力信号を増幅し、中間信号を生成する差動入力段と、出力端子と電源ラインの間に接続され、中間信号に応じて駆動されるハイサイドトランジスタを含む増幅段と、アシスト回路と、を備える。アシスト回路は、ハイサイドトランジスタと並列に接続される第1トランジスタと、ソースが電源ラインと接続され、定電流が流れるようにバイアスされる第2トランジスタと、ゲートがハイサイドトランジスタのゲートと接続され、ソースが第2トランジスタのドレインと接続された第3トランジスタと、第3トランジスタに流れる電流を折り返し、第1トランジスタのゲートからシンクするカレントミラー回路と、ソースが電源ラインと接続され、ドレインが第1トランジスタのゲートと接続され、定電流が流れるようにバイアスされる第4トランジスタと、を含む。
一実施形態においてアシスト回路は、ゲートがハイサイドトランジスタのゲートと接続され、ソースが第1トランジスタのゲートと接続される第5トランジスタと、ゲートおよびドレインが、第5トランジスタのドレインと接続され、ソースが接地ラインと接続される第6トランジスタと、をさらに含んでもよい。
一実施形態において、オペアンプはひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。
(実施形態)
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。
本明細書において、「部材Aが、部材Bと接続された状態」とは、部材Aと部材Bが物理的に直接的に接続される場合のほか、部材Aと部材Bが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
同様に、「部材Cが、部材Aと部材Bの間に接続された(設けられた)状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
また本明細書において、電圧信号、電流信号などの電気信号、あるいは抵抗、キャパシタ、インダクタなどの回路素子に付された符号は、必要に応じてそれぞれの電圧値、電流値、あるいは回路定数(抵抗値、容量値、インダクタンス)を表すものとする。
はじめに、図1を参照して、AB級の出力段を有するオペアンプの基本構成を説明する。
図1は、比較技術に係るオペアンプ100Rの回路図である。オペアンプ100Rは差動入力端子INP,INNに差動入力信号Vp,Vnを受け、増幅後の出力信号を出力端子OUTから出力する。オペアンプ100Rは、電圧出力型であってもよいし、電流出力型のトランスコンダクタンスアンプであってもよい。オペアンプ100Rの電源端子VDDには電源電圧VDDが供給され、接地端子GNDは接地される。
オペアンプ100Rは、電源ライン102、接地ライン104、差動入力段110、増幅段130を備える。電源ライン102は電源端子VDDと接続され、接地ライン104は接地端子GNDと接続される。
差動入力段110は、差動入力信号Vp,Vnを増幅し、中間信号Vbを生成する。
増幅段130は、出力トランジスタであるハイサイドトランジスタMHおよびローサイドトランジスタML、キャパシタC1,C2、バイアス回路140を含む。ハイサイドトランジスタMHは、出力端子OUTと固定電圧ラインである電源ライン102の間に設けられたP型(PMOS)トランジスタであり、ローサイドトランジスタMLは、出力端子OUTと固定電圧ラインである接地ライン104の間に設けられたN型(NMOS)トランジスタである。
ハイサイドトランジスタMHおよびローサイドトランジスタMLは、中間信号Vbに応じて駆動される。
図1において、ローサイドトランジスタMLのゲートには、中間信号Vbが印加される。つまりこの構成において、ローサイドトランジスタMLのゲート電圧VgLは中間信号Vbと等しい。
バイアス回路140は、たとえば電流源CS1,CS2、トランジスタM1~M4を含む。トランジスタM1のゲートには、中間信号Vb、つまりローサイドトランジスタMLのゲート電圧VgLが印加される。トランジスタM2およびM3はカレントミラー回路を構成しており、トランジスタM1に流れる電流を折り返す。トランジスタM4のゲートおよびドレインは、ハイサイドトランジスタMHのゲートと接続される。
以上がオペアンプ100Rの構成である。続いてその動作を説明し、比較技術に係るオペアンプ100Rで生ずる問題を説明する。
図2は、オペアンプ100Rの定常状態を説明する図である。本明細書において定常状態とは、ハイサイドトランジスタMHとローサイドトランジスタMLの両方がオンであり電流が流れている状態をいう。ここでは理解の容易化のため、オペアンプ100Rにおいて、出力端子OUTに流れる電流IOUTがゼロの状態を考え、ハイサイドトランジスタMHおよびローサイドトランジスタMLに等しいバイアス電流Ibが流れている状態について説明する。
オペアンプ100Rは、オペアンプ100Rの外部回路とともにフィードバック系が構成されており、各ノードの電圧および電流は安定化されているものとする。
電流源CS1,CS2の電流をI1,I2とする。ローサイドトランジスタMLのゲートソース間電圧VgsLは中間信号Vbである。電流源CS1の両端間電圧をVs1とすると、トランジスタM1のゲートソース間電圧Vgs1は、
Vgs1=Vb-Vs1
となる。つまり中間信号Vbの電圧で、ローサイドトランジスタMLに流れるバイアス電流Ibが決まる。
Ib=βn/2×(Vb-Vthn)2 …(1)
βn=μnCoxW/L
Vthn:NMOSトランジスタのしきい値電圧
μn:NMOSトランジスタの移動度
Cox:NMOSトランジスタの酸化膜の単位容量
L:NMOSトランジスタのチャンネル長
W:NMOSトランジスタのチャンネル幅
Vgs1=Vb-Vs1
となる。つまり中間信号Vbの電圧で、ローサイドトランジスタMLに流れるバイアス電流Ibが決まる。
Ib=βn/2×(Vb-Vthn)2 …(1)
βn=μnCoxW/L
Vthn:NMOSトランジスタのしきい値電圧
μn:NMOSトランジスタの移動度
Cox:NMOSトランジスタの酸化膜の単位容量
L:NMOSトランジスタのチャンネル長
W:NMOSトランジスタのチャンネル幅
トランジスタM1に流れる電流I3は、式(2)で表される。
I3=βn/2×(Vgs2-Vthn)2
=βn/2×(Vb-Vs1-Vthn)2 …(2)
ただし、電流源CS1の能力I1は、I3よりも十分に大きく、I3≪I1が成り立っている。
I3=βn/2×(Vgs2-Vthn)2
=βn/2×(Vb-Vs1-Vthn)2 …(2)
ただし、電流源CS1の能力I1は、I3よりも十分に大きく、I3≪I1が成り立っている。
トランジスタM1により制御された電流I3は、トランジスタM2,M3を含むカレントミラー回路によって折り返され、トランジスタM4に電流I4が流れる。トランジスタM4のゲートソース間電圧Vgs4と電流I4の間には、式(3)が成り立つ。
I4=βp/2×(Vgs4-Vthp)2 …(3)
βp=μpCoxW/L
Vthp:PMOSトランジスタのしきい値電圧
μp:PMOSトランジスタの移動度
Cox:PMOSトランジスタの酸化膜の単位容量
L:PMOSトランジスタのチャンネル長
W:PMOSトランジスタのチャンネル幅
I4=βp/2×(Vgs4-Vthp)2 …(3)
βp=μpCoxW/L
Vthp:PMOSトランジスタのしきい値電圧
μp:PMOSトランジスタの移動度
Cox:PMOSトランジスタの酸化膜の単位容量
L:PMOSトランジスタのチャンネル長
W:PMOSトランジスタのチャンネル幅
トランジスタM4のドレインに接続される電流源CS2の能力I2は、電流I4に比べて十分に大きく、I4≪I2が成り立っている。トランジスタM4のゲートソース間電圧Vgs4は、式(3)を変形することによって求まる。
Vgs4=√(2I4/βp)+Vthp …(4)
Vgs4=√(2I4/βp)+Vthp …(4)
この電圧Vgs4によって、ハイサイドトランジスタMHのゲートソース間電圧VgsHが決まり、ハイサイドトランジスタMHにも、電流Ibが流れる。式(1)から、ローサイドトランジスタMLに流れる電流Ibは、ローサイドトランジスタMLのW/L比によって決まる。
図3は、オペアンプ100Rのシンクモードを説明する図である。本明細書において、シンクモードとは、ハイサイドトランジスタMHが実質的にオフの状態で、ローサイドトランジスタMLによって出力端子OUTに接続される負荷から出力電流IOUTをシンクする(吸い込む)状態をいう。反対に、ソースモードとは、ローサイドトランジスタMLが実質的にオフの状態で、ハイサイドトランジスタMHによって、出力端子OUTに接続される負荷に出力電流IOUTをソースする(吐き出す)状態をいう。
中間信号Vbが上昇すると、出力電流IOUTが大きくなる。ローサイドトランジスタMLのゲートソース間電圧VgsLが最大となったときの出力電流IOUTを最大シンク電流という。出力電流IOUTが大きくなると、トランジスタM1に流れる電流I3も大きくなる。電流I3が、トランジスタM2,M3からなるカレントミラー回路によって折り返され、電流I4がトランジスタM4に供給される。トランジスタM4のドレインには電流源CS2が接続されているが、電流能力は、I2≪I1であるため、トランジスタM4のソース電位は電源電圧VDDとなる。このとき、ハイサイドトランジスタMHのゲートソース間電圧VgsHは小さくなり、実質的にオフ状態となって、シンクモードとなる。
このシンクモードにおける最大シンク電流も、バイアス電流Ibと同様に、ローサイドトランジスタMLのサイズ比W/Lで決まる。つまり比較技術では、最大シンク電流と、バイアス電流がいずれも、トランジスタMLのサイズ比W/Lに応じて決まる。そのため、最大シンク電流を大きくすれば、バイアス電流も大きくなるため、回路面積が大きくなる。
反対に、最大ソース電流は、ハイサイドトランジスタMHのサイズ比W/Lで決まる。つまり比較技術では、最大ソース電流と、バイアス電流がいずれも、トランジスタMHのサイズW/Lに応じて決まる。そのため、最大ソース電流を大きくすれば、バイアス電流も大きくなるため、回路面積が大きくなる。
以下では、大きな最大シンク電流および/または最大ソース電流と、小さな回路面積および/または小さなバイアス電流を両立する技術について説明する。
(実施形態1)
図4は、実施形態1に係るオペアンプ100Aの回路図である。オペアンプ100Aは、差動入力段110、増幅段130およびアシスト回路150Aを備え、ひとつの半導体基板に集積化されている。
図4は、実施形態1に係るオペアンプ100Aの回路図である。オペアンプ100Aは、差動入力段110、増幅段130およびアシスト回路150Aを備え、ひとつの半導体基板に集積化されている。
アシスト回路150Aは、オペアンプ100Aのシンクモードにおいてアクティブとなり、出力端子OUTから補助電流IAUXをシンクする。アシスト回路150Aは、第1トランジスタM11および駆動回路152Aを含む。
第1トランジスタM11は、ローサイドトランジスタMLと同型のNMOSトランジスタであり、第1トランジスタM11はローサイドトランジスタMLと並列に接続される。
駆動回路152Aは、ローサイドトランジスタMLのゲート電圧、すなわち中間信号Vbに応じて第1トランジスタM11を駆動する。具体的には、駆動回路152Aは、ローサイドトランジスタMLのゲート電圧VgLが低いとき、つまりローサイドトランジスタMLのゲートソース間電圧VgsLが小さいとき、第1トランジスタM11をオフ状態とする。駆動回路152Aは、ゲート電圧VgLが高くなると、つまりローサイドトランジスタMLのゲートソース間電圧VgsLが大きくなると、第1トランジスタM11をオン状態とし、第1トランジスタM11を利用して、シンク電流を増大させる。
たとえば駆動回路152Aは、第1電流源CS11および第2電流源CS12を含む。第1電流源CS11は、ローサイドトランジスタMLのゲート電圧VgLに応じた第1電流IAを第1トランジスタM11のゲートにソースする。第2電流源CS12は、第2電流IBを、第1トランジスタM11のゲートからシンクする。
以上がオペアンプ100Aの構成である。このオペアンプ100Aによれば、ローサイドトランジスタMLのゲート電圧VgLが上昇してシンクモードで動作するときに、IA>IBとなる。その結果、第1トランジスタM11のゲート電圧Vg11が上昇し、第1トランジスタM11がオンとなる。このとき、出力端子OUTからは、ローサイドトランジスタMLに流れる電流と、第1トランジスタM11に流れる電流(補助電流という)IAUXの合計電流がシンクされる。つまりアシスト回路150Aを追加することにより、最大シンク電流を増やすことができる。
第1トランジスタM11は、シンクモードで動作するときにはオンとなるが、シンク電流がそれほど大きくない領域、およびソースモードで動作する領域、言い換えると、ゲート電圧VgLがある電圧レベル(Vmとする)より低い領域では、オフとなることが好ましい。この関係は、ゲート電圧VgLと第1電流IAの依存性と、第2電流IBの電流量によって設計できる。
第1電流IAが、ゲート電圧VgL(ゲートソース間電圧VgsL)の関数として、式(5)で表されるものとする。
IA=f(VgL)
VgL>Vmのとき、IA>IBが成り立ち、VgL<Vmのとき、IA<IBが成り立つように、駆動回路152Aを設計することが好ましい。これにより、ゲート電圧VgLが低下すると、第1トランジスタM11のゲート電圧Vg11が低下するため、第1トランジスタM11がオフとなり、補助電流IAUXは減少し、ゼロとなる。
IA=f(VgL)
VgL>Vmのとき、IA>IBが成り立ち、VgL<Vmのとき、IA<IBが成り立つように、駆動回路152Aを設計することが好ましい。これにより、ゲート電圧VgLが低下すると、第1トランジスタM11のゲート電圧Vg11が低下するため、第1トランジスタM11がオフとなり、補助電流IAUXは減少し、ゼロとなる。
図5は、図4のアシスト回路150Aの具体的な構成例を示す回路図である。図5には、増幅段130とアシスト回路150Aのみが示される。
第1電流源CS11は、第2トランジスタM12、第3トランジスタM13、カレントミラー回路154を含む。第2トランジスタM12は、ソースが接地ライン104と接続され、定電流が流れるようにバイアスされる。具体的には、第2トランジスタM12は、トランジスタM19とカレントミラー回路を構成しており、基準電流源156に流れる基準電流IREFに応じた電流ICが流せるようにバイアスされている。
第3トランジスタM13は、ゲートがローサイドトランジスタMLのゲートと接続され、ソースが第2トランジスタM12のドレインと接続される。第3トランジスタM13の状態が、ゲート電圧VgLに応じて変化することにより、第3トランジスタM13に流れる電流IDが変化する。第3トランジスタM13がフルオンした状態では、ID≒ICとなり、第3トランジスタM13がオフした状態では、ID≒0となる。
カレントミラー回路154は、第3トランジスタM13に流れる電流IDを折り返し、折り返した電流を、第1電流IAとして第1トランジスタM11のゲートにソースする。カレントミラー回路154は、PMOSトランジスタM17,M18を含む。
第2電流源CS12は、第4トランジスタM14を含む。第4トランジスタM14は、ソースが接地ライン104と接続され、ドレインが第1トランジスタM11のゲートと接続され、一定の第2電流IBが流れるようにバイアスされる。具体的には第4トランジスタM14はトランジスタM19とカレントミラー回路を構成しており、基準電流源156に流れる基準電流IREFに応じた電流IBが流せるようにバイアスされている。
なお、図5に示す第1電流源CS11および第2電流源CS12の構成は例示であって、当業者には、別の構成を取り得ることが理解される。
(実施形態2)
図6は、実施形態2に係るオペアンプ100Bの回路図である。オペアンプ100Bは、差動入力段110、増幅段130およびアシスト回路150Bを備える。アシスト回路150Bは、第1トランジスタM11および駆動回路152Bを備える。駆動回路152Bは、図4の駆動回路152Aに加えて、クランプ回路158を備える。
図6は、実施形態2に係るオペアンプ100Bの回路図である。オペアンプ100Bは、差動入力段110、増幅段130およびアシスト回路150Bを備える。アシスト回路150Bは、第1トランジスタM11および駆動回路152Bを備える。駆動回路152Bは、図4の駆動回路152Aに加えて、クランプ回路158を備える。
クランプ回路158は、ローサイドトランジスタMLのゲート電圧VgLが低い状態、つまりオペアンプ100Aがシンクモードで動作しない領域(定常状態あるいはソースモード)において、第1トランジスタM11のゲート電圧Vg11を強制的に低下させ、第1トランジスタM11のゲートソース間電圧Vgs11をしきい値電圧Vthnより低い状態とする。たとえばクランプ回路158は、ゲート電圧VgLを所定電圧幅ΔV、低電圧側にシフトし、第1トランジスタM11のゲートに印加するように構成されてもよい。
クランプ回路158を追加することにより、ゲート電圧VgLが低い状態(定常状態あるいはソースモード)において、第1トランジスタM11のゲートソース間電圧Vgs11がしきい値電圧Vthnより低い状態に保たれるため、第1トランジスタM11に流れる補助電流IAUXを遮断することができる。
なお、第1トランジスタM11のゲート電圧Vg11は、第2電流源CS12の両端間電圧である。したがって、クランプ回路158を追加することにより、ゲート電圧VgLが低い状態(定常状態あるいはソースモード)において、第2電流源CS12の両端間電圧を、第2電流源CS12の最低動作電圧より低い状態とすれば、第2電流IBをゼロにすることができ、さらに回路電流を削減できる。
図7は、図6のアシスト回路150Bの具体的な構成例を示す回路図である。駆動回路152Bのクランプ回路158は、第5トランジスタM15および第6トランジスタM16を含む。
第5トランジスタM15および第6トランジスタM16は、ソースフォロア回路として動作する。ローサイドトランジスタMLのゲート電圧VgLが低下すると、トランジスタM15のソース電圧、すなわち、第1トランジスタM11のゲートソース電圧Vgs11が低下する。これにより、第1トランジスタM11のゲートソース間電圧Vgs11がしきい値電圧Vthnより小さくなり、第1トランジスタM11をオフすることができる。
図8は、実施形態2(図7)に係るオペアンプ100Bおよび比較技術のオペアンプそれぞれの、シンク電流(シミュレーション結果)を示す図である。シミュレーションでは、電源電圧VDDを2.7Vとして、出力電圧VOUTを0~2.7Vの間でスイープさせた。実施形態2では、比較技術に比べて、最大シンク電流が、-10mAから-30mAと、約3倍に増強されている。
図9は、実施形態2(図7)に係るオペアンプ100Bおよび比較技術のオペアンプそれぞれの、ローサイドトランジスタMLのゲート電圧VgL(シミュレーション結果)を示す図である。出力電流IOUTが正であるPMOS動作領域では、PMOSトランジスタであるハイサイドトランジスタが支配的であり、出力電流IOUTが負であるNMOS動作領域では、NMOSトランジスタであるローサイドトランジスタが支配的である。
比較技術では、PMOS動作領域において、ローサイドトランジスタMLのゲート電圧VgLは完全にゼロまで低下しておらず、したがって、ローサイドトランジスタMLには、わずかに電流が流れることとなる。これに対して、実施形態2では、PMOS動作領域において、ローサイドトランジスタMLのゲート電圧VgLがゼロまで低下する。これによりローサイドトランジスタMLが完全にオフとなり、電流を削減することができる。
(実施形態3)
図10は、実施形態3に係るオペアンプ100Cの回路図である。オペアンプ100Cは、差動入力段110、増幅段130に加えて、アシスト回路150Cを備え、ひとつの半導体基板に集積化されている。
図10は、実施形態3に係るオペアンプ100Cの回路図である。オペアンプ100Cは、差動入力段110、増幅段130に加えて、アシスト回路150Cを備え、ひとつの半導体基板に集積化されている。
アシスト回路150Cは、オペアンプ100Cのソースモードにおいてアクティブとなり、出力端子OUTから補助電流IAUXをソースする。アシスト回路150Cは、第1トランジスタM21および駆動回路152Cを含む。アシスト回路150Cは、図4のアシスト回路150Aを天地反転した構成を有する。
第1トランジスタM21は、ハイサイドトランジスタMHと同型のPMOSトランジスタであり、第1トランジスタM21はハイサイドトランジスタMHと並列に接続される。
駆動回路152Cは、ハイサイドトランジスタMHのゲート電圧VgHに応じて第1トランジスタM21を駆動する。具体的には、駆動回路152Cは、ハイサイドトランジスタMHのゲート電圧VgHが高いとき、言い換えるとハイサイドトランジスタMHのゲートソース間電圧VgsHが小さいとき、第1トランジスタM21をオフ状態とし、ハイサイドトランジスタMHのゲート電圧VgHが低くなると、言い換えるとハイサイドトランジスタMHのゲートソース間電圧VgsHが大きくなると、第1トランジスタM21をオン状態とし、第1トランジスタM21を利用して、ソース電流を増大させる。
たとえば駆動回路152Cは、第1電流源CS21および第2電流源CS22を含む。第1電流源CS21は、ハイサイドトランジスタMHのゲート電圧VgHに応じた第1電流IAを第1トランジスタM21のゲートからシンクする。第1電流IAは、ハイサイドトランジスタMHのゲートソース間電圧VgsHと正の相関を有し、したがってハイサイドトランジスタMHのゲート電圧VgHと負の相関を有する。第2電流源CS12は、ゲート電圧VgHに依存しない第2電流IBを、第1トランジスタM21のゲートにソースする。
以上がオペアンプ100Cの構成である。このオペアンプ100Cによれば、ハイサイドトランジスタMHのゲート電圧VgHが低下してソースモードで動作するときに、IA>IBとなる。その結果、第1トランジスタM21のゲート電圧Vg21が低下し、第1トランジスタM21がオンとなる。このとき、出力端子OUTからは、ハイサイドトランジスタMHに流れる電流と、第1トランジスタM21に流れる電流(補助電流という)IAUXの合計電流がソースされる。つまりアシスト回路150Cを追加することにより、最大ソース電流を増やすことができる。
図11は、図10のアシスト回路150Cの具体的な構成例を示す回路図である。図11には、増幅段130とアシスト回路150Cのみが示される。アシスト回路150Cは、図5のアシスト回路150Aを構成するトランジスタの導電型を逆にして天地反転したものである。
第1電流源CS21は、第2トランジスタM22、第3トランジスタM23、カレントミラー回路154を含む。第2トランジスタM22は、ソースが電源ライン102と接続され、定電流が流れるようにバイアスされる。具体的には、第2トランジスタM22は、トランジスタM29とカレントミラー回路を構成しており、基準電流源156に流れる基準電流IREFに応じた電流ICが流せるようにバイアスされている。
第3トランジスタM23は、ゲートがハイサイドトランジスタMHのゲートと接続され、ソースが第2トランジスタM22のドレインと接続される。第3トランジスタM23の状態が、ゲート電圧VgHに応じて変化することにより、第3トランジスタM23に流れる電流IDが変化する。第3トランジスタM23がフルオンした状態では、ID≒ICとなり、第3トランジスタM23がオフした状態では、ID≒0となる。
カレントミラー回路154は、第3トランジスタM23に流れる電流IDを折り返し、折り返した電流を、第1電流IAとして第1トランジスタM21のゲートにソースする。カレントミラー回路154は、PMOSトランジスタM27,M28を含む。
第2電流源CS22は、第4トランジスタM24を含む。第4トランジスタM24は、ソースが電源ライン102と接続され、ドレインが第1トランジスタM21のゲートと接続され、一定の第2電流IBが流れるようにバイアスされる。具体的には第4トランジスタM24はトランジスタM29とカレントミラー回路を構成しており、基準電流源156に流れる基準電流IREFに応じた電流IBが流せるようにバイアスされている。
なお、図11に示す第1電流源CS21および第2電流源CS22の構成は例示であって、当業者には、別の構成を取り得ることが理解される。
(実施形態4)
図12は、実施形態4に係るオペアンプ100Dの回路図である。オペアンプ100Dは、差動入力段110、増幅段130およびアシスト回路150Dを備える。アシスト回路150Dは、第1トランジスタM21および駆動回路152Dを備える。駆動回路152Dは、図11の駆動回路152Cに加えて、クランプ回路158を備える。
図12は、実施形態4に係るオペアンプ100Dの回路図である。オペアンプ100Dは、差動入力段110、増幅段130およびアシスト回路150Dを備える。アシスト回路150Dは、第1トランジスタM21および駆動回路152Dを備える。駆動回路152Dは、図11の駆動回路152Cに加えて、クランプ回路158を備える。
クランプ回路158は、ハイサイドトランジスタMHのゲート電圧VgHが高い状態、つまりオペアンプ100Dがソースモードで動作しない領域(定常状態あるいはシンクモード)において、第1トランジスタM21のゲート電圧Vg21を強制的に上昇させ、第1トランジスタM21のゲートソース間電圧VgsHをしきい値電圧Vthpより低い状態とする。
たとえばクランプ回路158は、ゲート電圧VgHを所定電圧幅ΔV、高電圧側にシフトし、第1トランジスタM21のゲートに印加するように構成されてもよい。
クランプ回路158を追加することにより、ゲート電圧VgHが高い状態(定常状態あるいはシンクモード)において、第1トランジスタM21のゲートソース間電圧Vgs21がしきい値電圧Vthpより低い状態に保たれるため、第1トランジスタM21に流れる補助電流IAUXを遮断することができる。
なお、第1トランジスタM21のゲート電圧Vg21は、第2電流源CS22の両端間電圧である。したがって、クランプ回路158を追加することにより、ゲート電圧VgHが高い状態(定常状態あるいはシンクモード)において、第2電流源CS22の両端間電圧を、第2電流源CS22の最低動作電圧より低い状態とすれば、第2電流IBをゼロにすることができ、さらに回路電流を削減できる。
図13は、図12のアシスト回路150Dの具体的な構成例を示す回路図である。駆動回路152Dのクランプ回路158は、第5トランジスタM25および第6トランジスタM26を含む。
第5トランジスタM25および第6トランジスタM26は、ソースフォロア回路として動作する。ハイサイドトランジスタMHのゲート電圧VgHが低下すると、トランジスタM25のソース電圧、すなわち、第1トランジスタM21のゲートソース電圧Vgs21が低下する。これにより、第1トランジスタM21のゲートソース間電圧Vgs21がしきい値電圧Vthpより小さくなり、第1トランジスタM21をオフすることができる。
図14は、実施形態4(図12)に係るオペアンプ100Dおよび比較技術のオペアンプそれぞれの、ソース電流(シミュレーション結果)を示す図である。シミュレーションでは、電源電圧VDDを2.7Vとして、出力電圧VOUTを0~2.7Vの間でスイープさせた。実施形態4では、比較技術に比べて、最大ソース電流が、6mAから50mAと、約8倍に増強されている。
図15は、実施形態4(図12)に係るオペアンプ100Dおよび比較技術のオペアンプそれぞれの、ハイサイドトランジスタMHのゲート電圧VgH(シミュレーション結果)を示す図である。PMOS動作領域では、PMOSトランジスタであるハイサイドトランジスタが支配的であり、出力電流IOUTが負であるNMOS動作領域では、NMOSトランジスタであるローサイドトランジスタが支配的である。
比較技術では、出力電流IOUTが負であるNMOS動作領域において、ハイサイドトランジスタMHのゲート電圧VgHは、1.6~1.8V程度にまでしか上昇せず、ハイサイドトランジスタMHのゲートソース間電圧VgsHは1V程度となる。したがって、ハイサイドトランジスタMHには、わずかに電流が流れることとなる。これに対して、実施形態4では、NMOS動作領域において、ハイサイドトランジスタHLのゲート電圧VgHが電源電圧VDD付近まで上昇する。これによりハイサイドトランジスタMHが完全にオフとなり、電流を削減することができる。
(実施形態5)
図16は、実施形態5に係るオペアンプ100Eの回路図である。オペアンプ100Eは、低消費電流のオペアンプであり、実施形態2で説明したアシスト回路150Bと、実施形態4で説明したアシスト回路150Dの両方を備える。
図16は、実施形態5に係るオペアンプ100Eの回路図である。オペアンプ100Eは、低消費電流のオペアンプであり、実施形態2で説明したアシスト回路150Bと、実施形態4で説明したアシスト回路150Dの両方を備える。
差動入力段110Eは、差動トランジスタ対M31,M32、テイル電流源CS31、およびフォールデッドカスコード増幅回路112Eを含む。フォールデッドカスコード増幅回路112Eは、差動トランジスタ対M31,M32の能動負荷であり、トランジスタM41~M49、電圧源VS41、VS42、電流源CS41を含む。
図17は、図16のオペアンプ100Eのロードレギュレーション(シミュレーション結果)を示す図である。オペアンプ100Eには、1.35Vを目標電圧とする定電圧レギュレータを構成するように部品が接続されている。横軸は負荷電流を、縦軸は出力電圧VOUTを示す。アシスト回路150Bおよび150Dを備えない比較技術では、ソース電流やシンク電流が大きくなると、出力電圧VOUTを目標レベルに維持できなくなる。
これに対して、実施形態5では、アシスト回路150Bを追加したことにより、ソース電流が大きな領域において、ロードレギュレーションを改善できる。またアシスト回路150Dを追加したことにより、シンク電流が大きな領域において、ロードレギュレーションを改善できる。
図18は、図16のオペアンプ100Eの無負荷状態における電源電圧と回路電流の関係を示す図である。図18には、図16のオペアンプ100Eの特性と、比較技術に係るオペアンプの特性とが示される。アシスト回路150Bと150Dを追加しても、無負荷状態での回路電流は増加していないことが分かる。
(実施形態6)
図19は、実施形態6に係るオペアンプ100Fの回路図である。オペアンプ100Fは、フィードフォワード型の高速オペアンプであり、実施形態2で説明したアシスト回路150Bと、実施形態4で説明したアシスト回路150Dの両方を備える。実施形態6では、差動入力段110Fおよび増幅段130Fの構成が、実施形態5と異なっている。
図19は、実施形態6に係るオペアンプ100Fの回路図である。オペアンプ100Fは、フィードフォワード型の高速オペアンプであり、実施形態2で説明したアシスト回路150Bと、実施形態4で説明したアシスト回路150Dの両方を備える。実施形態6では、差動入力段110Fおよび増幅段130Fの構成が、実施形態5と異なっている。
差動入力段110Fは、差動トランジスタ対M31,M32、テイル電流源CS31、およびフォールデッドカスコード増幅回路112Fを含む。フォールデッドカスコード増幅回路112Fは、トランジスタM51~M63、電圧源VS51~VS54を含む。差動入力段110Fは、入力電圧に応じた2つの中間信号Vb1,Vb2を増幅段130Fに供給する。
増幅段130Fは、ハイサイドトランジスタMH、ローサイドトランジスタML、キャパシタC71,C72、抵抗R71、R72を含む。
上述した実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なことが当業者に理解される。以下、こうした変形例について説明する。
(変形例1)
差動入力段110や増幅段130の構成は特に限定されない。たとえば図16や図19には、NMOS入力を有する差動入力段110を示したが、PMOS入力であってもよいし、NMOS入力とPMOS入力を有するレイルトゥーレイル入力であってもよい。
差動入力段110や増幅段130の構成は特に限定されない。たとえば図16や図19には、NMOS入力を有する差動入力段110を示したが、PMOS入力であってもよいし、NMOS入力とPMOS入力を有するレイルトゥーレイル入力であってもよい。
(変形例2)
増幅段130の構成も、図16や図19に示したものに限定されず、本開示は、公知の、あるいは将来利用可能な構成に適用できる。
増幅段130の構成も、図16や図19に示したものに限定されず、本開示は、公知の、あるいは将来利用可能な構成に適用できる。
(変形例3)
図4や図6の構成において、第1電流源CS11は、ローサイドトランジスタMLのゲート電圧VgLに依存しない電流IAを、トランジスタM11のゲートにソースしてもよい。第2電流源CS12は、ローサイドトランジスタMLのゲート電圧VgLと負の相関を有する電流IBを、トランジスタM11のゲートからシンクしてもよい。電流IBは、ゲート電圧VgLが低い状態でIAと等しく、ゲート電圧VgLが上昇するにしたがって減少する。
図4や図6の構成において、第1電流源CS11は、ローサイドトランジスタMLのゲート電圧VgLに依存しない電流IAを、トランジスタM11のゲートにソースしてもよい。第2電流源CS12は、ローサイドトランジスタMLのゲート電圧VgLと負の相関を有する電流IBを、トランジスタM11のゲートからシンクしてもよい。電流IBは、ゲート電圧VgLが低い状態でIAと等しく、ゲート電圧VgLが上昇するにしたがって減少する。
(変形例4)
図5や図7の構成において、トランジスタM13を、トランジスタM18のドレインとトランジスタM11のゲートの間に設けてもよい。
図5や図7の構成において、トランジスタM13を、トランジスタM18のドレインとトランジスタM11のゲートの間に設けてもよい。
(変形例5)
図10や図12の構成において、第1電流源CS21は、ハイサイドトランジスタMHのゲート電圧VgHに依存しない電流IAを、トランジスタM21のゲートからシンクしてもよい。第2電流源CS22は、ハイサイドトランジスタMHのゲートソース間電圧VgsHと負の相関を有する、つまり、ハイサイドトランジスタMHのゲート電圧VgHと正の相関を有する電流IBを、トランジスタM21のゲートにソースしてもよい。電流IBは、ハイサイドトランジスタMHのゲートソース間電圧VgsHが0の状態でIAと等しく、ゲートソース間電圧VgsHが増大するにしたがって減少する。
図10や図12の構成において、第1電流源CS21は、ハイサイドトランジスタMHのゲート電圧VgHに依存しない電流IAを、トランジスタM21のゲートからシンクしてもよい。第2電流源CS22は、ハイサイドトランジスタMHのゲートソース間電圧VgsHと負の相関を有する、つまり、ハイサイドトランジスタMHのゲート電圧VgHと正の相関を有する電流IBを、トランジスタM21のゲートにソースしてもよい。電流IBは、ハイサイドトランジスタMHのゲートソース間電圧VgsHが0の状態でIAと等しく、ゲートソース間電圧VgsHが増大するにしたがって減少する。
(変形例6)
図11や図13の構成において、トランジスタM23を、トランジスタM28のドレインとトランジスタM21のゲートの間に設けてもよい。
図11や図13の構成において、トランジスタM23を、トランジスタM28のドレインとトランジスタM21のゲートの間に設けてもよい。
実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
100 オペアンプ
102 電源ライン
104 接地ライン
110 差動入力段
130 増幅段
MH ハイサイドトランジスタ
ML ローサイドトランジスタ
140 バイアス回路
150 アシスト回路
M11 第1トランジスタ
M12 第2トランジスタ
M13 第3トランジスタ
M14 第4トランジスタ
M15 第5トランジスタ
M16 第6トランジスタ
152 駆動回路
154 カレントミラー回路
156 基準電流源
158 クランプ回路
CS11 第1電流源
CS12 第2電流源
102 電源ライン
104 接地ライン
110 差動入力段
130 増幅段
MH ハイサイドトランジスタ
ML ローサイドトランジスタ
140 バイアス回路
150 アシスト回路
M11 第1トランジスタ
M12 第2トランジスタ
M13 第3トランジスタ
M14 第4トランジスタ
M15 第5トランジスタ
M16 第6トランジスタ
152 駆動回路
154 カレントミラー回路
156 基準電流源
158 クランプ回路
CS11 第1電流源
CS12 第2電流源
Claims (16)
- 差動入力信号を増幅し、中間信号を生成する差動入力段と、
出力端子と固定電圧ラインの間に接続され、前記中間信号に応じて駆動される出力トランジスタを含む増幅段と、
アシスト回路と、を備え、
前記アシスト回路は、
前記出力トランジスタと並列に接続される第1トランジスタと、
前記出力トランジスタのゲート電圧に応じて前記第1トランジスタを駆動する駆動回路と、
を含む、オペアンプ。 - 前記出力トランジスタは、NチャンネルMOSFET(Metal Oxide Semiconductor Field Effect Transistor)のローサイドトランジスタであり、前記固定電圧ラインは接地ラインであり、
前記駆動回路は、
前記出力トランジスタの前記ゲート電圧に応じた第1電流を前記第1トランジスタのゲートにソースする第1電流源と、
第2電流を前記第1トランジスタのゲートからシンクする第2電流源と、
を含む、請求項1に記載のオペアンプ。 - 前記第1電流源は、
ソースが接地ラインと接続され、定電流が流れるようにバイアスされる第2トランジスタと、
ゲートが前記ローサイドトランジスタのゲートと接続され、ソースが前記第2トランジスタのドレインと接続された第3トランジスタと、
前記第3トランジスタに流れる電流を折り返し、前記第1トランジスタのゲートにソースするカレントミラー回路と、
を含む、請求項2に記載のオペアンプ。 - 前記第2電流源は、
ソースが接地ラインと接続され、ドレインが前記第1トランジスタのゲートと接続され、定電流が流れるようにバイアスされる第4トランジスタを含む、請求項2または3に記載のオペアンプ。 - 前記駆動回路は、
ゲートが前記ローサイドトランジスタのゲートと接続され、ソースが前記第1トランジスタのゲートと接続される第5トランジスタをさらに含む、請求項2から4のいずれかに記載のオペアンプ。 - 前記駆動回路は、
ゲートおよびドレインが、前記第5トランジスタのドレインと接続され、ソースが電源ラインと接続される第6トランジスタをさらに含む、請求項5に記載のオペアンプ。 - 前記出力トランジスタは、P型のハイサイドトランジスタであり、前記固定電圧ラインは電源ラインであり、
前記駆動回路は、
前記出力トランジスタの前記ゲート電圧に応じた第1電流を前記第1トランジスタのゲートからシンクする第1電流源と、
第2電流を前記第1トランジスタのゲートにソースする第2電流源と、
を含む、請求項1に記載のオペアンプ。 - 前記第1電流源は、
ソースが電源ラインと接続され、定電流が流れるようにバイアスされる第2トランジスタと、
ゲートが前記ハイサイドトランジスタのゲートと接続され、ソースが前記第2トランジスタのドレインと接続された第3トランジスタと、
前記第3トランジスタに流れる電流を折り返し、前記第1トランジスタのゲートからシンクするカレントミラー回路と、
を含む、請求項7に記載のオペアンプ。 - 前記第2電流源は、
ソースが電源ラインと接続され、ドレインが前記第1トランジスタのゲートと接続され、定電流が流れるようにバイアスされる第4トランジスタを含む、請求項7または8に記載のオペアンプ。 - 前記駆動回路は、
ゲートが前記ハイサイドトランジスタのゲートと接続され、ソースが前記第1トランジスタのゲートと接続される第5トランジスタをさらに含む、請求項7から9のいずれかに記載のオペアンプ。 - 前記駆動回路は、
ゲートおよびドレインが、前記第5トランジスタのドレインと接続され、ソースが接地ラインと接続される第6トランジスタをさらに含む、請求項10に記載のオペアンプ。 - 差動入力信号を増幅し、中間信号を生成する差動入力段と、
出力端子と接地ラインの間に接続され、前記中間信号に応じて駆動されるローサイドトランジスタを含む増幅段と、
アシスト回路と、を備え、
前記アシスト回路は、
前記ローサイドトランジスタと並列に接続される第1トランジスタと、
ソースが接地ラインと接続され、定電流が流れるようにバイアスされる第2トランジスタと、
ゲートが前記ローサイドトランジスタのゲートと接続され、ソースが前記第2トランジスタのドレインと接続された第3トランジスタと、
前記第3トランジスタに流れる電流を折り返し、前記第1トランジスタのゲートにソースするカレントミラー回路と、
ソースが接地ラインと接続され、ドレインが前記第1トランジスタのゲートと接続され、定電流が流れるようにバイアスされる第4トランジスタと、
を含む、オペアンプ。 - 前記アシスト回路は、
ゲートが前記ローサイドトランジスタのゲートと接続され、ソースが前記第1トランジスタのゲートと接続される第5トランジスタと、
ゲートおよびドレインが、前記第5トランジスタのドレインと接続され、ソースが電源ラインと接続される第6トランジスタと、
をさらに含む、請求項12に記載のオペアンプ。 - 差動入力信号を増幅し、中間信号を生成する差動入力段と、
出力端子と電源ラインの間に接続され、前記中間信号に応じて駆動されるハイサイドトランジスタを含む増幅段と、
アシスト回路と、を備え、
前記アシスト回路は、
前記ハイサイドトランジスタと並列に接続される第1トランジスタと、
ソースが電源ラインと接続され、定電流が流れるようにバイアスされる第2トランジスタと、
ゲートが前記ハイサイドトランジスタのゲートと接続され、ソースが前記第2トランジスタのドレインと接続された第3トランジスタと、
前記第3トランジスタに流れる電流を折り返し、前記第1トランジスタのゲートからシンクするカレントミラー回路と、
ソースが電源ラインと接続され、ドレインが前記第1トランジスタのゲートと接続され、定電流が流れるようにバイアスされる第4トランジスタと、
を含む、オペアンプ。 - 前記アシスト回路は、
ゲートが前記ハイサイドトランジスタのゲートと接続され、ソースが前記第1トランジスタのゲートと接続される第5トランジスタと、
ゲートおよびドレインが、前記第5トランジスタのドレインと接続され、ソースが接地ラインと接続される第6トランジスタと、
をさらに含む、請求項14に記載のオペアンプ。 - ひとつの半導体基板に一体集積化される、請求項1から15のいずれかに記載のオペアンプ。
Priority Applications (2)
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---|---|---|---|
JP2021210826A JP2023095124A (ja) | 2021-12-24 | 2021-12-24 | オペアンプ |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2021210826A JP2023095124A (ja) | 2021-12-24 | 2021-12-24 | オペアンプ |
Publications (1)
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JP2023095124A true JP2023095124A (ja) | 2023-07-06 |
Family
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Family Applications (1)
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JP2021210826A Pending JP2023095124A (ja) | 2021-12-24 | 2021-12-24 | オペアンプ |
Country Status (2)
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2021
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-
2022
- 2022-12-19 US US18/068,131 patent/US20230208360A1/en active Pending
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US20230208360A1 (en) | 2023-06-29 |
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