JP6336775B2 - 利得可変型増幅器 - Google Patents

Description

本発明は、移動体通信機器、テレビジョン放送受信機等に用いられる利得可変型増幅器に係り、特に、低コスト化、高帯域化等を図ったものに関する。

移動体通信機器等の無線通信に用いられる増幅器は、強電界の入力信号を増幅する際、増幅信号に歪みが発生してしまうため、利得可変型増幅器とすることがあり、かかる利得可変型増幅器は、例えば、特許文献１、２等に種々開示されている。

図９には、特許文献１等に開示された従来の利得可変型増幅器の第１の回路構成例が示されており、以下、同図を参照しつつ、この従来回路について概説する。
この利得可変型増幅器は、高周波信号を増幅する増幅回路５１０と、強電界の入力の場合に増幅回路５１０をバイパスするバイパス回路５２０と、増幅回路５１０の入力、出力インピーダンスを利得最大時及び利得最小時において一定とするためのインピーダンス補整回路５３０，５４０とを具備して構成されたものとなっている。かかる構成においては、入力信号が強電界の場合に、入力信号をバイパス回路５２０へバイパスして出力することで、出力信号が歪むのを防止可能としている。

また、図１１には、特許文献２等に開示された従来の利得可変型増幅器の第２の回路構成例が示されており、以下、同図を参照しつつ、この従来回路について概説する。
この利得可変型増幅器は、高周波信号を増幅する増幅回路６２０と、強電界の入力の場合に増幅回路６２０をバイパスするバイパス回路６１０とを有してなるものである。
バイパス回路６１０は、スイッチ回路６２１，６２２を有すると共に、インピーダンス素子６３０，６５０，６６０を有して構成され、特に、インピーダンス素子６３０，６５０，６６０を設けることで、入力及び出力インピーダンスを利得最大時及び利得最小時において一定に維持できるようにしたものである。

特開２００４−１９４１０５号公報（第４−８頁、図１−図２） 特開２００７−２５８８２９号公報（第５−７頁、図１−図２）

ところで、近年、テレビジョン放送受信機に用いられる利得可変型増幅器は、低コスト化の要求が非常に高くなっており、しかも、かかる利得可変型増幅器は、数十メガヘルツから数百メガヘルツ帯までの広い周波数帯域に対応することが要求される。
さらに、昨今のテレビジョン放送受信機に求められる諸性能は益々高くなってきており，ＥＮ５５０２０イミュニティ試験に代表されるように、電源電圧が遮断された状態でも利得可変型増幅器の入力インピーダンスを７５Ωとする必要がある。

しかしながら、従来の利得可変型増幅器では、このような要求を満たすことは困難であった。
例えば、図１０には、先に図９を参照しつつ説明した第１の従来回路における入力リタンロス特性が示されており、同図によれば、入力リタンロスが約４ｄＢ程度となっており、信号源インピーダンス７５Ωに対して入力インピーダンスが離れていることが理解できる。

このような第１の従来回路に対して、図１１に示された第２の従来回路を応用して、インピーダンス素子の値を最適化して電源電圧が遮断された状態の入力インピーダンスを７５Ωに近づける方策も考えられるが、先に述べたように数十メガヘルツから数百メガヘルツ帯までの広い周波数帯域に対応させるためには、インピーダンス素子の規模が大きくなり、大幅なチップコストの増加を伴うという問題を招く。

本発明は、上記実状に鑑みてなされたもので、電源電圧が遮断された状態での入力インピーダンスを７５Ωとしつつ、低コスト化の要求に応えることが可能な利得可変型増幅器を提供するものである。

上記本発明の目的を達成するため、本発明に係る利得可変型増幅器は、
高周波信号を増幅する増幅回路と、前記増幅回路の入出力間に並列に接続されて入力信号を出力へバイパスせしめるバイパス回路とを具備してなる利得可変型増幅器であって、
前記増幅回路の入力段とグランドとの間に、インピーダンス補整回路が設けられ、前記インピーダンス補整回路は、電源電圧の供給が遮断された状態にあって導通可能な補整用半導体素子と、前記補整用半導体素子と直列接続された補整抵抗器とを有してなり、前記電源電圧の供給が遮断された状態における入力インピーダンスを前記補整抵抗器により設定可能に構成されてなり、
前記増幅器は、エンハンスメント型ＦＥＴである第１のＦＥＴを有し、当該第１のＦＥＴのゲートには高周波信号が、当該第１のＦＥＴのゲートにはバイアス回路を介して制御電圧が、当該第１のＦＥＴのドレインには前記電源電圧が、それぞれ印加可能に構成され、
前記補整用半導体素子にはディプレッション型ＦＥＴが用いられ、当該補整用半導体素子のドレインは、前記補整抵抗器及び補整回路用第１のコンデンサを介して前記第１のＦＥＴのゲートに接続されると共に、補整回路用電源抵抗器を介して前記第１のＦＥＴのドレインに接続され、当該補整用半導体素子のソースは、補整回路用第２のコンデンサを介してグランドに接続されると共にドレインとの間に補整回路用ドレイン・ソース間抵抗器が接続され、当該補整用半導体素子のゲートは、補整回路用ゲート抵抗器を介してグランドに接続され、
前記制御電圧が前記電源電圧の供給が遮断された際に接地電位とされることで、前記補整用半導体素子のドレイン及びソースは、前記第１のＦＥＴのドレイン及びゲートと共に接地電位とされて前記補整用半導体素子の導通を可能ならしめるものである。

本発明によれば、電源電圧の供給が遮断された際に、増幅回路の入力インピーダンスの設定を可能とするインピーダンス補整回路を設けたので、電源電圧の供給が遮断された際の入力インピーダンスを、所望される値、又は、その近傍に確実に維持することができ、そのため、従来に比して、広帯域化における安定性、信頼性の高い利得可変型増幅器を提供することができるという効果を奏するものである。
また、本発明によれば、従来の整合回路を用いてインピーダンス素子の最適化によって、電源電圧の供給の有無に関わらず入力インピーダンスを可能な限り最適値とする場合に比べて、大幅なチップサイズの拡大を伴うことがなく、コストの低減を図ることができるという効果を奏するものである。

本発明の実施の形態における利得可変型増幅器の第１の実施例の回路構成を示す回路図である。 図１に示された第１の実施例の利得可変型増幅器における電源電圧遮断時の入力リタンロスの周波数変化特性を示す特性線図である。 図１に示された第１の実施例の利得可変型増幅器における利得最大時の利得の周波数変化特性を示す特性線図である。 本発明の実施の形態における利得可変型増幅器の第２の実施例の回路構成を示す回路図である。 図４に示された第２の実施例の利得可変型増幅器における電源電圧遮断時の入力リタンロスの周波数変化特性を示す特性線図である。 図４に示された第２の実施例の利得可変型増幅器における利得最大時の利得の周波数変化特性を示す特性線図である。 本発明の実施の形態における利得可変型増幅器の第３の実施例の回路構成を示す回路図である。 本発明の実施の形態における利得可変型増幅器の第４の実施例の回路構成を示す回路図である。 従来の利得可変型増幅器の第１の回路構成例を示す回路図である。 図９に示された従来回路における電源電圧遮断時の入力リタンロスの周波数変化特性を示す特性線図である。 従来の利得可変型増幅器の第２の回路構成例を示す回路図である。

以下、本発明の実施の形態について、図１乃至図８を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、第１の実施例について、図１を参照しつつ説明する。
この第１の実施例における可変利得型増幅器は、増幅回路１１０と、バイパス回路１２０と、インピーダンス補整回路１３０とを主たる構成要素として構成されたものとなっている。

増幅回路１１０は、信号入力端子１０１に入力される高周波信号を増幅、出力する回路であり、バイパス回路１２０は、入力信号が強電界の場合に、増幅回路１１０への高周波信号の入力をバイパスさせて信号出力端子１０２へ出力せしめ、増幅回路１１０の増幅により信号に歪みが生ずるのを防止するものである。
インピーダンス補整回路１３０は、電源電圧が遮断された場合における入力インピーダンスを７５Ωとするための回路である。

増幅回路１１０は、第１及び第２の電界効果型トランジスタ（以下、電界効果型トランジスタを「ＦＥＴ」と称する）１１１，１１２とバイアス回路１１３とを主たる構成要素として構成されたものとなっている。
本発明の実施の形態において、第１及び第２のＦＥＴ１１１，１１２には、閾値電圧が正となるエンハンスメント型電界効果トランジスタが用いられており、この第１及び第２ＦＥＴ１１１，１１２は、直列接続されて設けられている。

すなわち、第１のＦＥＴ１１１のソースと第２のＦＥＴ１１２のドレインは、相互に接続される一方、第１のＦＥＴ１１１のドレインは、出力ＤＣカット用キャパシタ３１を介して信号出力端子１０２に、そして、第２のＦＥＴ１１２のソースはグランドに、それぞれ接続されている。
また、第１のＦＥＴ１１１のドレインは、チョークインダクタ１０９を介して電源電圧印加端子１０３に接続されており、外部から電源電圧が印加されるようになっている。

そして、第１のＦＥＴ１１１のゲートは、信号入力端子１０１に接続されると共に、バイアス回路１１３を介して第１の制御端子１０４に接続されており、外部からの制御電圧が印加可能になっている。
また、第２のＦＥＴ１１２のゲートは、バイアス抵抗器１１４を介して第１の制御端子１０４に接続されている。

バイパス回路１２０は、バイパス用ＦＥＴ１２１と、ゲート抵抗器１２２とを主たる構成要素として構成されたものとなっている。
本発明の実施の形態においては、バイパス用ＦＥＴ１２１には、閾値電圧が正となるエンハンスメント型電界効果トランジスタが用いられている。
バイパス用ＦＥＴ１２１は、そのドレインがＤＣカット用キャパシタ１２４を介して第１のＦＥＴ１１１のドレインに接続され、また、ソースが第１のＦＥＴ１１のゲートに接続される一方、ゲートがゲート抵抗器１２２を介して第２の制御端子１０５に接続されており、外部からの制御電圧が印加可能になっている。
また、バイパス用ＦＥＴ１２１のドレイン・ソース間には、ドレイン・ソース間用抵抗器１２３が接続されている。

インピーダンス補整回路１３０は、補整回路用ＦＥＴ（補整用半導体素子）１３１を中心に構成されたものとなっている。
本発明の実施の形態において、補整回路用ＦＥＴ１３１には、閾値電圧が負となるディプレッション型ＦＥＴが用いられている。
この補整回路用ＦＥＴ１３１は、そのドレインが補整抵抗器１３７及び補整回路用第１のコンデンサ１３３を介して、第１のＦＥＴ１１１のゲート及びバイパス用ＦＥＴ１２１のソースと共に信号入力端子１０１に接続されると共に、補整回路用電源抵抗器１３５を介して第１のＦＥＴ１１１のドレインに接続されている。

また、補整回路用ＦＥＴ１３１のソースは、補整回路用第２のコンデンサ１３４を介してグランドに接続されると共に、ドレインとの間には、補整回路用ドレイン・ソース間抵抗器１３６が接続されている。
さらに、補整回路用ＦＥＴ１３１のゲートは、補整回路用ゲート抵抗器１３２を介してグランドに接続されたものとなっている。

次に、かかる構成における動作について説明する。
最初に、電源電圧印加端子１０３に所要の電源電圧が印加された状態における利得最大時、及び、利得最小時の動作について説明する。
まず、利得最大時においては、第１の制御端子１０４に正の電圧を印加する一方、第２の制御端子１０５は接地する。
第１の制御端子１０４に正の電圧を印加することで、第２のＦＥＴ１１２のゲートと、バイアス回路１１３を介して第１のＦＥＴ１１１のゲートには、共に正の電圧が生じ、増幅回路１１０に動作電流が流れ始める。

したがって、増幅回路１１０は、信号入力端子１０１に印加された高周波信号を増幅し、信号出力端子１０２に出力する。
一方、第２の制御端子１０５が接地されることで、バイパス用ＦＥＴ１２１のゲートは、そのドレイン及びソースに対して負電圧のバイアスとなり、バイパス用ＦＥＴ１２１は非導通状態となるため、バイパス回路１２０は信号入力端子１０１に印加された高周波信号の通過を遮断することとなる。

次に、利得最小時においては、第１の制御端子１０４を接地する一方、第２の制御端子１０５に正の電圧を印加する。
第１の制御端子１０４を接地することで、第２のＦＥＴ１１２のゲートは接地電位となり、非導通状態となるため、増幅回路１１０への動作電流の流入が遮断され、増幅回路１１０は増幅動作を停止する。
一方、第２の制御端子１０５に正の電圧を印加することで、バイパス用ＦＥＴ１２１のゲートは、そのドレイン及びソースに対して正電圧のバイアスとなり、バイパス用ＦＥＴ１２１が動作状態となるため、バイパス回路１２０は、信号入力端子１０１に印加された高周波信号を通過せしめて信号出力端子１０２に出力することとなる。

一方、インピーダンス補整回路１３０は、補整回路用ＦＥＴ１３１のドレイン及びソースに、補整回路用電源抵抗器１３５を介して、利得最大時及び利得最小時のいずれの場合にも電源電圧が供給されている。
そして、補整回路用ＦＥＴ１３１のゲートは、補整回路用ゲート抵抗器１３２を介して接地されていることから、利得最大時及び利得最小時のいずれの場合にも、ドレイン及びソースに対して負電圧のバイアスとなり補整回路用ＦＥＴ１３１は遮断状態（非導通状態）とされる。

次に、電源電圧供給端子１０３に電源電圧が供給されない状態、すなわち、電源電圧が遮断された状態について説明する。
電源電圧が遮断された状態にあっては、第１及び第２の制御端子１０４，１０５は、共に接地状態とする。このとき、第１及び第２のＦＥＴ１１１，１１２のドレイン及びソース、並びに、ゲートは、いずれも接地電位となり、増幅回路１１０は、遮断状態（非動作状態）となる。
一方、バイパス用ＦＥＴ１２１のドレイン及びソース、並びに、ゲートは、いずれも接地電位となりバイパス回路１２０も遮断状態（非動作状態）となる。

かかる状態にあって、インピーダンス補整回路１３０の補整回路用ＦＥＴ１３１のドレイン及びソース、並びに、ゲートは、いずれも接地電位となるが、先に述べた通り、補整回路用ＦＥＴ１３１はディプレッション型が用いられているため、導通状態となる。
したがって、このとき、インピーダンス補整回路１３０は、主に補整抵抗器１３７によるインピーダンスを呈することとなる。
この補整抵抗器１３７の抵抗値を７５Ωとすることで、電源電圧が遮断された状態における信号入力端子１０１のインピーダンスは略７５Ωをなすこととなる。

図２には、上述の第１の実施例の利得可変型増幅器において、電源電圧を遮断した場合の入力リタンロスの周波数変化特性が示されており、同図によれば、入力リタンロスは約１０ｄＢ以上であり、電源電圧が遮断された状態における入力インピーダンスは略７５Ωが実現されていることが確認できるものとなっている。

ところで、上述した第１の実施例の利得可変型増幅器においては、利得最大時の利得特性に次述するような弊害が生ずる場合がある。
まず、図３には、第１の実施例の利得可変型増幅器において、図１に示されたようにインピーダンス補整回路１３０を設けた場合とインピーダンス補整回路１３０を設けない場合の入力信号の周波数変化に対する利得最大時の利得変化が示されおり、同図によれば、インピーダンス補整回路１３０を設けると、入力信号の周波数が１００Ｍｚから９００ＭＨｚの広い周波数帯域に亘って利得が低下していることが確認できる。
これは、信号入力端子１０１に接続されたインピーダンス補整回路１３０が遮断状態となった際に、寄生容量により利得最大時の利得特性に影響があることを示すものである。

次述する第２の実施例の利得可変型増幅器は、インピーダンス補整回路１３０を接続することによる利得の低下を防止するための構成例である。
以下、図４を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の実施例の利得可変型増幅器は、増幅回路１１０と、バイパス回路２２０と、インピーダンス補整回路１３０とを主たる構成要素として構成されたものとなっている。
増幅回路１１０及びインピーダンス補整回路１３０は、図１に示された回路構成と同一の構成を有するものであるが、インピーダンス補整回路１３０が接続される箇所が後述するように第１の実施例と異なるものとなっている。

バイパス回路２２０は、その機能としては、第１の実施例と基本的に同一であるが、具体的な回路構成が次述するように異なるものとなっている。
すなわち、バイパス回路２２０は、バイパス用第１及び第２のＦＥＴ２２１，２２２を中心に構成されている。
本発明の実施の形態において、バイパス用第１のＦＥＴ２２１には、閾値電圧が負となるディプレッション型電界効果トランジスタが、バイパス用第２のＦＥＴ２２２には、閾値電圧が正となるエンハンスメント型電界効果トランジスタが用いられている。

バイパス用第１及び第２のＦＥＴ２２１，２２２は、次述するように信号入力端子１０１と増幅回路１１０の第１のＦＥＴ１１１のドレインとの間に直列接続されて設けられている。
すなわち、まず、バイパス用第１のＦＥＴ２２１のドレインと第２のＦＥＴ２２２のソースとが相互に接続される一方、バイパス用第１のＦＥＴ２２１のソースが信号入力端子１０１に接続され、また、バイパス用第２のＦＥＴ２２２のドレインがＤＣカット用キャパシタ１２４を介して第１のＦＥＴ１１１のドレインに接続されている。

また、バイパス用第１のＦＥＴ２２１のゲートは、第１のゲート抵抗器２２３を介して、また、バイパス用第２のＦＥＴ２２２のゲートは、第２のゲート抵抗器２２４を介して、共に第２の制御端子１０５に接続されている。
さらに、バイパス用第１のＦＥＴ２２１のドレインとソース間には、第１のドレイン・ソース抵抗器２２５が、同様に、バイパス用第２のＦＥＴ２２２のドレインとソース間には、第２のドレイン・ソース間抵抗器２２６が、それぞれ接続されている。
そして、バイパス用第１のＦＥＴ２２１のドレインとバイパス用第２のＦＥＴ２２のソースの接続点には、インピーダンス補整回路１３０の第１のコンデンサ１３３の一端が接続されている。

次に、かかる構成における動作について説明する。
最初に、電源電圧印加端子１０３に所要の電源電圧が印加された状態における利得最大時、及び、利得最小時の動作について説明する。
まず、利得最大時においては、第１の制御端子１０４に正の電圧を印加する一方、第２の制御端子１０５は接地する。
第１の制御端子１０４に正の電圧を印加することで、第２のＦＥＴ１１２のゲートと、バイアス回路１１３を介して第１のＦＥＴ１１１のゲートには、共に正の電圧が生じ、増幅回路１１０に動作電流が流れ始める。

このとき、増幅回路１１０は、信号入力端子１０１に印加された高周波信号を増幅し、信号出力端子１０２に出力する。
一方、第２の制御端子１０５が接地されることで、バイパス用第１及び第２のＦＥＴ２２１，２２２のゲートは、ドレイン及びソースに対して負電圧のバイアスとなり、バイパス用第１及び第２のＦＥＴ２２１，２２２は共に非導通状態となるため、バイパス回路２２０は信号入力端子１０１に印加された高周波信号の通過を遮断することとなる。

次に、利得最小時においては、第１の制御端子１０４を接地する一方、第２の制御端子１０５に正の電圧を印加する。
第１の制御端子１０４を接地することで、第２のＦＥＴ１１２のゲートは接地電位となり、非導通状態となるため、増幅回路１１０への動作電流の流入が遮断されることとなる。すなわち、増幅回路１１０は増幅動作を停止する。

一方、第２の制御端子１０５に正の電圧を印加することで、バイパス用第１及び第２のＦＥＴ２２１，２２２のゲートは、ドレイン及びソースに対して正の電圧にバイアスされた状態となり、バイパス用第１及び第２のＦＥＴ２２１，２２２が動作状態となるため、バイパス回路２２０は、信号入力端子１０１に印加された高周波信号を通過せしめて信号出力端子１０２に出力することとなる。

ところで、インピーダンス補整回路１３０は、補整回路用ＦＥＴ１３１のドレイン及びソースに、補整回路用電源抵抗器１３５を介して、利得最大時及び利得最小時のいずれの場合にも電源電圧が供給されている。
そして、補整回路用ＦＥＴ１３１のゲートは、補整回路用ゲート抵抗器１３２を介して接地されていることから、利得最大時及び利得最小時のいずれの場合にも、ドレイン及びソースに対して負電圧のバイアスとなり補整回路用ＦＥＴ１３１は遮断状態（非導通状態）とされる。

次に、電源電圧供給端子１０３に電源電圧が供給されない状態、すなわち、電源電圧が遮断された状態について説明する。
電源電圧が遮断された状態にあっては、第１及び第２の制御端子１０４，１０５は、共に接地状態とする。このとき、第１及び第２のＦＥＴ１１１，１１２のドレイン及びソース、並びに、ゲートは、いずれも接地電位となり、増幅回路１１０は、遮断状態（非動作状態）となる。

一方、バイパス用第１及び第２のＦＥＴ２２１，２２２のドレイン及びソース、並びに、ゲートは、いずれも接地電位となるが、ディプレッション型であるバイパス用第１のＦＥＴ２２１は導通状態となる一方、エンハンスメント型であるバイパス用第２のＦＥＴ２２２は遮断状態となるため、バイパス回路２２０は遮断状態となる。

また、インピーダンス補整回路１３０の補整回路用ＦＥＴ１３１のドレイン及びソース、並びに、ゲートは、いずれも接地電位となるが、先に述べた通り、補整回路用ＦＥＴ１３１はディプレッション型が用いられているため導通状態となる。
したがって、このとき、インピーダンス補整回路１３０は、主に補整抵抗器１３７によるインピーダンスを呈することとなる。

かかる状態にあって、先に述べた通り、バイパス用第１のＦＥＴ２２１は導通状態であるため、補整抵抗器１３７は、バイパス用第１のＦＥＴ２２１及び補整回路用ＦＥＴ１３１を介して信号入力端子１０１とグランドの間に接続された状態となり、信号入力端子１０１のインピーダンスは、主に補整抵抗器１３７により定まるものとなる。

図５には、上述の第２の実施例の利得可変型増幅器において、電源電圧を遮断した場合の入力リタンロスの周波数変化特性が示されており、同図によれば、入力リタンロスは約１０ｄＢ以上であり、電源電圧が遮断された状態における入力インピーダンスは略７５Ωが実現されていることが確認できるものとなっている。

図６には、第２の実施例の利得可変型増幅器において、図１に示されたようにインピーダンス補整回路１３０を設けた場合とインピーダンス補整回路１３０を設けない場合の入力信号の周波数変化に対する利得最大時の利得変化が示されおり、同図によれば、先の第１の実施例の場合（図３参照）と異なり、インピーダンス補整回路１３０を設けても殆ど利得の低下が無いことが確認できる。

ところで、インピーダンス補整回路１３０は、先に述べた通り、利得最大時に遮断状態となるが寄生容量が生じる。
上述の第２の実施例においては、先の第１の実施例と異なり、信号入力端子１０１とインピーダンス補整回路１３０を直接接続せずに、バイパス回路２２０を構成するバイパス用第１のＦＥＴ２２１を介して接続している。そのため、利得最大時には、バイパス用第１のＦＥＴ２２１が上述したように遮断状態であるため、インピーダンス補整回路１３０における寄生容量が利得特性へ及ぼす影響が軽減されるようになっている。
このように、第２の実施例は、第１の実施例における利得最大時の利得特性の低下という欠点の解消が図られたものとなっている。

上述した第１及び第２の実施例において、数十メガヘルツのような低い周波数において十分な性能を得るためには、集積化するコンデンサ素子１３３，１３４は百ピコファラッド程度の大きな容量が必要となり、大幅なチップサイズの拡大を伴い、集積回路のコストが増加するというデメリットを招く。
以下に、説明する第３及び第４の実施例は、上述のデメリットを解消すべく、集積化するコンデンサ素子を減らし、集積回路の低コスト化を図ったものである。

以下、第３の実施例について、図７を参照しつつ説明する。
なお、図１又は図４に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第３の実施例の利得可変型増幅器は、増幅回路１１０と、バイパス回路１２０と、インピーダンス補整回路３３０と、制御回路３４０とを主たる構成要素として構成されたものとなっている。

増幅回路１１０とバイパス回路１２０は、次述するように制御回路３４０を介して制御信号が入力されるよう構成された点を除けば、図１に示された回路構成と基本的に同一の構成を有してなるものである。
インピーダンス補整回路３３０は、補整回路用ＦＥＴ１３１を中心に構成された点は、図１に示されたインピーダンス補整回路１３０と同様であるが、具体的な回路構成が次述するように若干異なるものとなっている。なお、この実施例において、補整回路用ＦＥＴ１３１には、閾値電圧が負となるディプレッション型ＦＥＴが用いられている。

この補整回路用ＦＥＴ１３１は、そのドレインが補整抵抗器１３７を介して、第１のＦＥＴ１１１のゲート及びバイパス用ＦＥＴ１２１のソースと共に信号入力端子１０１に接続されている。
また、補整回路用ＦＥＴ１３１のソースは、補整回路用第２のコンデンサ１３４を介してグランドに接続されると共に、ドレインとの間には、補整回路用ドレイン・ソース間抵抗器１３６が接続されている。
さらに、補整回路用ＦＥＴ１３１のゲートは、補整回路用ゲート抵抗器１３２を介してグランドに接続されたものとなっている。

制御回路３４０は、第１及び第２の反転素子３４１，３４２を有して、制御端子３０４に印加された制御電圧に対して、論理反転した電圧と、非反転の電圧とを出力可能に構成された回路である。
第１の反転素子３４１の入力段には制御端子３０４が接続されて、外部から制御電圧が入力されるようになっている一方、第１の反転素子３４１の出力段は、第２の反転素子３４２の入力段に接続されている。

そして、第１の反転素子３４１の出力段は、バイパス回路１２０のゲート抵抗器１２２を介してバイパス用ＦＥＴ１２１のゲートに接続され、第２の反転素子４３２の出力段は、増幅回路１１０のバイアス回路１１３を介して第１のＦＥＴ１１１のゲートに接続されると共に、バイアス抵抗器１１４を介して第２のＦＥＴ１１２のゲートに接続されている。
なお、制御回路３４０の電源ライン（図示せず）は、第１のＦＥＴ１１１のドレインに接続されて、増幅回路１１０と共に電源電圧印加端子１０３を介しての外部からの電源源電圧の供給を受けるようにになっている。

次に、かかる構成における動作について説明する。
最初に、電源電圧印加端子１０３に所要の電源電圧が印加された状態における利得最大時、及び、利得最小時の動作について説明する。
まず、利得最大時においては、制御端子３０４に正の電圧を印加する。
その結果、制御回路３４０の非反転論理出力である第２の反転素子３４２の出力段からの正の電圧が、第１のＦＥＴ１１１のゲートに印加され、増幅回路１１０に動作電流が流れ始める。

したがって、増幅回路１１０は、信号入力端子１０１に印加された高周波信号を増幅し、信号出力端子１０２に出力する。
一方、制御回路３４０の反転論理出力である第１の反転素子３４２からの接地電位がバイパス用ＦＥＴ１２１のゲートに印加され、バイパス用ＦＥＴ１２１のゲートは、ドレイン及びソースに対して負電圧のバイアスとなる。そのため、バイパス用ＦＥＴ１２１は非導通状態となり、バイパス回路１２０は信号入力端子１０１に印加された高周波信号の通過を遮断することとなる。

次に、利得最小時においては、制御端子３０４を接地する。
その結果、制御回路３４０からは、非反転論理出力である第２の反転素子４３２の接地電位が第２のＦＥＴ１１２のゲートに印加されるため、第２のＦＥＴ１１２は非導通状態となり、増幅回路１１０への動作電流の流入が遮断されることとなる。すなわち、増幅回路１１０は増幅動作を停止する。

一方、制御回路３４０の反転論理出力である第１の反転素子３１からの正の電圧がバイパス用ＦＥＴ１２１のゲートに印加される。そのため、バイパス用ＦＥＴ１２１のゲートは、そのドレイン及びソースに対して正電圧のバイアスとなり、バイパス用ＦＥＴ１２１が動作状態となる。そのため、バイパス回路１２０は、信号入力端子１０１に印加された高周波信号を通過せしめて信号出力端子１０２に出力することとなる。

また、インピーダンス補整回路３３０は、補整回路用ＦＥＴ１３１のドレイン及びソースが補整抵抗器１３７を介して、第１のＦＥＴ１１１のゲート及びバイパス用ＦＥＴ１２のソースと接続されており、利得最大時及び利得最小時のいずれの場合にも正の電圧が印加されている。
補整回路用ＦＥＴ１３１のゲートは、補整回路用ゲート抵抗器１３２を介して接地されていることから利得最大時及び利得最小時のいずれの場合にもドレイン及びソースに対して負電圧のバイアスとなり遮断状態とされるようになっている。

次に、電源電圧供給端子１０３に電源電圧が供給されない状態、すなわち、電源電圧が遮断された状態について説明する。
電源電圧が遮断された状態にあっては、制御回路３４０の出力は、反転論理出力、非反転論理出力のいずれも接地電位となる。このとき、第１のＦＥＴ１１１のドレイン及びソース、並びに、ゲートは、いずれも接地電位となり、増幅回路１１０は、遮断状態（非動作状態）となる。

一方、バイパス用ＦＥＴ１２１のドレイン及びソース、並びに、ゲートは、いずれも接地電位となりバイパス回路１２０も遮断状態（非動作状態）となる。
かかる状態にあって、インピーダンス補整回路３３０の補整回路用ＦＥＴ１３１のドレイン及びソース、並びに、ゲートは、いずれも接地電位となるが、先に述べた通り、補整回用ＦＥＴ１３１はディプレッション型が用いられているため導通状態となる。
したがって、このとき、インピーダンス補整回路３３０は、主に補整抵抗器１３７によるインピーダンスを呈することとなる。

この補整抵抗器１３７の抵抗値を７５Ωとすることで、電源電圧が遮断された状態における信号入力端子１０１のインピーダンスは略７５Ωをなすこととなる。
この第３の実施例においては、第１の実施例における第１のコンデンサ１３３を用いない構成としているため、前述の百ピコファラッド程度の大きな容量を削減することができるものとなっている。

次に、第４の実施例の利得可変型増幅器について、図８を参照しつつ説明する。
なお、図１、図４、図７のいずれかに示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第４の実施例の利得可変型増幅器は、増幅回路１１０と、バイパス回路２２０と、インピーダンス補整回路３３０と、制御回路３４０とを主たる構成要素として構成されたものとなっている。

この第４の実施例の利得可変型増幅器は、図４に示された第２の実施例の利得可変型増幅器を基本として、図４におけるインピーダンス補整回路１３０を図７に示された構成を有するインピーダンス補整回路３３０とすると共に、制御回路３４０を新たに設けた構成を有するものである。

以下、具体的に説明すれば、まず、インピーダンス補整回路３３０は、補整回路用ＦＥＴ１３１のドレインが補整抵抗器１３７を介してバイパス回路２２０のバイパス用第１のＦＥＴ２２１のドレインとバイパス用第２のＦＥＴ２２２のソースの相互の接続点に接続されている。
制御回路３４０を構成する第１の反転素子３４１の出力段は、第１のゲート抵抗器２２３を介してバイパス用第１のＦＥＴ２２１のゲートに接続されると共に、第２のゲート抵抗器２２４を介してバイパス用第２のＦＥＴ２２２のゲートに接続されている。
また、制御回路３４０を構成する第２の反転素子３４２の出力段は、図７で説明したと同様に、増幅回路１１０の入力段に接続されている。

次に、かかる構成における動作について説明する。
最初に、電源電圧印加端子１０３に所要の電源電圧が印加された状態における利得最大時、及び、利得最小時の動作について説明する。
まず、利得最大時においては、制御端子３０４に正の電圧を印加する。
その結果、制御回路３４０の非反転論理出力である第２の反転素子３４２の出力段からの正の電圧が、第１及び第２のＦＥＴ１１１，１１２のゲートに印加され、増幅回路１１０に動作電流が流れ始める。
したがって、増幅回路１１０は、信号入力端子１０１に印加された高周波信号を増幅し、信号出力端子１０２に出力する。

一方、制御回路３４０の反転論理出力である第１の反転素子３４２からの接地電位が、バイパス用第１及び第２のＦＥＴ２２１，２２２のゲートに印加され、バイパス用第１及び第２のＦＥＴ２２１，２２２のゲートは、ドレイン及びソースに対して負電圧のバイアスとなる。そのため、バイパス用第１及び第２のＦＥＴ２２１，２２２は非導通状態となり、バイパス回路２２０は信号入力端子１０１に印加された高周波信号の通過を遮断することとなる。

次に、利得最小時においては、制御端子３０４を接地する。
その結果、制御回路３４０からは、非反転論理出力である第２の反転素子４３２の接地電位が第２のＦＥＴ１１２のゲートに印加されるため、第２のＦＥＴ１１２のは非導通状態となり、増幅回路１１０への動作電流の流入が遮断されることとなる。すなわち、増幅回路１１０は増幅動作を停止する。

一方、制御回路３４０の反転論理出力である第１の反転素子３１からの正の電圧がバイパス用第１及び第２のＦＥＴ２２１，２２２のゲートに印加される。そのため、バイパス用第１及び第２のＦＥＴ２２１，２２２のゲートは、そのドレイン及びソースに対して正電圧のバイアスとなる。その結果、バイパス用第１及び第２のＦＥＴ２２１，２２２が動作状態となるため、バイパス回路２２０は、信号入力端子１０１に印加された高周波信号を通過せしめて信号出力端子１０２に出力することとなる。

また、インピーダンス補整回路３３０は、補整回路用ＦＥＴ１３１のドレイン及びソースが、補整抵抗器１３７を介して、バイパス用第１のＦＥＴ２２１のドレインとバイパス用第２のＦＥＴ２２２のソースとの相互の接続点に接続されており、利得最大時及び利得最小時のいずれの場合にも電源電圧が供給されている。
そして、補整回路用ＦＥＴ１３１のゲートは、補整回路用ゲート抵抗器１３２を介して接地されていることから、利得最大時及び利得最小時のいずれの場合にも、ドレイン及びソースに対して負電圧のバイアスとなり補整回路用ＦＥＴ１３１は遮断状態（非導通状態）とされる。

次に、電源電圧供給端子１０３に電源電圧が供給されない状態、すなわち、電源電圧が遮断された状態について説明する。
電源電圧が遮断された状態にあっては、制御回路３４０の出力は、反転論理出力、非反転論理出力のいずれも接地電位となる。このとき、第１及び第２のＦＥＴ１１１，１１２のドレイン及びソース、並びに、ゲートは、いずれも接地電位となり、増幅回路１１０は、遮断状態（非動作状態）となる。

一方、バイパス用第１及び第２のＦＥＴ２２１，２２２のドレイン及びソース、並びに、ゲートは、いずれも接地電位となるが、ディプレッション型であるバイパス用第１のＦＥＴ２２１は導通状態となる。また、エンハンスメント型であるバイパス用第２のＦＥＴ２２２は遮断状態となるため、バイパス回路２２０は遮断状態となる。

また、インピーダンス補整回路３３０は、補整回路用ＦＥＴ１３１のドレイン及びソース、並びに、ゲートのいずれも接地電位となるが、補整回路用ＦＥＴ１３１はディプレッション型であるため導通状態となる。
したがって、このとき、インピーダンス補整回路３３０は、主に補整抵抗器１３７によるインピーダンスを呈することとなる。
先に述べたように、バイパス用第１のＦＥＴ２２１は導通状態であるため、信号入力端子１０１のインピーダンスは、主に補整抵抗器１３７により定まることとなる。

この第４の実施例においては、第２の実施例（図４参照）における第１のコンデンサ１３３を用いない構成としているため、前述の百ピコファラッド程度の大きな容量を削減することができるものとなっている。
このように、上述した第３及び第４の実施例においては、第１及び第２の実施例と比べて集積化する百ピコファラッド程度の大きな容量のコンデンサ素子が削減されており、このようなコンデンサ素子を用いることによる集積回路のコスト増加の弊害が解消できるものとなっている。

以上説明したとおり、本発明の実施の形態における利得可変型増幅器は、大幅なチップザイズの拡大及び利得の低下を伴うことなく、電源電圧が遮断された状態での入力インピーダンスを７５Ωとする要求に応えることが可能なものとなっている。
なお、本発明の係る利得可変型増幅器は、上述した各実施例の構成に限定されるものではなく、例えば、増幅回路、バイパス回路を多段に接続した構成であっても良い。また、エンハンスメント型の電界効果トランジスタは、必ずしも電界効果トランジスタである必要はなく、同等の性能特性を有するバイポーラトランジスタや機械的なスイッチ素子を用いるようにしても良い。

チップサイズの拡大を伴うことなく電源電圧が遮断された状態での入力インピーダンスが７５Ωであることが所望される可変利得型増幅器に適用できる。

１１０…増幅回路
１２０…バイパス回路
１３０…インピーダンス補整回路
１３７…補整抵抗器
３４０…制御回路

Claims (2)

1. 高周波信号を増幅する増幅回路と、前記増幅回路の入出力間に並列に接続されて入力信号を出力へバイパスせしめるバイパス回路とを具備してなる利得可変型増幅器であって、
   前記増幅回路の入力段とグランドとの間に、インピーダンス補整回路が設けられ、前記インピーダンス補整回路は、電源電圧の供給が遮断された状態にあって導通可能な補整用半導体素子と、前記補整用半導体素子と直列接続された補整抵抗器とを有してなり、前記電源電圧の供給が遮断された状態における入力インピーダンスを前記補整抵抗器により設定可能に構成されてなり、
   前記増幅器は、エンハンスメント型ＦＥＴである第１のＦＥＴを有し、当該第１のＦＥＴのゲートには高周波信号が、当該第１のＦＥＴのゲートにはバイアス回路を介して制御電圧が、当該第１のＦＥＴのドレインには前記電源電圧が、それぞれ印加可能に構成され、
   前記補整用半導体素子にはディプレッション型ＦＥＴが用いられ、当該補整用半導体素子のドレインは、前記補整抵抗器及び補整回路用第１のコンデンサを介して前記第１のＦＥＴのゲートに接続されると共に、補整回路用電源抵抗器を介して前記第１のＦＥＴのドレインに接続され、当該補整用半導体素子のソースは、補整回路用第２のコンデンサを介してグランドに接続されると共にドレインとの間に補整回路用ドレイン・ソース間抵抗器が接続され、当該補整用半導体素子のゲートは、補整回路用ゲート抵抗器を介してグランドに接続され、
   前記制御電圧が前記電源電圧の供給が遮断された際に接地電位とされることで、前記補整用半導体素子のドレイン及びソースは、前記第１のＦＥＴのドレイン及びゲートと共に接地電位とされて前記補整用半導体素子の導通を可能ならしめることを特徴とする利得可変型増幅器。
2. 高周波信号を増幅する増幅回路と、前記増幅回路の入出力間に並列に接続されて入力信号を出力へバイパスせしめるバイパス回路とを具備してなる利得可変型増幅器であって、
   前記バイパス回路は、バイパス用第１及び第２の半導体素子が前記増幅回路の入力側から順に直列接続されて設けられると共に、前記バイパス用第１の半導体素子には、電源電圧の供給が遮断された状態にあって導通可能なものが用いられてなる一方、
   前記バイパス用第１の半導体素子と前記バイパス用第２の半導体素子の相互の接続点とグランドとの間にインピーダンス補整回路が設けられ、
   前記インピーダンス補整回路は、電源電圧の供給が遮断された状態にあって導通可能な補整用半導体素子と補整抵抗器とが直列接続されてなり、
   電源電圧の供給が遮断された状態において、前記増幅回路の入力段とグランドとの間に、前記バイパス用第１の半導体素子及び前記補整用半導体素子を介して前記補整抵抗器を直列接続可能とし、電源電圧の供給遮断時における前記増幅回路の入力インピーダンスを前記補整抵抗器により設定可能に構成されてなり、
   前記増幅器は、エンハンスメント型ＦＥＴである第１のＦＥＴを有し、当該第１のＦＥＴのゲートには高周波信号が、当該第１のＦＥＴのゲートにはバイアス回路を介して制御電圧が、当該第１のＦＥＴのドレインには前記電源電圧が、それぞれ印加可能に構成され、
   前記バイパス用第１の半導体素子にはディプレッション型ＦＥＴが、前記バイパス用第２の半導体素子にはエンハンスメント型ＦＥＴが、それぞれ用いられ、
   前記補整用半導体素子にはディプレッション型ＦＥＴが用いられ、当該補整用半導体素子のドレインは、前記補整抵抗器及び補整回路用第１のコンデンサを介して前記バイパス用第１の半導体素子と前記バイパス用第２の半導体素子の相互の接続点に接続されると共に、補整回路用電源抵抗器を介して前記第１のＦＥＴのドレインに接続され、当該補整用半導体素子のソースは、補整回路用第２のコンデンサを介してグランドに接続されると共にドレインとの間に補整回路用ドレイン・ソース間抵抗器が接続され、当該補整用半導体素子のゲートは、補整回路用ゲート抵抗器を介してグランドに接続され、
   前記制御電圧が前記電源電圧の供給が遮断された際に接地電位とされることで、前記補整用半導体素子のドレイン及びソースは、前記第１のＦＥＴのドレイン及びゲートと共に接地電位とされて前記補整用半導体素子及び前記バイパス用第１の半導体素子の導通を可能ならしめることを特徴とする利得可変型増幅器。

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