JP4896903B2 - 増幅器 - Google Patents

Description

本発明は、バイパス機能を備えた増幅器に係り、特に、雑音特性や損失特性の向上と共に小型化を図ったものに関する。

増幅器の入力信号を、必要に応じて出力側にバイパスせしめるバイパス機能を増幅器に付加することは従来から行われており、種々の構成が提案されている（例えば、特許文献１、特許文献２等参照）。
図９及び図１０には、そのような従来の回路構成例が示されており、以下、これらの図を参照しつつ、従来回路について説明する。
最初に、図９に示された回路構成例について説明すれば、この従来回路は、入力端子２１と増幅器２３の入力段との間に入力用の整合回路２５が、出力端子２２と増幅器２３の出力段との間に出力用の整合回路２６が、それぞれ設けられると共に、増幅器２３の入出力段間に、スイッチ素子２４が接続されたものとなっている。

かかる構成において、増幅器２３を動作状態とする場合には、増幅器２３がオン状態とされる一方、スイッチ素子２４は、オフ状態とされる。したがって、増幅器２３の動作状態にあっては、オフ状態のスイッチ素子２４のアイソレーションが充分に確保されないと、増幅器２３の入出力間に容量的結合が発生することになる。
一方、バイパス機能を用いる場合には、スイッチ素子２４がオン状態とされ、増幅器２３はオフ状態とされるため、オン状態にあるスイッチ素子２４の通過損失が小さいほど、バイパス経路の特性は良好となるが、その反面、オフ状態にある増幅器２３の入出力インピーダンスが充分に高くないと、バイパス経路の特性に影響を与えることになる。

次に、図１０に示された回路構成例について説明すれば、この従来回路は、入力端子３１と増幅器３３の入力段との間に、スイッチ素子３６及び入力用の整合回路３８が直列接続されて設けられる一方、増幅器３３の出力段と出力端子３２との間に、出力用の整合回路３９及びスイッチ素子３７が直列接続されて設けられている。
さらに、入力端子３１と出力端子３２との間には、スイッチ素子３４及びスイッチ素子３５が直列接続されて設けられたものとなっている。

かかる構成においては、増幅器３３を動作状態とする場合には、増幅器３３と共にスイッチ素子３６，３７がオン状態とされる一方、スイッチ素子３４及びスイッチ素子３５は、オフ状態とされる。したがって、増幅器３３の動作状態にあっては、オン状態のスイッチ素子３６，３７の通過損失が小さいほど増幅経路の特性は良好となるが、オフ状態のスイッチ素子３４，３５のアイソレーションが充分に確保されないと、増幅経路の入出力間の容量的結合が発生することになる。

また、バイパス機能を用いる場合には、スイッチ素子３４，３５の通過損失が小さいほどバイパス経路の特性は良好になるが、オフ状態のスイッチ素子３６，３７のアイソレーションが充分に確保されないと、整合回路３８，３９のインピーダンスがバイパス経路の特性に影響を与えることになる。
特開２００４−１９４１０５号公報（第４−８頁、図１及び図２） 特開平１０−８４３００号公報（第１６−２８頁、図１−図６５）

しかして、上述したような従来回路にあって、特に、前者の従来回路の場合には、バイパス経路中に、整合回路２５，２６が含まれる構成であるため、入出力側のインピーダンスのずれによるミスマッチングや整合回路２５，２６自体の損失により、バイパス経路における損失が大きくなるという問題がある。

一方、後者の従来回路の場合、前者の従来回路と異なり、バイパス経路における入出力側のインピーダンスのずれが小さく、また、増幅経路のインピーダンスの影響を受け難いため低損失であるという利点がある。また、増幅経路もバイパス経路の影響を受けにくいという利点があるが、その一方で、バイパス経路を設けない増幅器と比較すると、入力側と出力側でそれぞれスイッチ素子３６，３７を通過するため、損失が大きくなるという欠点がある。
オン状態のスイッチ素子の通過損失は小さいが、特に、増幅器の入力側において小さい損失であっても、雑音特性への影響が大きい。
また、この後者の従来回路をＭＭＩＣで構成する場合、スイッチ素子を４つ又は３つ使用し、さらには、整合回路を内蔵するため、チップ面積の拡大を招くという問題がある。

本発明は、上記実状に鑑みてなされたもので、増幅経路を低雑音に抑えつつ、バイパス経路が低損失で、しかも、小型化の容易な増幅器を提供するものである。

上記本発明の目的を達成するため、本発明に係る増幅器は、
入出力間をバイパスするバイパス回路を備えた増幅器であって、
当該増幅器は、第１の増幅用電界効果トランジスタを用いてなり、当該第１の増幅用電界効果トランジスタは、そのソースに外部から入力信号の印加が可能とされると共に、当該ソースとグランドとの間にチョークインダクタが接続され、当該第１の増幅用電界効果トランジスタのドレインは、整合回路を介してスイッチ素子としての増幅経路スイッチ用電界効果トランジスタのソースに接続され、当該増幅経路スイッチ用電界効果トランジスタのドレインは信号出力可能とされる一方、
前記第１の増幅用電界効果トランジスタのソースと前記増幅経路スイッチ用電界効果トランジスタのドレインは、キャパシタとスイッチ素子としてのバイパス経路スイッチ用電界効果トランジスタとが直列接続されてなるバイパス回路を介して接続され、
前記第１の増幅用電界効果トランジスタは、ゲートが外部からバイアス電圧印加可能とされると共に、交流的に接地される一方、ドレインには前記整合回路を介して電源電圧が印加されてなるものである。
かかる構成において、前記第１の増幅用電界効果トランジスタのドレインと整合回路との間に、第２の増幅用電界効果トランジスタが設けられてなり、当該第２の増幅用電界効果トランジスタのソースには、前記第１の増幅用電界効果トランジスタのドレインが接続され、当該第２の増幅用電界効果トランジスタのドレインは前記整合回路に接続される一方、前記第２の増幅用電界効果トランジスタのゲートは、前記第１の増幅用電界効果トランジスタのゲートに接続されてなるものも好適である。

本発明によれば、ゲート接地増幅器を用いる構成としたので、従来と異なり、入力側のスイッチ素子や整合回路を用いることなく、ゲート接地増幅器を構成する電界効果トランジスタのゲート幅や消費電流の適宜な設定によって入力インピーダンスが調整可能となり、低雑音特性の増幅器を提供することができるという効果を奏するものである。
また、バイパス経路が、従来と異なり、増幅経路の入力整合回路を通過することなくオフ状態となるスイッチ素子で構成され、増幅経路と分離されているため、低損失で、しかも、従来に比して、スイッチ素子の数が少なくて済むため、小型化が容易である。

以下、本発明の実施の形態について、図１乃至図８を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における第１の構成例について、図１を参照しつつ説明する。
この第１の構成例における増幅器は、第１の増幅用電界効果トランジスタ５と、増幅経路スイッチ用電界効果トランジスタ６と、バイパス経路スイッチ用電界効果トランジスタ７と、整合回路８と、チョークインダクタ９と、バイパスキャパシタ１０及び直流カットキャパシタ１１を主たる構成要素として構成されたものとなっている。

まず、第１の増幅用電界効果トランジスタ５のソースは、入力端子１に接続されると共に、チョークインダクタ９の一端に接続されており、このチョークインダクタ９の他端は、グランドに接続されたものとなっている。なお、入力端子１には、外部からの入力信号（高周波信号）が印加されるものとなっている。
また、第１の増幅用電界効果トランジスタ５のドレインは、整合回路８を介して増幅経路スイッチ用電界効果トランジスタ６のソースに接続され、この増幅経路スイッチ用電界効果トランジスタ６のドレインは、出力端子２に接続されている。

さらに、第１の増幅用電界効果トランジスタ５のゲートは、バイパスキャパシタ１０を介してグランドに接続されると共に、バイアス印加端子４を介して外部からバイアス電圧が印加されるようになっている。
また、バイパス経路スイッチ用電界効果トランジスタ７のソースは、直流カットキャパシタ１１を介して入力端子１に接続される一方、ドレインは、増幅経路スイッチ用電界効果トランジスタ６のドレインと共に出力端子２に接続されたものとなっている。

なお、第１の増幅用電界効果トランジスタ５、増幅経路スイッチ用電界効果トランジスタ６及びバイパス経路スイッチ用電界効果トランジスタ７の動作に必要な電源電圧は、電源電圧端子３及び整合回路８を介して外部から供給されるものとなっている。
また、増幅経路スイッチ用電界効果トランジスタ６及びバイパス経路スイッチ用電界効果トランジスタ７のゲートには、それぞれ別個に、外部から必要なバイアス電圧が印加できるようになっている。
かかる構成においては、高周波信号が、第１の増幅用電界効果トランジスタ５、整合回路８及び増幅経路スイッチ用電界効果トランジスタ６を通過する増幅経路と、直流カットキャパシタ１１及びバイパス経路スイッチ用電界効果トランジスタ７を通過するバイパス経路とが、次述するように、動作状態に応じて、択一的に形成されるものとなっている。

次に、かかる構成における動作について説明すれば、まず、増幅動作とする場合、第１の増幅用電界効果トランジスタ５及び増幅経路スイッチ用電界効果トランジスタ６のゲートに、それぞれを動作状態とするに必要な所定のバイアス電圧を印加する一方、バイパス経路スイッチ用電界効果トランジスタ７のゲートには、バイパス経路スイッチ用電界効果トランジスタ７をオフ状態とするに必要な所定のバイアス電圧を印加する。
第１の増幅用電界効果トランジスタ５は、整合回路８を介してドレインに電源電圧が印加される一方、ソースは、チョークインダクタ９を介して直流的に接地された状態であるため、ゲート接地増幅器として動作することとなる。

一方、増幅経路スイッチ用電界効果トランジスタ６及びバイパス経路スイッチ用電界効果トランジスタ７は、ソース・ドレイン間の電位差を殆ど無くすことで、それぞれゲートに印加されるバイアス電圧（切替電圧）によりオン状態とオフ状態が切り替わるスイッチ素子として動作する。
第１の増幅用電界効果トランジスタ５は、ゲート接地増幅器として動作するため、ソースから見た入力インピーダンスが低く、ドレインから見た出力インピーダンスが高いという特徴を有する。

ゲート接地増幅器の入力インピーダンスは、それに用いられる電界効果トランジスタのゲート幅、消費電流を適宜選択することにより調整可能であるので、第１の増幅用電界効果トランジスタ５のゲート幅、消費電流の調整により、入力端子１の特性インピーダンスに近づけることができ、そのため、この第１の回路構成例は、従来と異なり、入力整合回路を設けることなく構成されたものとなっている。

一方、出力段は、整合回路８により出力端子２において要求される特性インピーダンスに調整されるものとなっているが、増幅経路が動作状態の場合、増幅経路スイッチ用電界効果トランジスタ６がオン状態のスイッチ素子として機能しているため、増幅経路スイッチ用電界効果トランジスタ６の通過損失は小さく、整合に殆ど影響を与えることはない。
また、バイパス経路スイッチ用電界効果トランジスタ７は、オフ状態であるため、このアイソレーションが大きいほど入力端子１と出力端子２の容量的結合は小さくなり、増幅経路の特性劣化をより抑圧できるものとなっている。

次に、バイパス経路を動作状態とする場合について説明する。
この場合、バイパス経路スイッチ用電界効果トランジスタ７をオン状態とする一方、第１の増幅用電界効果トランジスタ５及び増幅経路スイッチ用電界効果トランジスタ６をオフ状態とする。
オン状態のバイパス経路スイッチ用電界効果トランジスタ７によるスイッチ素子としての通過損失は、実質的にバイパス経路全体の通過損失となる。一方、オフ状態の第１の増幅用電界効果トランジスタ５及び増幅経路スイッチ用電界効果トランジスタ６によるスイッチ素子としてのアイソレーションが大きいほど、整合回路８がバイパス経路のインピーダンスに与える影響は小さくなり、バイパス経路の特性劣化を小さくすることができるものとなっている。

例えば、仮に、増幅経路に入力整合回路を設けた場合を想定すると、その場合、バイパス経路が動作する際、入力整合回路とのアイソレーションをとるために増幅経路の入力側にスイッチ素子を設け、入力整合回路とバイパス経路との接続を断つような構成とする必要がある。これは、図１０に示された従来回路と同様の構成を有することとなり、増幅経路が動作する際の雑音特性が劣化すると共に素子数の増加を招くこととなる。

これに対して、本発明の実施の形態における増幅器においては、入力段にゲート接地増幅器を用いたことにより、上述したような入力整合回路及び入力側のスイッチ素子が不要となり、雑音特性の改善がなされると共に、より小型化を実現したものとなっている。

図２には、第２の構成例が示されており、以下、同図を参照しつつ、この第２の構成例における増幅器について説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第２の構成例は、電界効果トランジスタ２段縦列接続からなるゲート接地増幅器を用いた構成としたものである。

すなわち、第１の増幅用電界効果トランジスタ５のソースには、第２の増幅用電界効果トランジスタ５ｂのドレインが接続され、この第２の増幅用電界効果トランジスタ５ｂのソースは整合回路８を介して増幅経路スイッチ用電界効果トランジスタ６のソースに接続されたものとなっている。
そして、第１の増幅用電界効果トランジスタ５のゲートと第２の増幅用電界効果トランジスタ５ｂのゲートが相互に接続されている。

かかる構成においては、第１の増幅用電界効果トランジスタ５は、スイッチ素子として機能し、増幅動作は、主に第２の増幅用電界効果トランジスタ５ｂによって行われるものとなっている。
第１の増幅用電界効果トランジスタ５は、スイッチ素子としての動作となるために、その抵抗値や容量値を調整することで、増幅器の入力インピーダンスの調整が可能となり、この第１の増幅用電界効果トランジスタ５は、整合回路としての機能を果たすものとなっている。それ故、第１の増幅用電界効果トランジスタ５は、インピーダンス調整素子と捉えることができるものとなっている。
このため、この第２の構成例における増幅器は、図１に示された第１の構成例における増幅器と比較して、増幅経路の入力インピーダンスを入力端子１における特性インピーダンスに近づけることが容易なものとなっている。
なお、増幅動作、バイパス動作は、基本的に第１の構成例と同様であるので、ここでの再度の詳細な説明は省略することとする。

次に、図３乃至図８には、本発明の実施の形態における増幅器に用いられたゲート接地増幅器が、ソース接地増幅器に比して有効であることや、ゲート接地増幅器の入力インピーダンスの調整にゲート幅が有効であることを表す種々のシミュレーション結果が示されており、以下、これらの図について説明することとする。
最初に、図３について説明すれば、この図は、１つの電界効果トランジスタを用いて構成されたゲート接地増幅器のＳ１１パラメータと、１つの電界効果トランジスタを用いて構成されたソース接地増幅器のＳ１１パラメータの周波数変化のシミュレーション結果を、スミス図上に表したものである。同図においては、それぞれのシミュレーション結果の直近に、それぞれ対応する増幅器の種類を表す「ゲート接地」又は「ソース接地」の文字が表記されている（図４乃至図６についても同様）。

この図によれば、ソース接地増幅器に比してゲート接地増幅器は周波数特性が小さいことが確認できる。なお、シミュレーションは、電界効果トランジスタのゲート幅を９６０μｍ、ドレイン電流を３.４ｍＡとした場合のものである。

次に、図４は、ゲート接地増幅器及びソース接地増幅器の周波数変化に対するＳ１１パラメータの変化をシミュレーションした結果を示す特性線図である。
同図においては、横軸は周波数変化を、縦軸はＳ１１パラメータの変化をそれぞれ表している。なお、シミュレーション条件は、図３の場合と同様である。
同図によれば、ソース接地増幅器は、ゲート接地増幅器に比して入力インピーダンスが非常に高いことが確認できる。このため、ソース接地増幅器においては、コイルやコンデンサを用いた整合回路によって整合を取る場合、元々周波数特性が大きいことと相俟って広帯域化が難しいという欠点がある。
これに対して、ゲート接地増幅器の場合には、先に述べたように整合回路を用いること無く整合の取れた広帯域で低ＮＦ（雑音指数）を実現することができる。

図５は、ゲート接地増幅器を電界効果トランジスタ１段とした場合と、２段とした場合におけるＳ１１パラメータの周波数変化のシミュレーション結果を、スミス図上に表したものである。なお、シミュレーション条件は、図３の場合と同様である。なお、図５において「ゲート接地１」の表記は、電界効果トランジスタ１段の回路であることを、「ゲート接地２」の表記は、電界効果トランジスタを２段スタックに構成した回路であることを、それぞれ意味するものである。
同図によれば、いずれの場合も、図３で説明したと同様、ソース接地増幅器に比して周波数特性が小さいことが確認できる。

図６は、ゲート接地増幅器を電界効果トランジスタ１段で構成した場合と、２段で構成した場合における周波数変化に対するＳ１１パラメータの変化をシミュレーションした結果を表す特性線図である。
同図において、横軸は周波数変化を、縦軸はＳ１１パラメータの変化をそれぞれ表している。なお、シミュレーション条件は、図３の場合と同様である。
同図によれば、電界効果トランジスタ２段スタックとした場合の方が、１段の場合に比して入力インピーダンスを所望する入力インピーダンス（例えば、Ｚｓ＝５０Ω）に下げることが容易であることが確認できる。

図７は、ゲート接地増幅器において、ゲート幅Ｗｇｔを変えた場合におけるＳ１１パラメータの変化を、シミュレーションした結果をスミス図上に表したものである。なお、シミュレーションは、電界効果トランジスタのドレイン電流を３.４ｍＡとした場合のものである。
また、図８には、ゲート接地増幅器において、種々のゲート幅Ｗｇｔにおける周波数変化に対するＳ１１パラメータの変化についてのシミュレーション結果を表す特性線が示されている。同図において、横軸は、周波数変化を、縦軸は、Ｓ１１パラメータの変化を、それぞれ表している。

これらの図によれば、ゲート幅Ｗｇｔを小さくするにしたがい、Ｓ１１パラメータを下げることができ、これによって、入力インピーダンスの調整が可能なことが確認できる。但し、ゲート幅Ｗｇｔの調整は、ＮＦとのトレードオフとなるため、現実的には、他の条件等を勘案して総合的に判断して適切な値を選択する必要がある。

本発明の実施の形態における増幅器の第１の構成例を示す構成図である。 本発明の実施の形態における増幅器の第２の構成例を示す構成図である。 ゲート接地増幅器とソース接地増幅器におけるＳ１１パラメータの変化のシミュレーション結果を表したスミス図である。 ゲート接地増幅器及びソース接地増幅器における周波数変化に対するＳ１１パラメータの変化についてのシミュレーション結果を示す特性線図である。 ゲート接地増幅器を電界効果トランジスタ１段とした場合と、２段とした場合におけるＳ１１パラメータの周波数変化のシミュレーション結果を表したスミス図である。 ゲート接地増幅器を電界効果トランジスタ１段とした場合と、２段とした場合における周波数変化に対するＳ１１パラメータの変化についてのシミュレーション結果を示す特性線図である。 ゲート接地増幅器において電界効果トランジスタのゲート幅を変えた場合におけるＳ１１パラメータの変化についてのシミュレーション結果を表したスミス図である。 ゲート接地増幅器において電界効果トランジスタのゲート幅を変えた場合における周波数変化に対するＳ１１パラメータの変化についてのシミュレーション結果を表す特性線図である。 従来回路の構成例を示す構成図である。 従来回路の他の構成例を示す構成図である。

符号の説明

５…第１の増幅用電界効果トランジスタ
５ｂ…第２の増幅用電界効果トランジスタ
６…増幅経路スイッチ用電界効果トランジスタ
７…バイパス経路スイッチ用電界効果トランジスタ
８…整合回路

Claims (2)

1. 入出力間をバイパスするバイパス回路を備えた増幅器であって、
   当該増幅器は、第１の増幅用電界効果トランジスタを用いてなり、当該第１の増幅用電界効果トランジスタは、そのソースに外部から入力信号の印加が可能とされると共に、当該ソースとグランドとの間にチョークインダクタが接続され、当該第１の増幅用電界効果トランジスタのドレインは、整合回路を介してスイッチ素子としての増幅経路スイッチ用電界効果トランジスタのソースに接続され、当該増幅経路スイッチ用電界効果トランジスタのドレインは信号出力可能とされる一方、
   前記第１の増幅用電界効果トランジスタのソースと前記増幅経路スイッチ用電界効果トランジスタのドレインは、キャパシタとスイッチ素子としてのバイパス経路スイッチ用電界効果トランジスタとが直列接続されてなるバイパス回路を介して接続され、
   前記第１の増幅用電界効果トランジスタは、ゲートが外部からバイアス電圧印加可能とされると共に、交流的に接地される一方、ドレインには前記整合回路を介して電源電圧が印加されてなることを特徴とする増幅器。
2. 前記第１の増幅用電界効果トランジスタのドレインと整合回路との間に、第２の増幅用電界効果トランジスタが設けられてなり、当該第２の増幅用電界効果トランジスタのソースには、前記第１の増幅用電界効果トランジスタのドレインが接続され、当該第２の増幅用電界効果トランジスタのドレインは前記整合回路に接続される一方、
   前記第２の増幅用電界効果トランジスタのゲートは、前記第１の増幅用電界効果トランジスタのゲートに接続されてなることを特徴とする請求項１記載の増幅器。

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