JP6366909B2 - 積層セラミックキャパシタ及びその実装基板 - Google Patents

Description

本発明は積層セラミックキャパシタ及びその実装基板に関する。

積層チップ電子部品の１つである積層セラミックキャパシタは、液晶表示装置（ＬＣＤ：Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）及びプラズマ表示装置パネル（ＰＤＰ：Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの映像機器、コンピューター、スマートフォン及び携帯電話などの様々な電子製品の印刷回路基板に装着され、電気を充電または放電させる役割をするチップ形態のコンデンサである。

該積層セラミックキャパシタ（ＭＬＣＣ：Ｍｕｌｔｉ−Ｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）は、小型、且つ高容量が保障されて実装が容易であるという長所により、多様な電子装置の部品として用いることができる。

上記積層セラミックキャパシタは複数の誘電体層と、上記誘電体層の間に異なる極性の内部電極が交互に積層された構造を有することができる。

特に、コンピューターなどの中央処理装置（ＣＰＵ）のための電源供給装置は、低い電圧を提供する過程で負荷電流の急な変化によって電圧ノイズが発生するという問題がある。

従って、このような電圧ノイズを抑制するためのデカップリングキャパシタの用途として、積層型キャパシタが電源供給装置に広く用いられている。

デカップリング用積層セラミックキャパシタは、動作周波数が増加するにつれより低いＥＳＬ値を有することが求められ、このようなＥＳＬを減少させるために多くの研究が活発に成されている。

また、さらに安定的な電源供給のため、デカップリング用積層セラミックキャパシタは調節可能なＥＳＲ特性が求められる。

積層セラミックキャパシタのＥＳＲ値が求められる水準より低い場合は、キャパシタのＥＳＬとマイクロプロセッサパッケージのプレーンキャパシタンス（ｐｌａｎｅ ｃａｐａｃｉｔａｎｃｅ）により発生する並列共振周波数でのインピーダンスピークが高くなり、キャパシタの直列共振周波数でのインピーダンスは過度に低くなるという問題がある。

従って、使用者が電力分配網の平坦な（ｆｌａｔ）インピーダンス特性を具現することができるようにデカップリング用積層セラミックキャパシタのＥＳＲ特性を容易に調節して提供することが好ましい。

ＥＳＲ調節に関し、外部電極及び内部電極に高い電気的抵抗を有する材料を使用する方案が考えられる。このような材料変更による方案は、従来の低いＥＳＬ構造を保持しながら、高いＥＳＲ特性が提供できるという長所がある。

しかし、高抵抗物質を外部電極に使用する場合、ピンホール（ｐｉｎ ｈｏｌｅ）による電流集中現象が引き起こす局所的なヒートスポット（ｌｏｃａｌｉｚｅｄ ｈｅａｔ ｓｐｏｔ）が発生するという問題点がある。また、内部電極に高抵抗材料を使用する場合、高容量化によるセラミック材料とのマッチングのために内部電極の材料も変え続けなければならないという短所がある。

従って、従来のＥＳＲ調節方案は上記のような短所があるため、ＥＳＲを調節することができる積層セラミックキャパシタの研究は依然として必要である。

また、最近のタブレット（Ｔａｂｌｅｔ）ＰＣやウルトラブック（Ｕｌｔｒａ Ｂｏｏｋ）などのモバイル（Ｍｏｂｉｌｅ）端末機の急速な発展とともに、マイクロプロセッサ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｏｒ）も小型高集積製品に変わっている。

これにより印刷回路基板の面積は減少し、同様にデカップリングキャパシタの実装空間も制限されるため、これを満たすことができる積層セラミックキャパシタが求められている。

日本公開特許公報２０１０−０９８２５４

本発明は積層セラミックキャパシタ及びその実装基板に関する。

本発明の一実施形態は、複数の誘電体層を含み、対向する第１及び第２主面、対向する第１及び第２側面、及び対向する第１及び第２端面を有するセラミック本体と、上記セラミック本体内に形成され、第１側面に露出したリードを有する第１内部電極と第２側面に露出したリードを有する第２内部電極を含む第１キャパシタ部と、第１側面に露出し上記第１内部電極のリードと離隔されたリードを有する第３内部電極と第２側面に露出し上記第２内部電極のリードと離隔されたリードを有する第４内部電極を含む第２キャパシタ部と、上記第１内部電極と第４内部電極は互いに重なる領域を有し、上記重なる領域により形成される第３キャパシタ部と、上記セラミック本体内に形成され、第１及び第２側面に露出した第１及び第２内部連結導体と、上記セラミック本体の第１及び第２側面に形成され、上記第１から第４内部電極及び第１及び第２内部連結導体と電気的に連結された第１から第４外部電極と、を含み、上記第１キャパシタ部は上記第２内部連結導体と直列連結され、上記第２キャパシタ部は上記第１内部連結導体と直列連結された積層セラミックキャパシタを提供する。

本発明の一実施形態において、上記第１及び第２外部電極は上記セラミック本体の第１側面に互いに離隔配置され、上記第３及び第４外部電極は上記セラミック本体の第２側面に互いに離隔配置されてもよい。

本発明の一実施形態における上記積層セラミックキャパシタの実装面は、上記セラミック本体の第２側面であることを特徴とする。

本発明の一実施形態において、上記第１内部電極のリードは第１外部電極と連結され、上記第２内部電極のリードは第３外部電極と連結され、上記第３内部電極のリードは上記第２外部電極と連結され、上記第４内部電極のリードは第４外部電極と連結されてもよい。

本発明の一実施形態において、上記第１内部連結導体は上記第２内部電極と第３外部電極を介して連結され、上記第３内部電極と第２外部電極を介して連結されてもよい。

本発明の一実施形態において、上記第２内部連結導体は上記第１内部電極と第１外部電極を介して連結され、上記第４内部電極と第４外部電極を介して連結されてもよい。

本発明の一実施形態において、上記第１内部電極と第３内部電極は上記セラミック本体の長さ−幅方向の断面で一つの層に互いに離隔されて形成され、上記第２内部電極と第４内部電極は上記セラミック本体の長さ−幅方向の断面で他の一つの層に互いに離隔されて形成されることを特徴とすることができる。

本発明の一実施形態における上記第３キャパシタ部は、上記第１外部電極と第４外部電極に連結されてもよい。

本発明の一実施形態において、上記第１内部電極及び第４内部電極の上記セラミック本体の長さ方向の長さをそれぞれＬ１及びＬ２、上記第３キャパシタ部である上記重なる領域の上記セラミック本体の長さ方向の長さをＬ３とすると、Ｌ３／Ｌ１≦０．０５またはＬ３／Ｌ２≦０．０５を満たすことができる。

本発明の一実施形態において、上記第１内部電極及び第４内部電極の上記セラミック本体の長さ方向の長さをそれぞれＬ１及びＬ２、上記第３キャパシタ部である上記重なる領域の上記セラミック本体の長さ方向の長さをＬ３とすると、０．００１≦Ｌ３／Ｌ１≦０．０１または０．００１≦Ｌ３／Ｌ２≦０．０１を満たすことができる。

本発明の一実施形態において、上記第１内部電極の上記セラミック本体の長さ方向の内側端部と第４内部電極の上記セラミック本体の長さ方向の内側端部は上記セラミック本体の積層方向からみて、互いに一致することを特徴とすることができる。

本発明の他の実施形態において、複数の誘電体層を含み、対向する第１及び第２主面、対向する第１及び第２側面、及び対向する第１及び第２端面を有するセラミック本体と、上記セラミック本体内で第１側面に露出し上記セラミック本体の長さ−幅方向の断面で一つの層に互いに離隔されて形成された第１、第３、第５及び第７内部電極と、上記第２側面に露出し上記セラミック本体の長さ−幅方向の断面で他の一つの層に互いに離隔されて形成された第２、第４、第６及び第８内部電極と、上記セラミック本体内に形成され、第１及び第２側面に露出した第１から第４内部連結導体と、上記セラミック本体の第１及び第２側面に形成され、上記第１から第８内部電極及び第１から第４内部連結導体と電気的に連結された第１から第８外部電極と、を含み、上記第１及び第２内部電極、上記第３及び第４内部電極、上記第５及び第６内部電極、第７及び第８内部電極は、それぞれ第１、第２、第３及び第４キャパシタ部を形成し、上記第１内部電極と第４内部電極は互いに重なる領域を有し、上記重なる領域により第５キャパシタ部を形成し、上記第５内部電極と第８内部電極は互いに重なる領域を有し、上記重なる領域により第６キャパシタ部を形成し、上記第１キャパシタ部と上記第２キャパシタ部は上記第１及び第２内部連結導体とそれぞれ直列連結され、上記第３キャパシタ部と上記第４キャパシタ部は上記第３及び第４内部連結導体とそれぞれ直列連結された積層セラミックキャパシタを提供する。

本発明の一実施形態において、上記第１から第４外部電極は上記セラミック本体の第１側面に互いに離隔配置され、上記第５から第８外部電極は上記セラミック本体の第２側面に互いに離隔配置されてもよい。

本発明の一実施形態における上記積層セラミックキャパシタの実装面は、上記セラミック本体の第２側面であることを特徴とする。

本発明の一実施形態における上記第１、第３、第５、第７、第２、第４、第６及び第８内部電極は、上記第１から第８外部電極とそれぞれ連結されてもよい。

本発明の一実施形態において、上記第１内部連結導体は上記第１内部電極と第１外部電極を介して連結され、上記第４内部電極と第６外部電極を介して連結されてもよい。

本発明の一実施形態において、上記第２内部連結導体は上記第２内部電極と第５外部電極を介して連結され、上記第３内部電極と第２外部電極を介して連結されてもよい。

本発明の一実施形態において、上記第３内部連結導体は上記第５内部電極と第３外部電極を介して連結され、上記第８内部電極と第８外部電極を介して連結されてもよい。

本発明の一実施形態において、上記第４内部連結導体は上記第６内部電極と第７外部電極を介して連結され、上記第７内部電極と第４外部電極を介して連結されてもよい。

本発明の一実施形態において、上記第５キャパシタ部は上記第１外部電極と第６外部電極に連結されてもよい。

本発明の一実施形態において、上記第６キャパシタ部は上記第３外部電極と第８外部電極に連結されてもよい。

本発明の一実施形態において、上記第１内部電極の上記セラミック本体の長さ方向の内側端部と第４内部電極の上記セラミック本体の長さ方向の内側端部、及び上記第５内部電極の上記セラミック本体の長さ方向の内側端部と第８内部電極の上記セラミック本体の長さ方向の内側端部は上記セラミック本体の積層方向からみて、互いに一致することを特徴とする。

本発明のさらに他の実施形態において、上部に第１及び第２電極パッドを有する印刷回路基板と、上記印刷回路基板上に設けられた上記積層セラミックキャパシタと、を含む積層セラミックキャパシタの実装基板を提供する。

本発明によると、２種類の抵抗と３種類のキャパシタを有し、それぞれの値を制御することができる。

これにより、従来の構造に比べて、より広い周波数領域でインピーダンス（Ｉｍｐｅｄａｎｃｅ）の低減及び調節が容易で、部品減少によって実装空間及び費用を減らすことができる。

また、垂直実装するため、非接触端子（Ｎｏ Ｃｏｎｔａｃｔ ｔｅｒｍｉｎａｌ）によるダウンサイジング（Ｄｏｗｎｓｉｚｉｎｇ）への妨害がなくて、製品の小型化に有利な効果がある。

本発明の第１実施形態による積層セラミックキャパシタの斜視図である。 図１のＡ−Ａ’断面図である。 図１に示された積層セラミックキャパシタに採用可能な第１及び第２内部連結導体を示す平面図である。 図３に示された第１及び第２内部連結導体とともに使用可能な第１から第４内部電極を示す平面図である。 図１に示された積層セラミックキャパシタの等価回路図である。 本発明の第２実施形態による積層セラミックキャパシタの斜視図である。 本発明の第２実施形態による積層セラミックキャパシタに採用可能な第１から第４内部連結導体を示す平面図である。 図７に示された第１から第４内部連結導体とともに使用可能な第１から第８内部電極を示す平面図である。 図６に示された積層セラミックキャパシタの等価回路図である。 図１の積層セラミックキャパシタが印刷回路基板に実装された様子を示した斜視図である。 本発明の実施例と比較例のインピーダンスを比較したグラフである。 本発明の実施例と比較例をＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ）の電源に使用した場合のインピーダンスを比較したグラフである。

以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。

本発明の実施形態を明確に説明するために六面体の方向を定義すると、図面上に表示されたＬ、Ｗ及びＴはそれぞれ長さ方向、幅方向及び厚さ方向を示す。ここで、厚さ方向は誘電体層が積層された積層方向と同じ概念で用いてもよい。

積層セラミックキャパシタ
図１は本発明の第１実施形態による積層セラミックキャパシタの斜視図であり、図２は図１のＡ−Ａ’断面図であり、図３は図１に示された積層セラミックキャパシタに採用可能な第１及び第２内部連結導体を示す平面図であり、図４は図３に示された第１及び第２内部連結導体とともに使用可能な第１から第４内部電極を示す平面図である。

図１から図４を参照すると、本発明の第１実施形態による積層セラミックキャパシタ１００は複数の誘電体層１１１を含み、対向する第１及び第２主面、対向する第１及び第２側面、及び対向する第１及び第２端面を有するセラミック本体１１０を含んでもよい。

本実施形態における上記セラミック本体１１０は、互いに対向する第１主面５及び第２主面６と、上記第１主面及び第２主面を連結する第１側面３、第２側面４、第１端面１及び第２端面２と、を有してもよい。

上記セラミック本体１１０の形状は特に制限されないが、図示されたように六面体であってもよい。

上記セラミック本体１１０を構成する複数の誘電体層１１１は焼結された状態であり、隣接する誘電体層同士は境界が確認できない程に一体化されていてもよい。

上記誘電体層１１１はセラミック粉末、有機溶剤及び有機バインダーを含むセラミックグリーンシートの焼成により形成されてもよい。上記セラミック粉末は高い誘電率を有する物質で、これに制限されないが、チタン酸バリウム（ＢａＴｉＯ_３）系材料、チタン酸ストロンチウム（ＳｒＴｉＯ_３）系材料などを使用してもよい。

上記積層セラミックキャパシタ１００は上記セラミック本体１１０内に形成され、第１側面３に露出したリード１２１ａを有する第１内部電極１２１と第２側面４に露出したリード１２２ａを有する第２内部電極１２２とを含む第１キャパシタ部と、第１側面３に露出し、上記第１内部電極のリード１２１ａと離隔されたリード１２３ａを有する第３内部電極１２３と第２側面４に露出し、上記第２内部電極のリード１２２ａと離隔されたリード１２４ａを有する第４内部電極１２４とを含む第２キャパシタ部と、上記第１内部電極１２１と第４内部電極１２４は互いに重なる領域を有し、上記重なる領域により形成される第３キャパシタ部を含んでもよい。

本発明の第１実施形態によると、上記第１から第４内部電極１２１、１２２、１２３、１２４は導電性金属を含む導電性ペーストにより形成されてもよい。

上記導電性金属はこれに制限されないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、またはこれらの合金であってもよい。

誘電体層を形成するセラミックグリーンシート上にスクリーン印刷法またはグラビア印刷法のような印刷法により、導電性ペーストで内部電極層を印刷することができる。

内部電極が印刷されたセラミックグリーンシートを交互に積層して焼成することで、セラミック本体を形成することができる。

また、上記積層セラミックキャパシタ１００は上記セラミック本体１１０内に形成され、第１及び第２側面３、４に露出した第１及び第２内部連結導体１２５、１２６を含んでもよい。

上記第１及び第２内部連結導体１２５、１２６は特に制限されず、例えば、上記第１から第４内部電極１２１、１２２、１２３、１２４と類似して、導電性金属を含む導電性ペーストにより形成されることができる。

上記導電性金属はこれに制限されないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、またはこれらの合金であってもよい。

また、積層セラミックキャパシタ１００は、上記セラミック本体１１０の第１及び第２側面３、４に形成され、上記第１から第４内部電極１２１、１２２、１２３、１２４、及び第１及び第２内部連結導体１２５、１２６と電気的に連結された第１から第４外部電極１３１、１３２、１３３、１３４を含んでもよい。

上記第１及び第２外部電極１３１、１３２は上記セラミック本体１１０の第１側面３に互いに離隔配置され、上記第３及び第４外部電極１３３、１３４は上記セラミック本体の第２側面４に互いに離隔配置されてもよい。

本発明の第１実施形態によると、上記積層セラミックキャパシタ１００の実装面は、上記セラミック本体１１０の第２側面４であることを特徴とする。

即ち、本発明の第１実施形態による積層セラミックキャパシタは、垂直実装形態であると理解することができるが、これに制限されず、多様な形態で実装されてもよい。

従って、後述する積層セラミック基板の実装基板上において、第１及び第２電極パッドと接触する外部電極は、第３及び第４外部電極１３３、１３４であってもよい。

本発明の第１実施形態によると、電源ラインと連結するための外部端子として用いられる第３及び第４外部電極１３３、１３４を除いた２個の外部電極１３１、１３２はＥＳＲ調整用外部電極として用いられる形態であると理解することができる。

但し、外部端子として用いられる第３及び第４外部電極は、所望するＥＳＲ特性に合わせて任意に選択されることができるため、特に制限されない。

上記ＥＳＲ調整用外部電極として用いられる第１及び第２外部電極１３１、１３２は、上述したように電源ラインと連結されない非接触端子（Ｎｏ Ｃｏｎｔａｃｔ ｔｅｒｍｉｎａｌ）であって、実装状態から見ると、積層セラミックキャパシタの上部面に位置することができる。

即ち、本発明の第１実施形態によると、上記非接触端子（Ｎｏ Ｃｏｎｔａｃｔ ｔｅｒｍｉｎａｌ）である第１及び第２外部電極１３１、１３２が積層セラミックキャパシタの側面ではない上面に形成されるため、非接触端子によるダウンサイジング（Ｄｏｗｎｓｉｚｉｎｇ）への妨害がないため、製品の小型化に有利である。

上記第１から第４外部電極１３１、１３２、１３３、１３４は、導電性金属を含む導電性ペーストにより形成されてもよい。

上記導電性金属はこれに制限されないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、すず（Ｓｎ）、またはこれらの合金であってもよい。

上記導電性ペーストは絶縁性物質をさらに含んでもよく、これに制限されないが、例えば、上記絶縁性物質はガラスであってもよい。

上記第１から第４外部電極１３１、１３２、１３３、１３４を形成する方法は特に制限されず、上記セラミック本体をディッピング（ｄｉｐｐｉｎｇ）して形成してもよく、メッキなどの他の方法を用いてもよい。

上記積層セラミックキャパシタ１００は総４個の外部電極を有する４端子キャパシタであるが、本発明はこれに限定されない。

以下、本発明の第１実施形態による積層セラミックキャパシタ１００の構成のうち、内部電極１２１、１２２、１２３、１２４、内部連結導体１２５、１２６及び外部電極１３１、１３２、１３３、１３４について図２から図４を参照して詳しく説明する。

上記第１キャパシタ部は上記セラミック本体１１０内に形成され、第１側面３に露出したリード１２１ａを有する第１内部電極１２１と、第２側面４に露出したリード１２２ａを有する第２内部電極１２２とを含み、静電容量を形成することができる。

また、第２キャパシタ部は第１側面３に露出し、上記第１内部電極のリード１２１ａと離隔されたリード１２３ａを有する第３内部電極１２３と、第２側面４に露出し、上記第２内部電極のリード１２２ａと離隔されたリード１２４ａを有する第４内部電極１２４と、を含み、静電容量を形成することができる。

また、第３キャパシタ部は上記第１内部電極１２１と第４内部電極１２４が互いに重なる領域を有し、上記重なる領域により形成されることができる。

上記第１内部電極のリード１２１ａは第１外部電極１３１と連結され、上記第２内部電極のリード１２２ａは第３外部電極１３３と連結され、上記第３内部電極のリード１２３ａは上記第２外部電極１３２と連結され、上記第４内部電極のリード１２４ａは第４外部電極１３４と連結されることができるが、これに制限されない。

上記第１キャパシタ部と第２キャパシタ部は、上記セラミック本体１１０内で特に制限なく配置されることができ、目標容量値を具現するために複数個積層されてもよい。

本発明の第１実施形態における上記第１キャパシタ部と第２キャパシタ部は、上記積層セラミックキャパシタ１００内で互いに並列連結されることができる。

本発明の第１実施形態において、上記第１内部電極１２１と第３内部電極１２３は、上記セラミック本体の長さ−幅方向の断面で１つの層に互いに離隔されて形成され、上記第２内部電極１２２と第４内部電極１２４は、上記セラミック本体の長さ−幅方向の断面で他の一つの層に互いに離隔されて形成されることを特徴とすることができる。

上記第１から第４内部電極１２１、１２２、１２３、１２４は、上記第１及び第２内部連結導体１２５、１２６とともに誘電体層１１１を介して交互に配置されてもよい。

図３に示された第１及び第２内部連結導体１２５、１２６はそれぞれ一つずつ示されているが、少なくとも一極性の内部連結導体は複数個提供されることができる。

これと類似して、図４に示された第１から第４内部電極１２１、１２２、１２３、１２４はそれぞれ一つずつ示されているが、実際に適用される形態では内部電極が複数個であってもよい。

一方、図３及び図４に示された順序で積層されてもよいが、必要に応じて多様な順序で積層されることができる。

特に、第１及び第２内部連結導体１２５、１２６の幅、長さ及び層数を変えることで、所望するＥＳＲ特性をより精緻に調節することができる。

本発明の第１実施形態による積層セラミックキャパシタは、一般的な積層セラミックキャパシタとは異なって、上記第１内部電極１２１と第４内部電極１２４は互いに重なる領域を有し、上記重なる領域により形成される第３キャパシタ部をさらに含んでもよい。

上記第３キャパシタ部は、何れか１つの層に形成される第１内部電極１２１と他の一つの層に形成される第４内部電極１２４とが上記セラミック本体の長さ−幅方向の断面で互いに重なるように、その長さを設定して製作することで具現することができる。

上記第３キャパシタ部は、異なる極性の第１内部電極１２１と第４内部電極１２４が重なる領域により形成されるため、上述した第１及び第２キャパシタ部とは異なる領域で静電容量を形成することができる。

上記のように、本発明の第１実施形態による積層セラミックキャパシタが第３キャパシタ部を含むことで、高いＥＳＲを保持しながらも高周波領域でさらに低いＥＳＬを有することができるため、全体的なインピーダンス特性において、さらに広い周波数領域で低いインピーダンスを具現することができる。

上記第３キャパシタ部は、上記第１外部電極１３１と第４外部電極１３４に連結されることができる。

本発明の第１実施形において、上記第１内部電極１２１及び第４内部電極１２４の上記セラミック本体１１０の長さ方向の長さをそれぞれＬ１及びＬ２、上記第３キャパシタ部である上記重なる領域の上記セラミック本体１１０の長さ方向の長さをＬ３とすると、Ｌ３／Ｌ１≦０．０５またはＬ３／Ｌ２≦０．０５を満たすことができる。

上記第１内部電極１２１及び第４内部電極１２４の上記セラミック本体１１０の長さ方向の長さＬ１、Ｌ２と上記第３キャパシタ部である上記重なる領域の上記セラミック本体１１０の長さ方向の長さＬ３がＬ３／Ｌ１≦０．０５またはＬ３／Ｌ２≦０．０５を満たすように調節することで、高いＥＳＲを保持しながらも高周波領域でさらに低いＥＳＬを有することができるため、全体的なインピーダンス特性において、さらに広い周波数領域で低いインピーダンスを具現することができる。

上記Ｌ３／Ｌ１またはＬ３／Ｌ２が０．０５を超えると、高いＥＳＲ特性を失うようになるため、さらに広い周波数領域で低いインピーダンスを具現しにくいという問題がある。

上記では、Ｌ３／Ｌ１≦０．０５またはＬ３／Ｌ２≦０．０５を満たすことができると説明したが、両方の条件を全て満たすこともできることは言うまでもない。

本発明の他の実施形態として、上記第１内部電極１２１の上記セラミック本体１１０の長さ方向の内側端部と、第４内部電極１２４の上記セラミック本体１１０の長さ方向の内側端部は上記セラミック本体１１０の積層方向からみて、互いに一致することを特徴とすることができる。

上記のように、上記第１内部電極１２１の内側端部と第４内部電極１２４の内側端部が互いに一致する場合も第３キャパシタ部は形成されることができ、これにより、高いＥＳＲを保持しながらも高周波領域でさらに低いＥＳＬを有することができるため、全体的なインピーダンス特性において、さらに広い周波数領域で低いインピーダンスを具現することができる。

本発明の第１実施形態において、上記第１内部電極１２１及び第４内部電極１２４の上記セラミック本体１１０の長さ方向の長さをそれぞれＬ１及びＬ２、上記第３キャパシタ部である上記重なる領域の上記セラミック本体の長さ方向の長さをＬ３とすると、０．００１≦Ｌ３／Ｌ１≦０．０１または０．００１≦Ｌ３／Ｌ２≦０．０１を満たすことができる。

上記のように、第１内部電極１２１及び第４内部電極１２４の上記セラミック本体１１０の長さ方向の長さＬ１、Ｌ２と、上記第３キャパシタ部である上記重なる領域の上記セラミック本体１１０の長さ方向の長さＬ３が０．００１≦Ｌ３／Ｌ１≦０．０１または０．００１≦Ｌ３／Ｌ２≦０．０１を満たすように調節することで、ＥＳＲ領域が低下する問題なく高周波特性のみを改善することができるため、さらに広い周波数領域で低いインピーダンスを具現する効果にさらに優れる。

上記Ｌ３／Ｌ１またはＬ３／Ｌ２が０．０１を超えると、ＥＳＲ領域が低下する問題があるため、さらに広い周波数領域で低いインピーダンスを具現しにくいという問題がある。

上記では、０．００１≦Ｌ３／Ｌ１≦０．０１または０．００１≦Ｌ３／Ｌ２≦０．０１を満たすことができると説明したが、両方の条件を全て満たすこともできることは言うまでもない。

本発明の第１実施形態における上記第１内部連結導体１２５は、上記第２内部電極１２２と第３外部電極１３３を介して連結され、上記第３内部電極１２３と第２外部電極１３２を介して連結されてもよい。

本発明の第１実施形態における上記第２内部連結導体１２６は、上記第１内部電極１２１と第１外部電極１３１を介して連結され、上記第４内部電極１２４と第４外部電極１３４を介して連結されてもよい。

また、上記第２内部連結導体１２６は、上記第２内部電極１２２と第３外部電極１３３を介して連結され、上記第３内部電極１２３と第２外部電極１３２を介して連結されてもよい。

図３に示された上記第１及び第２内部連結導体１２５、１２６のパターン形状は本発明の一実施形態によるものに過ぎず、ＥＳＲを調節するために多様なパターン形状を有することができる。

例えば、図３に示された第１から第４内部電極１２１、１２２、１２３、１２４のパターン形状と同じ形態であってもよい。

本発明の第１実施形態によると、上記第１及び第２内部連結導体１２５、１２６により上記積層セラミックキャパシタの等価直列抵抗（ＥＳＲ）が調節されることができる。

即ち、後述するように上記第１内部電極１２１と第２内部電極１２２を含む第１キャパシタ部と、上記第３内部電極１２３と第４内部電極１２４を含む第２キャパシタ部とが互いに並列連結されることができる。

また、第３キャパシタ部が上記第１キャパシタ部及び第２キャパシタ部と並列連結されることもできる。

また、上記第１キャパシタ部は第２内部連結導体１２６と、第２キャパシタ部は第１内部連結導体１２５とそれぞれ直列連結されることができる。

上記のような連結を通じて、第１及び第２内部連結導体１２５、１２６により上記積層セラミックキャパシタの等価直列抵抗（ＥＳＲ）が調節されることができる。

また、本実施形態では、電源ラインと連結するための外部端子として第３及び第４外部電極１３３、１３４を用いることができ、例えば、第３外部電極１３３は電源端に連結され、第４外部電極１３４はグラウンドに連結されてもよい。

一方、上記第３及び第４外部電極１３３、１３４を除いた２個の外部電極である第１及び第２外部電極１３１、１３２は、ＥＳＲ調整用外部電極として用いることができ、非接触端子（Ｎｏ Ｃｏｎｔａｃｔ ｔｅｒｍｉｎａｌ）であると理解することができる。

図５は図１に示された積層セラミックキャパシタの等価回路図である。

図５を参照すると、上記第１内部電極１２１と第２内部電極１２２を含む第１キャパシタ部と上記第３内部電極１２３と第４内部電極１２４を含む第２キャパシタ部とが、互いに並列連結されることができる。

また、第３キャパシタ部が上記第１キャパシタ部及び第２キャパシタ部と並列連結されることができる。

また、上記第１キャパシタ部は第２内部連結導体１２６と、第２キャパシタ部は第１内部連結導体１２５とそれぞれ直列連結されることができる。

上記のように、本発明の第１実施形態による積層セラミックキャパシタは、２種類の抵抗と３種類のキャパシタを有し、それぞれの値を制御することができる。

本発明の第１実施形態による積層セラミックキャパシタは、上述した内部電極１２１、１２２、１２３、１２４、内部連結導体１２５、１２６及び外部電極の構造を有することで、従来の構造に比べて、より広い周波数領域でインピーダンス（Ｉｍｐｅｄａｎｃｅ）の低減及び調節が容易で、部品減少によって実装空間と費用を減らすことができる。

また、垂直実装するため、非接触端子（Ｎｏ Ｃｏｎｔａｃｔ ｔｅｒｍｉｎａｌ）によるダウンサイジング（Ｄｏｗｎｓｉｚｉｎｇ）への妨害がなく、製品の小型化に有利である。

図６は本発明の第２実施形態による積層セラミックキャパシタの斜視図であり、図７は本発明の第２実施形態による積層セラミックキャパシタに採用可能な第１から第４内部連結導体を示す平面図であり、図８は図７に示された第１から第４内部連結導体とともに使用可能な第１から第８内部電極を示す平面図であり、図９は図６に示された積層セラミックキャパシタの等価回路図である。

図６から図９を参照すると、本発明の第２実施形態による積層セラミックキャパシタ２００は複数の誘電体層２１１を含み、対向する第１及び第２主面５、６、対向する第１及び第２側面３、４、及び対向する第１及び第２端面１、２を有するセラミック本体２１０と、上記セラミック本体２１０内で第１側面３に露出し、上記セラミック本体２１０の長さ−幅方向の断面で一つの層に互いに離隔されて形成された第１、第３、第５及び第７内部電極２２１、２２３、２２５、２２７、及び上記第２側面４に露出し、上記セラミック本体２１０の長さ−幅方向の断面で他の一つの層に互いに離隔されて形成された第２、第４、第６及び第８内部電極２２２、２２４、２２６、２２８と、上記セラミック本体２１０内に形成され、第１及び第２側面３、４に露出した第１から第４内部連結導体２４１、２４２、２４３、２４４と、上記セラミック本体２１０の第１及び第２側面３、４に形成され、上記第１から第８内部電極２２１、２２２、２２３、２２４、２２５、２２６、２２７、２２８及び第１から第４内部連結導体２４１、２４２、２４３、２４４と電気的に連結された第１から第８外部電極２３１、２３２、２３３、２３４、２３５、２３６、２３７、２３８と、を含み、上記第１及び第２内部電極２２１、２２２と上記第３及び第４内部電極２２３、２２４と上記第５及び第６内部電極２２５、２２６と第７及び第８内部電極２２７、２２８は、それぞれ第１、第２、第３及び第４キャパシタ部を形成し、上記第１から第８内部電極２２１、２２２、２２３、２２４、２２５、２２６、２２７、２２８と上記第１から第４内部連結導体２４１、２４２、２４３、２４４は、上記第１から第８外部電極２３１、２３２、２３３、２３４、２３５、２３６、２３７、２３８を介して互いに電気的に連結された積層セラミックキャパシタを提供する。

本発明の第２実施形態において、上記第１から第４外部電極２３１、２３２、２３３、２３４は上記セラミック本体の第１側面３に互いに離隔配置され、上記第５から第８外部電極２３５、２３６、２３７、２３８は上記セラミック本体の第２側面４に互いに離隔配置されてもよい。

本発明の第２実施形態における上記積層セラミックキャパシタ２００の実装面は、上記セラミック本体２１０の第２側面４であることを特徴とする。

本発明の第２実施形態において、上記第１、第３、第５、第７、第２、第４、第６及び第８内部電極２２１、２２３、２２５、２２７、２２２、２２４、２２６、２２８は、順に上記第１から第８外部電極２３１、２３２、２３３、２３４、２３５、２３６、２３７、２３８とそれぞれ連結されてもよい。

本発明の第２実施形態において、上記第１内部連結導体２４１は上記第１内部電極２２１と第１外部電極２３１を介して連結され、上記第４内部電極２２４と第６外部電極２３６を介して連結されてもよい。

本発明の第２実施形態において、上記第２内部連結導体２４２は上記第２内部電極２２２と第５外部電極２３５を介して連結され、上記第３内部電極２２３と第２外部電極２３２を介して連結されてもよい。

本発明の第２実施形態において、上記第３内部連結導体２４３は上記第５内部電極２２５と第３外部電極２３３を介して連結され、上記第８内部電極２２８と第８外部電極２３８を介して連結されてもよい。

本発明の第２実施形態において、上記第４内部連結導体２４４は上記第６内部電極２２６と第７外部電極２３７を介して連結され、上記第７内部電極２２７と第４外部電極２３４を介して連結されてもよい。

本発明の第２実施形態における上記第５キャパシタ部は、上記第１外部電極２３１と第６外部電極２３６に連結されてもよい。

本発明の第２実施形態における上記第６キャパシタ部は、上記第３外部電極２３３と第８外部電極２３８に連結されてもよい。

本発明の他の実施形態として、上記第１内部電極２２１の上記セラミック本体２１０の長さ方向の内側端部と第４内部電極２２４の上記セラミック本体２１０の長さ方向の内側端部、及び上記第５内部電極２２５の上記セラミック本体２１０の長さ方向の内側端部と第８内部電極２２８の上記セラミック本体２１０の長さ方向の内側端部は、上記セラミック本体の積層方向からみて、互いに一致することを特徴とすることができる。

上記内部電極の内側端部間が一致する特徴は、上述した本発明の第１実施形態による積層セラミックキャパシタの特徴と同様である。

図９を参照すると、上記第１及び第２内部連結導体２４１、２４２と第３及び第４内部連結導体２４３、２４４は、それぞれ互いに並列連結されることができる。

また、上記第１から第４キャパシタ部は互いに並列連結されることができる。

また、上記第１内部電極２２１と第２内部電極２２２を含む第１キャパシタ部及び上記第３内部電極２２３と第４内部電極２２４を含む第２キャパシタ部は、上記第１及び第２内部連結導体２４１、２４２とそれぞれ直列連結されることができる。

また、上記第５内部電極２２５と第６内部電極２２６を含む第３キャパシタ部及び第７内部電極２２７と第８内部電極２２８を含む第４キャパシタ部は、第３及び第４内部連結導体２４３、２４４とそれぞれ直列連結されることができる。

一方、第５キャパシタ部が上記第１キャパシタ部及び第２キャパシタ部と並列連結されることができ、第６キャパシタ部が上記第３キャパシタ部及び第４キャパシタ部と並列連結されることができる。

その他、本発明の第２実施形態による積層セラミックキャパシタの特徴は上述した本発明の第１実施形態による積層セラミックキャパシタの特徴と同一であるため、ここではその説明を省略する。

下表１は、本発明の実施例及び比較例において、第１内部電極及び第４内部電極のセラミック本体の長さ方向の長さＬ１、Ｌ２と第３キャパシタ部である上記重なる領域の上記セラミック本体の長さ方向の長さＬ３による目標ＥＳＲ範囲の比率（Ｔａｒｇｅｔ ＥＳＲ Ｒａｎｇｅ Ｒａｔｉｏ）及びＥＳＬを比較したものである。

上記実施例は本発明の一実施形態により製作され、上記比較例は一般的な積層セラミックキャパシタを利用した。

具体的には、チップサイズは１００５（横×縦、１．０ｍｍ×０．５ｍｍ）であり、静電容量は２．２μＦである積層セラミックキャパシタを利用した。

目標ＥＳＲ範囲の比率は、ＥＳＲ範囲（ＥＳＲ Ｒａｎｇｅ）である２００ｍΩ±１０％に対する測定されたＥＳＲ値の比率を意味すると理解されることができる。

＊：比較例

上記表１を参照すると、本発明の実施例である試料２から７の場合は、ＥＳＲ範囲（ＥＳＲ Ｒａｎｇｅ）である２００ｍΩ±１０％に対する測定されたＥＳＲ値の比率が１．０以上で、高いＥＳＲを保持しながらも高周波領域でさらに低いＥＳＬを有することができるため、全体的なインピーダンス特性において、さらに広い周波数領域で低いインピーダンスを具現することができることが分かる。

特に、試料２から５は、ＥＳＲ領域が低下する問題なく高周波特性のみを改善することができるため、さらに広い周波数領域で低いインピーダンスを具現する効果がさらに優れる。

一方、比較例である試料１は、重なる領域がなくてＥＳＬ増加によりさらに広い周波数領域で低いインピーダンスを具現することができないことが分かる。

また、比較例である試料８及び９は、ＥＳＲ範囲である２００ｍΩ±１０％に対して測定されたＥＳＲ値の比率が１．０未満で、ＥＳＲ領域が低下し、特に、試料９の場合はＥＳＬが増加するため、上記試料８及び９はさらに広い周波数領域で低いインピーダンスを具現することができないことが分かる。

積層セラミックキャパシタの実装基板
図１０は図１の積層セラミックキャパシタが印刷回路基板に実装された様子を示した斜視図である。

図１０を参照すると、本実施形態による積層セラミックキャパシタ１００の実装基板３００は、積層セラミックキャパシタ１００が垂直実装される印刷回路基板３１０と、印刷回路基板３１０の上面に互いに離隔されて形成された第１及び第２電極パッド３２１、３２２と、を含む。

このとき、積層セラミックキャパシタ１００は第３及び第４外部電極１３１、１３２がそれぞれ第１及び第２電極パッド３２１、３２２上に接触するように位置した状態で、半田付け３３０により印刷回路基板３１０と電気的に連結されてもよい。

上記の説明を除き、上述した本発明の第１実施形態による積層セラミックキャパシタの特徴と重なる説明は、ここでは省略する。

図１１は本発明の実施例と比較例のインピーダンスを比較したグラフであり、図１２は本発明の実施例と比較例をＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ）の電源に使用した場合のインピーダンスを比較したグラフである。

図１１及び図１２を参照すると、本発明の一実施形態による積層セラミックキャパシタは、従来の積層セラミックキャパシタである比較例に比べて、より広い周波数領域でインピーダンスの低減効果があることが分かる。

以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。

１００、２００ 積層セラミックキャパシタ
１１０、２１０ セラミック本体
１１１、２１１ 誘電体層
１２１、１２２、１２３、１２４、２２１、２２２、２２３、２２４ 第１から第４内部電極
２２５、２２６、２２７、２２８ 第５から第８内部電極
１２５、１２６ 第１及び第２内部連結導体
２４１、２４２、２４３、２４４ 第１から第４内部連結導体
１２１ａ、１２２ａ、１２３ａ、１２４ａ、２２１ａ、２２２ａ、２２３ａ、２２４ａ、２２５ａ、２２６ａ、２２７ａ、２２８ａ リード
１３１、１３２、１３３、１３４、２３１、２３２、２３３、２３４ 第１から第４外部電極
２３５、２３６、２３７、２３８ 第５から第８外部電極
３００ 実装基板
３１０ 印刷回路基板
３２１、３２２ 第１及び第２電極パッド
３３０ 半田付け

Claims (16)

1. 複数の誘電体層を含み、対向する第１及び第２主面、対向する第１及び第２側面、及び対向する第１及び第２端面を有するセラミック本体と、
   前記セラミック本体内に形成され、第１側面に露出したリードを有する第１内部電極と第２側面に露出したリードを有する第２内部電極を含む第１キャパシタ部と、第１側面に露出し前記第１内部電極のリードと離隔されたリードを有する第３内部電極と第２側面に露出し前記第２内部電極のリードと離隔されたリードを有する第４内部電極を含む第２キャパシタ部と、前記第１内部電極と第４内部電極は、互いに異なる極性を有し、互いに重なる領域を有し、前記重なる領域により形成される第３キャパシタ部と、
   前記セラミック本体内に形成され、第１及び第２側面に露出した第１及び第２内部連結抵抗体と、
   前記セラミック本体の第１及び第２側面に形成され、前記第１から第４内部電極及び第１及び第２内部連結抵抗体と電気的に連結された第１から第４外部電極と、を含み、
   前記第１キャパシタ部は前記第２内部連結抵抗体と直列連結され、前記第２キャパシタ部は前記第１内部連結抵抗体と直列連結され、且つ、前記第１内部電極のリードは第１外部電極と連結され、前記第２内部電極のリードは第３外部電極と連結され、前記第３内部電極のリードは前記第２外部電極と連結され、前記第４内部電極のリードは第４外部電極と連結され、前記第１内部連結抵抗体は前記第２内部電極と第３外部電極を介して連結され、前記第３内部電極と第２外部電極を介して連結され、前記第２内部連結抵抗体は、前記第１内部電極と第１外部電極を介して連結され、前記第４内部電極と第４外部電極を介して連結された積層セラミックキャパシタ。
2. 前記第１及び第２外部電極は前記セラミック本体の第１側面に互いに離隔配置され、前記第３及び第４外部電極は前記セラミック本体の第２側面に互いに離隔配置された、請求項１に記載の積層セラミックキャパシタ。
3. 前記積層セラミックキャパシタの実装面は前記セラミック本体の第２側面であることを特徴とする、請求項１に記載の積層セラミックキャパシタ。
4. 前記第１内部電極と第３内部電極は前記セラミック本体の長さ−幅方向の断面で一つの層に互いに離隔されて形成され、前記第２内部電極と第４内部電極は前記セラミック本体の長さ−幅方向の断面で他の一つの層に互いに離隔されて形成されることを特徴とする、請求項１に記載の積層セラミックキャパシタ。
5. 前記第３キャパシタ部は前記第１外部電極と第４外部電極に連結される、請求項１に記載の積層セラミックキャパシタ。
6. 前記第１内部電極及び第４内部電極の前記セラミック本体の長さ方向の長さをそれぞれＬ１及びＬ２、前記第３キャパシタ部である前記重なる領域の前記セラミック本体の長さ方向の長さをＬ３とすると、Ｌ３／Ｌ１≦０．０５またはＬ３／Ｌ２≦０．０５を満たす、請求項１に記載の積層セラミックキャパシタ。
7. 前記第１内部電極及び第４内部電極の前記セラミック本体の長さ方向の長さをそれぞれＬ１及びＬ２、前記第３キャパシタ部である前記重なる領域の前記セラミック本体の長さ方向の長さをＬ３とすると、０．００１≦Ｌ３／Ｌ１≦０．０１または０．００１≦Ｌ３／Ｌ２≦０．０１を満たす、請求項１に記載の積層セラミックキャパシタ。
8. 前記第１内部電極の前記セラミック本体の長さ方向の内側端部と第４内部電極の前記セラミック本体の長さ方向の内側端部は前記セラミック本体の積層方向からみて、互いに一致することを特徴とする、請求項１に記載の積層セラミックキャパシタ。
9. 複数の誘電体層を含み、対向する第１及び第２主面、対向する第１及び第２側面、及び対向する第１及び第２端面を有するセラミック本体と、
   前記セラミック本体内で第１側面に露出し前記セラミック本体の長さ−幅方向の断面で一つの層に互いに離隔されて形成された第１、第３、第５及び第７内部電極と、前記第２側面に露出し前記セラミック本体の長さ−幅方向の断面で他の一つの層に互いに離隔されて形成された第２、第４、第６及び第８内部電極と、
   前記セラミック本体内に形成され、第１及び第２側面に露出した第１から第４内部連結抵抗体と、
   前記セラミック本体の第１及び第２側面に形成され、前記第１から第８内部電極及び第１から第４内部連結抵抗体と電気的に連結された第１から第８外部電極と、を含み、
   前記第１及び第２内部電極、前記第３及び第４内部電極、前記第５及び第６内部電極、第７及び第８内部電極は、それぞれ第１、第２、第３及び第４キャパシタ部を形成し、前記第１内部電極と第４内部電極は、互いに異なる極性を有し、互いに重なる領域を有し、前記重なる領域により第５キャパシタ部を形成し、前記第５内部電極と第８内部電極は、互いに異なる極性を有し、互いに重なる領域を有し、前記重なる領域により第６キャパシタ部を形成し、前記第１キャパシタ部と前記第２キャパシタ部は前記第１及び第２内部連結抵抗体とそれぞれ直列連結され、前記第３キャパシタ部と前記第４キャパシタ部は前記第３及び第４内部連結抵抗体とそれぞれ直列連結され、且つ、前記第１内部連結抵抗体は、前記第１内部電極と第１外部電極を介して連結され、前記第４内部電極と第６外部電極を介して連結され、前記第２内部連結抵抗体は、前記第２内部電極と第５外部電極を介して連結され、前記第３内部電極と第２外部電極を介して連結され、前記第３内部連結抵抗体は、前記第５内部電極と第３外部電極を介して連結され、前記第８内部電極と第８外部電極を介して連結され、前記第４内部連結抵抗体は、前記第６内部電極と第７外部電極を介して連結され、前記第７内部電極と第４外部電極を介して連結された積層セラミックキャパシタ。
10. 前記第１から第４外部電極は前記セラミック本体の第１側面に互いに離隔配置され、前記第５から第８外部電極は前記セラミック本体の第２側面に互いに離隔配置された、請求項９に記載の積層セラミックキャパシタ。
11. 前記積層セラミックキャパシタの実装面は前記セラミック本体の第２側面であることを特徴とする、請求項９に記載の積層セラミックキャパシタ。
12. 前記第１、第３、第５、第７、第２、第４、第６及び第８内部電極は前記第１から第８外部電極とそれぞれ連結される、請求項９に記載の積層セラミックキャパシタ。
13. 前記第５キャパシタ部は前記第１外部電極と第６外部電極に連結される、請求項９に記載の積層セラミックキャパシタ。
14. 前記第６キャパシタ部は前記第３外部電極と第８外部電極に連結される、請求項９に記載の積層セラミックキャパシタ。
15. 前記第１内部電極の前記セラミック本体の長さ方向の内側端部と第４内部電極の前記セラミック本体の長さ方向の内側端部、及び前記第５内部電極の前記セラミック本体の長さ方向の内側端部と第８内部電極の前記セラミック本体の長さ方向の内側端部は前記セラミック本体の積層方向からみて、互いに一致することを特徴とする、請求項９に記載の積層セラミックキャパシタ。
16. 上部に第１及び第２電極パッドを有する印刷回路基板と、
    前記印刷回路基板上に設けられた前記請求項１から１５項の何れか一つに記載の積層セラミックキャパシタと、
    を含む積層セラミックキャパシタの実装基板。

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