JP5900858B2 - 積層セラミックキャパシタ及びその製造方法 - Google Patents

Description

本発明は、積層セラミックキャパシタ及びその製造方法に関する。

積層チップ電子部品の一つである積層セラミックキャパシタ（ＭＬＣＣ、ｍｕｌｔｉ−ｌａｙｅｒｅｄ ｃｅｒａｍｉｃ ｃａｐａｃｉｔｏｒ）は、小型でありながら、高容量が保障され、実装が容易であるという長所により、多様な電子装置の部品として用いられることができる。

例えば、上記積層セラミックキャパシタは、液晶表示装置（ＬＣＤ、ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ）及びプラズマ表示装置パネル（ＰＤＰ、ｐｌａｓｍａ ｄｉｓｐｌａｙ ｐａｎｅｌ）などの映像機器、コンピュータ、個人携帯用端末機（ＰＤＡ、ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔｓ）及び携帯電話などの多様な電子製品の印刷回路基板に装着されて電気を充填または放電させる役割をするチップ形態のコンデンサとして用いられることができる。

しかし、コンピュータなどの中央処理装置（ＣＰＵ）のための電源供給装置には、低い電圧を提供する過程において負荷電流の急激な変化による電圧ノイズが発生するという問題がある。

このため、上記電圧ノイズを抑制するためのデカップリングキャパシタの用途として、積層型キャパシタが電源供給装置に広く用いられている。

上記デカップリング用積層セラミックキャパシタには、動作周波数の増加に伴い、より低いＥＳＬ値を有することが求められ、このようなＥＳＬを減少させるための多くの研究が活発に行われている。

また、デカップリング用積層セラミックキャパシタには、さらなる安定的な電源供給のために、調節可能なＥＳＲ特性が求められる。

積層セラミックキャパシタのＥＳＲ値が求められる水準より低い場合は、キャパシタのＥＳＬ及びマイクロプロセッサパッケージのプレーン・キャパシタンス（ｐｌａｎｅ ｃａｐａｃｉｔａｎｃｅ）によって発生する並列共振周波数におけるインピーダンスピークが高まり、キャパシタの直列共振周波数におけるインピーダンスは過度に低くなるという問題がある。

したがって、使用者が電力分配網の平坦な（ｆｌａｔ）インピーダンス特性を具現できるように、デカップリング用積層セラミックキャパシタのＥＳＲ特性を容易に調節して提供することが好ましい。

このようなＥＳＲの調節に関連し、外部電極及び内部電極として高い電気的な抵抗を有する材料を用いる方法を考慮することができる。上記のような材料変更による方法は、従来の低ＥＳＬ構造を維持しつつ、高いＥＳＲ特性を提供できるという長所を有する。

しかし、高抵抗物質を外部電極として用いる場合は、ピンホール（ｐｉｎ ｈｏｌｅ）による電流集中現象がもたらす局部的熱点（ｌｏｃａｌｉｚｅｄ ｈｅａｔ ｓｐｏｔ）が発生するという問題点がある。

また、内部電極として高抵抗材料を用いる場合、高容量化によるセラミック材料とのマッチングのために、内部電極の材料を引き続き変更しなければならないという短所がある。

このように、従来のＥＳＲ調節方法には上記のような短所があるため、ＥＳＲを調節することができる積層セラミックキャパシタに対する研究が依然として必要な実情にある。

一方、最近は、タブレット（Ｔａｂｌｅｔ）ＰＣやウルトラブック（Ｕｌｔｒａ Ｂｏｏｋ）などのモバイル（Ｍｏｂｉｌｅ）端末の急速な発展に伴い、マイクロプロセッサ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｏｒ）も小型高集積製品に転換しつつある。

その結果、印刷回路基板への実装時に、印刷回路基板の面積が減少するとともにデカップリングキャパシタの実装空間も制限されるため、これを満たすことができる積層セラミックキャパシタに対するニーズが高まっている。

下記特許文献１は、積層セラミックキャパシタを開示しているが、ＥＳＲを制御するための構造は開示していない。

韓国公開特許第２００９−００２６１７４号公報

当技術分野では、積層セラミックキャパシタのＥＳＲを効果的に制御することができる新たな方法が求められてきた。

本発明の一側面は、実装面に対して垂直方向に積層された複数の誘電体層を含み、対向する厚さ方向の第１及び第２主面、長さ方向の第３及び第４端面及び幅方向の第５及び第６側面を有するセラミック本体と、上記セラミック本体の上記第１主面に離隔されて形成された第１及び第２外部電極と、上記セラミック本体の上記第２主面に離隔されて形成された第３及び第４外部電極と、上記セラミック本体内において上記誘電体層を介して対向するように配置され、上記第１から第４外部電極と電気的に連結された複数の第１及び第２内部電極を含むキャパシタ部と、上記セラミック本体内において実装面に対して垂直方向に少なくとも一つ以上介在されたＥＳＲ制御層と、を含む積層セラミックキャパシタを提供する。

本発明の一実施形態において、上記第１内部電極は、上記第１主面に露出して上記第１外部電極と電気的に連結されることができる。

本発明の一実施形態において、上記第２内部電極は、上記第２主面に露出して上記第４外部電極と電気的に連結されることができる。

本発明の一実施形態において、上記ＥＳＲ制御層は、上記第１及び第３外部電極と上記第２及び第４外部電極とをそれぞれ連結する第１及び第２内部連結導体を有することができる。

本発明の一実施形態において、上記積層セラミックキャパシタの実装面は、上記セラミック本体の第２主面であることができる。

本発明の一実施形態において、上記第１及び第２内部連結導体は、直線状に形成されることができる。

本発明の他の側面は、実装面に対して垂直方向に積層された複数の誘電体層を含み、対向する厚さ方向の第１及び第２主面、長さ方向の第３及び第４端面及び幅方向の第５及び第６側面を有するセラミック本体と、上記セラミック本体の上記第１主面に離隔されて形成された第１及び第２外部電極と、上記セラミック本体の上記第２主面に離隔されて形成された第３及び第４外部電極と、上記セラミック本体内において上記誘電体層を介して対向するように配置され、上記第１及び第２主面にそれぞれ露出して上記第２及び第４外部電極とそれぞれ電気的に連結された複数の第１及び第２内部電極を含むキャパシタ部と、上記セラミック本体内において幅方向に少なくとも一つ以上介在され、上記第２及び第３外部電極と上記第１及び第４外部電極とをそれぞれ連結する第１及び第２内部連結導体を有するＥＳＲ制御層と、を含む積層セラミックキャパシタを提供する。

本発明の一実施形態において、上記第１内部連結導体は、上記セラミック本体の上記第２主面及び第４端面に沿って形成され、上記第２内部連結導体は、上記セラミック本体の上記第４端面及び第１主面に沿って形成されることができる。

本発明の一実施形態において、上記第１及び第２内部連結導体は、上記セラミック本体の長さ方向に沿って上下ジグザグ（ｚｉｇｚａｇ）に形成されることができる。

本発明の一実施形態によると、セラミック本体内に介在されるＥＳＲ制御層の形状及び個数を調節することで、積層セラミックキャパシタのＥＳＲを容易に制御することができる。

これにより、従来構造に比べてより広い周波数領域におけるインピーダンス（Ｉｍｐｅｄａｎｃｅ）の低減及び調節が容易になり、印刷回路基板への実装時の部品減少によって実装空間と費用を減らすことができる効果がある。

また、垂直実装に伴う非接触端子（Ｎｏ Ｃｏｎｔａｃｔ ｔｅｒｍｉｎａｌ）によるダウンサイジング（Ｄｏｗｎｓｉｚｉｎｇ）の妨害がないため、製品の小型化に有利な効果がある。

本発明の一実施形態による積層セラミックキャパシタを概略的に示した斜視図である。 図１の積層セラミックキャパシタに適用される第１及び第２内部電極と第１及び第２内部連結導体を示した平面図である。 図１の積層セラミックキャパシタに適用される第１及び第２内部電極と第１及び第２内部連結導体を示した平面図である。 図１の積層セラミックキャパシタに適用される第１及び第２内部電極と第１及び第２内部連結導体を示した平面図である。 図１の積層セラミックキャパシタの等価回路図である。 本発明の一実施形態による積層セラミックキャパシタが適用された実装基板の一例を概略的に示した斜視図である。 図４の積層セラミックキャパシタの実装基板の相互インダクタンスを概略的に示した斜視図である。 本発明の他の実施形態による積層セラミックキャパシタに適用される第１及び第２内部電極と第１及び第２内部連結導体の配置構造を示した平面図である。 本発明の他の実施形態による積層セラミックキャパシタに適用される第１及び第２内部電極と第１及び第２内部連結導体の配置構造を示した平面図である。 本発明の他の実施形態による積層セラミックキャパシタに適用される第１及び第２内部電極と第１及び第２内部連結導体の配置構造を示した平面図である。 本発明の他の実施形態による積層セラミックキャパシタに適用される第１及び第２内部電極と第１及び第２内部連結導体の配置構造を示した平面図である。 本発明の他の実施形態による積層セラミックキャパシタに適用される第１及び第２内部電極と第１及び第２内部連結導体の配置構造を示した平面図である。 本発明の他の実施形態による積層セラミックキャパシタに適用される第１及び第２内部電極と第１及び第２内部連結導体の配置構造を示した平面図である。 本発明のさらに他の実施形態による積層セラミックキャパシタに適用される第１及び第２内部電極と第１及び第２内部連結導体の配置構造を示した平面図である。 本発明のさらに他の実施形態による積層セラミックキャパシタに適用される第１及び第２内部電極と第１及び第２内部連結導体の配置構造を示した平面図である。 本発明のさらに他の実施形態による積層セラミックキャパシタに適用される第１及び第２内部電極と第１及び第２内部連結導体の配置構造を示した平面図である。 本発明のさらに他の実施形態による積層セラミックキャパシタに適用される第１及び第２内部電極と第１及び第２内部連結導体の配置構造を示した平面図である。 本発明のさらに他の実施形態による積層セラミックキャパシタに適用される第１及び第２内部連結導体の他の実施形態を示した平面図である。 本発明のさらに他の実施形態による積層セラミックキャパシタに適用される第１及び第２内部連結導体の他の実施形態を示した平面図である。 本発明のさらに他の実施形態による積層セラミックキャパシタの等価回路図である。

以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。

本発明の実施形態を明確に説明するために、六面体の方向を定義すると、図面に示されるＬ、Ｗ及びＴは、それぞれ長さ方向、幅方向及び厚さ方向を示す。

積層セラミックキャパシタ

図１は本発明の一実施形態による積層セラミックキャパシタを概略的に示した斜視図であり、図２の（ａ）から（ｃ）は図１の積層セラミックキャパシタに適用される第１及び第２内部電極と第１及び第２内部連結導体を示した平面図である。

本実施形態による積層セラミックキャパシタ１００は、複数の誘電体層１１１が幅方向に積層されたセラミック本体１１０と、第１から第４外部電極１３１、１３２、１３３、１３４と、複数の第１及び第２内部電極１２１、１２２を含むキャパシタ部と、少なくとも一つのＥＳＲ制御層と、を含む。このとき、上記ＥＳＲ制御層は、一対の第１及び第２内部連結導体１２３、１２４を有することができる。即ち、本実施形態の積層セラミックキャパシタ１００は、全て４つの外部電極を有する、いわゆる４端子キャパシタとみなすことができる。

図１を参照すると、セラミック本体１１０は、複数の誘電体層１１１を積層してから焼成したもので、隣接するそれぞれの誘電体層１１１間の境界が確認できないほど一体化されていることができる。

また、セラミック本体１１０は、六面体状を有することができる。本実施形態では、セラミック本体１１０の対向する厚さ方向の端面を第１及び第２主面１、２、第１及び第２主面１、２を連結し、対向する長さ方向の端面を第３及び第４端面３、４、対向する幅方向の端面を第５及び第６側面５、６と定義する。

誘電体層１１１は、高誘電率のセラミック材料を含むことができる。例えば、チタン酸バリウム（ＢａＴｉＯ_３）系セラミック粉末などを含むことができるが、十分な静電容量が得られるものであれば、本発明はこれに限定されない。

また、誘電体層１１１には、上記セラミック粉末とともに、必要に応じて、遷移金属酸化物または炭化物、希土類元素、マグネシウム（Ｍｇ）またはアルミニウム（Ａｌ）などのような多様な種類のセラミック添加剤、有機溶剤、可塑剤、結合剤、分散剤などがさらに添加されることができる。

図２の（ａ）及び（ｂ）を参照すると、上記キャパシタ部を構成する第１及び第２内部電極１２１、１２２は、異なる極性を有する電極であり、誘電体層１１１を形成するセラミックシート上の少なくとも一面に形成されて積層され、セラミック本体１００内においてそれぞれの誘電体層１１１を介して厚さ方向の第１及び第２主面１、２に交互に露出する第１及び第２リード部１２１ａ、１２２ａを有する。第１及び第２リード部１２１ａ、１２２ａは、対角線に対向するように形成されることができる。

このとき、第１及び第２内部電極１２１、１２２はその間に配置された誘電体層１１１によって電気的に絶縁され、積層セラミックキャパシタ１００の静電容量は上記キャパシタ部において第１及び第２リード部１２１ａ、１２２ａを除いて誘電体層１１１の積層方向に沿って重畳する第１及び第２内部電極１２１、１２２の面積に比例するようになる。

また、第１及び第２内部電極１２１、１２２は、導電性金属で形成され、例えば、銀（Ａｇ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、ニッケル（Ｎｉ）及び銅（Ｃｕ）のうち一つまたはこれらの合金からなるものを用いることができるが、本発明はこれに限定されない。

図２の（ｃ）を参照すると、上記ＥＳＲ制御層は、セラミック本体１１０において幅方向に少なくとも一つ以上介在され、積層セラミックキャパシタ１００の等価直列抵抗（ＥＳＲ）を調節する。

このようなＥＳＲ制御層は、誘電体層１１２の少なくとも一面に第１及び第３外部電極１３１、１３３を連結するように両端が第１及び第２主面１、２に露出した第１内部連結導体１２３と、誘電体層１１２の少なくとも一面に第２及び第４外部電極１３２、１３４を連結するように両端が第１及び第２主面１、２に露出した第２内部連結導体１２４と、を含む。

このとき、第１及び第２内部連結導体１２３、１２４は、誘電体層１１２の第１及び第２主面１、２を連結する直線状に形成されることができるが、本発明はこれに限定されない。

また、第１及び第２内部連結導体１２３、１２４は、導電性金属で形成され、例えば、銀（Ａｇ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、ニッケル（Ｎｉ）及び銅（Ｃｕ）のうち一つまたはこれらの合金などからなるものを用いることができるが、本発明はこれに限定されない。

第１及び第２外部電極１３１、１３２はセラミック本体１１０の第１主面１に離隔されて形成され、第３及び第４外部電極１３３、１３４はセラミック本体１１０の第２主面２に離隔されて形成される。

このとき、第１外部電極１３１には第１内部電極１２１の第１リード部１２１ａ及び第１主面１に露出した第１内部連結導体１２３の上端部が接続され、第２外部電極１３２には第１主面１に露出した第２内部連結導体１２４の上端部が接続される。

また、第３外部電極１３３には第２主面２に露出した第１内部連結導体１２３の下端部が接続され、第４外部電極１３４には第２内部電極１２２の第２リード部１２２ａ及び第２主面２に露出した第２内部連結導体１２４の下端部が接続される。

このような第１から第４外部電極１３１、１３２、１３３、１３４は、導電性金属を含む導電性ペーストによって形成されることができる。

上記導電性金属は、これに制限されないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、スズ（Ｓｎ）またはこれらの合金であることができる。

上記導電性ペーストは絶縁性物質をさらに含むことができ、例えば、上記絶縁性物質はガラス（ｇｌａｓｓ）であることができるが、これに制限されない。

このとき、第１から第４外部電極１３１、１３２、１３３、１３４を形成する方法としては、特に制限されず、セラミック本体１１０をディッピング（ｄｉｐｐｉｎｇ）して形成することができ、必要に応じて、めっきなどの他の方法を用いて形成することもできる。

一方、本実施形態によると、積層セラミックキャパシタ１００の実装面は、セラミック本体１１０の第２主面２であることができる。

即ち、本実施形態による積層セラミックキャパシタ１００は、垂直実装形態として理解されることができるが、本発明はこれに限定されず、必要に応じて、多様な形態に実装されることができる。

図３は図１の積層セラミックキャパシタの等価回路図である。

図３を参照すると、キャパシタ部を構成する第１及び第２内部電極１２１、１２２は、第１及び第４外部電極１３１、１３２、１３３、１３４によって並列連結されることができ、ＥＳＲ層を構成する第１及び第２内部連結導体１２３、１２４とは直列連結されることができる。

上記のような連結により、第１及び第２内部連結導体１２３、１２４によって積層セラミックキャパシタ１００の等価直列抵抗（ＥＳＲ）が調節されることができる。

一方、本実施形態によると、セラミック本体１１０の第２主面２に形成された第３及び第４外部電極１３３、１３４は電源ラインとの連結のための外部端子として用いられることができ、セラミック本体１１０の第１主面１に形成された外部電極１３１、１３２はＥＳＲ調整用外部電極として用いられることができる。

上記ＥＳＲ調整用外部電極として用いられることができる第１及び第２外部電極１３１、１３２は、上記の通り、電源ラインと連結されない非接触端子（Ｎｏ Ｃｏｎｔａｃｔ ｔｅｒｍｉｎａｌ）であり、実装された状態からみたときに積層セラミックキャパシタ１００の上部面、即ち、第１主面１に位置することができる。

即ち、上記非接触端子（Ｎｏ Ｃｏｎｔａｃｔ ｔｅｒｍｉｎａｌ）である第１及び第２外部電極１３１、１３２が積層セラミックキャパシタ１００の側面ではない実装面に相対する上面、即ち、第１主面１に形成されることから、非接触端子のダウンサイジング（Ｄｏｗｎｓｉｚｉｎｇ）の妨害がないため、製品の小型化に有利であるとともに、実装時に高密度実装が可能であり、はんだブリッジなどの実装不良を防止できる効果がある。

一方、第３及び第４外部電極１３３、１３４上に第１及び第２めっき層（図示せず）を形成することができる。

上記第１及び第２めっき層は、第３及び第４外部電極１３３、１３４上に形成されたニッケル（Ｎｉ）めっき層と、上記ニッケルめっき層上に形成されたスズ（Ｓｎ）めっき層と、を含むことができる。

このような第１及び第２めっき層は、積層セラミックキャパシタ１００を印刷回路基板などにはんだで実装するとき、相互間の接着強度を高めるためのものである。また、めっき処理は、公知の方法によって行われることができ、環境に優しい鉛フリーめっきを施すことが好ましいが、本発明はこれに限定されない。

積層セラミックキャパシタの製造方法

以下では、本発明の一実施形態による積層セラミックキャパシタの製造方法について説明する。

まず、複数のセラミックシートを用意する。上記セラミックシートは、セラミック本体１１０の誘電体層１１１、１１２を形成するためのもので、セラミック粉末、ポリマー及び溶剤などを混合してスラリーを製造し、上記スラリーをドクターブレードなどの工法を通じてキャリアフィルム上に塗布及び乾燥して数μｍの厚さを有するシート（ｓｈｅｅｔ）状に製作する。

次に、上記複数のセラミックシートの少なくとも一面に所定の厚さで導電性ペーストを印刷して第１及び第２内部電極１２１、１２２を形成する。

このとき、第１及び第２内部電極１２１、１２２は、セラミックシートの左右側面にそれぞれ露出するように形成する。

また、上記導電性ペーストの印刷方法としては、スクリーン印刷法やグラビア印刷法などを用いることができるが、本発明はこれに限定されない。

その後、一部セラミックシートの少なくとも一面に所定の厚さで導電性ペーストを印刷してから所定の間隔を置いて平行に左右側面に露出するように第１及び第２内部連結導体１２３、１２４を形成することでＥＳＲ制御層を用意する。

このとき、第１及び第２内部連結導体１２３、１２４は、セラミックシートの長さ方向に対向するように配置され、それぞれ直線状に形成されることができる。また、第１及び第２内部連結導体１２３、１２４は、セラミックシートの長さ方向に対向配置され、それぞれジグザグ（ｚｉｇｚａｇ）に形成されることができる。

続いて、第１及び第２内部電極１２１、１２２が形成された複数のセラミックシートを幅方向に積層し、その間に少なくとも一つの第１及び第２内部連結導体１２３、１２４が形成されたセラミックシートを介在させて積層して左右から加圧することで積層体を用意する。

次いで、上記積層体を１個のキャパシタに対応する領域ごとに切断してチップ化し、高温で焼成することで、対向する第１及び第２内部電極１２１、１２２が交互に露出する厚さ方向の第１及び第２主面１、２、長さ方向の第３及び第４端面３、４及び幅方向の第５及び第６側面５、６を有するセラミック本体１１０を用意する。

次に、セラミック本体１１０の第１主面１に第１内部電極１２１が露出した部分と接触して電気的に連結されるように第１外部電極１３１を形成し、第１外部電極１３１から離隔して第２内部連結導体１２４の上側に露出した部分と接触して電気的に連結されるように第２外部電極１３２を形成する。

このとき、必要に応じて、第１及び第２外部電極１３１、１３２を形成する段階の後に、第１及び第２外部電極１３１、１３２の表面を電気めっきなどの方法でめっき処理して第１及び第２めっき層（図示せず）を形成することができる。

同様に、セラミック本体１１０の第２主面２に第２内部電極１２２及び第２内部連結導体１２４の下側に露出した部分と接触して電気的に連結されるように第４外部電極１３４を形成し、第４外部電極１３４から離隔して第１内部連結導体１２３の下側に露出した部分と接触して電気的に連結されるように第３外部電極１３３を形成することで積層セラミックキャパシタを完成する。

このとき、必要に応じて、第３及び第４外部電極１３３、１３４を形成する段階の後に、第１及び第２外部電極１３３、１３４の表面を電気めっきなどの方法でめっき処理して第１及び第２めっき層（図示せず）を形成することができる。

図４は本発明の一実施形態による積層セラミックキャパシタが適用された実装基板の一例を概略的に示した斜視図である。

図４を参照すると、本実施形態の積層セラミックキャパシタ１００が適用された実装基板は、積層セラミックキャパシタ１００が実装される印刷回路基板２１０と、印刷回路基板２１０の上面に離隔されるように形成された第１及び第２電極パッド２２０と、を含む。

ここで、積層セラミックキャパシタ１００は、セラミック本体１１０の第２主面が印刷回路基板２１０と相対するように実装され、第３及び第４外部電極１３３、１３４が第１及び第２電極パッド２２０上に接触されるように位置した状態で、はんだ（図示せず）によって印刷回路基板２１０と電気的に連結されることができる。

また、図５を参照すると、本実施形態による積層セラミックキャパシタが適用された実装基板は、図面に「矢印」で示されているように、ＥＳＲ制御層の内部連結導体間に発生する相互インダクタンス（ｍｕｔｕａｌ ｉｎｄｕｃｔａｎｃｅ）の作用（磁束の相殺作用）によってＥＳＬの増加を防止することができる。

変形例

本発明の第１及び第２内部連結導体は、多様なパターンの形状を有することができる。また、このようなパターンの形状によってＥＳＲ特性をより精密に制御することができる。

図６の（ａ）から（ｆ）は本発明の他の実施形態による積層セラミックキャパシタに適用される第１及び第２内部電極と第１及び第２内部連結導体の配置構造を示した平面図である。

ここで、セラミック本体１１０、第１及び第２内部電極１２１、１２２及び第１から第４外部電極１３１、１３２、１３３、１３４が形成された構造は、上述した一実施形態と同一である。よって、重複を避けるためにこれに対する具体的な説明を省略し、上述した実施形態と異なる構造を有する第１及び第２内部連結導体１２３'、１２４'を図面に示して具体的に説明する。

図６の（ａ）から（ｆ）を参照すると、本実施形態は、第１及び第２内部連結導体１２３'、１２４'が直線状に形成されるのではなく、厚さ方向に沿って左右ジグザグ（ｚｉｇｚａｇ）に形成されることができる。

また、セラミック本体１００内において第１内部連結導体１２３'、第１内部電極１２１、第２内部電極１２２、第１内部電極１２１、第２内部電極１２２及び第２内部連結導体１２４'が順に繰り返し配置されることができるが、本発明はこれに限定されず、第１及び第２内部連結導体１２３'、１２４'の配置順序は必要に応じて適切に変更されることもできる。

図７の（ａ）から（ｄ）は本発明のさらに他の実施形態による積層セラミックキャパシタに適用される第１及び第２内部電極と第１及び第２内部連結導体の配置構造を示した平面図である。

ここで、セラミック本体１１０及び第１から第４外部電極１３１、１３２、１３３、１３４が形成された構造は、上述した一実施形態と同一である。よって、重複を避けるためにこれに対する具体的な説明を省略し、上述した実施形態と異なる構造を有する第１及び第２内部電極１２１０、１２２０及び第１及び第２内部連結導体１２３０、１２４０を図面に示して具体的に説明する。

図７の（ａ）から（ｄ）を参照すると、本実施形態は、第１内部電極１２１０の第１リード部１２１０ａはセラミック本体１１０の第１主面１に露出して第２外部電極１３２と接続され、第２内部電極１２２０は上述した一実施形態と同様に第２リード部１２２０ａがセラミック本体１１０の第２主面２に露出して第４外部電極１３４と接続される。

また、第１内部連結導体１２３０は、セラミック本体１１０の第２主面及び第４端面に沿って「┘」状に形成され、第２内部連結導体１２４０はセラミック本体１１０の第４端面及び第１主面に沿って「┐」状に形成されることができる。

図８の（ａ）及び（ｂ）を参照すると、他の実施形態として第１及び第２内部連結導体１２５０、１２６０は、セラミック本体１１０の長さ方向に沿って上下ジグザグに形成されることができる。

図９は図７（ａ）から図８（ｂ）の積層セラミックキャパシタの等価回路図である。

図９を参照すると、上記キャパシタ部を構成する第１及び第２内部電極１２１０、１２２０は、第１から第４外部電極１３１、１３２、１３３、１３４によって並列連結されることができ、ＥＳＲ層を構成する第１及び第２内部連結導体１２３０、１２４０とは直列連結されることができる。

上記のような連結により、第１及び第２内部連結導体１２３０、１２４０によって積層セラミックキャパシタ１００の等価直列抵抗（ＥＳＲ）が調節されることができる。

以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有するものには明らかである。

１００ 積層セラミックキャパシタ
１１０ セラミック本体
１１１、１１２ 誘電体層
１２１、１２１０ 第１内部電極
１２２、１２２０ 第２内部電極
１２１ａ、１２１０ａ 第１リード部
１２２ａ、１２２０ａ 第２リード部
１３１、１３２、１３３、１３４ 第１から第４外部電極
１２３、１２３０、１２５０ 第１内部連結導体
１２４、１２４０、１２６０ 第２内部連結導体
２１０ 印刷回路基板
２２０ 第１及び第２電極パッド

Claims (10)

1. 実装面に対して垂直方向に積層された複数の誘電体層を含み、対向する厚さ方向の第１及び第２主面、長さ方向の第３及び第４端面及び幅方向の第５及び第６側面を有するセラミック本体と、
   前記セラミック本体の前記第１主面に離隔されて形成された第１及び第２外部電極と、
   前記セラミック本体の前記第２主面に離隔されて形成された第３及び第４外部電極と、
   前記セラミック本体内において前記誘電体層を介して対向するように配置され、前記第１から第４外部電極と電気的に連結された複数の第１及び第２内部電極を含むキャパシタ部と、
   前記セラミック本体内において実装面に対して垂直方向に少なくとも一つ以上介在されたＥＳＲ制御層と、を含む、積層セラミックキャパシタ。
2. 前記第１内部電極は、前記第１主面に露出して前記第１外部電極と電気的に連結される、請求項１に記載の積層セラミックキャパシタ。
3. 前記第２内部電極は、前記第２主面に露出して前記第４外部電極と電気的に連結される、請求項１または２に記載の積層セラミックキャパシタ。
4. 前記ＥＳＲ制御層は、前記第１及び第３外部電極と前記第２及び第４外部電極とをそれぞれ連結する第１及び第２内部連結導体を有する、請求項１から３のいずれか１項に記載の積層セラミックキャパシタ。
5. 前記積層セラミックキャパシタの実装面は、前記セラミック本体の前記第２主面である、請求項１から４のいずれか１項に記載の積層セラミックキャパシタ。
6. 前記第１及び第２内部連結導体は、直線状に形成される、請求項４に記載の積層セラミックキャパシタ。
7. 実装面に対して垂直方向に積層された複数の誘電体層を含み、対向する厚さ方向の第１及び第２主面、長さ方向の第３及び第４端面及び幅方向の第５及び第６側面を有するセラミック本体と、
   前記セラミック本体の前記第１主面に離隔されて形成された第１及び第２外部電極と、
   前記セラミック本体の前記第２主面に離隔されて形成された第３及び第４外部電極と、
   前記セラミック本体内において前記誘電体層を介して対向するように配置され、前記第１及び第２主面にそれぞれ露出して前記第２及び第４外部電極とそれぞれ電気的に連結された複数の第１及び第２内部電極を含むキャパシタ部と、
   前記セラミック本体内において幅方向に少なくとも一つ以上介在され、前記第２及び第３外部電極と前記第１及び第４外部電極とをそれぞれ連結する第１及び第２内部連結導体を有するＥＳＲ制御層と、を含む、積層セラミックキャパシタ。
8. 前記積層セラミックキャパシタの実装面は、前記セラミック本体の前記第２主面である、請求項７に記載の積層セラミックキャパシタ。
9. 前記第１内部連結導体は前記セラミック本体の前記第２主面及び第４端面に沿って形成され、前記第２内部連結導体は前記セラミック本体の前記第４端面及び第１主面に沿って形成される、請求項７または８に記載の積層セラミックキャパシタ。
10. 前記第１及び第２内部連結導体は、前記セラミック本体の長さ方向に沿って上下ジグザグ（ｚｉｇｚａｇ）に形成される、請求項７から９のいずれか１項に記載の積層セラミックキャパシタ。

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