JP6116149B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 322
- 239000001301 oxygen Substances 0.000 claims description 41
- 229910052760 oxygen Inorganic materials 0.000 claims description 41
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 39
- 238000000034 method Methods 0.000 claims description 36
- 230000008569 process Effects 0.000 claims description 13
- 238000011282 treatment Methods 0.000 claims description 13
- 230000018044 dehydration Effects 0.000 claims description 9
- 238000006297 dehydration reaction Methods 0.000 claims description 9
- 238000006356 dehydrogenation reaction Methods 0.000 claims description 9
- 239000010410 layer Substances 0.000 description 227
- 239000010408 film Substances 0.000 description 86
- 101150110971 CIN7 gene Proteins 0.000 description 56
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 56
- 101150110298 INV1 gene Proteins 0.000 description 56
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 56
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 56
- 230000006870 function Effects 0.000 description 43
- 101150070189 CIN3 gene Proteins 0.000 description 42
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 42
- 239000000758 substrate Substances 0.000 description 35
- 238000010438 heat treatment Methods 0.000 description 31
- 101100033865 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RFA1 gene Proteins 0.000 description 27
- 101100524516 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RFA2 gene Proteins 0.000 description 27
- 239000011701 zinc Substances 0.000 description 26
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 25
- 239000000463 material Substances 0.000 description 17
- 239000003990 capacitor Substances 0.000 description 16
- 230000015572 biosynthetic process Effects 0.000 description 15
- 239000013078 crystal Substances 0.000 description 15
- 238000004519 manufacturing process Methods 0.000 description 15
- 239000007789 gas Substances 0.000 description 13
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 13
- 229910052757 nitrogen Inorganic materials 0.000 description 13
- 239000012535 impurity Substances 0.000 description 12
- 239000001257 hydrogen Substances 0.000 description 11
- 229910052739 hydrogen Inorganic materials 0.000 description 11
- 238000004544 sputter deposition Methods 0.000 description 11
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 10
- 238000000151 deposition Methods 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 8
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 8
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 8
- -1 hafnium aluminate Chemical class 0.000 description 7
- 230000007257 malfunction Effects 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- HEZMWWAKWCSUCB-PHDIDXHHSA-N (3R,4R)-3,4-dihydroxycyclohexa-1,5-diene-1-carboxylic acid Chemical compound O[C@@H]1C=CC(C(O)=O)=C[C@H]1O HEZMWWAKWCSUCB-PHDIDXHHSA-N 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- 230000001681 protective effect Effects 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 230000003321 amplification Effects 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 229910001882 dioxygen Inorganic materials 0.000 description 5
- 229910052738 indium Inorganic materials 0.000 description 5
- 229910044991 metal oxide Inorganic materials 0.000 description 5
- 150000004706 metal oxides Chemical class 0.000 description 5
- 229960001730 nitrous oxide Drugs 0.000 description 5
- 238000003199 nucleic acid amplification method Methods 0.000 description 5
- 239000003381 stabilizer Substances 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 229910018137 Al-Zn Inorganic materials 0.000 description 4
- 229910018573 Al—Zn Inorganic materials 0.000 description 4
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 4
- 229910052786 argon Inorganic materials 0.000 description 4
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 238000007667 floating Methods 0.000 description 4
- 229910052733 gallium Inorganic materials 0.000 description 4
- 229910052735 hafnium Inorganic materials 0.000 description 4
- 229910003437 indium oxide Inorganic materials 0.000 description 4
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 4
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 238000009832 plasma treatment Methods 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 229910052725 zinc Inorganic materials 0.000 description 4
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 3
- 239000001307 helium Substances 0.000 description 3
- 229910052734 helium Inorganic materials 0.000 description 3
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 3
- 150000002431 hydrogen Chemical class 0.000 description 3
- 239000011261 inert gas Substances 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 235000013842 nitrous oxide Nutrition 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 229910018120 Al-Ga-Zn Inorganic materials 0.000 description 2
- 229910052779 Neodymium Inorganic materials 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 229910020868 Sn-Ga-Zn Inorganic materials 0.000 description 2
- 229910020923 Sn-O Inorganic materials 0.000 description 2
- 229910020994 Sn-Zn Inorganic materials 0.000 description 2
- 229910006404 SnO 2 Inorganic materials 0.000 description 2
- 229910009069 Sn—Zn Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 229910007541 Zn O Inorganic materials 0.000 description 2
- 239000012300 argon atmosphere Substances 0.000 description 2
- 239000012298 atmosphere Substances 0.000 description 2
- 125000004429 atom Chemical group 0.000 description 2
- GPBUGPUPKAGMDK-UHFFFAOYSA-N azanylidynemolybdenum Chemical compound [Mo]#N GPBUGPUPKAGMDK-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 2
- 125000002887 hydroxy group Chemical group [H]O* 0.000 description 2
- 238000007654 immersion Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- QEFYFXOXNSNQGX-UHFFFAOYSA-N neodymium atom Chemical compound [Nd] QEFYFXOXNSNQGX-UHFFFAOYSA-N 0.000 description 2
- 229910052754 neon Inorganic materials 0.000 description 2
- GKAOGPIIYCISHV-UHFFFAOYSA-N neon atom Chemical compound [Ne] GKAOGPIIYCISHV-UHFFFAOYSA-N 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 239000001272 nitrous oxide Substances 0.000 description 2
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 125000004430 oxygen atom Chemical group O* 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 238000010248 power generation Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 238000005477 sputtering target Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 2
- 229910001887 tin oxide Inorganic materials 0.000 description 2
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 2
- 229910001930 tungsten oxide Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 2
- 239000011787 zinc oxide Substances 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910052684 Cerium Inorganic materials 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910052692 Dysprosium Inorganic materials 0.000 description 1
- 229910052691 Erbium Inorganic materials 0.000 description 1
- 229910052693 Europium Inorganic materials 0.000 description 1
- 229910052688 Gadolinium Inorganic materials 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- 229910052689 Holmium Inorganic materials 0.000 description 1
- DGAQECJNVWCQMB-PUAWFVPOSA-M Ilexoside XXIX Chemical compound C[C@@H]1CC[C@@]2(CC[C@@]3(C(=CC[C@H]4[C@]3(CC[C@@H]5[C@@]4(CC[C@@H](C5(C)C)OS(=O)(=O)[O-])C)C)[C@@H]2[C@]1(C)O)C)C(=O)O[C@H]6[C@@H]([C@H]([C@@H]([C@H](O6)CO)O)O)O.[Na+] DGAQECJNVWCQMB-PUAWFVPOSA-M 0.000 description 1
- 108010083687 Ion Pumps Proteins 0.000 description 1
- HBBGRARXTFLTSG-UHFFFAOYSA-N Lithium ion Chemical compound [Li+] HBBGRARXTFLTSG-UHFFFAOYSA-N 0.000 description 1
- 229910052765 Lutetium Inorganic materials 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910052777 Praseodymium Inorganic materials 0.000 description 1
- 229910052772 Samarium Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910020833 Sn-Al-Zn Inorganic materials 0.000 description 1
- 229910020944 Sn-Mg Inorganic materials 0.000 description 1
- 229910052771 Terbium Inorganic materials 0.000 description 1
- 229910052775 Thulium Inorganic materials 0.000 description 1
- 229910052769 Ytterbium Inorganic materials 0.000 description 1
- 229910009369 Zn Mg Inorganic materials 0.000 description 1
- 229910007573 Zn-Mg Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000005407 aluminoborosilicate glass Substances 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 229910052788 barium Inorganic materials 0.000 description 1
- DSAJWYNOEDNPEQ-UHFFFAOYSA-N barium atom Chemical compound [Ba] DSAJWYNOEDNPEQ-UHFFFAOYSA-N 0.000 description 1
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 1
- 239000005388 borosilicate glass Substances 0.000 description 1
- 150000001721 carbon Chemical group 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- GWXLDORMOJMVQZ-UHFFFAOYSA-N cerium Chemical compound [Ce] GWXLDORMOJMVQZ-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- AJNVQOSZGJRYEI-UHFFFAOYSA-N digallium;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Ga+3].[Ga+3] AJNVQOSZGJRYEI-UHFFFAOYSA-N 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- KBQHZAAAGSGFKK-UHFFFAOYSA-N dysprosium atom Chemical compound [Dy] KBQHZAAAGSGFKK-UHFFFAOYSA-N 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- UYAHIZSMUZPPFV-UHFFFAOYSA-N erbium Chemical compound [Er] UYAHIZSMUZPPFV-UHFFFAOYSA-N 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- OGPBJKLSAFTDLK-UHFFFAOYSA-N europium atom Chemical compound [Eu] OGPBJKLSAFTDLK-UHFFFAOYSA-N 0.000 description 1
- UIWYJDYFSGRHKR-UHFFFAOYSA-N gadolinium atom Chemical compound [Gd] UIWYJDYFSGRHKR-UHFFFAOYSA-N 0.000 description 1
- 229910001195 gallium oxide Inorganic materials 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- KJZYNXUDTRRSPN-UHFFFAOYSA-N holmium atom Chemical compound [Ho] KJZYNXUDTRRSPN-UHFFFAOYSA-N 0.000 description 1
- 150000004678 hydrides Chemical class 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- NJWNEWQMQCGRDO-UHFFFAOYSA-N indium zinc Chemical compound [Zn].[In] NJWNEWQMQCGRDO-UHFFFAOYSA-N 0.000 description 1
- 238000012905 input function Methods 0.000 description 1
- 229910052747 lanthanoid Inorganic materials 0.000 description 1
- 150000002602 lanthanoids Chemical class 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 description 1
- 238000001307 laser spectroscopy Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 229910001416 lithium ion Inorganic materials 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- OHSVLFRHMCKCQY-UHFFFAOYSA-N lutetium atom Chemical compound [Lu] OHSVLFRHMCKCQY-UHFFFAOYSA-N 0.000 description 1
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 1
- 229910052753 mercury Inorganic materials 0.000 description 1
- 229910001507 metal halide Inorganic materials 0.000 description 1
- 150000005309 metal halides Chemical class 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 1
- 229910021334 nickel silicide Inorganic materials 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- PUDIUYLPXJFUGB-UHFFFAOYSA-N praseodymium atom Chemical compound [Pr] PUDIUYLPXJFUGB-UHFFFAOYSA-N 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 238000001552 radio frequency sputter deposition Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 238000004439 roughness measurement Methods 0.000 description 1
- KZUNJOHGWZRPMI-UHFFFAOYSA-N samarium atom Chemical compound [Sm] KZUNJOHGWZRPMI-UHFFFAOYSA-N 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910052706 scandium Inorganic materials 0.000 description 1
- SIXSYDAISGFNSX-UHFFFAOYSA-N scandium atom Chemical compound [Sc] SIXSYDAISGFNSX-UHFFFAOYSA-N 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 229910052708 sodium Inorganic materials 0.000 description 1
- 239000011734 sodium Substances 0.000 description 1
- 238000000859 sublimation Methods 0.000 description 1
- 230000008022 sublimation Effects 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- JBQYATWDVHIOAR-UHFFFAOYSA-N tellanylidenegermanium Chemical compound [Te]=[Ge] JBQYATWDVHIOAR-UHFFFAOYSA-N 0.000 description 1
- GZCRRIHWUXGPOV-UHFFFAOYSA-N terbium atom Chemical compound [Tb] GZCRRIHWUXGPOV-UHFFFAOYSA-N 0.000 description 1
- FRNOGLGSGLTDKL-UHFFFAOYSA-N thulium atom Chemical compound [Tm] FRNOGLGSGLTDKL-UHFFFAOYSA-N 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052724 xenon Inorganic materials 0.000 description 1
- FHNFHKCVQCLJFQ-UHFFFAOYSA-N xenon atom Chemical compound [Xe] FHNFHKCVQCLJFQ-UHFFFAOYSA-N 0.000 description 1
- NAWDYIZEMPQZHO-UHFFFAOYSA-N ytterbium Chemical compound [Yb] NAWDYIZEMPQZHO-UHFFFAOYSA-N 0.000 description 1
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- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
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Description
トランジスタを用いた半導体装置に関する。または、その駆動方法に関する。
シフトレジスタ等の半導体装置を、ｐチャネル型トランジスタ及びｎチャネル型トランジスタの両方を用いて構成するよりも、例えばｎチャネル型トランジスタのみを用いて構成する等、単極性のトランジスタを用いて構成することによって、作製工程を簡略化することができる。単極性のトランジスタを用いて構成され、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）と同様の機能を有する回路は、ユニポーラＣＭＯＳとも言われる。単極性のトランジスタを用いて構成されたシフトレジスタは、例えば特許文献１に開示されている。
図７は、特許文献１に開示されたシフトレジスタの一部の構成を示す回路図である。シフトレジスタは、図７に記載した段８０を複数設け、縦続接続（カスケード接続）した構成とすることができる。段８０は、トランジスタ８１、トランジスタ８２、トランジスタ８３、トランジスタ８４、容量素子８５を有する。段８０に含まれるトランジスタ（トランジスタ８１乃至トランジスタ８４）は、全てｎチャネル型トランジスタとすることができる。こうして、シフトレジスタに含まれるトランジスタの全てをｎチャネル型トランジスタとすることができる。
段８０において、トランジスタ８１のドレインは端子Ｃ１に接続され、クロック信号ＣＬＫが入力される。トランジスタ８１のソースは、出力端子ＯＵＴ及びトランジスタ８２のドレインに接続される。出力端子ＯＵＴから出力される信号が段８０の出力信号となる。トランジスタ８１のゲートはトランジスタ８３のソースに接続される。トランジスタ８２のソースは端子ＶＳＳに接続され、低電源電位（例えば、接地電位等）が与えられる。トランジスタ８２のゲートは端子Ｃ２に接続され、クロック反転信号ＣＬＫＢが入力される。なお、クロック反転信号ＣＬＫＢは前述のクロック信号ＣＬＫの反転信号（論理値が反転した信号）である。トランジスタ８３のゲートとドレインは入力端子ＩＮに接続される。入力端子ＩＮには１段前の段８０の出力信号が入力される。トランジスタ８３のソースはトランジスタ８４のドレインと接続される。トランジスタ８４のソースは端子ＶＳＳに接続され、低電源電位（例えば、接地電位等）が与えられる。トランジスタ８４のゲートは後段（１段後）の段８０の出力端子ＯＵＴと接続される。容量素子８５は、トランジスタ８１のゲートとソースの間に設けられる。
段８０において、出力信号のハイレベル電位はクロック信号ＣＬＫのハイレベル電位となり、出力信号のローレベル電位は低電源電位となる。段８０を複数有するシフトレジスタは、複数の段８０から順に出力される出力信号を用いて複数の負荷を駆動する。例えば、シフトレジスタを表示装置の走査線駆動回路に用いた場合には、当該負荷は走査線及び当該走査線に接続された素子等に相当する。
特許文献１に開示されたシフトレジスタでは、出力信号のハイレベル電位はクロック信号ＣＬＫのハイレベル電位となる。つまり、クロック信号ＣＬＫのハイレベル電位によって、負荷（シフトレジスタによって駆動される素子やシフトレジスタから信号が入力される配線等に相当）を駆動する構成である。そのため、クロック信号ＣＬＫを生成する回路（以下、クロック信号生成回路ともいう。）は大きな電流駆動能力が必要となる。回路の電流駆動能力を大きくするためには、当該回路を構成する素子のサイズ（例えば、トランジスタのチャネル幅やチャネル長）を大きくする、大きなサイズの素子で構成されるバッファを設ける等が必要となり、回路面積が増大する。そこで本発明は、電流駆動能力がより小さなクロック信号生成回路を適用することが可能なシフトレジスタを提供することを課題の一つとする。
なお、この課題の記載は、他の課題の存在を妨げるものではない。これ以外の課題は、明細書、図面、特許請求の範囲などの記載から、自ずと明らかとなるものであり、明細書、図面、特許請求の範囲などの記載から、これ以外の課題を抽出することが可能である。
本発明の半導体装置の一態様は、スイッチと、導通状態となった当該スイッチを介して入力信号が入力端子に入力される論理回路と、を有する。なお、論理回路とは、入力端子（入力端子が複数ある場合は、複数の入力端子のうちの１つに相当）に入力される信号の論理値を反転して出力端子から出力する回路（例えば、インバータ回路）を示す。スイッチは、その導通状態又は非導通状態がクロック信号（またはその反転信号）によって選択される。一方、論理回路は、配線（以下、高電源線ともいう）から高電源電位が供給され、また、別の配線（以下、低電源線ともいう）から低電源電位が供給され、高電源線と出力端子との電気的接続、及び／または、低電源線と出力端子との電気的接続を選択することによって、入力端子（入力端子が複数ある場合は、複数の入力端子のうちの１つに相当）に入力される信号の論理値を反転して出力端子から出力する。そして、論理回路の出力を半導体装置の出力とする。こうして、半導体装置によって駆動される負荷（例えば、バスラインや、バスラインに接続された素子等）は、高電源線または低電源線と電気的に接続されて駆動される。なお、クロック信号生成回路は、半導体装置に含まれてもよいし、半導体装置の外部回路であってもよい。また、負荷を含めて半導体装置としてもよい。
ここで、半導体装置を構成するトランジスタの全ては、同一導電型とすることができる。つまり、スイッチ及び論理回路を構成するトランジスタの全ては、同一導電型とすることができる。この場合に、論理回路はブートストラップ回路を有し、当該ブートストラップ回路を用いて出力信号を補正する構成とする。つまり、半導体装置を構成するトランジスタの全てをｎチャネル型トランジスタとし、論理回路は、入力信号がハイレベル電位の場合には、出力端子から低電源電位を出力し、入力信号がローレベル電位の場合には、ブートストラップ回路を用いて出力端子の電位を上昇させることにより出力端子から高電源電位を出力する構成とすることができる。または、半導体装置を構成するトランジスタの全てをｐチャネル型トランジスタとし、論理回路は、入力信号がローレベル電位の場合には、出力端子から高電源電位を出力し、入力信号がハイレベル電位の場合には、ブートストラップ回路を用いて出力端子の電位を低下させることにより出力端子から低電源電位を出力する構成とすることができる。
更に、論理回路は、複数の入力端子（入力信号が入力される入力端子と、前記入力信号の論理値が反転した信号が入力される反転入力端子）を有する構成とすることができる。そして、高電源線及び低電源線の一方と出力端子との電気的接続を反転入力端子に入力される信号によって制御し、高電源線及び低電源線の他方と出力端子との電気的接続を入力端子に入力される信号によって制御することによって、入力端子に入力された入力信号の論理値を反転して出力端子から出力する構成とすることができる。例えば、論理回路を構成するトランジスタがｎチャネル型トランジスタの場合には、高電源線と出力端子との間に設けられたトランジスタのゲートを反転入力端子と電気的に接続し、当該反転入力端子に入力される信号によって当該トランジスタのオン状態又はオフ状態を制御し、低電源線と出力端子との間に設けられた別のトランジスタのゲートを入力端子と電気的に接続し、当該入力端子に入力される信号によって当該トランジスタのオン状態又はオフ状態を制御することによって、入力端子に入力された入力信号の論理値を反転して出力端子から出力する構成とすることができる。または例えば、論理回路を構成するトランジスタがｐチャネル型トランジスタの場合には、低電源線と出力端子との間に設けられたトランジスタのゲートを反転入力端子と電気的に接続し、当該反転入力端子に入力される信号によって当該トランジスタのオン状態又はオフ状態を制御し、高電源線と出力端子との間に設けられた別のトランジスタのゲートを入力端子と電気的に接続し、当該入力端子に入力される信号によって当該トランジスタのオン状態又はオフ状態を制御することによって、入力端子に入力された入力信号の論理値を反転して出力端子から出力する構成とすることができる。
また、半導体装置に含まれるトランジスタは、チャネルが形成される半導体層と、半導体層を挟んで設けられた一対のゲート電極とを有し、一対のゲート電極の一方は半導体層と第１のゲート絶縁層を介して重畳し、一対のゲート電極の他方は、半導体層と第２のゲート絶縁層を介して重畳する構成とすることができる。ここで、一対のゲート電極の一方を当該トランジスタのゲートとする。一対のゲート電極の他方をバックゲートとも呼ぶ。一対のゲート電極の他方（バックゲート）は、当該トランジスタのソースと電気的に接続することができる。または、当該トランジスタがｎチャネル型トランジスタの場合に、一対のゲート電極の他方（バックゲート）は低電源線と電気的に接続することができる。当該トランジスタがｐチャネル型トランジスタの場合に、一対のゲート電極の他方（バックゲート）は高電源線と電気的に接続することができる。なお、一対のゲート電極の一方（ゲート）と他方（バックゲート）とを電気的に接続し、当該トランジスタのゲートとしてもよい。
なお、半導体装置に含まれる複数のトランジスタそれぞれは、チャネルが形成される半導体層と、半導体層を挟んで設けられた一対のゲート電極とを有し、一対のゲート電極の一方は半導体層と第１のゲート絶縁層を介して重畳し、一対のゲート電極の他方は、半導体層と第２のゲート絶縁層を介して重畳する構成とする。そして、半導体装置に含まれる複数のトランジスタのうちいくつかは、一対のゲート電極の一方をゲートとし、一対のゲート電極の他方をバックゲートとし、半導体装置に含まれる複数のトランジスタのうち他のトランジスタは、一対のゲート電極の一方をバックゲートとし、一対のゲート電極の他方をゲートとしてもよい。つまり、半導体装置に含まれる複数のトランジスタのうち、いくつかと、その他のトランジスタとで、「ゲート」と「バックゲート」との位置関係を逆とすることが可能である。例えば、半導体装置に含まれる複数のトランジスタのうちいくつかを、半導体層の下方にゲートが設けられたボトムゲート型トランジスタとし、半導体装置に含まれる複数のトランジスタのうち他のトランジスタを、半導体層の上方にゲートが設けられたトップゲート型トランジスタとすることも可能である。そして、バックゲートは、当該トランジスタのソースと電気的に接続することができる。または、当該トランジスタがｎチャネル型トランジスタの場合に、バックゲートは低電源線と電気的に接続することができる。当該トランジスタがｐチャネル型トランジスタの場合に、バックゲートは高電源線と電気的に接続することができる。なお、ゲートとバックゲートとを電気的に接続し、当該トランジスタのゲートとしてもよい。
例えば、本発明の半導体装置の一態様は、スイッチと、導通状態となった前記スイッチを介して入力信号が入力される論理回路と、を有し、スイッチと、論理回路を構成するトランジスタの全ては、ｎチャネル型トランジスタであり、スイッチは、導通状態又は非導通状態がクロック信号によって選択され、論理回路は、ブートストラップ回路と、入力信号が入力される入力端子と、入力信号の論理値が反転した信号が入力される反転入力端子と、出力端子と、を有し、高電源線から高電源電位が供給され、低電源線から低電源電位が供給され、高電源線と出力端子との電気的接続を反転入力端子に入力される信号によって制御し、低電源線と出力端子との電気的接続を入力端子に入力される信号によって制御することによって、入力信号がハイレベル電位の場合には、出力端子から低電源電位を出力し、入力信号がローレベル電位の場合には、ブートストラップ回路を用いて出力端子の電位を上昇させることにより出力端子から高電源電位を出力し、ｎチャネル型トランジスタは、チャネルが形成される半導体層と、半導体層を挟んで設けられた一対のゲート電極とを有し、一対のゲート電極の一方は半導体層と第１のゲート絶縁層を介して重畳し、一対のゲート電極の他方は、半導体層と第２のゲート絶縁層を介して重畳し、一対のゲート電極の他方は、ソースと電気的に接続される。
または例えば、本発明の半導体装置の一態様は、スイッチと、導通状態となった前記スイッチを介して入力信号が入力される論理回路と、を有し、スイッチと、論理回路を構成するトランジスタの全ては、ｐチャネル型トランジスタであり、スイッチは、導通状態又は非導通状態がクロック信号によって選択され、論理回路は、ブートストラップ回路と、入力信号が入力される入力端子と、入力信号の論理値が反転した信号が入力される反転入力端子と、出力端子と、を有し、高電源線から高電源電位が供給され、低電源線から低電源電位が供給され、低電源線と出力端子との電気的接続を反転入力端子に入力される信号によって制御し、高電源線と出力端子との電気的接続を入力端子に入力される信号によって制御することによって、入力信号がローレベル電位の場合には、出力端子から高電源電位を出力し、入力信号がハイレベル電位の場合には、ブートストラップ回路を用いて出力端子の電位を低下させることにより出力端子から低電源電位を出力し、ｐチャネル型トランジスタは、チャネルが形成される半導体層と、半導体層を挟んで設けられた一対のゲート電極とを有し、一対のゲート電極の一方は半導体層と第１のゲート絶縁層を介して重畳し、一対のゲート電極の他方は、半導体層と第２のゲート絶縁層を介して重畳し、一対のゲート電極の他方は、ソースと電気的に接続される。
上記トランジスタのチャネルが形成される半導体層は、酸化物半導体を用いて形成することができる。なお、シリコンを用いて形成してもよい。例えば、非晶質シリコンを用いて形成してもよいし、多結晶シリコンを用いて形成してもよいし、単結晶シリコンを用いて形成してもよい。
本発明の半導体装置の一態様は、表示装置であってもよい。例えば、液晶素子を用いた表示装置や、ＥＬ（エレクトロルミネッセンス）素子等の発光素子を用いた表示装置であってもよい。
本発明の半導体装置の一態様は、イメージセンサであってもよい。
本発明の半導体装置の一態様は、演算回路や記憶装置であってもよい。なお、ＣＰＵ、プログラマブルＬＳＩも演算回路の範疇に含まれるとする。
また、本発明の一態様は、上記半導体装置を用いた電子機器とすることができる。
本発明の半導体装置の一態様では、スイッチと、導通状態となった当該スイッチを介して入力信号が入力端子に入力される論理回路と、を有し、スイッチは、その導通状態又は非導通状態がクロック信号（またはその反転信号）によって選択される。一方、論理回路は、高電源線と出力端子との電気的接続、及び／または、低電源線と出力端子との電気的接続を選択することによって、入力信号の論理値を反転して出力端子から出力する。そして、論理回路の出力を半導体装置の出力とする。こうして、半導体装置によって駆動される負荷は、高電源線または低電源線と電気的に接続されて駆動される。このような構成とすることによって半導体装置は、クロック信号のハイレベル電位（またはローレベル電位）を用いて負荷を駆動しないので、クロック信号生成回路は大きな電流駆動能力を必要としない。そのため、クロック信号生成回路の回路面積を小さくすることができる。
また、半導体装置を構成するトランジスタの全てを、同一導電型とすることによって、半導体装置の作製工程を簡略化することができる。こうして、歩留まりを向上し、コストを削減することができる。この場合に、論理回路はブートストラップ回路を用いて出力信号を補正する構成とする。こうして、単極性のトランジスタを用いて構成される論理回路であっても、電源電圧（高電源電位と低電源電位の差分に相当）に（概略）等しい振幅電圧の出力信号が得られる。
更に、論理回路は、複数の入力端子（入力信号が入力される入力端子と、前記入力信号の論理値が反転した信号が入力される反転入力端子）を有し、高電源線及び低電源線の一方と出力端子との電気的接続を反転入力端子に入力される信号によって制御し、高電源線及び低電源線の他方と出力端子との電気的接続を入力端子に入力される信号によって制御することによって、入力端子に入力された入力信号の論理値を反転して出力端子から出力する構成とすることができる。こうして、単極性のトランジスタを用いて構成される論理回路であっても、高電源線と出力端子の間に設けられたトランジスタ、及び、低電源線と出力端子の間に設けられたトランジスタのうちの一方がオン状態のときに、他方をオフ状態とすることができる。そのため、高電源線と低電源線との間に設けられた回路における貫通電流を抑制することができる。
また、半導体装置に含まれるトランジスタは、チャネルが形成される半導体層と、半導体層を挟んで設けられた一対のゲート電極とを有し、一対のゲート電極の一方は半導体層と第１のゲート絶縁層を介して重畳し、一対のゲート電極の他方は、半導体層と第２のゲート絶縁層を介して重畳する構成とすることができる。一対のゲート電極の他方（バックゲート）は、当該トランジスタのソースと電気的に接続することができる。または、当該トランジスタがｎチャネル型トランジスタの場合に、一対のゲート電極の他方（バックゲート）は低電源線と電気的に接続することができる。当該トランジスタがｐチャネル型トランジスタの場合に、一対のゲート電極の他方（バックゲート）は高電源線と電気的に接続することができる。こうしてトランジスタがノーマリオンとなるのを抑制することができる。そのため、半導体装置が誤動作するのを抑制し、また貫通電流も抑制することができる。
この様にして、単極性のトランジスタを用いてＣＭＯＳと同様の機能を有するユニポーラＣＭＯＳを実現することができる。そして、クロック信号生成回路に大きな電流駆動能力を要求することなく、本発明の半導体装置は、負荷（バスライン等）を駆動することができる。
以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同一部分又は同様な機能を有する部分については同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
なお、図において、大きさ、厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、本発明の実施形態の一態様は、必ずしもそのスケールに限定されない。または、図は、理想的な例を模式的に示したものである。よって、本発明の実施形態の一態様は、図に示す形状などに限定されない。例えば、製造技術による形状のばらつき、誤差による形状のばらつきなどを含むことが可能である。
なお、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電層が、配線及び電極のような複数の構成要素の機能を併せ持っている場合もある。本明細書において電気的に接続とは、このような、一の導電層が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
（実施の形態１）
本実施の形態では、本発明の半導体装置の具体的な一態様について、図１乃至図３を用いて説明する。
本実施の形態では、本発明の半導体装置の具体的な一態様について、図１乃至図３を用いて説明する。
半導体装置は、図１に示す段１０を有する構成とすることができる。段１０は、入力端子ＩＮと、反転入力端子ＩＮＢと、スイッチＳＷ１と、スイッチＳＷ２と、スイッチＳＷ３と、スイッチＳＷ４と、論理回路ＩＮＶ１と、論理回路ＩＮＶ２と、論理回路ＩＮＶ３と、論理回路ＩＮＶ４と、出力端子ＯＵＴと、反転出力端子ＯＵＴＢと、を有する。
論理回路ＩＮＶ１、論理回路ＩＮＶ２、論理回路ＩＮＶ３、論理回路ＩＮＶ４はそれぞれ、入力端子ＩＮと、反転入力端子ＩＮＢと、出力端子ＯＵＴと、を有し、入力端子ＩＮに入力された信号を反転させて出力端子ＯＵＴから出力する。論理回路ＩＮＶ１、論理回路ＩＮＶ２、論理回路ＩＮＶ３、論理回路ＩＮＶ４は、インバータ回路ということもできる。論理回路ＩＮＶ１の出力端子ＯＵＴは、論理回路ＩＮＶ３の入力端子ＩＮ、論理回路ＩＮＶ４の反転入力端子ＩＮＢ、及び出力端子ＯＵＴと接続される。論理回路ＩＮＶ２の出力端子ＯＵＴは、論理回路ＩＮＶ３の反転入力端子ＩＮＢ、論理回路ＩＮＶ４の入力端子ＩＮ、及び反転出力端子ＯＵＴＢと接続される。スイッチＳＷ１、スイッチＳＷ２、スイッチＳＷ３、及びスイッチＳＷ４それぞれは、端子Ａと端子Ｂとの間の導通状態又は非導通状態を端子Ｘに入力される信号によって選択する機能を有する。こうして、スイッチＳＷ１は、入力端子ＩＮと、論理回路ＩＮＶ１の入力端子ＩＮ及び論理回路ＩＮＶ２の反転入力端子ＩＮＢと、の間の導通状態又は非導通状態を端子Ｘに入力される信号によって選択する機能を有する。スイッチＳＷ２は、反転入力端子ＩＮＢと、論理回路ＩＮＶ１の反転入力端子ＩＮＢ及び論理回路ＩＮＶ２の入力端子ＩＮと、の間の導通状態又は非導通状態を端子Ｘに入力される信号によって選択する機能を有する。スイッチＳＷ１及びスイッチＳＷ２の端子Ｘは端子Ｃ１に接続され、端子Ｃ１にはクロック信号及びその反転信号の一方が入力される。スイッチＳＷ３は、論理回路ＩＮＶ３の出力端子ＯＵＴと、論理回路ＩＮＶ１の入力端子ＩＮ及び論理回路ＩＮＶ２の反転入力端子ＩＮＢと、の間の導通状態又は非導通状態を端子Ｘに入力される信号によって選択する機能を有する。スイッチＳＷ４は、論理回路ＩＮＶ４の出力端子ＯＵＴと、論理回路ＩＮＶ１の反転入力端子ＩＮＢ及び論理回路ＩＮＶ２の入力端子ＩＮと、の間の導通状態又は非導通状態を端子Ｘに入力される信号によって選択する機能を有する。スイッチＳＷ３及びスイッチＳＷ４の端子Ｘは端子Ｃ２に接続され、端子Ｃ２にはクロック信号及びその反転信号の他方が入力される。
図１に示した段１０では、クロック信号（またはその反転信号）によってスイッチＳＷ１及びスイッチＳＷ２が導通状態の場合、クロック信号の反転信号（またはクロック信号）によってスイッチＳＷ３及びスイッチＳＷ４は非導通状態となり、クロック信号（またはその反転信号）によってスイッチＳＷ１及びスイッチＳＷ２が非導通状態の場合、クロック信号の反転信号（またはクロック信号）によってスイッチＳＷ３及びスイッチＳＷ４は導通状態となる。そのため、クロック信号に同期して、入力端子ＩＮに入力された信号を保持する機能を有する。よって、図１に示した段１０は、フリップフロップ回路、ラッチ回路と呼ぶこともできる。
論理回路ＩＮＶ１、論理回路ＩＮＶ２、論理回路ＩＮＶ３、及び論理回路ＩＮＶ４のより具体的な構成の一態様について、図２（Ａ）及び図２（Ｂ）を用いて説明する。
論理回路ＩＮＶ１、論理回路ＩＮＶ２、論理回路ＩＮＶ３、及び論理回路ＩＮＶ４はそれぞれ、図２（Ａ）に示す論理回路ＩＮＶとすることができる。図２（Ａ）に示した論理回路ＩＮＶは、トランジスタ１０１と、トランジスタ１０２と、トランジスタ１０３と、容量素子２１１と、を有する。トランジスタ１０１のゲートは電源電位Ｖ１が与えられる電源線Ｖ１と接続され、トランジスタ１０１のドレインは反転入力端子ＩＮＢと接続され、トランジスタ１０１のソースはトランジスタ１０２のゲートと接続され、トランジスタ１０２のドレインは電源電位Ｖ１が与えられる電源線Ｖ１と接続され、トランジスタ１０２のソースは出力端子ＯＵＴと接続され、トランジスタ１０３のゲートは入力端子ＩＮと接続され、トランジスタ１０３のソースは電源電位Ｖ１とは異なる電源電位Ｖ２が与えられる電源線Ｖ２と接続され、トランジスタ１０３のドレインは出力端子ＯＵＴと接続される。容量素子２１１の一対の電極のうちの一方はトランジスタ１０２のゲートと接続され、容量素子２１１の一対の電極のうちに他方はトランジスタ１０２のソースと接続される。なお、容量素子２１１を設ける代わりに、トランジスタ１０２の寄生容量等を積極的に利用することもできる。
トランジスタ１０１、トランジスタ１０２及びトランジスタ１０３は、同一導電型のトランジスタとすることができる。トランジスタ１０１、トランジスタ１０２及びトランジスタ１０３をｎチャネル型トランジスタとした場合、電源電位Ｖ１は電源電位Ｖ２よりも高くする。また、電源電位Ｖ２は、例えば接地電位とする。つまり、電源電位Ｖ１を高電源電位とし、電源電位Ｖ２を低電源電位とする。トランジスタ１０１、トランジスタ１０２及びトランジスタ１０３をｐチャネル型トランジスタとした場合、電源電位Ｖ１は電源電位Ｖ２よりも低くする。また、電源電位Ｖ１は、例えば接地電位とする。つまり、電源電位Ｖ１を低電源電位とし、電源電位Ｖ２を高電源電位とする。
トランジスタ１０１、トランジスタ１０２及びトランジスタ１０３それぞれは、チャネルが形成される半導体層と、半導体層を挟んで設けられた一対のゲート電極とを有し、一対のゲート電極の一方は半導体層と第１のゲート絶縁層を介して重畳し、一対のゲート電極の他方は、半導体層と第２のゲート絶縁層を介して重畳する構成とすることができる。ここで、一対のゲート電極の一方を当該トランジスタのゲートとする。一対のゲート電極の他方をバックゲートとも呼ぶ。一対のゲート電極の他方（バックゲート）は、当該トランジスタのソースと接続することができる。図２（Ａ）では、トランジスタ１０１、トランジスタ１０２及びトランジスタ１０３それぞれが、ゲートとバックゲートとを有し、バックゲートがソースと接続されている構成を模式的に示している。なお、一対のゲート電極の他方（バックゲート）は電源線Ｖ２と接続することもできる。つまり、当該トランジスタがｎチャネル型トランジスタの場合に、一対のゲート電極の他方（バックゲート）を低電源線と接続し、当該トランジスタがｐチャネル型トランジスタの場合に、一対のゲート電極の他方（バックゲート）を高電源線と接続することもできる。こうして各トランジスタ（トランジスタ１０１、トランジスタ１０２及びトランジスタ１０３）がノーマリオンとなるのを抑制することができる。
なお、トランジスタ１０１、トランジスタ１０２及びトランジスタ１０３のうちいくつかは、一対のゲート電極の一方をゲートとし、一対のゲート電極の他方をバックゲートとし、トランジスタ１０１、トランジスタ１０２及びトランジスタ１０３のうち他のトランジスタは、一対のゲート電極の一方をバックゲートとし、一対のゲート電極の他方をゲートとしてもよい。例えば、トランジスタ１０２は一対のゲート電極の一方をゲートとし、一対のゲート電極の他方をバックゲートとし、トランジスタ１０３は一対のゲート電極の一方をバックゲートとし、一対のゲート電極の他方をゲートとしてもよい。つまり、トランジスタ１０２とトランジスタ１０３とで、「ゲート」と「バックゲート」との位置関係を逆とすることが可能である。例えば、トランジスタ１０２とトランジスタ１０３の一方を半導体層の下方にゲートが設けられたボトムゲート型トランジスタとし、トランジスタ１０２とトランジスタ１０３の他方を半導体層の上方にゲートが設けられたトップゲート型トランジスタとすることも可能である。そして、バックゲートは、当該トランジスタのソースと電気的に接続することができる。または、当該トランジスタがｎチャネル型トランジスタの場合に、バックゲートは低電源線と電気的に接続することができる。当該トランジスタがｐチャネル型トランジスタの場合に、バックゲートは高電源線と電気的に接続することができる。
図２（Ａ）に示した論理回路ＩＮＶの動作について説明する。
まず、トランジスタ１０１、トランジスタ１０２及びトランジスタ１０３がｎチャネル型トランジスタである場合の動作について説明する。入力端子ＩＮにハイレベル電位が入力され、反転入力端子ＩＮＢにローレベル電位が入力された際、トランジスタ１０３はオン状態となり、且つトランジスタ１０２はオフ状態となる。こうして、出力端子ＯＵＴは電源線Ｖ２と接続されて、出力端子ＯＵＴから電源電位Ｖ２（低電源電位）が出力される。入力端子ＩＮにローレベル電位が入力され、反転入力端子ＩＮＢにハイレベル電位が入力された際、トランジスタ１０３はオフ状態となり、且つトランジスタ１０２はオン状態となる。こうして、出力端子ＯＵＴは電源線Ｖ１と接続される。ここで、反転入力端子ＩＮＢにハイレベル電位が入力されることによってトランジスタ１０１のソースの電位が所定の電位（トランジスタ１０１のゲートの電位である電源電位Ｖ１に対してトランジスタ１０１の閾値電圧分低い電位）となると、トランジスタ１０１はオフ状態となり、そのソースはフローティング状態となる。そして、その後もトランジスタ１０２のソースの電位が上昇し続けることにより、容量素子２１１による容量結合によってトランジスタ１０２のゲートの電位が上昇する。こうして、出力端子ＯＵＴの電位は電源電位Ｖ１（またはそれに近い電位）に引き上げられ、出力端子ＯＵＴから電源電位Ｖ１（高電源電位）が出力される。つまり、図２（Ａ）に示した論理回路ＩＮＶは、ブートストラップ回路を有するということもできる。
次いで、トランジスタ１０１、トランジスタ１０２及びトランジスタ１０３がｐチャネル型トランジスタである場合の動作について説明する。入力端子ＩＮにローレベル電位が入力され、反転入力端子ＩＮＢにハイレベル電位が入力された際、トランジスタ１０３はオン状態となり、且つトランジスタ１０２はオフ状態となる。こうして、出力端子ＯＵＴは電源線Ｖ２と接続されて、出力端子ＯＵＴから電源電位Ｖ２（高電源電位）が出力される。入力端子ＩＮにハイレベル電位が入力され、反転入力端子ＩＮＢにローレベル電位が入力された際、トランジスタ１０３はオフ状態となり、且つトランジスタ１０２はオン状態となる。こうして、出力端子ＯＵＴは電源線Ｖ１と接続される。ここで、反転入力端子ＩＮＢにローレベル電位が入力されることによってトランジスタ１０１のソースの電位が所定の電位（トランジスタ１０１のゲートの電位である電源電位Ｖ１に対してトランジスタ１０１の閾値電圧分高い電位）となると、トランジスタ１０１はオフ状態となり、そのソースはフローティング状態となる。そして、その後もトランジスタ１０２のソースの電位が低下し続けることにより、容量素子２１１による容量結合によってトランジスタ１０２のゲートの電位が低下する。こうして、出力端子ＯＵＴの電位は電源電位Ｖ１（またはそれに近い電位）に引き下げられ、出力端子ＯＵＴから電源電位Ｖ１（低電源電位）が出力される。つまり、図２（Ａ）に示した論理回路ＩＮＶは、ブートストラップ回路を有するということもできる。
論理回路ＩＮＶ１、及び論理回路ＩＮＶ２はそれぞれ、図２（Ａ）に示す論理回路ＩＮＶとし、論理回路ＩＮＶ３、及び論理回路ＩＮＶ４は、図２（Ｂ）に示す論理回路ＩＮＶとすることもできる。図２（Ｂ）に示した論理回路ＩＮＶは、トランジスタ１０４と、トランジスタ１０５と、を有する。トランジスタ１０４のゲートは反転入力端子ＩＮＢと接続され、トランジスタ１０４のドレインは電源電位Ｖ１が与えられる電源線Ｖ１と接続され、トランジスタ１０４のソースは出力端子ＯＵＴと接続され、トランジスタ１０５のゲートは入力端子ＩＮと接続され、トランジスタ１０５のソースは電源電位Ｖ１とは異なる電源電位Ｖ２が与えられる電源線Ｖ２と接続され、トランジスタ１０５のドレインは、出力端子ＯＵＴと接続される。
トランジスタ１０４及びトランジスタ１０５は、同一導電型のトランジスタとすることができる。トランジスタ１０４及びトランジスタ１０５をｎチャネル型トランジスタとした場合、電源電位Ｖ１は電源電位Ｖ２よりも高くする。また、電源電位Ｖ２は、例えば接地電位とする。つまり、電源電位Ｖ１を高電源電位とし、電源電位Ｖ２を低電源電位とする。トランジスタ１０４及びトランジスタ１０５をｐチャネル型トランジスタとした場合、電源電位Ｖ１は電源電位Ｖ２よりも低くする。また、電源電位Ｖ１は、例えば接地電位とする。つまり、電源電位Ｖ１を低電源電位とし、電源電位Ｖ２を高電源電位とする。
トランジスタ１０４及びトランジスタ１０５それぞれは、チャネルが形成される半導体層と、半導体層を挟んで設けられた一対のゲート電極とを有し、一対のゲート電極の一方は半導体層と第１のゲート絶縁層を介して重畳し、一対のゲート電極の他方は、半導体層と第２のゲート絶縁層を介して重畳する構成とすることができる。ここで、一対のゲート電極の一方を当該トランジスタのゲートとする。一対のゲート電極の他方をバックゲートとも呼ぶ。一対のゲート電極の他方（バックゲート）は、当該トランジスタのソースと接続することができる。図２（Ｂ）では、トランジスタ１０４及びトランジスタ１０５それぞれが、ゲートとバックゲートとを有し、バックゲートがソースと接続されている構成を模式的に示している。なお、一対のゲート電極の他方（バックゲート）は電源線Ｖ２と接続することもできる。つまり、当該トランジスタがｎチャネル型トランジスタの場合に、一対のゲート電極の他方（バックゲート）を低電源線と接続し、当該トランジスタがｐチャネル型トランジスタの場合に、一対のゲート電極の他方（バックゲート）を高電源線と接続することもできる。こうして各トランジスタ（トランジスタ１０４及びトランジスタ１０５）がノーマリオンとなるのを抑制することができる。
なお、トランジスタ１０４及びトランジスタ１０５のうち一方は、一対のゲート電極の一方をゲートとし、一対のゲート電極の他方をバックゲートとし、トランジスタ１０４及びトランジスタ１０５のうち他方は、一対のゲート電極の一方をバックゲートとし、一対のゲート電極の他方をゲートとしてもよい。例えば、トランジスタ１０４は一対のゲート電極の一方をゲートとし、一対のゲート電極の他方をバックゲートとし、トランジスタ１０５は一対のゲート電極の一方をバックゲートとし、一対のゲート電極の他方をゲートとしてもよい。つまり、トランジスタ１０４とトランジスタ１０５とで、「ゲート」と「バックゲート」との位置関係を逆とすることが可能である。例えば、トランジスタ１０４とトランジスタ１０５の一方を半導体層の下方にゲートが設けられたボトムゲート型トランジスタとし、トランジスタ１０４とトランジスタ１０５の他方を半導体層の上方にゲートが設けられたトップゲート型トランジスタとすることも可能である。そして、バックゲートは、当該トランジスタのソースと電気的に接続することができる。または、当該トランジスタがｎチャネル型トランジスタの場合に、バックゲートは低電源線と電気的に接続することができる。当該トランジスタがｐチャネル型トランジスタの場合に、バックゲートは高電源線と電気的に接続することができる。
図２（Ｂ）に示した論理回路ＩＮＶの動作について説明する。
まず、トランジスタ１０４及びトランジスタ１０５がｎチャネル型トランジスタである場合の動作について説明する。入力端子ＩＮにハイレベル電位が入力され、反転入力端子ＩＮＢにローレベル電位が入力された際、トランジスタ１０４はオフ状態となり、且つトランジスタ１０５はオン状態となる。こうして、出力端子ＯＵＴは電源線Ｖ２と接続されて、出力端子ＯＵＴから電源電位Ｖ２（低電源電位）が出力される。入力端子ＩＮにローレベル電位が入力され、反転入力端子ＩＮＢにハイレベル電位が入力された際、トランジスタ１０４はオン状態となり、且つトランジスタ１０５はオフ状態となる。こうして、出力端子ＯＵＴは電源線Ｖ１と接続される。しかし、出力端子ＯＵＴから出力される電位は、反転入力端子ＩＮＢに入力されるハイレベル電位（例えば、電源電位Ｖ１）よりもトランジスタ１０４の閾値電圧分低い電位よりも高くすることができない。
次いで、トランジスタ１０４及びトランジスタ１０５がｐチャネル型トランジスタである場合の動作について説明する。入力端子ＩＮにローレベル電位が入力され、反転入力端子ＩＮＢにハイレベル電位が入力された際、トランジスタ１０４はオフ状態となり、且つトランジスタ１０５はオン状態となる。こうして、出力端子ＯＵＴは電源線Ｖ２と接続されて、出力端子ＯＵＴから電源電位Ｖ２（高電源電位）が出力される。入力端子ＩＮにハイレベル電位が入力され、反転入力端子ＩＮＢにローレベル電位が入力された際、トランジスタ１０４はオン状態となり、且つトランジスタ１０５はオフ状態となる。こうして、出力端子ＯＵＴは電源線Ｖ１と接続される。しかし、出力端子ＯＵＴから出力される電位は、反転入力端子ＩＮＢに入力されるローレベル電位（例えば、電源電位Ｖ１）よりもトランジスタ１０４の閾値電圧分高い電位よりも低くすることができない。
以上のように、図２（Ｂ）に示した論理回路ＩＮＶも、入力端子ＩＮに入力された信号の論理値を反転して出力端子ＯＵＴから出力する回路であり、インバータ回路ということもできる。但し、ブートストラップ回路を有さない。そのため、図２（Ｂ）に示した論理回路ＩＮＶは、電源電圧（高電源電位と低電源電位の差分に相当、つまり｜Ｖ１−Ｖ２｜に相当）に等しい、所定の振幅の出力信号を出力することができない。しかしながら、図２（Ａ）に示したブートストラップ回路を有する構成の論理回路ＩＮＶよりも回路構成を簡略化することができる。
ここで、図１において、論理回路ＩＮＶ３の出力及び論理回路ＩＮＶ４の出力は、スイッチＳＷ３及びスイッチＳＷ４を介して、論理回路ＩＮＶ１及び論理回路ＩＮＶ２に入力され、論理回路ＩＮＶ１の出力信号及び論理回路ＩＮＶ２の出力信号が各段の出力端子ＯＵＴ及び反転出力端子ＯＵＴＢからの出力信号となる。そのため、論理回路ＩＮＶ３及び論理回路ＩＮＶ４が、電源電圧（高電源電位と低電源電位の差分に相当、つまり｜Ｖ１−Ｖ２｜に相当）に（概略）等しい振幅の出力信号を出力することができなくても、論理回路ＩＮＶ３の出力及び論理回路ＩＮＶ４の出力は論理回路ＩＮＶ１及び論理回路ＩＮＶ２によって増幅され、段１０の出力端子ＯＵＴ及び反転出力端子ＯＵＴＢからは電源電圧（高電源電位と低電源電位の差分に相当、つまり｜Ｖ１−Ｖ２｜に相当）に（概略）等しい振幅の出力信号が出力される。こうして、半導体装置の回路構成をより簡略化しつつ、所定の振幅の信号を出力可能な半導体装置が得られる。
図１において、スイッチＳＷ１及びスイッチＳＷ２それぞれは、図２（Ｃ）に示すようにトランジスタ１０６を用いて構成したスイッチＳＷとすることができる。トランジスタ１０６のゲートは端子Ｘと接続され、トランジスタ１０６のソース及びドレインの一方は端子Ａと接続され、ソース及びドレインの他方は端子Ｂと接続される構成とすることができる。トランジスタ１０６は、チャネルが形成される半導体層と、半導体層を挟んで設けられた一対のゲート電極とを有し、一対のゲート電極の一方は半導体層と第１のゲート絶縁層を介して重畳し、一対のゲート電極の他方は、半導体層と第２のゲート絶縁層を介して重畳する構成とすることができる。ここで、一対のゲート電極の一方を当該トランジスタのゲートとする。一対のゲート電極の他方をバックゲートとも呼ぶ。一対のゲート電極の他方（バックゲート）は、電源線Ｖ２と接続することができる。図２（Ｃ）では、トランジスタ１０６が、ゲートとバックゲートとを有し、バックゲートが電源線Ｖ２と接続されている構成を模式的に示している。つまり、当該トランジスタがｎチャネル型トランジスタの場合に、一対のゲート電極の他方（バックゲート）を低電源線と接続し、当該トランジスタがｐチャネル型トランジスタの場合に、一対のゲート電極の他方（バックゲート）を高電源線と接続することもできる。なお、トランジスタ１０６において、一対のゲート電極の他方（バックゲート）が、当該トランジスタのソースと接続される構成とすることもできる。こうしてトランジスタ１０６がノーマリオンとなるのを抑制することができる。
図１において、スイッチＳＷ３及びスイッチＳＷ４それぞれは、図２（Ｄ）に示すようにトランジスタ１０７を用いて構成したスイッチＳＷとすることができる。トランジスタ１０７のゲートは端子Ｘと接続され、トランジスタ１０７のソース及びドレインの一方は端子Ａと接続され、ソース及びドレインの他方は端子Ｂと接続される構成とすることができる。トランジスタ１０７は、チャネルが形成される半導体層と、半導体層を挟んで設けられた一対のゲート電極とを有し、一対のゲート電極の一方は半導体層と第１のゲート絶縁層を介して重畳し、一対のゲート電極の他方は、半導体層と第２のゲート絶縁層を介して重畳する構成とすることができる。ここで、一対のゲート電極の一方を当該トランジスタのゲートとする。一対のゲート電極の他方をバックゲートとも呼ぶ。図２（Ｄ）では、トランジスタ１０７が、ゲートとバックゲートとを有し、バックゲートが電源線Ｖ２と接続されている構成を模式的に示している。つまり、当該トランジスタがｎチャネル型トランジスタの場合に、一対のゲート電極の他方（バックゲート）を低電源線と接続し、当該トランジスタがｐチャネル型トランジスタの場合に、一対のゲート電極の他方（バックゲート）を高電源線と接続することもできる。なお、トランジスタ１０７において、一対のゲート電極の他方（バックゲート）が、当該トランジスタのソースと接続される構成とすることもできる。こうしてトランジスタ１０７がノーマリオンとなるのを抑制することができる。
ここで、スイッチは論理回路よりも電流駆動能力が小さくても良いため、スイッチを構成するトランジスタのサイズは、論理回路を構成するトランジスタのサイズよりも小さくすることができる。つまり、トランジスタ１０６及びトランジスタ１０７のチャネル幅（以下、Ｗ、ゲート幅ともいう）（または、チャネル長（以下、Ｌ、ゲート長ともいう）に対するチャネル幅の比（Ｗ／Ｌ））は、トランジスタ１０１、トランジスタ１０２、トランジスタ１０３、トランジスタ１０４及びトランジスタ１０５のいずれか又は全てのチャネル幅（Ｗ）（または、チャネル長（Ｌ）に対するチャネル幅の比（Ｗ／Ｌ））よりも小さくすることができる。こうして、半導体装置の高精細化、小型化を図ることができる。
論理回路ＩＮＶ３及び論理回路ＩＮＶ４は、出力端子ＯＵＴに接続される負荷を直接駆動しないため、論理回路ＩＮＶ１及び論理回路ＩＮＶ２よりも電流駆動能力が小さくても良い。そのため、論理回路ＩＮＶ３及び論理回路ＩＮＶ４を構成するトランジスタ（トランジスタ１０１、トランジスタ１０２及びトランジスタ１０３、特にトランジスタ１０２及びトランジスタ１０３、または、トランジスタ１０４及びトランジスタ１０５）のチャネル幅（Ｗ）（または、チャネル長（Ｌ）に対するチャネル幅の比（Ｗ／Ｌ））は、論理回路ＩＮＶ１及び論理回路ＩＮＶ２を構成するトランジスタ（トランジスタ１０１、トランジスタ１０２及びトランジスタ１０３、特にトランジスタ１０２及びトランジスタ１０３）のチャネル幅（Ｗ）（または、チャネル長（Ｌ）に対するチャネル幅の比（Ｗ／Ｌ））よりも小さくすることができる。こうして、半導体装置の高精細化、小型化を図ることができる。
図２（Ａ）に示した論理回路ＩＮＶにおいて、トランジスタ１０１は出力端子ＯＵＴに接続される負荷を直接駆動しないため、トランジスタ１０２及びトランジスタ１０３よりも電流駆動能力が小さくても良い。そのため、トランジスタ１０１のチャネル幅（Ｗ）（または、チャネル長（Ｌ）に対するチャネル幅の比（Ｗ／Ｌ））は、トランジスタ１０２及びトランジスタ１０３のチャネル幅（Ｗ）（または、チャネル長（Ｌ）に対するチャネル幅の比（Ｗ／Ｌ））よりも小さくすることができる。
本発明の半導体装置の一態様は、図１に示した段１０を複数有する構成とすることができる。例えば、図３に示す様に、半導体装置１００は段１０を複数有し、複数の段１０は、入力端子ＩＮが前段の出力端子ＯＵＴと接続され、且つ反転入力端子ＩＮＢが前段の反転出力端子ＯＵＴＢと接続されるように縦続接続（カスケード接続）される構成とすることができる。ここで、複数の段１０の隣接する段において、端子Ｃ１に入力される信号の論理値を異ならせることができる（つまり、複数の段１０の隣接する段において、端子Ｃ２に入力される信号の論理値を異ならせることができる）。例えば、ある段１０において、端子Ｃ１にはクロック信号を入力し、端子Ｃ２にはクロック反転信号を入力し、当該段１０に隣接する段１０において、端子Ｃ１にはクロック反転信号を入力し端子Ｃ２にはクロック信号を入力することができる。図３では、クロック信号をＣＬＫで示し、その反転信号をＣＬＫＢで示している。また、縦続接続された複数の段１０のうち最初の段の入力端子ＩＮ及び反転入力端子ＩＮＢには、互いに反転した信号が入力される構成とすることができる。図３では、最初の段の入力端子ＩＮに信号ＳＰが入力され、反転入力端子ＩＮＢには信号ＳＰの反転信号ＳＰＢが入力されている。
図３に示す半導体装置１００は、クロック信号に同期して最初の段の入力端子ＩＮに入力された信号を各段１０に順に保持する機能を有する。よって、半導体装置１００はシフトレジスタということもできる。信号ＳＰはスタートパルスということもできる。半導体装置１００は、クロック信号ＣＬＫに同期してスタートパルスを順にシフトし、出力ＳＲ１、ＳＲ２、ＳＲ３、として出力する機能を有する。半導体装置１００は、出力ＳＲ１、ＳＲ２、ＳＲ３、によって負荷を駆動することができる。なお、出力ＳＲ１、ＳＲ２、ＳＲ３、は、各段１０の出力端子ＯＵＴからの出力信号としたがこれに限定されない。例えば、出力ＳＲ１、ＳＲ２、ＳＲ３、として、各段１０の反転出力端子ＯＵＴＢからの出力信号を用いてもよい。また更に、偶数番目の段１０の出力ＳＲ２、ＳＲ４、ＳＲ６、のみを半導体装置１００の出力として用い、負荷を駆動してもよい。
本実施の形態において示した半導体装置では、スイッチ（スイッチＳＷ１、スイッチＳＷ２、スイッチＳＷ３、スイッチＳＷ４）と、導通状態となった当該スイッチを介して入力信号が入力端子に入力される論理回路（論理回路ＩＮＶ１、論理回路ＩＮＶ２、論理回路ＩＮＶ３、論理回路ＩＮＶ４）と、を有し、スイッチは、その導通状態又は非導通状態がクロック信号（またはその反転信号）によって選択される。一方、論理回路は、高電源線と出力端子との接続、及び、低電源線と出力端子との接続を選択することによって、入力信号の論理値を反転して出力端子から出力する。そして、論理回路の出力を半導体装置の出力とする。こうして、半導体装置によって駆動される負荷は、高電源線または低電源線と接続されて駆動される。このような構成とすることによって半導体装置は、クロック信号のハイレベル電位（またはローレベル電位）を用いて負荷を駆動しないので、クロック信号生成回路は大きな電流駆動能力を必要としない。そのため、クロック信号生成回路の回路面積を小さくすることができる。
また、半導体装置を構成するトランジスタの全てを、同一導電型とすることによって、半導体装置の作製工程を簡略化することができる。こうして、歩留まりを向上し、コストを削減することができる。この場合に、論理回路（論理回路ＩＮＶ１、論理回路ＩＮＶ２、論理回路ＩＮＶ３、及び論理回路ＩＮＶ４の全て、または論理回路ＩＮＶ３及び論理回路ＩＮＶ４のみ）はブートストラップ回路を用いて出力信号を補正する構成とする。こうして、単極性のトランジスタを用いて構成される論理回路であっても、電源電圧（高電源電位と低電源電位の差分に相当）に（概略）等しい振幅電圧の出力信号が得られる。
更に、論理回路は、複数の入力端子（入力信号が入力される入力端子と、前記入力信号の論理値が反転した信号が入力される反転入力端子）を有し、高電源線及び低電源線の一方と出力端子との接続を反転入力端子に入力される信号によって制御し、高電源線及び低電源線の他方と出力端子との接続を入力端子に入力される信号によって制御することによって、入力端子に入力された入力信号の論理値を反転して出力端子から出力する構成とすることができる。こうして、単極性のトランジスタを用いて構成される論理回路であっても、高電源線と出力端子の間に設けられたトランジスタ、及び、低電源線と出力端子の間に設けられたトランジスタのうちの一方がオン状態のときに、他方をオフ状態とすることができる。そのため、高電源線と低電源線との間に設けられた回路における貫通電流を抑制することができる。
また、半導体装置に含まれるトランジスタは、チャネルが形成される半導体層と、半導体層を挟んで設けられた一対のゲート電極とを有し、一対のゲート電極の一方は半導体層と第１のゲート絶縁層を介して重畳し、一対のゲート電極の他方は、半導体層と第２のゲート絶縁層を介して重畳する構成とすることができる。一対のゲート電極の他方（バックゲート）は、当該トランジスタのソースと接続することができる。または、当該トランジスタがｎチャネル型トランジスタの場合に、一対のゲート電極の他方（バックゲート）は低電源線と接続することができる。当該トランジスタがｐチャネル型トランジスタの場合に、一対のゲート電極の他方（バックゲート）は高電源線と接続することができる。こうして各トランジスタがノーマリオンとなるのを抑制することができる。そのため、半導体装置が誤動作するのを抑制し、また貫通電流も抑制することができる。
本実施の形態は他の実施の形態と自由に組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、本発明の半導体装置の具体的な一態様について、図４及び図５を用いて説明する。
本実施の形態では、本発明の半導体装置の具体的な一態様について、図４及び図５を用いて説明する。
半導体装置は、図４に示す段１０を有する構成とすることができる。段１０は、入力端子ＩＮと、反転入力端子ＩＮＢと、スイッチＳＷ１と、スイッチＳＷ２と、スイッチＳＷ３と、スイッチＳＷ４と、論理回路ＩＮＶ１と、論理回路ＩＮＶ２と、論理回路ＩＮＶ３と、論理回路ＩＮＶ４と、増幅回路ＢＵＦ１と、増幅回路ＢＵＦ２と、出力端子ＯＵＴと、反転出力端子ＯＵＴＢと、を有する。
論理回路ＩＮＶ１、論理回路ＩＮＶ２、論理回路ＩＮＶ３、論理回路ＩＮＶ４はそれぞれ、入力端子ＩＮと、反転入力端子ＩＮＢと、出力端子ＯＵＴと、を有し、入力端子ＩＮに入力された信号を反転させて出力端子ＯＵＴから出力する。論理回路ＩＮＶ１、論理回路ＩＮＶ２、論理回路ＩＮＶ３、論理回路ＩＮＶ４は、インバータ回路ということもできる。増幅回路ＢＵＦ１及び増幅回路ＢＵＦ２はそれぞれ、入力端子ＩＮと、反転入力端子ＩＮＢと、出力端子ＯＵＴと、を有し、入力端子ＩＮに入力された信号をインピーダンス変換（インピーダンスを低く）して出力端子ＯＵＴから出力する。論理回路ＩＮＶ１の出力端子ＯＵＴは、増幅回路ＢＵＦ１の入力端子ＩＮ、及び増幅回路ＢＵＦ２の反転入力端子ＩＮＢと接続される。論理回路ＩＮＶ２の出力端子ＯＵＴは、増幅回路ＢＵＦ１の反転入力端子ＩＮＢ、及び増幅回路ＢＵＦ２の入力端子ＩＮと接続される。増幅回路ＢＵＦ１の出力端子ＯＵＴは、論理回路ＩＮＶ３の入力端子ＩＮ、論理回路ＩＮＶ４の反転入力端子ＩＮＢ、及び出力端子ＯＵＴと接続される。増幅回路ＢＵＦ２の出力端子ＯＵＴは、論理回路ＩＮＶ３の反転入力端子ＩＮＢ、論理回路ＩＮＶ４の入力端子ＩＮ、及び反転出力端子ＯＵＴＢと接続される。スイッチＳＷ１、スイッチＳＷ２、スイッチＳＷ３、及びスイッチＳＷ４それぞれは、端子Ａと端子Ｂとの間の導通状態又は非導通状態を端子Ｘに入力される信号によって選択する機能を有する。こうして、スイッチＳＷ１は、入力端子ＩＮと、論理回路ＩＮＶ１の入力端子ＩＮ及び論理回路ＩＮＶ２の反転入力端子ＩＮＢと、の間の導通状態又は非導通状態を端子Ｘに入力される信号によって選択する機能を有する。スイッチＳＷ２は、反転入力端子ＩＮＢと、論理回路ＩＮＶ１の反転入力端子ＩＮＢ及び論理回路ＩＮＶ２の入力端子ＩＮと、の間の導通状態又は非導通状態を端子Ｘに入力される信号によって選択する機能を有する。スイッチＳＷ１及びスイッチＳＷ２の端子Ｘは端子Ｃ１に接続され、端子Ｃ１にはクロック信号及びその反転信号の一方が入力される。スイッチＳＷ３は、論理回路ＩＮＶ３の出力端子ＯＵＴと、論理回路ＩＮＶ１の入力端子ＩＮ及び論理回路ＩＮＶ２の反転入力端子ＩＮＢと、の間の導通状態又は非導通状態を端子Ｘに入力される信号によって選択する機能を有する。スイッチＳＷ４は、論理回路ＩＮＶ４の出力端子ＯＵＴと、論理回路ＩＮＶ１の反転入力端子ＩＮＢ及び論理回路ＩＮＶ２の入力端子ＩＮと、の間の導通状態又は非導通状態を端子Ｘに入力される信号によって選択する機能を有する。スイッチＳＷ３及びスイッチＳＷ４の端子Ｘは端子Ｃ２に接続され、端子Ｃ２にはクロック信号及びその反転信号の他方が入力される。
図４に示した段１０では、クロック信号（またはその反転信号）によってスイッチＳＷ１及びスイッチＳＷ２が導通状態の場合、クロック信号の反転信号（またはクロック信号）によってスイッチＳＷ３及びスイッチＳＷ４は非導通状態となり、クロック信号（またはその反転信号）によってスイッチＳＷ１及びスイッチＳＷ２が非導通状態の場合、クロック信号の反転信号（またはクロック信号）によってスイッチＳＷ３及びスイッチＳＷ４は導通状態となる。そのため、クロック信号に同期して、入力端子ＩＮに入力された信号を保持する機能を有する。よって、図４に示した段１０は、フリップフロップ回路、ラッチ回路と呼ぶこともできる。
増幅回路ＢＵＦ１及び増幅回路ＢＵＦ２のより具体的な構成の一態様について、図５を用いて説明する。
増幅回路ＢＵＦ１及び増幅回路ＢＵＦ２はそれぞれ、図５に示す増幅回路ＢＵＦとすることができる。図５に示した増幅回路ＢＵＦは、トランジスタ１０８と、トランジスタ１０９と、トランジスタ１１０と、容量素子２１２と、を有する。トランジスタ１０８のゲートは電源電位Ｖ１が与えられる電源線Ｖ１と接続され、トランジスタ１０８のドレインは入力端子ＩＮと接続され、トランジスタ１０８のソースはトランジスタ１０９のゲートと接続され、トランジスタ１０９のドレインは電源電位Ｖ１が与えられる電源線Ｖ１と接続され、トランジスタ１０９のソースは出力端子ＯＵＴと接続され、トランジスタ１１０のゲートは反転入力端子ＩＮＢと接続され、トランジスタ１１０のソースは電源電位Ｖ１とは異なる電源電位Ｖ２が与えられる電源線Ｖ２と接続され、トランジスタ１１０のドレインは出力端子ＯＵＴと接続される。容量素子２１２の一対の電極のうちの一方はトランジスタ１０９のゲートと接続され、容量素子２１２の一対の電極のうちに他方はトランジスタ１０９のソースと接続される。なお、容量素子２１２を設ける代わりに、トランジスタ１０９の寄生容量等を積極的に利用することもできる。
トランジスタ１０８、トランジスタ１０９及びトランジスタ１１０は、同一導電型のトランジスタとすることができる。トランジスタ１０８、トランジスタ１０９及びトランジスタ１１０をｎチャネル型トランジスタとした場合、電源電位Ｖ１は電源電位Ｖ２よりも高くする。また、電源電位Ｖ２は、例えば接地電位とする。つまり、電源電位Ｖ１を高電源電位とし、電源電位Ｖ２を低電源電位とする。トランジスタ１０８、トランジスタ１０９及びトランジスタ１１０をｐチャネル型トランジスタとした場合、電源電位Ｖ１は電源電位Ｖ２よりも低くする。また、電源電位Ｖ１は、例えば接地電位とする。つまり、電源電位Ｖ１を低電源電位とし、電源電位Ｖ２を高電源電位とする。
トランジスタ１０８、トランジスタ１０９及びトランジスタ１１０それぞれは、チャネルが形成される半導体層と、半導体層を挟んで設けられた一対のゲート電極とを有し、一対のゲート電極の一方は半導体層と第１のゲート絶縁層を介して重畳し、一対のゲート電極の他方は、半導体層と第２のゲート絶縁層を介して重畳する構成とすることができる。ここで、一対のゲート電極の一方を当該トランジスタのゲートとする。一対のゲート電極の他方をバックゲートとも呼ぶ。一対のゲート電極の他方（バックゲート）は、当該トランジスタのソースと接続することができる。図５では、トランジスタ１０８、トランジスタ１０９及びトランジスタ１１０それぞれが、ゲートとバックゲートとを有し、バックゲートがソースと接続されている構成を模式的に示している。なお、一対のゲート電極の他方（バックゲート）は電源線Ｖ２と接続することもできる。つまり、当該トランジスタがｎチャネル型トランジスタの場合に、一対のゲート電極の他方（バックゲート）を低電源線と接続し、当該トランジスタがｐチャネル型トランジスタの場合に、一対のゲート電極の他方（バックゲート）を高電源線と接続することもできる。こうして各トランジスタ（トランジスタ１０８、トランジスタ１０９及びトランジスタ１１０）がノーマリオンとなるのを抑制することができる。
なお、トランジスタ１０８、トランジスタ１０９及びトランジスタ１１０のうちいくつかは、一対のゲート電極の一方をゲートとし、一対のゲート電極の他方をバックゲートとし、トランジスタ１０８、トランジスタ１０９及びトランジスタ１１０のうち他のトランジスタは、一対のゲート電極の一方をバックゲートとし、一対のゲート電極の他方をゲートとしてもよい。例えば、トランジスタ１０９は一対のゲート電極の一方をゲートとし、一対のゲート電極の他方をバックゲートとし、トランジスタ１１０は一対のゲート電極の一方をバックゲートとし、一対のゲート電極の他方をゲートとしてもよい。つまり、トランジスタ１０９とトランジスタ１１０とで、「ゲート」と「バックゲート」との位置関係を逆とすることが可能である。例えば、トランジスタ１０９とトランジスタ１１０の一方を半導体層の下方にゲートが設けられたボトムゲート型トランジスタとし、トランジスタ１０９とトランジスタ１１０の他方を半導体層の上方にゲートが設けられたトップゲート型トランジスタとすることも可能である。そして、バックゲートは、当該トランジスタのソースと電気的に接続することができる。または、当該トランジスタがｎチャネル型トランジスタの場合に、バックゲートは低電源線と電気的に接続することができる。当該トランジスタがｐチャネル型トランジスタの場合に、バックゲートは高電源線と電気的に接続することができる。
図５に示した増幅回路ＢＵＦの動作について説明する。
まず、トランジスタ１０８、トランジスタ１０９及びトランジスタ１１０がｎチャネル型トランジスタである場合の動作について説明する。入力端子ＩＮにローレベル電位が入力され、反転入力端子ＩＮＢにハイレベル電位が入力された際、トランジスタ１１０はオン状態となり、且つトランジスタ１０９はオフ状態となる。こうして、出力端子ＯＵＴは電源線Ｖ２と接続されて、出力端子ＯＵＴから電源電位Ｖ２（低電源電位）が出力される。入力端子ＩＮにハイレベル電位が入力され、反転入力端子ＩＮＢにローレベル電位が入力された際、トランジスタ１１０はオフ状態となり、且つトランジスタ１０９はオン状態となる。こうして、出力端子ＯＵＴは電源線Ｖ１と接続される。ここで、入力端子ＩＮにハイレベル電位が入力されることによってトランジスタ１０８のソースの電位が所定の電位（トランジスタ１０８のゲートの電位である電源電位Ｖ１に対してトランジスタ１０８の閾値電圧分低い電位）となると、トランジスタ１０８はオフ状態となり、そのソースはフローティング状態となる。そして、その後もトランジスタ１０９のソースの電位が上昇し続けることにより、容量素子２１２による容量結合によってトランジスタ１０９のゲートの電位が上昇する。こうして、出力端子ＯＵＴの電位は電源電位Ｖ１（またはそれに近い電位）に引き上げられ、出力端子ＯＵＴから電源電位Ｖ１（高電源電位）が出力される。つまり、図５に示した増幅回路ＢＵＦは、ブートストラップ回路を有するということもできる。
次いで、トランジスタ１０８、トランジスタ１０９及びトランジスタ１１０がｐチャネル型トランジスタである場合の動作について説明する。入力端子ＩＮにハイレベル電位が入力され、反転入力端子ＩＮＢにローレベル電位が入力された際、トランジスタ１１０はオン状態となり、且つトランジスタ１０９はオフ状態となる。こうして、出力端子ＯＵＴは電源線Ｖ２と接続されて、出力端子ＯＵＴから電源電位Ｖ２（高電源電位）が出力される。入力端子ＩＮにローレベル電位が入力され、反転入力端子ＩＮＢにハイレベル電位が入力された際、トランジスタ１１０はオフ状態となり、且つトランジスタ１０９はオン状態となる。こうして、出力端子ＯＵＴは電源線Ｖ１と接続される。ここで、入力端子ＩＮにローレベル電位が入力されることによってトランジスタ１０８のソースの電位が所定の電位（トランジスタ１０８のゲートの電位である電源電位Ｖ１に対してトランジスタ１０８の閾値電圧分高い電位）となると、トランジスタ１０８はオフ状態となり、そのソースはフローティング状態となる。そして、その後もトランジスタ１０９のソースの電位が低下し続けることにより、容量素子２１２による容量結合によってトランジスタ１０９のゲートの電位が低下する。こうして、出力端子ＯＵＴの電位は電源電位Ｖ１（またはそれに近い電位）に引き下げられ、出力端子ＯＵＴから電源電位Ｖ１（低電源電位）が出力される。つまり、図５に示した増幅回路ＢＵＦは、ブートストラップ回路を有するということもできる。
以上のとおりの動作を行うため、増幅回路ＢＵＦは、バッファ回路やレベルシフタ回路ということもできる。
なお、図４において、論理回路ＩＮＶ１、論理回路ＩＮＶ２、論理回路ＩＮＶ３及び論理回路ＩＮＶ４それぞれは、実施の形態１において図２（Ｂ）で示した論理回路ＩＮＶと同様の構成とすることができる。実施の形態１において説明した様に、図２（Ｂ）に示した論理回路ＩＮＶは、図２（Ａ）に示した論理回路ＩＮＶと比較して回路構成を簡略化することができるが、電源電圧（高電源電位と低電源電位の差分に相当、つまり｜Ｖ１−Ｖ２｜に相当）に等しい、所定の振幅の出力信号を出力することができない。
しかし、図４において、論理回路ＩＮＶ３の出力及び論理回路ＩＮＶ４の出力は、スイッチＳＷ３及びスイッチＳＷ４を介して、論理回路ＩＮＶ１及び論理回路ＩＮＶ２に入力される。また、論理回路ＩＮＶ１及び論理回路ＩＮＶ２の出力は、増幅回路ＢＵＦ１及び増幅回路ＢＵＦ２によって増幅され、各段１０の出力端子ＯＵＴ及び反転出力端子ＯＵＴＢからの出力信号となる。そのため、論理回路ＩＮＶ１、論理回路ＩＮＶ２、論理回路ＩＮＶ３及び論理回路ＩＮＶ４が、電源電圧（高電源電位と低電源電位の差分に相当、つまり｜Ｖ１−Ｖ２｜に相当）に（概略）等しい振幅の出力信号を出力することができなくても、段１０の出力端子ＯＵＴ及び反転出力端子ＯＵＴＢからは電源電圧（高電源電位と低電源電位の差分に相当、つまり｜Ｖ１−Ｖ２｜に相当）に（概略）等しい振幅の出力信号が出力される。こうして、所定の振幅の信号を出力可能な半導体装置が得られる。
なお、図４における論理回路ＩＮＶ１、論理回路ＩＮＶ２、論理回路ＩＮＶ３及び論理回路ＩＮＶ４のいずれか又は全ては、実施の形態１において図２（Ａ）で示した論理回路ＩＮＶと同様の構成とすることも可能である。
また、スイッチＳＷ１及びスイッチＳＷ２それぞれは、実施の形態１において図２（Ｃ）で示した構成と同様の構成とすることができるため、説明は省略する。スイッチＳＷ３及びスイッチＳＷ４それぞれは、実施の形態１において図２（Ｄ）で示した構成と同様の構成とすることができるため、説明は省略する。
ここで、スイッチは論理回路や増幅回路よりも電流駆動能力が小さくても良いため、スイッチを構成するトランジスタのサイズは、論理回路や増幅回路を構成するトランジスタのサイズよりも小さくすることができる。つまり、トランジスタ１０６及びトランジスタ１０７のチャネル幅（Ｗ）（または、チャネル長（Ｌ）に対するチャネル幅の比（Ｗ／Ｌ））は、トランジスタ１０４、トランジスタ１０５、トランジスタ１０８、トランジスタ１０９及びトランジスタ１１０のいずれか又は全てのチャネル幅（Ｗ）（または、チャネル長（Ｌ）に対するチャネル幅の比（Ｗ／Ｌ））よりも小さくすることができる。こうして、半導体装置の高精細化、小型化を図ることができる。
論理回路ＩＮＶ１、論理回路ＩＮＶ２、論理回路ＩＮＶ３、及び論理回路ＩＮＶ４は、出力端子ＯＵＴに接続される負荷を直接駆動しないため、増幅回路ＢＵＦ１及び増幅回路ＢＵＦ２よりも電流駆動能力が小さくても良い。そのため、論理回路ＩＮＶ１、論理回路ＩＮＶ２、論理回路ＩＮＶ３、及び論理回路ＩＮＶ４を構成するトランジスタ（トランジスタ１０４及びトランジスタ１０５）のチャネル幅（Ｗ）（または、チャネル長（Ｌ）に対するチャネル幅の比（Ｗ／Ｌ））は、増幅回路ＢＵＦ１及び増幅回路ＢＵＦ２を構成するトランジスタ（トランジスタ１０８、トランジスタ１０９及びトランジスタ１１０、特にトランジスタ１０９及びトランジスタ１１０）のチャネル幅（Ｗ）（または、チャネル長（Ｌ）に対するチャネル幅の比（Ｗ／Ｌ））よりも小さくすることができる。こうして、半導体装置の高精細化、小型化を図ることができる。
図４に示した構成の段１０は、図１に示した構成の段１０における論理回路ＩＮＶ１及び論理回路ＩＮＶ２の代わりに、論理回路ＩＮＶ１と増幅回路ＢＵＦ１と論理回路ＩＮＶ２と増幅回路ＢＵＦ２とを設けた構成に相当する。つまり、図４に示した構成の段１０は、図１に示した構成の段１０における論理回路ＩＮＶ１及び論理回路ＩＮＶ２を、論理値反転機能を有する回路と、増幅機能を有する回路と、に分離した構成に相当するということもできる。ここで、論理値反転機能を有する回路と、増幅機能を有する回路とを分離することによって、上記のとおり、論理値反転機能を有する回路（図４における、論理回路ＩＮＶ１及び論理回路ＩＮＶ２）を構成するトランジスタのサイズを、増幅機能を有する回路（図４における、増幅回路ＢＵＦ１及び増幅回路ＢＵＦ２）を構成するトランジスタのサイズよりも小さくすることができる。そのため、論理値反転機能を有する回路（図４における、論理回路ＩＮＶ１及び論理回路ＩＮＶ２）に信号を入力する回路（図４における、スイッチＳＷ１、スイッチＳＷ２、スイッチＳＷ３、スイッチＳＷ４等）の電流駆動能力は小さくすることができる。こうして、半導体装置の高精細化、小型化を図ることができる。
図５に示した増幅回路ＢＵＦにおいて、トランジスタ１０８は出力端子ＯＵＴに接続される負荷を直接駆動しないため、トランジスタ１０９及びトランジスタ１１０よりも電流駆動能力が小さくても良い。そのため、トランジスタ１０８のチャネル幅（Ｗ）（または、チャネル長（Ｌ）に対するチャネル幅の比（Ｗ／Ｌ））は、トランジスタ１０９及びトランジスタ１１０のチャネル幅（Ｗ）（または、チャネル長（Ｌ）に対するチャネル幅の比（Ｗ／Ｌ））よりも小さくすることができる。
本発明の半導体装置の一態様は、図４に示した段１０を複数有する構成とすることができる。例えば、図３に示す様に、半導体装置１００は段１０を複数有し、複数の段１０は、入力端子ＩＮが前段の出力端子ＯＵＴと接続され、且つ反転入力端子ＩＮＢが前段の反転出力端子ＯＵＴＢと接続されるように縦続接続（カスケード接続）される構成とすることができる。ここで、複数の段１０の隣接する段において、端子Ｃ１に入力される信号の論理値を異ならせることができる（つまり、複数の段１０の隣接する段において、端子Ｃ２に入力される信号の論理値を異ならせることができる）。例えば、ある段１０において、端子Ｃ１にはクロック信号を入力し、端子Ｃ２にはクロック反転信号を入力し、当該段１０に隣接する段１０において、端子Ｃ１にはクロック反転信号を入力し端子Ｃ２にはクロック信号を入力することができる。図３では、クロック信号をＣＬＫで示し、その反転信号をＣＬＫＢで示している。また、縦続接続された複数の段１０のうち最初の段の入力端子ＩＮ及び反転入力端子ＩＮＢには、互いに反転した信号が入力される構成とすることができる。図３では、最初の段の入力端子ＩＮに信号ＳＰが入力され、反転入力端子ＩＮＢには信号ＳＰの反転信号ＳＰＢが入力されている。
図３に示す半導体装置１００は、クロック信号に同期して最初の段の入力端子ＩＮに入力された信号を各段１０に順に保持する機能を有する。よって、半導体装置１００はシフトレジスタということもできる。信号ＳＰはスタートパルスということもできる。半導体装置１００は、クロック信号ＣＬＫに同期してスタートパルスを順にシフトし、出力ＳＲ１、ＳＲ２、ＳＲ３、として出力する機能を有する。半導体装置１００は、出力ＳＲ１、ＳＲ２、ＳＲ３、によって負荷を駆動することができる。なお、出力ＳＲ１、ＳＲ２、ＳＲ３、は、各段１０の出力端子ＯＵＴからの出力信号としたがこれに限定されない。例えば、出力ＳＲ１、ＳＲ２、ＳＲ３、として、各段１０の反転出力端子ＯＵＴＢからの出力信号を用いてもよい。また更に、偶数番目の段１０の出力ＳＲ２、ＳＲ４、ＳＲ６、のみを半導体装置１００の出力として用い、負荷を駆動してもよい。
本実施の形態において示した半導体装置では、スイッチ（スイッチＳＷ１、スイッチＳＷ２、スイッチＳＷ３、スイッチＳＷ４）と、導通状態となった当該スイッチを介して入力信号が入力端子に入力される論理回路（論理回路ＩＮＶ１、論理回路ＩＮＶ２、論理回路ＩＮＶ３、論理回路ＩＮＶ４）と、増幅回路（増幅回路ＢＵＦ１及び増幅回路ＢＵＦ２）を有し、スイッチは、その導通状態又は非導通状態がクロック信号（またはその反転信号）によって選択される。一方、増幅回路は、高電源線と出力端子との接続、及び、低電源線と出力端子との接続を選択することによって、入力信号と同じ論理値の信号を出力端子ＯＵＴから出力する。そして、増幅回路の出力を半導体装置の出力とする。こうして、半導体装置によって駆動される負荷は、高電源線または低電源線と接続されて駆動される。このような構成とすることによって半導体装置は、クロック信号のハイレベル電位（またはローレベル電位）を用いて負荷を駆動しないので、クロック信号生成回路は大きな電流駆動能力を必要としない。そのため、クロック信号生成回路の回路面積を小さくすることができる。
また、半導体装置を構成するトランジスタの全てを、同一導電型とすることによって、半導体装置の作製工程を簡略化することができる。こうして、歩留まりを向上し、コストを削減することができる。この場合に、増幅回路（増幅回路ＢＵＦ１及び増幅回路ＢＵＦ２）はブートストラップ回路を用いて出力信号を補正する構成とする。こうして、単極性のトランジスタを用いて構成される増幅回路であっても、電源電圧（高電源電位と低電源電位の差分に相当）に（概略）等しい振幅電圧の出力信号が得られる。
更に、論理回路は、複数の入力端子（入力信号が入力される入力端子と、前記入力信号の論理値が反転した信号が入力される反転入力端子）を有し、高電源線及び低電源線の一方と出力端子との接続を反転入力端子に入力される信号によって制御し、高電源線及び低電源線の他方と出力端子との接続を入力端子に入力される信号によって制御することによって、入力端子に入力された入力信号の論理値を反転して出力端子から出力する構成とすることができる。こうして、単極性のトランジスタを用いて構成される論理回路であっても、高電源線と出力端子の間に設けられたトランジスタ、及び、低電源線と出力端子の間に設けられたトランジスタのうちの一方がオン状態のときに、他方をオフ状態とすることができる。そのため、高電源線と低電源線との間に設けられた回路における貫通電流を抑制することができる。
増幅回路は、複数の入力端子（入力信号が入力される入力端子と、前記入力信号の論理値が反転した信号が入力される反転入力端子）を有し、高電源線及び低電源線の一方と出力端子との接続を反転入力端子に入力される信号によって制御し、高電源線及び低電源線の他方と出力端子との接続を入力端子に入力される信号によって制御することによって、入力端子に入力された入力信号と同じ論理値の信号を出力端子から出力する構成とすることができる。こうして、単極性のトランジスタを用いて構成される増幅回路であっても、高電源線と出力端子の間に設けられたトランジスタ、及び、低電源線と出力端子の間に設けられたトランジスタのうちの一方がオン状態のときに、他方をオフ状態とすることができる。そのため、高電源線と低電源線との間に設けられた回路における貫通電流を抑制することができる。
また、半導体装置に含まれるトランジスタは、チャネルが形成される半導体層と、半導体層を挟んで設けられた一対のゲート電極とを有し、一対のゲート電極の一方は半導体層と第１のゲート絶縁層を介して重畳し、一対のゲート電極の他方は、半導体層と第２のゲート絶縁層を介して重畳する構成とすることができる。一対のゲート電極の他方（バックゲート）は、当該トランジスタのソースと接続することができる。または、当該トランジスタがｎチャネル型トランジスタの場合に、一対のゲート電極の他方（バックゲート）は低電源線と接続することができる。当該トランジスタがｐチャネル型トランジスタの場合に、一対のゲート電極の他方（バックゲート）は高電源線と接続することができる。こうして各トランジスタがノーマリオンとなるのを抑制することができる。そのため、半導体装置が誤動作するのを抑制し、また貫通電流も抑制することができる。
本実施の形態は他の実施の形態と自由に組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、本発明の半導体装置の具体的な一態様について、図６を用いて説明する。
本実施の形態では、本発明の半導体装置の具体的な一態様について、図６を用いて説明する。
半導体装置は、図６に示す段１０を有する構成とすることができる。段１０は、入力端子ＩＮと、反転入力端子ＩＮＢと、スイッチＳＷ１と、スイッチＳＷ２と、スイッチＳＷ３と、スイッチＳＷ４と、論理回路ＩＮＶ１と、論理回路ＩＮＶ２と、論理回路ＩＮＶ３と、論理回路ＩＮＶ４と、増幅回路ＢＵＦ１と、増幅回路ＢＵＦ２と、増幅回路ＢＵＦ３と、増幅回路ＢＵＦ４と、出力端子ＯＵＴと、反転出力端子ＯＵＴＢと、を有する。
論理回路ＩＮＶ１、論理回路ＩＮＶ２、論理回路ＩＮＶ３、論理回路ＩＮＶ４はそれぞれ、入力端子ＩＮと、反転入力端子ＩＮＢと、出力端子ＯＵＴと、を有し、入力端子ＩＮに入力された信号を反転させて出力端子ＯＵＴから出力する。論理回路ＩＮＶ１、論理回路ＩＮＶ２、論理回路ＩＮＶ３、論理回路ＩＮＶ４は、インバータ回路ということもできる。増幅回路ＢＵＦ１、増幅回路ＢＵＦ２、増幅回路ＢＵＦ３及び増幅回路ＢＵＦ４はそれぞれ、入力端子ＩＮと、反転入力端子ＩＮＢと、出力端子ＯＵＴと、を有し、入力端子ＩＮに入力された信号をインピーダンス変換（インピーダンスを低く）して出力端子ＯＵＴから出力する。論理回路ＩＮＶ１の出力端子ＯＵＴは、増幅回路ＢＵＦ１の入力端子ＩＮ、及び増幅回路ＢＵＦ２の反転入力端子ＩＮＢと接続される。論理回路ＩＮＶ２の出力端子ＯＵＴは、増幅回路ＢＵＦ１の反転入力端子ＩＮＢ、及び増幅回路ＢＵＦ２の入力端子ＩＮと接続される。増幅回路ＢＵＦ１の出力端子ＯＵＴは、論理回路ＩＮＶ３の入力端子ＩＮ、論理回路ＩＮＶ４の反転入力端子ＩＮＢ、及び出力端子ＯＵＴと接続される。増幅回路ＢＵＦ２の出力端子ＯＵＴは、論理回路ＩＮＶ３の反転入力端子ＩＮＢ、論理回路ＩＮＶ４の入力端子ＩＮ、及び反転出力端子ＯＵＴＢと接続される。論理回路ＩＮＶ３の出力端子ＯＵＴは、増幅回路ＢＵＦ３の入力端子ＩＮ、及び増幅回路ＢＵＦ４の反転入力端子ＩＮＢと接続される。論理回路ＩＮＶ４の出力端子ＯＵＴは、増幅回路ＢＵＦ３の反転入力端子ＩＮＢ、及び増幅回路ＢＵＦ４の入力端子ＩＮと接続される。スイッチＳＷ１、スイッチＳＷ２、スイッチＳＷ３、及びスイッチＳＷ４それぞれは、端子Ａと端子Ｂとの間の導通状態又は非導通状態を端子Ｘに入力される信号によって選択する機能を有する。こうして、スイッチＳＷ１は、入力端子ＩＮと、論理回路ＩＮＶ１の入力端子ＩＮ及び論理回路ＩＮＶ２の反転入力端子ＩＮＢと、の間の導通状態又は非導通状態を端子Ｘに入力される信号によって選択する機能を有する。スイッチＳＷ２は、反転入力端子ＩＮＢと、論理回路ＩＮＶ１の反転入力端子ＩＮＢ及び論理回路ＩＮＶ２の入力端子ＩＮと、の間の導通状態又は非導通状態を端子Ｘに入力される信号によって選択する機能を有する。スイッチＳＷ１及びスイッチＳＷ２の端子Ｘは端子Ｃ１に接続され、端子Ｃ１にはクロック信号及びその反転信号の一方が入力される。スイッチＳＷ３は、増幅回路ＢＵＦ３の出力端子ＯＵＴと、論理回路ＩＮＶ１の入力端子ＩＮ及び論理回路ＩＮＶ２の反転入力端子ＩＮＢと、の間の導通状態又は非導通状態を端子Ｘに入力される信号によって選択する機能を有する。スイッチＳＷ４は、増幅回路ＢＵＦ４の出力端子ＯＵＴと、論理回路ＩＮＶ１の反転入力端子ＩＮＢ及び論理回路ＩＮＶ２の入力端子ＩＮと、の間の導通状態又は非導通状態を端子Ｘに入力される信号によって選択する機能を有する。スイッチＳＷ３及びスイッチＳＷ４の端子Ｘは端子Ｃ２に接続され、端子Ｃ２にはクロック信号及びその反転信号の他方が入力される。
図６に示した段１０では、クロック信号（またはその反転信号）によってスイッチＳＷ１及びスイッチＳＷ２が導通状態の場合、クロック信号の反転信号（またはクロック信号）によってスイッチＳＷ３及びスイッチＳＷ４は非導通状態となり、クロック信号（またはその反転信号）によってスイッチＳＷ１及びスイッチＳＷ２が非導通状態の場合、クロック信号の反転信号（またはクロック信号）によってスイッチＳＷ３及びスイッチＳＷ４は導通状態となる。そのため、クロック信号に同期して、入力端子ＩＮに入力された信号を保持する機能を有する。よって、図６に示した段１０は、フリップフロップ回路、ラッチ回路と呼ぶこともできる。
増幅回路ＢＵＦ１、増幅回路ＢＵＦ２、増幅回路ＢＵＦ３及び増幅回路ＢＵＦ４のより具体的な構成の一態様は、実施の形態２において図５で示した増幅回路ＢＵＦと同様の構成とすることができるため、説明は省略する。
なお、図６において、論理回路ＩＮＶ１、論理回路ＩＮＶ２、論理回路ＩＮＶ３及び論理回路ＩＮＶ４それぞれは、実施の形態１において図２（Ｂ）で示した論理回路ＩＮＶと同様の構成とすることができる。実施の形態１において説明した様に、図２（Ｂ）に示した論理回路ＩＮＶは、図２（Ａ）に示した論理回路ＩＮＶと比較して回路構成を簡略化することができるが、電源電圧（高電源電位と低電源電位の差分に相当、つまり｜Ｖ１−Ｖ２｜に相当）に等しい、所定の振幅の出力信号を出力することができない。
しかし、図６において、論理回路ＩＮＶ１及び論理回路ＩＮＶ２の出力は、増幅回路ＢＵＦ１及び増幅回路ＢＵＦ２によって増幅され、各段の出力端子ＯＵＴ及び反転出力端子ＯＵＴＢからの出力信号となる。また、論理回路ＩＮＶ３の出力及び論理回路ＩＮＶ４の出力は、増幅回路ＢＵＦ３及び増幅回路ＢＵＦ４によって増幅される。そのため、論理回路ＩＮＶ１、論理回路ＩＮＶ２、論理回路ＩＮＶ３及び論理回路ＩＮＶ４が、電源電圧（高電源電位と低電源電位の差分に相当、つまり｜Ｖ１−Ｖ２｜に相当）に（概略）等しい振幅の出力信号を出力することができなくても、段１０の出力端子ＯＵＴ及び反転出力端子ＯＵＴＢからは電源電圧（高電源電位と低電源電位の差分に相当、つまり｜Ｖ１−Ｖ２｜に相当）に（概略）等しい振幅の出力信号が出力される。こうして、所定の振幅の信号を出力可能な半導体装置が得られる。
特に、図６に示した構成では、スイッチＳＷ３及びスイッチＳＷ４を介して論理回路ＩＮＶ１及び論理回路ＩＮＶ２に入力される信号も、増幅回路ＢＵＦ３及び増幅回路ＢＵＦ４によって、電源電圧（高電源電位と低電源電位の差分に相当、つまり｜Ｖ１−Ｖ２｜に相当）に（概略）等しい振幅の信号となる。そのため、論理回路ＩＮＶ１及び論理回路ＩＮＶ２を構成するトランジスタの閾値電圧が経時劣化等で多少変動しても、これら論理回路の誤動作を抑制することができる。
なお、図６における論理回路ＩＮＶ１、論理回路ＩＮＶ２、論理回路ＩＮＶ３及び論理回路ＩＮＶ４のいずれか又は全ては、実施の形態１において図２（Ａ）で示した論理回路ＩＮＶと同様の構成とすることも可能である。
また、スイッチＳＷ１及びスイッチＳＷ２それぞれは、実施の形態１において図２（Ｃ）で示した構成と同様の構成とすることができるため、説明は省略する。スイッチＳＷ３及びスイッチＳＷ４それぞれは、実施の形態１において図２（Ｄ）で示した構成と同様の構成とすることができるため、説明は省略する。
ここで、スイッチは論理回路や増幅回路よりも電流駆動能力が小さくても良いため、スイッチを構成するトランジスタのサイズは、論理回路や増幅回路を構成するトランジスタのサイズよりも小さくすることができる。つまり、トランジスタ１０６及びトランジスタ１０７のチャネル幅（Ｗ）（または、チャネル長（Ｌ）に対するチャネル幅の比（Ｗ／Ｌ））は、トランジスタ１０４、トランジスタ１０５、トランジスタ１０８、トランジスタ１０９及びトランジスタ１１０のいずれか又は全てのチャネル幅（Ｗ）（または、チャネル長（Ｌ）に対するチャネル幅の比（Ｗ／Ｌ））よりも小さくすることができる。こうして、半導体装置の高精細化、小型化を図ることができる。
論理回路ＩＮＶ１、論理回路ＩＮＶ２、論理回路ＩＮＶ３、及び論理回路ＩＮＶ４は、出力端子ＯＵＴに接続される負荷を直接駆動しないため、増幅回路ＢＵＦ１及び増幅回路ＢＵＦ２よりも電流駆動能力が小さくても良い。そのため、論理回路ＩＮＶ１、論理回路ＩＮＶ２、論理回路ＩＮＶ３、及び論理回路ＩＮＶ４を構成するトランジスタ（トランジスタ１０４及びトランジスタ１０５）のチャネル幅（Ｗ）（または、チャネル長（Ｌ）に対するチャネル幅の比（Ｗ／Ｌ））は、増幅回路ＢＵＦ１及び増幅回路ＢＵＦ２を構成するトランジスタ（トランジスタ１０８、トランジスタ１０９及びトランジスタ１１０、特にトランジスタ１０９及びトランジスタ１１０）のチャネル幅（Ｗ）（または、チャネル長（Ｌ）に対するチャネル幅の比（Ｗ／Ｌ））よりも小さくすることができる。こうして、半導体装置の高精細化、小型化を図ることができる。
図５に示した増幅回路ＢＵＦにおいて、トランジスタ１０８は出力端子ＯＵＴに接続される負荷を直接駆動しないため、トランジスタ１０９及びトランジスタ１１０よりも電流駆動能力が小さくても良い。そのため、トランジスタ１０８のチャネル幅（Ｗ）（または、チャネル長（Ｌ）に対するチャネル幅の比（Ｗ／Ｌ））は、トランジスタ１０９及びトランジスタ１１０のチャネル幅（Ｗ）（または、チャネル長（Ｌ）に対するチャネル幅の比（Ｗ／Ｌ））よりも小さくすることができる。
増幅回路ＢＵＦ３及び増幅回路ＢＵＦ４は、出力端子ＯＵＴに接続される負荷を直接駆動しないため、増幅回路ＢＵＦ１及び増幅回路ＢＵＦ２よりも電流駆動能力が小さくても良い。そのため、増幅回路ＢＵＦ３及び増幅回路ＢＵＦ４を構成するトランジスタ（トランジスタ１０８、トランジスタ１０９及びトランジスタ１１０、特にトランジスタ１０９及びトランジスタ１１０）のチャネル幅（Ｗ）（または、チャネル長（Ｌ）に対するチャネル幅の比（Ｗ／Ｌ））は、増幅回路ＢＵＦ１及び増幅回路ＢＵＦ２を構成するトランジスタ（トランジスタ１０８、トランジスタ１０９及びトランジスタ１１０、特にトランジスタ１０９及びトランジスタ１１０）のチャネル幅（Ｗ）（または、チャネル長（Ｌ）に対するチャネル幅の比（Ｗ／Ｌ））よりも小さくすることができる。こうして、半導体装置の高精細化、小型化を図ることができる。
本発明の半導体装置の一態様は、図６に示した段１０を複数有する構成とすることができる。例えば、図３に示す様に、半導体装置１００は段１０を複数有し、複数の段１０は、入力端子ＩＮが前段の出力端子ＯＵＴと接続され、且つ反転入力端子ＩＮＢが前段の反転出力端子ＯＵＴＢと接続されるように縦続接続（カスケード接続）される構成とすることができる。ここで、複数の段１０の隣接する段において、端子Ｃ１に入力される信号の論理値を異ならせることができる（つまり、複数の段１０の隣接する段において、端子Ｃ２に入力される信号の論理値を異ならせることができる）。例えば、ある段１０において、端子Ｃ１にはクロック信号を入力し、端子Ｃ２にはクロック反転信号を入力し、当該段１０に隣接する段１０において、端子Ｃ１にはクロック反転信号を入力し端子Ｃ２にはクロック信号を入力することができる。図３では、クロック信号をＣＬＫで示し、その反転信号をＣＬＫＢで示している。また、縦続接続された複数の段１０のうち最初の段の入力端子ＩＮ及び反転入力端子ＩＮＢには、互いに反転した信号が入力される構成とすることができる。図３では、最初の段の入力端子ＩＮに信号ＳＰが入力され、反転入力端子ＩＮＢには信号ＳＰの反転信号ＳＰＢが入力されている。
図３に示す半導体装置１００は、クロック信号に同期して最初の段の入力端子ＩＮに入力された信号を各段１０に順に保持する機能を有する。よって、半導体装置１００はシフトレジスタということもできる。信号ＳＰはスタートパルスということもできる。半導体装置１００は、クロック信号ＣＬＫに同期してスタートパルスを順にシフトし、出力ＳＲ１、ＳＲ２、ＳＲ３、として出力する機能を有する。半導体装置１００は、出力ＳＲ１、ＳＲ２、ＳＲ３、によって負荷を駆動することができる。なお、出力ＳＲ１、ＳＲ２、ＳＲ３、は、各段１０の出力端子ＯＵＴからの出力信号としたがこれに限定されない。例えば、出力ＳＲ１、ＳＲ２、ＳＲ３、として、各段１０の反転出力端子ＯＵＴＢからの出力信号を用いてもよい。また更に、偶数番目の段１０の出力ＳＲ２、ＳＲ４、ＳＲ６、のみを半導体装置１００の出力として用い、負荷を駆動してもよい。
本実施の形態において示した半導体装置では、スイッチ（スイッチＳＷ１、スイッチＳＷ２、スイッチＳＷ３、スイッチＳＷ４）と、導通状態となった当該スイッチを介して入力信号が入力端子に入力される論理回路（論理回路ＩＮＶ１、論理回路ＩＮＶ２、論理回路ＩＮＶ３、論理回路ＩＮＶ４）と、増幅回路（増幅回路ＢＵＦ１、増幅回路ＢＵＦ２、増幅回路ＢＵＦ３及び増幅回路ＢＵＦ４）を有し、スイッチは、その導通状態又は非導通状態がクロック信号（またはその反転信号）によって選択される。一方、増幅回路は、高電源線と出力端子との接続、及び、低電源線と出力端子との接続を選択することによって、入力信号と同じ論理値の信号を出力端子ＯＵＴから出力する。そして、増幅回路の出力を半導体装置の出力とする。こうして、半導体装置によって駆動される負荷は、高電源線または低電源線と接続されて駆動される。このような構成とすることによって半導体装置は、クロック信号のハイレベル電位（またはローレベル電位）を用いて負荷を駆動しないので、クロック信号生成回路は大きな電流駆動能力を必要としない。そのため、クロック信号生成回路の回路面積を小さくすることができる。
また、半導体装置を構成するトランジスタの全てを、同一導電型とすることによって、半導体装置の作製工程を簡略化することができる。こうして、歩留まりを向上し、コストを削減することができる。この場合に、増幅回路（増幅回路ＢＵＦ１、増幅回路ＢＵＦ２、増幅回路ＢＵＦ３、及び増幅回路ＢＵＦ４）はブートストラップ回路を用いて出力信号を補正する構成とする。こうして、単極性のトランジスタを用いて構成される増幅回路であっても、電源電圧（高電源電位と低電源電位の差分に相当）に（概略）等しい振幅電圧の出力信号が得られる。
更に、論理回路は、複数の入力端子（入力信号が入力される入力端子と、前記入力信号の論理値が反転した信号が入力される反転入力端子）を有し、高電源線及び低電源線の一方と出力端子との接続を反転入力端子に入力される信号によって制御し、高電源線及び低電源線の他方と出力端子との接続を入力端子に入力される信号によって制御することによって、入力端子に入力された入力信号の論理値を反転して出力端子から出力する構成とすることができる。こうして、単極性のトランジスタを用いて構成される論理回路であっても、高電源線と出力端子の間に設けられたトランジスタ、及び、低電源線と出力端子の間に設けられたトランジスタのうちの一方がオン状態のときに、他方をオフ状態とすることができる。そのため、高電源線と低電源線との間に設けられた回路における貫通電流を抑制することができる。
増幅回路は、複数の入力端子（入力信号が入力される入力端子と、前記入力信号の論理値が反転した信号が入力される反転入力端子）を有し、高電源線及び低電源線の一方と出力端子との接続を反転入力端子に入力される信号によって制御し、高電源線及び低電源線の他方と出力端子との接続を入力端子に入力される信号によって制御することによって、入力端子に入力された入力信号と同じ論理値の信号を出力端子から出力する構成とすることができる。こうして、単極性のトランジスタを用いて構成される増幅回路であっても、高電源線と出力端子の間に設けられたトランジスタ、及び、低電源線と出力端子の間に設けられたトランジスタのうちの一方がオン状態のときに、他方をオフ状態とすることができる。そのため、高電源線と低電源線との間に設けられた回路における貫通電流を抑制することができる。
また、半導体装置に含まれるトランジスタは、チャネルが形成される半導体層と、半導体層を挟んで設けられた一対のゲート電極とを有し、一対のゲート電極の一方は半導体層と第１のゲート絶縁層を介して重畳し、一対のゲート電極の他方は、半導体層と第２のゲート絶縁層を介して重畳する構成とすることができる。一対のゲート電極の他方（バックゲート）は、当該トランジスタのソースと接続することができる。または、当該トランジスタがｎチャネル型トランジスタの場合に、一対のゲート電極の他方（バックゲート）は低電源線と接続することができる。当該トランジスタがｐチャネル型トランジスタの場合に、一対のゲート電極の他方（バックゲート）は高電源線と接続することができる。こうして各トランジスタがノーマリオンとなるのを抑制することができる。そのため、半導体装置が誤動作するのを抑制し、また貫通電流も抑制することができる。
本実施の形態は他の実施の形態と自由に組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、上記実施の形態において示した半導体装置を構成するトランジスタ（例えば、トランジスタ１０１、トランジスタ１０２、トランジスタ１０３、トランジスタ１０４、トランジスタ１０５、トランジスタ１０６、トランジスタ１０７、トランジスタ１０８、トランジスタ１０９、トランジスタ１１０）の構成の一態様について、図８及び図９を用いて説明する。
本実施の形態では、上記実施の形態において示した半導体装置を構成するトランジスタ（例えば、トランジスタ１０１、トランジスタ１０２、トランジスタ１０３、トランジスタ１０４、トランジスタ１０５、トランジスタ１０６、トランジスタ１０７、トランジスタ１０８、トランジスタ１０９、トランジスタ１１０）の構成の一態様について、図８及び図９を用いて説明する。
図８（Ａ）には、トランジスタの上面図を示し、図８（Ｂ）には、図８（Ａ）におけるＡ１−Ａ２の断面図の例を示す。図８に示すトランジスタは、チャネルが形成された半導体層として酸化物半導体を有する層（以下、酸化物半導体層という）を用いるものである。酸化物半導体層を用いることのメリットは、簡単なプロセス、低温のプロセスで、高い移動度と低いオフ電流が実現できることといえる。
図８（Ｂ）に示すように、トランジスタ４１０は、絶縁表面を有する基板４００上の、ゲート電極４０２、ゲート絶縁層４０４、酸化物半導体層４１２、ドレイン電極４１４ａ、及びソース電極４１４ｂを含む。また、酸化物半導体層４１２に接するゲート絶縁層４１６が設けられ、ゲート絶縁層４１６上にはさらにゲート電極４１８が設けられている。なお、ゲート電極４０２及びゲート電極４１８の一方は、先の実施の形態におけるゲートに相当し、ゲート電極４０２及びゲート電極４１８の他方は、先の実施の形態におけるバックゲートに相当する。また、ソース電極４１４ｂは、先の実施の形態におけるソースに相当し、ドレイン電極４１４ａは、先の実施の形態におけるドレインに相当する。
なお、半導体装置に含まれる複数のトランジスタのうちいくつかは、ゲート電極４０２及びゲート電極４１８の一方をゲートとし、ゲート電極４０２及びゲート電極４１８の他方をバックゲートとし、半導体装置に含まれる複数のトランジスタのうち他のトランジスタは、ゲート電極４０２及びゲート電極４１８の一方をバックゲートとし、ゲート電極４０２及びゲート電極４１８の他方をゲートとしてもよい。つまり、半導体装置に含まれる複数のトランジスタのうち、いくつかと、その他のトランジスタとで、「ゲート」と「バックゲート」との位置関係を逆とすることが可能である。例えば、半導体装置に含まれる複数のトランジスタのうちいくつかを、酸化物半導体層４１２の下方に設けられたゲート電極４０２をゲートとするボトムゲート型トランジスタとし、半導体装置に含まれる複数のトランジスタのうち他のトランジスタを、酸化物半導体層４１２の上方に設けられたゲート電極４１８をゲートとするトップゲート型トランジスタとすることも可能である。そして、バックゲート（トランジスタによって、ゲート電極４０２またはゲート電極４１８となる）は、当該トランジスタのソースと電気的に接続することができる。または、当該トランジスタがｎチャネル型トランジスタの場合に、バックゲートは低電源線と電気的に接続することができる。当該トランジスタがｐチャネル型トランジスタの場合に、バックゲートは高電源線と電気的に接続することができる。
本実施の形態では、半導体層として酸化物半導体層４１２を用いる。酸化物半導体層４１２を用いたトランジスタ４１０は、オフ電流を極めて小さくすることが可能である。よって、これをシフトレジスタ等に用いることで、回路中の各ノードの電位保持が容易になり、誤動作の確率を極めて低く抑えることができる。
トランジスタ４１０において、ゲート電極４０２及びゲート電極４１８の他方（バックゲート）はソース電極４１４ｂと接続することができる。なお、トランジスタ４１０がｎチャネル型トランジスタの場合、ソース電極４１４ｂは低電源線と接続されていてもよい。こうして、トランジスタ４１０がノーマリオンとなるのを抑制することができる。また、ゲート電極４０２とゲート電極４１８を接続して、トランジスタ４１０のゲートとしてもよい。
図８に示すトランジスタ４１０は、ドレイン電極４１４ａ及びソース電極４１４ｂと、ゲート電極４０２とが一部重なる構造であるが、ドレイン電極４１４ａ及びソース電極４１４ｂと、ゲート電極４０２とが重ならない構造であってもよい。
酸化物半導体層４１２の結晶性は特に限定されない。例えば、酸化物半導体層４１２は非単結晶とすることができ、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でもよい。
アモルファス状態の酸化物半導体層は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製することにより界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
また、結晶性を有する酸化物半導体層では、よりバルク内欠陥を低減することができる。そして、結晶性を有する酸化物半導体層４１２の表面の平坦性を高めればアモルファス状態の酸化物半導体層よりも高い移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
なお、Ｒａは、ＪＩＳ Ｂ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、以下の式にて定義される。
ここで、指定面とは、粗さ計測の対象となる面であり、座標（（ｘ１，ｙ１，ｆ（ｘ１，ｙ１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
酸化物半導体層４１２として、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜を用いることができる。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線方向に平行なベクトルとなる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
ＣＡＡＣ−ＯＳ膜を得る方法としては、３つ挙げられる。１つ目は、成膜温度を２００℃以上５００℃以下として酸化物半導体層の成膜を行い、表面に概略垂直にｃ軸配向させる方法である。２つ目は、膜厚を薄く成膜した後、２００℃以上７００℃以下の加熱処理を行い、表面に概略垂直にｃ軸配向させる方法である。３つ目は、一層目の膜厚を薄く成膜した後、２００℃以上７００℃以下の加熱処理を行い、２層目の成膜を行い、表面に概略垂直にｃ軸配向させる方法である。
酸化物半導体層４１２の膜厚は、１ｎｍ以上３０ｎｍ以下（好ましくは５ｎｍ以上１０ｎｍ以下）とし、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。また、酸化物半導体層４１２は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
本実施の形態の半導体層に用いる酸化物半導体層４１２は、ｎ型不純物である水素を酸化物半導体から除去し、主成分以外の不純物が極力含まれないように高純度化することが好ましい。
なお、高純度化された酸化物半導体層中ではキャリアが極めて少なく、キャリア密度は１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満となる。また、このようにキャリアが少ないことで、オフ状態における電流（オフ電流）は十分に小さくなる。
具体的には、上述の酸化物半導体層を具備するトランジスタでは、室温（２５℃）におけるオフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流密度を、トランジスタのチャネル長Ｌが１０μｍ、トランジスタのソース−ドレイン間の電圧が３Ｖの条件において、１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、さらには１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下にすることが可能である。
また、高純度化された酸化物半導体層を具備するトランジスタ４１０は、オン電流の温度依存性がほとんど見られず、オフ電流も非常に小さいままである。
次に、図８に示すトランジスタ４１０の作製工程について、図９を用いて説明する。
まず、絶縁表面を有する基板４００上に導電膜を形成した後、フォトリソグラフィ工程によりゲート電極４０２を形成する。なお、当該フォトリソグラフィ工程に用いるレジストマスクは、インクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板４００として用いてもよい。
また、基板４００として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有する半導体装置を作製するには、可撓性基板上に酸化物半導体層４１２を含むトランジスタ４１０を直接作製してもよいし、他の作製基板に酸化物半導体層４１２を含むトランジスタ４１０を作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板と酸化物半導体層４１２を含むトランジスタ４１０との間に剥離層を設けるとよい。
ゲート電極４０２の材料として、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を適用することができる。また、ゲート電極４０２として、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極４０２は、単層構造としてもよいし、積層構造としてもよい。
また、ゲート電極４０２の材料として、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
なお、後に成膜されるゲート絶縁層４０４と接するゲート電極４０２の一層として、窒素を含む金属酸化物膜、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は５ｅＶ（電子ボルト）、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有し、ゲート電極として用いた場合、ｎチャネル型トランジスタの閾値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
次に、ゲート電極４０２上にゲート絶縁層４０４を形成する。
ゲート絶縁層４０４の膜厚は、１ｎｍ以上２０ｎｍ以下とし、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることができる。また、ゲート絶縁層４０４は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
ゲート絶縁層４０４の材料として、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を適用することができる。ゲート絶縁層４０４は、後に成膜される酸化物半導体層４０６と接する部分において酸素を含むことが好ましい。特に、ゲート絶縁層４０４は、膜中（バルク中）に少なくとも化学量論比を超える量の酸素が存在することが好ましく、例えば、ゲート絶縁層４０４として、酸化シリコン膜を用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とする。本実施の形態では、ゲート絶縁層４０４として、ＳｉＯ２＋α（ただし、α＞０）である酸化シリコン膜を用いる。この酸化シリコン膜をゲート絶縁層４０４として用いることで、後に成膜される酸化物半導体層４０６に酸素を供給することができる。さらに、ゲート絶縁層４０４は、作製するトランジスタのサイズやゲート絶縁層４０４の段差被覆性を考慮して形成することが好ましい。
また、ゲート絶縁層４０４の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ、（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶縁層４０４は、単層構造としても良いし、積層構造としても良い。
次に、ゲート絶縁層４０４上に酸化物半導体層４０６を成膜する（図９（Ａ）参照）。
ここで、酸化物半導体層４０６の形成工程において、酸化物半導体層に水素、又は水がなるべく含まれないようにするために、酸化物半導体層４０６の成膜の前処理として、スパッタリング装置の予備加熱室でゲート絶縁層４０４が形成された基板を予備加熱し、基板４００及びゲート絶縁層４０４に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。
ゲート絶縁層４０４において酸化物半導体層４０６が接して形成される領域に、平坦化処理を行ってもよい。平坦化処理としては、特に限定されないが、ドライエッチング処理、プラズマ処理、又は研磨処理（例えば、化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法）を用いることができる。
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリングを行うと、ゲート絶縁層４０４の表面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
平坦化処理として、ドライエッチング処理、プラズマ処理、又は研磨処理は複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限定されず、ゲート絶縁層４０４表面の凹凸状態に合わせて適宜設定すればよい。
なお、酸化物半導体層４０６は、成膜時に酸素が多く含まれるような条件（例えば、酸素１００％の雰囲気下でスパッタリング法により成膜を行うなど）で成膜して、酸素を多く含む（好ましくは酸化物半導体が結晶状態における化学量論的組成に対し、酸素の含有量が過剰な領域が含まれている）膜とすることが好ましい。
酸化物半導体層４０６に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
なお、本実施の形態において、酸化物半導体層４０６をスパッタリング法で作製するためのターゲットとしては、組成として、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子百分率］の酸化物ターゲットを用い、Ｉｎ−Ｇａ−Ｚｎ系酸化物膜（ＩＧＺＯ膜）を成膜する。
また、ターゲットの相対密度は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。相対密度の高いターゲットを用いることにより、成膜した酸化物半導体層４０６は緻密な膜とすることができる。
酸化物半導体層４０６を、成膜する際に用いるスパッタリングガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
減圧状態に保持された成膜室内に基板を保持する。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて基板４００上に酸化物半導体層４０６を成膜する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体層４０６に含まれる不純物の濃度を低減できる。
また、ゲート絶縁層４０４と酸化物半導体層４０６とを大気に解放せずに連続的に成膜することが好ましい。ゲート絶縁層４０４と酸化物半導体層４０６とを大気に曝露せずに連続して成膜すると、ゲート絶縁層４０４表面に水素や水分などの不純物が吸着することを防止することができる。
次に、酸化物半導体層４０６に含まれる過剰な水素（水や水酸基を含む）を除去（脱水化または脱水素化）するための加熱処理を行う。酸化物半導体層４０６に加熱処理を行うことにより、過剰な水素が除去された酸化物半導体層４０８を形成することができる（図９（Ｂ）参照）。加熱処理の温度は、３００℃以上７００℃以下、または基板の歪み点未満とする。加熱処理は減圧下又は窒素雰囲気下などで行うことができる。例えば、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層４０６に対して窒素雰囲気下４５０℃において１時間の加熱処理を行う。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性ガスが用いられる。
例えば、加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を入れ、数分間加熱した後、基板を不活性ガス中から出すＧＲＴＡを行ってもよい。
なお、加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、加熱処理で酸化物半導体層４０６を加熱した後、同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガスまたは一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する酸素ガスまたは一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガスまたは一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又は一酸化二窒素ガスの作用により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することができる。
また、脱水化又は脱水素化のための加熱処理は、複数回行ってもよく、他の加熱処理と兼ねてもよい。
脱水化又は脱水素化のための加熱処理を、酸化物半導体層４１２として島状に加工される前、膜状の酸化物半導体層４０６がゲート絶縁層４０４を覆った状態で行うと、ゲート絶縁層４０４に含まれる酸素が加熱処理によって外方拡散されるのを防止することができるため好ましい。
また、脱水化又は脱水素化処理によって、酸化物半導体を構成する主成分材料である酸素が同時に脱離して減少してしまうおそれがある。酸化物半導体層４０８において、酸素が脱離した箇所では酸素欠損が存在し、該酸素欠損に起因してトランジスタの電気的特性変動を招くドナー準位が生じてしまう。
よって、脱水化又は脱水素化処理を行った酸化物半導体層４０８に、酸素を供給することが好ましい。酸化物半導体層４０８へ酸素を供給することにより、膜中の酸素欠損を補填することができる。
例えば、酸素の供給源となる酸素を多く（過剰に）含む酸化物絶縁層をゲート絶縁層４０４として用い、酸化物半導体層４０８と接して設けることによって、該酸化物絶縁層から酸化物半導体層４０８へ酸素を供給することができる。上記構成において、脱水化又は脱水素化処理として加熱処理を行った酸化物半導体層４０８及び酸化物絶縁層を少なくとも一部が接した状態で加熱処理を行うことによって酸化物半導体層４０８への酸素の供給を行ってもよい。
酸素の供給源となる酸素を多く（過剰に）含むゲート絶縁層４０４と酸化物半導体層４０８と接して設けることによって、該ゲート絶縁層４０４から酸化物半導体層４０８へ酸素を供給することができ、酸化物半導体層４０８中の酸素欠損を補填することができる。
次に、酸化物半導体層４０８をフォトリソグラフィ工程により、島状の酸化物半導体層４１２を形成する（図９（Ｃ）参照）。なお、当該フォトリソグラフィ工程に用いるレジストマスクは、インクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
なお、酸化物半導体層４０８のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体層４０８のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
次に、酸化物半導体層４１２に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して膜中に酸素を供給してもよい。
酸化物半導体層４１２に、酸素を導入して膜中に酸素を供給することによって、酸化物半導体層４１２を高純度化することができる。高純度化された酸化物半導体層４１２を有するトランジスタは、電気特性変動が抑制されており、電気的に安定である。
酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。
酸素の導入工程は、酸化物半導体層４１２に酸素導入する場合、酸化物半導体層４１２に直接導入してもよいし、後に成膜されるゲート絶縁層４１６を通過して酸化物半導体層４１２へ導入してもよい。酸素をゲート絶縁層４１６を通過して導入する場合は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いればよいが、酸素を露出された酸化物半導体層４１２へ直接導入する場合は、プラズマ処理なども用いることができる。
酸化物半導体層への酸素の導入は、脱水化又は脱水素化処理を行った後であればよく、特に限定されない。また、上記脱水化又は脱水素化処理を行った酸化物半導体層に、酸素の導入を複数回行ってもよい。
次いで、酸化物半導体層４１２上に、ドレイン電極４１４ａ及びソース電極４１４ｂ（これと同じ層で形成される配線を含む）となる導電膜を形成した後、フォトリソグラフィ工程により、ドレイン電極４１４ａ及びソース電極４１４ｂを形成する（図９（Ｄ）参照）。
該導電膜は後の加熱処理に耐えられる材料を用いる。ドレイン電極４１４ａ及びソース電極４１４ｂに用いる導電膜としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。また、ドレイン電極４１４ａ及びソース電極４１４ｂに用いる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
次に、酸化物半導体層４１２、ドレイン電極４１４ａ、及びソース電極４１４ｂを覆うように、ゲート絶縁層４１６を成膜する。なお、ゲート絶縁層４１６の材料及び成膜方法として、ゲート絶縁層４０４と同様の材料及び成膜方法を適用することができるため、詳細な説明は省略する。
次に、ゲート絶縁層４１６上にゲート電極４１８となる導電膜を形成した後、フォトリソグラフィ工程により、ゲート電極４１８を形成する（図９（Ｅ）参照）。なお、ゲート電極４１８の材料及び成膜方法として、ゲート電極４０２と同様の材料及び成膜方法を適用することができるため、詳細な説明は省略する。
以上の工程でトランジスタ４１０が形成される（図９（Ｅ）参照）。
なお、ゲート絶縁層４１６、及びゲート電極４１８上には、さらに保護絶縁層を形成してもよい。保護絶縁層は、水素や水などの、外部からの侵入を防止する。保護絶縁層としては、例えば、窒化シリコン膜、窒化アルミニウム膜などを用いることができる。成膜方法は特に限定されないが、ＲＦスパッタ法は量産性がよいため、保護絶縁層の成膜方法として適している。
さらに、保護絶縁層上には、トランジスタ起因の表面凹凸を低減するための平坦化絶縁膜を形成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル、ベンゾシクロブテン系樹脂等の有機材料を用いることができる。また、上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよい。
なお、保護絶縁層又は平坦化絶縁膜の成膜後には、さらに、大気中、１００℃以上２００℃以下、１時間以上３０時間以下の条件で、熱処理を行ってもよい。
このように、本実施の形態を用いて作製した、高純度化された酸化物半導体層にチャネルが形成されるトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、このトランジスタを用いることにより、ノードの電位保持が容易になる。よって、これをシフトレジスタ等に用いることで、誤動作の確率を極めて低く抑えることができる。
本実施の形態は他の実施の形態と自由に組み合わせて実施することが可能である。
本発明の一態様に係る半導体装置は、様々な電子機器に用いることができる。電子機器としては、例えば、パーソナルコンピュータ（例えば、ノート型やデスクトップ型）、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機が挙げられる。
電子機器の一例について図１０（Ａ）、図１０（Ｂ）、及び図１０（Ｃ）を用いて説明する。
図１０（Ａ）及び図１０（Ｂ）は２つ折り可能なタブレット型端末である。図１０（Ａ）は、開いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、表示モード切り替えスイッチ９０３４、電源スイッチ９０３５、省電力モード切り替えスイッチ９０３６、留め具９０３３、操作スイッチ９０３８、を有する。
表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示された操作キー９０３７にふれることでデータ入力をすることができる。なお、表示部９６３１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示部９６３１ａの全ての領域がタッチパネルの機能を有する構成としても良い。例えば、表示部９６３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示画面として用いることができる。
また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで表示部９６３１ｂにキーボードボタン表示することができる。
また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタッチ入力することもできる。
また、表示モード切り替えスイッチ９０３４は、縦表示または横表示などの表示の向きを切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えスイッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光センサだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内蔵させてもよい。
また、図１０（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示しているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネルとしてもよい。
図１０（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６３３、充放電制御回路９６３４、バッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する。なお、図１０（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する構成について示している。
なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態にすることができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。
また、この他にも図１０（Ａ）及び図１０（Ｂ）に示したタブレット型端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作又は編集するタッチ入力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。
タブレット型端末の表面に装着された太陽電池９６３３によって、電力を表示部９６３１（表示部９６３１ａ 及び／又は 表示部９６３１ｂ）や、表示部９６３１中のタッチパネルや映像信号処理部等に供給することができる。なお、太陽電池９６３３を、筐体９６３０の少なくとも一面（例えば、表示部９６３１ａ及び表示部９６３１ｂが設けられた面を表面とすると、その裏面全体またはその一部）に設けることによって、効率的なバッテリー９６３５の充電を行う構成とすることができるため好適である。なおバッテリー９６３５としては、リチウムイオン電池を用いると、小型化を図れる等の利点がある。
また、図１０（Ｂ）に示す充放電制御回路９６３４の構成、及び動作について図１０（Ｃ）にブロック図を示し説明する。図１０（Ｃ）には、太陽電池９６３３、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３、表示部９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３が、図１０（Ｂ）に示す充放電制御回路９６３４に対応する箇所となる。
外光により太陽電池９６３３により発電がされる場合の動作の例について説明する。太陽電池９６３３で発電した電力は、バッテリー９６３５を充電するための電圧となるようＤＣＤＣコンバータ９６３６で昇圧または降圧がなされる。そして、表示部９６３１の動作に太陽電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバータ９６３７で表示部９６３１に必要な電圧に昇圧または降圧をすることとなる。また、表示部９６３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテリー９６３５の充電を行う構成とすればよい。
なお太陽電池９６３３については、発電手段の一例として示したが、特に限定されず、圧電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段によるバッテリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を送受信して充電する無接点電力伝送モジュールや、また他の充電手段を組み合わせて行う構成としてもよい。
本実施例は、上記実施の形態と適宜組み合わせて実施することができる。
１０ 段
８０ 段
８１ トランジスタ
８２ トランジスタ
８３ トランジスタ
８４ トランジスタ
８５ 容量素子
１００ 半導体装置
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ トランジスタ
１０５ トランジスタ
１０６ トランジスタ
１０７ トランジスタ
１０８ トランジスタ
１０９ トランジスタ
１１０ トランジスタ
２１１ 容量素子
２１２ 容量素子
４００ 基板
４０２ ゲート電極
４０４ ゲート絶縁層
４０６ 酸化物半導体層
４０８ 酸化物半導体層
４１０ トランジスタ
４１２ 酸化物半導体層
４１４ａ ドレイン電極
４１４ｂ ソース電極
４１６ ゲート絶縁層
４１８ ゲート電極
９６３０ 筐体
９６３１ 表示部
９６３１ａ 表示部
９６３１ｂ 表示部
９６３２ａ 領域
９６３２ｂ 領域
９０３３ 留め具
９０３４ 表示モード切り替えスイッチ
９０３５ 電源スイッチ
９０３６ 省電力モード切り替えスイッチ
９０３７ 操作キー
９０３８ 操作スイッチ
９６３９ キーボード表示切り替えボタン
９６３３ 太陽電池
９６３４ 充放電制御回路
９６３５ バッテリー
９６３６ ＤＣＤＣコンバータ
９６３７ コンバータ
８０ 段
８１ トランジスタ
８２ トランジスタ
８３ トランジスタ
８４ トランジスタ
８５ 容量素子
１００ 半導体装置
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ トランジスタ
１０５ トランジスタ
１０６ トランジスタ
１０７ トランジスタ
１０８ トランジスタ
１０９ トランジスタ
１１０ トランジスタ
２１１ 容量素子
２１２ 容量素子
４００ 基板
４０２ ゲート電極
４０４ ゲート絶縁層
４０６ 酸化物半導体層
４０８ 酸化物半導体層
４１０ トランジスタ
４１２ 酸化物半導体層
４１４ａ ドレイン電極
４１４ｂ ソース電極
４１６ ゲート絶縁層
４１８ ゲート電極
９６３０ 筐体
９６３１ 表示部
９６３１ａ 表示部
９６３１ｂ 表示部
９６３２ａ 領域
９６３２ｂ 領域
９０３３ 留め具
９０３４ 表示モード切り替えスイッチ
９０３５ 電源スイッチ
９０３６ 省電力モード切り替えスイッチ
９０３７ 操作キー
９０３８ 操作スイッチ
９６３９ キーボード表示切り替えボタン
９６３３ 太陽電池
９６３４ 充放電制御回路
９６３５ バッテリー
９６３６ ＤＣＤＣコンバータ
９６３７ コンバータ
Claims (6)
- 第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、を有し、
前記第１のトランジスタの導電型と、前記第２のトランジスタの導電型と、前記第３のトランジスタの導電型と、は同じであり、
前記第１のトランジスタは、チャネルが形成される第１の半導体層と、第１のゲート電極と、第２のゲート電極と、を有し、
前記第１のゲート電極は、第１のゲート絶縁層を介して前記第１の半導体層と重なる領域を有し、
前記第２のゲート電極は、第２のゲート絶縁層を介して前記第１の半導体層と重なる領域を有し、
前記第２のトランジスタは、チャネルが形成される第２の半導体層と、第３のゲート電極と、第４のゲート電極と、を有し、
前記第３のゲート電極は、前記第１のゲート絶縁層を介して前記第２の半導体層と重なる領域を有し、
前記第４のゲート電極は、前記第２のゲート絶縁層を介して前記第２の半導体層と重なる領域を有し、
前記第３のトランジスタは、チャネルが形成される第３の半導体層と、第５のゲート電極と、第６のゲート電極と、を有し、
前記第５のゲート電極は、前記第１のゲート絶縁層を介して前記第３の半導体層と重なる領域を有し、
前記第６のゲート電極は、前記第２のゲート絶縁層を介して前記第３の半導体層と重なる領域を有し、
前記第１のトランジスタのソース又はドレインの一方は、前記第３のゲート電極と電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記第２のゲート電極と電気的に接続され、
前記第１のゲート電極は、第１の電源線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第１の電源線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第４のゲート電極と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、第２の電源線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第６のゲート電極と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方には、第１の信号が入力され、
前記第５のゲート電極には、第２の信号が入力され、
前記第１の電源線は、第１の電位を供給する機能を有し、
前記第２の電源線は、前記第１の電位とは異なる第２の電位を供給する機能を有し、
前記第１の信号は、前記第２の信号の論理値が反転した信号であり、
前記第１のトランジスタのチャネル幅は、前記第２のトランジスタのチャネル幅より小さく、
前記第１のトランジスタのチャネル幅は、前記第３のトランジスタのチャネル幅より小さいことを特徴とする半導体装置。 - 第１の回路と、スイッチと、を有し、
前記第１の回路は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、を有し、
前記スイッチは、第４のトランジスタを有し、
前記第１のトランジスタの導電型と、前記第２のトランジスタの導電型と、前記第３のトランジスタの導電型と、は同じであり、
前記第１のトランジスタは、チャネルが形成される第１の半導体層と、第１のゲート電極と、第２のゲート電極と、を有し、
前記第１のゲート電極は、第１のゲート絶縁層を介して前記第１の半導体層と重なる領域を有し、
前記第２のゲート電極は、第２のゲート絶縁層を介して前記第１の半導体層と重なる領域を有し、
前記第２のトランジスタは、チャネルが形成される第２の半導体層と、第３のゲート電極と、第４のゲート電極と、を有し、
前記第３のゲート電極は、前記第１のゲート絶縁層を介して前記第２の半導体層と重なる領域を有し、
前記第４のゲート電極は、前記第２のゲート絶縁層を介して前記第２の半導体層と重なる領域を有し、
前記第３のトランジスタは、チャネルが形成される第３の半導体層と、第５のゲート電極と、第６のゲート電極と、を有し、
前記第５のゲート電極は、前記第１のゲート絶縁層を介して前記第３の半導体層と重なる領域を有し、
前記第６のゲート電極は、前記第２のゲート絶縁層を介して前記第３の半導体層と重なる領域を有し、
前記第１のトランジスタのソース又はドレインの一方は、前記第３のゲート電極と電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記第２のゲート電極と電気的に接続され、
前記第１のゲート電極は、第１の電源線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第１の電源線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第４のゲート電極と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、第２の電源線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第６のゲート電極と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方には、第１の信号が入力され、
前記第５のゲート電極には、前記スイッチを介して第２の信号が入力され、
前記第１の電源線は、第１の電位を供給する機能を有し、
前記第２の電源線は、前記第１の電位とは異なる第２の電位を供給する機能を有し、
前記第１の信号は、前記第２の信号の論理値が反転した信号であり、
前記第１のトランジスタのチャネル幅は、前記第２のトランジスタのチャネル幅より小さく、
前記第１のトランジスタのチャネル幅は、前記第３のトランジスタのチャネル幅より小さく、
前記第４のトランジスタのチャネル幅は、前記第１のトランジスタのチャネル幅より小さく、
前記第４のトランジスタのチャネル幅は、前記第２のトランジスタのチャネル幅より小さく、
前記第４のトランジスタのチャネル幅は、前記第３のトランジスタのチャネル幅より小さいことを特徴とする半導体装置。 - 請求項２において、
前記第４のトランジスタは、チャネルが形成される第４の半導体層と、第７のゲート電極と、第８のゲート電極と、を有し、
前記第７のゲート電極は、前記第１のゲート絶縁層を介して前記第４の半導体層と重なる領域を有し、
前記第８のゲート電極は、前記第２のゲート絶縁層を介して前記第４の半導体層と重なる領域を有し、
前記第８のゲート電極は、前記第２の電源線に電気的に接続されることを特徴とする半導体装置。 - 第１の回路と、第２の回路と、を有し、
前記第１の回路は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、を有し、
前記第２の回路は、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、を有し、
前記第１のトランジスタの導電型と、前記第２のトランジスタの導電型と、前記第３のトランジスタの導電型と、は同じであり、
前記第４のトランジスタの導電型と、前記第５のトランジスタの導電型と、前記第６のトランジスタの導電型と、は同じであり、
前記第１のトランジスタは、チャネルが形成される第１の半導体層と、第１のゲート電極と、第２のゲート電極と、を有し、
前記第１のゲート電極は、第１のゲート絶縁層を介して前記第１の半導体層と重なる領域を有し、
前記第２のゲート電極は、第２のゲート絶縁層を介して前記第１の半導体層と重なる領域を有し、
前記第２のトランジスタは、チャネルが形成される第２の半導体層と、第３のゲート電極と、第４のゲート電極と、を有し、
前記第３のゲート電極は、前記第１のゲート絶縁層を介して前記第２の半導体層と重なる領域を有し、
前記第４のゲート電極は、前記第２のゲート絶縁層を介して前記第２の半導体層と重なる領域を有し、
前記第３のトランジスタは、チャネルが形成される第３の半導体層と、第５のゲート電極と、第６のゲート電極と、を有し、
前記第５のゲート電極は、前記第１のゲート絶縁層を介して前記第３の半導体層と重なる領域を有し、
前記第６のゲート電極は、前記第２のゲート絶縁層を介して前記第３の半導体層と重なる領域を有し、
前記第１のトランジスタのソース又はドレインの一方は、前記第３のゲート電極と電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記第２のゲート電極と電気的に接続され、
前記第１のゲート電極は、第１の電源線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第１の電源線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第４のゲート電極と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、第２の電源線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第６のゲート電極と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方には、第１の信号が入力され、
前記第５のゲート電極には、第２の信号が入力され、
前記第４のトランジスタは、チャネルが形成される第４の半導体層と、第７のゲート電極と、第８のゲート電極と、を有し、
前記第７のゲート電極は、第１のゲート絶縁層を介して前記第４の半導体層と重なる領域を有し、
前記第８のゲート電極は、第２のゲート絶縁層を介して前記第４の半導体層と重なる領域を有し、
前記第５のトランジスタは、チャネルが形成される第５の半導体層と、第９のゲート電極と、第１０のゲート電極と、を有し、
前記第９のゲート電極は、前記第１のゲート絶縁層を介して前記第５の半導体層と重なる領域を有し、
前記第１０のゲート電極は、前記第２のゲート絶縁層を介して前記第５の半導体層と重なる領域を有し、
前記第６のトランジスタは、チャネルが形成される第６の半導体層と、第１１のゲート電極と、第１２のゲート電極と、を有し、
前記第１１のゲート電極は、前記第１のゲート絶縁層を介して前記第６の半導体層と重なる領域を有し、
前記第１２のゲート電極は、前記第２のゲート絶縁層を介して前記第６の半導体層と重なる領域を有し、
前記第４のトランジスタのソース又はドレインの一方は、前記第９のゲート電極と電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第８のゲート電極と電気的に接続され、
前記第７のゲート電極は、前記第１の電源線と電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第１の電源線と電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、前記第６のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、前記第１０のゲート電極と電気的に接続され、
前記第６のトランジスタのソース又はドレインの他方は、前記第２の電源線と電気的に接続され、
前記第６のトランジスタのソース又はドレインの他方は、前記第１２のゲート電極と電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第１の電源線は、第１の電位を供給する機能を有し、
前記第２の電源線は、前記第１の電位とは異なる第２の電位を供給する機能を有し、
前記第１の信号は、前記第２の信号の論理値が反転した信号であり、
前記第１のトランジスタのチャネル幅は、前記第２のトランジスタのチャネル幅より小さく、
前記第１のトランジスタのチャネル幅は、前記第３のトランジスタのチャネル幅より小さく、
前記第４のトランジスタのチャネル幅は、前記第５のトランジスタのチャネル幅より小さく、
前記第４のトランジスタのチャネル幅は、前記第６のトランジスタのチャネル幅より小さいことを特徴とする半導体装置。 - 請求項１乃至請求項４のいずれか一において、
前記第１の半導体層、前記第２の半導体層、及び、前記第３の半導体層は、酸化物半導体を用いて形成されることを特徴とする半導体装置。 - 請求項５において、
前記第１の半導体層、前記第２の半導体層、及び、前記第３の半導体層は、脱水化又は脱水素化処理を行った後、酸素が供給される工程を経て形成されたものであることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012165298A JP6116149B2 (ja) | 2011-08-24 | 2012-07-26 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011182274 | 2011-08-24 | ||
| JP2011182274 | 2011-08-24 | ||
| JP2012165298A JP6116149B2 (ja) | 2011-08-24 | 2012-07-26 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017054256A Division JP6468688B2 (ja) | 2011-08-24 | 2017-03-21 | 半導体装置及びその作製方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2013062014A JP2013062014A (ja) | 2013-04-04 |
| JP2013062014A5 JP2013062014A5 (ja) | 2015-06-18 |
| JP6116149B2 true JP6116149B2 (ja) | 2017-04-19 |
Family
ID=47742772
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012165298A Active JP6116149B2 (ja) | 2011-08-24 | 2012-07-26 | 半導体装置 |
| JP2017054256A Expired - Fee Related JP6468688B2 (ja) | 2011-08-24 | 2017-03-21 | 半導体装置及びその作製方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017054256A Expired - Fee Related JP6468688B2 (ja) | 2011-08-24 | 2017-03-21 | 半導体装置及びその作製方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9083335B2 (ja) |
| JP (2) | JP6116149B2 (ja) |
| KR (2) | KR102013130B1 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20240121336A (ko) * | 2009-10-16 | 2024-08-08 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| US9742378B2 (en) | 2012-06-29 | 2017-08-22 | Semiconductor Energy Laboratory Co., Ltd. | Pulse output circuit and semiconductor device |
| JP2014045175A (ja) | 2012-08-02 | 2014-03-13 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| TWI621337B (zh) * | 2013-05-14 | 2018-04-11 | 半導體能源研究所股份有限公司 | 信號處理裝置 |
| US9172369B2 (en) * | 2013-05-17 | 2015-10-27 | Semiconductor Energy Laboratory Co., Ltd. | Programmable logic device and semiconductor device |
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| JP6126509B2 (ja) * | 2013-10-04 | 2017-05-10 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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| US9520872B2 (en) * | 2014-12-23 | 2016-12-13 | Qualcomm Incorporated | Linear equalizer with variable gain |
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| US9666606B2 (en) | 2015-08-21 | 2017-05-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device |
| SG10201607278TA (en) * | 2015-09-18 | 2017-04-27 | Semiconductor Energy Lab Co Ltd | Semiconductor device and electronic device |
| US11048105B1 (en) * | 2017-09-30 | 2021-06-29 | Matthew Roy | Visor-like tablet and tablet holder for automotive vehicle |
| KR102366974B1 (ko) * | 2017-11-03 | 2022-02-25 | 삼성전자주식회사 | 인터페이스 회로 및 인터페이스 장치 |
| CN114730807A (zh) * | 2019-11-29 | 2022-07-08 | 株式会社半导体能源研究所 | 半导体装置、显示装置及电子设备 |
| JP2021163917A (ja) * | 2020-04-02 | 2021-10-11 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US11699391B2 (en) | 2021-05-13 | 2023-07-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, display apparatus, and electronic device |
| US11689201B2 (en) | 2021-07-26 | 2023-06-27 | Qualcomm Incorporated | Universal serial bus (USB) host data switch with integrated equalizer |
Family Cites Families (159)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS58147209A (ja) * | 1982-02-26 | 1983-09-02 | Toshiba Corp | 増幅回路 |
| JPS60198861A (ja) | 1984-03-23 | 1985-10-08 | Fujitsu Ltd | 薄膜トランジスタ |
| JPH0244256B2 (ja) | 1987-01-28 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPS63210023A (ja) | 1987-02-24 | 1988-08-31 | Natl Inst For Res In Inorg Mater | ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法 |
| JPH0244258B2 (ja) | 1987-02-24 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244260B2 (ja) | 1987-02-24 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244262B2 (ja) | 1987-02-27 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244263B2 (ja) | 1987-04-22 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH02154461A (ja) * | 1988-12-06 | 1990-06-13 | Mitsubishi Electric Corp | 半導体集積回路の出力バッファ |
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| JP4785271B2 (ja) | 2001-04-27 | 2011-10-05 | 株式会社半導体エネルギー研究所 | 液晶表示装置、電子機器 |
| JP4731718B2 (ja) | 2001-04-27 | 2011-07-27 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP4439761B2 (ja) | 2001-05-11 | 2010-03-24 | 株式会社半導体エネルギー研究所 | 液晶表示装置、電子機器 |
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| JP3933591B2 (ja) | 2002-03-26 | 2007-06-20 | 淳二 城戸 | 有機エレクトロルミネッセント素子 |
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| JP2004273732A (ja) | 2003-03-07 | 2004-09-30 | Sharp Corp | アクティブマトリクス基板およびその製造方法 |
| JP4531343B2 (ja) | 2003-03-26 | 2010-08-25 | 株式会社半導体エネルギー研究所 | 駆動回路 |
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| US7145174B2 (en) | 2004-03-12 | 2006-12-05 | Hewlett-Packard Development Company, Lp. | Semiconductor device |
| US7642573B2 (en) | 2004-03-12 | 2010-01-05 | Hewlett-Packard Development Company, L.P. | Semiconductor device |
| CN1998087B (zh) | 2004-03-12 | 2014-12-31 | 独立行政法人科学技术振兴机构 | 非晶形氧化物和薄膜晶体管 |
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| US7791072B2 (en) | 2004-11-10 | 2010-09-07 | Canon Kabushiki Kaisha | Display |
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| JP4280736B2 (ja) | 2005-09-06 | 2009-06-17 | キヤノン株式会社 | 半導体素子 |
| JP4850457B2 (ja) | 2005-09-06 | 2012-01-11 | キヤノン株式会社 | 薄膜トランジスタ及び薄膜ダイオード |
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| US8916866B2 (en) | 2010-11-03 | 2014-12-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| KR101952733B1 (ko) | 2010-11-05 | 2019-02-27 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| JP5993141B2 (ja) | 2010-12-28 | 2016-09-14 | 株式会社半導体エネルギー研究所 | 記憶装置 |
-
2012
- 2012-07-26 JP JP2012165298A patent/JP6116149B2/ja active Active
- 2012-08-13 US US13/572,951 patent/US9083335B2/en not_active Expired - Fee Related
- 2012-08-22 KR KR1020120091627A patent/KR102013130B1/ko active IP Right Grant
-
2017
- 2017-03-21 JP JP2017054256A patent/JP6468688B2/ja not_active Expired - Fee Related
-
2019
- 2019-08-14 KR KR1020190099433A patent/KR102145179B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR20190099383A (ko) | 2019-08-27 |
| US9083335B2 (en) | 2015-07-14 |
| JP2017162539A (ja) | 2017-09-14 |
| US20130049806A1 (en) | 2013-02-28 |
| KR102013130B1 (ko) | 2019-08-22 |
| JP2013062014A (ja) | 2013-04-04 |
| JP6468688B2 (ja) | 2019-02-13 |
| KR20130022376A (ko) | 2013-03-06 |
| KR102145179B1 (ko) | 2020-08-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
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|
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| R250 | Receipt of annual fees |
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