JP2918307B2 - 半導体記憶素子 - Google Patents
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- G11C—STATIC STORES
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- H10B—ELECTRONIC MEMORY DEVICES
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体記憶素子、その中でも特に記憶素子自
身に増幅能力を有するゲインセルに関するものである。
身に増幅能力を有するゲインセルに関するものである。
（従来の技術） 従来、DRAMメモリセルの構造としては周知のようにス
タック型のキャパシタが用いられていた。しかし、この
構造ではキャパシタが受動素子のため増幅作用がないの
で、素子の微細化に伴うセル面積の縮小により信号電荷
量が低下し、信号電圧の低下を招く。その解決策として
近来メモリセル自体に増幅作用をもつゲインセルが普及
してきた。その回路、構造の例を記載した文献としては
例えば、NIKKEI ELECTORONICS （1985−10−７） P262
−266、H.Shichijo et.al.“TITE RAM:A NEW SOI DRAM
Gain Cell for Mbit DRAM′s" Ext.Abs.16th.Conf.on S
olid State Devices ＆ MaterialsKobe,1984、P265−26
8などがある。
タック型のキャパシタが用いられていた。しかし、この
構造ではキャパシタが受動素子のため増幅作用がないの
で、素子の微細化に伴うセル面積の縮小により信号電荷
量が低下し、信号電圧の低下を招く。その解決策として
近来メモリセル自体に増幅作用をもつゲインセルが普及
してきた。その回路、構造の例を記載した文献としては
例えば、NIKKEI ELECTORONICS （1985−10−７） P262
−266、H.Shichijo et.al.“TITE RAM:A NEW SOI DRAM
Gain Cell for Mbit DRAM′s" Ext.Abs.16th.Conf.on S
olid State Devices ＆ MaterialsKobe,1984、P265−26
8などがある。
その文献にも記載されているが、従来のゲインセルの
構造を第４図に示す。第５図はその回路図でありこれは
従来も本発明も同じである。
構造を第４図に示す。第５図はその回路図でありこれは
従来も本発明も同じである。
公知の構造であるから、詳細な説明は省略するが、酸
化膜32上に形成された書き込みトランジスタ（スイッチ
ング用トランジスタ）の多結晶シリコンMOSFET（SOI MO
SFET）34と読み出しトランジスタ（センス用トランジス
タ）である通常のバルクMOSFET33とから成る。かつMOSF
ET33はMOSFET34のチャネル方向と交わるよう形成されて
いる。両トランジスタはｎチャンネルであるが、多結晶
チャンネル部はｐ型注入、無注入、薄いｎ型注入の何れ
でもできる。このセルはまた読み出し、書き込みのワー
ド線36、39（電極といってもよい）と、読み出し、書き
込みのビット線37、40を有し、読み出しワード線36と読
み出しトランジスタ33との間に電荷蓄積層35がある。つ
まりこのセル構造は２個のトランジスタと１個のキャパ
シタから成り、第５図の回路を構成している。
化膜32上に形成された書き込みトランジスタ（スイッチ
ング用トランジスタ）の多結晶シリコンMOSFET（SOI MO
SFET）34と読み出しトランジスタ（センス用トランジス
タ）である通常のバルクMOSFET33とから成る。かつMOSF
ET33はMOSFET34のチャネル方向と交わるよう形成されて
いる。両トランジスタはｎチャンネルであるが、多結晶
チャンネル部はｐ型注入、無注入、薄いｎ型注入の何れ
でもできる。このセルはまた読み出し、書き込みのワー
ド線36、39（電極といってもよい）と、読み出し、書き
込みのビット線37、40を有し、読み出しワード線36と読
み出しトランジスタ33との間に電荷蓄積層35がある。つ
まりこのセル構造は２個のトランジスタと１個のキャパ
シタから成り、第５図の回路を構成している。
回路動作は詳しく述べるまでもないが、書き込みは書
き込みビット線40上の「１」又は「０」のデータが書き
込みトランジスタ34を通して電荷蓄積層35に書き込まれ
る。無論この場合ワード線36、39は正の高電位としてあ
る。書き込み後このトランジスタ39をオフして電荷蓄積
層35（読み出しトランジスタ33のゲート電極でもある）
は電気的に浮遊する。
き込みビット線40上の「１」又は「０」のデータが書き
込みトランジスタ34を通して電荷蓄積層35に書き込まれ
る。無論この場合ワード線36、39は正の高電位としてあ
る。書き込み後このトランジスタ39をオフして電荷蓄積
層35（読み出しトランジスタ33のゲート電極でもある）
は電気的に浮遊する。
読み出しのときには、読み出しワード線36だけに駆動
電圧を加えると、容量結合によって読み出しトランジス
タ33のゲート電極電位が上がりデータの判別（「１」か
「０」）ができる。
電圧を加えると、容量結合によって読み出しトランジス
タ33のゲート電極電位が上がりデータの判別（「１」か
「０」）ができる。
構造的にはEPROMのフローテイングゲートに多結晶シ
リコントランジスタがつながったような形と言える。
リコントランジスタがつながったような形と言える。
（発明が解決しようとする課題） しかしながら、前述の構成の装置では、各セルに合計
５本の引き出し電極を必要とする。これにより配線面積
が大きくならざるを得ず、高集積化には適さない。さら
に、読み書きの際にキャパシタの容量比が重要となる
が、容量は面積に比例するために精度、バラツキが大き
くなり、安定した素子特性は期待できない。
５本の引き出し電極を必要とする。これにより配線面積
が大きくならざるを得ず、高集積化には適さない。さら
に、読み書きの際にキャパシタの容量比が重要となる
が、容量は面積に比例するために精度、バラツキが大き
くなり、安定した素子特性は期待できない。
（課題を解決するための手段） 本発明では、配線面積を小さくするために、書き込み
ビット線および読み出しビット線を共通にし、さらに配
線の一部を素子分離領域内に形成した。また、センスト
ランジスタのしきい値電圧の制御をMOSFETの基板バイア
スを絶縁膜を介して加えることにより行なうようにし
た。
ビット線および読み出しビット線を共通にし、さらに配
線の一部を素子分離領域内に形成した。また、センスト
ランジスタのしきい値電圧の制御をMOSFETの基板バイア
スを絶縁膜を介して加えることにより行なうようにし
た。
（作用） 本発明は前述のような構成、即ち書き込みビット線と
読み出しビット線を共通にし、また素子分離領域に配線
を配したので、配線面積を大幅に減少させることが可能
となり、高密度な記憶素子を作成することが可能とな
る。
読み出しビット線を共通にし、また素子分離領域に配線
を配したので、配線面積を大幅に減少させることが可能
となり、高密度な記憶素子を作成することが可能とな
る。
さらに、センストランジスタを絶縁膜を介した基板バ
イアス効果により制御するため、素子製造工程における
余裕を十分に取ることが可能である。
イアス効果により制御するため、素子製造工程における
余裕を十分に取ることが可能である。
第１図は本発明の実施例の回路図である。本図中には
２×2bit分を示しており、点線で囲んだ部分が１セル分
である。Tr1は多結晶Siを用いたSOI MOSFET（第１のMOS
FET）であり、スイッチングトランジスタとしている。T
r2はSOI MOSFET（第２のMOSFET）であるが、後述する
ように基板に絶縁膜を介して基板バイアス制御用の電極
を形成したものである。Tr1のゲート電極は、書き込み
ワード線WW1に接続され、ソース・ドレインの一方が読
み書きビット線WRb1に、もう一方がTr2のゲートに接続
される。Tr2のソース・ドレインの一方は、電源線VDDに
接続され、もう一方はTr1のソース・ドレインの一方と
同様に読み書きビット線WRb1に接続される。また、Tr2
の基板バイアス用電極は、読み出しワード線RW1に接続
される。
２×2bit分を示しており、点線で囲んだ部分が１セル分
である。Tr1は多結晶Siを用いたSOI MOSFET（第１のMOS
FET）であり、スイッチングトランジスタとしている。T
r2はSOI MOSFET（第２のMOSFET）であるが、後述する
ように基板に絶縁膜を介して基板バイアス制御用の電極
を形成したものである。Tr1のゲート電極は、書き込み
ワード線WW1に接続され、ソース・ドレインの一方が読
み書きビット線WRb1に、もう一方がTr2のゲートに接続
される。Tr2のソース・ドレインの一方は、電源線VDDに
接続され、もう一方はTr1のソース・ドレインの一方と
同様に読み書きビット線WRb1に接続される。また、Tr2
の基板バイアス用電極は、読み出しワード線RW1に接続
される。
以上の構成でゲインセルが形成されるが、次にその動
作について述べる。第２図は、動作を示す図であり、１
セル分が示されている。
作について述べる。第２図は、動作を示す図であり、１
セル分が示されている。
各端子に加わる電圧は、VDD＝Va、VWW＝0orVa、VWRb
＝0orVa、VRW＝0orVbとする。この場合、Tr1のしきい値
電圧Vth1は、０＜th1＜Vaの任意の値を取ることが可能
である。一方Tr2のしきい値電圧Vth2は、RW端子に加わ
る電圧VbによってVth2−Vb′と変化すると考えると、次
の関係を満たさなければならない。
＝0orVa、VRW＝0orVbとする。この場合、Tr1のしきい値
電圧Vth1は、０＜th1＜Vaの任意の値を取ることが可能
である。一方Tr2のしきい値電圧Vth2は、RW端子に加わ
る電圧VbによってVth2−Vb′と変化すると考えると、次
の関係を満たさなければならない。
（１）Ｈ書き込み時:Va−Vth1＜Vth2 off （２）Ｈ読み出し時：Vth2−Vb′＜Va−Vth1 ON （３）Ｌ書き込み時:0＜Vth2 off （４）Ｌ読み出し時:0＜Vth2−Vb′ off 以上の関係を整理すると ０＜Vth2−Vb′＜Va−Vth1＜Vth2 となる。今、Tr1のしきい値電圧Vth1＝2.5V、Va＝5Vと
すると前式は ０＜Vth2−Vb′＜2.5＜Vth2 となる。すなわち、Tr2のしきい値電圧は、以上の関係
から3V程度以上が適当と考えられる。VbによるVth2の変
化量Vb′は、半導体層の厚さ、絶縁膜の厚さ等により変
化するので、ここではVb＝5VのときVb′＝2Vと考える。
すなわち、Tr2のゲート電圧とドレイン電流の関係は、
第３図となる。
すると前式は ０＜Vth2−Vb′＜2.5＜Vth2 となる。すなわち、Tr2のしきい値電圧は、以上の関係
から3V程度以上が適当と考えられる。VbによるVth2の変
化量Vb′は、半導体層の厚さ、絶縁膜の厚さ等により変
化するので、ここではVb＝5VのときVb′＝2Vと考える。
すなわち、Tr2のゲート電圧とドレイン電流の関係は、
第３図となる。
以上の電圧関係を例に取り第２図を用いて動作を詳細
に説明する。まず、“H"書き込み時（ａ）には、WWに5
V、WRbに5Vを加えることにより、Tr2のゲート電圧は、T
r1のゲート電圧5Vとしきい値電圧Vth1との関係から、2.
5Vまで上昇する。
に説明する。まず、“H"書き込み時（ａ）には、WWに5
V、WRbに5Vを加えることにより、Tr2のゲート電圧は、T
r1のゲート電圧5Vとしきい値電圧Vth1との関係から、2.
5Vまで上昇する。
このときRWは0VであるからTr2はoff状態である。
次に“H"待機時（ｂ）には、VWW＝0V VWRb＝０とする
ことにより、Tr2のゲート電圧は2.5Vに保持される。
“H"読み出し時（ｃ）には、RWに5V加えることにより、
Tr2のしきい値電圧は1Vとなり、Tr2は2.5Vのゲート電圧
によりON状態となり、WRbは1.5Vまで電圧が上昇する。
ことにより、Tr2のゲート電圧は2.5Vに保持される。
“H"読み出し時（ｃ）には、RWに5V加えることにより、
Tr2のしきい値電圧は1Vとなり、Tr2は2.5Vのゲート電圧
によりON状態となり、WRbは1.5Vまで電圧が上昇する。
一方、“L"書き込み時（ｄ）には、WWに5V、WRbに0V
を加えることにより、Tr2のゲート電圧は0Vとなる。
“L"待機時（ｅ）は、WWを0Vとすることにより、Tr2の
ゲート電圧は0Vのまま保持され、“L"読み出し時（ｆ）
には、RWを5VとしてもTr2のしきい値電圧は、1Vである
ためTr2はoff状態のままであるから、WRbは0Vとなる。
を加えることにより、Tr2のゲート電圧は0Vとなる。
“L"待機時（ｅ）は、WWを0Vとすることにより、Tr2の
ゲート電圧は0Vのまま保持され、“L"読み出し時（ｆ）
には、RWを5VとしてもTr2のしきい値電圧は、1Vである
ためTr2はoff状態のままであるから、WRbは0Vとなる。
以上は、単体の１セルについてのものであるが複数個
のセルを考える場合は、第１図においてcell1へのアク
セスはWRb1、WW1、RW1を、cell2へはWRb2、WW1、RW1
を、cell3へはWRb1、WW2、RW2を、cell4へは、WRb2、WW
2、RW2をそれぞれ組で使用することにより可能である。
のセルを考える場合は、第１図においてcell1へのアク
セスはWRb1、WW1、RW1を、cell2へはWRb2、WW1、RW1
を、cell3へはWRb1、WW2、RW2を、cell4へは、WRb2、WW
2、RW2をそれぞれ組で使用することにより可能である。
次に半導体基板上に本実施例を形成した例について第
６図に平面図を示す。図中には、配線となるAl線等の一
部は省略してある。
６図に平面図を示す。図中には、配線となるAl線等の一
部は省略してある。
第７図から第10図は第６図の平面図で示してあるＡ−
Ａ、Ｂ−Ｂ、Ｃ−Ｃ、Ｄ−Ｄ、の各断面図である。また
第６図において（ ）内の記号は第７図から第10図で付
した記号であり、平面図におけるその個所が断面図のど
の部分に当るか対比させたものであり、第７図から第10
図の（ ）内記号は第６図の記号を表し対比させてい
る。
Ａ、Ｂ−Ｂ、Ｃ−Ｃ、Ｄ−Ｄ、の各断面図である。また
第６図において（ ）内の記号は第７図から第10図で付
した記号であり、平面図におけるその個所が断面図のど
の部分に当るか対比させたものであり、第７図から第10
図の（ ）内記号は第６図の記号を表し対比させてい
る。
以下第６図〜第10図により本発明の実施例の構造を説
明する。
明する。
まずSi（シリコン）基板１上に絶縁膜（Si3N4膜）４
で素子分離された多結晶Si（低抵抗体層）７（読み出し
ワード線102となる）と素子分離領域５（101）（電源ラ
イン（VDD）となる）が形成されている。即ち素子分離
領域５内に電源ラインを配してある。
で素子分離された多結晶Si（低抵抗体層）７（読み出し
ワード線102となる）と素子分離領域５（101）（電源ラ
イン（VDD）となる）が形成されている。即ち素子分離
領域５内に電源ラインを配してある。
前記多結晶Si層７の上部に絶縁体（熱酸化膜）６を介
してSi層３を配し、そこに第2MOSFETのN+領域（ドレイ
ン）10と同（ソース）10′となる拡散層が形成されてい
る。この層の上に薄い酸化膜８を介して低抵抗多結晶Si
9が形成されており、これが第2MOSFETのゲート103とな
っている。即ち、第2MOSFETの読み出しワード線７（10
2）による基板バイアスは絶縁体６を介して容量結合で
加えられることになる。蛇足ながら多結晶Siを低抵抗と
名付けたのは周知のように抵抗値を低くして導体とする
からである。後述するように第１のMOSFETは以上説明し
た構造の上に配されており、言い換えれば第２のMOSFET
は基板１側に配されている。この第２のMOSFETがセンス
トランジスタ（第１図のTr2）であり、第１のMOSFET同
様SOI MOSFETの構成である（何れも多結晶Siを用いてあ
るから）。
してSi層３を配し、そこに第2MOSFETのN+領域（ドレイ
ン）10と同（ソース）10′となる拡散層が形成されてい
る。この層の上に薄い酸化膜８を介して低抵抗多結晶Si
9が形成されており、これが第2MOSFETのゲート103とな
っている。即ち、第2MOSFETの読み出しワード線７（10
2）による基板バイアスは絶縁体６を介して容量結合で
加えられることになる。蛇足ながら多結晶Siを低抵抗と
名付けたのは周知のように抵抗値を低くして導体とする
からである。後述するように第１のMOSFETは以上説明し
た構造の上に配されており、言い換えれば第２のMOSFET
は基板１側に配されている。この第２のMOSFETがセンス
トランジスタ（第１図のTr2）であり、第１のMOSFET同
様SOI MOSFETの構成である（何れも多結晶Siを用いてあ
るから）。
前記低抵抗多結晶Si9（第2MOSFETのゲート）の上に厚
い絶縁膜（第１中間絶縁膜）11を配し、その上に多結晶
Si12が形成されており、そこに第２の拡散層（第２の低
抵抗多結晶Si）15、15′が形成されている。これが第1M
OSFETのドレイン・ソースとなっている。前記絶縁膜11
の一部は開孔されており、前記拡散層15（第1MOSFETの
ドレイン）と前記低抵抗多結晶Si9（第2MOSFETのゲー
ト）（第７図）（第６図の104）、第1MOSFETのソース1
5′と第2MOSFETのソース10′（第９図）（第６図の10
5）とがコンタクト（接続）されている。前記多結晶Si1
2（15と15′の間）の上には薄い絶縁膜13を介して第３
の低抵抗多結晶Si14が形成されており、これが第1MOSFE
Tのゲート電極となっており、書き込みワード線107とも
なっている。また第1MOSFETのソース15′にアルミ配線1
7を接続し（108）読み書きビット線となっている。即
ち、第1MOSFETのソース15′と第2MOSFETのソース10′と
は前述のように接続されている（105）ので、書き込み
ビット線と読み出しビット線が共通になっている（本実
施例では読み書きビット線と称す）。この第1MOSFETは
スイッチングトランジスタであり、SOI MOSFETとなって
いる。
い絶縁膜（第１中間絶縁膜）11を配し、その上に多結晶
Si12が形成されており、そこに第２の拡散層（第２の低
抵抗多結晶Si）15、15′が形成されている。これが第1M
OSFETのドレイン・ソースとなっている。前記絶縁膜11
の一部は開孔されており、前記拡散層15（第1MOSFETの
ドレイン）と前記低抵抗多結晶Si9（第2MOSFETのゲー
ト）（第７図）（第６図の104）、第1MOSFETのソース1
5′と第2MOSFETのソース10′（第９図）（第６図の10
5）とがコンタクト（接続）されている。前記多結晶Si1
2（15と15′の間）の上には薄い絶縁膜13を介して第３
の低抵抗多結晶Si14が形成されており、これが第1MOSFE
Tのゲート電極となっており、書き込みワード線107とも
なっている。また第1MOSFETのソース15′にアルミ配線1
7を接続し（108）読み書きビット線となっている。即
ち、第1MOSFETのソース15′と第2MOSFETのソース10′と
は前述のように接続されている（105）ので、書き込み
ビット線と読み出しビット線が共通になっている（本実
施例では読み書きビット線と称す）。この第1MOSFETは
スイッチングトランジスタであり、SOI MOSFETとなって
いる。
また第2MOSFETのドレイン10は第10図に示すように一
部アルミ配線17にコンタクトするようになっており、電
源（VDD）が供給される構造としている。
部アルミ配線17にコンタクトするようになっており、電
源（VDD）が供給される構造としている。
なお16は第２中間絶縁膜であり、以上述べてきた構造
の上部に配されており、配線個所は開孔されおり、アル
ミ配線17が形成されている。これは通常の技術であり第
６図には省略してあるが、第８図〜第10図には参考とし
て記載しておいた。
の上部に配されており、配線個所は開孔されおり、アル
ミ配線17が形成されている。これは通常の技術であり第
６図には省略してあるが、第８図〜第10図には参考とし
て記載しておいた。
第11図は、本発明の実施例の製造工程を第６図Ａ−Ａ
断面にて示したものである。
断面にて示したものである。
以下に製造方法を第11図と第６図（100代の記号）を
使用して詳細に述べる。
使用して詳細に述べる。
Si基板１上にSiO2層２、Ｐ型結晶Si層３を有するSOI
型のSiウェハを用いる。（第11図（ａ））このSOI基板
の一部、第６図における素子分離領域101にSi基板１に
達する第１の溝を形成する。その後、Si3N4膜４を全面
にCVD法により形成し、第１の溝内に低抵抗多結晶Si5を
CVD法とエッチバック法により形成する（第11図
（ｂ））。次に、読み出しワード線となる領域102にSiO
2層２に達する第２の溝を形成し、その後、ウェットエ
ッチングによりSiO2層２を除去する。この場合、ウェッ
トエッチングには、ふっ酸を用いることによりSi層３、
Si基板１、Si3N4膜４はエッチングされずにSiO2層２の
みが除去される。次に熱酸化によりSiO2膜６をSi層３と
Si基板１の間の空洞に形成する。このSiO2膜はTr2の基
板側のゲート絶縁膜となる。その後、低抵抗多結晶Si7
を空洞中にLPCVD法とエッチバック法を用いて形成す
る。（第11図（ｃ）） 次に、電荷蓄積およびTr2のゲート電極103となる多結
晶Si形成のために、薄いゲート酸化膜８をSi層３上に形
成し、第３の多結晶Si9を全面に形成し第６図に示すよ
うにパターニングを行なう。次にTr2のソース・ドレイ
ン電極形成のためにイオン注入法を用いてN+領域をSi層
３の第３多結晶Siにおおわれていない部分に形成する。
その後、第１中間絶縁膜11を形成する。（第11図
（ｄ）） 次に、第１中間膜の一部を104、105のように除去し上
層とのコンタクト穴を形成する。その後、第４多結晶Si
12をCVD法により形成する。この第４多結晶SiはTr1の素
子領域となるためＰ型の多結晶Siである必要がある。次
にTr1のゲート絶縁膜13となるSiO2膜を熱酸化により形
成し、Tr1のゲート電極であり書き込みワード線107とな
る第５多結晶Si14をCVD法により形成し、Tr1のソース・
ドレインとなるN+領域15をイオン注入法により形成する
（第11図（ｅ））。
型のSiウェハを用いる。（第11図（ａ））このSOI基板
の一部、第６図における素子分離領域101にSi基板１に
達する第１の溝を形成する。その後、Si3N4膜４を全面
にCVD法により形成し、第１の溝内に低抵抗多結晶Si5を
CVD法とエッチバック法により形成する（第11図
（ｂ））。次に、読み出しワード線となる領域102にSiO
2層２に達する第２の溝を形成し、その後、ウェットエ
ッチングによりSiO2層２を除去する。この場合、ウェッ
トエッチングには、ふっ酸を用いることによりSi層３、
Si基板１、Si3N4膜４はエッチングされずにSiO2層２の
みが除去される。次に熱酸化によりSiO2膜６をSi層３と
Si基板１の間の空洞に形成する。このSiO2膜はTr2の基
板側のゲート絶縁膜となる。その後、低抵抗多結晶Si7
を空洞中にLPCVD法とエッチバック法を用いて形成す
る。（第11図（ｃ）） 次に、電荷蓄積およびTr2のゲート電極103となる多結
晶Si形成のために、薄いゲート酸化膜８をSi層３上に形
成し、第３の多結晶Si9を全面に形成し第６図に示すよ
うにパターニングを行なう。次にTr2のソース・ドレイ
ン電極形成のためにイオン注入法を用いてN+領域をSi層
３の第３多結晶Siにおおわれていない部分に形成する。
その後、第１中間絶縁膜11を形成する。（第11図
（ｄ）） 次に、第１中間膜の一部を104、105のように除去し上
層とのコンタクト穴を形成する。その後、第４多結晶Si
12をCVD法により形成する。この第４多結晶SiはTr1の素
子領域となるためＰ型の多結晶Siである必要がある。次
にTr1のゲート絶縁膜13となるSiO2膜を熱酸化により形
成し、Tr1のゲート電極であり書き込みワード線107とな
る第５多結晶Si14をCVD法により形成し、Tr1のソース・
ドレインとなるN+領域15をイオン注入法により形成する
（第11図（ｅ））。
その後、第２中間膜16（第８〜10図）を形成後、10
8、109の各コンタクト穴を第２中間膜16に形成し、読み
書きビット線、VDDコンタクト金属としてAl配線17（第
９、10図）を形成する。
8、109の各コンタクト穴を第２中間膜16に形成し、読み
書きビット線、VDDコンタクト金属としてAl配線17（第
９、10図）を形成する。
以上で第１図に示す回路が半導体基板上に実現でき
る。
る。
第12図は、複数のセルを形成する場合の配置および周
辺回路への接続の関係を示している。一つの読み出しワ
ード線102に対し、その両側に段違いにセルを配してい
る。ワード線の取り出しは113、114のように複数のセル
で共用することが可能である。またビット線110は、図
中横方向に形成されセンスアンプ部へ接続される。
辺回路への接続の関係を示している。一つの読み出しワ
ード線102に対し、その両側に段違いにセルを配してい
る。ワード線の取り出しは113、114のように複数のセル
で共用することが可能である。またビット線110は、図
中横方向に形成されセンスアンプ部へ接続される。
（発明の効果） 以上、詳細に説明したように、本発明によれば、書き
込みビット線と読み出しビット線を共通にし、また素子
分離領域に配線を配したことにより、配線面積を大幅に
減少させることが可能となり、高密度な記憶素子を作成
することが可能となる。
込みビット線と読み出しビット線を共通にし、また素子
分離領域に配線を配したことにより、配線面積を大幅に
減少させることが可能となり、高密度な記憶素子を作成
することが可能となる。
さらに、センストランジスタを、絶縁膜を介した基板
バイアス効果により制御するため、素子製造工程におけ
る余裕を十分に取ることが可能である。
バイアス効果により制御するため、素子製造工程におけ
る余裕を十分に取ることが可能である。
第１図は本発明の実施例の回路図、第２図は第１図の動
作原理説明図、第３図は第１図のTr2のゲート電圧対ド
レイン電流の関係を示す図、第４図は従来のゲインセル
構造、第５図は、従来のゲインセル回路図、第６図は本
発明の実施例の平面図、第７図〜第10図は第６図のＡ−
Ａ、Ｂ−Ｂ、Ｃ−Ｃ、Ｄ−Ｄのそれぞれ断面図、第11図
は本発明の実施例の製造工程断面図、第12図は本発明の
実施例の複数セル配置図である。 １……Si基板、２……絶縁膜層、３……Si層、４……Si
3N4膜、５……多結晶Si、６……熱酸化膜、７……多結
晶Si、８……第2MOSFETのゲート酸化膜、９……ゲート
多結晶Si、10……第2MOSFETのN+領域、10′……第2MOSF
ETのN+領域（ソース）、11……第２中間絶縁膜、12……
多結晶Si、13……第1MOSFETのゲート酸化膜、14……第1
MOSFETのゲート多結晶Si、15……第1MOSFETのN+領域、1
5′……第1MOSFETのN+領域（ソース）、16……第２中間
絶縁膜、17……Al配線、101……素子分離領域兼電源ラ
イン、102……読み出しワード線、103……Tr2のゲート
電極、104……Tr1のドレインとTr2のゲートのコンタク
ト、105……Tr1のソースとTr2のソースコンタクト、106
……Tr1の素子領域、107……書き込みワード線、108…
…読み書きビット線コンタクト、109……VDDコンタク
ト。
作原理説明図、第３図は第１図のTr2のゲート電圧対ド
レイン電流の関係を示す図、第４図は従来のゲインセル
構造、第５図は、従来のゲインセル回路図、第６図は本
発明の実施例の平面図、第７図〜第10図は第６図のＡ−
Ａ、Ｂ−Ｂ、Ｃ−Ｃ、Ｄ−Ｄのそれぞれ断面図、第11図
は本発明の実施例の製造工程断面図、第12図は本発明の
実施例の複数セル配置図である。 １……Si基板、２……絶縁膜層、３……Si層、４……Si
3N4膜、５……多結晶Si、６……熱酸化膜、７……多結
晶Si、８……第2MOSFETのゲート酸化膜、９……ゲート
多結晶Si、10……第2MOSFETのN+領域、10′……第2MOSF
ETのN+領域（ソース）、11……第２中間絶縁膜、12……
多結晶Si、13……第1MOSFETのゲート酸化膜、14……第1
MOSFETのゲート多結晶Si、15……第1MOSFETのN+領域、1
5′……第1MOSFETのN+領域（ソース）、16……第２中間
絶縁膜、17……Al配線、101……素子分離領域兼電源ラ
イン、102……読み出しワード線、103……Tr2のゲート
電極、104……Tr1のドレインとTr2のゲートのコンタク
ト、105……Tr1のソースとTr2のソースコンタクト、106
……Tr1の素子領域、107……書き込みワード線、108…
…読み書きビット線コンタクト、109……VDDコンタク
ト。
Claims (2)
- 【請求項１】第１のＮチャンネル型MOSFETのソース電極
またはドレイン電極の一方の電極と第２のＮチャンネル
型MOSFETのソース電極またはドレイン電極の一方の電極
とが接続された読み書きビット線と、 前記第１のＮチャンネル型MOSFETのソース電極またはド
レイン電極の他方の電極と前記第２のＮチャンネル型MO
SFETのゲート電極との接続により形成された電荷蓄積領
域と、 前記第１のＮチャンネル型MOSFETのゲート電極に接続さ
れた書き込みワード線と、 前記第２のＮチャンネル型MOSFETのソース電極またはド
レイン電極の他方の電極に基準電位を与える電源線と、 前記第２のＮチャンネル型MOSFETが形成された半導体基
体と絶縁膜を介して容量結合された読み出しワード線と
を備え、 前記書き込みワード線に与えられる書き込み信号が第１
論理レベルであって前記読み出しワード線に与えられる
読み出し信号が第２論理レベルである時、前記読み書き
ビット線から前記電荷蓄積領域に電荷を与え、 前記書き込みワード線に与えられる書き込み信号が前記
第２論理レベルであって前記読み出しワード線に与えら
れる読み出し信号が前記第１論理レベルである時、前記
電荷蓄積領域から前記読み書きビット線に電荷を与える
ことを特徴とする半導体記憶素子。 - 【請求項２】半導体記憶素子の構造として、 基板上に第１の絶縁体層を介して低抵抗体層を配し、第
２の絶縁体を介して第１の半導体層と低抵抗半導体層を
有し、前記半導体層上に薄い絶縁膜を介して、低抵抗多
結晶半導体を配し、前記低抵抗半導体層を第２のMOSFET
のソース・ドレイン電極とし、前記低抵抗多結晶半導体
を前記第２のMOSFETのゲート電極とし、前記低抵抗多結
晶半導体上に、厚い絶縁膜を介して多結晶半導体および
前記低抵抗多結晶半導体と前記低抵抗半導体に接する第
２の低抵抗多結晶半導体を有し、前記多結晶半導体上に
第２の薄い絶縁膜を介して第３の低抵抗多結晶半導体が
形成されており、前記第２の低抵抗多結晶半導体を第１
のMOSFETのソース・ドレイン電極とし、前記第３の低抵
抗多結晶半導体を第１のMOSFETのゲート電極とし、 前記第１のMOSFETのゲート電極を書き込みワード線と
し、前記第１のMOSFETのソース電極を読み書きビット線
とし、前記第２のMOSFETのドレイン電極を電源線とし、
前記低抵抗体層を読み出しワード線とすることを特徴と
する半導体記憶素子。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2207673A JP2918307B2 (ja) | 1990-08-07 | 1990-08-07 | 半導体記憶素子 |
| KR1019910013246A KR0127293B1 (ko) | 1990-08-07 | 1991-07-31 | 반도체 기억소자 및 그 제조방법 |
| US07/738,543 US5220530A (en) | 1990-08-07 | 1991-07-31 | Semiconductor memory element and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2207673A JP2918307B2 (ja) | 1990-08-07 | 1990-08-07 | 半導体記憶素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0499060A JPH0499060A (ja) | 1992-03-31 |
| JP2918307B2 true JP2918307B2 (ja) | 1999-07-12 |
Family
ID=16543674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2207673A Expired - Fee Related JP2918307B2 (ja) | 1990-08-07 | 1990-08-07 | 半導体記憶素子 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5220530A (ja) |
| JP (1) | JP2918307B2 (ja) |
| KR (1) | KR0127293B1 (ja) |
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|---|---|---|---|---|
| KR100198659B1 (ko) * | 1996-05-16 | 1999-06-15 | 구본준 | 메모리 셀, 메모리 장치 및 그의 제조 방법 |
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| KR100215866B1 (ko) * | 1996-04-12 | 1999-08-16 | 구본준 | 커패시터가 없는 디램 및 그의 제조방법 |
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