[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP7124339B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP7124339B2
JP7124339B2 JP2018034260A JP2018034260A JP7124339B2 JP 7124339 B2 JP7124339 B2 JP 7124339B2 JP 2018034260 A JP2018034260 A JP 2018034260A JP 2018034260 A JP2018034260 A JP 2018034260A JP 7124339 B2 JP7124339 B2 JP 7124339B2
Authority
JP
Japan
Prior art keywords
diode section
semiconductor substrate
section
region
diode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018034260A
Other languages
English (en)
Other versions
JP2019149497A (ja
Inventor
茂樹 佐藤
聖自 百田
忠志 宮坂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2018034260A priority Critical patent/JP7124339B2/ja
Priority to US16/228,803 priority patent/US11855077B2/en
Publication of JP2019149497A publication Critical patent/JP2019149497A/ja
Priority to JP2022126638A priority patent/JP7444205B2/ja
Application granted granted Critical
Publication of JP7124339B2 publication Critical patent/JP7124339B2/ja
Priority to US18/539,311 priority patent/US20240145465A1/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
    • H10D84/401—Combinations of FETs or IGBTs with BJTs
    • H10D84/403—Combinations of FETs or IGBTs with BJTs and with one or more of diodes, resistors or capacitors
    • H10D84/406—Combinations of FETs or IGBTs with vertical BJTs and with one or more of diodes, resistors or capacitors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
    • H03K17/0828—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in composite switches
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
    • H10D12/481—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/104—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices having particular shapes of the bodies at or near reverse-biased junctions, e.g. having bevels or moats
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
    • H10D62/142—Anode regions of thyristors or collector regions of gated bipolar-mode devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/50—Physical imperfections
    • H10D62/53—Physical imperfections the imperfections being within the semiconductor body 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/231—Emitter or collector electrodes for bipolar transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/411—PN diodes having planar bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/422—PN diodes having the PN junctions in mesas
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0063—High side switches, i.e. the higher potential [DC] or life wire [AC] being directly connected to the switch and not via the load
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0072—Low side switches, i.e. the lower potential [DC] or neutral wire [AC] being directly connected to the switch and not via the load
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H10D64/117—Recessed field plates, e.g. trench field plates or buried field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は、半導体装置に関する。
従来、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等のトランジスタ素子と、還流ダイオード（ＦＷＤ）等のダイオード素子とが並列に設けられた半導体装置が知られている（例えば、特許文献１参照）。
特許文献１ 特開２００９－９９６９０号公報
半導体装置においては、損失等の特性がよいことが好ましい。
本発明の一つの態様においては、半導体基板を備える半導体装置を提供する。半導体装置は、半導体基板の上面に設けられた上面電極を備えてよい。半導体装置は、半導体基板の下面に設けられた下面電極を備えてよい。半導体装置は、半導体基板に設けられ、上面電極および下面電極に接続されたトランジスタ部を備えてよい。半導体装置は、半導体基板に設けられ、上面電極および下面電極に接続された第１ダイオード部を備えてよい。半導体装置は、半導体基板に設けられ、上面電極および下面電極に接続された第２ダイオード部を備えてよい。第１ダイオード部および第２ダイオード部は、半導体基板の深さ方向における抵抗率が異なってよい。
第１ダイオード部および第２ダイオード部は、半導体基板の内部に設けられた第１導電型のドリフト領域を有してよい。第１ダイオード部および第２ダイオード部は、ドリフト領域と半導体基板の上面との間に設けられた第２導電型のアノード領域を有してよい。第１ダイオード部および第２ダイオード部は、アノード領域よりもドーピング濃度が高い第２導電型であり、且つ、半導体基板の上面からアノード領域よりも深い位置まで形成された分離ウェル領域により分離されていてよい。
第１ダイオード部および第２ダイオード部は、アノード領域のドーピング濃度が異なってよい。
第１ダイオード部および第２ダイオード部の少なくとも一方において、半導体基板の内部には、キャリアのライフタイムを制御するライフタイムキラーが設けられてよい。第１ダイオード部および第２ダイオード部におけるライフタイムキラーの濃度が異なってよい。
第１ダイオード部および第２ダイオード部は、半導体基板の厚みが異なってよい。
第１ダイオード部および第２ダイオード部は、半導体基板の上面における総面積が異なってよい。
第２ダイオード部は、第１ダイオード部よりも総面積が小さく、且つ、第１ダイオード部よりも抵抗率が小さくてよい。
第２ダイオード部は、第１ダイオード部よりも総面積が小さく、且つ、第１ダイオード部よりも抵抗率が大きくてよい。
第２ダイオード部の総面積は、第１ダイオード部の総面積の０．１％以上、１０％以下であってよい。
トランジスタ部は、ベース領域と半導体基板の上面との間に設けられ、ドリフト領域よりもドーピング濃度の高い第１導電型のソース領域を有してよい。トランジスタ部は、半導体基板の上面からドリフト領域に達するまで設けられ、且つ、半導体基板の上面において予め定められた延伸方向に沿って延伸して設けられたゲートトレンチ部を有してよい。トランジスタ部は、半導体基板の上面においてゲートトレンチ部の延伸方向における先端部分と重なって設けられ、且つ、半導体基板の上面からゲートトレンチ部の先端部分よりも深く設けられ、ベース領域よりもドーピング濃度の高い第１ウェル領域とを有してよい。分離ウェル領域は、トランジスタ部の第１ウェル領域よりもドーピング濃度が高くてよい。
分離ウェル領域は、トランジスタ部の第１ウェル領域よりも深く設けられていてよい。
本発明の第２の態様においては、半導体基板を備える半導体装置を提供する。半導体装置は、半導体基板の上面に設けられた上面電極を備えてよい。半導体装置は、半導体基板の下面に設けられた下面電極を備えてよい。半導体装置は、半導体基板に設けられ、上面電極および下面電極に接続されたトランジスタ部を備えてよい。半導体装置は、半導体基板に設けられ、上面電極および下面電極に接続された第１ダイオード部を備えてよい。半導体装置は、半導体基板に設けられ、上面電極および下面電極に接続された第２ダイオード部を備えてよい。半導体装置は、第１ダイオード部が接続された上面電極の領域上に設けられた第１抵抗部を備えてよい。半導体装置は、第２ダイオード部が接続された上面電極の領域上に設けられた第２抵抗部を備えてよい。第１抵抗部および第２抵抗部は、半導体基板の深さ方向における抵抗値が異なってよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明の一つの実施形態に係る半導体装置１００の一例を示す上面図である。 半導体基板１０の上面を部分的に示す図である。 図２におけるＡ－Ａ断面の一例を示す図である。 図２におけるＢ－Ｂ断面の一例を示す図である。 図２におけるＢ－Ｂ断面の他の例を示す図である。 図２におけるＢ－Ｂ断面の他の例を示す図である。 窪み部１５４の形成工程の一例を示す図である。 図２におけるＢ－Ｂ断面の他の例を示す図である。 半導体装置１００を含む、出力装置２００の一例を示す図である。 図４において説明したように、ベース領域１４とアノード領域１２６とのドーピング濃度を異ならせた半導体装置１００における、逆回復時の電流波形の一例を示す図である。 逆回復時の電圧波形の一例を示す。 図４において説明したように、ベース領域１４とアノード領域１２６とのドーピング濃度を異ならせた半導体装置１００における、逆回復時の損失Ｅｒｒの一例を示す。 半導体装置１００の逆回復時における電圧波形の一例を示す。 半導体装置１００の逆回復時における電流波形の一例を示す。 ベース領域１４とアノード領域１２６のドーピング濃度比を変更した場合における、逆回復時におけるピーク電圧Ｖａｋ－ｐと、電流波形の傾きｄｉ／ｄｔの一例を示す。 半導体装置１００の上面における構成の他の例を示す。 半導体装置１００の上面における構成の他の例を示す。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は、重力方向または半導体装置の実装時における方向に限定されない。
本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する。直交座標軸は、構成要素の相対位置を特定するに過ぎず、特定の方向を限定するものではない。例えば、Ｚ軸は地面に対する高さ方向を限定して示すものではない。なお、＋Ｚ軸方向と－Ｚ軸方向とは互いに逆向きの方向である。正負を記載せず、Ｚ軸方向と記載した場合、＋Ｚ軸および－Ｚ軸に平行な方向を意味する。
各実施例においては、第１導電型をＮ型、第２導電型をＰ型とした例を示しているが、第１導電型をＰ型、第２導電型をＮ型としてもよい。この場合、各実施例における基板、層、領域等の導電型は、それぞれ逆の極性となる。また、ＮまたはＰは、それぞれ電子または正孔が多数キャリアであることを意味する。ＮまたはＰに記載した＋または－について、＋はそれが記載されていないものよりもキャリア濃度が高く、－はそれが記載されていないものよりもキャリア濃度が低いことを意味する。
図１は、本発明の一つの実施形態に係る半導体装置１００の一例を示す上面図である。半導体装置１００は、半導体基板１０を備える。本例の半導体装置１００は、半導体基板１０に形成された半導体チップである。本例では、半導体基板１０の上面と平行な面をＸＹ面として、ＸＹ面と垂直な方向（すなわち、半導体基板１０の深さ方向）をＺ軸方向とする。本例の半導体基板１０は、上面視において、Ｘ軸に平行な辺と、Ｙ軸に平行な辺とを有する矩形形状である。
半導体装置１００は、半導体基板１０に設けられたトランジスタ部７０、第１ダイオード部８０および第２ダイオード部１２０を備える。トランジスタ部７０には、ＩＧＢＴ等のトランジスタが設けられており、第１ダイオード部８０および第２ダイオード部１２０にはＦＷＤ等のダイオードが設けられている。
本例では、トランジスタ部７０および第１ダイオード部８０は、Ｘ軸方向において交互に配置されている。トランジスタ部７０および第１ダイオード部８０のそれぞれは、Ｙ軸方向に長手を有するストライプ形状であってよい。トランジスタ部７０および第１ダイオード部８０が設けられた領域をメイン素子部１１０と称する。
第２ダイオード部１２０は、メイン素子部１１０において、トランジスタ部７０および第１ダイオード部８０と順番に配置されていてよく、図１に示すようにメイン素子部１１０以外の領域に配置されていてもよい。半導体装置１００は、メイン素子部１１０以外の領域に配置された１つ以上のパッド１１４を備える。
パッド１１４は、例えばエミッタ電極、ゲート電極等の、半導体基板１０の上方に配置された上面電極と接続されている。また、いずれかのパッド１１４は、半導体基板１０に設けられた温度検出用のダイオードに電気的に接続されていてもよい。図１の例では、第２ダイオード部１２０は、メイン素子部１１０以外の領域において、パッド１１４とＸ軸方向に並んで配置されている。ただし、第２ダイオード部１２０の配置は、これに限定されない。
第１ダイオード部８０および第２ダイオード部１２０は、互いに並列に設けられる。本例では、半導体基板１０の上面には上面電極が設けられ、下面には下面電極が設けられる。第１ダイオード部８０および第２ダイオード部１２０は、共通の上面電極および下面電極に接続されている。
第１ダイオード部８０および第２ダイオード部１２０は、半導体基板１０の深さ方向における抵抗率が異なる。本明細書では、半導体基板１０の上面における単位面積あたりの、上面電極と下面電極との間の抵抗を抵抗率と称する。つまり、それぞれのダイオード部の、上面電極と下面電極との間の抵抗値を、それぞれのダイオード部の面積で除算したものを、抵抗率を称する。抵抗率は、半導体基板１０の抵抗値だけで算出してよく、基板の抵抗に加えて半導体基板１０の上面および下面に配置された電極、パッド、抵抗体等の抵抗を考慮して算出してもよい。半導体基板１０の抵抗値として、ダイオード部がオン動作しているときのオン抵抗の値を用いてよい。
抵抗率が異なる第１ダイオード部８０および第２ダイオード部１２０を用いることで、半導体装置１００の特性を容易に調整できる。例えば、いずれかのダイオード部の抵抗率を上げることで、ダイオード部の逆回復時における電流ピークＩｒｐを抑制できる。
また、第１ダイオード部８０および第２ダイオード部１２０は、総面積が異なっていてもよい。また、第１ダイオード部８０の一つあたりの面積が、第２ダイオード部１２０の一つあたりの面積と異なっていてもよい。一例として、第２ダイオード部１２０は、一つあたりの面積が第１ダイオード部８０の一つ当たりの面積より小さく、且つ、第２ダイオード部１２０の総面積は、第１ダイオード部８０の総面積よりも小さい。本例では、トランジスタ部７０で分離された領域を、一つの第１ダイオード部８０とする。また、後述するように、分離ウェル領域で分離された領域を、一つの第２ダイオード部１２０としてよい。
それぞれのダイオード部の総面積を異ならせることで、半導体装置１００の特性を調整することが更に容易になる。例えば、半導体装置１００を製品に実装すると、実装上やむを得ないインダクタンス成分が存在する。インダクタンス成分が大きくなると、サージ電圧が大きくなり、発振が生じる。これに対して、面積の小さいダイオード部の抵抗率を大面積ダイオード部の抵抗率よりも高くすることで、小面積ダイオード部の逆回復時のピーク電流Ｉｒｐが抑制できる。さらに、小面積ダイオード部は、容量が小さいことによる高速応答性と、インピーダンス成分が小さくインピーダンス遅れが小さいことによる高速応答性とを有するので、ダイオード部の逆回復時における発振を抑制できる。
また、小面積ダイオード部の抵抗率を、大面積ダイオード部の抵抗率よりも小さくする（すなわち、大面積ダイオード部の抵抗率を相対的に大きくする）と、ダイオード部全体としてのキャリアの注入量が大きく抑制されるので、逆回復時におけるピーク電流Ｉｒｐを大きく抑制でき、また、ピーク電流Ｉｒｐから電流が収束するときの電流の時間変化（－ｄｉ／ｄｔ）を小さくできる。また、アノード・カソード間の電圧の立ち上がりおよび立下りが電流に追従して高速になり、半導体装置１００のオン損失および逆回復損失を低減できる。
本例では、第１ダイオード部８０の総面積に比べて、第２ダイオード部１２０の総面積が小さいとするが、面積の関係は逆であってもよい。第２ダイオード部１２０の総面積は、第１ダイオード部８０の総面積の１／１０００倍以上、１／１０倍以下であってよい。このような面積比とすることで、第１ダイオード部８０による所定のダイオード特性を維持しつつ、逆回復時における特性を向上できる。第１ダイオード部８０および第２ダイオード部１２０の抵抗率の差は、１０％以上、２００％以下であってよい。
本例の半導体装置１００は、半導体基板１０の上面においてメイン素子部１１０を囲んで設けられた耐圧構造部１１２を備える。耐圧構造部１１２は、ガードリングまたはフィールドプレート等を有しており、半導体基板１０の内部の空乏層を半導体基板１０の端部まで延伸させる。これにより、半導体装置１００の耐圧を向上させている。
本例においてそれぞれのパッド１１４は、半導体基板１０の上面において耐圧構造部１１２が囲む領域に配置される。第２ダイオード部１２０は、半導体基板１０の上面において耐圧構造部１１２が囲む領域に配置されてよく、耐圧構造部１１２の外側に配置されてもよい。図１の例では、第２ダイオード部１２０は、半導体基板１０の上面において耐圧構造部１１２が囲む領域に配置されている。
図２は、半導体基板１０の上面を部分的に示す図である。本例の半導体装置１００は、メイン素子部１１０において、半導体基板１０の内部に設けられたゲートトレンチ部４０、ダミートレンチ部３０、ソース領域１２、ベース領域１４、コンタクト領域１５および第１ウェル領域１７を備える。
本例の半導体装置１００は、半導体基板１０の上面の上方に設けられたゲート配線部５１を備える。また、半導体基板１０の上面の上方には、エミッタ電極が形成されているが、図２では省略している。エミッタ電極は、アルミニウム等の導電材料で形成されている。ゲート配線部５１は、不純物がドープされたポリシリコン等の導電材料で形成されている。エミッタ電極は、メイン素子部１１０および第２ダイオード部１２０の両方において、半導体基板１０の上面の上方に設けられている。メイン素子部１１０および第２ダイオード部１２０に設けられたエミッタ電極は一体に形成されていてよい。
エミッタ電極とゲート配線部５１との間、および、エミッタ電極と半導体基板１０の上面との間には絶縁膜が設けられるが、図２では省略している。本例では、コンタクトホール５４およびコンタクトホール５６が、当該絶縁膜を貫通して設けられる。
エミッタ電極は、コンタクトホール５４等を通って、半導体基板１０の上面におけるソース領域１２、コンタクト領域１５、ベース領域１４および第１ウェル領域１７と接触する。本例のコンタクトホール５４は、Ｘ軸方向に沿って配列されたそれぞれのトレンチ部の間に設けられている。また、エミッタ電極は、コンタクトホール５６を通って、ダミートレンチ部３０内のダミー導電部と接続される。エミッタ電極とダミー導電部との間には、不純物がドープされたポリシリコン等の、導電性を有する材料で形成された接続部５７が設けられてよい。接続部５７は、熱酸化膜等の絶縁膜を挟んで、半導体基板１０の上面に設けられる。本例においてコンタクトホール５６は、Ｙ軸方向におけるダミートレンチ部３０の先端に配置される。
ゲート配線部５１と半導体基板１０との間には、熱酸化膜等の絶縁膜が設けられる。ゲート配線部５１は、半導体基板１０の上面において、ゲートトレンチ部４０内のゲート導電部と接続される。ゲート配線部５１は、ダミートレンチ部３０内のダミー導電部とは接続されない。
１つ以上のゲートトレンチ部４０および１つ以上のダミートレンチ部３０は、半導体基板１０の上面においてＸ軸方向に沿って所定の間隔で配列される。トランジスタ部７０においては、１つ以上のゲートトレンチ部４０および１つ以上のダミートレンチ部３０が、Ｘ軸方向に沿って交互に配置されている。第１ダイオード部８０においては、１つ以上のダミートレンチ部３０が、Ｘ軸方向に沿って配置されている。
本例のゲートトレンチ部４０は、Ｙ軸方向に沿って直線形状に延伸する直線部分４１と、直線部分４１の先端において２つの直線部分４１を接続する先端部分４３を有してよい。先端部分４３の少なくとも一部は、半導体基板１０の上面において曲線状に形成されることが好ましい。ゲートトレンチ部４０の２つの直線部分４１の先端を先端部分４３で接続することで、直線部分４１の端部における電界集中を緩和できる。
ゲートトレンチ部４０のそれぞれの直線部分４１の間には、１つ以上のダミートレンチ部３０が設けられる。ダミートレンチ部３０は、ゲートトレンチ部４０と同様に、２つの直線部分と先端部分を有するＵ字形状であってよく、先端部分を有さずに直線部分だけの直線形状であってもよく、Ｕ字形状と直線形状が混在していてもよい。ダミートレンチ部３０は、ゲート配線部５１とは重ならない位置に設けられる。
半導体基板１０の上面において、それぞれのトレンチ部の直線部分に挟まれた領域には、第２導電型のベース領域１４が設けられる。本例のベース領域１４はＰ－型である。ベース領域１４の上面には、ベース領域１４よりもドーピング濃度の高い第２導電型（本例ではＰ＋型）のコンタクト領域１５が選択的に設けられる。なお、第１ダイオード部８０に、コンタクト領域１５が設けられなくてもよい。本例においてドーピング濃度は、単位体積当たりにおける不純物の濃度を指す。ドーピング濃度は、ドナーまたはアクセプタとして活性化している不純物の濃度を指してもよい。また、各領域のドーピング濃度は、当該領域における最大のドーピング濃度を指してよい。
トランジスタ部７０におけるベース領域１４の上面には、第１導電型のソース領域１２が選択的に形成される。本例のソース領域１２はＮ＋型である。本例において、トランジスタ部７０のコンタクト領域１５およびソース領域１２は、Ｙ軸方向に沿って交互に半導体基板１０の上面に露出するように設けられる。ただし、コンタクト領域１５およびソース領域１２の配置はこれに限定されない。ソース領域１２が、ゲートトレンチ部４０の直線部分４１に沿って配置されていてもよい。第１ダイオード部８０には、ソース領域１２が形成されていない。
第１ウェル領域１７は、半導体基板１０の上面において、ゲートトレンチ部４０の先端部分４３と重って設けられる。つまり、半導体基板１０の上面と平行な面において、第１ウェル領域１７が設けられた領域内に、ゲートトレンチ部４０の先端部分４３が配置されている。先端部分４３のうち、少なくともＹ軸方向における最端部が、第１ウェル領域１７と重なって配置される。本例の第１ウェル領域１７は、ベース領域１４よりもドーピング濃度の高いＰ＋型の領域である。
第１ウェル領域１７は、半導体基板１０の上面において、全てのゲートトレンチ部４０および全てのダミートレンチ部３０を囲むように設けられてよい。半導体基板１０の上面において第１ウェル領域１７が囲む領域内に、全てのソース領域１２が配置されてよい。
本例の第２ダイオード部１２０は、半導体基板１０の上面において、第１ウェル領域１７の外側に設けられている。第１ウェル領域１７の外側とは、半導体基板１０の上面において、第１ウェル領域１７を挟んで、ソース領域１２とは逆側の領域を指してよい。半導体基板１０の上面において第１ウェル領域１７が所定の領域を囲んで設けられている場合、第１ウェル領域１７の外側とは、第１ウェル領域１７が囲んでいない領域を指してもよい。
本例の第２ダイオード部１２０は、半導体基板１０の上面に露出する第２導電型（本例ではＰ－型）のアノード領域１２６を有する。アノード領域１２６と、半導体基板１０の内部に形成された第１導電型のドリフト領域とがＰＮ接合を形成する。他の例では、第２ダイオード部１２０は、ショットキーダイオードであってもよい。
第２ダイオード部１２０は、半導体基板１０の上面において、アノード領域１２６を囲んで設けられた第２ウェル領域１２２を有してよい。第２ウェル領域１２２は、分離ウェル領域の一例である。第２ウェル領域１２２は、アノード領域１２６およびベース領域１４のいずれよりもドーピング濃度の高い第２導電型（本例ではＰ＋型）である。図２に示すように、第２ダイオード部１２０および第１ダイオード部８０は、ゲート配線部５１を挟んで配置されてよく、ゲート配線部５１に対して同じ側に配置されていてもよい。
図３は、図２におけるＡ－Ａ断面の一例を示す図である。本例のＡ－Ａ断面は、メイン素子部１１０におけるソース領域１２を通過するＸＺ面である。本例の半導体装置１００は、当該断面において、半導体基板１０、絶縁膜２６、エミッタ電極５２およびコレクタ電極５８を有する。コレクタ電極５８は、エミッタ電極５２と同一の材料で形成されてよい。エミッタ電極５２は上面電極の一例であり、コレクタ電極５８は下面電極の一例である。半導体基板１０に形成されたトランジスタ部７０および第１ダイオード部８０は、エミッタ電極５２およびコレクタ電極５８に接続されている。
絶縁膜２６は、例えばボロンおよびリン等の不純物が添加されたシリケートガラスである。絶縁膜２６は、半導体基板１０の上面２１において選択的に形成される。エミッタ電極５２は、半導体基板１０の上面の上方に設けられる。エミッタ電極５２および半導体基板１０の間には絶縁膜２６が設けられる。エミッタ電極５２は、絶縁膜２６に設けられたコンタクトホール５４、５６を介して半導体基板１０と接触する。コレクタ電極５８は、半導体基板１０の下面２３に設けられる。コレクタ電極５８は、半導体基板１０の下面２３と接して設けられてよい。コレクタ電極５８は、半導体基板１０の下面２３全体に設けられてよい。
半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板１０はシリコン基板である。
半導体基板１０の内部には、Ｎ－型のドリフト領域１８が設けられる。当該断面においてドリフト領域１８と半導体基板１０の上面２１との間には、ドリフト領域１８よりもドーピング濃度の高いＮ＋型のソース領域１２が設けられる。当該断面においてソース領域１２とドリフト領域１８との間には、Ｐ－型のベース領域１４が設けられる。当該断面におけるドリフト領域１８は、半導体基板１０のうち、ソース領域１２、ベース領域１４、バッファ領域２０、コレクタ領域２２およびカソード領域８２が形成されずに残存した領域である。
ベース領域１４は、半導体基板１０の上面からボロン等のＰ型の不純物を注入することで形成されてよい。ソース領域１２は、半導体基板１０の上面からリンや砒素等のＮ型の不純物を注入することで形成されてよい。
ゲートトレンチ部４０は、半導体基板１０の上面２１から半導体基板１０の内部まで形成され、側壁においてソース領域１２およびベース領域１４と接している。本例のゲートトレンチ部４０は、半導体基板１０の上面２１から、ソース領域１２およびベース領域１４を貫通して設けられる。
ダミートレンチ部３０は、半導体基板１０の上面２１から半導体基板１０の内部まで形成され、側壁においてベース領域１４と接している。ダミートレンチ部３０の側壁のうち、ゲートトレンチ部４０と対向する側壁は、ソース領域１２およびベース領域１４と接していてよい。
バッファ領域２０は、ドリフト領域１８の下面側に形成される。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の下面側から広がる空乏層が、Ｐ＋型のコレクタ領域２２に到達することを防ぐフィールドストップ層として機能してよい。
トランジスタ部７０においてバッファ領域２０の下面側には、Ｐ＋型のコレクタ領域２２が形成される。第１ダイオード部８０においてバッファ領域２０の下面側には、Ｎ＋型のカソード領域８２が形成される。
ゲートトレンチ部４０は、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って形成される。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２に覆われている。つまりゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。
ゲート導電部４４は、深さ方向において、ゲート絶縁膜４２を挟んで、少なくとも隣接するベース領域１４と対向する領域を含む。当該断面におけるゲートトレンチ部４０は、半導体基板１０の上面において絶縁膜２６により覆われる。ゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチ部４０に接する界面の表層に電子の反転層によるチャネルが形成される。
本例のダミートレンチ部３０は、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って形成される。ダミー導電部３４は、ダミートレンチ部３０の内部に形成され、且つ、ダミー絶縁膜３２により覆われている。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミー導電部３４は、ゲート導電部４４と同一の材料で形成されてよい。当該断面におけるダミートレンチ部３０は、半導体基板１０の上面において絶縁膜２６により覆われる。
ダミートレンチ部３０を設けることで、キャリアの蓄積効果を高めて伝導度変調を促進し、オン電圧を低下させることができる。また、ゲートトレンチ部４０に対するダミートレンチ部３０の割合を調整することで、半導体装置１００のスイッチング速度を調整することができる。
図４は、図２におけるＢ－Ｂ断面の一例を示す図である。本例のＢ－Ｂ断面は、第２ダイオード部１２０の全体と、第１ダイオード部８０の一部を横切る、ＹＺ面に平行な断面である。
エミッタ電極５２は、第１ダイオード部８０および第２ダイオード部１２０の両方の上方に配置されている。エミッタ電極５２は、ゲート配線部５１の上方を通って、第１ダイオード部８０および第２ダイオード部１２０の両方に跨って配置されていてよい。ただし、ゲート配線部５１の上方にゲート電極が設けられている領域には、エミッタ電極５２は設けられていない。
エミッタ電極５２と半導体基板１０との間には、絶縁膜２６が設けられる。絶縁膜２６にはコンタクトホール５４、５６が形成されており、当該コンタクトホール５４、５６を介してエミッタ電極５２と半導体基板１０とが接触する。当該断面において、エミッタ電極５２と、第１ウェル領域１７とが接触する。図２においてコンタクトホール５４が設けられている領域では、エミッタ電極５２は、ベース領域１４およびコンタクト領域１５とも接触する。第１ウェル領域１７においてエミッタ電極５２と接触する領域には、第１ウェル領域１７よりも高濃度のＰ型のオーミック領域１２８が設けられてよい。オーミック領域１２８は、後述する第２ウェル領域１２２にも設けられてよい。
図２に示したように、第１ウェル領域１７は、ＸＹ面においてゲートトレンチ部４０の先端部分４３を囲んで設けられる。また、ＹＺ面においても、第１ウェル領域１７は、ゲートトレンチ部４０の先端部分４３を囲んで設けられてよい。第１ウェル領域１７は、ゲートトレンチ部４０の先端部分４３よりもＺ軸方向において深くまで形成されている。
第１ウェル領域１７の内側（本例ではＹ軸正側）には、ベース領域１４が形成されている。第１ダイオード部８０におけるベース領域１４は、アノード領域として機能する。当該断面において、ベース領域１４の上面には、コンタクト領域１５が選択的に設けられている。なお、第１ダイオード部８０に、コンタクト領域１５が設けられなくてもよい。
第２ダイオード部１２０において、エミッタ電極５２は、第２ウェル領域１２２およびアノード領域１２６と電気的に接続されている。アノード領域１２６は、半導体基板１０の上面２１と、ドリフト領域１８との間に設けられている。
第１ダイオード部８０および第２ダイオード部１２０においては、半導体基板１０の下面２３に露出するカソード領域８２が設けられている。第２ダイオード部１２０におけるカソード領域８２は、第１ダイオード部８０におけるカソード領域８２と同一のドーピング濃度を有し、同一の深さ位置に設けられてよい。第１ダイオード部８０および第２ダイオード部１２０におけるカソード領域８２は、共通のコレクタ電極５８と電気的に接続されている。
第１ダイオード部８０の面積は、半導体基板１０の上面２１にベース領域１４が設けられ、且つ、半導体基板１０の下面２３にカソード領域８２が設けられた領域のＸＹ面における面積を指してよい。また、第２ダイオード部１２０の面積は、半導体基板１０の上面２１にアノード領域１２６が設けられ、且つ、半導体基板１０の下面２３にカソード領域８２が設けられた領域のＸＹ面における面積を指してよい。
第２ダイオード部１２０のアノード領域１２６のドーピング濃度と、第１ダイオード部８０のベース領域１４（アノード領域）のドーピング濃度とを異ならせることで、第１ダイオード部８０と第２ダイオード部１２０の抵抗率を異ならせることができる。例えば、ドーピング濃度をより高くすることで、キャリアの注入量が増大するので、抵抗率を下げることができる。
第２ダイオード部１２０のアノード領域１２６のドーピング濃度は、第１ダイオード部８０のベース領域１４（アノード領域）のドーピング濃度より高くてよい。本明細書に添付した図面では、アノード領域１２６およびベース領域１４のドーピング濃度を、ともにＰ－で示しているが、アノード領域１２６およびベース領域１４のドーピング濃度は異なっていてよい。この場合、第２ダイオード部１２０の抵抗率を、第１ダイオード部８０の抵抗率よりも低くできる。第２ダイオード部１２０のアノード領域１２６のドーピング濃度は、第１ダイオード部８０のベース領域１４（アノード領域）のドーピング濃度より低くてよい。この場合、第２ダイオード部１２０の抵抗率を、第１ダイオード部８０の抵抗率よりも高くできる。
第２ダイオード部１２０のアノード領域１２６のドーピング濃度と、第１ダイオード部８０のベース領域１４（アノード領域）のドーピング濃度との差は、第２ダイオード部１２０のアノード領域１２６のドーピング濃度の１０％以上、２００％以下であってよい。
また、第２ダイオード部１２０のアノード領域１２６を囲むように、第２ウェル領域１２２を設けることで、第１ダイオード部８０およびトランジスタ部７０と、第２ダイオード部１２０との間でキャリアが移動することを抑制できる。つまり、第２ウェル領域１２２により、第２ダイオード部１２０は、第１ダイオード部８０およびトランジスタ部７０と分離されている。第２ウェル領域１２２は、半導体基板１０の上面２１から半導体基板１０の内部まで設けられる。
なお、第２ウェル領域１２２のドーピング濃度および深さＤ２、および幅Ｗを設定することで、第２ダイオード部１２０の耐圧を調整できる。例えば、第２ダイオード部１２０の耐圧が、トランジスタ部７０の耐圧よりもわずかに大きくなるように、第２ウェル領域１２２のドーピング濃度等を設定してよい。これにより、トランジスタ部７０よりも第２ダイオード部１２０が先に降伏することを抑制して、比較的に面積の小さい第２ダイオード部１２０に電流が集中することを抑制できる。第２ダイオード部１２０は、第２ウェル領域１２２よりも外側に第３、第４のウェル領域を有してもよい。
第２ダイオード部１２０およびトランジスタ部７０は、同一の半導体基板１０に形成されるので、耐圧はほぼ同一となる。これに対して、第２ウェル領域１２２を設けることで、第２ダイオード部１２０の耐圧を向上させることができる。第２ウェル領域１２２と第１ウェル領域１７の距離を離すほど耐圧が向上する。
また、第２ウェル領域１２２の深さＤ２は、第１ウェル領域１７の深さＤ１よりも深くてよいし同じでよい。各領域の深さとは、半導体基板１０の上面２１から、各領域の最下端までのＺ軸方向の距離を指す。
第２ウェル領域１２２を深く形成することで、メイン素子部１１０からアノード領域１２６にキャリアが流れることを抑制できる。これにより、メイン素子部１１０と、第２ダイオード部１２０とをより分離できる。
また、第２ウェル領域１２２のドーピング濃度は、第１ウェル領域１７のドーピング濃度と同一であってよく、低くてよく、高くてもよい。第２ウェル領域１２２のドーピング濃度を高くすることで、メイン素子部１１０の動作が、第２ダイオード部１２０の動作に与える影響を低減できる。
また、第２ウェル領域１２２のドーピング濃度は、アノード領域１２６のドーピング濃度よりも高い。一例として第２ウェル領域１２２のドーピング濃度は、１．０×１０１３／ｃｍ３以上、１．０×１０１７／ｃｍ３以下である。一例としてアノード領域１２６およびベース領域１４のドーピング濃度は、１．０×１０１３／ｃｍ３以上、１．０×１０１６／ｃｍ３以下である。
図５は、図２におけるＢ－Ｂ断面の他の例を示す図である。本例の半導体装置１００は、図４に示した構造に対して、第１ダイオード部８０に設けられたライフタイムキラー１５０および第２ダイオード部１２０に設けられたライフタイムキラー１５２を更に有する。他の構造は、図４に示した構造と同一であってよい。なお、図５の例におけるアノード領域１２６およびベース領域１４のドーピング濃度は、図４の例と同様に異なっていてよく、同一であってもよい。
ライフタイムキラー１５０およびライフタイムキラー１５２は、半導体基板１０の内部に設けられており、キャリアのライフタイムを制御する。ライフタイムキラー１５０および１５２は、ヘリウムイオン、プロトンまたは電子線等を半導体基板１０に照射することで形成された結晶欠陥であってよい。本例のライフタイムキラー１５０および１５２は、半導体基板１０の上面側に設けられている。半導体基板１０の上面側とは、半導体基板１０の深さ方向における中央よりも上側の領域を指す。ライフタイムキラー１５０および１５２は、ベース領域１４およびアノード領域１２６の下端よりも、半導体基板１０の上面２１から見て深い位置に設けられてよい。ライフタイムキラー１５０および１５２は、第１ウェル領域１７の下端よりも深い位置に設けられてよく、第２ウェル領域１２２の下端よりも深い位置に設けられてもよい。
本例では、ライフタイムキラー１５０および１５２の濃度は異なっている。ライフタイムキラー１５０および１５２の濃度を調整することで、結晶欠陥に起因するキャリアの再結合の頻度を調整でき、キャリアのライフタイムを調整できる。ライフタイムキラー１５０およびライフタイムキラー１５２は、単位体積あたりの濃度が異なってよい。つまり、単位体積あたりの結晶欠陥密度が異なってよい。ライフタイムキラーの濃度を調整することで、キャリアのライフタイムが調整できるので、ダイオード部の抵抗率を調整できる。例えば、ライフタイムキラーの濃度をより高くすることで、キャリアのライフタイムが短くなるので、抵抗率を上げることができる。
第２ダイオード部１２０のライフタイムキラー１５２の濃度は、第１ダイオード部８０のライフタイムキラー１５０の濃度より高くてよい。この場合、第２ダイオード部１２０の抵抗率を、第１ダイオード部８０の抵抗率よりも高くできる。第２ダイオード部１２０のライフタイムキラー１５２の濃度は、第１ダイオード部８０のライフタイムキラー１５０の濃度より低くてもよい。この場合、第２ダイオード部１２０の抵抗率を、第１ダイオード部８０の抵抗率よりも低くできる。
第２ダイオード部１２０のライフタイムキラー１５２の濃度と、第１ダイオード部８０のライフタイムキラー１５０の濃度との差は、濃度が高い方のライフタイムキラーの濃度の１０％以上、２００％以下であってよい。なお、ライフタイムキラー１５０およびライフタイムキラー１５２は、いずれか一方だけが設けられていてもよい。
図６は、図２におけるＢ－Ｂ断面の他の例を示す図である。本例の半導体装置１００は、第１ダイオード部８０における半導体基板１０の厚みＴ１と、第２ダイオード部１２０における半導体基板１０の厚みＴ２とが異なる。半導体基板１０の厚みとは、Ｚ軸方向における、上面２１と下面２３との距離を指す。半導体基板１０の厚み以外の構造は、図４または図５に示した構造と同一であってよい。なお、図６の例におけるアノード領域１２６およびベース領域１４のドーピング濃度は、図４の例と同様に異なっていてよく、同一であってもよい。
半導体基板１０の厚みＴ１は、ベース領域１４およびカソード領域８２が設けられている領域における半導体基板１０の厚みの最小値を用いてよい。半導体基板１０の厚みＴ２は、アノード領域１２６およびカソード領域８２が設けられている領域における半導体基板１０の厚みの最小値を用いてよい。半導体基板１０の厚みが小さい領域には、半導体基板１０の下面２３に窪み部１５４が設けられている。コレクタ電極５８は、窪み部１５４に沿って設けられている。
第１ダイオード部８０および第２ダイオード部１２０は、ドリフト領域１８の厚みが異なってよい。ベース領域１４とアノード領域１２６の厚みは同一であってよい。また、バッファ領域２０およびカソード領域８２の厚みは、第１ダイオード部８０および第２ダイオード部１２０で同一であってよい。
半導体基板１０の厚みを異ならせることで、第１ダイオード部８０と第２ダイオード部１２０との抵抗率を異ならせることができる。例えば、半導体基板１０を薄くすることで、ダイオード部の抵抗率を小さくできる。
第２ダイオード部１２０の半導体基板１０の厚みＴ２は、第１ダイオード部８０の半導体基板１０の厚みＴ１より大きくてよい。この場合、第２ダイオード部１２０の抵抗率を、第１ダイオード部８０の抵抗率よりも高くできる。第２ダイオード部１２０の半導体基板１０の厚みＴ２は、第１ダイオード部８０の半導体基板１０の厚みＴ１より小さくてもよい。この場合、第２ダイオード部１２０の抵抗率を、第１ダイオード部８０の抵抗率よりも低くできる。第２ダイオード部１２０の半導体基板１０の厚みＴ２と、第１ダイオード部８０の半導体基板１０の厚みＴ１との差は、厚みＴ２の１０％以上、３０％以下であってよい。
図７は、窪み部１５４の形成工程の一例を示す図である。半導体基板１０の下面２３に窪み部１５４を形成する場合、半導体基板１０の上面２１に、所定のパターンの犠牲層１６０を形成する（Ｓ７００）。犠牲層１６０は、シリケートガラス等であってよく、樹脂等であってよく、他の材料で形成されてもよい。犠牲層１６０は、窪み部１５４が形成されるべき領域と対向する位置に設けられる。
次に、半導体基板１０の上面２１の端部が上方に変位するように、半導体基板１０をたわませる（Ｓ７０２）。Ｓ７０２においては、例えば半導体基板１０の上面２１側に基準面を規定する部材を配置して、半導体基板１０の上面２１を吸引してよく、下面２３を押圧してもよい。これにより、半導体基板１０の上面２１の端部が、犠牲層１６０の上面と同じ高さ位置となる程度に、半導体基板１０の全体がたわむ。これにより、半導体基板１０の下面２３のうち、犠牲層１６０と対向する領域が下側に突出する。
次に、半導体基板１０の下面２３側を、ＣＭＰ等の方法により研削する（Ｓ７０４）。図７においては、研削された部分１６１を破線で示している。これにより、犠牲層１６０と対向する下面２３の領域が研削される。
次に、半導体基板１０に対する押圧または吸引を解除して、半導体基板１０のたわみを無くす（Ｓ７０６）。これにより、犠牲層１６０と対向する下面２３の領域に、窪み部１５４を形成できる。この後、犠牲層１６０を除去する。また、犠牲層１６０を除去した後に、半導体基板１０の内部に不純物を注入して、半導体基板１０の内部の各領域を形成してよい。
図８は、図２におけるＢ－Ｂ断面の他の例を示す図である。本例の半導体装置１００は、第１ダイオード部８０および第２ダイオード部１２０の少なくとも一方に、エミッタ電極５２と接続された抵抗部（図８では、第１抵抗部１６２および第２抵抗部１６４）を設けている。他の構造は、図４から図６に示した構造と同一であってよい。なお、図８の例におけるアノード領域１２６およびベース領域１４のドーピング濃度は、図４の例と同様に異なっていてよく、同一であってもよい。
第１抵抗部１６２は、第１ダイオード部８０が接続されたエミッタ電極５２の領域の上に設けられている。第１抵抗部１６２の少なくとも一部は、ベース領域１４の上方に配置されている。第２抵抗部１６４は、第２ダイオード部１２０が接続されたエミッタ電極５２の領域の上に設けられている。第２抵抗部１６４の少なくとも一部は、アノード領域１２６の上方に配置されている。
第１抵抗部１６２および第２抵抗部１６４は、ポリシリコンで形成されてよく、他の材料で形成されていてもよい。第１ダイオード部８０の第１抵抗部１６２と、第２ダイオード部１２０の第２抵抗部１６４は、Ｚ軸方向における抵抗値が異なる。それぞれの抵抗部の抵抗値は、例えばポリシリコンにドープする不純物の濃度、Ｚ軸方向における厚み、ＸＹ面における面積等で調整できる。第１抵抗部１６２および第２抵抗部１６４の上部には、それぞれ独立したパッド１６６が設けられてよい。パッド１６６は、ワイヤ等により半導体装置１００とは異なる装置と電気的に接続されてよい。
第２ダイオード部１２０の第２抵抗部１６４の抵抗値は、第１ダイオード部８０の第１抵抗部１６２の抵抗値より高くてよい。この場合、第２ダイオード部１２０に流れる電流に対する抵抗を、第１ダイオード部８０に流れる電流に対する抵抗よりも高くできる。第２ダイオード部１２０の第２抵抗部１６４の抵抗値は、第１ダイオード部８０の第１抵抗部１６２の抵抗値より小さくてもよい。この場合、第２ダイオード部１２０に流れる電流に対する抵抗を、第１ダイオード部８０に流れる電流に対する抵抗よりも低くできる。第２抵抗部１６４と第１抵抗部１６２の抵抗値の差は、第２抵抗部１６４および第１抵抗部１６２のうち高い方の抵抗値の１０％以上、２００％以下であってよい。
なお、図４において説明したベース領域１４およびアノード領域１２６のドーピング濃度を異ならせる構成、図５において説明したライフタイムキラーの濃度を異ならせる構成、図６において説明した半導体基板１０の厚みを異ならせる構成、ならびに、図８において説明した抵抗部の抵抗値を異ならせる構成のうち、２以上の構成を組み合わせてもよい。
図９は、半導体装置１００を含む、出力装置２００の一例を示す図である。本例の出力装置２００は、半導体装置１００－１および半導体装置１００－２、保護回路２１０、ハイサイド駆動回路２２０、ならびに、ローサイド駆動回路２３０を備える。
それぞれの半導体装置１００は、コレクタ端子Ｃ、エミッタ端子Ｅ、ゲート端子Ｇおよびセンス端子Ｖｆを備える。コレクタ端子Ｃはコレクタ電極５８に電気的に接続され、エミッタ端子Ｅはエミッタ電極５２に電気的に接続され、ゲート端子Ｇはゲートトレンチ部４０のゲート導電部４４に電気的に接続され、センス端子Ｖｆは、エミッタ電極５２とは分離して設けられたセンス用電極に電気的に接続される。
半導体装置１００－１のコレクタ端子Ｃには、所定の高電圧ＨＶが印加されている。半導体装置１００－１のエミッタ端子Ｅは、半導体装置１００－２のコレクタ端子Ｃに接続されている。半導体装置１００－２のエミッタ端子Ｅは、所定の基準電圧（本例ではグランド電圧）が印加されている。半導体装置１００－１のエミッタ端子Ｅは負荷に接続される。
ハイサイド駆動回路２２０は、半導体装置１００－１のゲート端子Ｇと接続されており、半導体装置１００－１を制御する。ローサイド駆動回路２３０は、半導体装置１００－２のゲート端子Ｇと接続されており、半導体装置１００－２を制御する。一例として、半導体装置１００－１および半導体装置１００－２のトランジスタ部７０の一方がオン状態に制御され、他方がオフ状態に制御される。これにより、負荷に所定の電圧および電流を供給する。
それぞれの半導体装置１００において、センス端子Ｖｆと、コレクタ端子Ｃとの間には、センスダイオード１７０が設けられている。センス端子Ｖｆは、半導体基板１０の上面２１に設けられている。センスダイオード１７０のアノードは、第１ダイオード部８０または第２ダイオード部１２０と同様の構造を有するが、エミッタ電極５２ではなく、センス端子Ｖｆに接続されている。
保護回路２１０は、通常動作時にセンスダイオード１７０が順バイアスとなり、コレクタ端子Ｃの電圧が所定値以上となった場合にセンスダイオード１７０が逆バイアスとなる電圧を、センス端子Ｖｆに印加する。つまり、保護回路２１０は、センスダイオード１７０の通常動作時におけるコレクタ電圧より大きい電圧を、センス端子Ｖｆに印加する。保護回路２１０は、抵抗２４０を介してセンス端子Ｖｆに接続されてよい。抵抗２４０を設けることで、第２ダイオード部１２０に流れる電流を微小にできる。また、保護回路２１０とセンス端子Ｖｆとを接続する経路には、容量２４２が並列に接続されている。
それぞれの半導体装置１００において、第１ダイオード部８０と並列に、第２ダイオード部１２０が設けられている。また、第１ダイオード部８０および第２ダイオード部１２０における抵抗率の違いを、付加的な抵抗１７２で示している。本例では、第２ダイオード部１２０の抵抗率が、第１ダイオード部８０の抵抗率より高い。面積の小さい第２ダイオード部１２０における抵抗率を調整することで、半導体装置１００の特性を調整できる。
図１０は、図４において説明したように、ベース領域１４とアノード領域１２６とのドーピング濃度を異ならせた半導体装置１００における、逆回復時の電流波形の一例を示す図である。図１１は、逆回復時の電圧波形の一例を示す。図１０および図１１の例では、第１ダイオード部８０の総面積と、第２ダイオード部１２０の総面積との比が、１０：１、１００：１、１０００：１、１００００：１（いずれも、第１ダイオード部８０が大面積）の場合を示している。また、ベース領域１４のドーピング濃度は、アノード領域１２６のドーピング濃度の２倍である。つまり、比較的に小面積の第２ダイオード部１２０の抵抗率を、第１ダイオード部８０の抵抗率よりも高くしている。
図１０および図１１に示すように、第１ダイオード部８０および第２ダイオード部１２０の総面積を調整することで、第１ダイオード部８０および第２ダイオード部１２０の逆回復時における電流および電圧特性を調整できる。具体的には、第２ダイオード部１２０の総面積をより大きくすることで、逆回復時のピーク電流Ｉｒｐをより抑制できる。また、第２ダイオード部１２０の総面積をより大きくすることで、逆回復時のアノード・カソード間電圧Ｖａｋの立ち上がりをより高速化できる。
図１２は、ベース領域１４とアノード領域１２６とのドーピング濃度を異ならせた半導体装置１００における、逆回復時の損失Ｅｒｒの一例を示す。図１２の例では、第１ダイオード部８０の総面積に対する第２ダイオード部１２０の総面積の割合を横軸として、０％（第２ダイオード部１２０を設けない）、０．０１％（１００００：１）、０．１％（１０００：１）、１％（１００：１）、１０％（１０：１）の場合の逆回復損失Ｅｒｒを示している。
図１２に示すように、第２ダイオード部１２０の面積が、第１ダイオード部８０の面積の０．１％以上になると、逆回復損失Ｅｒｒが低下していることがわかる。また、第２ダイオード部１２０の面積が、第１ダイオード部８０の面積の１％近傍で、逆回復損失Ｅｒｒが最小となっている。
第２ダイオード部１２０の総面積は、第１ダイオード部８０の総面積の０．１％以上、１０％以下であってよい。第２ダイオード部１２０の総面積は、第１ダイオード部８０の総面積の０．５％以上、５％以下であってもよい。
図１３は、半導体装置１００の逆回復時における電圧波形の一例を示す。図１３に示す波形は、電圧Ｖａｋが立ち上がった後の発振部分を含んでいる。図１４は、半導体装置１００の逆回復時における電流波形の一例を示す。図１４に示す波形は、電流Ｉａｋがピーク電流Ｉｒｐから０Ａに収束するときの発振部分を含んでいる。
図１３および図１４では、ベース領域１４のドーピング濃度が、アノード領域１２６のドーピング濃度の２倍の例を実線で示し、１倍の例を破線で示している。図１３および図１４に示すように、ベース領域１４のドーピング濃度を高くすることで、逆回復時の電圧および電流の発振を抑制できている。発振を抑制するために大きなゲート抵抗を接続しなくてよいので、逆回復損失Ｅｒｒを低減できる。
図１５は、ベース領域１４とアノード領域１２６のドーピング濃度比を変更した場合、すなわちベース領域１４とアノード領域１２６のドーピング濃度比を１：１から２：１に変更した場合における、逆回復時におけるピーク電圧Ｖａｋ－ｐと、電流波形の傾きｄｉ／ｄｔの一例を示す。なお、本例では、第１ダイオード部８０の総面積が第２ダイオード部１２０の総面積よりも大きい。したがって、ベース領域１４がアノード領域１２６よりも大きい。ピーク電圧Ｖａｋ－ｐは、図１３に示すように、電圧Ｖａｋが立ち上がった後の最初のピーク（極大値）の電圧を指す。傾きｄｉ／ｄｔは、図１４に示すように、電流Ｉａｋがピーク電流Ｉｒｐとなってから、電流Ｉａｋが最初に０Ａとなるまでの電流の時間変化の平均値を指す。
図１５においてそれぞれの直線を囲む丸印および当該丸印に付与されている矢印は、それぞれの直線に対応する縦軸を指している。図１５においては、ピーク電圧Ｖａｋ－ｐを破線で示し、電流波形の傾きｄｉ／ｄｔを実線で示している。図１５に示すように、ベース領域１４のドーピング濃度を高くすることで、ピーク電圧Ｖａｋ－ｐおよび傾きｄｉ／ｄｔを小さくできる。
図１６は、半導体装置１００の上面における構成の他の例を示す。本例では、ＸＹ面内において第２ダイオード部１２０が、第１ダイオード部８０の内部に配置されている。本例においても、第２ダイオード部１２０は、第２ウェル領域１２２により、第１ダイオード部８０と分離されていることが好ましい。つまり、第１ダイオード部８０のベース領域１４と、第２ダイオード部１２０のアノード領域１２６との間に、第２ウェル領域１２２が設けられている。
ＸＹ面内において、複数の第２ダイオード部１２０が分散して配置されていてよい。例えば、それぞれの第１ダイオード部８０に、１つ以上の第２ダイオード部１２０が配置されていてよい。第２ダイオード部１２０を分散して配置することで、ＸＹ面内における半導体装置１００の特性のばらつきを抑制できる。
また半導体装置１００は、半導体基板１０に設けられたセンスダイオード部１８０を更に備えてよい。センスダイオード部１８０は、メイン素子部１１０におけるいずれかのノードの電圧が、所定の電圧範囲内か否かを検出する。本例のセンスダイオード部１８０は、トランジスタ部７０に含まれるＩＧＢＴのコレクタ電圧が、所定の電圧範囲内か否かを検出する。本例のセンスダイオード部１８０は、カソード端子にＩＧＢＴのコレクタ電圧が印加される。センスダイオード部１８０のアノード端子には、通常動作時にはセンスダイオード部１８０が順バイアスとなり、ＩＧＢＴのコレクタ電圧が所定値以上となった場合にセンスダイオード部１８０が逆バイアスとなるような電圧が印加される。センスダイオード部１８０の状態に基づいて、ＩＧＢＴのコレクタ電圧が所定値以上となったか否かを検出できる。トランジスタ部７０に過電流が流れるとＩＧＢＴのコレクタ電圧が上昇するので、センスダイオード部１８０を設けることで過電流を検出できる。
センスダイオード部１８０は、図２および図４において説明した第２ダイオード部１２０と同一の構造を有してよい。ただし、センスダイオード部１８０における半導体基板１０の抵抗率は、第１ダイオード部８０における半導体基板１０の抵抗率と同一であってよい。また、半導体基板１０の上面におけるセンスダイオード部１８０の面積は、第２ダイオード部１２０の総面積より大きくてよく、小さくてもよい。
センスダイオード部１８０は、ゲート制御を行わないので、センス用のトランジスタ素子のように、トランジスタ部７０とのスイッチングタイミングのずれが生じない。また、順バイアス時にセンスダイオード部１８０に流れる電流を小さくすることで、センスダイオード部１８０における損失は非常に小さくできる。
また、センスダイオード部１８０を第１ダイオード部８０と同一の半導体基板１０に形成することで、第１ダイオード部８０と同一の工程でセンスダイオード部１８０を形成できる。また、半導体装置１００の外部に、センス用のダイオード素子を付加しなくてよいので、部品点数を低減できる。
また、センス用のトランジスタを形成する場合、Ｎ＋型のソース領域等の微細な領域を形成するので特性のバラツキが大きくなるが、センスダイオード部１８０は微細なソース領域等を形成しないので、特性のバラツキを低減できる。また、センスダイオード部１８０を微細化することが容易なので、半導体装置１００を微細化しても、半導体装置１００にセンスダイオード部１８０を内蔵することが容易となる。
センスダイオード部１８０は、半導体基板１０の上面において耐圧構造部１１２が囲む領域に配置されてよく、耐圧構造部１１２の外側に配置されてもよい。図１６の例では、センスダイオード部１８０は、半導体基板１０の上面において耐圧構造部１１２が囲む領域に配置されている。また、センスダイオード部１８０は、図１から図１５において説明したいずれの態様に追加してもよい。
図１７は、半導体装置１００の上面における構成の他の例を示す。本例では、ＸＹ面内において、２つのトランジスタ部７０に挟まれて、第２ダイオード部１２０がストライプ状に設けられている。第２ダイオード部１２０のＸ軸方向の幅は、第１ダイオード部８０のＸ軸方向の幅と同一であってよく、小さくてもよい。第２ダイオード部１２０のＹ軸方向における長さは、第１ダイオード部８０のＹ軸方向における長さと同一であってよく、異なっていてもよい。本例においても、第２ダイオード部１２０とトランジスタ部７０との間には、第２ウェル領域１２２が設けられることが好ましい。また、図１７に示す例では、センスダイオード部１８０を設けているが、半導体装置１００はセンスダイオード部１８０を備えなくともよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
１０・・・半導体基板、１２・・・ソース領域、１４・・・ベース領域、１５・・・コンタクト領域、１７・・・第１ウェル領域、１８・・・ドリフト領域、２０・・・バッファ領域、２１・・・上面、２２・・・コレクタ領域、２３・・・下面、２６・・・絶縁膜、３０・・・ダミートレンチ部、３２・・・ダミー絶縁膜、３４・・・ダミー導電部、４０・・・ゲートトレンチ部、４１・・・直線部分、４２・・・ゲート絶縁膜、４３・・・先端部分、４４・・・ゲート導電部、５１・・・ゲート配線部、５２・・・エミッタ電極、５４・・・コンタクトホール、５６・・・コンタクトホール、５７・・・接続部、５８・・・コレクタ電極、７０・・・トランジスタ部、８０・・・第１ダイオード部、８２・・・カソード領域、１００・・・半導体装置、１１０・・・メイン素子部、１１２・・・耐圧構造部、１１４・・・パッド、１２０・・・第２ダイオード部、１２２・・・第２ウェル領域、１２６・・・アノード領域、１２８・・・オーミック領域、１５０、１５２・・・ライフタイムキラー、１５４・・・窪み部、１６０・・・犠牲層、１６１・・・部分、１６２、１６４・・・抵抗部、１６６・・・パッド、１７０・・・センスダイオード、１７２・・・抵抗、１８０・・・センスダイオード部、２００・・・出力装置、２１０・・・保護回路、２２０・・・ハイサイド駆動回路、２３０・・・ローサイド駆動回路、２４０・・・抵抗、２４２・・・容量

Claims (15)

  1. 半導体基板を備える半導体装置であって、
    前記半導体基板の上面に設けられた上面電極と、
    前記半導体基板の下面に設けられた下面電極と、
    前記半導体基板に設けられ、前記上面電極および前記下面電極に接続されたトランジスタ部と、
    前記半導体基板に設けられ、前記上面電極および前記下面電極に接続された第１ダイオード部と、
    前記半導体基板に設けられ、前記第１ダイオード部よりも総面積が小さく、前記上面電極および前記下面電極に接続された第２ダイオード部と、
    前記トランジスタ部および前記第１ダイオード部が設けられたメイン素子部と、
    前記メイン素子部以外の領域において、前記半導体基板の上面の上方に配置された１つ以上のパッドと
    を備え、
    前記第１ダイオード部および前記第２ダイオード部は、前記半導体基板の深さ方向における抵抗率が異なり、
    前記第２ダイオード部は、いずれの前記パッドとも重ならない位置に設けられる
    半導体装置。
  2. 前記第１ダイオード部および前記第２ダイオード部は、
    前記半導体基板の内部に設けられた第１導電型のドリフト領域と、
    前記ドリフト領域と前記半導体基板の上面との間に設けられた第２導電型のアノード領域と
    を有し、
    前記第１ダイオード部および前記第２ダイオード部は、前記アノード領域よりもドーピング濃度が高い第２導電型であり、且つ、前記半導体基板の上面から前記アノード領域よりも深い位置まで形成された分離ウェル領域により分離されている
    請求項１に記載の半導体装置。
  3. 前記第１ダイオード部および前記第２ダイオード部は、前記アノード領域のドーピング濃度が異なる
    請求項２に記載の半導体装置。
  4. 前記第２ダイオード部の前記アノード領域のドーピング濃度は、前記第１ダイオード部の前記アノード領域のドーピング濃度よりも低い
    請求項２に記載の半導体装置。
  5. 前記第１ダイオード部および前記第２ダイオード部の少なくとも一方において、前記半導体基板の内部には、キャリアのライフタイムを制御するライフタイムキラーが設けられ、
    前記第１ダイオード部および前記第２ダイオード部における前記ライフタイムキラーの濃度が異なる
    請求項２または３に記載の半導体装置。
  6. 前記第１ダイオード部および前記第２ダイオード部は、前記アノード領域のドーピング濃度が同一であり、
    前記第２ダイオード部の前記ライフタイムキラーの濃度は、前記第１ダイオード部における前記ライフタイムキラーの濃度よりも高い
    請求項５に記載の半導体装置。
  7. 半導体基板を備える半導体装置であって、
    前記半導体基板の上面に設けられた上面電極と、
    前記半導体基板の下面に設けられた下面電極と、
    前記半導体基板に設けられ、前記上面電極および前記下面電極に接続されたトランジスタ部と、
    前記半導体基板に設けられ、前記上面電極および前記下面電極に接続された第１ダイオード部と、
    前記半導体基板に設けられ、前記上面電極および前記下面電極に接続された第２ダイオード部と
    を備え、
    前記第１ダイオード部および前記第２ダイオード部は、前記半導体基板の深さ方向における抵抗率が異なり、
    前記第１ダイオード部および前記第２ダイオード部は、前記半導体基板の厚みが異なる
    半導体装置。
  8. 前記第１ダイオード部および前記第２ダイオード部は、
    前記半導体基板の内部に設けられた第１導電型のドリフト領域と、
    前記ドリフト領域と前記半導体基板の上面との間に設けられた第２導電型のアノード領域と
    を有し、
    前記第１ダイオード部および前記第２ダイオード部は、前記アノード領域よりもドーピング濃度が高い第２導電型であり、且つ、前記半導体基板の上面から前記アノード領域よりも深い位置まで形成された分離ウェル領域により分離されている
    請求項７に記載の半導体装置。
  9. 前記第１ダイオード部および前記第２ダイオード部は、前記半導体基板の上面における総面積が異なる
    請求項７または８に記載の半導体装置。
  10. 前記第２ダイオード部は、前記第１ダイオード部よりも総面積が小さく、且つ、前記第１ダイオード部よりも前記抵抗率が小さい
    請求項９に記載の半導体装置。
  11. 前記第２ダイオード部は、前記第１ダイオード部よりも総面積が小さく、且つ、前記第１ダイオード部よりも前記抵抗率が大きい
    請求項９に記載の半導体装置。
  12. 前記第２ダイオード部は、前記第１ダイオード部の総面積の０．１％以上、１０％以下である
    請求項１から１１のいずれか一項に記載の半導体装置。
  13. 前記トランジスタ部は、
    前記ドリフト領域と前記半導体基板の上面との間に設けられた第２導電型のベース領域と、
    前記ベース領域と前記半導体基板の上面との間に設けられ、前記ドリフト領域よりもドーピング濃度の高い第１導電型のソース領域と、
    前記半導体基板の上面から前記ドリフト領域に達するまで設けられ、且つ、前記半導体基板の上面において予め定められた延伸方向に沿って延伸して設けられたゲートトレンチ部と、
    前記半導体基板の上面において前記ゲートトレンチ部の前記延伸方向における先端部分と重なって設けられ、且つ、前記半導体基板の上面から前記ゲートトレンチ部の前記先端部分よりも深く設けられ、前記ベース領域よりもドーピング濃度の高い第１ウェル領域と
    を有し、
    前記分離ウェル領域は、前記トランジスタ部の前記第１ウェル領域よりもドーピング濃度が高い
    請求項２または８に記載の半導体装置。
  14. 前記分離ウェル領域は、前記トランジスタ部の前記第１ウェル領域よりも深く設けられている
    請求項１３に記載の半導体装置。
  15. 半導体基板を備える半導体装置であって、
    前記半導体基板の上面に設けられた上面電極と、
    前記半導体基板の下面に設けられた下面電極と、
    前記半導体基板に設けられ、前記上面電極および前記下面電極に接続されたトランジスタ部と、
    前記半導体基板に設けられ、前記上面電極および前記下面電極に接続された第１ダイオード部と、
    前記半導体基板に設けられ、前記上面電極および前記下面電極に接続された第２ダイオード部と、
    前記第１ダイオード部が接続された前記上面電極の領域上に設けられた第１抵抗部と、
    前記第２ダイオード部が接続された前記上面電極の領域上に設けられた第２抵抗部と
    を備え、
    前記第１抵抗部および前記第２抵抗部は、前記半導体基板の深さ方向における抵抗値が異なる半導体装置。
JP2018034260A 2018-02-28 2018-02-28 半導体装置 Active JP7124339B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2018034260A JP7124339B2 (ja) 2018-02-28 2018-02-28 半導体装置
US16/228,803 US11855077B2 (en) 2018-02-28 2018-12-21 Semiconductor device
JP2022126638A JP7444205B2 (ja) 2018-02-28 2022-08-08 半導体装置
US18/539,311 US20240145465A1 (en) 2018-02-28 2023-12-14 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018034260A JP7124339B2 (ja) 2018-02-28 2018-02-28 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2022126638A Division JP7444205B2 (ja) 2018-02-28 2022-08-08 半導体装置

Publications (2)

Publication Number Publication Date
JP2019149497A JP2019149497A (ja) 2019-09-05
JP7124339B2 true JP7124339B2 (ja) 2022-08-24

Family

ID=67686053

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2018034260A Active JP7124339B2 (ja) 2018-02-28 2018-02-28 半導体装置
JP2022126638A Active JP7444205B2 (ja) 2018-02-28 2022-08-08 半導体装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2022126638A Active JP7444205B2 (ja) 2018-02-28 2022-08-08 半導体装置

Country Status (2)

Country Link
US (2) US11855077B2 (ja)
JP (2) JP7124339B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105814694B (zh) * 2014-10-03 2019-03-08 富士电机株式会社 半导体装置以及半导体装置的制造方法
US11469333B1 (en) * 2020-02-19 2022-10-11 Semiq Incorporated Counter-doped silicon carbide Schottky barrier diode
JP2023019322A (ja) * 2021-07-29 2023-02-09 富士電機株式会社 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009099690A (ja) 2007-10-15 2009-05-07 Denso Corp 半導体装置
US20090242931A1 (en) 2008-04-01 2009-10-01 Denso Corporation Semiconductor device having IGBT and diode
JP2010192565A (ja) 2009-02-17 2010-09-02 Toyota Motor Corp 半導体装置
US20150132895A1 (en) 2013-11-14 2015-05-14 Toyota Jidosha Kabushiki Kaisha Method for manufacturing semiconductor device
US20170077217A1 (en) 2015-09-16 2017-03-16 Fuji Electric Co., Ltd. Semiconductor device

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03106065A (ja) * 1989-09-20 1991-05-02 Fujitsu Ltd 半導体装置
US5687049A (en) 1996-01-26 1997-11-11 International Rectifier Corporation Method and circuit for protecting power circuits against short circuit and over current faults
JP2002110986A (ja) 2000-09-28 2002-04-12 Fuji Electric Co Ltd 半導体装置
DE102008045410B4 (de) * 2007-09-05 2019-07-11 Denso Corporation Halbleitervorrichtung mit IGBT mit eingebauter Diode und Halbleitervorrichtung mit DMOS mit eingebauter Diode
JP4924578B2 (ja) 2007-09-05 2012-04-25 株式会社デンソー 半導体装置
JP5012737B2 (ja) 2007-09-05 2012-08-29 株式会社デンソー 半導体装置
US8507352B2 (en) * 2008-12-10 2013-08-13 Denso Corporation Method of manufacturing semiconductor device including insulated gate bipolar transistor and diode
JP2010171179A (ja) 2009-01-22 2010-08-05 Toyota Motor Corp 半導体装置
JP5500192B2 (ja) 2012-03-16 2014-05-21 株式会社デンソー スイッチング素子の駆動回路
JP6003819B2 (ja) 2013-06-20 2016-10-05 株式会社デンソー トランジスタ駆動回路
JP5918288B2 (ja) * 2014-03-03 2016-05-18 トヨタ自動車株式会社 半導体装置
DE102014110681B4 (de) * 2014-07-29 2019-06-06 Infineon Technologies Ag Rückwärts leitender igbt und herstellungsverfahren dafür
JP6274318B2 (ja) * 2014-08-26 2018-02-07 三菱電機株式会社 半導体素子
JP6197773B2 (ja) * 2014-09-29 2017-09-20 トヨタ自動車株式会社 半導体装置
US9559171B2 (en) * 2014-10-15 2017-01-31 Fuji Electric Co., Ltd. Semiconductor device
JP6217708B2 (ja) * 2015-07-30 2017-10-25 トヨタ自動車株式会社 半導体装置とその製造方法
JP6384425B2 (ja) * 2015-08-21 2018-09-05 株式会社デンソー 半導体装置
JP6795032B2 (ja) * 2016-06-03 2020-12-02 富士電機株式会社 半導体装置
JP6708257B2 (ja) 2016-07-20 2020-06-10 三菱電機株式会社 半導体装置およびその製造方法
JP6698487B2 (ja) * 2016-09-26 2020-05-27 三菱電機株式会社 半導体装置

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009099690A (ja) 2007-10-15 2009-05-07 Denso Corp 半導体装置
US20090242931A1 (en) 2008-04-01 2009-10-01 Denso Corporation Semiconductor device having IGBT and diode
JP2009267394A (ja) 2008-04-01 2009-11-12 Denso Corp 半導体装置
JP2010192565A (ja) 2009-02-17 2010-09-02 Toyota Motor Corp 半導体装置
US20110297934A1 (en) 2009-02-17 2011-12-08 Toyota Jidosha Kabushiki Kaisha Semiconductor device
CN102318072A (zh) 2009-02-17 2012-01-11 丰田自动车株式会社 半导体器件
US20150132895A1 (en) 2013-11-14 2015-05-14 Toyota Jidosha Kabushiki Kaisha Method for manufacturing semiconductor device
JP2015095618A (ja) 2013-11-14 2015-05-18 トヨタ自動車株式会社 半導体装置の製造方法
US20170077217A1 (en) 2015-09-16 2017-03-16 Fuji Electric Co., Ltd. Semiconductor device
JP2017059662A (ja) 2015-09-16 2017-03-23 富士電機株式会社 半導体装置

Also Published As

Publication number Publication date
US20190267370A1 (en) 2019-08-29
US20240145465A1 (en) 2024-05-02
JP7444205B2 (ja) 2024-03-06
US11855077B2 (en) 2023-12-26
JP2022160610A (ja) 2022-10-19
JP2019149497A (ja) 2019-09-05

Similar Documents

Publication Publication Date Title
US9634130B2 (en) Semiconductor device
US11195941B2 (en) Semiconductor device
JP7444205B2 (ja) 半導体装置
US7838926B2 (en) Semiconductor device
JP5191132B2 (ja) 半導体装置
CN108417614B (zh) 半导体装置
CN104299991B (zh) 半导体装置
JPWO2019116696A1 (ja) 半導体装置
JP7327672B2 (ja) 半導体装置
JP7013668B2 (ja) 半導体装置
US20220416064A1 (en) Semiconductor device
JP2019186312A (ja) 半導体装置
JP2017126690A (ja) 半導体装置
JP2021136241A (ja) 半導体装置および半導体装置の製造方法
JP7115000B2 (ja) 半導体装置
CN115207113A (zh) 半导体装置
KR102042832B1 (ko) 전력 반도체 소자 및 그 제조방법
JPWO2018154963A1 (ja) 半導体装置
JP7243795B2 (ja) 半導体装置
CN113519062B (zh) 半导体装置
JP7631688B2 (ja) 半導体装置
KR102042833B1 (ko) 전력 반도체 소자 및 그 제조방법
KR102019852B1 (ko) 전력 반도체 소자 및 그 제조방법
WO2022264697A1 (ja) 半導体装置
WO2024262142A1 (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210215

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20211227

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220118

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220224

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220712

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220725

R150 Certificate of patent or registration of utility model

Ref document number: 7124339

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150