JP5900598B1 - 二次電池保護回路、二次電池保護装置及び電池パック、並びにデータ書き込み方法 - Google Patents

Abstract

【課題】電源電圧入力とメモリ書込み電圧入力を一つの端子で共用できること。【解決手段】二次電池を保護する二次電池保護回路であって、前記二次電池保護回路の電源端子と、前記二次電池の状態を監視して、前記二次電池の状態に基づいて前記二次電池と負荷の間の電流経路をオンオフ制御する信号を生成する保護動作回路と、前記電源端子に入力される書き込み電圧によって、前記二次電池保護回路の仕様を定めるパラメータデータを書き込み可能な不揮発性のメモリと、前記電源端子に入力される入力電圧に基づいて、前記書き込み電圧が供給される高耐圧回路よりも耐圧が低い低耐圧回路に供給する供給電圧を生成する電圧生成回路と、前記電源端子に入力される入力電圧と、前記電源端子を介して前記二次電池の状態を検出する前記保護動作回路の保護状態とに基づいて、前記メモリへの書き込みを可能にする制御回路とを備える、二次電池保護回路。【選択図】図１

Description

本発明は、二次電池保護回路、二次電池保護装置及び電池パック、並びにデータ書き込み方法に関する。

従来、二次電池を保護する二次電池保護回路が知られている（例えば、特許文献１を参照）。特許文献１の図２に、フラッシュＲＯＭ及びフラッシュＲＯＭの書き込み電圧を生成するための昇圧回路を含む構成の電池パックが開示されている。特許文献１によれば、フラッシュＲＯＭは通常動作の電源電圧よりも高い書き込み電圧が必要とされるため、電源電圧を書き込み電圧まで昇圧する昇圧回路を内部に設けているが、昇圧回路によりチップ面積が大きくなるとの問題が提起され、これを改善する方法が記載されている。

特開２０１２−１７３０６３号公報

二次電池保護回路の仕様は、二次電池の種類又は二次電池保護回路が搭載される製品の種類に応じて、カスタマイズされる必要がある。そのため、複数の異なる仕様に対応できるように、二次電池保護回路の構成を二次電池又は製品の種類毎に開発すると、開発のリードタイムやコストが増大しやすい。

そこで、複数の異なる仕様に共通の回路構成で対応できるように、仕様を定める各種のパラメータ等のデータが書き込まれるメモリを備え、そのメモリから読み出されるパラメータデータに基づいて仕様を設定する構成が考えられる。この構成によれば、メモリに記憶されるパラメータデータの内容を変えることで、仕様を共通の回路構成で変更することができる。例えば、仕様の一つである過充電検出電圧に設定される設定電圧値がメモリに記憶される場合、その設定電圧値を変えることで、過充電検出電圧の電圧値を共通の回路構成で変更することができる。

各種のパラメータは、過充電検出閾値電圧、過放電検出閾値電圧、過電流検出閾値電圧、短絡検出閾値電圧、及びこれらを検出する場合の各検出に対応する遅延時間等である。また、設定された各種の閾値電圧の各個体差（製造ばらつき）を吸収するためにトリミングした場合、そのトリミングデータ等も同じメモリに書き込まれる。

一方、二次電池保護回路の仕様を定めるパラメータデータを不揮発性メモリに書き込むためには、二次電池保護回路及び不揮発性メモリの通常の動作電圧（通常の電源電圧）よりも高い書き込み電圧を不揮発性メモリに供給する必要がある。このため、電源電圧を昇圧して書き込み電圧を生成するか、或いは専用端子を設けて外部から書き込み電圧の供給を受けるかの何れかの方法がある。ただし、前者の方法では昇圧回路の実装面積分チップ面積が大きくなる問題があり、さらに、二次電池保護回路の電源端子とは別に、書き込み電圧を入力するための専用の書き込み端子が二次電池保護回路に追加されると、二次電池保護回路の総端子数が増えてしまう。

そこで、回路面積を増加させず、且つ追加の端子も設けずにメモリへの書き込みを可能とする技術の提供を目的とする。

一つの案では、
二次電池を保護する二次電池保護回路であって、
前記二次電池保護回路の電源端子と、
前記二次電池の状態を監視して、前記二次電池の状態に基づいて前記二次電池と負荷の間の電流経路をオンオフ制御する信号を生成する保護動作回路と、
前記電源端子に入力される書き込み電圧によって、前記二次電池保護回路の動作を制御するデータを書き込み可能な不揮発性のメモリと、
前記電源端子に入力される入力電圧に基づいて、前記書き込み電圧が供給される高耐圧回路よりも耐圧が低い低耐圧回路に供給する供給電圧を生成する電圧生成回路と、
前記電源端子に入力される入力電圧が前記書き込み電圧の判定が可能な判定電圧よりも高いとき、前記電源端子を介して前記二次電池の状態を検出する前記保護動作回路の保護状態に基づいて、前記メモリへの書き込みを可能にする制御回路とを備える、二次電池保護回路が提供される。

一態様によれば、電源電圧入力とメモリ書き込み電圧入力を一つの端子で共用できる。

二次電池保護回路の一例を示す構成図である。 二次電池保護回路の動作の一例を示すタイミングチャートである。 二次電池保護回路の動作の一例を示すフローチャートである。 電圧生成回路の一例を示す構成図である。 電圧生成回路の他の一例を示す構成図である。 電源端子に入力される入力電圧と、電圧生成回路により生成される電圧との関係の一例を示す図である。 不揮発性のメモリの一例を示す構成図である。 スイッチの一例を示す構成図である。 書き込み動作の一例を示すタイミングチャートである。 読み書き制御回路の一例を示す構成図である。 電池パックの一例を示す構成図である。 電池パックの他の一例を示す構成図である。

以下、本発明の実施形態を図面に従って説明する。

図１は、保護回路１２０の一例を示す構成図である。保護回路１２０は、二次電池を保護する二次電池保護回路の一例である。

保護回路１２０は、例えば、メモリ６０と、保護動作回路９８とを備える。メモリ６０は、保護回路１２０の電源端子９１に入力される書き込み電圧によって、保護回路１２０の仕様を定めるパラメータデータを書き込み可能な不揮発性メモリの一例である。電源端子９１は、保護回路１２０の電源電圧が入力される端子であるとともに、パラメータデータをメモリ６０に書き込むのに必要な書き込み電圧が入力される端子でもある。

メモリ６０の具体例として、ＯＴＰＲＯＭ（One Time Programmable ROM）、ＥＥＰＲＯＭ（Electrically Erasable Programmable ROM）などが挙げられる。保護動作回路９８は、メモリ６０から読み出されるパラメータデータに基づいて、二次電池の保護動作を行う保護動作回路の一例である。保護動作回路９８は、例えば、二次電池の状態を監視して、二次電池の状態に基づいて二次電池と負荷の間の電流経路（電源経路）をオンオフ制御する信号を生成することにより、二次電池の保護動作を行う。

パラメータデータの具体例として、過充電検出電圧Ｖｄｅｔ１、過充電復帰電圧Ｖｒｅｌ１、過放電検出電圧Ｖｄｅｔ２、過放電復帰電圧Ｖｒｅｌ２、放電過電流検出電圧Ｖｄｅｔ３、充電過電流検出電圧Ｖｄｅｔ４、短絡検出電圧Ｖｓｈｏｒｔ、スタンバイ閾値電圧Ｖｓｔｂなどの設定用の閾値電圧データが挙げられる。また、パラメータの具体例として、過充電検出遅延時間ｔＶｄｅｔ１、過充電復帰遅延時間ｔＶｒｅｌ１、過放電検出遅延時間ｔＶｄｅｔ２、過放電復帰遅延時間ｔＶｒｅｌ２、放電過電流検出遅延時間ｔＶｄｅｔ３、放電過電流復帰遅延時間ｔＶｒｅｌ３、放電過電流検出遅延リセット時間ｔＶｄ３ｒｓｔ、充電過電流検出遅延時間ｔＶｄｅｔ４、充電過電流復帰遅延時間ｔＶｒｅｌ４、短絡検出遅延時間ｔｓｈｏｒｔなどの設定用の遅延時間データが挙げられる。

したがって、メモリ６０に書き込まれるパラメータデータが変われば、二次電池の保護動作を変えることができるので、複数の異なる仕様に共通の回路構成で対応できる。例えば、二次電池２００の種類や保護回路１２０が搭載される製品の種類が異なっても、保護動作回路９８の共通化ができる。

また、保護回路１２０は、パラメータデータを書き込み可能なメモリ６０を備えるので、例えば、仕様をカスタマイズするために、ＩＣチップのメタル配線変更やフューズのレーザートリミングが不要になる。その結果、開発や製造のリードタイムやコストの低減が可能である。

メモリ６０は、メモリセル回路６２と、メモリセル回路６２の周辺に位置する周辺回路６３とを備える。メモリセル回路６２は、所定の書き込み用端子から入力されるパラメータデータをメモリ素子に書き込む書き込み回路６４と、メモリ素子からパラメータデータを読み出す読み出し回路６５とを備える。周辺回路６３は、書き込み回路６４の書き込み動作又は読み出し回路６５の読み出し動作を制御する論理回路を含む回路である。

保護回路１２０は、レギュレータ９９を備える。レギュレータ９９は、入力電圧ＶＤＤが所定の定電圧ＶＲＥＧ未満である場合、出力電圧Ｖｏｕｔとして入力電圧ＶＤＤをほぼそのまま出力し、入力電圧ＶＤＤが所定の定電圧ＶＲＥＧを超えている場合、出力電圧Ｖｏｕｔとして定電圧ＶＲＥＧを出力する。

出力電圧Ｖｏｕｔは、高電圧を必要としない回路部（例えば、書き込み回路６４や書き込み電圧検出回路２２０などの回路部以外の回路部）に供給される。これにより、必要以上に高耐圧の素子を用いないで済むので、回路面積の増加が抑えられる。そして、入力電圧ＶＤＤが所定の定電圧ＶＲＥＧ未満の時（例えば、保護回路１２０の通常動作時）には入力電圧ＶＤＤがそのまま出力され、入力電圧ＶＤＤが所定の定電圧ＶＲＥＧを超えていると定電圧ＶＲＥＧが出力される。したがって、電源端子９１に導通可能に接続される二次電池の電池電圧の低下による保護回路１２０としての動作電圧範囲の低下は生じない一方で、電源端子９１に書き込み電圧が入力された時には所定の定電圧ＶＲＥＧにクランプされるので特別に高耐圧の素子を用いる必要が無い。例えば、書き込み電圧は、９Ｖであり、所定の定電圧ＶＲＥＧは、電源端子９１に導通可能に接続される二次電池の公称電圧（例えば、３．６Ｖ）である。

読み出し回路６５及び周辺回路６３は、保護回路１２０の通常の動作電圧で動作するため、レギュレータ９９による出力電圧Ｖｏｕｔが、読み出し回路６５及び周辺回路６３に供給される。出力電圧Ｖｏｕｔは、読み書き制御回路８０及び保護動作回路９８にも供給される。

一方、パラメータデータの書き込み動作時、メモリ素子をブレイクダウンさせて書き込みを行うため、書き込み回路６４内のメモリ素子には、保護回路１２０及びメモリ６０の通常の動作電圧よりも高い電圧の印加が必要である。そこで、書き込み回路６４は、定電圧ＶＲＥＧよりも高い書き込み電圧が供給されることによって、書き込み用端子から入力されるパラメータデータをメモリ素子に書き込む。

レギュレータ９９は、電源端子９１からの入力電圧ＶＤＤを定電圧ＶＲＥＧにレギュレートするので、保護回路１２０及びメモリ６０の通常の動作電圧よりも高い書き込み電圧が、電源端子９１から入力されてもよい。書き込み電圧が電源端子９１に入力されても、レギュレータ９９は、電源端子９１から入力される書き込み電圧をレギュレートして定電圧ＶＲＥＧを出力する。これにより、電源端子９１から入力される書き込み電圧を、書き込み回路６４に供給することが可能になり、電源端子９１から入力される書き込み電圧よりも低い定電圧ＶＲＥＧを、読み出し回路６５及び周辺回路６３に供給することが可能になる。また、レギュレータ９９が配置されることにより、書き込み電圧が入力される書き込み専用端子を、電源端子９１とは別に設ける必要がなくなるため、端子数の増加による保護回路１２０の回路規模の拡大を抑えることができる。

保護回路１２０は、書き込み電圧検出回路２２０を備える。書き込み電圧検出回路２２０は、入力電圧ＶＤＤを監視し、入力電圧ＶＤＤが書き込み電圧の判定用の判定電圧ＶＲｔｈよりも高いか否かを検出する回路である。書き込み電圧検出回路２２０は、入力電圧ＶＤＤが判定電圧ＶＲｔｈよりも高い場合、入力電圧ＶＤＤは通常の電源電圧ではなく書き込み電圧であると判定し、検出信号ＶＲのレベルをアクティブレベル（例えば、ハイレベル）とする。一方、書き込み電圧検出回路２２０は、入力電圧ＶＤＤが判定電圧ＶＲｔｈ以下である場合、入力電圧ＶＤＤは書き込み電圧ではなく通常の電源電圧であると判定し、検出信号ＶＲのレベルを非アクティブレベル（例えば、ローレベル）とする。

保護回路１２０は、電源端子９１を介して二次電池の状態を検出する保護動作回路９８を備える。保護動作回路９８は、メモリ６０から読み出されるパラメータデータに基づいて、電源端子９１を介して検出された二次電池の状態に応じた適切な保護動作を当該二次電池に対して行う。

保護回路１２０は、書き込み許可回路２１０を備える。書き込み許可回路２１０は、書き込み電圧検出回路２２０の検出信号ＶＲと保護動作回路９８の保護状態信号に基づいて、メモリ６０への書き込みを可能にする制御回路の一例である。入力電圧ＶＤＤが通常の電源電圧から書き込み電圧に変われば、書き込み電圧検出回路２２０から出力される検出信号ＶＲがアクティブになる。保護回路１２０の検出状態は、過充電保護状態に変わる。したがって、書き込み許可回路２１０は、メモリ６０への書き込みを可能にするか否かの判定に、検出信号ＶＲの変化と保護動作回路９８の保護状態信号との論理積によってメモリ６０を書き込み可能な状態に設定することで、書き込み電圧よりも低い電源電圧でメモリ６０への書き込みが誤って可能となることを防止できる。

保護回路１２０の保護状態とは、例えば、保護回路１２０の保護動作回路９８が二次電池の過充電を過充電検出電圧Ｖｄｅｔ１に基づき検出して、所定の遅延時間を経過し過充電保護を行っている状態（過充電保護状態）である。過充電検出電圧Ｖｄｅｔ１は、二次電池の過充電の検出用の閾値電圧の一例であり、書き込み電圧よりも低く設定される。保護回路１２０の保護動作回路９８は、入力電圧ＶＤＤと過充電検出電圧Ｖｄｅｔ１との大小関係に基づいて、二次電池の過充電を検出する。

よって、書き込み電圧が電源端子９１から入力されれば、書き込み電圧は過充電検出電圧Ｖｄｅｔ１よりも高いため、保護動作回路９８は、二次電池の過充電を検出し、保護回路１２０の保護状態は、過充電保護状態に移行する。一方、通常の電源電圧が電源端子９１から入力されれば、通常の電源電圧は過充電検出電圧Ｖｄｅｔ１よりも低いため、保護動作回路９８は、二次電池の過充電を検出せず、保護回路１２０の保護状態は、過充電保護状態に移行しない。

したがって、書き込み許可回路２１０は、メモリ６０への書き込みを可能にするか否かの判定に、書き込み電圧検出回路２２０から出力される検出信号ＶＲだけでなく過充電保護状態も利用することで、書き込み電圧よりも低い電源電圧でメモリ６０への書き込みが誤って可能となることをより一層防止できる。

例えば、書き込み許可回路２１０は、書き込み電圧検出回路２２０から出力される検出信号ＶＲがアクティブ状態であり、且つ、保護回路１２０の保護動作回路９８の状態が過充電保護状態である場合、保護動作回路９８から出力される過充電保護信号がアクティブとなり、メモリ６０への書き込みを可能にするライトイネーブル信号ＷＲＥＮＡＢＬＥのレベルをアクティブレベル（例えば、ハイレベル）にする。これにより、パラメータデータ等のデータをメモリ６０に書き込むことが許可され、読み書き制御回路８０は、パラメータデータ等のデータをメモリ６０に書き込みできる。

図２は、保護回路１２０の動作の一例を示すタイミングチャートである。書き込み電圧検出回路２２０は、判定電圧ＶＲｔｈを超える入力電圧ＶＤＤがタイミングｔ１で検出された場合、検出信号ＶＲのレベルをローレベルからハイレベルに切り替える。一方、保護動作回路９８は、過充電検出電圧Ｖｄｅｔ１以上の入力電圧ＶＤＤが検知された場合、二次電池が過充電であると判定する。保護動作回路９８は、二次電池が過充電であると検出されてから遅延時間Ｔｄの経過後に、二次電池の過充電が検出され二次電池を過充電から保護する動作を実行することを示すアクティブレベルの過充電保護信号ＶＯＣを出力する。例えば、保護動作回路９８は、過充電保護信号ＶＯＣのレベルを非アクティブレベル（例えば、ローレベル）からアクティブレベル（例えば、ハイレベル）にタイミングｔ２で切り替える。遅延時間Ｔｄは、例えば、後述の過充電検出遅延時間ｔＶｄｅｔ１である。

書き込み許可回路２１０は、検出信号ＶＲと過充電保護信号ＶＯＣのいずれのレベルもアクティブレベルであることが検出されるタイミングｔ２で、ライトイネーブル信号ＷＲＥＮＡＢＬＥのレベルを非アクティブレベルからアクティブレベルに切り替える。ライトイネーブル信号ＷＲＥＮＡＢＬＥのレベルがアクティブレベルであるタイミングｔ２以降の状態では、保護動作回路９８は二次電池を過充電から保護する動作を実行するとともに、メモリ６０へのデータの書き込みが可能となる。つまり、保護動作回路９８は、メモリ６０への書き込みが可能である場合、二次電池を過充電から保護するように動作する。

図３は、保護回路１２０の動作の一例を示すフローチャートである。ステップＳ１０の処理とステップＳ２０の処理の順番は入れ替わってもよい。

ステップＳ１０で、書き込み許可回路２１０は、書き込み電圧検出回路２２０から出力される検出信号ＶＲに基づいて、入力電圧ＶＤＤが判定電圧ＶＲｔｈよりも高いか否かを判定する。書き込み許可回路２１０は、検出信号ＶＲのレベルがハイレベルのとき、入力電圧ＶＤＤは判定電圧ＶＲｔｈよりも高い書き込み電圧であると判定し、検出信号ＶＲのレベルがローレベルのとき、入力電圧ＶＤＤは判定電圧ＶＲｔｈよりも低い通常の電源電圧（書き込み電圧よりも低い電源電圧）であると判定する。

ステップＳ２０で、書き込み許可回路２１０は、保護動作回路９８から出力される過充電保護信号ＶＯＣに基づいて、保護回路１２０の状態が過充電検出状態であるか否かを判定する。書き込み許可回路２１０は、過充電保護信号ＶＯＣのレベルがハイレベルのとき、保護回路１２０の状態が過充電検出状態であると判定し、過充電保護信号ＶＯＣのレベルがローレベルであるとき、保護回路１２０の状態が過充電検出状態ではないと判定する。

書き込み許可回路２１０は、入力電圧ＶＤＤが判定電圧ＶＲｔｈよりも高いことと、保護回路１２０の状態が過充電状態であることとのいずれもが検出される場合、ステップＳ３０で、ライトイネーブル信号をアクティブレベル（例えば、１）とする。一方、書き込み許可回路２１０は、入力電圧ＶＤＤが判定電圧ＶＲｔｈ以下であることと、保護回路１２０の状態が過充電検出状態ではないこととのいずれかが検出される場合、ステップＳ４０で、ライトイネーブル信号を非アクティブレベル（例えば、０）とする。

図４は、レギュレータ９９の一例であるレギュレータ９９Ａを示す構成図である。レギュレータ９９Ａは、入力電圧ＶＤＤが所定の定電圧ＶＲＥＧ未満の場合には入力電圧ＶＤＤを略そのまま出力し、入力電圧ＶＤＤが所定の定電圧ＶＲＥＧを超えている場合には定電圧ＶＲＥＧを生成して出力する電圧生成回路の一例である。レギュレータ９９Ａは、定電圧ＶＲＥＧを書き込み電圧よりも低い電圧でクランプする。レギュレータ９９Ａは、例えば、演算増幅器１９０と、出力トランジスタ１９１と、抵抗１９２，１９３とを備える。

出力トランジスタ１９１と抵抗１９２，１９３との直列回路は、入力電圧ＶＤＤの電位とグランド電位との間に直列に挿入される。演算増幅器１９０は、所定の基準電圧Ｖｒｅｆが入力される反転入力部と、抵抗１９２と抵抗１９３との間の分圧出力点からの分圧電圧が入力される非反転入力部と、出力トランジスタ１９１のゲートを駆動する出力信号を出力部とを有する。出力トランジスタ１９１は、定電圧ＶＲＥＧをドレインから出力するエンハンスメント型のＰチャネルＭＯＳトランジスタである。

図５は、レギュレータ９９の他の一例であるレギュレータ９９Ｂを示す構成図である。レギュレータ９９Ｂは、入力電圧ＶＤＤが所定の定電圧ＶＲＥＧ未満の場合には入力電圧ＶＤＤを略そのまま出力し、入力電圧ＶＤＤが所定の定電圧ＶＲＥＧを超えている場合には定電圧ＶＲＥＧを生成して出力する電圧生成回路の一例である。レギュレータ９９Ｂは，定電圧ＶＲＥＧを書き込み電圧よりも低い電圧でクランプする。レギュレータ９９Ｂは、例えば、演算増幅器１９４と、出力トランジスタ１９５と、抵抗１９６，１９７とを備える。

出力トランジスタ１９５と抵抗１９６，１９７との直列回路は、入力電圧ＶＤＤの電位とグランド電位との間に直列に挿入される。演算増幅器１９４は、所定の基準電圧Ｖｒｅｆが入力される反転入力部と、抵抗１９６と抵抗１９７との間の分圧出力点からの分圧電圧が入力される非反転入力部と、出力トランジスタ１９５のゲートを駆動する出力信号を出力部とを有する。出力トランジスタ１９５は、定電圧ＶＲＥＧをソースから出力するデプレッション型のＮチャネルＭＯＳトランジスタである。

図６は、レギュレータ９９Ａとレギュレータ９９Ｂにおいて、入力電圧ＶＤＤと、入力電圧ＶＤＤから生成される定電圧ＶＲＥＧとの関係の一例を示す図である。レギュレータ９９Ａは、入力電圧ＶＤＤが出力トランジスタ１９１の閾値電圧Ｖｔｈ以下の場合、動作しない。これに対し、レギュレータ９９Ｂは、出力トランジスタ１９５の閾値電圧Ｖｔｈが０Ｖ以下であるデプレッション型であるので、入力電圧ＶＤＤが０Ｖのときから動作可能である。よって、入力電圧ＶＤＤが０Ｖ以上で所定の定電圧ＶＲＥＧ未満の範囲で、入力電圧ＶＤＤにほぼ等しい出力電圧Ｖｏｕｔが出力される。これにより、例えば、入力電圧ＶＤＤが極めて低い状態でも保護動作回路９８の動作電源を確保可能なため、保護動作回路９８は、電池電圧が極めて低い二次電池への充電の禁止と許可を制御できる。

図７は、メモリ６０の一例を示す構成図である。メモリ６０は、書き込み電圧が供給される複数の書き込み回路６４と、定電圧ＶＲＥＧが供給される複数の読み出し回路６５と、ＮＯＲゲート（ノアゲート）７３と、シフトレジスタ６６とを有する。ノアゲート７３及びシフトレジスタ６６は、上述の周辺回路６３に含まれる回路である。シフトレジスタ６６は、複数のフリップフロップ（ＦＦ）７４が直列に接続された順序回路を有する。図７では、一つの書き込み回路６４と一つの読み出し回路６５とが一点鎖線で囲まれている。

複数の書き込み回路６４は、それぞれ、スイッチ６８と、メモリ素子６９と、スイッチ７０とが直列に接続される回路を有する。スイッチ６８は、書き込み電圧の供給経路とメモリ素子６９との間に配置され、スイッチ７０は、シフトレジスタ６６のフリップフロップ７４の出力部とメモリ素子６９との間に配置される。例えば、スイッチ６８は、ＰチャネルＭＯＳＦＥＴであり、メモリ素子６９は、ＯＴＰ（One Time Programmable）素子であり、スイッチ７０は、ＮチャネルＭＯＳＦＥＴである。

複数の読み出し回路６５は、それぞれ、センスラッチ回路６７と、スイッチ７１と、定電流源７２とを有する。例えば、センスラッチ回路６７は、フリップフロップであり、スイッチ７１は、ＮチャネルＭＯＳＦＥＴである。

読み書き制御回路８０は、パラメータデータを搬送するパラメータデータ信号ＤＡＴを、パラメータデータ内部信号ＤＡＴＡに変換し、外部からのクロック信号ＣＬを、クロック内部信号ＣＬＫに変換する。また、読み書き制御回路８０は、パラメータデータ信号ＤＡＴとクロック信号ＣＬとに基づいて、パラメータデータをメモリ素子６９に書き込むことを指令するライト信号（ＷＲＩＴＥ）を生成する。また、読み書き制御回路８０は、入力電圧ＶＤＤが所定の起動電圧を超えた時に、メモリ素子６９からパラメータデータを読み出すことを指令するリード信号（ＲＥＡＤ）を生成する。

書き込み回路６４は、定電圧ＶＲＥＧよりも高い書き込み電圧が印加（供給）されるため、例えば、読み出し回路６５の構造よりも高い耐圧構造を有する高耐圧回路である。この場合、読み出し回路６５及び周辺回路６３は、書き込み回路６４よりも耐圧が低い低耐圧回路であり、定電圧ＶＲＥＧが印加（供給）される。

図８は、書き込み回路６４において、高耐圧構造を有するスイッチ７０の一例を示す構成図である。スイッチ７０は、ＭＯＳＦＥＴ７５とＭＯＳＦＥＴ７６とが段積みされた直列回路である。ＭＯＳＦＥＴ７５，７６の各ゲートには、読み書き制御回路８０からのＷＲＩＴＥが入力される。図示のように、ＭＯＳＦＥＴ７５のバックゲートの接続先とＭＯＳＦＥＴ７６のバックゲートの接続先とが異なるため、図示のＤ−Ｂ間に印加される高電圧を、ＭＯＳＦＥＴ７５のソース−ドレイン間とＭＯＳＦＥＴ７６のソース−ドレイン間とに分圧することができる。

次に、図７の構成での書き込み動作の一例を、図９を参照して説明する。図９は、図１，７の構成での書き込み動作の一例を示すタイミングチャートである。

初期状態では、ＲＥＡＤとＷＲＩＴＥのレベルがいずれもローレベルである（ＲＥＡＤ＝ＷＲＩＴＥ＝Ｌ）。この場合、スイッチ６８のゲート電位Ａは、ハイレベルであるため、スイッチ６８はオフする。シフトレジスタ６６の各フリップフロップ７４の出力電位Ｂは、ハイレベルであるため、スイッチ７０はオフする。したがって、初期状態では、メモリ素子６９の状態は、パラメータデータが書き込まれていない未書き込み状態である。

書き込み動作が行われる場合、入力電圧ＶＤＤは、通常の動作電圧（例えば３．６Ｖ）から書き込み電圧（例えば９Ｖ）に上昇する。入力電圧ＶＤＤが書き込み電圧に上昇すると、過充電が過充電検出回路２２によって検出される。これにより、充電制御端子９３からトランジスタ１１のゲートに対して出力される制御信号は、トランジスタ１１をオンさせるハイレベルからトランジスタ１１をオフさせるローレベルに変化する。一方、放電制御端子９４からトランジスタ１２のゲートに対して出力される制御信号は、ハイレベルのままである。

パラメータデータ内部信号ＤＡＴＡとクロック内部信号ＣＬＫとが、読み書き制御回路８０からシフトレジスタ６６に入力されると、各フリップフロップ７４は、入力されるパラメータデータ内部信号ＤＡＴＡに応じて、ローレベルを出力する。

メモリ素子６９へのパラメータデータの書き込み許可期間では、ＲＥＡＤのレベルがローレベル（ＲＥＡＤ＝Ｌ）であり、ＷＲＩＴＥのレベルがハイレベル（ＷＲＩＴＥ＝Ｈ）であるため、スイッチ６８のゲート電位Ａは、ローレベルである。書き込み許可期間では、スイッチ６８はオン、スイッチ７１はオフ、スイッチ７０はオンする。

書き込み許可期間においてシフトレジスタ６６の出力電位Ｂがローレベルである場合、メモリ素子６９に書き込み電圧が印加され、オフ状態のメモリ素子６９に電流が流れる。これにより、電子がメモリ素子６９の浮遊ゲートにトラップされ、メモリ素子６９がオン状態となる（パラメータデータがメモリ素子６９に書き込まれる）。

これに対し、書き込み許可期間においてシフトレジスタ６６の出力電位Ｂがハイレベルである場合、スイッチ６８，７０はオンしているが、メモリ素子６９のドレイン−ソース間の電圧はほぼ零ボルトであるため、電流はメモリ素子６９には流れない。つまり、メモリ素子６９のオフ状態が維持される（パラメータデータがメモリ素子６９に書き込まれない）。

読み書き制御回路８０は、ＷＲＩＴＥのレベルをローレベルに切り替えることにより、スイッチ７０をオフさせる。これにより、書き込み許可期間が終了する。

次に、図７の構成での読み出し動作の一例を説明する。

読み出し動作が行われる場合、入力電圧ＶＤＤは、通常の動作電圧（例えば３．６Ｖ）である。読み書き制御回路８０は、ＲＥＡＤのレベルをハイレベルに切り替えることにより、スイッチ６８のゲート電位Ａを、ローレベルにする。つまり、メモリ素子６９からのパラメータデータの読み出し許可期間では、スイッチ６８はオン、スイッチ７１はオン、スイッチ７０はオフする。

読み出し許可期間においてパラメータデータがメモリ素子６９に書き込まれていない場合、センスラッチ回路６７は、ローレベルのメモリ出力電位Ｄをラッチする。読み出し許可期間においてパラメータデータがメモリ素子６９に書き込まれている場合、センスラッチ回路６７は、ハイレベルのメモリ出力電位Ｄをラッチする。

読み書き制御回路８０は、ＲＥＡＤのレベルをローレベルに切り替えることにより、ゲート電位Ａをハイレベルに切り替え、スイッチ６８をオフさせる。これにより、読み出し許可期間が終了する。

なお、読み書き制御回路８０は、ライトイネーブル信号ＷＲＥＮＡＢＬＥがアクティブレベル（本実施形態では、ハイレベル）の期間を、書き込み許可期間とする。

図７に示されるように、メモリ６０は、パラメータデータの書き込み後に書き込みを防止する書き込み防止回路６１を有してもよい。書き込み防止回路６１による書込み防止動作によって、メモリ６０に格納されるパラメータデータの書き換えを防止することができる。また、全メモリ素子６９のうち、一部のメモリ素子６９にパラメータデータが書き込まれ、残りのメモリ素子６９にパラメータデータが書き込まれていない場合、パラメータデータが書き込まれていない残りのメモリ素子６９に書き込まれることを防止することができる。

例えば図７に示されるように、書き込み防止回路６１は、書き込み回路６４及び読み出し回路６５と同じ回路構成を有し、保護ビット７７を有する。読み書き制御回路８０からのＷＲＩＴＥに基づいて、メモリ素子６９へのパラメータデータの書き込みの最後に、保護ビット７７にデータが書き込まれる。書き込み防止回路６１は、保護ビット７７にデータが書き込まれた後、メモリ素子６９へのパラメータデータの書き込みを不能にするライトロック信号を読み書き制御回路８０に対して出力する。読み書き制御回路８０は、ライトロック信号が入力されると、例えばＷＲＩＴＥのレベルをローレベルに固定する。これにより、パラメータデータのメモリ素子６９への書き込みが不能になる。読み書き制御回路８０は、ライトロック信号が入力されると、ＷＲＩＴＥのレベルをローレベルに固定するとともに、パラメータデータ信号ＤＡＴとクロック信号ＣＬの少なくとも一方を含む書き込み信号を無効化してもよい。

図１０は、読み書き制御回路８０の一例を示す構成図である。ライトロック信号（ＷＲＬＯＣＫ）は、書き込み防止回路６１のセンスラッチ回路６７の出力点Ｃ（図７参照）から出力される。ライトイネーブル信号ＷＲＥＮＡＢＬＥは、入力電圧ＶＤＤが通常の動作電圧のときにはローレベルとなり、入力電圧ＶＤＤが書き込み電圧であり且つ保護回路１２０の状態が過充電検出状態であるときにはハイレベルとなる。

読み書き制御回路８０は、パラメータデータ信号ＤＡＴが入力されるコンパレータ８１と、クロック信号ＣＬが入力されるコンパレータ８２とを有する。また、読み書き制御回路８０は、パラメータデータ信号ＤＡＴとクロック信号ＣＬとライトロック信号ＷＲＬＯＣＫとライトイネーブル信号ＷＲＥＮＡＢＬＥとに基づいて、パラメータデータ内部信号ＤＡＴＡとクロック内部信号ＣＬＫとライト信号ＷＲＩＴＥとを生成する読み書き論理回路を有する。この読み書き論理回路は、例えば、インバータ８３，８４，８７，８８と、ＮＡＮＤゲート８５，８６，８９と、フリップフロップ９０とを有する。

入力電圧ＶＤＤが書き込み電圧に等しく且つデータが保護ビット７７に書き込まれていない場合、ＷＲＬＯＣＫのレベルは出力点Ｃのローレベルによってローレベルになり、ＷＲＥＮＡＢＬＥのレベルはハイレベルになる。この場合、インバータ８４及びＮＡＮＤゲート８９によってフリップフロップ９０のリセット端子Ｒにはローレベルの信号が入力されるので、フリップフロップ９０は動作する。パラメータデータ信号ＤＡＴとクロック信号ＣＬとの組み合わせに基づいてハイレベルのＷＲＩＴＥが上述の通り出力される。これにより、メモリ素子６９への書き込みが可能となる。

一方、入力電圧ＶＤＤが書き込み電圧に等しく且つデータが保護ビット７７に書き込まれている場合、ＷＲＬＯＣＫのレベルは出力点Ｃのハイレベルによってハイレベルになり、ＷＲＥＮＡＢＬＥのレベルはハイレベルになる。この場合、インバータ８４及びＮＡＮＤゲート８９によってフリップフロップ９０のリセット端子Ｒにはハイレベルの信号が入力されるので、フリップフロップ９０は動作しない。つまり、フリップフロップ９０のＱ端子から出力されるＷＲＩＴＥはローレベルに固定される。また、ＮＡＮＤゲート８５，８６にローレベルの信号が入力されるため、インバータ８７から出力されるパラメータデータ内部信号ＤＡＴＡもインバータ８８から出力されるクロック内部信号ＣＬＫもローレベルで固定される。よって、フリップフロップ９０のＱ端子から出力されるＷＲＩＴＥはローレベルに固定される。これにより、メモリ素子６９への書き込みが禁止される。

図１１は、電池パック１００の一例を示す構成図である。電池パック１００は、負荷接続端子５，６に接続される不図示の外部負荷に電力を供給可能な二次電池２００と、二次電池２００を保護する保護装置１１０とを内蔵して備える。電池パック１００は、外部負荷に内蔵されてもよいし、外付けされてもよい。外部負荷の具体例として、携帯可能な携帯端末装置などが挙げられる。携帯端末装置の具体例として、携帯電話、スマートフォン、タブレット型コンピュータ、ゲーム機、テレビ、音楽や映像のプレーヤー、カメラなどの電子機器が挙げられる。

二次電池２００は、負荷接続端子５，６に接続される不図示の充電器によって充電可能である。二次電池２００の具体例として、リチウムイオン電池やリチウムポリマ電池などが挙げられる。

保護装置１１０は、負荷接続端子５と、負荷接続端子６と、セル接続端子３，４とを備え、セル接続端子３，４に接続された二次電池２００を過電流等から保護する二次電池保護装置の一例である。セル接続端子３は、負荷接続端子５に電源経路８を介して繋がる。セル接続端子４は、負荷接続端子６に電源経路７を介して繋がる。セル接続端子３は、二次電池２００の正極に接続される。セル接続端子４は、二次電池２００の負極に接続される。

保護装置１１０は、トランジスタ１１，１２を備える。トランジスタ１１は、二次電池２００の充電経路を遮断可能な充電経路遮断部の一例であり、トランジスタ１２は、二次電池２００の放電経路を遮断可能な放電経路遮断部の一例である。図示の場合、トランジスタ１１は、二次電池２００の充電電流が流れる電源経路７を遮断でき、トランジスタ１２は、二次電池２００の放電電流が流れる電源経路７を遮断できる。トランジスタ１１，１２は、電源経路７の導通／遮断を切り替え可能なスイッチング素子であり、電源経路７に直列に挿入される。

トランジスタ１１，１２は、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。トランジスタ１１は、トランジスタ１１の寄生ダイオードの順方向が二次電池２００の放電方向に一致するように電源経路７に挿入される。トランジスタ１２は、トランジスタ１２の寄生ダイオードの順方向が二次電池２００の充電方向に一致するように電源経路７に挿入される。トランジスタ１１，１２のドレイン−ソース間にダイオードが追加されてもよい。

保護装置１１０は、キャパシタ１０，１３を備えてもよい。キャパシタ１０は、トランジスタ１１とトランジスタ１２との直列回路に並列に接続される。キャパシタ１３は、負荷接続端子５に接続される一端と、負荷接続端子６に接続される他端とを有する。キャパシタ１０又はキャパシタ１３を備えることで、電圧変動や外来ノイズに対する耐量を向上させることができる。

保護装置１１０は、保護回路１２０を備える。保護回路１２０は、ＣＰＵ（Central Processing Unit：中央演算処理装置）を備えずに、二次電池２００を保護する二次電池保護回路の一例であり、例えば、二次電池２００から給電されて二次電池２００を保護する集積回路である。ＣＰＵが無いため、当然、保護回路１２０は、保護回路１２０自身のＣＰＵの処理結果に基づいて二次電池２００を保護する機能を有してない。また、ＣＰＵが無いため、保護回路１２０は、二次電池２００の残量検知機能を有してない。

保護回路１２０は、例えば、電源端子９１と、グランド端子９２と、充電制御端子９３と、放電制御端子９４と、電流検出端子９５とを備える。

電源端子９１は、抵抗１を介して、セル接続端子３又は電源経路８に接続される正極側電源端子であり、ＶＤＤ端子と呼ばれることがある。電源端子９１は、例えば、電源経路８に一端が接続される抵抗１の他端と、電源経路７に一端が接続されるキャパシタ２の他端との接続点に接続される。キャパシタ２の一端は、セル接続端子４とトランジスタ１２との間の電源経路７に接続される。

グランド端子９２は、セル接続端子４とトランジスタ１２との間の電源経路７に接続される負側電源端子であり、ＶＳＳ端子と呼ばれることがある。

充電制御端子９３は、二次電池２００の充電を禁止する信号を出力する端子であり、ＣＯＵＴ端子と呼ばれることがある。充電制御端子９３は、トランジスタ１１の制御電極（例えばＭＯＳＦＥＴの場合、ゲート）に接続される。

放電制御端子９４は、二次電池２００の放電を禁止する信号を出力する端子であり、ＤＯＵＴ端子と呼ばれることがある。放電制御端子９４は、トランジスタ１２の制御電極（例えば、ＭＯＳＦＥＴの場合、ゲート）に接続される。

電流検出端子９５は、二次電池２００に流れる電流に応じた検出電圧が入力される端子であり、Ｖ−端子と呼ばれることがある。電流検出端子９５は、負荷接続端子６とトランジスタ１１との間の電源経路７に抵抗９を介して接続される。

保護回路１２０は、メモリ６０にパラメータデータを書き込むため、データ端子９６と、クロック端子９７と、読み書き制御回路８０とを備える。

データ端子９６及びクロック端子９７は、パラメータデータの書き込みに使用される入力端子である。データ端子９６は、メモリ６０に書き込まれるパラメータデータを搬送するパラメータデータ信号ＤＡＴを入力可能な端子であり、クロック端子９７は、クロック信号ＣＬを入力可能な端子である。

読み書き制御回路８０は、パラメータデータ信号ＤＡＴとクロック信号ＣＬとに基づいて、メモリ６０に記憶させるパラメータデータの書き込みを制御する。また、読み書き制御回路８０は、メモリ６０に書き込まれたパラメータデータの読み出しを制御する。

保護回路１２０は、データ端子９６と、クロック端子９７と、読み書き制御回路８０とを備えることにより、例えば、保護回路１２０のモールドパッケージ後の出荷前検査で、パラメータデータをメモリ６０に書き込むことができる。そして、パッケージングしてからパラメータデータをメモリ６０に書き込むことができるので、パッケージングによって生ずる仕様の変動を抑制することができる。

また、保護装置１１０は、メモリ６０にパラメータデータを書き込むため、データ入力端子１４と、クロック入力端子１５とを備えてもよい。データ入力端子１４及びクロック入力端子１５は、パラメータデータの書き込みに使用される入力端子である。データ入力端子１４は、パラメータデータ信号ＤＡＴを入力可能な端子であり、データ端子９６に保護回路１２０の外側から接続される。クロック入力端子１５は、クロック信号ＣＬを入力可能な端子であり、クロック端子９７に保護回路１２０の外側から接続される。

保護装置１１０は、データ入力端子１４とクロック入力端子１５とを備えるので、例えば、保護回路１２０とトランジスタ１１，１２とが基板に実装された後の保護装置１１０の出荷前検査で、パラメータデータをメモリ６０に書き込むことができる。そして、基板実装してからパラメータデータをメモリ６０に書き込むことができるので、基板実装によって生ずる仕様の変動を抑制することができる。

保護動作回路９８は、二次電池２００の電流又は電圧の異常を検出する異常検出回路２１と、異常検出回路２１による異常検出結果に基づいてトランジスタ１１，１２のオンオフを制御する論理回路４４とを備える。異常検出回路２１は、例えば、過充電検出回路２２と、過放電検出回路２７と、放電過電流検出回路３２と、充電過電流検出回路３５と、短絡検出回路３８とを備える。

保護動作回路９８は、例えば、二次電池２００を過充電から保護する動作（過充電保護動作）を行う。例えば、過充電検出回路２２は、電源端子９１とグランド端子９２との間の電圧を抵抗２３，２４により検出することによって、二次電池２００の電池電圧（セル電圧）を監視する。過充電検出回路２２は、メモリ６０から読み出される閾値電圧データに応じて設定される過充電検出電圧Ｖｄｅｔ１以上のセル電圧を検知することにより、二次電池２００の過充電が検出されたとして、過充電検出信号を出力する。過充電検出電圧Ｖｄｅｔ１以上のセル電圧の検知及び過充電検出信号の出力は、基準電圧２６及び比較器２５によって行われる。

過充電検出信号を検知した論理回路４４は、メモリ６０から読み出される遅延時間データに応じて設定される過充電検出遅延時間ｔＶｄｅｔ１の経過を待って、トランジスタ１１をオフさせるローレベルの制御信号を充電制御端子９３から出力する過充電保護動作を実行する。トランジスタ１１がオフされることにより、トランジスタ１２のオンオフ状態にかかわらず、二次電池２００が過充電されることを防止することができる。論理回路４４は、トランジスタ４６をオフし且つトランジスタ４７をオンすることによって、トランジスタ１１をオフさせる。

一方、過充電検出回路２２は、メモリ６０から読み出される閾値電圧データに応じて設定される過充電復帰電圧Ｖｒｅｌ１以下のセル電圧を検知することにより、二次電池２００が過充電状態から通常状態に復帰したとして、過充電復帰信号を出力する（「過充電検出信号の出力を停止する」としてもよい）。過充電復帰電圧Ｖｒｅｌ１は、過充電検出電圧Ｖｄｅｔ１よりも低い。

過充電復帰信号を検知した論理回路４４は（あるいは、過充電検出信号の出力の停止を検知した論理回路４４は）、トランジスタ１１をオンさせるハイレベルの制御信号を充電制御端子９３から出力する。トランジスタ１１のオンにより、過充電保護動作が終了する。論理回路４４は、トランジスタ４６をオンし且つトランジスタ４７をオフすることによって、トランジスタ１１をオンさせる。

書き込み電圧検出回路２２０は、例えば、抵抗２３，２４によって監視される入力電圧ＶＤＤが書き込み電圧の判定用の判定電圧ＶＲｔｈよりも高いか否かを検出する比較器２０１とを有する。比較器２０１は、入力電圧ＶＤＤが判定電圧ＶＲｔｈよりも高いと検出される場合、ハイレベルの検出信号ＶＲを出力し、入力電圧ＶＤＤが判定電圧ＶＲｔｈ以下と検出される場合、ローレベルの検出信号ＶＲを出力する。

書き込み電圧検出回路２２０が過充電検出電圧Ｖｄｅｔ１よりも高い入力電圧ＶＤＤを書き込み電圧と特定できれば、書き込み電圧検出回路２２０の比較器２０１が抵抗２３，２４により検出する入力電圧ＶＤＤの検出値と、過充電検出回路２２の比較器２５が抵抗２３，２４により検出する入力電圧ＶＤＤの検出値とは、同じでも異なってもよい。書き込み電圧検出回路２２０が過充電検出電圧Ｖｄｅｔ１よりも高い入力電圧ＶＤＤを書き込み電圧と特定できるように、抵抗２３，２４の抵抗値、判定電圧ＶＲｔｈの電圧値、基準電圧２６の電圧値の少なくともいずれかが調整される。

書き込み許可回路２１０は、例えば、検出信号ＶＲと過充電保護信号ＶＯＣが入力されるＡＮＤ（論理積）ゲート２１１を有する。書き込み許可回路２１０は、検出信号ＶＲと過充電保護信号ＶＯＣのいずれのレベルもハイレベルであることが検出される場合、ライトイネーブル信号ＷＲＥＮＡＢＬＥのレベルをローレベルからハイレベルに切り替える。これにより、読み書き制御回路８０は、メモリ６０への書き込みが可能となる。

保護動作回路９８は、例えば、二次電池２００を過放電から保護する動作（過放電保護動作）を行う。例えば、過放電検出回路２７は、電源端子９１とグランド端子９２との間の電圧を抵抗２８，２９により検出することによって、二次電池２００の電池電圧（セル電圧）を監視する。過放電検出回路２７は、メモリ６０から読み出される閾値電圧データに応じて設定される過放電検出電圧Ｖｄｅｔ２以下のセル電圧を検知することにより、二次電池２００の過放電が検出されたとして、過放電検出信号を出力する。過放電検出電圧Ｖｄｅｔ２以下のセル電圧の検知及び過放電検出信号の出力は、基準電圧３１及び比較器３０によって行われる。

過放電検出信号を検知した論理回路４４は、メモリ６０から読み出される遅延時間データに応じて設定される過放電検出遅延時間ｔＶｄｅｔ２の経過を待って、トランジスタ１２をオフさせるローレベルの制御信号を放電制御端子９４から出力する過放電保護動作を実行する。トランジスタ１２がオフされることにより、トランジスタ１１のオンオフ状態にかかわらず、二次電池２００が過放電されることを防止することができる。論理回路４４は、トランジスタ４８をオフし且つトランジスタ４９をオンすることによって、トランジスタ１２をオフさせる。

一方、過放電検出回路２７は、メモリ６０から読み出される閾値電圧データに応じて設定される過放電復帰電圧Ｖｒｅｌ２以上のセル電圧を検知することにより、二次電池２００が過放電状態から通常状態に復帰したとして、過放電復帰信号を出力する（「過放電検出信号の出力を停止する」としてもよい）。過放電復帰電圧Ｖｒｅｌ２は、過放電検出電圧Ｖｄｅｔ２よりも高い。

過放電復帰信号を検知した論理回路４４は（あるいは、過放電検出信号の出力の停止を検知した論理回路４４は）、トランジスタ１２をオンさせるハイレベルの制御信号を放電制御端子９４から出力する。トランジスタ１２のオンにより、過放電保護動作が終了する。論理回路４４は、トランジスタ４８をオンし且つトランジスタ４９をオフすることによって、トランジスタ１２をオンさせる。

保護動作回路９８は、例えば、二次電池２００を放電過電流から保護する動作（放電過電流保護動作）を行う。例えば、放電過電流検出回路３２は、電流検出端子９５とグランド端子９２との間の電圧を検出することによって、負荷接続端子６とセル接続端子４との間の電圧Ｐ−を監視する。放電過電流検出回路３２は、メモリ６０から読み出される閾値電圧データに応じて設定される放電過電流検出電圧Ｖｄｅｔ３以上の電圧Ｐ−を検知することにより、負荷接続端子６に流れる異常電流として放電過電流が検出されたとして、放電過電流検出信号を出力する。放電過電流検出電圧Ｖｄｅｔ３以上の電圧Ｐ−の検知及び放電過電流検出信号の出力は、基準電圧３４及び比較器３３によって行われる。

放電過電流検出信号を検知した論理回路４４は、メモリ６０から読み出される遅延時間データに応じて設定される放電過電流検出遅延時間ｔＶｄｅｔ３の経過を待って、トランジスタ１２をオフさせるローレベルの制御信号を放電制御端子９４から出力する放電過電流保護動作を実行する。トランジスタ１２がオフされることにより、トランジスタ１１のオンオフ状態にかかわらず、二次電池２００を放電する方向に過電流が流れることを防止することができる。

ここで、トランジスタ１２が少なくともオンしている状態で、二次電池２００を放電する放電電流が流れることにより電圧Ｐ−が上昇するのは、トランジスタ１２のオン抵抗による電圧上昇が生ずるからである。

保護動作回路９８は、例えば、二次電池２００を充電過電流から保護する動作（充電過電流保護動作）を行う。例えば、充電過電流検出回路３５は、電流検出端子９５とグランド端子９２との間の電圧を検出することによって、負荷接続端子６とセル接続端子４との間の電圧Ｐ−を監視する。充電過電流検出回路３５は、メモリ６０から読み出される閾値電圧データに応じて設定される充電過電流検出電圧Ｖｄｅｔ４以下の電圧Ｐ−を検知することにより、負荷接続端子６に流れる異常電流として充電過電流が検出されたとして、充電過電流検出信号を出力する。充電過電流検出電圧Ｖｄｅｔ４以下の電圧Ｐ−の検知及び充電過電流検出信号の出力は、基準電圧３７及び比較器３６によって行われる。

充電過電流検出信号を検知した論理回路４４は、メモリ６０から読み出される遅延時間データに応じて設定される充電過電流検出遅延時間ｔＶｄｅｔ４の経過を待って、トランジスタ１１をオフさせるローレベルの制御信号を充電制御端子９３から出力する充電過電流保護動作を実行する。トランジスタ１１がオフされることにより、トランジスタ１２のオンオフ状態にかかわらず、二次電池２００を充電する方向に過電流が流れることを防止することができる。

ここで、トランジスタ１１が少なくともオンしている状態で、二次電池２００を充電する充電電流が流れることにより電圧Ｐ−が低下するのは、トランジスタ１１のオン抵抗による電圧低下が生ずるからである。

保護動作回路９８は、例えば、二次電池２００を短絡電流から保護する動作（短絡保護動作）を行う。例えば、短絡検出回路３８は、電流検出端子９５とグランド端子９２との間の電圧を検出することによって、負荷接続端子６とセル接続端子４との間の電圧Ｐ−を監視する。短絡検出回路３８は、メモリ６０から読み出される閾値電圧データに応じて設定される短絡検出電圧Ｖｓｈｏｒｔ以上の電圧Ｐ−を検知することにより、負荷接続端子５と負荷接続端子６との間の短絡が検出されたとして、短絡検出信号を出力する。短絡検出電圧Ｖｓｈｏｒｔ以上の電圧Ｐ−の検知及び短絡検出信号の出力は、基準電圧４０及び比較器３９によって行われる。

短絡検出信号は、遅延回路４１に入力されてから短絡検出遅延時間ｔｓｈｏｒｔの経過後に遅延回路４１から出力される。短絡検出遅延時間ｔｓｈｏｒｔは、メモリ６０から読み出される遅延時間データに応じて設定される時間である。

遅延回路４１を介して短絡検出信号を検知した論理回路４４は、トランジスタ１２をオフさせるローレベルの制御信号を放電制御端子９４から出力する短絡保護動作を実行する。トランジスタ１２がオフされることにより、トランジスタ１１のオンオフ状態にかかわらず、二次電池２００を放電する方向に短絡電流が流れることを防止することができる。

保護動作回路９８は、保護回路１２０の動作モードを、通常動作モードから過放電保護モードを経由してスタンバイモードに切り替え、スタンバイモードから過放電保護モードを経由して通常動作モードに切り替える機能を備えてもよい。

論理回路４４は、通常動作モードにおいて、トランジスタ１１をオンさせるハイレベルの制御信号を充電制御端子９３から出力し、且つ、トランジスタ１２をオンさせるハイレベルの制御信号を放電制御端子９４から出力する。また、論理回路４４は、通常動作モードにおいて、トランジスタ５０とトランジスタ５３の両方をオフさせる。

過放電保護モードは、上述の過放電保護動作が行われるモードである。論理回路４４は、過放電保護モードにおいて、トランジスタ１２をオフさせる制御信号を放電制御端子９４から出力するとともに、トランジスタ５０をオンさせ且つトランジスタ５３をオフさせる。トランジスタ５０のオンにより、電流検出端子９５は抵抗５１を介して電源端子９１の電源電圧にプルアップされる。電流検出端子９５が電源端子９１の電源電圧にプルアップされることにより、負荷接続端子５と負荷接続端子６との間の電圧がほぼ零ボルトになる。よって、負荷接続端子５，６に接続される不図示の負荷の動作を停止させることができ、二次電池２００から当該負荷に流れる放電電流を抑制することができる。

また、論理回路４４は、過放電保護モードにおいて電流検出端子９５とグランド端子９２との間の電圧を検出することにより、負荷接続端子６とセル接続端子４との間の電圧Ｐ−の検知することによって、負荷接続端子５，６への充電器の接続有無を判定できる。

論理回路４４は、過放電保護モードにおいてスタンバイ閾値電圧Ｖｓｔｂよりも高い電圧Ｐ−が検知された場合、充電器は接続されていないと判定し、保護回路１２０の動作モードを過放電保護モードからスタンバイモードに切り替える。一方、論理回路４４は、過放電保護モードにおいてスタンバイ閾値電圧Ｖｓｔｂよりも低い電圧Ｐ−が検出された場合、充電器は接続されていると判定し、保護回路１２０の動作モードを過電流保護モードからスタンバイモードに切り替えない。スタンバイ閾値電圧Ｖｓｔｂは、例えば、（ＶＤＤ−０．９）又は１／２×ＶＤＤに設定される。ＶＤＤは、電源端子９１の入力電圧を表す。

保護回路１２０の動作モードが過放電保護モードからスタンバイモードに遷移することにより、過放電状態の二次電池２００が保護回路１２０の消費電流により更に放電されることを防止することができる。

例えば、充電器が接続されていない状態で過放電が検出されると、過放電検出とほぼ同時に電流検出端子９５が電源端子９１の電源電圧にプルアップされ、保護回路１２０の動作モードはスタンバイモードに切り替わる。充電器がスタンバイモードで接続されると、保護回路１２０の動作モードは過放電保護モードに切り替わり、二次電池２００が充電器により充電される。そして、過放電復帰電圧Ｖｒｅｌ２以上のセル電圧が過放電検出回路２７により検知された場合、論理回路４４は、トランジスタ１２をオンさせる制御信号を放電制御端子９４から出力し、且つ、トランジスタ５０をオンからオフに切り替える。つまり、保護回路１２０の動作モードは通常動作モードに切り替わる。

また、放電過電流検出信号又は短絡検出信号を検知した論理回路４４は、トランジスタ１２をオフさせるローレベルの制御信号を放電制御端子９４から出力するとともに、トランジスタ５０をオフさせ且つトランジスタ５３をオンさせてもよい。トランジスタ５３のオンにより、電流検出端子９５は抵抗５２を介してグランド端子９２のグランド電圧にプルダウンされる。しかし、放電過電流又は短絡電流が発生するほどの負荷が負荷接続端子５，６に接続されているので、電圧Ｐ−は負荷接続端子５の電圧に引き上げられる。

そして、放電過電流又は短絡電流が発生するほどの負荷が負荷接続端子５，６から取り外される等によって放電過電流又は短絡電流の流れが解消すると、電圧Ｐ−はトランジスタ５３のオンによりグランド端子９２のグランド電圧に引き下げられる。これにより、論理回路４４は、放電過電流保護動作又は短絡保護動作の実行を解除する。つまり、トランジスタ５３が設けられることにより、放電過電流保護動作又は短絡保護動作からの自動復帰が可能となる。

上述の過充電検出電圧Ｖｄｅｔ１又は過充電復帰電圧Ｖｒｅｌ１は、過充電保護動作の要否判定に使用される閾値電圧の一例である。過充電検出電圧Ｖｄｅｔ１又は過充電復帰電圧Ｖｒｅｌ１の設定用の閾値電圧データは、メモリ６０に予め書き込まれるパラメータデータの一例であり、読み書き制御回路８０によってメモリ６０から過充電検出回路２２に読み出される。過放電検出電圧Ｖｄｅｔ２、過放電復帰電圧Ｖｒｅｌ２、放電過電流検出電圧Ｖｄｅｔ３、充電過電流検出電圧Ｖｄｅｔ４、短絡検出電圧Ｖｓｈｏｒｔ、スタンバイ閾値電圧Ｖｓｔｂの設定用の閾値電圧データについても同様である。

したがって、過充電検出電圧Ｖｄｅｔ１の設定用にメモリ６０に書き込まれる閾値電圧データの内容を変えることによって、過充電検出電圧Ｖｄｅｔ１を当該内容に応じた保護電圧値に変更することができる。例えば、過充電検出回路２２又は読み書き制御回路８０は、メモリ６０から読み出される過充電検出電圧Ｖｄｅｔ１の閾値電圧データに基づいて、抵抗２３の抵抗値、抵抗２４の抵抗値、基準電圧２６の電圧値の少なくとも一つを変更することにより、過充電検出電圧Ｖｄｅｔ１を過充電検出電圧Ｖｄｅｔ１の閾値電圧データによって決まる値に設定する閾値電圧設定回路を有する。過充電復帰電圧Ｖｒｅｌ１、過放電検出電圧Ｖｄｅｔ２、過放電復帰電圧Ｖｒｅｌ２、放電過電流検出電圧Ｖｄｅｔ３、充電過電流検出電圧Ｖｄｅｔ４、短絡検出電圧Ｖｓｈｏｒｔ、スタンバイ閾値電圧Ｖｓｔｂについても同様である。

上述の過充電検出遅延時間ｔＶｄｅｔ１は、メモリ６０から読み出される遅延時間データに基づいて、発振器４３とカウンタ４２によって生成される。過充電検出遅延時間ｔＶｄｅｔ１は、過充電検出電圧Ｖｄｅｔ１以上のセル電圧が過充電検出回路２２によって検出されてから過充電保護動作が実行されるまでの時間である。過充電検出遅延時間ｔＶｄｅｔ１の設定用の遅延時間データは、メモリ６０に書き込まれるパラメータデータの一例であり、読み書き制御回路８０によってメモリ６０から論理回路４４又はカウンタ４２に読み出される。過放電検出遅延時間ｔＶｄｅｔ２、放電過電流検出遅延時間ｔＶｄｅｔ３、充電過電流検出遅延時間ｔＶｄｅｔ４、短絡検出遅延時間ｔｓｈｏｒｔの設定用の遅延時間データについても同様である。

なお、短絡検出遅延時間ｔｓｈｏｒｔの設定用の遅延時間データは、読み書き制御回路８０によってメモリ６０から遅延回路４１に読み出されてもよい。

したがって、過充電検出遅延時間ｔＶｄｅｔ１の設定用にメモリ６０に書き込まれる遅延時間データの内容を変えることによって、過充電検出遅延時間ｔＶｄｅｔ１を当該内容に応じた時間に変更することができる。例えば、論理回路４４又はカウンタ４２は、メモリ６０から読み出される過充電検出遅延時間ｔＶｄｅｔ１の遅延時間データに基づいて、カウンタ４２により生成される遅延時間を変更することにより、過充電検出遅延時間ｔＶｄｅｔ１を過充電検出遅延時間ｔＶｄｅｔ１の遅延時間データによって決まる値に設定する遅延時間設定回路を有する。過放電検出遅延時間ｔＶｄｅｔ２、放電過電流検出遅延時間ｔＶｄｅｔ３、充電過電流検出遅延時間ｔＶｄｅｔ４、短絡検出遅延時間ｔｓｈｏｒｔについても同様である。

カウンタ４２は、例えば、複数のフリップフロップが直列に接続された回路を有し、メモリ６０から読み出した遅延時間データに基づいて各フリップフロップの出力点が選択されることによって、複数の異なる遅延時間を生成することができる。カウンタ４２は、発振器４３からのクロックに従って動作する。

なお、遅延回路４１は、メモリ６０から読み出される短絡検出遅延時間ｔｓｈｏｒｔの遅延時間データに基づいて、遅延回路４１内の一次遅れ回路の時定数を変更することにより、短絡検出遅延時間ｔｓｈｏｒｔを短絡検出遅延時間ｔｓｈｏｒｔの遅延時間データによって決まる値に設定する遅延時間設定回路を有してもよい。

保護動作回路９８は、メモリ６０から読み出されるオプション選択データに基づいて、二次電池２００の保護動作を行ってもよい。二次電池２００の保護動作のオプション機能を定めるオプション選択データは、メモリ６０に書き込まれるパラメータデータの一例である。オプション選択データは、読み書き制御回路８０によってメモリ６０から論理回路４４に読み出される。

したがって、論理回路４４は、所定のオプション機能を選択するか否かを、メモリ６０から読み出されるオプション選択データの内容に基づいて、決定することができる。例えば、論理回路４４は、充電許否選択回路４５を有効にするか無効にするかを、メモリ６０から読み出されるオプション選択データの内容に基づいて、決定することができる。

充電許否選択回路４５は、セル電圧が所定値よりも低い二次電池２００に対しての充電の許否を選択するオプション回路の一例である。充電許否選択回路４５は、トランジスタ１１をオフすることによって、二次電池２００に対する充電を禁止し、トランジスタ１１をオンすることによって、二次電池２００に対する充電を許可する。

なお、保護動作回路９８の論理回路４４は、メモリ６０から読み出されるオプション選択データに基づいて、充電許否選択回路４５の充電許否選択機能以外の他のオプション機能を選択するか否かを決定してもよい。例えば、論理回路４４は、メモリ６０から読み出されるオプション選択データに基づいて、パルス充電対応機能を有効にするか無効にするかを決定してもよい。

図１２は、電池パック１０１の一例を示す構成図である。電池パック１０１は、二次電池２００と、二次電池２００を保護する保護装置１１１とを備える。保護装置１１１は、トランジスタ１１，１２と、保護回路１２１とを備える。図１１の構成及び効果と同様の図１２の構成及び効果については、図１１の構成及び効果についての上述説明を援用する。

メモリ６０へのパラメータデータの書き込み用端子は、充電制御端子９３と放電制御端子９４と電流検出端子９５とを含む複数の保護用端子うち、少なくとも一つの端子と兼用されてもよい。書き込み用端子が二次電池２００の保護用端子と兼用されることにより、保護回路の面積を縮小することができる。

図１２の場合、電流検出端子９５は、二次電池２００に流れる電流に応じた検出電圧を入力できるだけでなく、パラメータデータ信号ＤＡＴも入力でき、放電制御端子９４は、二次電池２００の放電を禁止する信号を出力できるだけでなく、クロック信号ＣＬも入力できる。

電流検出端子９５は、電流検出端子９５に入力される電圧を検出する検出部を有するので、当該検出部の一部をパラメータデータ信号ＤＡＴの検出に流用することができ、保護回路の面積を効率的に縮小することができる。放電制御端子９４は、充電制御端子９３よりも低耐圧な端子であるため、放電禁止信号の出力とクロック信号ＣＬの入力とが兼用されても、回路規模の増大を抑えることができる。

なお、メモリ６０へのパラメータデータの書き込みに兼用される保護用端子は、図示の組み合わせ形態に限られず、他の組み合わせ形態でもよい。例えば、パラメータデータ信号ＤＡＴが充電制御端子９３に入力され、クロック信号ＣＬが電流検出端子９５に入力されてもよい。

以上、二次電池保護回路、二次電池保護装置及び電池パック、並びにデータ書き換え方法を実施形態により説明したが、本発明は上記実施形態に限定されるものではない。他の実施形態の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。

例えば、二次電池保護回路又は電池保護装置は、電池パック以外の他の使用形態で使用されてもよい。例えば、二次電池保護回路又は電池保護装置は、電池パックに内蔵されずに、対象製品に取り付けられてもよい。

また、パラメータデータをメモリに書き込むための書き込み方式は、上述のような二線式に限られず、二線式以外（例えば、一線式又は三線式）でもよい。したがって、パラメータデータの書き込みに兼用される保護用端子の個数は、二つに限られず、一つでも三つでもよい。

１４ データ入力端子
１５ クロック入力端子
２１ 異常検出回路
２２ 過充電検出回路
２７ 過放電検出回路
３２ 放電過電流検出回路
３５ 充電過電流検出回路
３８ 短絡検出回路
４４ 論理回路
６０ メモリ
６１ 書き込み防止回路
６２ メモリセル回路
６３ 周辺回路
６４ 書き込み回路
６５ 読み出し回路
６６ シフトレジスタ
６９ メモリ素子
７４ フリップフロップ
７７ 保護ビット
８０ 読み書き制御回路
９８ 保護動作回路
９９，９９Ａ，９９Ｂ レギュレータ
１００，１０１ 電池パック
１１０，１１１ 二次電池保護装置
１２０，１２１ 二次電池保護回路
１９１，１９５ 出力トランジスタ
２１０ 書き込み許可回路
２２０ 書き込み電圧検出回路

Claims (10)

1. 二次電池を保護する二次電池保護回路であって、
   前記二次電池保護回路の電源端子と、
   前記二次電池の状態を監視して、前記二次電池の状態に基づいて前記二次電池と負荷の間の電流経路をオンオフ制御する信号を生成する保護動作回路と、
   前記電源端子に入力される書き込み電圧によって、前記二次電池保護回路の動作を制御するデータを書き込み可能な不揮発性のメモリと、
   前記電源端子に入力される入力電圧に基づいて、前記書き込み電圧が供給される高耐圧回路よりも耐圧が低い低耐圧回路に供給する供給電圧を生成する電圧生成回路と、
   前記電源端子に入力される入力電圧が前記書き込み電圧の判定が可能な判定電圧よりも高いとき、前記電源端子を介して前記二次電池の状態を検出する前記保護動作回路の保護状態に基づいて、前記メモリへの書き込みを可能にする制御回路とを備える、二次電池保護回路。
2. 前記二次電池の過充電の検出用の閾値電圧は、前記書き込み電圧よりも低く設定され、
   前記二次電池の過充電保護状態は、前記保護動作回路が前記二次電池の過充電を前記閾値電圧に基づき検出し、所定の遅延時間経過後に保護状態信号を出力し、前記二次電池と前記負荷の間の電流経路をオフして前記二次電池の過充電保護を行っている状態である、請求項１に記載の二次電池保護回路。
3. 前記制御回路は、前記入力電圧が前記書き込み電圧の判定が可能な判定電圧よりも高く、且つ、前記保護動作回路が前記過充電保護状態である場合、前記メモリへの書き込みを可能にする、請求項２に記載の二次電池保護回路。
4. 前記メモリへの書き込みが可能である場合、前記二次電池を過充電から保護するように動作する、請求項１から３のいずれか一項に記載の二次電池保護回路。
5. 前記電圧生成回路は、前記供給電圧を前記書き込み電圧よりも低い電圧でクランプする、請求項１から４のいずれか一項に記載の二次電池保護回路。
6. 前記電圧生成回路は、前記供給電圧を出力する出力トランジスタを有するレギュレータである、請求項５に記載の二次電池保護回路。
7. 前記出力トランジスタは、デプレッション型のＮチャネルＭＯＳトランジスタである、請求項６に記載の二次電池保護回路。
8. 請求項１から７のいずれか一項に記載の二次電池保護回路と、
   前記二次電池の充電経路を遮断可能な充電経路遮断部と、
   前記二次電池の放電経路を遮断可能な放電経路遮断部とを備える、二次電池保護装置。
9. 請求項８に記載の二次電池保護装置と、前記二次電池とを備える、電池パック。
10. 二次電池を保護する二次電池保護回路に備えられる不揮発性のメモリにデータを書き込むデータ書き込み方法であって、
    前記二次電池保護回路は、前記二次電池の状態を監視して、前記二次電池の状態に基づいて前記二次電池と負荷の間の電流経路をオンオフ制御する信号を生成する保護動作回路を有し、
    前記メモリは、前記二次電池保護回路の電源端子に入力される書き込み電圧によって、前記二次電池保護回路の動作を制御するデータを書き込み可能であり、
    前記電源端子に入力される入力電圧が前記書き込み電圧の判定が可能な判定電圧よりも高いとき、前記電源端子を介して前記二次電池の状態を検出する前記保護動作回路の保護状態に基づいて、前記メモリへの書き込みを可能にする、データ書き込み方法。

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