KR101705794B1

KR101705794B1 - 2차전지 보호 회로, 2차전지 보호 장치, 전지팩 및 데이터 기입 방법

Info

Publication number: KR101705794B1
Application number: KR1020150134541A
Authority: KR
Inventors: 료타 카게야마; 타카시 타케다; 코이치 무라노; 타카토시 이타가키
Original assignee: 미쓰미덴기가부시기가이샤
Priority date: 2014-12-26
Filing date: 2015-09-23
Publication date: 2017-02-10
Also published as: KR20160079628A; CN105743157A; JP5900598B1; US9762072B2; CN105743157B; JP2016127613A; US20160190835A1

Abstract

[과제] 전원 전압 입력과 메모리 기입 전압 입력을 하나의 단자로 공용할 수 있는 것.
[해결 수단] 2차전지를 보호하는 2차전지 보호 회로로서, 상기 2차전지 보호 회로의 전원 단자와, 상기 2차전지의 상태를 감시하고, 상기 2차전지의 상태에 기초하여 상기 2차전지와 부하 사이의 전류 경로를 온오프 제어하는 신호를 생성하는 보호 동작 회로와, 상기 전원 단자에 입력되는 기입 전압에 의해, 상기 2차전지 보호 회로의 사양을 정하는 파라미터 데이터를 기입 가능한 비휘발성의 메모리와, 상기 전원 단자에 입력되는 입력 전압에 기초하여 상기 기입 전압이 공급되는 고내압 회로보다도 내압이 낮은 저내압 회로에 공급하는 공급 전압을 생성하는 전압 생성 회로와, 상기 전원 단자에 입력되는 입력 전압과, 상기 전원 단자를 통하여 상기 2차전지의 상태를 검출하는 상기 보호 동작 회로의 보호 상태에 기초하여 상기 메모리에의 기입을 가능하게 하는 제어 회로를 구비하는, 2차전지 보호 회로.

Description

2차전지 보호 회로, 2차전지 보호 장치, 전지팩 및 데이터 기입 방법{SECONDARY BATTERY PROTECTION CIRCUIT, SECONDARY BATTERY PROTECTION APPARATUS, BATTERY PACK AND DATA WRITING METHOD}

본 발명은 2차전지 보호 회로, 2차전지 보호 장치 및 전지팩 및 데이터 기입 방법에 관한 것이다.

종래, 2차전지를 보호하는 2차전지 보호 회로가 알려져 있다(예를 들면, 특허문헌 1을 참조). 특허문헌 1의 도 2에 플래시 ROM 및 플래시 ROM의 기입 전압을 생성하기 위한 승압 회로를 포함하는 구성의 전지팩이 개시되어 있다. 특허문헌 1에 의하면, 플래시 ROM은 통상 동작의 전원 전압보다도 높은 기입 전압이 필요하게 되기 때문에, 전원 전압을 기입 전압까지 승압하는 승압 회로를 내부에 설치하고 있는데, 승압 회로에 따라 칩 면적이 커진다는 문제가 제기되어, 이것을 개선하는 방법이 기재되어 있다.

일본 특개 2012-173063호 공보

(발명의 개요)

(발명이 해결하고자 하는 과제)

2차전지 보호 회로의 사양은 2차전지의 종류 또는 2차전지 보호 회로가 탑재되는 제품의 종류에 따라, 커스터마이즈 될 필요가 있다. 그 때문에 복수의 상이한 사양에 대응할 수 있도록, 2차전지 보호 회로의 구성을 2차전지 또는 제품의 종류마다 개발하면, 개발의 리드타임이나 비용이 증대하기 쉽다.

그래서, 복수의 상이한 사양에 공통의 회로 구성으로 대응할 수 있도록, 사양을 결정하는 각종 파라미터 등의 데이터가 기입되는 메모리를 구비하고, 그 메모리로부터 읽어 내지는 파라미터 데이터에 기초하여 사양을 설정하는 구성을 생각할 수 있다. 이 구성에 의하면, 메모리에 기억되는 파라미터 데이터의 내용을 변경함으로써, 사양을 공통의 회로 구성으로 변경할 수 있다. 예를 들면, 사양의 하나인 과충전 검출 전압으로 설정되는 설정 전압값이 메모리에 기억되는 경우, 그 설정 전압값을 변경함으로써 과충전 검출 전압의 전압값을 공통의 회로 구성으로 변경할 수 있다.

각종 파라미터는 과충전 검출 임계값 전압, 과방전 검출 임계값 전압, 과전류 검출 임계값 전압, 단락 검출 임계값 전압 및 이것들을 검출하는 경우의 각 검출에 대응하는 지연 시간 등이다. 또한 설정된 각종 임계값 전압의 각 개체차(제조 불균일)를 흡수하기 위하여 트리밍한 경우, 그 트리밍 데이터 등도 동일한 메모리에 기입된다.

한편, 2차전지 보호 회로의 사양을 결정하는 파라미터 데이터를 불휘발성 메모리에 기입하기 위해서는, 2차전지 보호 회로 및 불휘발성 메모리의 통상의 동작 전압(통상의 전원 전압)보다도 높은 기입 전압을 불휘발성 메모리에 공급할 필요가 있다. 이 때문에, 전원 전압을 승압하여 기입 전압을 생성할지, 또는 전용 단자를 설치하여 외부로부터 기입 전압의 공급을 받을지의 어느 하나의 방법이 있다. 단, 전자의 방법에서는 승압 회로의 실장면 적분 칩 면적이 커지는 문제가 있고, 또한 2차전지 보호 회로의 전원 단자와는 별도로, 기입 전압을 입력하기 위한 전용의 기입 단자가 2차전지 보호 회로에 추가되면, 2차전지 보호 회로의 총 단자수가 증가해 버린다.

그래서, 회로 면적을 증가시키지 않고, 또한 추가의 단자도 설치하지 않고 메모리에의 기입을 가능하게 하는 기술의 제공을 목적으로 한다.

하나의 안으로는,

2차전지를 보호하는 2차전지 보호 회로로서,

상기 2차전지 보호 회로의 전원 단자와,

상기 2차전지의 상태를 감시하고, 상기 2차전지의 상태에 기초하여 상기 2차전지와 부하 사이의 전류 경로를 온오프 제어하는 신호를 생성하는 보호 동작 회로와,

상기 전원 단자에 입력되는 기입 전압에 의해, 상기 2차전지 보호 회로의 사양을 정하는 파라미터 데이터를 기입 가능한 비휘발성의 메모리와,

상기 전원 단자에 입력되는 입력 전압에 기초하여 상기 기입 전압이 공급되는 고내압 회로보다도 내압이 낮은 저내압 회로에 공급하는 공급 전압을 생성하는 전압 생성 회로와,

상기 전원 단자에 입력되는 입력 전압과, 상기 전원 단자를 통하여 상기 2차전지의 상태를 검출하는 상기 보호 동작 회로의 보호 상태에 기초하여 상기 메모리에의 기입을 가능하게 하는 제어 회로를 구비하는, 2차전지 보호 회로가 제공된다.

하나의 태양에 의하면, 전원 전압 입력과 메모리 기입 전압 입력을 하나의 단자로 공용할 수 있다.

도 1은 2차전지 보호 회로의 1 예를 도시하는 구성도이다.
도 2는 2차전지 보호 회로의 동작의 1 예를 도시하는 타이밍 차트이다.
도 3은 2차전지 보호 회로의 동작의 1 예를 나타내는 플로우차트이다.
도 4는 전압 생성 회로의 1 예를 도시하는 구성도이다.
도 5는 전압 생성 회로의 다른 1 예를 도시하는 구성도이다.
도 6은 전원 단자에 입력되는 입력 전압과, 전압 생성 회로에 의해 생성되는 전압과의 관계의 1 예를 도시하는 도면이다.
도 7은 비휘발성의 메모리의 1 예를 도시하는 구성도이다.
도 8은 스위치의 1 예를 도시하는 구성도이다.
도 9는 기입 동작의 1 예를 도시하는 타이밍 차트이다.
도 10은 읽기/쓰기 제어 회로의 1 예를 도시하는 구성도이다.
도 11은 전지팩의 1 예를 도시하는 구성도이다.
도 12는 전지팩의 다른 1 예를 도시하는 구성도이다.

(발명을 실시하기 위한 형태)

이하, 본 발명의 실시형태를 도면에 따라 설명한다.

도 1은 보호 회로(120)의 1 예를 도시하는 구성도이다. 보호 회로(120)는 2차전지를 보호하는 2차전지 보호 회로의 1 예이다.

보호 회로(120)는, 예를 들면, 메모리(60)와 보호 동작 회로(98)를 구비한다. 메모리(60)는, 보호 회로(120)의 전원 단자(91)에 입력되는 기입 전압에 의해, 보호 회로(120)의 사양을 정하는 파라미터 데이터를 기입 가능한 불휘발성 메모리의 1 예이다. 전원 단자(91)는 보호 회로(120)의 전원 전압이 입력되는 단자임과 아울러, 파라미터 데이터를 메모리(60)에 기입하는데 필요한 기입 전압이 입력되는 단자이기도 하다.

메모리(60)의 구체예로서 OTPROM(One Time Programmable ROM), EEPROM(Electrically Erasable Programmable ROM) 등을 들 수 있다. 보호 동작 회로(98)는 메모리(60)로부터 읽어 내지는 파라미터 데이터에 기초하여 2차전지의 보호 동작을 행하는 보호 동작 회로의 1 예이다. 보호 동작 회로(98)는, 예를 들면, 2차전지의 상태를 감시하고, 2차전지의 상태에 기초하여 2차전지와 부하 사이의 전류 경로(전원 경로)를 온오프 제어하는 신호를 생성함으로써, 2차전지의 보호 동작을 행한다.

파라미터 데이터의 구체예로서 과충전 검출 전압(Vdet1), 과충전 복귀 전압(Vrel1), 과방전 검출 전압(Vdet2), 과방전 복귀 전압(Vrel2), 방전 과전류 검출 전압(Vdet3), 충전 과전류 검출 전압(Vdet4), 단락 검출 전압(Vshort), 스탠바이 임계값 전압(Vstb) 등의 설정용의 임계값 전압 데이터를 들 수 있다. 또한 파라미터의 구체예로서 과충전 검출 지연 시간(tVdet1), 과충전 복귀 지연 시간(tVrel1), 과방전 검출 지연 시간(tVdet2), 과방전 복귀 지연 시간(tVrel2), 방전 과전류 검출 지연 시간(tVdet3), 방전 과전류 복귀 지연 시간(tVrel3), 방전 과전류 검출 지연 리셋 시간(tVd3rst), 충전 과전류 검출 지연 시간(tVdet4), 충전 과전류 복귀 지연 시간(tVrel4), 단락 검출 지연 시간(tshort) 등의 설정용의 지연 시간 데이터를 들 수 있다.

따라서, 메모리(60)에 기입되는 파라미터 데이터가 바뀌면, 2차전지의 보호 동작을 바꿀 수 있으므로, 복수의 다른 사양에 공통의 회로 구성으로 대응할 수 있다. 예를 들면, 2차전지(200)의 종류나 보호 회로(120)가 탑재되는 제품의 종류가 상이해도, 보호 동작 회로(98)의 공통화를 할 수 있다.

또한 보호 회로(120)는 파라미터 데이터를 기입 가능한 메모리(60)를 구비하므로, 예를 들면, 사양을 커스터마이즈 하기 위하여, IC칩의 메탈 배선 변경이나 퓨즈의 레이저 트리밍이 불필요하게 된다. 그 결과, 개발이나 제조의 리드타임이나 비용의 저감이 가능하다.

메모리(60)는 메모리셀 회로(62)와, 메모리셀 회로(62)의 주변에 위치하는 주변 회로(63)를 구비한다. 메모리셀 회로(62)는 소정의 기입용 단자로부터 입력되는 파라미터 데이터를 메모리 소자에 써 넣는 기입 회로(64)와, 메모리 소자로부터 파라미터 데이터를 읽어내는 독출 회로(65)를 구비한다. 주변 회로(63)는 기입 회로(64)의 기입 동작 또는 독출 회로(65)의 독출 동작을 제어하는 논리 회로를 포함하는 회로이다.

보호 회로(120)는 레귤레이터(99)를 구비한다. 레귤레이터(99)는, 입력 전압(VDD)이 소정의 정전압(VREG) 미만인 경우, 출력 전압(Vout)으로서 입력 전압(VDD)을 거의 그대로 출력하고, 입력 전압(VDD)이 소정의 정전압(VREG)을 초과해 있는 경우, 출력 전압(Vout)으로서 정전압(VREG)을 출력한다.

출력 전압(Vout)은 고전압을 필요로 하지 않는 회로부(예를 들면, 기입 회로(64)나 기입 전압 검출 회로(220) 등의 회로부 이외의 회로부)에 공급된다. 이것에 의해, 필요 이상으로 고내압의 소자를 사용하지 않아도 되므로, 회로 면적의 증가가 억제된다. 그리고, 입력 전압(VDD)이 소정의 정전압(VREG) 미만일 때(예를 들면, 보호 회로(120)의 통상 동작시)에는 입력 전압(VDD)이 그대로 출력되고, 입력 전압(VDD)이 소정의 정전압(VREG)을 초과해 있으면 정전압(VREG)이 출력된다. 따라서, 전원 단자(91)에 도통 가능하게 접속되는 2차전지의 전지 전압의 저하에 의한 보호 회로(120)로서의 동작 전압 범위의 저하는 발생하지 않는 한편, 전원 단자(91)에 기입 전압이 입력된 때에는 소정의 정전압(VREG)으로 클램프 되므로 특별히 고내압의 소자를 사용할 필요가 없다. 예를 들면, 기입 전압은 9V이며, 소정의 정전압(VREG)은 전원 단자(91)에 도통 가능하게 접속되는 2차전지의 공칭 전압(예를 들면, 3.6V)이다.

독출 회로(65) 및 주변 회로(63)는 보호 회로(120)의 통상의 동작 전압에서 동작하기 때문에, 레귤레이터(99)에 의한 출력 전압(Vout)이 독출 회로(65) 및 주변 회로(63)에 공급된다. 출력 전압(Vout)은 읽기/쓰기 제어 회로(80) 및 보호 동작 회로(98)에도 공급된다.

한편, 파라미터 데이터의 기입 동작시, 메모리 소자를 브레이크 다운시켜서 기입을 행하기 때문에, 기입 회로(64) 내의 메모리 소자에는, 보호 회로(120) 및 메모리(60)의 통상의 동작 전압보다도 높은 전압의 인가가 필요하다. 그래서, 기입 회로(64)는 정전압(VREG)보다도 높은 기입 전압이 공급됨으로써, 기입용 단자로부터 입력되는 파라미터 데이터를 메모리 소자에 기입한다.

레귤레이터(99)는 전원 단자(91)로부터의 입력 전압(VDD)을 정전압(VREG)으로 레귤레이트 하므로, 보호 회로(120) 및 메모리(60)의 통상의 동작 전압보다도 높은 기입 전압이 전원 단자(91)로부터 입력되어도 좋다. 기입 전압이 전원 단자(91)에 입력되어도, 레귤레이터(99)는 전원 단자(91)로부터 입력되는 기입 전압을 레귤레이트 하여 정전압(VREG)을 출력한다. 이것에 의해, 전원 단자(91)로부터 입력되는 기입 전압을 기입 회로(64)에 공급하는 것이 가능하게 되어, 전원 단자(91)로부터 입력되는 기입 전압보다도 낮은 정전압(VREG)을 독출 회로(65) 및 주변 회로(63)에 공급하는 것이 가능하게 된다. 또한 레귤레이터(99)가 배치됨으로써, 기입 전압이 입력되는 기입 전용 단자를 전원 단자(91)와는 별도로 설치할 필요가 없어지기 때문에, 단자수의 증가에 의한 보호 회로(120)의 회로 규모의 확대를 억제할 수 있다.

보호 회로(120)는 기입 전압 검출 회로(220)를 구비한다. 기입 전압 검출 회로(220)는 입력 전압(VDD)을 감시하고, 입력 전압(VDD)이 기입 전압의 판정용의 판정 전압(VRth)보다도 높은지 아닌지를 검출하는 회로이다. 기입 전압 검출 회로(220)는, 입력 전압(VDD)이 판정 전압(VRth)보다도 높은 경우, 입력 전압(VDD)은 통상의 전원 전압이 아니라 기입 전압으로 판정하고, 검출 신호(VR)의 레벨을 액티브 레벨(예를 들면, 하이 레벨)로 한다. 한편, 기입 전압 검출 회로(220)는, 입력 전압(VDD)이 판정 전압(VRth) 이하인 경우, 입력 전압(VDD)은 기입 전압이 아니라 통상의 전원 전압으로 판정하고, 검출 신호(VR)의 레벨을 비액티브 레벨(예를 들면, 로 레벨)로 한다.

보호 회로(120)는 전원 단자(91)를 통하여 2차전지의 상태를 검출하는 보호 동작 회로(98)를 구비한다. 보호 동작 회로(98)는 메모리(60)로부터 읽어 내지는 파라미터 데이터에 기초하여 전원 단자(91)를 통하여 검출된 2차전지의 상태에 따른 적절한 보호 동작을 당해 2차전지에 대하여 행한다.

보호 회로(120)는 기입 허가 회로(210)를 구비한다. 기입 허가 회로(210)는 기입 전압 검출 회로(220)의 검출 신호(VR)와 보호 동작 회로(98)의 보호 상태 신호에 기초하여 메모리(60)에의 기입을 가능하게 하는 제어 회로의 1 예이다. 입력 전압(VDD)이 통상의 전원 전압으로부터 기입 전압으로 바뀌면, 기입 전압 검출 회로(220)로부터 출력되는 검출 신호(VR)가 활성화된다. 보호 회로(120)의 검출 상태는 과충전 보호 상태로 바뀐다. 따라서, 기입 허가 회로(210)는, 메모리(60)에의 기입을 가능하게 할 것인지 아닌지의 판정에, 검출 신호(VR)의 변화와 보호 동작 회로(98)의 보호 상태 신호의 논리곱에 의해 메모리(60)를 기입 가능한 상태로 설정함으로써, 잘못하여 기입 전압보다도 낮은 전원 전압으로 메모리(60)에의 기입이 가능하게 되는 것을 방지할 수 있다.

보호 회로(120)의 보호 상태는, 예를 들면, 보호 회로(120)의 보호 동작 회로(98)가 2차전지의 과충전을 과충전 검출 전압(Vdet1)에 기초하여 검출하고, 소정의 지연 시간을 경과하여 과충전 보호를 행하고 있는 상태(과충전 보호 상태)이다. 과충전 검출 전압(Vdet1)은 2차전지의 과충전의 검출용의 임계값 전압의 1 예이며, 기입 전압보다도 낮게 설정된다. 보호 회로(120)의 보호 동작 회로(98)는 입력 전압(VDD)과 과충전 검출 전압(Vdet1)과의 대소 관계에 기초하여 2차전지의 과충전을 검출한다.

따라서, 기입 전압이 전원 단자(91)로부터 입력되면, 기입 전압은 과충전 검출 전압(Vdet1)보다도 높기 때문에, 보호 동작 회로(98)는 2차전지의 과충전을 검출하고, 보호 회로(120)의 보호 상태는 과충전 보호 상태로 이행한다. 한편, 통상의 전원 전압이 전원 단자(91)로부터 입력되면, 통상의 전원 전압은 과충전 검출 전압(Vdet1)보다도 낮기 때문에, 보호 동작 회로(98)는 2차전지의 과충전을 검출하지 않고, 보호 회로(120)의 보호 상태는 과충전 보호 상태로 이행하지 않는다.

따라서, 기입 허가 회로(210)는, 메모리(60)에의 기입을 가능하게 할 것인지 아닌지의 판정에, 기입 전압 검출 회로(220)로부터 출력되는 검출 신호(VR)뿐만 아니라 과충전 보호 상태도 이용함으로써 잘못하여 기입 전압보다도 낮은 전원 전압으로 메모리(60)에의 기입이 가능하게 되는 것을 더욱더 방지할 수 있다.

예를 들면, 기입 허가 회로(210)는 기입 전압 검출 회로(220)로부터 출력되는 검출 신호(VR)가 액티브 상태이며, 또한 보호 회로(120)의 보호 동작 회로(98)의 상태가 과충전 보호 상태인 경우, 보호 동작 회로(98)로부터 출력되는 과충전 보호 신호가 액티브가 되고, 메모리(60)에의 기입을 가능하게 하는 라이트 인에이블 신호(WRENABLE)의 레벨을 액티브 레벨(예를 들면, 하이 레벨)로 한다. 이것에 의해, 파라미터 데이터 등의 데이터를 메모리(60)에 기입하는 것이 허가되어, 읽기/쓰기 제어 회로(80)는 파라미터 데이터 등의 데이터를 메모리(60)에 기입할 수 있다.

도 2는 보호 회로(120)의 동작의 1 예를 도시하는 타이밍 차트이다. 기입 전압 검출 회로(220)는, 판정 전압(VRth)을 초과하는 입력 전압(VDD)이 타이밍(t1)에서 검출된 경우, 검출 신호(VR)의 레벨을 로 레벨로부터 하이 레벨로 전환한다. 한편, 보호 동작 회로(98)는, 과충전 검출 전압(Vdet1) 이상의 입력 전압(VDD)이 검지된 경우, 2차전지가 과충전이라고 판정한다. 보호 동작 회로(98)는 2차전지가 과충전이라고 검출되고나서 지연 시간(Td)의 경과 후에, 2차전지의 과충전이 검출되어 2차전지를 과충전으로부터 보호하는 동작을 실행하는 것을 나타내는 액티브 레벨의 과충전 보호 신호(VOC)를 출력한다. 예를 들면, 보호 동작 회로(98)는 과충전 보호 신호(VOC)의 레벨을 비액티브 레벨(예를 들면, 로 레벨)로부터 액티브 레벨(예를 들면, 하이 레벨)로 타이밍(t2)에서 전환한다. 지연 시간(Td)은, 예를 들면, 후술의 과충전 검출 지연 시간(tVdet1)이다.

기입 허가 회로(210)는 검출 신호(VR)와 과충전 보호 신호(VOC)의 어느 레벨도 액티브 레벨인 것이 검출되는 타이밍(t2)에서, 라이트 인에이블 신호(WRENABLE)의 레벨을 비액티브 레벨로부터 액티브 레벨로 전환한다. 라이트 인에이블 신호(WRENABLE)의 레벨이 액티브 레벨인 타이밍(t2) 이후의 상태에서는, 보호 동작 회로(98)는 2차전지를 과충전으로부터 보호하는 동작을 실행함과 아울러, 메모리(60)에의 데이터의 기입이 가능하게 된다. 즉, 보호 동작 회로(98)는, 메모리(60)에의 기입이 가능한 경우, 2차전지를 과충전으로부터 보호하도록 동작한다.

도 3은 보호 회로(120)의 동작의 1 예를 나타내는 플로우차트이다. 스텝 S10의 처리와 스텝 S20의 처리의 순서는 바뀌어도 된다.

스텝 S10에서, 기입 허가 회로(210)는 기입 전압 검출 회로(220)로부터 출력되는 검출 신호(VR)에 기초하여 입력 전압(VDD)이 판정 전압(VRth)보다도 높은지 아닌지를 판정한다. 기입 허가 회로(210)는, 검출 신호(VR)의 레벨이 하이 레벨일 때, 입력 전압(VDD)은 판정 전압(VRth)보다도 높은 기입 전압이라고 판정하고, 검출 신호(VR)의 레벨이 로 레벨일 때, 입력 전압(VDD)은 판정 전압(VRth)보다도 낮은 통상의 전원 전압(기입 전압보다도 낮은 전원 전압)이라고 판정한다.

스텝 S20에서, 기입 허가 회로(210)는 보호 동작 회로(98)로부터 출력되는 과충전 보호 신호(VOC)에 기초하여 보호 회로(120)의 상태가 과충전 검출 상태인지 아닌지를 판정한다. 기입 허가 회로(210)는, 과충전 보호 신호(VOC)의 레벨이 하이 레벨일 때, 보호 회로(120)의 상태가 과충전 검출 상태라고 판정하고, 과충전 보호 신호(VOC)의 레벨이 로 레벨일 때, 보호 회로(120)의 상태가 과충전 검출 상태가 아니라고 판정한다.

기입 허가 회로(210)는 입력 전압(VDD)이 판정 전압(VRth)보다도 높은 것과, 보호 회로(120)의 상태가 과충전 상태인 것 모두가 검출되는 경우, 스텝 S30에서, 라이트 인에이블 신호를 액티브 레벨(예를 들면, 1)로 한다. 한편, 기입 허가 회로(210)는 입력 전압(VDD)이 판정 전압(VRth) 이하인 것과, 보호 회로(120)의 상태가 과충전 검출 상태가 아닌 것 중 어느 하나가 검출되는 경우, 스텝 S40에서, 라이트 인에이블 신호를 비액티브 레벨(예를 들면, 0)로 한다.

도 4는 레귤레이터(99)의 1 예인 레귤레이터(99A)를 도시하는 구성도이다. 레귤레이터(99A)는 입력 전압(VDD)이 소정의 정전압(VREG) 미만인 경우에는 입력 전압(VDD)을 거의 그대로 출력하고, 입력 전압(VDD)이 소정의 정전압(VREG)을 초과해 있는 경우에는 정전압(VREG)을 생성하여 출력하는 전압 생성 회로의 1 예이다. 레귤레이터(99A)는 정전압(VREG)을 기입 전압보다도 낮은 전압으로 클램프 한다. 레귤레이터(99A)는, 예를 들면, 연산증폭기(190)와 출력 트랜지스터(191)와 저항(192, 193)을 구비한다.

출력 트랜지스터(191)와 저항(192, 193)의 직렬 회로는 입력 전압(VDD)의 전위와 그라운드 전위 사이에 직렬로 삽입된다. 연산증폭기(190)는 소정의 기준전압(Vref)이 입력되는 반전 입력부와, 저항(192)과 저항(193) 사이의 분압 출력점으로부터의 분압 전압이 입력되는 비반전 입력부와, 출력 트랜지스터(191)의 게이트를 구동하는 출력 신호를 출력하는 출력부를 갖는다. 출력 트랜지스터(191)는 정전압(VREG)을 드레인으로부터 출력하는 인핸스먼트형의 P채널 MOS 트랜지스터이다.

도 5는 레귤레이터(99)의 다른 1 예인 레귤레이터(99B)를 나타내는 구성도이다. 레귤레이터(99B)는 입력 전압(VDD)이 소정의 정전압(VREG) 미만인 경우에는 입력 전압(VDD)을 거의 그대로 출력하고, 입력 전압(VDD)이 소정의 정전압(VREG)을 초과해 있는 경우에는 정전압(VREG)을 생성하여 출력하는 전압 생성 회로의 1 예이다. 레귤레이터(99B)는 정전압(VREG)을 기입 전압보다도 낮은 전압으로 클램프 한다. 레귤레이터(99B)는, 예를 들면, 연산증폭기(194)와, 출력 트랜지스터(195)와, 저항(196, 197)을 구비한다.

출력 트랜지스터(195)와 저항(196, 197)의 직렬 회로는 입력 전압(VDD)의 전위와 그라운드 전위 사이에 직렬로 삽입된다. 연산증폭기(194)는 소정의 기준전압(Vref)이 입력되는 반전 입력부와, 저항(196)과 저항(197) 사이의 분압 출력점으로부터의 분압 전압이 입력되는 비반전 입력부와, 출력 트랜지스터(195)의 게이트를 구동하는 출력 신호를 출력하는 출력부를 갖는다. 출력 트랜지스터(195)는 정전압(VREG)을 소스로부터 출력하는 디프레션형의 N채널 MOS 트랜지스터이다.

도 6은, 레귤레이터(99A)와 레귤레이터(99B)에 있어서, 입력 전압(VDD)과, 입력 전압(VDD)으로부터 생성되는 정전압(VREG)의 관계의 1 예를 도시하는 도면이다. 레귤레이터(99A)는, 입력 전압(VDD)이 출력 트랜지스터(191)의 임계값 전압(Vth) 이하인 경우, 동작하지 않는다. 이에 반해, 레귤레이터(99B)는 출력 트랜지스터(195)의 임계값 전압(Vth)이 0V 이하인 디프레션형이므로, 입력 전압(VDD)이 0V일 때부터 동작 가능하다. 따라서, 입력 전압(VDD)이 0V 이상이고 소정의 정전압(VREG) 미만의 범위에서, 입력 전압(VDD)과 거의 동일한 출력 전압(Vout)이 출력된다. 이것에 의해, 예를 들면, 입력 전압(VDD)이 극히 낮은 상태에서도 보호 동작 회로(98)의 동작 전원을 확보 가능하기 때문에, 보호 동작 회로(98)는 전지 전압이 극히 낮은 2차전지에의 충전의 금지와 허가를 제어할 수 있다.

도 7은 메모리(60)의 1 예를 도시하는 구성도이다. 메모리(60)는 기입 전압이 공급되는 복수의 기입 회로(64)와, 정전압(VREG)이 공급되는 복수의 독출 회로(65)와, NOR 게이트(노어 게이트)(73)와, 시프트 레지스터(66)를 갖는다. 노어 게이트(73) 및 시프트 레지스터(66)는 상술의 주변 회로(63)에 포함되는 회로이다. 시프트 레지스터(66)는 복수의 플립플롭(FF)(74)이 직렬로 접속된 순서 회로를 갖는다. 도 7에서는, 하나의 기입 회로(64)와 하나의 독출 회로(65)가 1점쇄선으로 둘러싸여 있다.

복수의 기입 회로(64)는, 각각, 스위치(68)와, 메모리 소자(69)와, 스위치(70)가 직렬로 접속되는 회로를 갖는다. 스위치(68)는 기입 전압의 공급 경로와 메모리 소자(69) 사이에 배치되고, 스위치(70)는 시프트 레지스터(66)의 플립플롭(74)의 출력부와 메모리 소자(69) 사이에 배치된다. 예를 들면, 스위치(68)는 P채널 MOSFET이고, 메모리 소자(69)는 OTP(One Time Programmable) 소자이며, 스위치(70)는 N채널 MOSFET이다.

복수의 독출 회로(65)는 각각 센스 래치 회로(67)와, 스위치(71)와, 정전류원(72)을 갖는다. 예를 들면, 센스 래치 회로(67)는 플립플롭이며, 스위치(71)는 N채널 MOSFET이다.

읽기/쓰기 제어 회로(80)는 파라미터 데이터를 반송하는 파라미터 데이터 신호(DAT)를 파라미터 데이터 내부 신호(DATA)로 변환하고, 외부로부터의 클록 신호(CL)를 클록 내부 신호(CLK)로 변환한다. 또한 읽기/쓰기 제어 회로(80)는 파라미터 데이터 신호(DAT)와 클록 신호(CL)에 기초하여 파라미터 데이터를 메모리 소자(69)에 기입하는 것을 지령하는 라이트 신호(WRITE)를 생성한다. 또한 읽기/쓰기 제어 회로(80)는, 입력 전압(VDD)이 소정의 기동 전압을 초과했을 때에, 메모리 소자(69)로부터 파라미터 데이터를 읽어내는 것을 지령하는 리드 신호(READ)를 생성한다.

기입 회로(64)는 정전압(VREG)보다도 높은 기입 전압이 인가(공급)되기 때문에, 예를 들면, 독출 회로(65)의 구조보다도 높은 내압 구조를 갖는 고내압 회로이다. 이 경우, 독출 회로(65) 및 주변 회로(63)는 기입 회로(64)보다도 내압이 낮은 저내압 회로이며, 정전압(VREG)이 인가(공급)된다.

도 8은 기입 회로(64)에 있어서, 고내압 구조를 갖는 스위치(70)의 1 예를 도시하는 구성도이다. 스위치(70)는 MOSFET(75)와 MOSFET(76)가 단쌓기된 직렬 회로이다. MOSFET(75, 76)의 각 게이트에는 읽기/쓰기 제어 회로(80)로부터의 WRITE가 입력된다. 도시하는 바와 같이, MOSFET(75)의 백 게이트의 접속처와 MOSFET(76)의 백 게이트의 접속처가 상이하기 때문에, 도시의 D-B 사이에 인가되는 고전압을 MOSFET(75)의 소스-드레인 사이와 MOSFET(76)의 소스-드레인 사이로 분압할 수 있다.

다음에 도 7의 구성에서의 기입 동작의 1 예를 도 9를 참조하여 설명한다. 도 9는 도 1, 7의 구성에서의 기입 동작의 1 예를 도시하는 타이밍 차트이다.

초기 상태에서는 READ와 WRITE의 레벨이 모두 로 레벨이다(READ=WRITE=L). 이 경우, 스위치(68)의 게이트 전위(A)는 하이 레벨이기 때문에, 스위치(68)는 오프 한다. 시프트 레지스터(66)의 각 플립플롭(74)의 출력 전위(B)는 하이 레벨이기 때문에, 스위치(70)는 오프 한다. 따라서, 초기 상태에서는, 메모리 소자(69)의 상태는 파라미터 데이터가 기입되지 않은 미기입 상태이다.

기입 동작이 행해지는 경우, 입력 전압(VDD)은 통상의 동작 전압(예를 들면, 3.6V)으로부터 기입 전압(예를 들면, 9V)으로 상승한다. 입력 전압(VDD)이 기입 전압으로 상승하면, 과충전이 과충전 검출 회로(22)에 의해 검출된다. 이것에 의해, 충전 제어 단자(93)로부터 트랜지스터(11)의 게이트에 대하여 출력되는 제어 신호는 트랜지스터(11)를 온 시키는 하이 레벨로부터 트랜지스터(11)를 오프시키는 로 레벨로 변화된다. 한편, 방전 제어 단자(94)로부터 트랜지스터(12)의 게이트에 대하여 출력되는 제어 신호는 하이 레벨인 채이다.

파라미터 데이터 내부 신호(DATA)와 클록 내부 신호(CLK)가 읽기/쓰기 제어 회로(80)로부터 시프트 레지스터(66)에 입력되면, 각 플립플롭(74)은 입력되는 파라미터 데이터 내부 신호(DATA)에 따라 로 레벨을 출력한다.

메모리 소자(69)에의 파라미터 데이터의 기입 허가 기간에서는, READ의 레벨이 로 레벨(READ=L)이며, WRITE의 레벨이 하이 레벨(WRITE=H)이기 때문에, 스위치(68)의 게이트 전위(A)는 로 레벨이다. 기입 허가 기간에서는 스위치(68)는 온, 스위치(71)는 오프, 스위치(70)는 온 한다.

기입 허가 기간에서 시프트 레지스터(66)의 출력 전위(B)가 로 레벨인 경우, 메모리 소자(69)에 기입 전압이 인가되고, 오프 상태의 메모리 소자(69)에 전류가 흐른다. 이것에 의해, 전자가 메모리 소자(69)의 부유 게이트에 트랩되어, 메모리 소자(69)가 온 상태로 된다(파라미터 데이터가 메모리 소자(69)에 기입됨).

이에 반해, 기입 허가 기간에 있어서 시프트 레지스터(66)의 출력 전위(B)가 하이 레벨인 경우, 스위치(68, 70)는 온 되어 있지만, 메모리 소자(69)의 드레인-소스 간의 전압은 거의 0볼트이기 때문에, 전류는 메모리 소자(69)에는 흐르지 않는다. 즉, 메모리 소자(69)의 오프 상태가 유지된다(파라미터 데이터가 메모리 소자(69)에 기입되지 않음).

읽기/쓰기 제어 회로(80)는, WRITE의 레벨을 로 레벨로 전환함으로써, 스위치(70)를 오프시킨다. 이것에 의해 기입 허가 기간이 종료된다.

다음에 도 7의 구성에서의 독출 동작의 1 예를 설명한다.

독출 동작이 행해지는 경우, 입력 전압(VDD)은 통상의 동작 전압(예를 들면, 3.6V)이다. 읽기/쓰기 제어 회로(80)는 READ의 레벨을 하이 레벨로 전환함으로써, 스위치(68)의 게이트 전위(A)를 로 레벨로 한다. 즉, 메모리 소자(69)로부터의 파라미터 데이터의 독출 허가 기간에서는, 스위치(68)는 온, 스위치(71)는 온, 스위치(70)는 오프 한다.

독출 허가 기간에 있어서 파라미터 데이터가 메모리 소자(69)에 기입되어 있지 않은 경우, 센스 래치 회로(67)는 로 레벨의 메모리 출력 전위(D)를 래치한다. 독출 허가 기간에 있어서 파라미터 데이터가 메모리 소자(69)에 기입되어 있는 경우, 센스 래치 회로(67)는 하이 레벨의 메모리 출력 전위(D)를 래치한다.

읽기/쓰기 제어 회로(80)는, READ의 레벨을 로 레벨로 전환함으로써, 게이트 전위(A)를 하이 레벨로 전환하고, 스위치(68)를 오프시킨다. 이것에 의해 독출 허가 기간이 종료된다.

또한, 읽기/쓰기 제어 회로(80)는 라이트 인에이블 신호(WRENABLE)가 액티브 레벨(본 실시형태에서는, 하이 레벨)의 기간을 기입 허가 기간으로 한다.

도 7에 도시되는 바와 같이, 메모리(60)는 파라미터 데이터의 기입 후에 기입을 방지하는 기입 방지 회로(61)를 가져도 된다. 기입 방지 회로(61)에 의한 기입 방지 동작에 의해, 메모리(60)에 저장되는 파라미터 데이터의 고쳐 쓰기를 방지할 수 있다. 또한 전체 메모리 소자(69) 중, 일부의 메모리 소자(69)에 파라미터 데이터가 기입되고, 나머지 메모리 소자(69)에 파라미터 데이터가 기입되지 않은 경우, 파라미터 데이터가 기입되지 않은 나머지 메모리 소자(69)에 기입되는 것을 방지할 수 있다.

예를 들면, 도 7에 도시되는 바와 같이, 기입 방지 회로(61)는 기입 회로(64) 및 독출 회로(65)와 동일한 회로 구성을 갖고, 보호 비트(77)를 갖는다. 읽기/쓰기 제어 회로(80)로부터의 WRITE에 기초하여, 메모리 소자(69)에의 파라미터 데이터의 기입의 최후에, 보호 비트(77)에 데이터가 기입된다. 기입 방지 회로(61)는, 보호 비트(77)에 데이터가 기입된 후, 메모리 소자(69)에의 파라미터 데이터의 기입을 불능으로 하는 라이트 록 신호를 읽기/쓰기 제어 회로(80)에 대하여 출력한다. 읽기/쓰기 제어 회로(80)는, 라이트 록 신호가 입력되면, 예를 들면, WRITE의 레벨을 로 레벨로 고정한다. 이것에 의해 파라미터 데이터의 메모리 소자(69)에의 기입이 불능하게 된다. 읽기/쓰기 제어 회로(80)는, 라이트 록 신호가 입력되면, WRITE의 레벨을 로 레벨로 고정함과 아울러, 파라미터 데이터 신호(DAT)와 클록 신호(CL)의 적어도 일방을 포함하는 기입 신호를 무효화해도 된다.

도 10은 읽기/쓰기 제어 회로(80)의 1 예를 도시하는 구성도이다. 라이트 록 신호(WRLOCK)는 기입 방지 회로(61)의 센스 래치 회로(67)의 출력점(C)(도 7 참조)으로부터 출력된다. 라이트 인에이블 신호(WRENABLE)는 입력 전압(VDD)이 통상의 동작 전압일 때에는 로 레벨이 되고, 입력 전압(VDD)이 기입 전압이며 또한 보호 회로(120)의 상태가 과충전 검출 상태일 때에는 하이 레벨이 된다.

읽기/쓰기 제어 회로(80)는 파라미터 데이터 신호(DAT)가 입력되는 컴퍼레이터(81)와, 클록 신호(CL)가 입력되는 컴퍼레이터(82)를 갖는다. 또한 읽기/쓰기 제어 회로(80)는 파라미터 데이터 신호(DAT)와 클록 신호(CL)와 라이트 록 신호(WRLOCK)와 라이트 인에이블 신호(WRENABLE)에 기초하여 파라미터 데이터 내부 신호(DATA)와 클록 내부 신호(CLK)와 라이트 신호(WRITE)를 생성하는 읽기/쓰기 논리 회로를 갖는다. 이 읽기/쓰기 논리 회로는, 예를 들면, 인버터(83, 84, 87, 88)와, NAND 게이트(85, 86, 89)와 플립플롭(90)을 갖는다.

입력 전압(VDD)이 기입 전압과 동일하고 또한 데이터가 보호 비트(77)에 기입되어 있지 않은 경우, WRLOCK의 레벨은 출력점(C)의 로 레벨에 의해 로 레벨로 되고, WRENABLE의 레벨은 하이 레벨로 된다. 이 경우, 인버터(84) 및 NAND 게이트(89)에 의해 플립플롭(90)의 리셋 단자(R)에는 로 레벨의 신호가 입력되므로, 플립플롭(90)은 동작한다. 파라미터 데이터 신호(DAT)와 클록 신호(CL)의 조합에 기초하여 하이 레벨의 WRITE가 전술한 바와 같이 출력된다. 이것에 의해 메모리 소자(69)에의 기입이 가능하게 된다.

한편, 입력 전압(VDD)이 기입 전압과 동일하고 또한 데이터가 보호 비트(77)에 기입되어 있는 경우, WRLOCK의 레벨은 출력점(C)의 하이 레벨에 의해 하이 레벨로 되고, WRENABLE의 레벨은 하이 레벨로 된다. 이 경우, 인버터(84) 및 NAND 게이트(89)에 의해 플립플롭(90)의 리셋 단자(R)에는 하이 레벨의 신호가 입력되므로, 플립플롭(90)은 동작하지 않는다. 즉, 플립플롭(90)의 Q 단자로부터 출력되는 WRITE는 로 레벨로 고정된다. 또한 NAND 게이트(85, 86)에 로 레벨의 신호가 입력되기 때문에, 인버터(87)로부터 출력되는 파라미터 데이터 내부 신호(DATA)도 인버터(88)로부터 출력되는 클록 내부 신호(CLK)도 로 레벨에서 고정된다. 따라서, 플립플롭(90)의 Q 단자로부터 출력되는 WRITE는 로 레벨에 고정된다. 이것에 의해 메모리 소자(69)에의 기입이 금지된다.

도 11은 전지팩(100)의 1 예를 도시하는 구성도이다. 전지팩(100)은 부하 접속 단자(5, 6)에 접속되는 도시하지 않은 외부 부하에 전력을 공급 가능한 2차전지(200)와, 2차전지(200)를 보호하는 보호 장치(110)를 내장하여 구비한다. 전지팩(100)은 외부 부하에 내장되어도 되고, 외장되어도 된다. 외부 부하의 구체예로서 휴대 가능한 휴대 단말 장치 등을 들 수 있다. 휴대 단말 장치의 구체예로서 휴대전화, 스마트폰, 태블릿형 컴퓨터, 게임기, 텔레비전, 음악이나 영상의 플레이어, 카메라 등의 전자기기를 들 수 있다.

2차전지(200)는 부하 접속 단자(5, 6)에 접속되는 도시하지 않은 충전기에 의해 충전 가능하다. 2차전지(200)의 구체예로서 리튬 이온 전지나 리튬 폴리머 전지 등을 들 수 있다.

보호 장치(110)는 부하 접속 단자(5)와, 부하 접속 단자(6)와, 셀 접속 단자(3, 4)를 구비하고, 셀 접속 단자(3, 4)에 접속된 2차전지(200)를 과전류 등으로부터 보호하는 2차전지 보호 장치의 1 예이다. 셀 접속 단자(3)는 부하 접속 단자(5)에 전원 경로(8)를 통하여 연결된다. 셀 접속 단자(4)는 부하 접속 단자(6)에 전원 경로(7)를 통하여 연결된다. 셀 접속 단자(3)는 2차전지(200)의 정극에 접속된다. 셀 접속 단자(4)는 2차전지(200)의 부극에 접속된다.

보호 장치(110)는 트랜지스터(11, 12)를 구비한다. 트랜지스터(11)는 2차전지(200)의 충전 경로를 차단 가능한 충전 경로 차단부의 1 예이며, 트랜지스터(12)는 2차전지(200)의 방전 경로를 차단 가능한 방전 경로 차단부의 1 예이다. 도면의 경우, 트랜지스터(11)는 2차전지(200)의 충전 전류가 흐르는 전원 경로(7)를 차단할 수 있고, 트랜지스터(12)는 2차전지(200)의 방전 전류가 흐르는 전원 경로(7)를 차단할 수 있다. 트랜지스터(11, 12)는 전원 경로(7)의 도통/차단을 전환 가능한 스위칭 소자이며, 전원 경로(7)에 직렬로 삽입된다.

트랜지스터(11, 12)는, 예를 들면, MOSFET(Metal Oxide Semiconductor Field Effect Transistor)이다. 트랜지스터(11)는 트랜지스터(11)의 기생 다이오드의 순방향이 2차전지(200)의 방전 방향과 일치하도록 전원 경로(7)에 삽입된다. 트랜지스터(12)는 트랜지스터(12)의 기생 다이오드의 순방향이 2차전지(200)의 충전 방향과 일치하도록 전원 경로(7)에 삽입된다. 트랜지스터(11, 12)의 드레인-소스 사이에 다이오드가 추가되어도 된다.

보호 장치(110)는 캐패시터(10, 13)를 구비해도 된다. 캐패시터(10)는 트랜지스터(11)와 트랜지스터(12)의 직렬 회로에 병렬로 접속된다. 캐패시터(13)는 부하 접속 단자(5)에 접속되는 일단과, 부하 접속 단자(6)에 접속되는 타단을 갖는다. 캐패시터(10) 또는 캐패시터(13)를 구비함으로써 전압 변동이나 외래 노이즈에 대한 내량(耐量)을 향상시킬 수 있다.

보호 장치(110)는 보호 회로(120)를 구비한다. 보호 회로(120)는 CPU(Central Processing Unit: 중앙 연산 처리 장치)를 구비하지 않고, 2차전지(200)를 보호하는 2차전지 보호 회로의 1 예이며, 예를 들면, 2차전지(200)로부터 급전되어 2차전지(200)를 보호하는 집적 회로이다. CPU가 없기 때문에, 당연히, 보호 회로(120)는 보호 회로(120) 자신의 CPU의 처리 결과에 기초하여 2차전지(200)를 보호하는 기능을 가지고 있지 않다. 또한 CPU가 없기 때문에, 보호 회로(120)는 2차전지(200)의 잔량 검지 기능을 가지고 있지 않다.

보호 회로(120)는, 예를 들면, 전원 단자(91)와, 그라운드 단자(92)와, 충전 제어 단자(93)와, 방전 제어 단자(94)와 전류 검출 단자(95)를 구비한다.

전원 단자(91)는, 저항(1)을 통하여, 셀 접속 단자(3) 또는 전원 경로(8)에 접속되는 정극측 전원 단자이며, VDD 단자라고 불리기도 한다. 전원 단자(91)는, 예를 들면, 전원 경로(8)에 일단이 접속되는 저항(1)의 타단과, 전원 경로(7)에 일단이 접속되는 캐패시터(2)의 타단 접속점에 접속된다. 캐패시터(2)의 일단은 셀 접속 단자(4)와 트랜지스터(12) 사이의 전원 경로(7)에 접속된다.

그라운드 단자(92)는 셀 접속 단자(4)와 트랜지스터(12) 사이의 전원 경로(7)에 접속되는 부측 전원 단자이며, VSS 단자라고 불리기도 한다.

충전 제어 단자(93)는 2차전지(200)의 충전을 금지하는 신호를 출력하는 단자이며, COUT 단자라고 불리기도 한다. 충전 제어 단자(93)는 트랜지스터(11)의 제어 전극(예를 들면, MOSFET의 경우, 게이트)에 접속된다.

방전 제어 단자(94)는 2차전지(200)의 방전을 금지하는 신호를 출력하는 단자이며, DOUT 단자라고 불리기도 한다. 방전 제어 단자(94)는 트랜지스터(12)의 제어 전극(예를 들면, MOSFET의 경우, 게이트)에 접속된다.

전류 검출 단자(95)는 2차전지(200)에 흐르는 전류에 따른 검출 전압이 입력되는 단자이며, V- 단자라고 불리기도 한다. 전류 검출 단자(95)는 부하 접속 단자(6)와 트랜지스터(11) 사이의 전원 경로(7)에 저항(9)을 통하여 접속된다.

보호 회로(120)는, 메모리(60)에 파라미터 데이터를 기입하기 위하여, 데이터 단자(96)와, 클록 단자(97)와, 읽기/쓰기 제어 회로(80)를 구비한다.

데이터 단자(96) 및 클록 단자(97)는 파라미터 데이터의 기입에 사용되는 입력 단자이다. 데이터 단자(96)는 메모리(60)에 기입되는 파라미터 데이터를 반송하는 파라미터 데이터 신호(DAT)를 입력 가능한 단자이며, 클록 단자(97)는 클록 신호(CL)를 입력 가능한 단자이다.

읽기/쓰기 제어 회로(80)는 파라미터 데이터 신호(DAT)와 클록 신호(CL)에 기초하여 메모리(60)에 기억시키는 파라미터 데이터의 기입을 제어한다. 또한 읽기/쓰기 제어 회로(80)는 메모리(60)에 기입된 파라미터 데이터의 독출을 제어한다.

보호 회로(120)는 데이터 단자(96)와, 클록 단자(97)와, 읽기/쓰기 제어 회로(80)를 구비함으로써, 예를 들면, 보호 회로(120)의 몰드 패키지 후의 출시전 검사에서, 파라미터 데이터를 메모리(60)에 기입할 수 있다. 그리고, 패키징하고나서 파라미터 데이터를 메모리(60)에 기입할 수 있으므로, 패키징에 의해 생기는 사양의 변동을 억제할 수 있다.

또한 보호 장치(110)는, 메모리(60)에 파라미터 데이터를 기입하기 위하여, 데이터 입력 단자(14)와, 클록 입력 단자(15)를 구비해도 된다. 데이터 입력 단자(14) 및 클록 입력 단자(15)는 파라미터 데이터의 기입에 사용되는 입력 단자이다. 데이터 입력 단자(14)는 파라미터 데이터 신호(DAT)를 입력 가능한 단자이며, 데이터 단자(96)에 보호 회로(120)의 외측으로부터 접속된다. 클록 입력 단자(15)는 클록 신호(CL)를 입력 가능한 단자이며, 클록 단자(97)에 보호 회로(120)의 외측에서 접속된다.

보호 장치(110)는 데이터 입력 단자(14)와 클록 입력 단자(15)를 구비하므로, 예를 들면, 보호 회로(120)와 트랜지스터(11, 12)가 기판에 실장된 후의 보호 장치(110)의 출시전 검사에서, 파라미터 데이터를 메모리(60)에 기입할 수 있다. 그리고, 기판 실장하고나서 파라미터 데이터를 메모리(60)에 기입할 수 있으므로, 기판 실장에 의해 생기는 사양의 변동을 억제할 수 있다.

보호 동작 회로(98)는 2차전지(200)의 전류 또는 전압의 이상을 검출하는 이상 검출 회로(21)와, 이상 검출 회로(21)에 의한 이상 검출 결과에 기초하여 트랜지스터(11, 12)의 온 오프를 제어하는 논리 회로(44)를 구비한다. 이상 검출 회로(21)는, 예를 들면, 과충전 검출 회로(22)와, 과방전 검출 회로(27)와, 방전 과전류 검출 회로(32)와, 충전 과전류 검출 회로(35)와, 단락 검출 회로(38)를 구비한다.

보호 동작 회로(98)는, 예를 들면, 2차전지(200)를 과충전으로부터 보호하는 동작(과충전 보호 동작)을 행한다. 예를 들면, 과충전 검출 회로(22)는 전원 단자(91)와 그라운드 단자(92) 사이의 전압을 저항(23, 24)에 의해 검출함으로써, 2차전지(200)의 전지 전압(셀 전압)을 감시한다. 과충전 검출 회로(22)는 메모리(60)로부터 읽어 내지는 임계값 전압 데이터에 따라 설정되는 과충전 검출 전압(Vdet1) 이상의 셀 전압을 검지함으로써, 2차전지(200)의 과충전이 검출된 것으로 간주하여, 과충전 검출 신호를 출력한다. 과충전 검출 전압(Vdet1) 이상의 셀 전압의 검지 및 과충전 검출 신호의 출력은 기준전압(26) 및 비교기(25)에 의해 행해진다.

과충전 검출 신호를 검지한 논리 회로(44)는 메모리(60)로부터 읽어 내지는 지연 시간 데이터에 따라 설정되는 과충전 검출 지연 시간(tVdet1)의 경과를 기다리고, 트랜지스터(11)를 오프시키는 로 레벨의 제어 신호를 충전 제어 단자(93)로부터 출력하는 과충전 보호 동작을 실행한다. 트랜지스터(11)가 오프됨으로써, 트랜지스터(12)의 온 오프 상태에 관계없이, 2차전지(200)가 과충전되는 것을 방지할 수 있다. 논리 회로(44)는 트랜지스터(46)를 오프 하고 또한 트랜지스터(47)를 온 함으로써, 트랜지스터(11)를 오프시킨다.

한편, 과충전 검출 회로(22)는 메모리(60)로부터 읽어 내지는 임계값 전압 데이터에 따라 설정되는 과충전 복귀 전압(Vrel1) 이하의 셀 전압을 검지함으로써, 2차전지(200)가 과충전 상태로부터 통상 상태로 복귀되었다고 간주하여, 과충전 복귀 신호를 출력한다(「과충전 검출 신호의 출력을 정지한다」고 해도 됨). 과충전 복귀 전압(Vrel1)은 과충전 검출 전압(Vdet1)보다도 낮다.

과충전 복귀 신호를 검지한 논리 회로(44)는(또는, 과충전 검출 신호의 출력의 정지를 검지한 논리 회로(44)는) 트랜지스터(11)를 온 시키는 하이 레벨의 제어 신호를 충전 제어 단자(93)로부터 출력한다. 트랜지스터(11)의 온에 의해, 과충전 보호 동작이 종료한다. 논리 회로(44)는 트랜지스터(46)를 온 하고 또한 트랜지스터(47)를 오프 함으로써, 트랜지스터(11)를 온 시킨다.

기입 전압 검출 회로(220)는, 예를 들면, 저항(23, 24)에 의해 감시되는 입력 전압(VDD)이 기입 전압의 판정용의 판정 전압(VRth)보다도 높은지 아닌지를 검출하는 비교기(201)를 갖는다. 비교기(201)는, 입력 전압(VDD)이 판정 전압(VRth)보다도 높다고 검출되는 경우, 하이 레벨의 검출 신호(VR)를 출력하고, 입력 전압(VDD)이 판정 전압(VRth) 이하로 검출되는 경우, 로 레벨의 검출 신호(VR)를 출력한다.

기입 전압 검출 회로(220)가 과충전 검출 전압(Vdet1)보다도 높은 입력 전압(VDD)을 기입 전압이라고 특정할 수 있으면, 기입 전압 검출 회로(220)의 비교기(201)가 저항(23, 24)에 의해 검출하는 입력 전압(VDD)의 검출값과, 과충전 검출 회로(22)의 비교기(25)가 저항(23, 24)에 의해 검출하는 입력 전압(VDD)의 검출값은 동일해도 상이해도 된다. 기입 전압 검출 회로(220)가 과충전 검출 전압(Vdet1)보다도 높은 입력 전압(VDD)을 기입 전압으로 특정할 수 있도록, 저항(23, 24)의 저항값, 판정 전압(VRth)의 전압값, 기준전압(26)의 전압값 중 적어도 어느 하나가 조정된다.

기입 허가 회로(210)는, 예를 들면, 검출 신호(VR)와 과충전 보호 신호(VOC)가 입력되는 AND(논리곱) 게이트(211)를 갖는다. 기입 허가 회로(210)는 검출 신호(VR)와 과충전 보호 신호(VOC)의 어느 레벨도 하이 레벨인 것이 검출되는 경우, 라이트 인에이블 신호(WRENABLE)의 레벨을 로 레벨로부터 하이 레벨로 전환한다. 이에 따라 읽기/쓰기 제어 회로(80)는 메모리(60)에의 기입이 가능하게 된다.

보호 동작 회로(98)는, 예를 들면, 2차전지(200)를 과방전으로부터 보호하는 동작(과방전 보호 동작)을 행한다. 예를 들면, 과방전 검출 회로(27)는 전원 단자(91)와 그라운드 단자(92) 사이의 전압을 저항(28, 29)에 의해 검출함으로써, 2차전지(200)의 전지 전압(셀 전압)을 감시한다. 과방전 검출 회로(27)는 메모리(60)로부터 읽어 내지는 임계값 전압 데이터에 따라 설정되는 과방전 검출 전압(Vdet2) 이하의 셀 전압을 검지함으로써, 2차전지(200)의 과방전이 검출된 것으로 간주하여, 과방전 검출 신호를 출력한다. 과방전 검출 전압(Vdet2) 이하의 셀 전압의 검지 및 과방전 검출 신호의 출력은 기준전압(31) 및 비교기(30)에 의해 행해진다.

과방전 검출 신호를 검지한 논리 회로(44)는 메모리(60)로부터 읽어 내지는 지연 시간 데이터에 따라 설정되는 과방전 검출 지연 시간(tVdet2)의 경과를 기다려, 트랜지스터(12)를 오프시키는 로 레벨의 제어 신호를 방전 제어 단자(94)로부터 출력하는 과방전 보호 동작을 실행한다. 트랜지스터(12)가 오프됨으로써, 트랜지스터(11)의 온 오프 상태에 관계없이, 2차전지(200)가 과방전되는 것을 방지할 수 있다. 논리 회로(44)는 트랜지스터(48)를 오프하고 또한 트랜지스터(49)를 온 함으로써, 트랜지스터(12)를 오프시킨다.

한편, 과방전 검출 회로(27)는 메모리(60)로부터 읽어 내지는 임계값 전압 데이터에 따라 설정되는 과방전 복귀 전압(Vrel2) 이상의 셀 전압을 검지함으로써, 2차전지(200)가 과방전 상태로부터 통상 상태로 복귀했다고 간주하여, 과방전 복귀 신호를 출력한다(「과방전 검출 신호의 출력을 정지한다」로 해도 됨). 과방전 복귀 전압(Vrel2)은 과방전 검출 전압(Vdet2)보다도 높다.

과방전 복귀 신호를 검지한 논리 회로(44)는(또는, 과방전 검출 신호의 출력의 정지를 검지한 논리 회로(44)는), 트랜지스터(12)를 온 시키는 하이 레벨의 제어 신호를 방전 제어 단자(94)로부터 출력한다. 트랜지스터(12)의 온에 의해, 과방전 보호 동작이 종료된다. 논리 회로(44)는 트랜지스터(48)를 온 하고 또한 트랜지스터(49)를 오프 함으로써, 트랜지스터(12)를 온 시킨다.

보호 동작 회로(98)는, 예를 들면, 2차전지(200)를 방전 과전류로부터 보호하는 동작(방전 과전류 보호 동작)을 행한다. 예를 들면, 방전 과전류 검출 회로(32)는, 전류 검출 단자(95)와 그라운드 단자(92) 사이의 전압을 검출함으로써, 부하 접속 단자(6)와 셀 접속 단자(4) 사이의 전압(P-)을 감시한다. 방전 과전류 검출 회로(32)는 메모리(60)로부터 읽어 내지는 임계값 전압 데이터에 따라 설정되는 방전 과전류 검출 전압(Vdet3) 이상의 전압(P-)을 검지함으로써, 부하 접속 단자(6)에 흐르는 이상 전류로서 방전 과전류가 검출되었다고 간주하여, 방전 과전류 검출 신호를 출력한다. 방전 과전류 검출 전압(Vdet3) 이상의 전압(P-)의 검지 및 방전 과전류 검출 신호의 출력은 기준전압(34) 및 비교기(33)에 의해 행해진다.

방전 과전류 검출 신호를 검지한 논리 회로(44)는 메모리(60)로부터 읽어 내지는 지연 시간 데이터에 따라 설정되는 방전 과전류 검출 지연 시간(tVdet3)의 경과를 기다려, 트랜지스터(12)를 오프시키는 로 레벨의 제어 신호를 방전 제어 단자(94)로부터 출력하는 방전 과전류 보호 동작을 실행한다. 트랜지스터(12)가 오프됨으로써, 트랜지스터(11)의 온 오프 상태에 관계없이, 2차전지(200)를 방전하는 방향으로 과전류가 흐르는 것을 방지할 수 있다.

여기에서, 트랜지스터(12)가 적어도 온 되어 있는 상태에서, 2차전지(200)를 방전하는 방전 전류가 흐름으로써 전압(P-)이 상승하는 것은 트랜지스터(12)의 온 저항에 의한 전압 상승이 생기기 때문이다.

보호 동작 회로(98)는, 예를 들면, 2차전지(200)를 충전 과전류로부터 보호하는 동작(충전 과전류 보호 동작)을 행한다. 예를 들면, 충전 과전류 검출 회로(35)는 전류 검출 단자(95)와 그라운드 단자(92) 사이의 전압을 검출함으로써, 부하 접속 단자(6)와 셀 접속 단자(4) 사이의 전압(P-)을 감시한다. 충전 과전류 검출 회로(35)는, 메모리(60)로부터 읽어 내지는 임계값 전압 데이터에 따라 설정되는 충전 과전류 검출 전압(Vdet4) 이하의 전압(P-)을 검지함으로써, 부하 접속 단자(6)에 흐르는 이상 전류로서 충전 과전류가 검출되었다고 간주하여, 충전 과전류 검출 신호를 출력한다. 충전 과전류 검출 전압(Vdet4) 이하의 전압(P-)의 검지 및 충전 과전류 검출 신호의 출력은 기준전압(37) 및 비교기(36)에 의해 행해진다.

충전 과전류 검출 신호를 검지한 논리 회로(44)는 메모리(60)로부터 읽어 내지는 지연 시간 데이터에 따라 설정되는 충전 과전류 검출 지연 시간(tVdet4)의 경과를 기다려, 트랜지스터(11)를 오프시키는 로 레벨의 제어 신호를 충전 제어 단자(93)로부터 출력하는 충전 과전류 보호 동작을 실행한다. 트랜지스터(11)가 오프됨으로써, 트랜지스터(12)의 온 오프 상태에 관계없이, 2차전지(200)를 충전하는 방향으로 과전류가 흐르는 것을 방지할 수 있다.

여기에서, 트랜지스터(11)가 적어도 온 되어 있는 상태에서, 2차전지(200)를 충전하는 충전 전류가 흐름으로써 전압(P-)이 저하되는 것은 트랜지스터(11)의 온 저항에 의한 전압 저하가 생기기 때문이다.

보호 동작 회로(98)는, 예를 들면, 2차전지(200)를 합선 전류로부터 보호하는 동작(단락 보호 동작)을 행한다. 예를 들면, 단락 검출 회로(38)는, 전류 검출 단자(95)와 그라운드 단자(92) 사이의 전압을 검출함으로써, 부하 접속 단자(6)와 셀 접속 단자(4) 사이의 전압(P-)을 감시한다. 단락 검출 회로(38)는 메모리(60)로부터 읽어 내지는 임계값 전압 데이터에 따라 설정되는 단락 검출 전압(Vshort) 이상의 전압(P-)을 검지함으로써, 부하 접속 단자(5)와 부하 접속 단자(6) 사이의 단락이 검출되었다고 간주하여, 단락 검출 신호를 출력한다. 단락 검출 전압(Vshort) 이상의 전압(P-)의 검지 및 단락 검출 신호의 출력은 기준전압(40) 및 비교기(39)에 의해 행해진다.

단락 검출 신호는 지연 회로(41)에 입력되고나서 단락 검출 지연 시간(tshort)의 경과 후에 지연 회로(41)로부터 출력된다. 단락 검출 지연 시간(tshort)은 메모리(60)로부터 읽어 내지는 지연 시간 데이터에 따라 설정되는 시간이다.

지연 회로(41)를 통하여 단락 검출 신호를 검지한 논리 회로(44)는 트랜지스터(12)를 오프시키는 로 레벨의 제어 신호를 방전 제어 단자(94)로부터 출력하는 단락 보호 동작을 실행한다. 트랜지스터(12)가 오프됨으로써, 트랜지스터(11)의 온 오프 상태에 관계없이, 2차전지(200)를 방전하는 방향으로 합선 전류가 흐르는 것을 방지할 수 있다.

보호 동작 회로(98)는 보호 회로(120)의 동작 모드를 통상 동작 모드로부터 과방전 보호 모드를 경유하여 스탠바이 모드로 전환하고, 스탠바이 모드로부터 과방전 보호 모드를 경유하여 통상 동작 모드로 전환하는 기능을 구비해도 된다.

논리 회로(44)는, 통상 동작 모드에 있어서, 트랜지스터(11)를 온 시키는 하이 레벨의 제어 신호를 충전 제어 단자(93)로부터 출력하고, 또한 트랜지스터(12)를 온 시키는 하이 레벨의 제어 신호를 방전 제어 단자(94)로부터 출력한다. 또한 논리 회로(44)는, 통상 동작 모드에 있어서, 트랜지스터(50)와 트랜지스터(53) 양쪽을 오프시킨다.

과방전 보호 모드는 상술의 과방전 보호 동작이 행해지는 모드이다. 논리 회로(44)는, 과방전 보호 모드에 있어서, 트랜지스터(12)를 오프시키는 제어 신호를 방전 제어 단자(94)로부터 출력함과 아울러, 트랜지스터(50)를 온시키고 또한 트랜지스터(53)를 오프시킨다. 트랜지스터(50)의 온에 의해, 전류 검출 단자(95)는 저항(51)을 통하여 전원 단자(91)의 전원 전압으로 풀업 된다. 전류 검출 단자(95)가 전원 단자(91)의 전원 전압으로 풀업 됨으로써, 부하 접속 단자(5)와 부하 접속 단자(6) 사이의 전압이 거의 0 볼트가 된다. 따라서, 부하 접속 단자(5, 6)에 접속되는 도시하지 않은 부하의 동작을 정지시킬 수 있어, 2차전지(200)로부터 당해 부하에 흐르는 방전 전류를 억제할 수 있다.

또한 논리 회로(44)는 과방전 보호 모드에 있어서 전류 검출 단자(95)와 그라운드 단자(92) 사이의 전압을 검출함으로써, 부하 접속 단자(6)와 셀 접속 단자(4) 사이의 전압(P-)을 검지함으로써, 부하 접속 단자(5, 6)에의 충전기의 접속 유무를 판정할 수 있다.

논리 회로(44)는 과방전 보호 모드에 있어서 스탠바이 임계값 전압(Vstb)보다도 높은 전압(P-)이 검지된 경우, 충전기는 접속되어 있지 않다고 판정하고, 보호 회로(120)의 동작 모드를 과방전 보호 모드로부터 스탠바이 모드로 전환한다. 한편, 논리 회로(44)는, 과방전 보호 모드에 있어서 스탠바이 임계값 전압(Vstb)보다도 낮은 전압(P-)이 검출된 경우, 충전기는 접속되어 있다고 판정하고, 보호 회로(120)의 동작 모드를 과전류 보호 모드로부터 스탠바이 모드로 전환하지 않는다. 스탠바이 임계값 전압(Vstb)은, 예를 들면, (VDD-0.9) 또는 1/2×VDD로 설정된다. VDD는 전원 단자(91)의 입력 전압을 나타낸다.

보호 회로(120)의 동작 모드가 과방전 보호 모드로부터 스탠바이 모드로 바뀜으로써, 과방전 상태의 2차전지(200)가 보호 회로(120)의 소비전류에 의해 더욱 방전되는 것을 방지할 수 있다.

예를 들면, 충전기가 접속되지 않은 상태에서 과방전이 검출되면, 과방전 검출과 거의 동시에 전류 검출 단자(95)가 전원 단자(91)의 전원 전압으로 풀업 되어, 보호 회로(120)의 동작 모드는 스탠바이 모드로 전환된다. 충전기가 스탠바이 모드에서 접속되면, 보호 회로(120)의 동작 모드는 과방전 보호 모드로 전환되고, 2차전지(200)가 충전기에 의해 충전된다. 그리고, 과방전 복귀 전압(Vrel2) 이상의 셀 전압이 과방전 검출 회로(27)에 의해 검지된 경우, 논리 회로(44)는 트랜지스터(12)를 온시키는 제어 신호를 방전 제어 단자(94)로부터 출력하고, 또한 트랜지스터(50)를 온으로부터 오프로 전환한다. 즉, 보호 회로(120)의 동작 모드는 통상 동작 모드로 전환된다.

또한 방전 과전류 검출 신호 또는 단락 검출 신호를 검지한 논리 회로(44)는 트랜지스터(12)를 오프시키는 로 레벨의 제어 신호를 방전 제어 단자(94)로부터 출력함과 아울러, 트랜지스터(50)를 오프시키고 또한 트랜지스터(53)를 온시켜도 된다. 트랜지스터(53)의 온에 의해, 전류 검출 단자(95)는 저항(52)을 통하여 그라운드 단자(92)의 그라운드 전압으로 풀다운 된다. 그러나, 방전 과전류 또는 합선 전류가 발생할 정도의 부하가 부하 접속 단자(5, 6)에 접속되어 있으므로, 전압(P-)은 부하 접속 단자(5)의 전압으로 끌어 올려진다.

그리고, 방전 과전류 또는 합선 전류가 발생할 정도의 부하가 부하 접속 단자(5, 6)로부터 떼어지는 등에 의해 방전 과전류 또는 합선 전류의 흐름이 해소되면, 전압(P-)은 트랜지스터(53)의 온에 의해 그라운드 단자(92)의 그라운드 전압으로 끌어 내려진다. 이것에 의해 논리 회로(44)는 방전 과전류 보호 동작 또는 단락 보호 동작의 실행을 해제한다. 즉, 트랜지스터(53)가 설치됨으로써, 방전 과전류 보호 동작 또는 단락 보호 동작으로부터의 자동 복귀가 가능하게 된다.

상술의 과충전 검출 전압(Vdet1) 또는 과충전 복귀 전압(Vrel1)은 과충전 보호 동작의 필요와 불필요 판정에 사용되는 임계값 전압의 1 예이다. 과충전 검출 전압(Vdet1) 또는 과충전 복귀 전압(Vrel1)의 설정용의 임계값 전압 데이터는 메모리(60)에 미리 기입되는 파라미터 데이터의 1 예이며, 읽기/쓰기 제어 회로(80)에 의해 메모리(60)로부터 과충전 검출 회로(22)에 읽어 내진다. 과방전 검출 전압(Vdet2), 과방전 복귀 전압(Vrel2), 방전 과전류 검출 전압(Vdet3), 충전 과전류 검출 전압(Vdet4), 단락 검출 전압(Vshort), 스탠바이 임계값 전압(Vstb)의 설정용의 임계값 전압 데이터에 대해서도 마찬가지이다.

따라서, 과충전 검출 전압(Vdet1)의 설정용으로 메모리(60)에 기입되는 임계값 전압 데이터의 내용을 변경함으로써, 과충전 검출 전압(Vdet1)을 당해 내용에 따른 보호 전압값으로 변경할 수 있다. 예를 들면, 과충전 검출 회로(22) 또는 읽기/쓰기 제어 회로(80)는 메모리(60)로부터 읽어 내지는 과충전 검출 전압(Vdet1)의 임계값 전압 데이터에 기초하여 저항(23)의 저항값, 저항(24)의 저항값, 기준전압(26)의 전압값의 적어도 하나를 변경함으로써, 과충전 검출 전압(Vdet1)을 과충전 검출 전압(Vdet1)의 임계값 전압 데이터에 의해 결정되는 값으로 설정하는 임계값 전압 설정 회로를 갖는다. 과충전 복귀 전압(Vrel1), 과방전 검출 전압(Vdet2), 과방전 복귀 전압(Vrel2), 방전 과전류 검출 전압(Vdet3), 충전 과전류 검출 전압(Vdet4), 단락 검출 전압(Vshort), 스탠바이 임계값 전압(Vstb)에 대해서도 마찬가지이다.

상술의 과충전 검출 지연 시간(tVdet1)은 메모리(60)로부터 읽어 내지는 지연 시간 데이터에 기초하여 발진기(43)와 카운터(42)에 의해 생성된다. 과충전 검출 지연 시간(tVdet1)은 과충전 검출 전압(Vdet1) 이상의 셀 전압이 과충전 검출 회로(22)에 의해 검출되고나서 과충전 보호 동작이 실행될 때까지의 시간이다. 과충전 검출 지연 시간(tVdet1)의 설정용의 지연 시간 데이터는, 메모리(60)에 기입되는 파라미터 데이터의 1 예이며, 읽기/쓰기 제어 회로(80)에 의해 메모리(60)로부터 논리 회로(44) 또는 카운터(42)에 읽어 내진다. 과방전 검출 지연 시간(tVdet2), 방전 과전류 검출 지연 시간(tVdet3), 충전 과전류 검출 지연 시간(tVdet4), 단락 검출 지연 시간(tshort)의 설정용의 지연 시간 데이터에 대해서도 마찬가지이다.

또한, 단락 검출 지연 시간(tshort)의 설정용의 지연 시간 데이터는 읽기/쓰기 제어 회로(80)에 의해 메모리(60)로부터 지연 회로(41)에 읽어 내져도 된다.

따라서, 과충전 검출 지연 시간(tVdet1)의 설정용으로 메모리(60)에 기입되는 지연 시간 데이터의 내용을 변경함으로써, 과충전 검출 지연 시간(tVdet1)을 당해 내용에 따른 시간으로 변경할 수 있다. 예를 들면, 논리 회로(44) 또는 카운터(42)는 메모리(60)로부터 읽어 내지는 과충전 검출 지연 시간(tVdet1)의 지연 시간 데이터에 기초하여 카운터(42)에 의해 생성되는 지연 시간을 변경함으로써, 과충전 검출 지연 시간(tVdet1)을 과충전 검출 지연 시간(tVdet1)의 지연 시간 데이터에 의해 결정되는 값으로 설정하는 지연 시간 설정 회로를 갖는다. 과방전 검출 지연 시간(tVdet2), 방전 과전류 검출 지연 시간(tVdet3), 충전 과전류 검출 지연 시간(tVdet4), 단락 검출 지연 시간(tshort)에 대해서도 마찬가지이다.

카운터(42)는, 예를 들면, 복수의 플립플롭이 직렬로 접속된 회로를 갖고, 메모리(60)로부터 읽어낸 지연 시간 데이터에 기초하여 각 플립플롭의 출력점이 선택됨으로써, 복수의 상이한 지연 시간을 생성할 수 있다. 카운터(42)는 발진기(43)로부터의 클록에 따라 동작한다.

또한, 지연 회로(41)는 메모리(60)로부터 읽어 내지는 단락 검출 지연 시간(tshort)의 지연 시간 데이터에 기초하여 지연 회로(41) 내의 1차 지연 회로의 완화 시간을 변경함으로써, 단락 검출 지연 시간(tshort)을 단락 검출 지연 시간(tshort)의 지연 시간 데이터에 의해 결정되는 값으로 설정하는 지연 시간 설정 회로를 가져도 된다.

보호 동작 회로(98)는 메모리(60)로부터 읽어 내지는 옵션 선택 데이터에 기초하여 2차전지(200)의 보호 동작을 행해도 된다. 2차전지(200)의 보호 동작의 옵션 기능을 결정하는 옵션 선택 데이터는 메모리(60)에 기입되는 파라미터 데이터의 1 예이다. 옵션 선택 데이터는 읽기/쓰기 제어 회로(80)에 의해 메모리(60)로부터 논리 회로(44)에 읽어 내진다.

따라서, 논리 회로(44)는 소정의 옵션 기능을 선택할지 아닐지를 메모리(60)로부터 읽어 내지는 옵션 선택 데이터의 내용에 기초하여 결정할 수 있다. 예를 들면, 논리 회로(44)는 충전 허락과 부인 선택 회로(45)를 유효로 할지 무효로 할지를 메모리(60)로부터 읽어 내지는 옵션 선택 데이터의 내용에 기초하여 결정할 수 있다.

충전 허락과 부인 선택 회로(45)는 셀 전압이 소정값보다도 낮은 2차전지(200)에 대한 충전의 허락과 부인을 선택하는 옵션 회로의 1 예이다. 충전 허락과 부인 선택 회로(45)는 트랜지스터(11)를 오프함으로써, 2차전지(200)에 대한 충전을 금지하고, 트랜지스터(11)를 온 함으로써, 2차전지(200)에 대한 충전을 허가한다.

또한, 보호 동작 회로(98)의 논리 회로(44)는 메모리(60)로부터 읽어 내지는 옵션 선택 데이터에 기초하여 충전 허락과 부인 선택 회로(45)의 충전 허락과 부인 선택 기능 이외의 다른 옵션 기능을 선택할지 아닐지를 결정해도 된다. 예를 들면, 논리 회로(44)는 메모리(60)로부터 읽어 내지는 옵션 선택 데이터에 기초하여 펄스 충전 대응 기능을 유효하게 할지 무효로 할지를 결정해도 된다.

도 12는 전지팩(101)의 1 예를 도시하는 구성도이다. 전지팩(101)은 2차전지(200)와, 2차전지(200)를 보호하는 보호 장치(111)를 구비한다. 보호 장치(111)는 트랜지스터(11, 12)와 보호 회로(121)를 구비한다. 도 11의 구성 및 효과와 동일한 도 12의 구성 및 효과에 대해서는, 도 11의 구성 및 효과에 대한 상기 설명을 원용한다.

메모리(60)에의 파라미터 데이터의 기입용 단자는 충전 제어 단자(93)와 방전 제어 단자(94)와 전류 검출 단자(95)를 포함하는 복수의 보호용 단자 중, 적어도 하나의 단자와 겸용되어도 된다. 기입용 단자가 2차전지(200)의 보호용 단자와 겸용됨으로써, 보호 회로의 면적을 축소할 수 있다.

도 12의 경우, 전류 검출 단자(95)는 2차전지(200)에 흐르는 전류에 따른 검출 전압을 입력할 수 있을 뿐만 아니라, 파라미터 데이터 신호(DAT)도 입력할 수 있으며, 방전 제어 단자(94)는 2차전지(200)의 방전을 금지하는 신호를 출력할 수 있을 뿐만 아니라, 클록 신호(CL)도 입력할 수 있다.

전류 검출 단자(95)는 전류 검출 단자(95)에 입력되는 전압을 검출하는 검출부를 가지므로, 당해 검출부의 일부를 파라미터 데이터 신호(DAT)의 검출에 유용할 수 있고, 보호 회로의 면적을 효율적으로 축소할 수 있다. 방전 제어 단자(94)는, 충전 제어 단자(93)보다도 저내압의 단자이기 때문에, 방전 금지 신호의 출력과 클록 신호(CL)의 입력이 겸용되어도, 회로 규모의 증대를 억제할 수 있다.

또한, 메모리(60)에의 파라미터 데이터의 기입에 겸용되는 보호용 단자는 도시된 조합 형태에 한정되지 않고, 다른 조합 형태이어도 된다. 예를 들면, 파라미터 데이터 신호(DAT)가 충전 제어 단자(93)에 입력되고, 클록 신호(CL)가 전류 검출 단자(95)에 입력되어도 된다.

이상, 2차전지 보호 회로, 2차전지 보호 장치 및 전지팩 및 데이터 고쳐 쓰기 방법을 실시형태에 의해 설명했지만, 본 발명은 상기 실시형태에 한정되는 것은 아니다. 다른 실시형태의 일부 또는 전부와의 조합이나 치환 등의 여러 변형 및 개량이 본 발명의 범위 내에서 가능하다.

예를 들면, 2차전지 보호 회로 또는 전지 보호 장치는 전지팩 이외의 다른 사용 형태로 사용되어도 된다. 예를 들면, 2차전지 보호 회로 또는 전지 보호 장치는 전지팩에 내장되지 않고, 대상 제품에 부착되어도 된다.

또한 파라미터 데이터를 메모리에 기입하기 위한 기입 방식은 상술한 바와 같은 2선식에 한정되지 않고, 2선식 이외(예를 들면, 1선식 또는 3선식)이어도 된다. 따라서, 파라미터 데이터의 기입에 겸용되는 보호용 단자의 개수는 2개에 한정되지 않고, 1개 이어도 3개이어도 된다.

14 데이터 입력 단자
15 클록 입력 단자
21 이상 검출 회로
22 과충전 검출 회로
27 과방전 검출 회로
32 방전 과전류 검출 회로
35 충전 과전류 검출 회로
38 단락 검출 회로
44 논리 회로
60 메모리
61 기입 방지 회로
62 메모리셀 회로
63 주변 회로
64 기입 회로
65 독출 회로
66 시프트 레지스터
69 메모리 소자
74 플립플롭
77 보호 비트
80 읽기/쓰기 제어 회로
98 보호 동작 회로
99, 99A, 99B 레귤레이터
100, 101 전지팩
110, 111 2차전지 보호 장치
120, 121 2차전지 보호 회로
191, 195 출력 트랜지스터
210 기입 허가 회로
220 기입 전압 검출 회로

Claims

2차전지를 보호하는 2차전지 보호 회로로서,
상기 2차전지 보호 회로의 전원 단자,
상기 2차전지의 상태를 감시하고, 상기 2차전지의 상태에 기초하여 상기 2차전지와 부하 사이의 전류 경로를 온오프 제어하는 신호를 생성하는 보호 동작 회로,
상기 전원 단자에 입력되는 기입 전압에 의해, 상기 2차전지 보호 회로의 동작을 제어하는 데이터를 기입 가능한 비휘발성의 메모리,
상기 전원 단자에 입력되는 입력 전압에 기초하여 상기 기입 전압이 공급되는 고내압 회로보다도 내압이 낮은 저내압 회로에 공급하는 공급 전압을 생성하는 전압 생성 회로,
상기 전원 단자에 입력되는 입력 전압이 상기 기입 전압의 판정이 가능한 판정 전압보다도 높은 때 상기 전원 단자를 통하여 상기 2차전지의 상태를 검출하는 상기 보호 동작 회로의 보호 상태에 기초하여 상기 메모리에의 기입을 가능하게 하는 제어 회로를 구비하는 것을 특징으로 하는 2차전지 보호 회로.
제 1 항에 있어서,
상기 2차전지의 과충전의 검출용의 임계값 전압은 상기 기입 전압보다도 낮게 설정되고,
상기 2차전지의 과충전 보호 상태는, 상기 보호 동작 회로가 상기 2차전지의 과충전을 상기 임계값 전압에 기초하여 검출하고, 소정의 지연 시간 경과 후에 보호 상태 신호를 출력하고, 상기 2차전지와 상기 부하 사이의 전류 경로를 오프하여 상기 2차전지의 과충전 보호를 행하고 있는 상태인 것을 특징으로 하는 2차전지 보호 회로.
제 2 항에 있어서,
상기 제어 회로는 상기 입력 전압이 상기 기입 전압의 판정이 가능한 판정 전압보다도 높고, 또한 상기 보호 동작 회로가 상기 과충전 보호 상태인 경우, 상기 메모리에의 기입을 가능하게 하는 것을 특징으로 하는 2차전지 보호 회로.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 메모리에의 기입이 가능한 경우, 상기 2차전지를 과충전으로부터 보호하도록 동작하는 것을 특징으로 하는 2차전지 보호 회로.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 전압 생성 회로는 상기 공급 전압을 상기 기입 전압보다도 낮은 전압으로 클램프 하는 것을 특징으로 하는 2차전지 보호 회로.
제 5 항에 있어서,
상기 전압 생성 회로는 상기 공급 전압을 출력하는 출력 트랜지스터를 갖는 레귤레이터인 것을 특징으로 하는 2차전지 보호 회로.
제 6 항에 있어서,
상기 출력 트랜지스터는 디프레션형의 N채널 MOS 트랜지스터인 것을 특징으로 하는 2차전지 보호 회로.
제 1 항 내지 제 3 항 중 어느 한 항에 기재된 2차전지 보호 회로,
상기 2차전지의 충전 경로를 차단 가능한 충전 경로 차단부,
상기 2차전지의 방전 경로를 차단 가능한 방전 경로 차단부를 구비하는 것을 특징으로 하는 2차전지 보호 장치.
제 8 항에 기재된 2차전지 보호 장치와, 상기 2차전지를 구비하는 것을 특징으로 하는 전지팩.
2차전지를 보호하는 2차전지 보호 회로에 구비되는 비휘발성의 메모리에 데이터를 기입하는 데이터 기입 방법으로서,
상기 2차전지 보호 회로는, 상기 2차전지의 상태를 감시하고, 상기 2차전지의 상태에 기초하여 상기 2차전지와 부하 사이의 전류 경로를 온오프 제어하는 신호를 생성하는 보호 동작 회로를 갖고,
상기 메모리는, 상기 2차전지 보호 회로의 전원 단자에 입력되는 기입 전압에 의해, 상기 2차전지 보호 회로의 동작을 제어하는 데이터를 기입 가능하며,
상기 전원 단자에 입력되는 입력 전압이 상기 기입 전압의 판정이 가능한 판정 전압보다도 높은 때 상기 전원 단자를 통하여 상기 2차전지의 상태를 검출하는 상기 보호 동작 회로의 보호 상태에 기초하여, 상기 메모리에의 기입을 가능하게 하는 것을 특징으로 하는 데이터 기입 방법.