[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP5984134B2 - 半導体装置およびその製造方法、電子部品 - Google Patents

半導体装置およびその製造方法、電子部品 Download PDF

Info

Publication number
JP5984134B2
JP5984134B2 JP2012111850A JP2012111850A JP5984134B2 JP 5984134 B2 JP5984134 B2 JP 5984134B2 JP 2012111850 A JP2012111850 A JP 2012111850A JP 2012111850 A JP2012111850 A JP 2012111850A JP 5984134 B2 JP5984134 B2 JP 5984134B2
Authority
JP
Japan
Prior art keywords
insulating film
electrode
semiconductor device
film
back surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012111850A
Other languages
English (en)
Other versions
JP2013239589A (ja
Inventor
敏郎 三橋
敏郎 三橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2012111850A priority Critical patent/JP5984134B2/ja
Priority to US13/890,674 priority patent/US9425138B2/en
Publication of JP2013239589A publication Critical patent/JP2013239589A/ja
Priority to US15/221,590 priority patent/US10147675B2/en
Application granted granted Critical
Publication of JP5984134B2 publication Critical patent/JP5984134B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05025—Disposition the internal layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/11001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/11002—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for supporting the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H01L2225/06544—Design considerations for via connections, e.g. geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、貫通電極を有する半導体装置およびその製造方法、ならびに当該半導体装置を備える電子部品（パッケージ）に関する。
近年、貫通電極を有する半導体装置を複数積層して、小型、大容量、高機能の電子部品を形成する技術が開発されている。
貫通電極を有する半導体装置は、たとえば、特許文献１および２に開示されている。
特開２００６−３２６９５号公報 特開２００７−２９４８２１号公報
本発明の第１の目的は、貫通電極の微細化と表面電極の縮小化とを両立することができる半導体装置およびその製造方法を提供することである。
本発明の第２の目的は、ビアの開口端におけるビア絶縁膜のオーバーハング形状の発生をなくすか、発生してもその大きさを抑えることができる半導体装置およびその製造方法を提供することである。
本発明の第３の目的は、貫通電極中のＣｕの拡散を防止することができる半導体装置およびその製造方法を提供することである。
本発明の第４の目的は、半導体ウエハ上の複数の素子領域を一斉にエッチングすることによってビアを形成するときに、それぞれのビアにノッチが発生することを防止することができる半導体装置の製造方法を提供することである。
本発明の第５の目的は、半導体装置に貫通電極を高密度に設けることにより、小型化、大容量化および高機能化を実現することができる電子部品を提供することである。
上記第１および第２の目的を達成するための本発明の第１の局面に係る半導体装置は、表面および裏面を有する半導体基板と、前記半導体基板の前記表面に絶縁膜を介して設けられた表面電極と、前記裏面から前記表面まで前記半導体基板を貫通して前記表面電極に達するビアであって、前記半導体基板の表面部において内方に張り出した鍔部を含む周壁を有するビアと、前記ビアの前記周壁に形成されたビア絶縁膜と、前記ビアにおいて前記ビア絶縁膜の内側に埋め込まれ、前記表面電極に電気的に接続された貫通電極とを含み、前記ビア絶縁膜は、前記貫通電極との接触面が平坦となるように、前記鍔部と前記周壁の他の部分との段差を補う膜厚差を有している。
本発明の第１の局面に係る半導体装置は、表面および裏面を有する半導体基板の前記表面に、絶縁膜を介して表面電極を形成する工程と、前記半導体基板を前記裏面から選択的にエッチングし、前記半導体基板が貫通しないように前記表面近傍に達した時点で当該エッチングを停止することによって、底部が前記表面近傍に位置する凹部を形成する工程と、前記凹部の底壁および周壁に第１絶縁膜を形成する工程と、前記第１絶縁膜の前記底壁上の部分を選択的に除去する工程と、前記周壁に前記第１絶縁膜を残した状態で前記底壁に残っている前記半導体基板をエッチングすることによって、前記半導体基板を貫通するビアを形成し、同時に、前記半導体基板の表面部において前記第１絶縁膜の下方に残った部分を、前記ビアの周壁の鍔部として選択的に形成する工程と、前記第１絶縁膜および前記鍔部に跨るように、前記ビア内に第２絶縁膜を形成する工程と、前記第２絶縁膜の底部を選択的に除去する工程と、前記ビアに電極材料を充填することによって、前記表面電極に電気的に接続されるように貫通電極を形成する工程とを含む、本発明の第１の局面に係る半導体装置の製造方法により製造することができる。
この方法によれば、凹部の周壁に第１絶縁膜を残した状態で底壁に残っている半導体基板をエッチングすることによって、半導体基板を貫通するビアを形成する。そのため、第１絶縁膜よりも下方においては、第１絶縁膜の厚さ分、ビアの周壁が選択的に鍔部として内側に張り出す。そして、第１絶縁膜および鍔部に跨るように、ビア内に第２絶縁膜を形成する。これにより、ビア絶縁膜の貫通電極との接触面が平坦となるように、鍔部と周壁の他の部分との段差を補う膜厚差をビア絶縁膜に設けることができる。
ビアの内径が鍔部の位置において第１絶縁膜の厚さ分小さくなるので、表面電極に対する貫通電極の接触面積を小さくすることができる。そのため、ビアの形成位置が表面電極に対して多少ずれても、上記接触面積が小さいので、表面電極に対して貫通電極を確実にコンタクトさせることができる。
したがって、ビアを形成するときのパターニングの合わせ精度を考慮して、ビアの径よりも表面電極を常に大きく設計していた従来とは異なり、本発明によれば、表面電極を小さくしても、表面電極に対して貫通電極を確実にコンタクトさせることができるので、表面電極の大きさの自由度を広げることができる。
これにより、本発明の半導体装置では、貫通電極の微細化を行なう場合に、従来に比べて表面電極を縮小化できる。その結果、貫通電極を高密度に設けることができるので、小型、大容量および高機能の半導体装置を実現することができる。
また、表面電極の縮小化により、互いに隣り合う表面電極の間のスペースを広げることができるので、そのスペースを有効利用することができる。たとえば、配線等を当該スペースに敷設することができる。
また、従来のやり方では、貫通電極の容量を低減するためにビアの内面に比較的厚い絶縁膜を形成することがあった。しかしながら、ビアの絶縁膜を１回で厚くするのでは、絶縁膜のカバレッジの影響を受け、ビアの開口端においてオーバーハング形状が発生する可能性が高い。オーバーハング形状が形成されていると、ビアの内面にスパッタシード膜が形成され難いため、めっき法によってビアに貫通電極を形成する際、ボイドが発生し易くなる。
そこで、本発明の第１の局面に係る半導体装置の製造方法では、第１絶縁膜の形成工程および第２絶縁膜の形成工程の２段階の工程を経てビア絶縁膜を形成するので、ビアの開口端におけるビア絶縁膜のオーバーハング形状の発生をなくすか、発生してもその大きさを抑えることができる。その結果、貫通電極を形成する際のボイドの発生を防止することができる。さらに、第１絶縁膜および第２絶縁膜を適切な厚さに定めておけば、ビア絶縁膜全体としては十分な厚さになるので、貫通電極の容量を十分低減することもできる。
また、前記ビア絶縁膜は、前記ビアの前記周壁を覆う本体部および前記半導体基板の前記裏面を覆う裏面部を含み、前記本体部および前記裏面部は、前記ビアの内方に突出しないように前記ビアの開口形状に倣うように連続していることが好ましい。すなわち、ビア絶縁膜の本体部と裏面部とが交わる位置においてオーバーハング形状が発生していないことが好ましい。
オーバーハング形状の発生をより効果的に防止するためには、たとえば、本発明の第１の局面に係る半導体装置の製造方法において、前記第１絶縁膜を形成する工程は、前記凹部の前記周壁を覆う本体部および前記半導体基板の前記裏面を覆う裏面部を含む第１絶縁膜を形成する工程を含み、前記半導体基板の前記裏面近傍において、前記本体部および前記裏面部が前記凹部の内方に突出せずに連続するように前記第１絶縁膜を形成することが好ましい。具体的には、前記第１絶縁膜を形成する工程は、前記本体部の厚さが０．５μｍ〜１μｍとなるように前記第１絶縁膜を形成する工程を含むことが好ましい。ビア絶縁膜の最表層をなす第２絶縁膜の形成の前段階である第１絶縁膜の形成時にオーバーハング形状の発生を防止することによって、ビア絶縁膜の最終的な形状におけるオーバーハング形状の発生を効果的に防止することができる。
さらに、本発明の第１の局面に係る半導体装置の製造方法では、前記第１絶縁膜を選択的に除去する工程は、前記本体部と前記裏面部とが交わる前記第１絶縁膜の角部をテーパ形状に成形する工程を含むことが好ましい。この方法により、ビア絶縁膜の最終的な形状におけるオーバーハング形状の発生を、一層効果的に防止することができる。
また、前記ビアは、前記鍔部の内径が前記表面電極の径よりも小さく、前記周壁の他の部分の内径が前記表面電極の径よりも大きいことが好ましい。具体的には、前記ビアは、前記鍔部の内径が３μｍ〜９μｍであり、前記周壁の他の部分の内径が５μｍ〜１０μｍであることが好ましい。
また、前記ビア絶縁膜は、酸化シリコンの単層膜であってもよい。前記ビア絶縁膜は、前記周壁側から順に積層された第１酸化シリコン膜および第２酸化シリコン膜を含む積層膜であり、前記第１酸化シリコン膜は、前記周壁の前記鍔部を除く部分に形成され、厚さが前記段差と同じであり、前記第２酸化シリコン膜は、前記第１酸化シリコン膜および前記鍔部に跨るように形成されていてもよい。この構造は、本発明の第１の局面に係る半導体装置の製造方法において、前記第１絶縁膜および前記第２絶縁膜が酸化シリコン膜であることによって製造することができる。第１絶縁膜および第２絶縁膜の両方が酸化シリコン膜であれば、製造後の半導体装置においてビア絶縁膜は、第１絶縁膜および第２絶縁膜が一体化して酸化シリコンの単層膜になっている場合もあるし、第１絶縁膜および第２絶縁膜が完全に一体化せずに、見掛け上酸化シリコン膜が重なった積層膜になっている場合もある。
また、前記ビア絶縁膜は、前記周壁側から順に積層された酸化シリコン膜および窒化シリコン膜を含む積層膜であり、前記酸化シリコン膜は、前記周壁の前記鍔部を除く部分に形成され、厚さが前記段差と同じであり、前記窒化シリコン膜は、前記酸化シリコン膜および前記鍔部に跨るように形成されていることが好ましい。この場合、本発明の第１の局面に係る半導体装置は、前記ビア絶縁膜と前記貫通電極との間に配置されたバリア膜を含んでいてもよい。また、前記バリア膜は、タンタル膜であってもよい。この構造は、本発明の第１の局面に係る半導体装置の製造方法において、前記第１絶縁膜が酸化シリコン膜であり、前記第２絶縁膜が窒化シリコン膜であることによって製造することができる。また、バリア膜は、前記第２絶縁膜を選択的に除去した後、前記貫通電極の形成前に、前記ビア内に形成してもよい。
この構成によれば、貫通電極がＣｕからなる場合でも、ビア絶縁膜の最表層が窒化シリコン膜であるため、貫通電極中のＣｕの拡散をバリア膜だけで阻止できなくとも、当該窒化シリコン膜によって確実に阻止することができる。その結果、ビア絶縁膜の酸化シリコン膜および半導体基板に形成されたトランジスタ等の素子の劣化を抑制することができる。
また、本発明の第１の局面に係る半導体装置は、互いに隣り合う複数の前記表面電極の間に敷設された配線を含んでいてもよい。
また、前記表面電極は、層間絶縁膜を介して積層された多層電極を含んでいてもよい。
また、本発明の第１の局面に係る半導体装置は、前記貫通電極との間に前記表面電極が置かれるように前記貫通電極の直上位置に配置された、外部接続用の表面バンプを含んでいてもよいし、前記貫通電極の前記裏面側の端部に配置された、外部接続用の裏面バンプを含んでいてもよい。また、前記貫通電極は、円柱状に形成されていてもよい。また、前記半導体基板の前記表面は、複数の半導体素子が形成された素子形成面を含んでいてもよい。
上記第３の目的を達成するための第２の局面に係る半導体装置は、表面および裏面を有する半導体基板と、前記半導体基板の前記表面に絶縁膜を介して設けられた表面電極と、前記裏面から前記表面まで前記半導体基板を貫通して前記表面電極に達するビアと、前記ビアの周壁に形成され、前記周壁側から順に積層された酸化シリコン膜および窒化シリコン膜を含むビア絶縁膜と、前記ビアにおいて前記ビア絶縁膜の内側に埋め込まれ、前記表面電極に電気的に接続されたＣｕからなる貫通電極と、前記ビア絶縁膜と前記貫通電極との間に配置されたバリア膜とを含んでいてもよい。
前記第２の局面に係る半導体装置は、表面および裏面を有する半導体基板の前記表面に、絶縁膜を介して表面電極を形成する工程と、前記半導体基板を前記裏面から選択的にエッチングすることによって、前記半導体基板を貫通するビアを形成する工程と、前記ビアの周壁に、前記周壁側から順に積層された酸化シリコン膜および窒化シリコン膜を含むビア絶縁膜を形成する工程と、前記ビアにおいて前記ビア絶縁膜の内側にバリア膜を形成する工程と、前記ビアにＣｕからなる電極材料を充填することによって、前記表面電極に電気的に接続されるように貫通電極を形成する工程とを含む、本発明の第２の局面に係る半導体装置の製造方法によって製造することができる。
この構成によれば、ビア絶縁膜の最表層が窒化シリコン膜であるため、貫通電極中のＣｕの拡散をバリア膜だけで阻止できなくとも、当該窒化シリコン膜によって確実に阻止することができる。その結果、ビア絶縁膜の酸化シリコン膜および半導体基板に形成されたトランジスタ等の素子の劣化を抑制することができる。
また、前記第２の局面に係る半導体装置では、前記絶縁膜は、前記表面電極の裏面を露出させる開口を有し、前記ビア絶縁膜は、前記開口の内側に入り込んでいて、前記開口を区画する前記絶縁膜の縁部を覆っていてもよい。
また、前記第２の局面に係る半導体装置では、前記窒化シリコン膜は、前記絶縁膜の前記開口において前記酸化シリコン膜が露出しないように、前記ビアの前記周壁に倣って前記表面電極の前記裏面に至るまで形成されていることが好ましい。
この構造は、前記第２の局面に係る半導体装置の製造方法において、前記ビア内に前記酸化シリコン膜を形成し、当該酸化シリコン膜の底部を選択的に除去した後、前記窒化シリコン膜を前記酸化シリコン膜に積層する工程を実行することによって製造することができる。
たとえばバリア膜をスパッタで形成する場合、スパッタ法ではアスペクト比が比較的高くなるので、ビアの底部（表面電極近傍）ではバリア膜が薄くなり易い。そのため、バリア膜によるＣｕの拡散防止効果を期待できないかもしれない。このような場合でも、酸化シリコン膜や半導体基板の表面上の絶縁膜が露出しないように、窒化シリコン膜が表面電極の裏面に至るまで形成されていれば、バリア膜で阻止できなかったＣｕの拡散を確実に阻止することができる。
前記第２の局面に係る半導体装置では、前記酸化シリコン膜は、前記絶縁膜の前記開口において前記窒化シリコン膜側に回り込み、前記窒化シリコン膜の端部を被覆するオーバーラップ部を有していてもよい。
この構造は、前記第２の局面に係る半導体装置の製造方法において、前記ビア内に前記酸化シリコン膜および前記窒化シリコン膜を連続して形成した後、当該酸化シリコン膜および窒化シリコン膜の底部を選択的に連続して除去する工程を実行することによって製造することができる。
この方法によれば、酸化シリコン膜および窒化シリコン膜の形成、および酸化シリコン膜および窒化シリコン膜の選択的除去を、それぞれ連続して行うので、工程数を減らすことができる。その結果、製造効率を向上させることができる。
上記第５の目的を達成するための本発明の第１の局面に係る電子部品は、裏面に複数の外部端子を有するインタポーザと、前記インタポーザの表面に、前記表面が上方に向く姿勢で積層された本発明の半導体装置と、複数の裏面バンプを有し、当該裏面バンプが前記貫通電極に電気的に接続されるように前記半導体装置の前記表面に積層された第２半導体装置と、前記半導体装置および前記第２半導体装置を封止する樹脂パッケージとを含む。
この構成によれば、本発明の半導体装置が搭載されているので、当該半導体装置に貫通電極を高密度に設けることにより、小型化、大容量化および高機能化を実現することができる。
上記第４の目的を達成するための本発明の第３の局面に係る半導体装置の製造方法は、半導体装置が１つずつ形成される素子領域が複数配列された、表面および裏面を有する半導体ウエハにおいて、各前記素子領域の前記表面に絶縁膜を介して表面電極を形成する工程と、前記複数の素子領域を前記裏面から一斉に選択的にエッチングし、前記複数の素子領域のうち最もエッチングレートが速い第１素子領域が貫通し、残りの第２素子領域が貫通していない時点で当該エッチングを停止することによって、前記第１素子領域に第１ビアを形成し、同時に、前記第２素子領域に底部が前記表面近傍に位置する凹部を形成する工程と、前記第１ビア内および前記凹部内に第１絶縁膜を形成する工程と、前記第１ビアおよび前記凹部において前記第１絶縁膜の底部を選択的に除去する工程と、前記第１ビアおよび前記凹部の周壁に前記第１絶縁膜を残した状態で前記凹部の底壁に残っている前記半導体ウエハをエッチングすることによって、前記第２素子領域を貫通する第２ビアを形成する工程と、前記第１ビア内および前記第２ビア内に第２絶縁膜を形成する工程と、前記第１ビアおよび前記第２ビアにおいて前記第２絶縁膜の底部を選択的に除去する工程と、前記第１ビアおよび前記第２ビアに電極材料を充填することによって、前記表面電極に電気的に接続されるように貫通電極を形成する工程とを含む。
この方法によれば、第２素子領域に形成された凹部をさらにエッチングして第２ビアを形成する際、第１素子領域の第１ビアの周壁が第１絶縁膜で保護されている。そのため、第２ビアの形成時、第１ビアの下方部がオーバーエッチングされても、そのエッチングが横方向に進行することを第１絶縁膜で防止することができる。その結果、第１ビアおよび第２ビアそれぞれにノッチが発生することを防止することができるので、各ビアの内面にスパッタシード膜を良好に形成することができる。よって、めっき法によってビアに貫通電極を形成する際のボイドの発生を防止できるので、貫通電極の歩留まりが向上する。また、第２絶縁膜を良好に形成することもできるので、貫通電極の絶縁性を確実に確保することもできる。
図１は、本発明の一実施形態に係る電子部品の模式的な断面図である。 図２は、図１の電子部品のシステム構成を模式的に示すブロック図である。 図３は、図１のＳｉインタポーザおよび演算チップにおける貫通電極のレイアウト図である。 図４は、図１の演算チップ（第１実施形態）の構造を説明するための模式的な断面図である。 図５Ａは、図４の演算チップの製造工程の一部を示す図である。 図５Ｂは、図５Ａの次の工程を示す図である。 図５Ｃは、図５Ｂの次の工程を示す図である。 図５Ｄは、図５Ｃの次の工程を示す図である。 図５Ｅは、図５Ｄの次の工程を示す図である。 図５Ｆは、図５Ｅの次の工程を示す図である。 図５Ｇは、図５Ｆの次の工程を示す図である。 図５Ｈは、図５Ｇの次の工程を示す図である。 図５Ｉは、図５Ｈの次の工程を示す図である。 図５Ｊは、図５Ｉの次の工程を示す図である。 図５Ｋは、図５Ｊの次の工程を示す図である。 図５Ｌは、図５Ｋの次の工程を示す図である。 図５Ｍは、図５Ｌの次の工程を示す図である。 図５Ｎは、図５Ｍの次の工程を示す図である。 図６は、図１の演算チップ（第２実施形態）の構造を説明するための模式的な断面図である。 図７Ａは、図６の演算チップの製造工程の一部を示す図である。 図７Ｂは、図７Ａの次の工程を示す図である。 図７Ｃは、図７Ｂの次の工程を示す図である。 図７Ｄは、図７Ｃの次の工程を示す図である。 図７Ｅは、図７Ｄの次の工程を示す図である。 図７Ｆは、図７Ｅの次の工程を示す図である。 図７Ｇは、図７Ｆの次の工程を示す図である。 図７Ｈは、図７Ｇの次の工程を示す図である。 図７Ｉは、図７Ｈの次の工程を示す図である。 図７Ｊは、図７Ｉの次の工程を示す図である。 図７Ｋは、図７Ｊの次の工程を示す図である。 図７Ｌは、図７Ｋの次の工程を示す図である。 図７Ｍは、図７Ｌの次の工程を示す図である。 図７Ｎは、図７Ｍの次の工程を示す図である。 図８は、図１の演算チップ（第１参考形態）の構造を説明するための模式的な断面図である。 図９Ａは、図８の演算チップの製造工程の一部を示す図である。 図９Ｂは、図９Ａの次の工程を示す図である。 図９Ｃは、図９Ｂの次の工程を示す図である。 図９Ｄは、図９Ｃの次の工程を示す図である。 図９Ｅは、図９Ｄの次の工程を示す図である。 図９Ｆは、図９Ｅの次の工程を示す図である。 図９Ｇは、図９Ｆの次の工程を示す図である。 図９Ｈは、図９Ｇの次の工程を示す図である。 図９Ｉは、図９Ｈの次の工程を示す図である。 図９Ｊは、図９Ｉの次の工程を示す図である。 図９Ｋは、図９Ｊの次の工程を示す図である。 図９Ｌは、図９Ｋの次の工程を示す図である。 図１０は、図１の演算チップ（第２参考形態）の構造を説明するための模式的な断面図である。 図１１Ａは、図１０の演算チップの製造工程の一部を示す図である。 図１１Ｂは、図１１Ａの次の工程を示す図である。 図１１Ｃは、図１１Ｂの次の工程を示す図である。 図１１Ｄは、図１１Ｃの次の工程を示す図である。 図１１Ｅは、図１１Ｄの次の工程を示す図である。 図１１Ｆは、図１１Ｅの次の工程を示す図である。 図１１Ｇは、図１１Ｆの次の工程を示す図である。 図１１Ｈは、図１１Ｇの次の工程を示す図である。 図１１Ｉは、図１１Ｈの次の工程を示す図である。 図１１Ｊは、図１１Ｉの次の工程を示す図である。 図１１Ｋは、図１１Ｊの次の工程を示す図である。 図１１Ｌは、図１１Ｋの次の工程を示す図である。 図１１Ｍは、図１１Ｌの次の工程を示す図である。 図１２は、図１の演算チップ（第３実施形態）の製造に用いられる半導体ウエハの模式的な平面図である。 図１３は、図１の演算チップ（第３実施形態）の構造を説明するための模式的な断面図である。 図１４Ａは、図１３の演算チップの製造工程の一部を示す図である。 図１４Ｂは、図１４Ａの次の工程を示す図である。 図１４Ｃは、図１４Ｂの次の工程を示す図である。 図１４Ｄは、図１４Ｃの次の工程を示す図である。 図１４Ｅは、図１４Ｄの次の工程を示す図である。 図１４Ｆは、図１４Ｅの次の工程を示す図である。 図１４Ｇは、図１４Ｆの次の工程を示す図である。 図１４Ｈは、図１４Ｇの次の工程を示す図である。 図１４Ｉは、図１４Ｈの次の工程を示す図である。 図１４Ｊは、図１４Ｉの次の工程を示す図である。 図１４Ｋは、図１４Ｊの次の工程を示す図である。 図１４Ｌは、図１４Ｋの次の工程を示す図である。 図１４Ｍは、図１４Ｌの次の工程を示す図である。 図１４Ｎは、図１４Ｍの次の工程を示す図である。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
＜電子部品の構造＞
図１は、本発明の一実施形態に係る電子部品１の模式的な断面図である。図２は、図１の電子部品１のシステム構成を模式的に示すブロック図である。
電子部品１は、樹脂インタポーザ２と、樹脂インタポーザ２の表面３から順に積層された演算チップ４、Ｓｉインタポーザ５およびメモリチップ６と、樹脂パッケージ７とを含み、内部に電源系配線８および信号系配線９が組み込まれている。なお、演算チップ４、Ｓｉインタポーザ５およびメモリチップ６は、樹脂インタポーザ２の表面３に積層された複数の半導体装置の一例であり、これに限るものではない。
樹脂インタポーザ２は、樹脂製（たとえば、エポキシ樹脂）基板からなり、その表面３に演算チップ４等が積層され、その裏面１０に複数の外部端子１１が形成されている。樹脂インタポーザ２のサイズは、１４ｍｍ角であり、たとえば、１０ｍｍ角〜１５ｍｍ角であってもよい。樹脂インタポーザ２の厚さは、０．７ｍｍであり、たとえば、０．６ｍｍ〜０．７ｍｍであってもよい。
外部端子１１は、実装基板（プリント配線板）上のランド（電極）との電気接続用の端子である。外部端子１１は、たとえば、半田などの金属材料を用いてボール状に形成されており、たとえば、互いに間隔を空けて行列状に配置されている。各外部端子１１は、樹脂インタポーザ２の表面３と裏面１０との間を貫通する導電性のビア（図示せず）を介して、演算チップ４の裏面バンプ１９（後述）に電気的に接続されている。
演算チップ４、Ｓｉインタポーザ５およびメモリチップ６は、互いに同じ大きさで形成されており、互いに側面が揃うように整って積層されている。これらのチップのサイズは、１０ｍｍ角であり、たとえば、６ｍｍ角〜１０ｍｍ角であってもよい。樹脂インタポーザ２よりも小さく、チップの厚さは、０．０５ｍｍであり、たとえば、０．０４ｍｍ〜０．０６ｍｍであってもよい。
これら複数の半導体チップ４〜６のうち、最上層の第２半導体装置としてのメモリチップ６と樹脂インタポーザ２との間にある半導体装置としての演算チップ４には、図２に示すように、論理（Logic）・制御回路１２が組み込まれている。論理・制御回路１２には、電子部品１の電源系配線８および信号系配線９が接続されている。また、演算チップ４には、その表面１３に当該論理・制御回路１２を構成するトランジスタ（たとえばＣＭＯＳトランジスタ）、ダイオード、抵抗、キャパシタなどの複数の半導体素子が形成されている。つまり、演算チップ４では、メモリチップ６に対向する表面１３が素子形成面であり、この素子形成面１３が上方に向く姿勢で演算チップ４が樹脂インタポーザ２に積層されている。
また、演算チップ４および半導体装置としてのＳｉインタポーザ５には、それぞれ表面１３，１５と裏面１４，１６との間を貫通する複数の貫通電極１７，１８が形成されており、各貫通電極１７，１８の裏面１４，１６側の端部に１つずつ裏面バンプ１９，２０が設けられている。裏面バンプ１９，２０は、たとえば、半田などの金属材料を用いてボール状に形成されている。また、演算チップ４の裏面バンプ１９は、表面１３上の半導体素子に電気的に接続されている。
一方、最上層のメモリチップ６には、メモリセルアレイ２１（この実施形態では、ＳＲＡＭ：Static Random Access Memoryのセルアレイ）および制御回路２２が組み込まれており、これらの回路２１，２２には、電子部品１の電源系配線８および信号系配線９が接続されている。具体的には、制御回路２２は電源系配線８によりメモリセルアレイ２１に接続されており、メモリセルアレイ２１は信号系配線９により演算チップ４の論理・制御回路１２に接続されている。また、メモリチップ６には、その裏面２３に当該メモリセルアレイ２１および制御回路２２を構成するトランジスタ、ダイオード、抵抗、キャパシタなどの複数の半導体素子が形成されている。つまり、メモリチップ６では、演算チップ４に対向する裏面２３が素子形成面であり、この素子形成面２３が下方に向く姿勢でメモリチップ６が樹脂インタポーザ２に積層されている。また、メモリチップ６には、その裏面２３に複数の裏面バンプ２４が設けられている。裏面バンプ２４は、たとえば、半田などの金属材料を用いてボール状に形成されている。この裏面バンプ２４は、裏面２３上の半導体素子に電気的に接続されている。
そして、メモリチップ６の裏面バンプ２４は、Ｓｉインタポーザ５の貫通電極１８および裏面バンプ２０により中継されて、ピッチの異なる演算チップ４の貫通電極１７および裏面バンプ１９に電気的に接続されている。これにより、積層配置された複数の半導体チップが互いに電気的に接続され、樹脂インタポーザ２の外部端子１１に電気的に接続されることとなる。
なお、この実施形態では、演算チップ４とメモリチップ６との端子ピッチが互いに異なるので、これらの間に電気的な中継を担うＳｉインタポーザ５を配置しているが、当該端子ピッチが全く同じである場合には、Ｓｉインタポーザ５は省略されていてもよい。
樹脂パッケージ７（たとえば、エポキシ樹脂）は、樹脂インタポーザ２の裏面１０を露出させるように、樹脂インタポーザ２の表面３側のみを封止しており、演算チップ４、Ｓｉインタポーザ５およびメモリチップ６が露出しないようにこれらのチップの全体を覆っている。また、樹脂パッケージ７は、その側面が樹脂インタポーザ２の側面と面一に揃うように形成されている。
図３は、図１のＳｉインタポーザ５および演算チップ４における貫通電極１７，１８のレイアウト図である。
図１で示したように、この実施形態では、積層配置された複数の半導体チップ４〜６のうち、演算チップ４およびＳｉインタポーザ５それぞれに貫通電極１７，１８が設けられている。
演算チップ４では、たとえば、複数列（この実施形態では、２列）に整列した貫通電極１７が、演算チップ４の中央部２５を取り囲む周縁部２６に沿って環状に設けられている。なお、演算チップ４の貫通電極１７は、たとえば、それぞれが不規則にランダムに配置され、全体として演算チップ４の周縁部２６に沿った環状に設けられていてもよい。
これにより、演算チップ４は、貫通電極１７を利用して、メモリチップ６に電力および電気信号を送ることができる。つまり、演算チップ４の貫通電極１７が電子部品１の電源系配線８および信号系配線９を形成し、当該配線８，９により電力および信号が送られる。
一方、Ｓｉインタポーザ５では、たとえば、単列の貫通電極１８が、Ｓｉインタポーザ５の中央部２７を取り囲む周縁部２８に沿って環状に設けられているとともに（以下、これらの貫通電極１８を周縁部２８の貫通電極１８ということがある。）、当該周縁部２８に取り囲まれた中央部２７に、複数の貫通電極１８を１つの群として、複数の群が行列状に配置されている（以下、これらの貫通電極１８を中央部２７の貫通電極１８ということがある。）。
周縁部２８の各貫通電極１８は、この実施形態では、それぞれ演算チップ４の各貫通電極１７と同一直線上に配置されるように、演算チップ４の各貫通電極１７の直上に配置されている。
中央部２７の貫通電極１８の各群では、行列状に配置された複数の貫通電極１８を１つのブロックとして、複数のブロックが設けられている。具体的には、この実施形態では、８つの群が２行４列（２×４）の行列状に配置されており、各群では、４行６４列（４×６４）の貫通電極１８を１ブロックとして２ブロック、つまり１つの群当たり合計５１２個の貫通電極１８が設けられている。この群が８群あるので、Ｓｉインタポーザ５全体では、４０９６個（５１２個×８群）の貫通電極１８が設けられている。
これにより、Ｓｉインタポーザ５は、たとえば、中央部２７の貫通電極１８を利用して、演算チップ４（たとえば、論理・制御回路１２）とメモリチップ６（たとえば、メモリセルアレイ２１）との間に中央部２７の貫通電極１８の数のビット数（この実施形態では、４０９６ビット）の電気信号を中継することができる。つまり、Ｓｉインタポーザ５の中央部２７の貫通電極１８が電子部品１の信号系配線９を形成し、当該配線９により電気信号が双方向に送受信される。なお、貫通電極１８の配置や数は、本発明の一例に過ぎず、それぞれの電子部品１の設計に合わせて適宜変更することができる。たとえば、１ブロック２５６個の貫通電極１８は、８行３２列（８×３２）の行列状に配置されていてもよい。
また、Ｓｉインタポーザ５は、たとえば、周縁部２８の貫通電極１８を利用して、演算チップ４からメモリチップ６（たとえば、制御回路２２）へと送られる電力および電気信号を中継することができる。つまり、Ｓｉインタポーザ５の周縁部２８の貫通電極１８が電子部品１の電源系配線８および信号系配線９を形成し、当該配線８，９により電力および電気信号が送られる。
次に、図１の演算チップ４の構造を、５つの実施形態を例に挙げて説明する。
＜第１実施形態＞
図４は、図１の演算チップ（第１実施形態）の構造を説明するための模式的な断面図である。
演算チップ４は、演算チップ４の本体をなす半導体基板としてのＳｉ基板２９と、ゲート絶縁膜３０と、層間絶縁膜３１と、表面電極としての表面パッド３３と、パッド間配線３４と、ビア４２と、ビア絶縁膜３５と、貫通電極１７と、表面バンプ３６と、裏面バンプ１９とを含む。
Ｓｉ基板２９は、たとえば、厚さ３０μｍ〜５０μｍの基板であり、その表面１３（素子形成面）に、ゲート絶縁膜３０および複数（この実施形態では、２層）の層間絶縁膜３１がこの順に積層されている。ゲート絶縁膜３０は、当該表面１３に形成されたトランジスタ（図示せず）が有するゲート絶縁膜３０と一体な膜であり、当該トランジスタとの間で共有されている。また、ゲート絶縁膜３０には、表面パッド３３の裏面を露出させる開口３２を有している。
表面パッド３３は、アルミニウム（Ａｌ）からなり、ゲート絶縁膜３０、およびゲート絶縁膜３０と最上層の層間絶縁膜（第２層間絶縁膜３８）の間の層間絶縁膜（第１層間絶縁膜３７）それぞれの上に積層された多層パッド構造を有している。
この実施形態では、表面パッド３３は、２層パッド構造を有しており、ゲート絶縁膜３０上に形成された下側パッド３９と、第１層間絶縁膜３７上に形成された上側パッド４０とを含み、互いに上下に重なり合う下側パッド３９と上側パッド４０との間は、第１層間絶縁膜３７を貫通する複数の導電性のビア４１を介して電気的に接続されている。表面パッド３３の層構造は、２層構造に限らず、たとえば、３層構造、４層構造、５層構造、それ以上の層構造であってもよい。また、表面パッド３３の材料は、銅（Ｃｕ）などの他の金属材料であってもよい。
表面パッド３３は、各絶縁膜３０，３７上において、ゲート絶縁膜３０の開口３２を塞ぐように当該開口３２に対向して形成されている。各表面パッド３３は、ゲート絶縁膜３０の開口３２の径よりも大きな径Ｗ１を有している。
また、第１層間絶縁膜３７上において、互いに隣り合う上側パッド４０の間には、複数のパッド間配線３４が選択的に敷設されている。パッド間配線３４は、ゲート絶縁膜３０上の下側パッド３９の間に敷設されていてもよい。
ビア４２は、裏面１４から表面１３までＳｉ基板２９を貫通して表面パッド３３に達している。ビア４２の形状は、たとえば、円柱状である。このビア４２は、Ｓｉ基板２９の表面部（表面１３の近傍）において内方に張り出した鍔部４３を含む周壁４４を有している。鍔部４３は、Ｓｉ基板２９の表面１３を形成している。鍔部４３が形成されていることによって、周壁４４には、鍔部４３と周壁４４の他の部分との間に段差Ｓ（高低差）が形成されている。ビア４２において、鍔部４３の内径Ｗ２は表面パッド３３の径Ｗ１よりも小さく、周壁４４の他の部分の内径Ｗ３は表面パッド３３の径Ｗ１よりも大きくなっている。具体的には、鍔部４３の内径Ｗ２は、段差Ｓが０．５μｍのとき４μｍ〜９μｍであり、段差Ｓが１．０μｍのとき３μｍ〜８μｍであることが好ましい。また、周壁４４の他の部分の内径Ｗ３は５μｍ〜１０μｍであることが好ましい。
ビア絶縁膜３５は、酸化シリコンの単層膜からなり、ビア４２の周壁４４およびＳｉ基板２９の裏面１４全域に設けられている。この実施形態では、ビア絶縁膜３５は、ビア４２の鍔部４３を覆うボトム部４７、周壁４４の他の部分（鍔部４３以外の部分）を覆う本体部４８およびＳｉ基板２９の裏面１４を覆う裏面部４９を含む。ビア絶縁膜３５のボトム部４７、本体部４８および裏面部４９は、互いに一体的に形成されている。また、本体部４８および裏面部４９は、ビア４２の内方に突出しないようにビア４２の開口形状に倣うように連続している。つまり、この実施形態では、本体部４８と裏面部４９との境界にオーバーハング形状が形成されていない。なお、Ｓｉ基板２９の裏面１４と裏面部４９との間には、絶縁膜４５（たとえば、酸化シリコン膜）が介在してもよい。絶縁膜４５は、Ｓｉ基板２９にビア４２を形成するときのハードマスクとして用いられたものである。
また、ビア絶縁膜３５は、本体部４８およびボトム部４７が、裏面部４９に比べて薄く形成されている。さらに、本体部４８ボトム部４７には、これらと貫通電極１７との接触面が平坦となるように、つまり、本体部４８とボトム部４７との境界に段差Ｓに応じた段差が生じないように、段差Ｓを補う膜厚差が設けられている。本体部４８、ボトム部４７および裏面部４９の具体的な厚さは、たとえば、本体部４８の厚さが１μｍ〜２μｍであり、ボトム部４７の厚さが０．５μｍ〜１μｍであり、裏面部４９の厚さが３μｍ〜５μｍである。したがって、本体部４８とボトム部４７との間には、０．５μｍ〜１μｍ程度の膜厚差が設けられている。
貫通電極１７は、銅（Ｃｕ）からなり、ビア４２においてビア絶縁膜３５の内側に埋め込まれている。これにより、貫通電極１７は、Ｓｉ基板２９のゲート絶縁膜３０の開口３２を通過して表面パッド３３（下側パッド３９）に達しており、表面パッド３３に電気的に接続されている。また、貫通電極１７の形状は、ビア４２と同じ円柱状である。これにより、貫通電極１７および表面パッド３３は、Ｓｉ基板２９の厚さ方向に同一直線上に並んでいる。
なお、貫通電極１７とビア絶縁膜３５との間には、たとえばタンタル（Ｔａ）からなるバリア膜（図示せず）が形成されていてもよい。また、貫通電極１７および表面パッド３３は、必ずしも同一直線上に並んでいる必要はなく、たとえば、表面パッド３３は、貫通電極１７のＳｉ基板２９の表面１３側端部から再配線等を引き回すことにより、平面視において貫通電極１７から離れた位置に配置されていてもよい。
表面バンプ３６は、第２層間絶縁膜３８上において、貫通電極１７との間に表面パッド３３が置かれるように、貫通電極１７の直上位置に１つずつ配置されている。各表面バンプ３６は、互いに上下に重なり合う上側パッド４０に対して、第２層間絶縁膜３８を貫通する導電性のビア５０を介して電気的に接続されている。また、各表面バンプ３６は、演算チップ４上にＳｉインタポーザ５を積層した状態において、たとえば、Ｓｉインタポーザ５の裏面バンプ２０（図１参照）と接続される。
裏面バンプ１９は、前述のように、各貫通電極１７の裏面１４側の端部に１つずつ設けられている。
以上説明した鍔部４３を含む周壁４４を有する演算チップ４の構成は、この実施形態では、貫通電極１８が形成された半導体基板（Ｓｉ基板）であるＳｉインタポーザ５にも採用されている。
図５Ａ〜図５Ｎは、図４の演算チップ４の製造工程の一部を工程順に示す図である。
演算チップ４を製造するには、まず、図示は省略するが、公知の方法により、Ｓｉ基板２９の表面１３に対してイオン注入（たとえば、ｎ型イオン、ｐ型イオン）することにより、半導体素子を構成する不純物領域が形成される。
次に、図５Ａに示すように、熱酸化法によりゲート絶縁膜３０を形成する。その後、スパッタ、フォトリソグラフィ、ＣＶＤ等の公知の半導体装置の製造技術により、ゲート絶縁膜３０上に、下側パッド３９、第１層間絶縁膜３７、ビア４１、上側パッド４０およびパッド間配線３４、第２層間絶縁膜３８、ビア５０および表面バンプ３６を順に形成する。
次に、図５Ｂに示すように、Ｓｉ基板２９の表面１３側に、接着剤５２を介してガラス基板５３（支持体）を貼り付ける。
次に、図５Ｃに示すように、たとえば、グラインダなどを用いて、Ｓｉ基板２９を裏面１４側から研削して（バックグラインド）、Ｓｉ基板２９を薄化する。この実施形態では、７００μｍ以上のＳｉ基板２９が３０μｍ〜５０μｍになるまで研削する。
次に、図５Ｄに示すように、Ｓｉ基板２９の裏面１４に、貫通電極１７を形成すべき領域に選択的に開口５５を有するハードマスク５４（たとえば、酸化シリコン膜）を形成する。
次に、図５Ｅに示すように、ハードマスク５４を介してＳｉ基板２９にエッチングガス（たとえば、ＳＦ６／Ｏ２など）を供給して、Ｓｉ基板２９を裏面１４側からドライエッチングする。このエッチングは、Ｓｉ基板２９が貫通しないように表面１３近傍に達した時点で停止する。たとえば、薄化後のＳｉ基板２９の厚さに対して１０〜１５％程度の厚さのＳｉが残るようにする。薄化後のＳｉ基板２９が３０μｍ〜５０μｍ厚の場合、５μｍ程度の厚さのＳｉが残るようにする。エッチング停止位置の制御は、たとえば、エッチング開始からの経過時間に準じて行うことができる。このエッチングによって、底部が表面１３近傍に位置する凹部４６が形成される。なお、Ｓｉ基板２９の半導体ウエハの面内においてエッチングレートが互いに異なる複数の素子領域（たとえば、後述する第１素子領域７７および第２素子領域７８）が存在する場合は、最もエッチングレートが早い素子領域に、底部が表面１３近傍に位置する凹部４６が形成された時点でエッチングを停止すればよい。つまり、図５Ｅに示す工程では、半導体ウエハの面内において、エッチングによって貫通する素子領域はないこととなる。
次に、図５Ｆに示すように、凹部４６を形成したときのハードマスク５４を絶縁膜４５として残した状態で、ＰＥＣＶＤ法により、凹部４６の内面（底壁および周壁）およびＳｉ基板２９の裏面１４に、第１絶縁膜５１を形成する。第１絶縁膜５１は、たとえば、酸化シリコンからなる。この工程では、Ｓｉ基板２９の裏面１４近傍において、凹部４６の周壁を覆う本体部５６およびＳｉ基板２９の裏面１４を覆う裏面部５７が、凹部４６の内方に突出せずに連続するように第１絶縁膜５１を形成する。たとえば、本体部５６の厚さが０．５〜１μｍとなるように第１絶縁膜５１を形成することが好ましい。この際、ＰＥＣＶＤのカバレッジの影響により、本体部５６および裏面部５７、さらには凹部４６の底壁部分および底壁のエッジ部分の膜厚に差が生じる。膜厚差は、一般的には、裏面部５７＞本体部５６＞底壁部分＞エッジ部分である。したがって、０．５μｍ〜１μｍ厚の本体部５６を形成した場合には、裏面部５７の厚さは２μｍ〜３μｍとなる。
図５Ｆの工程のように、ビア絶縁膜３５の最表層をなす第２絶縁膜５８（後述）の形成の前段階である第１絶縁膜５１の形成時に、第１絶縁膜５１を比較的薄く形成してオーバーハング形状の発生を防止することによって、ビア絶縁膜３５の最終的な形状におけるオーバーハング形状の発生を効果的に防止することができる。
次に、図５Ｇに示すように、エッチバックにより、第１絶縁膜５１の凹部４６の底壁上の部分を選択的に除去する。これにより、凹部４６の底壁が露出する。
次に、図５Ｈに示すように、凹部４６の周壁に第１絶縁膜５１を残した状態で、凹部４６の底壁に残っているＳｉ基板２９をエッチングする。エッチングは、ゲート絶縁膜３０に達するまで続ける。これにより、Ｓｉ基板２９を貫通するビア４２が形成され、同時に、Ｓｉ基板２９の表面部において第１絶縁膜５１の下方に残った部分が、ビア４２の周壁４４の鍔部４３として選択的に形成される。この工程では、第１絶縁膜５１の本体部５６と裏面部５７とが交わる第１絶縁膜５１の角部を、上方へ向かって広がるテーパ形状に成形することが好ましい。第１絶縁膜５１の角部をテーパ形状にしておけば、ビア絶縁膜３５の最終的な形状におけるオーバーハング形状の発生を、一層効果的に防止することができる。
次に、図５Ｉに示すように、ＰＥＣＶＤ法により、ビア４２の内面（底壁および周壁４４）およびＳｉ基板２９の裏面１４全域に第２絶縁膜５８を形成する。これにより、第１絶縁膜５１および第２絶縁膜５８からなるビア絶縁膜３５が形成される。
ここで、鍔部４３は、第１絶縁膜５１の直下に残ったＳｉがビア４２を形成するときのエッチングによって除去されずに形成されたものである。そのため、第１絶縁膜５１の厚さは段差Ｓと同じとなる。したがって、第２絶縁膜５８の形成段階では、第１絶縁膜５１の表面と鍔部４３との境界には段差が形成されておらず、これらは滑らかに連続した面を形成している。つまり、第１絶縁膜５１により、鍔部４３と周壁４４の他の部分との段差を補うことができる。そして、第２絶縁膜５８は、前述のように互いに滑らかに連続する第１絶縁膜５１の表面および鍔部４３に跨るように形成されるので、その表面はビア４２の開口端から底部に至るまで段差のない平坦な面となる。
また、この実施形態では、第２絶縁膜５８は、たとえば、酸化シリコンからなる。すなわち、第１絶縁膜５１および第２絶縁膜５８の両方が酸化シリコン膜であるため、製造後の演算チップ４においてビア絶縁膜３５は、図４や図５Ｊ以降の図に示すように、第１絶縁膜５１および第２絶縁膜５８が一体化した酸化シリコンの単層膜となる。なお、第１絶縁膜５１および第２絶縁膜５８の両方が酸化シリコン膜であっても、第１絶縁膜５１および第２絶縁膜５８が完全に一体化せずに、見掛け上酸化シリコン膜が重なった積層膜になる場合もある。
また、第２絶縁膜５８は、第１絶縁膜５１の厚さ以上の厚さで形成することが好ましい。第２絶縁膜５８を厚くすることによって、第２絶縁膜５８において特に薄くなるビア４２のエッジ部分に、十分な強度と耐圧を備えた絶縁膜を形成することができる。一方、第１絶縁膜５１における凹部４６のエッジ部分は非常に薄くなっていても、第２絶縁膜５８の形成時に補強されるため、最終形態においても残る第２絶縁膜５８のエッジ部分とは異なり、特に問題ならない。
次に、図５Ｊに示すように、エッチバックにより、ビア絶縁膜３５の底壁上の部分および当該部分の下方のゲート絶縁膜３０を選択的に除去する。これにより、ゲート絶縁膜３０の開口３２から表面パッド（下側パッド３９）を露出させる。
次に、図５Ｋに示すように、ビア絶縁膜３５の表面にシード膜（たとえば、Ｔｉ／Ｃｕの積層膜）をスパッタした後、電解めっきにより、当該シード膜からＣｕをめっき成長させる。これにより、ビア４２におけるビア絶縁膜３５の内側にＣｕ（電極材料）が充填され、表面パッド３３に電気的に接続された貫通電極１７が形成される。
次に、図５Ｌに示すように、研磨面がビア絶縁膜３５の裏面部４９と面一に揃うまで、貫通電極１７の余分な部分（ビア４２外の部分）をＣＭＰ（Chemical Mechanical Polishing）法により研磨して除去する。
その後、図５Ｍに示すように、各貫通電極１７に１つずつ裏面バンプ１９を形成し、図５Ｎに示すように、Ｓｉ基板２９をガラス基板５３から取り外すことにより、図４の演算チップ４が得られる。
以上、この実施形態によれば、ビア４２の内径が鍔部４３の位置において第１絶縁膜５１の厚さ分小さくなるので、表面パッド３３に対する貫通電極１７の接触面積を小さくすることができる。そのため、ビア４２の形成位置が表面パッド３３に対して多少ずれても、上記接触面積が小さいので、表面パッド３３に対して貫通電極１７を確実にコンタクトさせることができる。
したがって、ビア４２を形成するときのパターニングの合わせ精度を考慮して、ビア４２の径よりも表面パッド３３を常に大きく設計していた従来とは異なり、演算チップ４によれば、表面パッド３３を小さくしても、表面パッド３３に対して貫通電極１７を確実にコンタクトさせることができるので、表面パッド３３の大きさの自由度を広げることができる。
これにより、演算チップ４では、貫通電極１７の微細化を行なう場合に、従来に比べて表面パッド３３を縮小化できる。その結果、貫通電極１７を高密度に設けることができるので、小型、大容量および高機能の半導体チップを実現することができる。
また、表面パッド３３の縮小化により、互いに隣り合う表面パッド３３の間のスペースを広げることができるので、そのスペースを有効利用して、パッド間配線３４を敷設することができる。
また、従来のやり方では、貫通電極１７の容量を低減するためにビア４２の内面に比較的厚い絶縁膜を形成することがあった。しかしながら、ビア４２の絶縁膜を１回で厚くするのでは、絶縁膜のカバレッジの影響を受け、ビア４２の裏面１４側の開口端においてオーバーハング形状が発生する可能性が高い。オーバーハング形状が形成されていると、ビア４２の内面にスパッタシード膜が形成され難いため、めっき法によってビア４２に貫通電極１７を形成する際、ボイドが発生し易くなる。
そこで、この実施形態では、第１絶縁膜５１の形成工程および第２絶縁膜５８の形成工程の２段階の工程を経てビア絶縁膜３５を形成するので、ビア４２の開口端におけるビア絶縁膜３５のオーバーハング形状の発生をなくすか、発生してもその大きさを抑えることができる。その結果、貫通電極１７を形成する際のボイドの発生を防止することができる。さらに、第１絶縁膜５１および第２絶縁膜５８を適切な厚さに定めておけば、ビア絶縁膜３５全体としては十分な厚さになるので、貫通電極１７の容量を十分低減することもできる。
そして、図１の電子部品１によれば、上記した演算チップ４およびＳｉインタポーザ５が搭載されているので、演算チップ４およびＳｉインタポーザ５に貫通電極１７を高密度に設けることにより、小型化、大容量化および高機能化を実現することができる。
＜第２実施形態＞
図６は、図１の演算チップ（第２実施形態）の構造を説明するための模式的な断面図である。図６において、前述の図４に示された各部と対応する部分には同一の参照符号を付して示す。
前述の第１の実施形態では、ビア絶縁膜３５は、酸化シリコンの単層膜からなっていたが、この第２の実施形態の演算チップ５９では、ビア絶縁膜６０は、周壁４４側から順に積層された酸化シリコン膜６１および窒化シリコン膜６２を含む積層膜である。酸化シリコン膜６１は、周壁４４の鍔部４３を除く部分に形成され、厚さが段差Ｓと同じである。一方、窒化シリコン膜６２は、酸化シリコン膜６１および鍔部４３に跨るように形成されている。
また、ビア絶縁膜６０と貫通電極１７との間にバリア膜６３が配置されている。バリア膜６３は、たとえば、タンタル膜である。
その他の構成は、前述の第１の実施形態の演算チップ４と同様である。
図７Ａ〜図７Ｎは、図６の演算チップ５９の製造工程の一部を工程順に示す図である。
図７Ａ〜図７Ｈに示すように、図５Ａ〜図５Ｈと同様に、凹部４６の底壁に残っているＳｉ基板２９をエッチングする工程までを実行する。なお、図７Ｆの工程（図５Ｆと同様の工程）で形成される第１絶縁膜は、酸化シリコン膜６１である。
次に、図７Ｉに示すように、ＰＥＣＶＤ法により、ビア４２の内面（底壁および周壁４４）およびＳｉ基板２９の裏面１４全域に窒化シリコン膜６２を形成する。これにより、酸化シリコン膜６１および窒化シリコン膜６２からなるビア絶縁膜６０が形成される。窒化シリコン膜６２の厚さ等は、前述の第２絶縁膜５８と同様である。
次に、図７Ｊに示すように、エッチバックにより、窒化シリコン膜６２の底壁上の部分および当該部分の下方のゲート絶縁膜３０を選択的に除去する。これにより、ゲート絶縁膜３０の開口３２から表面パッド（下側パッド３９）を露出させる。
次に、図７Ｋに示すように、ビア絶縁膜６０の表面にバリア膜６３を形成した後、シード膜（たとえば、Ｔｉ／Ｃｕの積層膜）をスパッタする。その後、電解めっきにより、当該シード膜からＣｕをめっき成長させる。これにより、ビア４２におけるバリア膜６３の内側にＣｕ（電極材料）が充填され、表面パッド３３に電気的に接続された貫通電極１７が形成される。
次に、図７Ｌに示すように、研磨面がビア絶縁膜６０の裏面部４９と面一に揃うまで、貫通電極１７およびバリア膜６３の余分な部分（ビア４２外の部分）をＣＭＰ（Chemical Mechanical Polishing）法により研磨して除去する。
その後、図７Ｍに示すように、各貫通電極１７に１つずつ裏面バンプ１９を形成し、図７Ｎに示すように、Ｓｉ基板２９をガラス基板５３から取り外すことにより、図６の演算チップ５９が得られる。
以上、この実施形態によっても、前述の第１の実施形態と同様の作用・効果を達成することができる。
また、この演算チップ５９によれば、ビア絶縁膜６０の最表層が窒化シリコン膜６２であるため、貫通電極１７中のＣｕの拡散をバリア膜６３だけで阻止できなくとも、当該窒化シリコン膜６２によって確実に阻止することができる。その結果、ビア絶縁膜６０の酸化シリコン膜６１およびＳｉ基板２９に形成されたトランジスタ等の素子の劣化を抑制することができる。
＜第１参考形態＞
図８は、図１の演算チップ（第１参考形態）の構造を説明するための模式的な断面図である。図８において、前述の図４に示された各部と対応する部分には同一の参照符号を付して示す。
前述の第１の実施形態では、周壁４４に鍔部４３が形成されていて、周壁４４に段差Ｓが設けられていたが、この第１参考形態の演算チップ６４では、周壁４４は鍔部４３が形成されていない滑らかな平坦面となっている。
また、前述の第１の実施形態では、ビア絶縁膜３５は、ゲート絶縁膜３０の開口３２の外側において、当該開口３２を区画するゲート絶縁膜３０の縁部に裏面１４側から接するように形成されていた。この第１参考形態では、ビア絶縁膜６５は、開口３２の内側に入り込んでいて、当該開口３２を区画するゲート絶縁膜３０の縁部を開口３２の内側から覆っている。また、ビア絶縁膜６５は、周壁４４側から順に積層された酸化シリコン膜６６および窒化シリコン膜６７を含む積層膜である。酸化シリコン膜６６は、ゲート絶縁膜３０の開口３２において窒化シリコン膜６７膜側に回り込み、窒化シリコン膜６７の端部を被覆するオーバーラップ部６８を有している。
また、ビア絶縁膜６５と貫通電極１７との間にバリア膜６９が配置されている。バリア膜６９は、たとえば、タンタル膜である。
その他の構成は、前述の第１の実施形態の演算チップ４と同様である。
図９Ａ〜図９Ｌは、図４の演算チップ４の製造工程の一部を工程順に示す図である。
演算チップ６４を製造するには、まず、図示は省略するが、公知の方法により、Ｓｉ基板２９の表面１３に対してイオン注入（たとえば、ｎ型イオン、ｐ型イオン）することにより、半導体素子を構成する不純物領域が形成される。
次に、図９Ａに示すように、熱酸化法によりゲート絶縁膜３０を形成する。その後、スパッタ、フォトリソグラフィ、ＣＶＤ等の公知の半導体装置の製造技術により、ゲート絶縁膜３０上に、下側パッド３９、第１層間絶縁膜３７、ビア４１、上側パッド４０およびパッド間配線３４、第２層間絶縁膜３８、ビア５０および表面バンプ３６を順に形成する。
次に、図９Ｂに示すように、Ｓｉ基板２９の表面１３側に、接着剤５２を介してガラス基板５３（支持体）を貼り付ける。
次に、図９Ｃに示すように、たとえば、グラインダなどを用いて、Ｓｉ基板２９を裏面１４側から研削して（バックグラインド）、Ｓｉ基板２９を薄化する。この参考形態では、７００μｍ以上のＳｉ基板２９が３０μｍ〜５０μｍになるまで研削する。
次に、図９Ｄに示すように、Ｓｉ基板２９の裏面１４に、貫通電極１７を形成すべき領域に選択的に開口５５を有するハードマスク５４（たとえば、酸化シリコン膜）を形成する。
次に、図９Ｅに示すように、ハードマスク５４を介してＳｉ基板２９にエッチングガス（たとえば、ＳＦ６／Ｏ２など）を供給して、Ｓｉ基板２９を裏面１４側からドライエッチングする。このエッチングは、Ｓｉ基板２９を貫通してゲート絶縁膜３０が露出するまで続ける。これにより、Ｓｉ基板２９にビア４２が形成される。さらに、ビア４２の底面を形成するゲート絶縁膜３０をエッチングして開口３２を形成することにより、ビア４２内に表面パッド３３（下側パッド３９）を露出させる。
次に、図９Ｆおよび図９Ｇに示すように、ビア４２を形成したときのハードマスク５４を絶縁膜４５として残した状態で、ＰＥＣＶＤ法により、ビア４２の内面（底壁および周壁４４）およびＳｉ基板２９の裏面１４全域に酸化シリコン膜６６および窒化シリコン膜６７を連続して形成する。これにより、酸化シリコン膜６６および窒化シリコン膜６７からなるビア絶縁膜６５が形成される。
次に、図９Ｈに示すように、エッチバックにより、酸化シリコン膜６６および窒化シリコン膜６７の底部（表面パッド３３上の部分）を選択的に連続して除去する。これにより、ビア４２内に表面パッド３３（下側パッド３９）が再度露出する。この際、酸化シリコン膜６６の底部の一部は、窒化シリコン膜６７の周壁４４上の部分にも覆われている。そのため、エッチバック時に、当該底部の一部が窒化シリコン膜６７の周壁４４上の部分に保護されてオーバーラップ部６８として選択的に残ることとなる。
次に、図９Ｉに示すように、ビア絶縁膜６５の表面にバリア膜６９を形成した後、シード膜（たとえば、Ｔｉ／Ｃｕの積層膜）をスパッタする。その後、電解めっきにより、当該シード膜からＣｕをめっき成長させる。これにより、ビア４２におけるバリア膜６９の内側にＣｕ（電極材料）が充填され、表面パッド３３に電気的に接続された貫通電極１７が形成される。
次に、図９Ｊに示すように、研磨面がビア絶縁膜６５の裏面部４９と面一に揃うまで、貫通電極１７およびバリア膜６９の余分な部分（ビア４２外の部分）をＣＭＰ（Chemical Mechanical Polishing）法により研磨して除去する。
その後、図９Ｋに示すように、各貫通電極１７に１つずつ裏面バンプ１９を形成し、図９Ｌに示すように、Ｓｉ基板２９をガラス基板５３から取り外すことにより、図８の演算チップ６４が得られる。
以上、この参考形態によれば、ビア絶縁膜６５の最表層が窒化シリコン膜６７であるため、貫通電極１７中のＣｕの拡散をバリア膜６９だけで阻止できなくとも、当該窒化シリコン膜６７によって確実に阻止することができる。その結果、ビア絶縁膜６５の酸化シリコン膜６６およびＳｉ基板２９に形成されたトランジスタ等の素子の劣化を抑制することができる。
また、酸化シリコン膜６６および窒化シリコン膜６７の形成（図９Ｆおよび図９Ｇ）、および酸化シリコン膜６６および窒化シリコン膜６７の選択的除去（図９Ｈ）を、それぞれ連続して行うので、工程数を減らすことができる。その結果、製造効率を向上させることができる。
＜第２参考形態＞
図１０は、図１の演算チップ（第２参考形態）の構造を説明するための模式的な断面図である。図１０において、前述の図４および図８に示された各部と対応する部分には同一の参照符号を付して示す。
前述の第１参考形態では、酸化シリコン膜６６は、ゲート絶縁膜３０の開口３２において窒化シリコン膜６７膜側に回り込み、窒化シリコン膜６７の端部を被覆するオーバーラップ部６８を有している。この場合、バリア膜６９をスパッタで形成する場合、スパッタ法ではアスペクト比が比較的高くなるので、ビア４２の底部（表面パッド３３の近傍）ではバリア膜６９が薄くなり易い。そのため、この部分に窒化シリコン膜６７で覆うことが重要である。しかしながら、第１参考形態では、酸化シリコン膜６６のオーバーラップ部６８が窒化シリコン膜６７で覆われていないため、オーバーラップ部６８を介してＣｕが拡散するかもしれない。
そこで、この第２参考形態の演算チップ７０では、窒化シリコン膜６７が、ゲート絶縁膜３０の開口３２において酸化シリコン膜６６が露出しないように、ビア４２の周壁４４に倣って表面パッド３３の裏面に至るまで形成されている。つまり、酸化シリコン膜６６は、その全域が内側から窒化シリコン膜６７で覆われている。これにより、バリア膜６９が薄くなりやすい部分にも窒化シリコン膜６７が配置されることになるので、貫通電極１７中のＣｕの拡散を確実に阻止することができる。
その他の構成は、前述の第１実施形態の演算チップ４および第１参考形態の演算チップ６４と同様である。
図１１Ａ〜図１１Ｍは、図１０の演算チップ７０の製造工程の一部を工程順に示す図である。
図１１Ａ〜図１１Ｆに示すように、図９Ａ〜図９Ｆと同様に、ビア４２の内面（底壁および周壁４４）およびＳｉ基板２９の裏面１４全域に酸化シリコン膜６６を形成する工程までを実行する。
次に、図１１Ｇに示すように、エッチバックにより、酸化シリコン膜６６の底部（表面パッド３３上の部分）を選択的に連続して除去する。これにより、ビア４２内に表面パッド３３（下側パッド３９）が再度露出する。
次に、図１１Ｈに示すように、ＰＥＣＶＤ法により、ビア４２の内面（底壁および周壁４４）およびＳｉ基板２９の裏面１４全域に窒化シリコン膜６７を形成する。これにより、酸化シリコン膜６６および窒化シリコン膜６７からなるビア絶縁膜６５が形成される。
次に、図１１Ｉに示すように、エッチバックにより、窒化シリコン膜６７の底部（表面パッド３３上の部分）を選択的に連続して除去する。これにより、ビア４２内に表面パッド３３（下側パッド３９）が再度露出する。
次に、図１１Ｊに示すように、ビア絶縁膜６５の表面にバリア膜６９を形成した後、シード膜（たとえば、Ｔｉ／Ｃｕの積層膜）をスパッタする。その後、電解めっきにより、当該シード膜からＣｕをめっき成長させる。これにより、ビア４２におけるバリア膜６９の内側にＣｕ（電極材料）が充填され、表面パッド３３に電気的に接続された貫通電極１７が形成される。
次に、図１１Ｋに示すように、研磨面がビア絶縁膜６５の裏面部４９と面一に揃うまで、貫通電極１７およびバリア膜６９の余分な部分（ビア４２外の部分）をＣＭＰ（Chemical Mechanical Polishing）法により研磨して除去する。
その後、図１１Ｌに示すように、各貫通電極１７に１つずつ裏面バンプ１９を形成し、図１１Ｍに示すように、Ｓｉ基板２９をガラス基板５３から取り外すことにより、図１０の演算チップ７０が得られる。
＜第３実施形態＞
図１２は、図１の演算チップ（第３実施形態）の製造に用いられる半導体ウエハの模式的な平面図である。図１３は、図１の演算チップ（第３実施形態）の構造を説明するための模式的な断面図である。図１２および図１３において、前述の図４に示された各部と対応する部分には同一の参照符号を付して示す。
この実施形態では、互いに異なった形状のビア絶縁膜を有する第１演算チップ７１（第１半導体装置）および第２演算チップ７２（第２半導体装置）が作製される例を説明する。第１演算チップ７１および第２演算チップ７２は、たとえば、素子領域７５が複数配列されたＳｉウエハ７６を用いて作製される。このＳｉウエハ７６は、製造後には各演算チップ７１，７２においてＳｉ基板２９となるものである。各素子領域７５には、半導体装置が１つずつ形成される。なお、この実施形態では、第１演算チップ７１が形成される素子領域を第１素子領域７７とし、第２演算チップ７２が形成される素子領域を第２素子領域７８として説明する。
第１の実施形態の演算チップ４と同様に、第２演算チップ７２では、周壁４４に鍔部４３が形成されていて、周壁４４に段差Ｓが設けられている。また、第２演算チップ７２のビア絶縁膜７３の本体部４８ボトム部４７には、これらと貫通電極１７との接触面が平坦となるように、つまり、本体部４８とボトム部４７との境界に段差Ｓに応じた段差が生じないように、段差Ｓを補う膜厚差が設けられている。ビア絶縁膜７３は、酸化シリコンの単層膜であってもよいし、酸化シリコン膜と窒化シリコン膜の積層膜であってもよい。
一方、第１演算チップ７１では、周壁４４は鍔部４３が形成されていない滑らかな平坦面となっている。また、第１演算チップ７１のビア絶縁膜７４は、周壁４４に倣って一定の厚さを有している。このビア絶縁膜７４も、酸化シリコンの単層膜であってもよいし、酸化シリコン膜と窒化シリコン膜の積層膜であってもよい。
その他の構成は、前述の第１の実施形態の演算チップ４と同様である。
図１４Ａ〜図１４Ｎは、図１３の演算チップ４の製造工程の一部を工程順に示す図である。なお、以下の工程においては、特に指摘しない限り、第１素子領域７７および第２素子領域７８を含む全ての素子領域７５に対して一括して処理を行うものとする。
第１演算チップ７１および第２演算チップ７２を製造するには、まず、図示は省略するが、公知の方法により、Ｓｉ基板２９（Ｓｉウエハ７６）の表面１３に対してイオン注入（たとえば、ｎ型イオン、ｐ型イオン）することにより、半導体素子を構成する不純物領域が形成される。
次に、図１４Ａに示すように、熱酸化法によりゲート絶縁膜３０を形成する。その後、スパッタ、フォトリソグラフィ、ＣＶＤ等の公知の半導体装置の製造技術により、ゲート絶縁膜３０上に、下側パッド３９、第１層間絶縁膜３７、ビア４１、上側パッド４０およびパッド間配線３４、第２層間絶縁膜３８、ビア５０および表面バンプ３６を順に形成する。
次に、図１４Ｂに示すように、Ｓｉ基板２９の表面１３側に、接着剤５２を介してガラス基板５３（支持体）を貼り付ける。
次に、図１４Ｃに示すように、たとえば、グラインダなどを用いて、Ｓｉ基板２９を裏面１４側から研削して（バックグラインド）、Ｓｉ基板２９を薄化する。この実施形態では、７００μｍ以上のＳｉ基板２９が３０μｍ〜５０μｍになるまで研削する。
次に、図１４Ｄに示すように、Ｓｉ基板２９の裏面１４に、貫通電極１７を形成すべき領域に選択的に開口５５を有するハードマスク５４（たとえば、酸化シリコン膜）を形成する。
次に、図１４Ｅに示すように、ハードマスク５４を介してＳｉ基板２９にエッチングガス（たとえば、ＳＦ６／Ｏ２など）を供給して、Ｓｉ基板２９を裏面１４側から第１素子領域７７および第２素子領域７８を一斉にドライエッチングする。このエッチングは、複数の素子領域７５のうち最もエッチングレートが速い素子領域（この実施形態では、第１素子領域７７とする）が貫通し、残りの素子領域（第１素子領域７７以外の全ての素子領域７５であって、この実施形態では、第２素子領域７８とする）が貫通していない時点で当該エッチングを停止する。これにより、第１素子領域７７にビア４２（第１ビア）が形成され、同時に、第２素子領域７８に底部が表面１３の近傍に位置する凹部７９が形成される。
次に、図１４Ｆに示すように、ハードマスク５４を絶縁膜４５として残した状態で、ＰＥＣＶＤ法により、凹部７９の内面（底壁および周壁）およびＳｉ基板２９の裏面１４に、第１絶縁膜８０を形成する。第１絶縁膜８０は、たとえば、酸化シリコンからなる。この工程では、Ｓｉ基板２９の裏面１４近傍において、ビア４２および凹部７９の周壁を覆う本体部８１およびＳｉ基板２９の裏面１４を覆う裏面部８２が、ビア４２および凹部７９の内方に突出せずに連続するように第１絶縁膜５１を形成する。たとえば、本体部８１の厚さが０．５〜１μｍとなるように第１絶縁膜５１を形成することが好ましい。この際、ＰＥＣＶＤのカバレッジの影響により、本体部８１および裏面部８２、さらにはビア４２および凹部７９の底壁部分、ならびに底壁のエッジ部分の膜厚に差が生じる。膜厚差は、一般的には、裏面部８２＞本体部８１＞底壁部分＞エッジ部分である。したがって、０．５μｍ〜１μｍ厚の本体部８１を形成した場合には、裏面部８２の厚さは２μｍ〜３μｍとなる。
図１４Ｆの工程のように、ビア絶縁膜７３，７４の最表層をなす第２絶縁膜８３（後述）の形成の前段階である第１絶縁膜８０の形成時に、第１絶縁膜８０を比較的薄く形成してオーバーハング形状の発生を防止することによって、ビア絶縁膜７３，７４の最終的な形状におけるオーバーハング形状の発生を効果的に防止することができる。
次に、図１４Ｇに示すように、エッチバックにより、第１絶縁膜８０の底部（第１素子領域７７におけるビア４２の底壁および第２素子領域７８における凹部７９の底壁上の部分）を選択的に除去する。これにより、ビア４２においてゲート絶縁膜３０が露出し、同時に、凹部７９の底壁が露出する。
次に、図１４Ｈに示すように、ビア４２の周壁４４および凹部７９の周壁に第１絶縁膜８０を残した状態で、凹部７９の底壁に残っているＳｉ基板２９をエッチングする。エッチングは、ゲート絶縁膜３０に達するまで続ける。これにより、第２素子領域７８においてもＳｉ基板２９を貫通するビア４２（第２ビア）が形成され、同時に、Ｓｉ基板２９の表面部において第１絶縁膜８０の下方に残った部分が、ビア４２の周壁４４の鍔部４３として選択的に形成される。この工程では、第１絶縁膜８０の本体部８１と裏面部８２とが交わる第１絶縁膜８０の角部を、上方へ向かって広がるテーパ形状に成形することが好ましい。第１絶縁膜８０の角部をテーパ形状にしておけば、ビア絶縁膜７３，７４の最終的な形状におけるオーバーハング形状の発生を、一層効果的に防止することができる。
次に、図１４Ｉに示すように、ＰＥＣＶＤ法により、第１素子領域７７および第２素子領域７８のビア４２の内面（底壁および周壁４４）およびＳｉ基板２９の裏面１４全域に第２絶縁膜８３を形成する。これにより、第１素子領域７７において、第１絶縁膜８０および第２絶縁膜８３からなるビア絶縁膜７４が形成される。一方、第２素子領域７８において、第１絶縁膜８０および第２絶縁膜８３からなるビア絶縁膜７３が形成される。
ここで、鍔部４３は、第１絶縁膜８０の直下に残ったＳｉがビア４２（第２ビア）を形成するときのエッチングによって除去されずに形成されたものである。そのため、第１絶縁膜８０の厚さは段差Ｓと同じとなる。したがって、第２絶縁膜８３の形成段階では、第１絶縁膜８０の表面と鍔部４３との境界には段差が形成されておらず、これらは滑らかに連続した面を形成している。つまり、第１絶縁膜８０により、鍔部４３と周壁４４の他の部分との段差を補うことができる。そして、第２絶縁膜８３は、前述のように互いに滑らかに連続する第１絶縁膜８０の表面および鍔部４３に跨るように形成されるので、その表面はビア４２の開口端から底部に至るまで段差のない平坦な面となる。
また、この実施形態では、第２絶縁膜８３は、たとえば、酸化シリコンからなる。すなわち、第１絶縁膜８０および第２絶縁膜８３の両方が酸化シリコン膜であるため、製造後の第１演算チップ７１および第２演算チップ７２においてビア絶縁膜７３，７４は、図１３や図１４Ｊ以降の図に示すように、第１絶縁膜８０および第２絶縁膜８３が一体化した酸化シリコンの単層膜となる。なお、第１絶縁膜８０および第２絶縁膜８３の両方が酸化シリコン膜であっても、第１絶縁膜８０および第２絶縁膜８３が完全に一体化せずに、見掛け上酸化シリコン膜が重なった積層膜になる場合もある。
また、第２絶縁膜８３は、第１絶縁膜８０の厚さ以上の厚さで形成することが好ましい。第２絶縁膜８３を厚くすることによって、第２絶縁膜８３において特に薄くなるビア４２のエッジ部分に、十分な強度と耐圧を備えた絶縁膜を形成することができる。一方、第１絶縁膜８０における凹部７９のエッジ部分は非常に薄くなっていても、第２絶縁膜８３の形成時に補強されるため、最終形態においても残る第２絶縁膜８３のエッジ部分とは異なり、特に問題ならない。
次に、図１４Ｊに示すように、エッチバックにより、ビア絶縁膜７３，７４の底壁上の部分および当該部分の下方のゲート絶縁膜３０を選択的に除去する。これにより、ゲート絶縁膜３０の開口３２から表面パッド（下側パッド３９）を露出させる。
次に、図１４Ｋに示すように、ビア絶縁膜７３，７４の表面にシード膜（たとえば、Ｔｉ／Ｃｕの積層膜）をスパッタした後、電解めっきにより、当該シード膜からＣｕをめっき成長させる。これにより、ビア４２におけるビア絶縁膜７３，７４の内側にＣｕ（電極材料）が充填され、表面パッド３３に電気的に接続された貫通電極１７が形成される。
次に、図１４Ｌに示すように、研磨面がビア絶縁膜７３，７４の裏面部４９と面一に揃うまで、貫通電極１７の余分な部分（ビア４２外の部分）をＣＭＰ（Chemical Mechanical Polishing）法により研磨して除去する。
その後、図１４Ｍに示すように、各貫通電極１７に１つずつ裏面バンプ１９を形成し、図１４Ｎに示すように、Ｓｉ基板２９をガラス基板５３から取り外す。その後、Ｓｉ基板２９（Ｓｉウエハ７６）を各素子領域に切り分けることにより、図１３の第１演算チップ７１および第２演算チップ７２が得られる。
以上、この実施形態によれば、第２素子領域７８に形成された凹部７９をさらにエッチングしてビア４２（第２ビア）を形成する際（図１４Ｈ）、第１素子領域７７のビア４２（第１ビア）の周壁４４が第１絶縁膜８０で保護されている。そのため、第２素子領域７８のビア４２の形成時、第１素子領域７７のビア４２の下方部がオーバーエッチングされても、そのエッチングが横方向に進行して周壁４４がエッチングされることを第１絶縁膜８０で防止することができる。その結果、第１素子領域７７のビア４２および第２素子領域７８のビア４２それぞれにノッチが発生することを防止することができるので、各ビア４２の内面にスパッタシード膜を良好に形成することができる。よって、めっき法によってビア４２に貫通電極１７を形成する際のボイドの発生を防止できるので、貫通電極１７の歩留まりが向上する。また、第２絶縁膜８３を良好に形成することもできるので、貫通電極１７の絶縁性を確実に確保することができる。
以上、本発明の実施形態および参考形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、貫通電極１７は、楕円柱状、四角柱状、六角柱状、八角柱状であってもよい。
また、貫通電極１７は、ＣＶＤ法を用いてポリシリコンをビア４２に充填することにより形成することができる。ただし、その場合にはＳｉ基板２９およびガラス基板５３が高温に晒されるので、接着剤５２が溶けないように対策を施す必要がある。つまり、接着剤５２の耐熱温度が比較的低温（２００℃程度）である場合には、前述の実施形態や参考形態のように、電解めっき法を採用することが好ましい。
また、前述の実施形態および参考形態の開示から把握される特徴は、異なる実施形態および参考形態間でも互いに組み合わせることができる。また、各実施形態および各参考形態において表した構成要素は、この発明の範囲で組み合わせることができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１ 電子部品
２ 樹脂インタポーザ
３ （樹脂インタポーザの）表面
４ 演算チップ
５ Ｓｉインタポーザ
６ メモリチップ
７ 樹脂パッケージ
１０ （樹脂インタポーザの）裏面
１１ 外部端子
１３ （演算チップの）表面
１５ （Ｓｉインタポーザの）表面
１７ （演算チップの）貫通電極
１８ （Ｓｉインタポーザの）貫通電極
１９ （演算チップの）裏面バンプ
２０ （Ｓｉインタポーザの）裏面バンプ
２４ （メモリチップの）裏面バンプ
２９ Ｓｉ基板
３０ ゲート絶縁膜
３１ 層間絶縁膜
３２ （ゲート絶縁膜の）開口
３３ 表面パッド
３４ パッド間配線
３５ ビア絶縁膜
３６ 表面バンプ
３７ 第１層間絶縁膜
３８ 第２層間絶縁膜
３９ 下側パッド
４０ 上側パッド
４２ ビア
４３ 鍔部
４４ （ビアの）周壁
４６ 凹部
４７ （ビア絶縁膜の）ボトム部
４８ （ビア絶縁膜の）本体部
４９ （ビア絶縁膜の）裏面部
５１ 第１絶縁膜
５６ （第１絶縁膜の）本体部
５７ （第１絶縁膜の）裏面部
５８ 第２絶縁膜
５９ 演算チップ
６０ ビア絶縁膜
６１ 酸化シリコン膜
６２ 窒化シリコン膜
６３ バリア膜
６４ 演算チップ
６５ ビア絶縁膜
６６ 酸化シリコン膜
６７ 窒化シリコン膜
６８ オーバーラップ部
６９ バリア膜
７０ 演算チップ
７１ 第１演算チップ
７２ 第２演算チップ
７３ ビア絶縁膜
７４ ビア絶縁膜
７５ 素子領域
７６ Ｓｉウエハ
７７ 第１素子領域
７８ 第２素子領域
７９ 凹部
８０ 第１絶縁膜
８１ （第１絶縁膜の）本体部
８２ （第１絶縁膜の）裏面部
８３ 第２絶縁膜

Claims (24)

  1. 表面および裏面を有する半導体基板と、
    前記半導体基板の前記表面に絶縁膜を介して設けられた表面電極と、
    前記裏面から前記表面まで前記半導体基板を貫通して前記表面電極に達するビアであって、前記半導体基板の表面部において内方に張り出した鍔部を含む周壁を有するビアと、
    前記ビアの前記周壁に形成されたビア絶縁膜と、
    前記ビアにおいて前記ビア絶縁膜の内側に埋め込まれ、前記表面電極に電気的に接続された貫通電極とを含み、
    前記ビア絶縁膜は、前記貫通電極との接触面が平坦となるように、前記鍔部と前記周壁の他の部分との段差を補う膜厚差を有している、半導体装置。
  2. 前記ビア絶縁膜は、前記ビアの前記周壁を覆う本体部および前記半導体基板の前記裏面を覆う裏面部を含み、
    前記本体部および前記裏面部は、前記ビアの内方に突出しないように前記ビアの開口形状に倣うように連続している、請求項１に記載の半導体装置。
  3. 前記ビアは、前記鍔部の内径が前記表面電極の径よりも小さく、前記周壁の他の部分の内径が前記表面電極の径よりも大きい、請求項１または２に記載の半導体装置。
  4. 前記ビアは、前記鍔部の内径が３μｍ〜９μｍであり、前記周壁の他の部分の内径が５μｍ〜１０μｍである、請求項３に記載の半導体装置。
  5. 前記ビア絶縁膜は、酸化シリコンの単層膜である、請求項１〜４のいずれか一項に記載の半導体装置。
  6. 前記ビア絶縁膜は、前記周壁側から順に積層された第１酸化シリコン膜および第２酸化シリコン膜を含む積層膜であり、
    前記第１酸化シリコン膜は、前記周壁の前記鍔部を除く部分に形成され、厚さが前記段差と同じであり、
    前記第２酸化シリコン膜は、前記第１酸化シリコン膜および前記鍔部に跨るように形成されている、請求項１〜４のいずれか一項に記載の半導体装置。
  7. 前記ビア絶縁膜は、前記周壁側から順に積層された酸化シリコン膜および窒化シリコン膜を含む積層膜であり、
    前記酸化シリコン膜は、前記周壁の前記鍔部を除く部分に形成され、厚さが前記段差と同じであり、
    前記窒化シリコン膜は、前記酸化シリコン膜および前記鍔部に跨るように形成されている、請求項１〜４のいずれか一項に記載の半導体装置。
  8. 前記半導体装置は、前記ビア絶縁膜と前記貫通電極との間に配置されたバリア膜を含む、請求項７に記載の半導体装置。
  9. 前記バリア膜は、タンタル膜である、請求項８に記載の半導体装置。
  10. 前記半導体装置は、互いに隣り合う複数の前記表面電極の間に敷設された配線を含む、請求項１〜９のいずれか一項に記載の半導体装置。
  11. 前記表面電極は、層間絶縁膜を介して積層された多層電極を含む、請求項１〜１０のいずれか一項に記載の半導体装置。
  12. 前記半導体装置は、前記貫通電極との間に前記表面電極が置かれるように前記貫通電極の直上位置に配置された、外部接続用の表面バンプを含む、請求項１〜１１のいずれか一項に記載の半導体装置。
  13. 前記半導体装置は、前記貫通電極の前記裏面側の端部に配置された、外部接続用の裏面バンプを含む、請求項１〜１２のいずれか一項に記載の半導体装置。
  14. 前記貫通電極は、円柱状に形成されている、請求項１〜１３のいずれか一項に記載の半導体装置。
  15. 前記半導体基板の前記表面は、複数の半導体素子が形成された素子形成面を含む、請求項１〜１４のいずれか一項に記載の半導体装置。
  16. 裏面に複数の外部端子を有するインタポーザと、
    前記インタポーザの表面に、前記表面が上方に向く姿勢で積層された請求項１〜１５のいずれか一項に記載の半導体装置と、
    複数の裏面バンプを有し、当該裏面バンプが前記貫通電極に電気的に接続されるように前記半導体装置の前記表面に積層された第２半導体装置と、
    前記半導体装置および前記第２半導体装置を封止する樹脂パッケージとを含む、電子部品。
  17. 表面および裏面を有する半導体基板の前記表面に、絶縁膜を介して表面電極を形成する工程と、
    前記半導体基板を前記裏面から選択的にエッチングし、前記半導体基板が貫通しないように前記表面近傍に達した時点で当該エッチングを停止することによって、底部が前記表面近傍に位置する凹部を形成する工程と、
    前記凹部の底壁および周壁に第１絶縁膜を形成する工程と、
    前記第１絶縁膜の前記底壁上の部分を選択的に除去する工程と、
    前記周壁に前記第１絶縁膜を残した状態で前記底壁に残っている前記半導体基板をエッチングすることによって、前記半導体基板を貫通するビアを形成し、同時に、前記半導体基板の表面部において前記第１絶縁膜の下方に残った部分を、前記ビアの周壁の鍔部として選択的に形成する工程と、
    前記第１絶縁膜および前記鍔部に跨るように、前記ビア内に第２絶縁膜を形成する工程と、
    前記第２絶縁膜の底部を選択的に除去する工程と、
    前記ビアに電極材料を充填することによって、前記表面電極に電気的に接続されるように貫通電極を形成する工程とを含む、半導体装置の製造方法。
  18. 前記第１絶縁膜を形成する工程は、前記凹部の前記周壁を覆う本体部および前記半導体基板の前記裏面を覆う裏面部を含む第１絶縁膜を形成する工程を含み、前記半導体基板の前記裏面近傍において、前記本体部および前記裏面部が前記凹部の内方に突出せずに連続するように前記第１絶縁膜を形成する、請求項１７に記載の半導体装置の製造方法。
  19. 前記第１絶縁膜を形成する工程は、前記本体部の厚さが０．５μｍ〜１μｍとなるように前記第１絶縁膜を形成する工程を含む、請求項１８に記載の半導体装置の製造方法。
  20. 前記第１絶縁膜を選択的に除去する工程は、前記本体部と前記裏面部とが交わる前記第１絶縁膜の角部をテーパ形状に成形する工程を含む、請求項１８または１９に記載の半導体装置の製造方法。
  21. 前記第１絶縁膜および前記第２絶縁膜は、酸化シリコン膜である、請求項１７〜２０のいずれか一項に記載の半導体装置の製造方法。
  22. 前記第１絶縁膜は酸化シリコン膜であり、前記第２絶縁膜は窒化シリコン膜である、請求項１７〜２０のいずれか一項に記載の半導体装置の製造方法。
  23. 前記半導体装置の製造方法は、前記第２絶縁膜を選択的に除去した後、前記貫通電極の形成前に、前記ビア内にバリア膜を形成する工程を含む、請求項１７〜２２のいずれか一項に記載の半導体装置の製造方法。
  24. 半導体装置が１つずつ形成される素子領域が複数配列された、表面および裏面を有する半導体ウエハにおいて、各前記素子領域の前記表面に絶縁膜を介して表面電極を形成する工程と、
    前記複数の素子領域を前記裏面から一斉に選択的にエッチングし、前記複数の素子領域のうち最もエッチングレートが速い第１素子領域が貫通し、残りの第２素子領域が貫通していない時点で当該エッチングを停止することによって、前記第１素子領域に第１ビアを形成し、同時に、前記第２素子領域に底部が前記表面近傍に位置する凹部を形成する工程と、
    前記第１ビア内および前記凹部内に第１絶縁膜を形成する工程と、
    前記第１ビアおよび前記凹部において前記第１絶縁膜の底部を選択的に除去する工程と、
    前記第１ビアおよび前記凹部の周壁に前記第１絶縁膜を残した状態で前記凹部の底壁に残っている前記半導体ウエハをエッチングすることによって、前記第２素子領域を貫通する第２ビアを形成する工程と、
    前記第１ビア内および前記第２ビア内に第２絶縁膜を形成する工程と、
    前記第１ビアおよび前記第２ビアにおいて前記第２絶縁膜の底部を選択的に除去する工程と、
    前記第１ビアおよび前記第２ビアに電極材料を充填することによって、前記表面電極に電気的に接続されるように貫通電極を形成する工程とを含む、半導体装置の製造方法。
JP2012111850A 2012-05-15 2012-05-15 半導体装置およびその製造方法、電子部品 Active JP5984134B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2012111850A JP5984134B2 (ja) 2012-05-15 2012-05-15 半導体装置およびその製造方法、電子部品
US13/890,674 US9425138B2 (en) 2012-05-15 2013-05-09 Semiconductor device having through-electrode
US15/221,590 US10147675B2 (en) 2012-05-15 2016-07-27 Semiconductor device having through-electrode

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012111850A JP5984134B2 (ja) 2012-05-15 2012-05-15 半導体装置およびその製造方法、電子部品

Publications (2)

Publication Number Publication Date
JP2013239589A JP2013239589A (ja) 2013-11-28
JP5984134B2 true JP5984134B2 (ja) 2016-09-06

Family

ID=49580685

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012111850A Active JP5984134B2 (ja) 2012-05-15 2012-05-15 半導体装置およびその製造方法、電子部品

Country Status (2)

Country Link
US (2) US9425138B2 (ja)
JP (1) JP5984134B2 (ja)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9613917B2 (en) 2012-03-30 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package (PoP) device with integrated passive device in a via
US9165887B2 (en) 2012-09-10 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with discrete blocks
US9391041B2 (en) 2012-10-19 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out wafer level package structure
US9373527B2 (en) 2013-10-30 2016-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. Chip on package structure and method
KR102422244B1 (ko) * 2014-07-16 2022-07-18 삼성전자주식회사 관통 전극을 갖는 반도체 장치 및 그의 제조 방법
US10147682B2 (en) 2015-11-30 2018-12-04 Taiwan Semiconductor Manufacturing Co., Ltd. Structure for stacked logic performance improvement
US9847477B2 (en) 2016-04-12 2017-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a bottom electrode of a magnetoresistive random access memory cell
JP6838893B2 (ja) * 2016-08-25 2021-03-03 キヤノン株式会社 半導体装置及びその製造方法
JP6808460B2 (ja) 2016-11-29 2021-01-06 キヤノン株式会社 半導体装置及びその製造方法
JP2018107227A (ja) * 2016-12-26 2018-07-05 ソニーセミコンダクタソリューションズ株式会社 半導体装置、半導体装置の製造方法、及び、固体撮像素子
US11121120B2 (en) * 2017-12-13 2021-09-14 QROMIS, Inc. Method and system for electronic devices with polycrystalline substrate structure interposer
CN108091621A (zh) * 2017-12-21 2018-05-29 乐健科技（珠海）有限公司 内嵌开关芯片的器件模组及其制作方法
WO2020039635A1 (ja) * 2018-08-22 2020-02-27 株式会社村田製作所 デバイス用基板及び集合基板
KR102600154B1 (ko) * 2019-06-12 2023-11-07 삼성전자주식회사 반도체 패키지
CN110459544B (zh) * 2019-07-10 2020-08-14 长江存储科技有限责任公司 三维存储器及其制备方法、电子设备
KR102695369B1 (ko) * 2019-09-04 2024-08-16 삼성전자주식회사 반도체 소자
JP7278184B2 (ja) * 2019-09-13 2023-05-19 キオクシア株式会社 半導体装置の製造方法
US11064615B2 (en) * 2019-09-30 2021-07-13 Texas Instruments Incorporated Wafer level bump stack for chip scale package
CN113013125B (zh) * 2019-12-20 2024-07-09 奥特斯奥地利科技与系统技术有限公司 嵌入有在侧向上位于堆叠体的导电结构之间的内插件的部件承载件
KR102709409B1 (ko) * 2020-10-13 2024-09-24 삼성전자주식회사 반도체 칩, 적층 반도체 칩 구조체, 및 이를 포함하는 반도체 패키지
US11869828B2 (en) * 2021-06-10 2024-01-09 Advanced Semiconductor Engineering, Inc. Semiconductor package through hole with lever arms and insulating layers with different coefficient of thermal expansion

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3709749A (en) * 1969-12-01 1973-01-09 Fujitsu Ltd Method of etching insulating films
US5326427A (en) * 1992-09-11 1994-07-05 Lsi Logic Corporation Method of selectively etching titanium-containing materials on a semiconductor wafer using remote plasma generation
JPH07254536A (ja) * 1994-03-15 1995-10-03 Murata Mfg Co Ltd 半導体基板装置およびその装置を用いた半導体装置の配線構造
DE10136382B4 (de) * 2001-07-26 2006-05-24 Infineon Technologies Ag Phenylverknüpfte Polybenzoxazolcyanate, Verfahren zu ihrer Herstellung und ihre Verwendung als Dielektrikum mit guten Klebe- und Fülleigenschaften und zum Verkleben
JP4376715B2 (ja) 2004-07-16 2009-12-02 三洋電機株式会社 半導体装置の製造方法
JP4813035B2 (ja) * 2004-10-01 2011-11-09 新光電気工業株式会社 貫通電極付基板の製造方法
TWI303864B (en) * 2004-10-26 2008-12-01 Sanyo Electric Co Semiconductor device and method for making the same
JP4873517B2 (ja) * 2004-10-28 2012-02-08 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
JP2007067216A (ja) * 2005-08-31 2007-03-15 Sanyo Electric Co Ltd 半導体装置およびその製造方法、回路基板およびその製造方法
JP4795102B2 (ja) * 2006-04-27 2011-10-19 株式会社フジクラ 配線基板およびその製造方法
JP2008085238A (ja) * 2006-09-29 2008-04-10 Citizen Miyota Co Ltd 貫通電極付き基板の製造方法、及び貫通電極付き基板
JP5537016B2 (ja) * 2008-10-27 2014-07-02 株式会社東芝 半導体装置および半導体装置の製造方法
JP2010161215A (ja) * 2009-01-08 2010-07-22 Sharp Corp 半導体装置及びその製造方法
JP5532394B2 (ja) * 2009-10-15 2014-06-25 セイコーエプソン株式会社 半導体装置及び回路基板並びに電子機器
JP5518091B2 (ja) * 2009-11-12 2014-06-11 パナソニック株式会社 半導体装置及び半導体装置の製造方法
US8227839B2 (en) * 2010-03-17 2012-07-24 Texas Instruments Incorporated Integrated circuit having TSVS including hillock suppression
JP2010251791A (ja) * 2010-06-24 2010-11-04 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US8659152B2 (en) * 2010-09-15 2014-02-25 Osamu Fujita Semiconductor device
US8847400B2 (en) 2010-09-15 2014-09-30 Ps4 Luxco S.A.R.L. Semiconductor device, method for manufacturing the same, and data processing device
KR20120048991A (ko) * 2010-11-08 2012-05-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR101739939B1 (ko) * 2011-03-16 2017-05-26 삼성전자주식회사 반도체 장치의 제조 방법

Also Published As

Publication number Publication date
US9425138B2 (en) 2016-08-23
JP2013239589A (ja) 2013-11-28
US10147675B2 (en) 2018-12-04
US20160336260A1 (en) 2016-11-17
US20130307155A1 (en) 2013-11-21

Similar Documents

Publication Publication Date Title
JP5984134B2 (ja) 半導体装置およびその製造方法、電子部品
JP5994167B2 (ja) 半導体装置およびその製造方法、電子部品
TWI750576B (zh) 半導體裝置及其製造方法
TWI776616B (zh) 半導體裝置及其製造方法
JP5998459B2 (ja) 半導体装置およびその製造方法、電子部品
TW201834152A (zh) 記憶裝置
JP2020150037A (ja) 半導体装置およびその製造方法
JP2015079960A (ja) 集積回路素子及びその製造方法
JP2007250760A (ja) 半導体装置
KR20120090417A (ko) 반도체 장치 및 이의 제조 방법
WO2020039574A1 (ja) 半導体装置およびその製造方法
KR20150025546A (ko) 적층 패키지 및 제조 방법
JP2022050185A (ja) 半導体装置およびその製造方法
KR101883379B1 (ko) 반도체 장치
JP2021150601A (ja) 半導体ウェハおよびその製造方法
CN112420647A (zh) 半导体装置及其制造方法
JP2013247139A (ja) 半導体装置及びその製造方法
US20240136295A1 (en) Front end of line interconnect structures and associated systems and methods
JP6160901B2 (ja) 半導体装置およびその製造方法
CN111564423B (zh) 半导体装置及其制造方法
JP7583561B2 (ja) 半導体装置およびその製造方法
JP5751131B2 (ja) 半導体装置及びその製造方法
KR20230059653A (ko) 반도체 장치 제조 방법
JP2021044502A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150501

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20151221

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160121

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160308

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160707

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160726

R150 Certificate of patent or registration of utility model

Ref document number: 5984134

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250