JP5947647B2 - プローブカード、及び検査装置 - Google Patents

Description

本発明は、プローブカード、及び検査装置に関し、特に詳しくは、電子部品が実装されたプローブカードと、それを用いた検査装置に関する。

半導体デバイス等の検査には、プローブカードが用いられている。例えば、プローブカードに設けられた複数のプローブが半導体デバイスの電極（パッド）に接触することで、テスタからの電源等を半導体デバイスに供給することができる。

さらには、リレースイッチ等の電子部品が実装されたプローブカードが開発されている。例えば、特許文献１には、リレースイッチが実装されたプローブカードが開示されている。そして、リレースイッチのオンオフを制御することで、テスタからの電源供給を遮断することができる。過電流が発生した不良チップへの電源供給を遮断することで、正常な他のＩＣチップを適切に検査することができる。

また、特許文献２には、接触子（プローブ）と電子部品が接続構造体の下面に設けられているプローブカードが開示されている。電子部品としては、コンデンサ、終端抵抗器、ＩＣ、ダイオード、ＩＣ、又はＬＳＩが例示されている（段落００３０）。

特開２０１１−７７４３号公報 特開２０１０−２５７６５号公報

しかしながら、プローブカードにおいては、電子部品を搭載するスペースに制限がある。例えば、特許文献２のように、接触子が設けられた面では、搭載する電子部品の高さが制限される。例えば、接触子の高さよりも高い電子部品を実装することは困難である。電源数の増加に伴い、リレースイッチ等の電子部品の数も増加して、電子部品を配置するスペースが制限されてしまう。よって、電子部品を効果的に配置することが困難になる。

本発明は、上記の課題に鑑みてなされたものであり、電子部品を効果的に配置することができるプローブカード、及び検査装置を提供することを目的とする。

本発明の一態様に係るプローブカードは、検査対象物の複数の電極に接触する複数のプローブと、前記複数のプローブが設けられたプローブ基板と、前記プローブ基板の前記プローブが設けられた面と反対側の面に対向して配置された配線基板と、前記プローブ基板の配線と前記配線基板の配線とを電気的に接続する接続ピンと、前記プローブ基板と前記配線基板との間に前記接続ピンを保持するホルダと、を有する接続体と、前記配線基板の前記プローブ基板側の面に実装され、前記ホルダに設けられた貫通穴又は凹部によって形成された実装空間に配置された第１の電子部品と、を備えるものである。このようにすることで、配線基板の下面のスペースを有効に活用することができ、電子部品を効果的に配置することができる。

上記のプローブカードにおいて、前記第１の電子部品が前記検査対象物への電源供給を遮断するリレースイッチであってもよい。

上記のプローブカードでは、前記プローブ基板の前記配線基板側の面において、前記第１の電子部品と対向する位置には、第２の電子部品が実装されていることが好ましい。

上記のプローブカードでは、前記配線基板の前記プローブ基板と反対側の面には、第１のコンデンサが設けられ、前記第２の電子部品が、前記第１のコンデンサよりも容量が小さい第２のコンデンサであり、前記プローブ基板の前記プローブが設けられた面には、前記第２のコンデンサよりも容量が小さい第３のコンデンサが設けられていてもよい。

本発明の一態様に係る検査装置は、上記のプローブカードと、前記プローブカードに電源を供給するテスタと、を備えている。

以上のように、本発明によれば、電子部品を効果的に配置することができるプローブカードを提供することができる。

プローブカードの構成を示す側面図である。 スティフナの構成を示す上面図である。 プローブカードの一部を拡大して示す側面図である。 ホルダの構成を簡略化して示す平面図である。 実装空間の変形例を模式的に示す側面断面図である。 プローブカードの電源回路構成を説明する図である。 プローブカードの電源回路イメージ図である。 比較例にかかるプローブカードの構成を示す側面図である。 比較例にかかるプローブカードの回路イメージ図である。

以下、本発明の実施の形態について図面を参照して説明する。以下の説明は、本発明の好適な実施の形態を示すものであって、本発明の範囲が以下の実施の形態に限定されるものではない。以下の説明において、同一の符号が付されたものは実質的に同様の内容を示している。

本実施形態のプローブカード及び検査装置は、例えば、半導体ウエハ上のＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップ等の検査対象物のテスト時の効率化を図ったものである。測定の効率化を目的として、多数の検査対象物を同時に測定する際に、テスタの電源チャネル数の不足をカバーするための改良を加えている。具体的には、プローブカード上に搭載される回路部分の改良に関するものである。このため、本発明は、プローブカード全般に適用することができると共に、当該プローブカードが用いられる検査装置全てに適用することができる。このように、本発明は、種々のプローブカード及び検査装置に適用することができるため、以下では、プローブカードに搭載される回路構成部分を中心に説明する。また、検査対象物として、半導体ウエハ上に多数形成されるＩＣチップを例に説明する。

本発明に係るプローブカード及び検査装置は、検査対象の複数のＩＣチップ中に不良チップが含まれている場合に、その不良チップを自動的に電源チャネルから切り離す自動切り替え機構を備えたものである。この自動切り替え機構によって、テスタから独立して自動的に不良チップを電源チャネルから切り離すようにしている。自動切り替え機構によって自動的に不良チップを電源チャネルから切り離している。そして、その不良チップを含む複数のＩＣチップが接続されていた電源チャネルに、正常なチップだけを接続させて測定するようにしている。

電源チャネルの切り替え制御をテスタ側と切り離して独立させている。具体的には、独自に判断して電源チャネルを切り替える自動切り替え機構をプローブカード側に備えている。切り替え用の制御チャネル数を増やさずに、同時に検査できるＩＣチップ数を増やすと共に、歩留まり率を向上させたものである。以下に、本実施形態のプローブカード及び検査装置を、説明する。

本実施形態の検査装置は、各電源チャネルをプローブカード上でそれぞれ複数に分岐して、複数のＩＣチップに接続させてテスト電源を供給している。複数のＩＣチップを同時に測定する装置において、検査中のＩＣチップの異常を検出して、異常が検出されたＩＣチップへのテスト電源を遮断する検出機能をプローブカード上に備えることができる。この検査装置のプローブカード上の回路には、テスト電源を遮断する素子が組み込まれている。不良チップが有る場合、その不良チップに印加されたテスト電源を遮断する。こうすることで、不良チップと共通の電源チャネルから分岐した他のチップへの電源異常等の影響を遮断することができる。なお、テスト電源とは、検査対象のＩＣチップを検査のために駆動する駆動電源や検査信号等の、プローブを介してＩＣチップの電極に印加される種々の電源をいう。

以下、図面を参照して本発明の実施の形態について説明する。図１は、本実施の形態にかかるプローブカードの構成を示す側面図である。図１に示すように、プローブカード１は、配線基板１０、接続体２０、プローブ基板３０、リレースイッチ４０、第１コンデンサ４１、第２コンデンサ４２、第３コンデンサ４３を備えている。

プローブ基板３０は、例えば、セラミック基板３０ａと薄膜多層基板３０ｂの積層体を有している。セラミック基板３０ａの下側に薄膜多層基板３０ｂが貼り合わされている。そして、薄膜多層基板３０ｂの下面には、複数のプローブ３１が設けられている。プローブ３１は、プローブ基板３０の下側に突出している。そして、プローブ３１が検査対象のＩＣチップ等（以下、デバイスとする）の端子と接触する。プローブ基板３０には、プローブ３１と接続する配線を有している。

プローブ基板３０の上方には、接続体２０が設けられている。接続体２０はプローブ基板３０と対向して配置されている。接続体２０は、接続ピンと、ホルダとを有している。接続ピンはプローブ基板３０と配線基板１０とを接続する。ホルダは、複数の接続ピン２１を配線基板１０とプローブ基板３０との間に保持する。接続体２０の外径は、プローブ基板３０の外径と同程度になっている。接続体２０の構成については、後述する。

接続体２０の上方には、配線基板１０が設けられている。配線基板１０は、テスタとのインターフェースとなる。配線基板１０は複数の配線が設けられたプリント配線基板（ＰＣＢ：Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）である。例えば、配線基板１０として、ＩＶＨ（Ｉｎｔｅｒｓｔｉｔｉａｌ Ｖｉａ Ｈｏｌｅ）で層間を接続する多層基板を用いることができる。配線基板１０は接続体２０と対向して配置されている。配線基板１０とプローブ基板３０との間に、接続体２０が配置されている。すなわち、接続体２０が介在した状態で、配線基板１０とプローブ基板３０とが対向して配置されている。横方向における配線基板１０の外径は、接続体２０、及びプローブ基板３０の外径よりも大きくなっている。

配線基板１０の上面には、スティフナ１４が設けられている。スティフナ１４は、プローブカード１の剛性を高めるリブとなる。スティフナ１４を設けることで、プローブ３１の高さばらつきを抑制することができる。スティフナ１４の平面形状は、図２に示すようになっている。図２は、スティフナ１４の構成を示す上面図である。スティフナ１４は、配線基板１０の上面に部分的に配置される。

図１に示すように、配線基板１０の上面には、複数の第１コンデンサ４１が実装されている。ここでは、１つの第１コンデンサ４１に対して複数のデバイスが対応している。プローブ基板３０の上面には、複数の第２コンデンサ４２が実装されている。第２コンデンサ４２は、それぞれのデバイスに対応している。プローブ基板３０の下面には、複数の第３コンデンサ４３が実装されている。第３コンデンサ４３は、それぞれのデバイスに対応している。すなわち、第２コンデンサ４２と第３コンデンサ４３の数は、検査対象のデバイス数と一致している。

配線基板１０の下面には、複数のリレースイッチ４０が実装されている。リレースイッチ４０の数は、検査対象のデバイス数に対応している。すなわち、リレースイッチ４０の数は、検査対象のデバイス数と一致している。テスタ（図１では不図示）がリレースイッチ４０のオンオフを制御することで、デバイスへの電源供給が制御される。すなわち、リレースイッチ４０がオンとなった状態では、デバイスにテスト電源が供給され、オフとなった状態では、デバイスへの電源供給が遮断される。デバイス毎にリレースイッチ４０を設けることで、複数のデバイスへの電源供給を独立して制御することができる。電源電流の異常が検出されると、不良チップを電源チャネルから切り離す。そして、その不良チップを含む複数のＩＣチップが接続されていた電源チャネルに、正常なチップだけを接続させて測定する。

次に、接続体２０の構造について、図３を用いて説明する。図３は、接続体２０の構造を模式的に示す断面図であり、一部の構成を拡大して示している。なお、図３ではスティフナ１４を省略して図示している。図３に示すように、接続体２０は、接続ピン２１とホルダ２２とを備えている。接続ピン２１とホルダ２２とは、配線基板１０とプローブ基板３０の間に配置されている。

ホルダ２２は、配線基板１０とプローブ基板３０との間に介在する平板状の部材である。ホルダ２２は、接続ピン２１を収納するための貫通穴を有している。そして、接続ピン２１は、ホルダ２２の貫通穴に挿通され、ホルダ２２の上下に突出する。ホルダ２２が、配線基板１０とプローブ基板３０との間に接続ピン２１を保持する。接続ピン２１、及び貫通穴は、検査対象のデバイスの端子数に応じて、複数設けられている。

接続ピン２１は、配線基板１０とプローブ基板３０との間に介在し、配線基板１０とプローブ基板３０とを電気的に接続する。接続ピン２１の上端が、配線基板１０の下面に設けられたパッド（不図示）と接触し、下端がプローブ基板３０の上面に設けられたパッド（不図示）と接触する。接続ピン２１の外形は例えば、０．４ｍｍである。例えば、接続ピン２１は、バネを有するポゴピンである。バネが先端部を付勢することで、接続ピン２１とパッドを確実に接触させることができる。これにより、配線基板１０とプローブ基板３０との接続を安定させることができる。

さらに、ホルダ２２は、リレースイッチ４０を収納するための実装空間２３が設けられている。例えば、ホルダ２２に貫通穴を設けることで、実装空間２３が形成される。実装空間２３は、隣接する接続ピン２１の間に配置される。実装空間２３はリレースイッチ４０のサイズよりも大きいサイズとなっている。そして、実装空間２３にリレースイッチ４０が配置される。

さらに、リレースイッチ４０の直下には、第２コンデンサ４２が配置されている。すなわち、実装空間２３の直下には、第２コンデンサ４２が配置されている。第２コンデンサ４２とリレースイッチ４０とが、実装空間２３を介して対向配置されている。

ホルダ２２の一部分を拡大した上面図を図４に示す。図４は、ホルダ２２の構成を簡略化して示す上面図である。図４に示すように、ホルダ２２は、貫通穴２２ａと貫通穴２２ｂを有している。貫通穴２２ｂは、リレースイッチ４０よりも一回り大きいサイズになっており、ここでは、ほぼ矩形状になっている。そして、貫通穴２２ｂによって、上述した実装空間２３が形成される。すなわち、貫通穴２２ｂ内に、リレースイッチ４０が配置される。貫通穴２２ｂは、リレースイッチ４０の数に対応して、複数設けられている。

貫通穴２２ａは、接続ピン２１の外径とほぼ同じサイズの円形となっている。上述したように、貫通穴２２ａの内部に、接続ピン２１が挿入される。貫通穴２２ａは、接続ピン２１の数に対応して、複数設けられている。貫通穴２２ａは、貫通穴２２ｂを囲むように配列されている。

このように、ホルダ２２に貫通穴２２ｂを設けることで、実装空間２３を形成することができる。配線基板１０の下面側に、リレースイッチ４０を配置するスペースを形成することができる。また、接続ピン２１が配置されない領域に実装空間２３を設けている。例えば、第２コンデンサ４２が配置されている箇所に、実装空間２３を設けている。こうすることで、限られたスペースを有効に利用することができる。すなわち、第２コンデンサ４２が配置されているため、接続ピン２１を配置することができない余剰スペースに実装空間２３が形成される。この余剰スペースにリレースイッチ４０を形成することができる。よって、より効果的に電子部品を配置することができる。また、第２コンデンサ４２を実装空間２３内に配置することも可能である。

なお、上記の説明では貫通穴２２ｂによって実装空間２３を形成したが、図５に示すように、ホルダ２２に凹部２２ｃを設けてもよい。なお、図５は、凹部２２ｃによって実装空間２３を形成した構成を模式的に示す側面図である。実装空間２３を形成することもできる。例えば、座グリ加工によって凹部２２ｃを形成することができる。第２コンデンサ４２の高さに応じた座グリ穴を設けることで、ホルダ２２の剛性を高くすることができる。このように、ホルダ２２の一部を加工することで、実装空間２３を設けることが可能となる。なお、図５に示す構成でも、実装空間２３の直下に第２コンデンサ４２が配置される。

上記のように、本実施の形態では、ホルダ２２に実装空間２３を設けている。こうすることで、配線基板１０の下面のスペースを有効に利用することができる。第２コンデンサ４２の直上には、接続ピン２１が無いため、通常余剰スペースになっている。第２コンデンサ４２の直上に実装空間２３を設けることで、この余剰スペースを活用することができる。よって、効果的に電子部品を配置することができる。もちろん、コンデンサやリレースイッチに限らず、例えば、チップ抵抗などの他の電子部品を配置してもよい。

次に、プローブカード１に設けられた検査用の電源回路構成について、図６を用いて説明する。図６は、検査用回路を模式的に示す回路図である。また、図６では、１電源系統に４つのデバイスが接続される構成例を示している。

配線基板１０には、配線１１、パッド１２、パッド１５、及びテスタランド１３が形成されている。テスタランド１３は、配線基板１０の上面に形成され、テスタ６０と接続される。そして、テスタランド１３は、配線基板１０に設けられた配線１１と接続している。また、配線１１は、パッド１５に接続している。パッド１２、及びパッド１５は、配線基板１０の下面に形成された電極パッドである。従って、配線１１は、配線基板１０を貫通する貫通配線を含んでいる。パッド１５とパッド１２との間には、リレースイッチ４０が配置されている。

ここでは、１つの第１コンデンサ４１に対して、４つのリレースイッチ４０が接続されている。すなわち、第１コンデンサ４１の一端は、テスタランド１３に接続され、その一端から分岐された４つの配線１１がそれぞれリレースイッチ４０に接続される。なお、ここでは１電源系統で、４つのデバイス５０を検査する例を示しているため、１つの第１コンデンサ４１が４つのリレースイッチ４０に接続している。もちろん、１つの第１コンデンサ４１に対応するリレースイッチ４０の数は特に限定されるものではない。例えば、１つの第１コンデンサ４１に１つのリレースイッチ４０を接続してもよいし、１つの第１コンデンサ４１に２以上のリレースイッチ４０を接続してもよい。

パッド１２は、接続ピン２１の一端と接触する電極パッドでもある。パッド１２を介して、接続ピン２１と配線１１とが接続される。また、接続ピン２１の他端は、プローブ基板３０に設けられたパッド３３と接触する。パッド３３は、接続ピン２１の他端と接触する電極パッドである。プローブ基板３０は、配線３２、パッド３３、及びパッド３４を有している。さらに、プローブ基板３０には、第２コンデンサ４２と第３コンデンサ４３とが実装されている。

配線３２は、パッド３３とパッド３４とを接続している。パッド３３は、プローブ基板３０の上面に設けられた電極パッドである。パッド３４はプローブ基板３０の下面に設けられた電極パッドである。従って、配線３２は、プローブ基板３０を貫通する貫通配線を含んでいる。配線３２とグランドとの間には第２コンデンサ４２と第３コンデンサ４３とが並列接続されている。

パッド３４には、プローブ３１が接続されている。プローブ３１は、デバイス５０の電極５１と接触する。リレースイッチ４０がオン状態では、テスタ６０が、デバイス５０の電極５１と電気的に接続する。よって、テスタ６０からのテスト電源が、デバイス５０に供給される。また、リレースイッチ４０をオフすることで、テスタ６０からデバイス５０への電源供給が遮断される。リレースイッチ４０は、例えば、テスタ６０からの制御信号によって、制御される。これにより、リレースイッチ４０を所望のタイミングでオンオフさせることができる。不具合が生じたデバイス５０と同じ系列のデバイス５０について、引き続き検査を行うことができる。

次に、第１コンデンサ４１、第２コンデンサ４２、及び第３コンデンサ４３の容量について説明する。例えば、第１コンデンサ４１は、１０μＦ以上の容量を有するバイパスコンデンサである。具体的には、第１コンデンサ４１を、４７μＦ、３９μＦ、又は１０μＦのチップコンデンサとすることができる。第１コンデンサ４１の一端はグランドに接続され、他端は配線基板１０の配線１１に接続されている。

第２コンデンサ４２は、１μＦ以上１０μＦ以下の容量を有するバイパスコンデンサである。具体的には、第２コンデンサ４２を、４．７μＦ、２．２μＦ、又は１．０μＦのチップコンデンサとすることができる。第２コンデンサ４２の一端はグランドに接続され、他端はプローブ基板３０の配線３２に接続されている。

第３コンデンサ４３は、１μＦ未満の容量を有するバイパスコンデンサである。具体的には、第３コンデンサ４３を、０．１μＦ、２２ｎＦ、又は１０ｎＦのチップコンデンサとすることができる。第３コンデンサ４３の一端はグランドに接続され、他端はプローブ基板３０の配線３２に接続されている。

バイパスコンデンサは、できるだけデバイス５０の近くに配置することで、その能力（充放電）を最大限に生かすことができる。しかしながら、デバイス５０の近くのスペースには制限がある。例えば、プローブ基板３０の下面は、プローブ３１が配置されている。よって、プローブ基板３０の下面では、バイパスコンデンサをプローブ３１と干渉しないように配置する必要がある。さらに、プローブ基板３０の下面では、プローブ３１の高さ未満のコンデンサを配置する必要がある。例えば、プローブ基板３０の下面に配置可能なコンデンサのサイズは、１．０ｍｍ×０．６ｍｍ以下である。

また、プローブ基板３０の上面では、接続ピン２１やホルダ２２と干渉しないように、第２コンデンサ４２を配置する必要がある。例えば、第２コンデンサ４２の高さは、ホルダ２２とプローブ基板３０との隙間（約２ｍｍ）以下とする必要がある。プローブ基板３０の上面に配置可能な第２コンデンサ４２のサイズは、２．０ｍｍ×１．２５ｍｍ以下である。なお、貫通穴２２ｂによって実装空間２３を形成した場合、第２コンデンサ４２を実装空間２３に配置することができるため、大きいサイズの第２コンデンサ４２を用いることができる。配線基板１０の上面では、高さの制限がなく、例えば、３．０ｍｍ×１．２５ｍｍの大きなサイズのコンデンサを配置可能である。

コンデンサは容量が大きくなるほど、サイズが大きくなる。従って、デバイス５０から近い順にコンデンサの容量を小、中、大とすることにより、コンデンサを効果的に配置することができる。例えば、配線基板１０の上面の第１コンデンサ４１を小さい容量にすると、デバイス５０から遠いため、特性劣化が顕著になってしまう。また、配線基板１０の上面にはスペースの制限が少ないため、サイズの大きいコンデンサを配置することができる。

プローブ基板３０の下面に配置する第３コンデンサ４３を、第２コンデンサ４２、及び第１コンデンサ４１よりも容量の小さいコンデンサとする。配線基板１０の上面に配置する第１コンデンサ４１を第２コンデンサ４２、及び第３コンデンサ４３よりも容量の大きいものとする。プローブ基板３０の上面に配置する第２コンデンサ４２を第１コンデンサ４１よりも容量が小さく、第３コンデンサ４３よりも容量が大きいものとする。こうすることで、検査対象のデバイス５０に近い方から順番に、容量の小さいバイパスコンデンサを配置することができる。このようにすることで、効果的にバイパスコンデンサを配置することができる。

次に、本実施の形態にかかるプローブカード１の回路イメージ図を図７に示す。図７は、プローブカード１の回路を部分的に示している。図７に示すように、配線基板１０の上面には、テスタランド１３が配置されている。テスタランド１３は配線基板１０の外周部上に配置される。そして、テスタランド１３にテスタ６０のテスタピン６１が接触している。テスタピン６１は、テスタランド１３にテスト電源を供給する。配線基板１０には、配線１１が設けられている。配線１１は、配線基板１０を貫通する貫通配線１１ａを有している。また、配線１１の一部は、テスタランド１３となっている。

プローブ基板３０には、配線３２が形成されている。配線３２は、プローブ基板３０を貫通する貫通配線３２ａを有している。また、配線３２の一部が、パッド３３、及びパッド３４となる。パッド３３は、プローブ基板３０の上面に形成され、パッド３４はプローブ基板３０の下面に形成される。

テスタランド１３からプローブ３１までの配線接続について説明する。配線基板１０内に設けられた配線１１を介して、テスタランド１３と第１コンデンサ４１とが接続される。具体的には、第１コンデンサ４１は、配線基板１０を貫通する貫通配線１１ａを介してリレースイッチ４０と接続される。ここでは、図６と同様に、１つの第１コンデンサ４１が４つのリレースイッチ４０と接続している。

リレースイッチ４０は、配線基板１０の下面に設けられた配線１１と接続している。配線基板１０の下面に設けられた配線１１の一部がパッド１５となる。パッド１５は、リレースイッチ４０の一端と接続される。パッド１２は、リレースイッチ４０の他端と接続される。パッド１２は接続ピン２１と接触して、導通する。リレースイッチ４０は対応する接続ピン２１の近傍に実装されている。従って、リレースイッチ４０から接続ピン２１までの配線長を短くすることができる。

接続ピン２１の下端は、プローブ基板３０の上面に設けられたパッド３３と接触して、導通する。パッド３３はプローブ基板３０の上面に設けられた配線３２の一部となっている。また、パッド３３は、第２コンデンサ４２と接続している。配線３２は、プローブ基板３０を貫通する貫通配線３２ａを有している。そして、貫通配線３２ａを介して、プローブ基板３０の上面に設けられたパッド３３と、プローブ基板３０の下面に設けられたパッド３４が接続する。パッド３４には、プローブ３１が実装されている。プローブ基板３０の下面に設けられたパッド３４を介して、プローブ３１が配線３２と導通する。プローブ基板３０の下面の配線３２は、第３コンデンサ４３と接続している。

上記のように、配線基板１０の下面にリレースイッチ４０を実装している。こうすることで、有効にスペースを利用することができ、リレースイッチ４０、第１コンデンサ４１、第２コンデンサ４２、及び第３コンデンサ４３等の電子部品を効果的に配置することができる。この理由について、以下に説明する。

ここで、リレースイッチ４０を配線基板１０の上面に実装した比較例の構成を図８、及び図９に示す。図８は、プローブカードの構成を示す側面図であり、図９は、プローブカードの回路構成を示す回路イメージ図である。

比較例では、図８に示すように、配線基板１０の上面にリレースイッチ４０が設けられている。しかしながら、配線基板１０の上面には、スティフナ１４が設けられているため、リレースイッチ４０を配置するスペースに制限がある。スティフナ１４がある場所にはリレースイッチ４０を配置することができない。

このため、配線基板１０内での配線長がプローブ３１毎に異なってしまう。例えば、スティフナ１４がある場所の直下のプローブ３１では、その直上にリレースイッチ４０を配置できないため、配線基板１０内の配線長が長くなってしまう。また配線基板１０の上面に配置できるリレースイッチの数が減少する。

ここで、検査対象のデバイス５０（ＤＵＴ：Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ）がＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）である１例を説明する。プローブカード１の外径は、直径４８０ｍｍである。検査対象のデバイスの数（ＤＵＴ数）は１４２６個である。配線基板１０には、ＤＵＴ数と同じ数のリレースイッチ４０が設けられている。そして、テスタ電源の数が３８４種となっている。すなわち、第１コンデンサ４１の数が、３８４個となっている。

この場合、リレースイッチ４０から接続ピン２１までの配線数は１４２６本となる。テスタランド１３から第１コンデンサ４１までの配線数は３８４本となる。従って、トータル１８１０（＝１４２６＋３８４）本の電源配線をプローブ基板３０内層に配置する必要が生じる。内層配線が増加すると、配線を狭くする必要がある。各電源配線の配線幅が狭くなると、インダクタンスの上昇、電源ノイズの上昇につながってしまう。よって、図８、及び図９の比較例では、インダクタンスの上昇、電源ノイズの上昇が生じてしまうおそれがある。ＤＵＴ数が増えるほど、リレースイッチ４０の数も増えるため、配線基板１０内で電源配線を引き回すことがより困難になる。

本実施の形態にかかるプローブカードでは、図７に示すように、リレースイッチ４０が配線基板１０の下面に設けられている。従って、第１コンデンサ４１からリレースイッチ４０までの配線１１を簡素化することができる。例えば、プローブ基板３０の内層に設けた配線１１をプローブ基板３０の上層のリレースイッチ４０と接続する必要がなくなる。また、第１コンデンサ４１から貫通配線１１ａまでの配線１１をより共通化できるため、配線基板１０内の配線を簡素化することができる。これにより、配線基板１０内の配線層の数を減らすことができる。また、配線層数を削減することにより、基板製作費用の低減、設計工数の低減をもたらすことができる。

各電源配線の線幅を太くすることができ、配線抵抗値を低減することができる。配線抵抗値の上昇に伴う電圧降下やインダクタンス上昇に伴うバウンスの発生を防ぐことができる。さらに、リレースイッチ４０を接続ピン２１の近傍に配置することで、リレースイッチ４０から接続ピン２１までの配線長を非常に短くすることができる。プローブ基板３０の下面ではスティフナ１４によるスペースの制限が無いので、リレースイッチ４０を適切に配置することができる。これにより、デバイス５０からバイパスコンデンサまでの配線長のバラツキを抑制することができる。すなわち、デバイス５０からバイパスコンデンサまでの配線長を等長に近づけることができる。このようにすることで、電子部品を効果的に配置することができ、電気特性の劣化を防ぐことができる。

なお、上記の説明では、プローブ基板３０、及び接続体２０をコンデンサ及びリレースイッチを実装した構成を示したが、その他の電子部品を実装してもよい。

１０ 配線基板
１１ 配線
１２ パッド
１３ テスタランド
１４ スティフナ
１５ パッド
２０ 接続体
２１ 接続ピン
２２ ホルダ
２２ａ 貫通穴
２２ｂ 貫通穴
２３ 実装空間
３０ プローブ基板
３１ プローブ
３２ 配線
３３ パッド
３４ パッド
４０ リレースイッチ
４１ 第１コンデンサ
４２ 第２コンデンサ
４３ 第３コンデンサ
５０ デバイス
５１ 電極

Claims (6)

1. 検査対象物の複数の電極に接触する複数のプローブと、
   前記複数のプローブが設けられたプローブ基板と、
   前記プローブ基板の前記プローブが設けられた面と反対側の面に対向して配置された配線基板と、
   前記プローブ基板の配線と前記配線基板の配線とを電気的に接続する複数の接続ピンと、前記プローブ基板と前記配線基板との間に前記接続ピンを保持するためのピン用貫通穴が複数設けられているホルダと、を有する接続体と、
   前記配線基板の前記プローブ基板側の面に実装され、前記ホルダに設けられた貫通穴又は凹部によって形成された実装空間に配置された第１の電子部品と、
   前記第１の電子部品と対向する位置において、前記プローブ基板の前記配線基板側の面に実装された第２の電子部品と、を備えたプローブカード。
2. 前記第１の電子部品が前記検査対象物への電源供給を遮断するリレースイッチである請求項１に記載のプローブカード。
3. 前記配線基板の前記プローブ基板と反対側の面には、第１のコンデンサが設けられ、
   前記第２の電子部品が、前記第１のコンデンサよりも容量が小さい第２のコンデンサであり、
   前記プローブ基板の前記プローブが設けられた面には、前記第２のコンデンサよりも容量が小さい第３のコンデンサが設けられている請求項１、又は２に記載のプローブカード。
4. 一つの前記第１のコンデンサが複数の前記第１の電子部品に接続されている請求項３に記載のプローブカード。
5. 平面視において、前記ピン用貫通穴は、前記実装空間を囲むように設けられている請求項１〜４のいずれか１項に記載のプローブカード。
6. 請求項１〜５のいずれか１項に記載のプローブカードと、
   前記プローブカードに電源を供給するテスタと、を備えた検査装置。

Images