JP2003297887A

JP2003297887A - 半導体集積回路装置の製造方法および半導体検査装置

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Publication number: JP2003297887A
Application number: JP2002098519A
Authority: JP
Inventors: Naoto Ban; 直人伴; Akio Hasebe; 昭男長谷部; Irizou Nanba; 入三難波; Yasuhiro Motoyama; 康博本山; Ryuji Kono; 竜治河野
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2002-04-01
Filing date: 2002-04-01
Publication date: 2003-10-17

Abstract

(57)【要約】【課題】チップが多ピン化し、テストパッドが狭ピッ
チ化し、隣接するチップ間のスクライブ領域が狭小化し
た状況下でも、ウェハレベルでのバーンイン検査および
プローブ検査を行う。【解決手段】半導体検査装置の複数回のコンタクトに
よって被検査ウェハ４内の全てのチップ５１をカバーす
るようにし、たとえば１回当たりのコンタクトによって
検査するチップ５１を被検査ウェハ４の主面内にて１列
おきに選択することによって、２回のコンタクトによっ
て被検査ウェハ４内の全てのチップ５１をカバーするこ
とができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術および半導体検査装置に関し、特に、半導
体ウェハ状態でのバーンイン検査やプローブ検査に適用
して有効な技術に関するものである。

【０００２】

【従来の技術】たとえば、半導体集積回路装置の検査技
術としては、高温あるいは低温雰囲気中で温度および電
圧ストレスを加えて将来不良に到る可能性のあるチップ
をスクリーニングするバーンイン検査と、所定の機能通
りに動作するか否かを確認する機能テストやＤＣ動作特
性およびＡＣ動作特性のテストを行って良品／不良品を
判別するプローブ検査とがある。

【０００３】近年、半導体集積回路装置のバーンイン検
査およびプローブ検査においては、ウェハ出荷対応（品
質の差別化）、ＫＧＤ（Known Good Die）対応（ＭＣＰ
（Multi-Chip Package）の歩留まり向上）、バーンイン
不良品の救済、バーンイン不良テストデータのフィード
バック、トータルコスト低減、などの要求から、ウェハ
状態でバーンイン検査およびプローブ検査を行う技術が
用いられてきている。

【０００４】半導体集積回路装置の検査および製造技術
に関し、バーンイン検査およびプローブ検査に関する技
術について本発明者らが検討したところによれば、たと
えば特開平１１−１６９６３号公報、特開平９−２８３
５７５号公報、特開平１１−１２１５５３号公報、特開
平１１−１２１５５４号公報、特開平３−２７６６５６
号公報、特開平７−２３５５７２号公報、特開２００１
−２１０６８５号公報、特開２００１−７７１６２号公
報、特開昭６４−３９５５９号公報、特開２００１−９
１５４４号公報、特開２００１−１７４０７８号公報、
および２０００年１月１日、日経ＢＰ社発行、「日経マ
イクロデバイス２０００年１月号」、Ｐ１４８〜Ｐ１
５３に記載される技術などが挙げられる。

【０００５】特開平１１−１６９６３号公報には、複数
の離間した位置に触針群を有するプローブカードを用
い、それに対応するように半導体ウェハ（以後、単にウ
ェハという）内に含まれる複数の半導体チップ（以後、
単にチップという）を複数のブロックに分割し、離間し
た位置にあるチップを複数毎に検査する技術について開
示されている。

【０００６】特開平９−２８３５７５号公報には、ウェ
ハ上の各チップの電極がＸ方向とＹ方向とに配置されて
いる場合において、Ｘ方向に延在するプローブユニット
とＹ方向に延在するプローブユニットとを組み合わせて
形成したプローブカードを用いることにより、ウェハ上
の全てのチップを少数回の同時接触で検査する技術につ
いて開示されている。

【０００７】特開平１１−１２１５５３号公報には、二
次元的に配列された複数のプローブ電極と、その複数の
プローブ電極に電気的に接続する配線が多層に形成され
た配線基板とからなるプローブカードを用いてウェハ内
に含まれる複数のチップに対してウェハ状態でバーンイ
ン検査などを行う技術についての記載があり、一度に検
査できるチップの数が最適化されるようにウェハを複数
のブロックに分け、複数のチップからブロック単位で一
括してデータを読み出すことができるように前記プロー
ブカードにデータ線を配置することによって、ブロック
毎に一括して検査を行う技術について開示されている。

【０００８】特開平１１−１２１５５４号公報には、二
次元的に配列された複数のプローブ電極と、その複数の
プローブ電極に電気的に接続する配線が多層に形成され
た配線基板とからなるプローブカードを用いてウェハ内
に含まれる複数のチップに対してウェハ状態でバーンイ
ン検査などを行う技術についての記載があり、前記配線
基板に形成された配線は複数のチップ選択信号線を含
み、チップ選択信号によって検査対象となる複数チップ
を互いに隣接しないように選択して検査を行う技術につ
いて開示されている。

【０００９】特開平３−２７６６５６号公報には、ウェ
ハ内においてマトリクス状に配列されたチップ領域内の
電極に試験用のプローブ針を位置決めするためのプロー
ブカードを有する半導体試験装置を用いて試験を行う技
術についての記載があり、前記プローブカードは、チッ
プ領域の中心に対応する複数のプローブセンタが少なく
とも１個のチップ領域を挟んで設けられた基板と、それ
ぞれのプローブセンタの周囲に配置された複数のプロー
ブ針とから形成され、このようなプローブカードを有す
る前記半導体試験装置を用いることによって、３個また
は４個のチップ領域を同時に試験する技術について開示
されている。

【００１０】特開平７−２３５５７２号公報には、ウェ
ハ内において縦に８個、横に２個連続するチップに対応
する複数の垂直プローブ針を有するプローブカードを用
い、このプローブカードで検査する複数のチップ領域を
一つのインデックス区域として設定し、次いで、このイ
ンデックス区域を縦横に敷き詰めてウェハ上の全チップ
を被った場合に形成される最小面積となる領域をコンタ
クト領域としてウェハ上に設定した後、このコンタクト
領域内を最初のインデックス区域から最後のインデック
ス区域までの最短経路に従ってウェハをインデックス送
りすることによって、インデックス送りの回数を軽減
し、検査効率を向上する技術について開示されている。

【００１１】特開２００１−２１０６８５号公報には、
プローブカードもしくは検査されるチップが形成される
ウェハ上に検査回路を形成し、検査回路と検査されるチ
ップとを電気的に接続して検査を行うことで、テスタを
用いることなく検査を行う技術についての記載があり、
検査されるウェハとは別個のウェハに形成されたプロー
ブカードに、検査回路モジュールを所定の間隔で配設
し、検査されるウェハ上の複数のチップを対応する一つ
の検査回路モジュールによって検査する技術について開
示されている。

【００１２】特開２００１−７７１６２号公報には、複
数の外部パッドを有する複数のチップがマトリクス状に
配置されたウェハを用意し、テスタから送信された検査
信号および電源信号を受信する複数の端子を有し、かつ
前記複数の外部パッドに対応して設けられた複数の探針
群を有するプローブカードを少なくとも一つ用意し、テ
スタから探針群へ検査信号および電源信号をそれぞれ独
立に供給することによって、検査信号および電源信号を
２行かつ少なくとも２列以上のチップに独立かつ同時に
供給し、複数のチップの電気特性をそれぞれ独立かつ同
時に測定する技術について開示されている。

【００１３】特開昭６４−３９５５９号公報には、ウェ
ハ内にある複数チップのパッドに一度にプロービングで
きるように、導電性の弾性材料で形成された探針が各パ
ッドの主表面に垂直になるように設けられたプローブカ
ードを用いて検査を行う技術についての記載があり、高
圧気体によって前記パッドに均等な針圧を加えることに
よって探針とパッドとの接触を良好に取る技術について
開示されている。

【００１４】特開２００１−９１５４４号公報には、マ
イクロマシニング技術によりシリコン基板に上下方向に
弾性を保たせた梁を形成し、この梁の先端部にウェハの
電極と対向配列するようにマイクロコンタクトピンを先
端部に導電性薄膜処理して形成する技術が開示されてい
る。

【００１５】特開２００１−１７４０７８号公報には、
半導体集積回路をウェハ状態で電気的に検査するための
プローブカードにおいて、ウェハ上のパッドまたははん
だボールに接触するための金属バンプを絶縁基板上に一
括に形成する技術についての記載があり、絶縁基板と金
属バンプとの間に金属バンプと１対１で対応する弾性層
を挿入することによって金属バンプを独立懸架とし、絶
縁基板を検査対象となるウェハと同じ熱膨張率の材料に
選定することによって、高温条件下でもパッドと金属バ
ンプとの位置がずれることを防ぐ技術について開示され
ている。

【００１６】「日経マイクロデバイス２０００年１月
号」には、多層配線基板とバンプ付き薄膜シートと異方
導電性ゴムの３つの部品からなるＴＰＳ（Three Parts
Structure）プローブを用いた方式や、多層配線基板と
プローブ端子からなり、プローブ端子は樹脂シートに銅
ポストを貫通させた構造で、加圧するとこの銅ポストが
つぶれて電極の高さばらつきを吸収する方式が記載され
ている。

【００１７】

【発明が解決しようとする課題】ところで、上記のよう
なバーンイン検査およびプローブ検査に関する技術につ
いて、本発明者らが検討した結果、以下のようなことが
明らかとなった。

【００１８】ウェハ状態でバーンイン検査およびプロー
ブ検査を行う技術では、ウェハ全面で１万ピン以上のプ
ローブが必要となるが、ＬＳＩテスタおよびバーンイン
装置などの測定装置において測定できるプローブのピン
数に限度があり、その限度を超えたピン数のプローブが
必要なウェハについては測定できなくなってしまう問題
があった。

【００１９】また、ウェハ一括コンタクタの押圧荷重の
最大値には制約があり、たとえば真空吸着によるウェハ
一括コンタクタの場合には、大気圧（１ｋｇｆ／ｃ
ｍ²）の押圧荷重が最大となる。ここで、プローブと検
査用パッドとが電気的接続をするのに必要なプローブへ
のピン荷重が１ピン当たり１０ｇｆとすると、１ｃｍ²
当たり１００ピンを超える場合、すなわち１ｃｍ²当た
り１００個以上のパッドを有するウェハについては測定
ができなくなってしまう問題がある。

【００２０】また、チップの多ピン化、テストパッドの
狭ピッチ化および隣接するチップ間のスクライブ領域の
狭小化に伴って、ウェハ一括コンタクタの配線シートの
配置、配線基板上の配線パターンの配置および配線間隔
の確保に最低限必要な面積の確保が困難になることか
ら、その配線の引き回しや引き出しが制約されてしまう
問題がある。さらに、ウェハ一括コンタクタが有する引
き出しパッドの数が増加すると、それら引き出しパッド
を配置するために要する面積が増加してしまうので、ウ
ェハ一括コンタクタが外形寸法上の制約を受けてしまう
問題がある。

【００２１】また、被測定ウェハのコンタクトピン数が
増加すると、ウェハ一括コンタクタが有する配線の引き
回し領域および信号線の分岐が増加することによって、
その配線の抵抗、容量およびノイズの増加などにより、
ウェハ一括コンタクタの電気的特性が劣化し、測定精度
が低下してしまう問題がある。

【００２２】また、被測定チップが有するテストパッド
が、チップのパッド配置面において周辺部に配置されて
いる場合において、隣接するチップ間のスクライブ領域
が狭小化すると、隣接するチップのテストパッド間の間
隔に対して、コンタクトプローブの梁の長さや配線の引
き回しのための面積確保が困難になる問題がある。

【００２３】本発明の目的は、チップが多ピン化し、テ
ストパッドが狭ピッチ化し、隣接するチップ間のスクラ
イブ領域が狭小化した状況下でも、ウェハ状態でのバー
ンイン検査およびプローブ検査を行うことのできる技術
を提供することにある。

【００２４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００２５】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００２６】すなわち、本発明は、複数のチップ領域に
区画され、前記複数のチップ領域の各々には半導体集積
回路が形成され、主面上において前記半導体集積回路と
電気的に接続する複数の端子が形成された半導体ウェハ
を用意する工程と、前記複数の端子に接触させるための
複数の接触機構および前記複数の接触機構と電気的に接
続する第１配線を有し、前記複数の接触機構の各先端が
前記半導体ウェハの主面に向けて突出するように前記複
数の接触機構を保持する第１基板を用意する工程と、前
記複数の接触機構を前記複数の端子に接触させて前記半
導体集積回路の電気的検査を行う工程とを含み、前記半
導体ウェハの前記主面は複数の第１領域に分割され、前
記複数のチップ領域の各々は前記複数の第１領域のいず
れかに配置され、前記電気的検査は前記複数の第１領域
の各々に対して行うものである。

【００２７】また、本発明は、（ａ）複数のチップ領域
に区画された半導体ウェハの主面上に配置され、前記複
数のチップ領域の各々に形成された半導体集積回路と電
気的に接続する複数の端子に接触させるための複数の接
触機構と、（ｂ）前記複数の接触機構と電気的に接続す
る第１配線と、（ｃ）前記複数の接触機構の各先端が前
記半導体ウェハの主面に向けて突出するように前記複数
の接触機構を保持する第１基板とを有し、前記複数の接
触機構を前記複数の端子に接触させて前記半導体集積回
路の電気的検査を行い、前記電気的検査は、前記半導体
ウェハの前記主面を複数の第１領域に分割して、前記複
数のチップ領域の各々を前記複数の第１領域のいずれか
に配置した後に、前記複数の第１領域の各々に対して行
うものである。

【００２８】

【発明の実施の形態】本願発明を詳細に説明する前に、
本願における用語の意味を説明すると次の通りである。

【００２９】ウェハとは、集積回路の製造に用いる単結
晶シリコン基板（一般にほぼ平面円形状）、ＳＯＩ（Si
licon On Insulator）基板、サファイア基板、ガラス基
板、その他の絶縁、反絶縁または半導体基板等並びにそ
れらの複合的基板をいう。また、本願において半導体集
積回路装置というときは、シリコンウェハやサファイア
基板等の半導体または絶縁体基板上に作られるものだけ
でなく、特に、そうでない旨明示された場合を除き、Ｔ
ＦＴ（Thin Film Transistor）およびＳＴＮ（Super-Tw
isted-Nematic）液晶等のようなガラス等の他の絶縁基
板上に作られるもの等も含むものとする。

【００３０】デバイス面とは、ウェハの主面であって、
その面にリソグラフィにより、複数のチップ領域に対応
するデバイスパターンが形成される面をいう。

【００３１】接触機構とは、シリコンウェハを半導体集
積回路の製造に用いるのと同様な、ウェハプロセス、す
なわちフォトリソグラフィー技術、ＣＶＤ（Chemical V
aporDeposition）技術、スパッタリング技術およびエッ
チング技術などを組み合わせたパターニング手法によっ
て、配線層およびそれに接続された先端部を有するテス
ト針を一体的に形成したものの他、ポリイミドフィル
ム、その他のシート状絶縁膜上に印刷配線および針を集
積したものなどを含むものとする。

【００３２】プローブ針または単に針とは、その先端が
伝統的なプローブ針状のものの他、先端が細くなった針
状の接触端子、先端がピラミッド形状の接触端子、その
他の形状のバンプ電極などを含むものとする。

【００３３】プローブ検査とは、チップ領域の主面上に
形成された端子にプローブ針の先端を当てて半導体集積
回路の電気的検査を行うことをいい、所定の機能通りに
動作するか否かを確認する機能テストやＤＣ動作特性お
よびＡＣ動作特性のテストを行って良品／不良品を判別
するものである。

【００３４】バーンイン検査とは、高温あるいは低温雰
囲気中で温度および電圧ストレスを加えて将来不良に到
る可能性のあるチップをスクリーニングすることをい
う。

【００３５】ＫＧＤ（Known Good Die）とは、フリップ
チップボンディングなどのようにベアチップ状態で実装
する形態のチップにおいて、良品であることを保証され
たもののことをいう。ここで、良品が保証されていると
いうことは、スクリーニングされているということであ
る。

【００３６】ウェハマップとは、ウェハ検査において各
チップの検査結果をチップの配列通りに表示したもので
あり、ウェハの処理状態の分布やウェハ処理の良否など
の判断に用いられるものである。

【００３７】インデックス時間とは、チップまたはウェ
ハを連続して検査する時に、１枚のチップまたはウェハ
の検査が終了した後、次のチップまたはウェハの位置決
めが完了して検査を開始可能となるまでの時間のことを
いう。

【００３８】以下の実施の形態においては便宜上その必
要があるときは、複数のセクションまたは実施の形態に
分割して説明するが、特に明示した場合を除き、それら
はお互いに無関係なものではなく、一方は他方の一部ま
たは全部の変形例、詳細、補足説明等の関係にある。

【００３９】また、以下の実施の形態において、要素の
数等（個数、数値、量、範囲等を含む）に言及する場
合、特に明示した場合および原理的に明らかに特定の数
に限定される場合等を除き、その特定の数に限定される
ものではなく、特定の数以上でも以下でも良い。

【００４０】さらに、以下の実施の形態において、その
構成要素（要素ステップ等も含む）は、特に明示した場
合および原理的に明らかに必須であると考えられる場合
等を除き、必ずしも必須のものではないことは言うまで
もない。

【００４１】同様に、以下の実施の形態において、構成
要素等の形状、位置関係等に言及するときは、特に明示
した場合および原理的に明らかにそうでないと考えられ
る場合等を除き、実質的にその形状等に近似または類似
するもの等を含むものとする。このことは、上記数値お
よび範囲についても同様である。

【００４２】また、本実施の形態を説明するための全図
において同一機能を有するものは同一の符号を付し、そ
の繰り返しの説明は省略する。

【００４３】また、本実施の形態で用いる図面において
は、平面図であっても図面を見易くするために工程に関
係するチップ領域にハッチングを付す。

【００４４】また、本実施の形態においては、電界効果
トランジスタを代表するＭＩＳＦＥＴ（Metal Insulato
r Semiconductor Field Effect Transistor）をＭＩＳ
と略す。

【００４５】以下、本発明の実施の形態を図面に基づい
て詳細に説明する（なお、実施の形態を説明するための
全図において同一機能を有するものは同一の符号を付
し、その繰り返しの説明は省略する）。

【００４６】（実施の形態１）まず、図１により、本実
施の形態１の半導体集積回路装置の製造方法の一例を説
明する。図１は半導体集積回路装置の製造方法を示すフ
ロー図である。本実施の形態１においては、半導体集積
回路装置としてＳＲＡＭ（Static Random Access Memor
y）および電気的一括消去型ＥＥＰＲＯＭ（Electric Er
asable Programmable Read Only Memory；以下、フラッ
シュメモリという）を混載するＭＣＰ（Multi Chip Pac
kage）を例に説明する。

【００４７】まず、前処理工程により、ＳＲＡＭおよび
フラッシュメモリのそれぞれを形成する多数の素子をそ
れぞれ別々のウェハのデバイス面（主面）に形成する。
すなわち、この工程では、ＳＲＡＭおよびフラッシュメ
モリのそれぞれの仕様に基づいて、たとえば単結晶シリ
コンからなる半導体ウェハに対して、酸化、拡散、不純
物注入、配線パターン形成、絶縁層形成および配線層形
成などの各ウェハ処理工程を繰り返して所望の集積回路
を形成するものである（ステップＳＳ１、ＳＦ１）。

【００４８】次に、上記ウェハを複数のチップ領域に分
割するスクライブ領域に形成されたＴＥＧ（Test Eleme
nt Group）を形成するＭＩＳのＤＣ動作特性試験を行
う。すなわち、ＴＥＧを形成するＭＩＳのしきい値電圧
を測定することにより、ＳＲＡＭおよびフラッシュメモ
リのそれぞれを形成するＭＩＳのしきい値電圧を検査す
るものである（ステップＳＳ２、ＳＦ２）。

【００４９】次に、多数の素子が形成されたウェハに対
しての検査（ウェハレベル検査）を行う。ここでは、バ
ーンイン検査およびプローブ検査をその順番に行うもの
であり、必要に応じてバーンイン検査の前に簡易なプロ
ーブ検査を入れる場合もある。バーンイン検査では、た
とえばウェハを高温（たとえば１２５〜１５０℃）雰囲
気中において、定格もしくはそれを超える電源電圧を印
加して集積回路に電流を流し、温度および電圧ストレス
を加えて将来不良に到る可能性のあるチップをスクリー
ニングする。このウェハレベルバーンイン検査工程にお
いては、後述する分割コンタクタ一体型によるウェハ全
面一括コンタクト方式の検査装置が用いられる。また、
プローブ検査では、たとえばウェハを高温（たとえば８
５〜９５℃）雰囲気中において、ＳＲＡＭおよびフラッ
シュメモリへの書き込みおよび読み出し動作により所定
のテストパターンを用いてメモリ機能を試験し、所定の
機能通りに動作するか否かを確認する機能テストや、入
出力端子間のオープン／ショート検査、リーク電流検
査、電源電流の測定などのＤＣテスト、メモリ制御のＡ
Ｃタイミングを試験するＡＣテストなどを行う。このウ
ェハレベルプローブ検査工程においても、後述する分割
コンタクタ一体型によるウェハ全面一括コンタクト方式
の検査装置を用いることが可能である（ステップＳＳ
３、ＳＦ３）。このようなウェハレベルでの検査を行う
ことにより、バーンイン検査等の不良データを上記前処
理工程へフィードバックすることが可能となる。それに
より、前処理工程の不具合を改善することができる。

【００５０】また、上記のようなステップＳＳ３、ＳＦ
３において、バーンイン検査時間（８時間〜４８時間程
度）と同様に検査時間の長い検査、たとえばロングサイ
クルテストやリフレッシュテスト（１時間〜数１０時間
程度）などを行ってもよい。このような検査時間の長い
検査をウェハレベルで行うことにより、そのような検査
を個々のチップに分割してから行う場合に比べて本実施
の形態１の半導体集積回路装置の製造のスループットを
大幅に向上することができる。

【００５１】次に、上記バーンイン検査およびプローブ
検査の結果、不良の素子に対してレーザ光を照射して救
済する。すなわち、この工程では、プローブ検査の結果
を解析してＳＲＡＭおよびフラッシュメモリの不良ビッ
トを見つけ出し、この不良ビットに対応する冗長救済ビ
ットのヒューズをレーザ光で切断し、冗長救済処理を施
してリペアを行うものである（ステップＳＳ４、ＳＦ
４）。この救済工程後、上記ステップＳＳ３、ＳＦ３で
示したウェハレベルバーンイン検査工程およびウェハレ
ベルプローブ検査工程と同様のウェハレベルバーンイン
検査工程およびウェハレベルプローブ検査工程を行って
もよい。この工程は、冗長救済処理により不良ビットを
冗長救済用ビットに切り替えることができたことを確認
するものである。ここで、冗長救済処理後においてのみ
実施可能なＳＲＡＭおよびフラッシュメモリのメモリセ
ルの干渉試験、たとえばディスターブリフレッシュテス
トなどを行ってもよい。また、フラッシュメモリのメモ
リセルに対しては、ウェハレベルで書き込みおよび消去
の試験を行ってもよい（ステップＳＳ５、ＳＦ５）。

【００５２】次に、ＳＲＡＭが形成されたウェハおよび
フラッシュメモリが形成されたウェハのそれぞれを個々
のチップへ切断する（ステップＳＳ６、ＳＦ６）。ここ
で、切断せずに良品のウェハをそのまま製品として出荷
することも可能である（ステップＳＳ７、ＳＦ７）。

【００５３】ＳＲＡＭが形成されたチップおよびフラッ
シュメモリが形成されたチップをＭＣＰに組み立てる場
合には、ＳＲＡＭが形成されたチップおよびフラッシュ
メモリが形成されたチップを実装基板上に搭載するダイ
ボンディング工程、各チップのパッドと実装基板上のパ
ッドとをワイヤにより電気的に接続するワイヤボンディ
ング工程、各チップおよびワイヤの部分を保護するため
にレジンによりモールドするレジンモールド工程および
外部リードを成形・表面処理するリード成形工程などを
行う。なお、ワイヤボンディングに限らず、フリップチ
ップボンディングなども可能である（ステップＳＰ
７）。このようにして組み立てたＭＣＰは、製品として
出荷し、ユーザに提供することができる（ステップＳＰ
８）。

【００５４】上記のような本実施の形態１の半導体集積
回路装置の製造方法によれば、ＭＣＰを組み立てる前に
バーンイン検査およびプローブ検査を行うので、バーン
イン検査による不良またはプローブ検査による不良が発
見されたチップについても救済することができる。それ
により、ＫＧＤによってＭＣＰを組み立てることができ
るようになるので、ＭＣＰの歩留りを大幅に向上するこ
とができる。また、ＭＣＰに搭載するチップの数が増え
る程効果が大きくなる。

【００５５】また、ウェハレベルでのバーンイン検査お
よびプローブ検査の適用によって、合計のインデックス
時間を短縮することができる。さらに、ウェハレベル検
査を実施することにより、同時に検査できるチップの数
を増やすことができる。これらのことから、ウェハ検査
工程のスループットを向上することが可能となるので、
本実施の形態１の半導体集積回路装置の製造コストを低
減することが可能となる。

【００５６】次に、前述したウェハレベルでのバーンイ
ン検査を行う本実施の形態１の半導体検査装置の一例を
図２〜図７を用いて説明する。

【００５７】本実施の形態１の半導体検査装置は、機械
的加圧方式でバーンイン検査を行う半導体検査装置であ
る。図２に示すように、本実施の形態１の半導体検査装
置は、たとえば分割された複数のシリコンコンタクタブ
ロック（第１基板）１と、これらのシリコンコンタクタ
ブロック１を高精度に一体化するガイド枠２と、シリコ
ンコンタクタブロック１のプローブの高さばらつきを吸
収するエラストマ３と、ガイド枠２に一体化されたシリ
コンコンタクタブロック１、およびエラストマ３を介
し、被検査ウェハ４を挟んで上下からパッキングするた
めの上蓋（第１保持機構）５および下蓋（第１保持機
構）６などから形成されるウェハカセットとなってい
る。上蓋５の上部には、各シリコンコンタクタブロック
１の多層配線基板にケーブルで電気的に接続され、被検
査ウェハ４をバーンイン検査するための配線基板（第１
配線基板）７が設けられている。

【００５８】図２に示した本実施の形態１の半導体検査
装置は、分割コンタクタ一体型方式を採用しているた
め、分割したシリコンコンタクタブロック１毎でリペア
を行うことができることにより低コスト化を図ることが
可能となっている。たとえば、１個のシリコンコンタク
タブロック１で、チップ数＝８チップ×４列＝３２個取
りを実現している。この本実施の形態１の半導体検査装
置では、１枚の被検査ウェハ４に対して、このシリコン
コンタクタブロック１がウェハ全面で、被検査ウェハ４
のチップ取得数に応じて、たとえば２２個必要となる。

【００５９】各シリコンコンタクタブロック１は、たと
えば図３に示すように、テスト用針が複数設けられたシ
リコンコンタクタ（接触機構）１１と、シリコンコンタ
クタ１１に電気的に接続されるセラミック基板１２と、
シリコンコンタクタ１１とセラミック基板１２とを接着
するＡＣＦ（Anisotropic Conductive Film）１３と、
セラミック基板１２と配線基板７とを電気的に接続する
コネクタ１４と、これらを上部から覆うカバー１５など
から構成されている。コネクタ１４には、配線基板７に
電気的に接続するためのＦＰＣ（Flexible Printed Cir
cuit）ケーブルが接続される。

【００６０】各シリコンコンタクタブロック１のシリコ
ンコンタクタ１１は、被検査ウェハ４の複数のチップと
コンタクトを取る部材であり、たとえば被検査ウェハ４
と熱膨張係数が同じ材料であるシリコン基板から形成さ
れている。このシリコンコンタクタ１１の表面（図３で
は下側）には、たとえば図４に示すように、プローブ１
７とこのプローブ１７を支持する梁１８からなる複数
（たとえば３２個のチップに形成された検査用パッドに
対応したプローブ数）のプローブ部が設けられている。
この各プローブ１７は、被検査ウェハ４の各チップの検
査用パッドに電気的に接触する突起形状からなり、たと
えば異方性エッチングなどのマイクロマシニング技術に
よりピラミッド状に形成されている。さらに、このプロ
ーブ１７の周囲の梁１８の部分は、機械的加圧方式によ
る圧力により、たとえば図５の状態から図６のように変
形可能となっており、この変形状態においてプローブ１
７が所定の圧力で被検査ウェハ４の各チップの検査用パ
ッドに均一に接触される。なお、図５および図６は、図
４中のＡ−Ａ線に沿った断面図である。

【００６１】また、シリコンコンタクタ１１の表面およ
び裏面には、たとえばＡｕ（金）、Ｃｕ（銅）、Ｎｉ
（ニッケル）、Ｒｈ（ロジウム）、Ｐｄ（パラジウム）
などの組み合わせからなるめっきによる配線層が形成さ
れ、この表面の配線層と裏面の配線層の配線パターン間
はスルーホールを通じて電気的に接続可能となってい
る。たとえば図４〜図６に示すように、シリコンコンタ
クタ１１のプローブ１７の突起部は、表面の配線層の配
線パターン（第１配線）２１、２１Ａ、表面から裏面に
貫通するスルーホール２２、裏面の配線層の配線パター
ン（第１配線）２３、２３Ａを通じてパッド２４に電気
的に接続されている。このシリコンコンタクタ１１の表
面は、プローブ１７の突起部が露出するような形で絶縁
膜２５で覆われている。なお、表面および裏面の配線パ
ターン２１、２１Ａ、２３、２３Ａは、たとえば図４に
示すように、信号ラインの配線パターン２１、２３に比
べて電源、グランドラインの配線パターン２１Ａ、２３
Ａが太い配線幅となっている。また、たとえば図５に示
すように、表面および裏面の配線パターン２１（２１
Ａ）、２３（２３Ａ）において、プローブ１７の突起部
は薄いめっき厚で、他の部分は抵抗値を低くするために
それに比べて厚いめっき厚となっている。

【００６２】セラミック基板１２は、セラミック基材か
らなる多層配線構造の基板部材であり、１個のシリコン
コンタクタ１１の複数（たとえば３２個）のチップに対
応した多数の配線が引き回されており、また複数のチッ
プからの入力信号を集束（たとえば１／１０）できる構
造となっている。また、セラミック基板１２の表面（図
３では上側）には、たとえば電源変動、過電流および雑
音に対する保護用のチップ抵抗３１およびチップコンデ
ンサ３２などが実装され、またコネクタ１４も実装可能
となっている（図３参照）。このセラミック基板１２
は、チップ抵抗３１、チップコンデンサ３２およびコネ
クタ１４などが実装されるランド（図示は省略）から、
配線パターンおよびスルーホールを通じて裏面のパッド
に電気的に接続されている。このセラミック基板１２の
裏面のパッドは、このセラミック基板１２の裏面に接着
されたＡＣＦ１３を介してシリコンコンタクタ１１のパ
ッド２４に電気的に接続され、これによりシリコンコン
タクタ１１のプローブ１７から、セラミック基板１２、
コネクタ１４およびＦＰＣケーブルを通じて配線基板７
まで電気的に接続される。

【００６３】カバー１５は、シリコンコンタクタブロッ
ク１を覆う部材であり、セラミック基板１２に接着さ
れ、補強の役目をはたす。このカバー１５には、たとえ
ば図３に示すように、セラミック基板１２のコネクタ１
４に接続されるＦＰＣケーブルの通し穴３３が形成さ
れ、また内部にチップ抵抗３１およびチップコンデンサ
３２の逃げ空間（図示せず）も形成されている。さら
に、カバー１５には螺子穴３４が形成され、このカバー
１５とセラミック基板１２とＡＣＦ１３とシリコンコン
タクタ１１とが接着されて一体となった状態で、エラス
トマ３を介して、上蓋５の上部から挿入してカバー１５
の螺子穴３４に螺合される吊り螺子３５により位置決め
されるようになっている（図２参照）。

【００６４】前記ウェハレベルバーンインカセットのガ
イド枠２は、分割されたシリコンコンタクタブロック１
を一体化し、水平方向の位置を固定する部材であり、被
検査ウェハ４と熱膨張係数が近い材料である、たとえば
４２アロイまたはニッケル合金などから形成されてい
る。たとえば、このガイド枠２の複数に区切られた各枠
内に、分割された各シリコンコンタクタブロック１が位
置決めされ、それぞれ個別に上下方向に独立して動く状
態で収納される（図２参照）。これにより、分割コンタ
クタ一体型によるウェハ全面一括コンタクト方式が実現
される。

【００６５】エラストマ３（図２参照）は、シリコンコ
ンタクタブロック１のプローブの高さばらつきを吸収す
る部材であり、高分子材料、たとえばシリコンゴムから
形成されている。このエラストマ３によって、ガイド枠
２に一体化されたシリコンコンタクタブロック１はそれ
ぞれ独立に動くことができるので、各シリコンコンタク
タ１１のプローブ１７（図４〜図６参照）の高さばらつ
きが吸収される。

【００６６】図２に示した上蓋５および下蓋６は、たと
えばＳＵＳまたはアルミなどから形成されている。図７
に示すように、この上蓋５および下蓋６を用いることに
よって、被検査ウェハ４を挟み、この被検査ウェハ４の
上部にガイド枠２に一体化されたシリコンコンタクタブ
ロック１およびエラストマ３を介して上側および下側か
らパッキングすることができる。この上蓋５および下蓋
６は、上蓋５の上部から挿入して下蓋６に螺合される固
定螺子３６で位置決めできるようになっている。また、
下蓋６は、内側面が平坦になっており、被検査ウェハ４
の反りやうねりをならすように吸着するための真空保持
穴３７（図２参照）、真空保持溝３８（図２参照）およ
びマイクロカプラ３９（図２参照）などからなる真空吸
着機構と、温度条件を制御するための面ヒータ４０、温
度センサ４１、これらの接点４２（図２参照）およびコ
ネクタ４３（図２参照）などからなる温度制御機構とが
装着されている。

【００６７】配線基板７（図２参照）は、シリコンコン
タクタブロック１の各セラミック基板１２（図３参照）
に接続されるとともに、図示しないバーンイン装置に接
続されている。バーンイン検査では、バーンイン装置か
らテスト制御信号が供給され、このテスト結果信号を取
得することでテストが行われる。また、配線基板７に
は、過電流遮断回路（図示せず）などが設けられ、被検
査ウェハ４の各チップ毎の過電流が遮断され、不良チッ
プの切り離しやラッチアップの発生が抑制されている。

【００６８】上記のような本実施の形態１の機械的加圧
方式の半導体検査装置を用い、ウェハレベルでのバーン
イン検査を行う場合には、上蓋５と下蓋６により、ガイ
ド枠２に一体化されたシリコンコンタクタブロック１、
エラストマ３および被検査ウェハ４をパッキングした状
態で、個別に動く各シリコンコンタクタブロック１を機
械的に加圧して、このシリコンコンタクタ１１の各プロ
ーブ１７を被検査ウェハ４の各チップの各検査用パッド
に所定の圧力で均一に接触させる。そして、バーンイン
検査のテスト制御信号を、バーンイン装置から配線基板
７、各セラミック基板１２を介して被検査ウェハ４の各
チップに供給し、このテスト結果信号を、被検査ウェハ
４の各チップからセラミック基板１２、配線基板７を介
してバーンイン装置で取得することにより、将来不良に
到る可能性のあるチップをスクリーニングすることがで
きる。

【００６９】この時、被検査ウェハ４は、真空保持穴３
７、真空保持溝３８およびマイクロカプラ３９などから
なる真空吸着機構によって反りやうねりをならすように
下蓋６に吸着された後、機械的加圧でパッキングされて
いる。また、上蓋５に設けられた接点４２と下蓋６に設
けられたコネクタ４３との接続によって面ヒータ４０、
温度センサ４１などからなる温度制御機構が動作し、被
検査ウェハ４の温度条件を制御することができる。さら
に、バーンイン検査時の高温条件に対しても、被検査ウ
ェハ４とシリコンコンタクタ１１は同じように熱膨張
し、またガイド枠２も被検査ウェハ４に近い熱膨張とな
るので、シリコンコンタクタ１１の各プローブ１７と被
検査ウェハ４の各チップの各検査用パッドとのアライメ
ント精度も十分に得ることができる。

【００７０】ところで、シリコンコンタクタを有する半
導体検査装置を用いてウェハレベルでバーンイン検査を
行う技術については、たとえば本発明者らによる特願２
０００−３０４０９９号および米国特許出願０９／９６
４，７０８号においても記載されている。また、上記の
本実施の形態１の半導体検査装置は、図２を用いて前述
したウェハレベルでのプローブ検査（ステップＳＳ３、
ＳＦ３）にて用いてもよい。

【００７１】次に、図８〜図１７を用いて、本実施の形
態１のウェハレベル検査について詳細に説明する。

【００７２】図８に示すように、被検査ウェハ４の各チ
ップ５１には、ＤＦＴ（Design ForTestability）設計
により、メモリ回路５２の他に、たとえばウェハレベル
バーンイン用ＢＩＳＴ（Built-In Self Test）回路５３
が形成されている。このＢＩＳＴ回路５３にはレジスタ
回路５４、コントロール回路５５、カウンタ回路５６お
よびデコーダ回路５７などが設けられている。チップ５
１にＢＩＳＴ回路５３を内蔵させることにより、検査に
必要な検査用パッド（第１端子）５８の数は、１個のチ
ップ５１に設けられる４０個〜８０個程度の全パッド
（端子）のうち６個〜２０個程度に低減することができ
る。たとえば、検査用パッド５８としては、ウェハレベ
ルバーンイン用クロック信号、テストモードセット用信
号、ウェハレベルバーンインエントリ信号、入出力信
号、電源およびグランドの６ピンを割り当てることがで
きる。この検査用パッド５８の配置方法については、後
で詳しく説明する。本実施の形態１においては、ＢＩＳ
Ｔ回路５３を形成する場合について例示したが、ＢＩＳ
Ｔ回路５３と同様の回路をチップ５１の外部（たとえば
配線基板７（図２参照））に形成することによって、い
わゆるＢＯＳＴ（Built-Out Self Test）回路としても
よい。なお、ＢＯＳＴ回路を用いる技術については、た
とえば特願２００１−３９８８３２号などに記載されて
いる。

【００７３】このウェハレベルバーンイン用ＢＩＳＴ回
路５３は、ウェハレベルバーンイン用クロック信号に同
期してレジスタ回路５４、コントロール回路５５および
カウンタ回路５６が動作する。ウェハレベルバーンイン
動作は、テストモードセット用信号およびウェハレベル
バーンインエントリ信号の入力により開始し、入力信号
としてレジスタ回路５４に入力されたテストデータを用
い、コントロール回路５５の制御に基づいて、カウンタ
回路５６によりアドレスをインクリメントしながら、デ
コーダ回路５７でテストパターンにデコードしてメモリ
回路５２のバーンイン検査を行う。このバーンイン検査
の結果、メモリ回路５２の良または不良の判別信号は、
判定回路５９を介して出力信号として出力される。ま
た、出力信号として、カウンタ回路５６のキャリー信号
がバーンイン動作確認用の信号として出力される。

【００７４】図９〜図１２は、本実施の形態１の半導体
検査装置の１回当たりのコンタクトによって検査される
チップ（第１領域）５１（図８参照）の被検査ウェハ４
内での選択方法を示す平面図であり、選択されたチップ
５１は、ハッチングを付して示している。また、図９〜
図１２中には、１個のシリコンコンタクタブロック１が
カバーする領域ＳＣＢＲ内でのチップ５１の配列につい
て拡大して示している。また、シリコンコンタクタブロ
ック１が６個でウェハ全面に当てる場合を示している。

【００７５】図９および図１０は、本実施の形態１の半
導体検査装置の２回のコンタクトによって被検査ウェハ
４内の全てのチップ５１をカバーするためのチップ５１
の選択方法を示したものである。図９に示した例は、１
回当たりのコンタクトによって検査するチップ５１を被
検査ウェハ４の主面内にて１列おきに選択したものであ
り、図１０に示した例は、１回当たりのコンタクトによ
って検査するチップ５１がお互いに対角線上に配置され
る、いわゆる市松模様となるように選択するものであ
る。

【００７６】図１１は、本実施の形態１の半導体検査装
置の３回のコンタクトによって被検査ウェハ４内の全て
のチップ５１をカバーするためのチップ５１の選択方法
を示したものであり、１回当たりのコンタクトによって
検査するチップ５１を被検査ウェハ４の主面内にて２列
おきに選択した場合について示している。図１２は、本
実施の形態１の半導体検査装置の４回のコンタクトによ
って被検査ウェハ４内の全てのチップ５１をカバーする
ためのチップ５１の選択方法を示したものであり、１回
当たりのコンタクトによって検査するチップ５１をお互
いに隣接しないように１個おきに選択した場合について
示している。

【００７７】ここで、本実施の形態１の半導体検査装置
において、図４〜図６を用いて説明したプローブ１７が
被検査ウェハ４の主面上にて１００００ピンであり、チ
ップ５１に形成された検査用パッド５８（図８参照）が
２０個であるとすると、被検査ウェハ４に形成されたチ
ップ５１の個数が５００個を超える場合には、１回で全
てのチップ５１に形成された全ての検査用パッド５８に
プローブ１７をコンタクトさせることはできなくなる。
特に、被検査ウェハ４として大口径のウェハ（たとえば
径が１２インチ（約３０．４８ｃｍ）のもの）を扱う場
合には、被検査ウェハ４に形成されたチップ５１の個数
も増加することから、１回で全てのチップ５１に形成さ
れた全ての検査用パッド５８にプローブ１７をコンタク
トさせられなくなる可能性が高くなる。そこで、図９〜
図１２に示したように、被検査ウェハ４内において、本
実施の形態１の半導体検査装置の１回当たりのコンタク
トによって検査されるチップ５１を選択し、複数回のコ
ンタクトによって全てのチップ５１に対して検査を行
う。これにより、被検査ウェハ４に形成されたチップ５
１が増え、それに伴って検査用パッド５８の数がプロー
ブ１７の数を超えてしまった場合でも、ウェハレベルで
のバーンイン検査を行うことが可能となる。

【００７８】また、たとえばプローブ１７と検査用パッ
ド５８とが電気的接続をするのに必要なプローブ１７へ
のピン荷重が１ピン当たり１０ｇｆであり、被検査ウェ
ハ４の径が約８インチ（約２０．３２ｃｍ）である場合
に本実施の形態１の半導体検査装置が有する真空保持穴
３７、真空保持溝３８およびマイクロカプラ３９などか
らなる真空吸着機構（図２参照）の耐荷重が最大で１２
０ｋｇｆであるとすると、被検査ウェハ４の主面内にお
いて検査用パッド５８の数が１２０００個を超えた場合
には、電気的接続をするのに必要なプローブ１７へのピ
ン荷重が足りなくなってしまうことになる。すなわち、
チップ５１に形成された検査用パッド５８の数が２０個
である場合には、被検査ウェハ４に形成されたチップ５
１の数が６００個を超えると、本実施の形態１の半導体
検査装置の１回当たりのコンタクトによって全てのチッ
プ５１に対して検査を行えなくなってしまう。そこで、
図８を用いて前述したように、本実施の形態１において
は、各チップ５１にウェハレベルバーンイン用ＢＩＳＴ
回路５３を内蔵させることによって、検査に必要な検査
用パッド５８の数を低減し、さらに、図９〜図１２に示
したように、被検査ウェハ４内において、本実施の形態
１の半導体検査装置の１回当たりのコンタクトによって
検査されるチップ５１を選択し、複数回のコンタクトに
よって全てのチップ５１に対して検査を行う。それによ
り、プローブ１７と検査用パッド５８とが電気的接続を
するのに必要なプローブ１７へのピン荷重が足りなくな
ってしまう不具合を防ぐことができる。その結果、被検
査ウェハ４の主面内において検査用パッド５８の数が増
加しても、ウェハレベルでのバーンイン検査を行うこと
が可能となる。

【００７９】図１３〜図１５は、チップ５１の主面上に
おけるパッドの配列例を示したものである。隣接するチ
ップ５１との関係から、１辺のパッドに均等に割り当て
可能な領域については２点鎖線で囲んだ領域で示してあ
る。

【００８０】チップ５１の主面中央に１列でパッドを配
列した場合（図１３参照）から、チップ５１の外周の対
向する２辺に沿ってパッドを配列した場合（図１４参
照）、さらにチップ５１の外周の４辺に沿ってパッドを
配列した場合（図１５参照）となるに従って、１辺のパ
ッドに均等に割り当て可能な領域は狭くなっていく。ま
た、図１６に示すように、隣接するチップ５１間のスク
ライブ領域（Ｘで示した領域）が狭くなると、それに合
わせてプローブ１７の周囲の梁１８（図４〜図６参照）
を形成することが困難になってしまう。特に、チップ５
１の外周の４辺に沿ってパッドが配列されている場合に
は、チップ５１の角部に配置されたパッドに対応するプ
ローブ１７および梁１８を形成するのが困難になる。さ
らに、１辺のパッドに均等に割り当て可能な領域が狭く
なっていくことによって、シリコンコンタクタ１１（図
３参照）に形成される配線パターン２１、２１Ａ、２
３、２３Ａを引き回すことのできる領域および配線基板
７（図２参照）に形成される配線を引き回すことのでき
る領域も狭くなる。それにより、それら配線パターン２
１、２１Ａ、２３、２３Ａおよび配線基板７に形成され
る配線の配置が困難になってしまう。

【００８１】そこで、本実施の形態１においては、チッ
プ５１の外周の４辺に沿ってパッドが配列されている場
合には、検査用パッド５８についてはチップ５１の主面
内にて１列または２列になるように配置するものであ
る。なお、図１３〜図１５においては、検査用パッド５
８についてはハッチングを付して示してある。それによ
り、各検査用パッド５８に対応するプローブ１７および
梁１８を形成できる領域が広がるので、プローブ１７お
よび梁１８を余裕を持って形成することが可能となる。
また、本実施の形態１では、図９〜１２を用いて前述し
たように、半導体検査装置の１回当たりのコンタクトに
よって検査されるチップ５１は１個おきまたは２個おき
に選択されるので、その選択されるチップ５１の配置に
合わせてプローブ１７および梁１８を形成するなら、さ
らに各検査用パッド５８に対応するプローブ１７および
梁１８を形成できる領域を広げることができる。それに
より、プローブ１７および梁１８をさらに余裕を持って
形成することが可能となる。また、各検査用パッド５８
に対応するプローブ１７および梁１８を形成できる領域
が広がることによって、配線パターン２１、２１Ａ、２
３、２３Ａおよび配線基板７に形成される配線を余裕を
持って配置することが可能となる。その結果、配線パタ
ーン２１、２１Ａ、２３、２３Ａおよび配線基板７に形
成される配線については、電気的特性を考慮した等長配
線パターンで設計しやすくなる。

【００８２】また、上記したように、チップ５１の外周
の４辺に沿ってパッドが配列されている場合には、検査
用パッド５８はチップ５１の主面内にて１列または２列
になるように配置することから、チップ５１レイアウト
設計およびパッドのレイアウト設計の自由度を向上でき
る。それにより、ＤＦＴ設計を含む検査用の設計効率を
向上できるので、本実施の形態１の半導体集積回路装置
の設計開発に要するＴＡＴの短縮およびコストの低減を
実現できる。

【００８３】次に、図１７により、本実施の形態１の半
導体検査装置を用いたウェハレベルバーンイン検査工程
の一例について説明する。

【００８４】図９〜図１２を用いて前述したように、本
実施の形態１においては、２〜４回の半導体検査装置と
被検査ウェハ４（図２参照）とのコンタクトによってウ
ェハレベルバーンイン検査を行うものである。本実施の
形態１においては、その２〜４回のコンタクトに合わせ
たコンタクト回数分のウェハカセット（図２参照）を用
意し、各ウェハカセットを用いて半導体検査装置と被検
査ウェハ４とを１回ずつコンタクトさせることによっ
て、被検査ウェハ４内の全てのチップ５１（図９〜図１
２参照）をカバーするものである。

【００８５】まず、ウェハカセット（図２参照）に被検
査ウェハ４（図２参照）を収納する（ステップＳＴ
１）。続いて、図１を用いて前述したステップＳＳ３、
ＳＦ３のバーンイン検査を行う（ステップＳＴ２）。次
いで、被検査ウェハ４をウェハカセットより取出し（ス
テップＳＴ３）、取り出した被検査ウェハ４を他のウェ
ハカセットへ収納する（ステップＳＴ１）。このような
ステップＳＴ１、ＳＴ２、ＳＴ３を用意したウェハカセ
ット分繰り返すことにより、被検査ウェハ４に形成され
た全てのチップ５１についての検査結果を得ることがで
きる。次いで、得られた全てのチップ５１についての検
査結果を、たとえばコンピュータなどを用いて合成する
ことによって、ウェハマップを形成することができる
（ステップＳＴ４）。

【００８６】本実施の形態１においては、コンタクト回
数分のウェハカセットを用いることによって被検査ウェ
ハ４に形成された全てのチップ５１をカバーする場合に
ついて例示したが、ウェハカセットは１個のみ用意し、
被検査ウェハ４のウェハカセット内での配置位置をコン
タクト回数分移動させることによって被検査ウェハ４に
形成された全てのチップ５１をカバーしてもよい。この
場合は、被検査ウェハ４のウェハカセット内での配置位
置を決定するアライメント装置の動作をソフトウェアに
より制御することによって、被検査ウェハ４を所定の位
置へ配置することができる。

【００８７】上記のような本実施の形態１の半導体検査
装置は、図１においてステップＳＳ２、ＳＦ２で示した
ＭＩＳのしきい値電圧測定およびチップ診断を行うため
のＴＥＧの評価に用いてもよい。この時、被検査ウェハ
４の主面内において全てのチップ５１について検査する
必要がなく、選択した特定のチップ５１についての検査
を行うことによって、被検査ウェハ４の主面内における
不良分布を把握し、ステップＳＳ１、ＳＦ１（図１参
照）で示した前処理工程の評価を行うような場合には、
１回の半導体検査装置と被検査ウェハ４とのコンタクト
で測定を行うことができる。

【００８８】ところで、システムＬＳＩでは、顧客の要
求に合わせたカスタム製品を少量多品種で早く供給する
ことが求められ、さらに製品サイクルが短くなってきた
ことから開発ＴＡＴ（Turn Around Time）の短縮が強く
求められている。このような場合には、隣接するチップ
間のスクライブ領域にＴＥＧを配置せずに、所定のチッ
プを工程診断ＴＥＧチップとする場合がある。このよう
な場合には、工程診断ＴＥＧチップと製品チップとは規
則的に配列されることになる。たとえば図９において、
ハッチングを付して示したチップ５１が製品チップであ
り、他のチップが工程診断ＴＥＧであるとすると、製品
チップのみに半導体検査装置がコンタクトするようにプ
ローブ１７（図４〜図６参照）および梁１８（図４〜図
６参照）を形成することになるので、プローブ１７およ
び梁１８を形成できる領域が広がり、プローブ１７およ
び梁１８を余裕を持って形成することが可能となる。ま
た、製品チップのみに半導体検査装置がコンタクトする
ようになるので、半導体検査装置と被検査ウェハ４との
コンタクト回数を減少させることができる。たとえば、
図９を用いて例示した製品チップの配列の場合には、半
導体検査装置と被検査ウェハ４とのコンタクト回数は１
回とすることができる。

【００８９】（実施の形態２）次に、図１８〜図２０を
用いて本実施の形態２の半導体検査装置について説明す
る。なお、前記実施の形態１において、図８〜図１７を
用いて説明したウェハレベル検査については、本実施の
形態２においても同様であるので、その説明は省略す
る。

【００９０】本実施の形態２の半導体検査装置は、真空
加圧方式でウェハレベル検査を行う半導体検査装置であ
る。図１８に示すように、本実施の形態２の半導体検査
装置においては、被検査ウェハ４はウェハトレイ（第１
保持機構）６Ａ上に載置され、ウェハトレイ６Ａとプロ
ーブ付き薄膜シート（第１基板）１Ａとの間に挟まれ
る。プローブ付き薄膜シート１Ａは、たとえばセラミッ
クから形成された薄膜固定リング２Ａによって、ウェハ
トレイ６Ａと配線基板７Ａとの間で固定される。プロー
ブ付き薄膜シート１Ａと配線基板（第１配線基板）７Ａ
との間には、プローブ付き薄膜シート１Ａと配線基板７
Ａとを電気的に接続する異方導電性ゴムシート６１が挟
まれる。被検査ウェハ４は、マイクロカプラ６２Ａおよ
び吸着溝６３Ａからの真空引きによりウェハトレイ６Ａ
に吸着される。また、マイクロカプラ６２Ｂおよび吸着
穴６３Ｂからの真空引きによりウェハトレイ６Ａに配線
基板７Ａを吸着することで、ウェハトレイ６Ａと配線基
板７Ａとによって被検査ウェハ４、薄膜固定リング２
Ａ、プローブ付き薄膜シート１Ａおよび異方導電性ゴム
シート６１をパッキングする。この真空加圧方式では、
ウェハトレイ６Ａと配線基板７Ａとの間に真空密閉パッ
キン６４が介在される。

【００９１】図１９に示すように、プローブ付き薄膜シ
ート１Ａは、たとえばポリイミド薄膜およびＣｕ薄膜が
２層になった基材７１と、その基材に設けられた多数の
開口部にＮｉなどの金属材料を埋め込むことで形成され
た多数バンプ電極（接触機構）７２とから形成されてい
る。その多数のバンプ電極７２は、被検査ウェハ４に形
成された複数のチップ５１（図９〜図１２参照）の主面
上に設けられた検査用パッド５８（図１３〜図１６参
照）に対応した位置に配置されている。

【００９２】異方導電性ゴムシート６１は、シリコンか
らなるゴムシート６１Ａと、シリコンからなるゴムシー
ト６１Ａ内の特定の箇所に配置された導電性粒子（第１
配線）６１Ｂとからなり、導電性粒子は、その箇所にお
いて導通方向（ゴムシート６１Ａの厚さ方向）に鎖状に
つなげられている。配線基板７Ａとバンプ電極７２との
間に、弾力性を持ったゴムシート６１Ａを介在させるこ
とによって、被検査ウェハ４の反りなどの影響を受ける
ことなくバンプ電極７２と検査用パッド５８とのコンタ
クトを実現することができる。

【００９３】配線基板７Ａは、ガラスまたはポリイミド
からなる基板７５上に配線７６が形成されたものであ
り、被検査ウェハ４に形成された複数のチップに対応し
た多数の配線が引き回されている。また、配線基板７Ａ
は、たとえば図示しないバーンイン装置に接続されてい
る。異なる層に形成された配線７６は、層間絶縁膜７７
によって分離されている。なお、本実施の形態２におい
ては、複数層の配線７６が形成されている場合について
例示するが、配線７６を１層で形成してもよい。バンプ
電極７２は、ゴムシート６１Ａ内に配置された導電性粒
子６１Ｂを介して配線７６と電気的に接続されることに
より、バーンイン装置との電気的接続を実現している。

【００９４】上記のような本実施の形態２の真空加圧方
式の半導体検査装置を用いてウェハレベル検査を行う場
合には、まず被検査ウェハ４をウェハトレイ６Ａ上の所
定の位置に吸着させる。続いて、ウェハトレイ６Ａと配
線基板７Ａとの間に薄膜固定リング２Ａによって固定さ
れたプローブ付き薄膜シート１Ａおよび異方導電性ゴム
シート６１を挟んだ状態でウェハトレイ６Ａを配線基板
７Ａに吸着させることによって、被検査ウェハ４、プロ
ーブ付き薄膜シート１Ａおよび異方導電性ゴムシート６
１をパッキングする。この状態で、プローブ付き薄膜シ
ート１Ａを大気圧により加圧して、各バンプ電極７２を
被検査ウェハ４の各チップ５１の各検査用パッド５８に
所定の圧力で均一に接触させ、テスト制御信号の供給に
対するテスト結果信号を取得することで、将来不良に到
る可能性のあるチップをスクリーニングすることができ
る。

【００９５】本実施の形態２の半導体検査装置において
は、プローブ付き薄膜シート１Ａを大気圧（１ｋｇｆ／
ｃｍ²）により加圧することから、バンプ電極７２とプ
ローブと検査用パッド５８とが電気的接続をするのに必
要なバンプ電極７２への荷重が１個当たり１０ｇｆとす
ると、１ｃｍ²当たり１００個を超える場合、すなわち
１ｃｍ²当たり１００個以上の検査用パッド５８を有す
る被検査ウェハ４については測定ができなくなる不具合
が発生してしまうことになる。そこで、本実施の形態２
においても、前記実施の形態１において、図８を用いて
前述したように、各チップ５１にウェハレベルバーンイ
ン用ＢＩＳＴ回路５３を内蔵させることによって、検査
に必要な検査用パッド５８の数を低減する。そして、た
とえば前記実施の形態１において図１２に示したよう
に、被検査ウェハ４内において、本実施の形態２の半導
体検査装置の１回当たりのコンタクトによって検査され
るチップ５１を選択し、複数回のコンタクトによって全
てのチップ５１に対して検査を行う。それにより、バン
プ電極７２と検査用パッド５８とが電気的接続をするの
に必要なバンプ電極７２への荷重が足りなくなってしま
う不具合を防ぐことができる。その結果、被検査ウェハ
４の主面内において検査用パッド５８の数が増加して
も、ウェハレベルでのバーンイン検査を行うことが可能
となる。

【００９６】また、配線基板７Ａ（図１９参照）に含ま
れる配線７６（図１９参照）が１層で形成されている場
合には、検査用パッド５８が狭ピッチになるに従って配
線７６の引き回しが困難になる不具合が懸念される。し
かしながら、図１２に示したように、本実施の形態２の
半導体検査装置の１回当たりのコンタクトによって検査
されるチップ５１は、所定の間隔を隔てて選択されるこ
とになるので、基板７５（図１９参照）上においては、
選択されなかったチップ５１に対応する領域の分だけ配
線７６を引き回すことのできる領域が広がることにな
る。それにより、検査用パッド５８が狭ピッチになった
場合でも配線７６の引き回しが困難になる不具合を防ぐ
ことが可能となる。

【００９７】ここで、図２０は、プローブ付き薄膜シー
ト１Ａについて本発明者らが検討した内容を示す要部平
面図である。本発明者らが検討したところによれば、バ
ンプ電極７２の径Ｒ₁が約５０μｍである場合に、それ
に対応する配線７６（図１９参照）を引き回すためには
隣接するバンプ電極７２間の距離Ｘ₁、Ｙ₁は約１００μ
ｍ以上必要なことがわかった。この時、隣接する検査用
パッド５８間の距離が約１００μｍに満たない場合や、
隣接するチップ５１間のスクライブ領域（図１６中にて
Ｘで示した領域）の幅が小さくなり、隣接するチップ５
１間での検査用パッド５８間の距離が約１００μｍに満
たない場合には、配線７６の引き回しが困難になってし
まうことから、基材７１の所定の位置にバンプ電極７２
を配置することが困難になってしまう不具合が懸念され
る。そこで、本実施の形態２では、まず前記実施の形態
１において図８を用いて説明したＤＦＴ設計によって、
検査に必要な検査用パッド５８の数を低減し、かつそれ
ら検査用パッド５８をお互いに隣接しないように配置す
る。次いで、図１２に示したように、本実施の形態２の
半導体検査装置の１回当たりのコンタクトによって検査
されるチップ５１をお互いに隣接しないように選択す
る。これにより、基板７５上においては、配線７６を引
き回すことのできる領域が広がることになるので、基材
７１の所定の位置にバンプ電極７２を配置することが困
難になる不具合を防ぐことが可能となる。

【００９８】上記のような本実施の形態２においても、
前記実施の形態１と同じ効果を得ることが可能となる。

【００９９】（実施の形態３）次に、図２１〜図２４を
用いて本実施の形態３の半導体検査装置について説明す
る。なお、前記実施の形態１において、図８〜図１７を
用いて説明したウェハレベル検査については、本実施の
形態３においても同様であるので、その説明は省略す
る。

【０１００】図２１〜図２４に示すように、本実施の形
態３では、たとえばセラミックなどからなる基板にカン
チレバー状のプローブ針（接触機構）８１が形成された
半導体検査装置によって、被検査ウェハ４（図２参照）
に形成されたチップ５１上の検査用パッド５８とのコン
タクトを行うものである。図示は省略するが、その構成
については、たとえば前記実施の形態１にて図２に示し
た構成において、シリコンコンタクタブロック１および
ガイド枠２を上記カンチレバー状のプローブ針８１が形
成された基板に置き換えたものとすることができる。な
お、図２２は、図２１中のＢ−Ｂ線に沿った断面図であ
り、図２４は、図２３中のＣ−Ｃ線またはＤ−Ｄ線に沿
った断面図である。また、図示は省略するが、各プロー
ブ針８１は、前記実施の形態１にて示した配線基板７
（図２参照）または前記実施の形態２にて示した配線基
板７Ａと同様の配線基板と電気的に接続されている。

【０１０１】本実施の形態３では、チップ５１の外周の
対向する２辺に沿ってパッド（検査用パッド５８）が配
列されている場合（図２１および図２２参照）には、た
とえば前記実施の形態１において図１１に示したよう
に、１回当たりのコンタクトによって検査するチップ５
１を被検査ウェハ４の主面内にて２列おきに選択する。
ここで、１枚の被検査ウェハ４に形成されるチップ５１
の数が増加するに従って、本実施の形態３の半導体検査
装置へプローブ針８１を形成できる領域が狭くなってし
まうことから、本実施の形態３の半導体検査装置へのプ
ローブ針８１の形成（以後、針立てという）が困難にな
る不具合が予想される。しかしながら、上記したよう
に、図１１における左右方向で１回当たりのコンタクト
によって検査するチップ５１がお互いに隣接しないよう
に選択することによって、本実施の形態３の半導体検査
装置へのプローブ針８１を針立てできる領域を増加する
ことが可能となる。それにより、本実施の形態３の半導
体検査装置へのプローブ針８１の針立てを容易にするこ
とが可能となる。

【０１０２】また、チップ５１の外周の４辺に沿ってパ
ッド（検査用パッド５８）が配列されている場合（図２
３および図２４参照）には、たとえば前記実施の形態１
において図１０に示したように、１回当たりのコンタク
トによって検査するチップ５１をいわゆる市松模様とな
るように選択する。チップ５１の外周の４辺に沿ってパ
ッドが配列されている場合においても、図２１および図
２２を用いて説明した場合と同様に、１枚の被検査ウェ
ハ４に形成されるチップ５１の数が増加するに従って、
本実施の形態３の半導体検査装置へプローブ針８１を針
立てできる領域が狭くなってしまうことから、本実施の
形態３の半導体検査装置へのプローブ針８１の針立てが
困難になる不具合が予想される。しかしながら、上記し
たように、１回当たりのコンタクトによって検査するチ
ップ５１がお互いに隣接しないように選択することによ
って、チップ５１の外周の４辺に沿ってパッドが配列さ
れている場合でも本実施の形態３の半導体検査装置への
プローブ針８１を針立てできる領域を増加することが可
能となる。それにより、チップ５１の外周の４辺に沿っ
てパッドが配列されている場合でも本実施の形態３の半
導体検査装置へのプローブ針８１の針立てを容易にする
ことが可能となる。

【０１０３】上記のような本実施の形態３においても、
前記実施の形態１、２と同様の効果を得ることが可能と
なる。

【０１０４】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【０１０５】たとえば、前記実施の形態１においては、
分割された複数のシリコンコンタクタブロックを用いる
場合について例示したが、被検査ウェハと同程度以上の
大きさのシリコンウェハに検査用パッドに対応した数の
プローブを形成してシリコンコンタクタとし、このよう
なシリコンコンタクタ１枚で被検査ウェハ全面を対応さ
せてもよい。

【０１０６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＳＲＡ
Ｍおよびフラッシュメモリを混載するＭＣＰの製造工程
中において適用した場合について説明したが、それに限
定されるものではなく、たとえばＤＲＡＭ（Dynamic Ra
ndom Access Memory）を搭載するメモリＬＳＩおよびロ
ジックＬＳＩなどの製造工程中においてにも適用でき
る。

【０１０７】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。（１）被検査ウェハ（半導体ウェハ）内において、半導
体検査装置の１回当たりのコンタクトによって検査され
るチップ（チップ領域）を選択し、複数回のコンタクト
によって全てのチップに対して検査を行うので、被検査
ウェハに形成されたチップが増え、それに伴ってチップ
に形成された検査用パッド（端子）の数がプローブの数
を超えてしまった場合でも、ウェハレベルでの検査を行
うことができる。（２）各チップ（チップ領域）にウェハレベル検査用Ｂ
ＩＳＴ回路を内蔵させることによって、検査に必要な検
査用パッド（端子）の数を低減する。また、被検査ウェ
ハ（半導体ウェハ）内において、半導体検査装置の１回
当たりのコンタクトによって検査されるチップを選択
し、複数回のコンタクトによって全てのチップに対して
検査を行う。それにより、プローブと検査用パッドとが
電気的接続をするのに必要なプローブへのピン荷重が足
りなくなってしまう不具合を防ぐことができるので、被
検査ウェハの主面内において検査用パッドの数が増加し
ても、ウェハレベルでの検査を行うことができる。（３）半導体検査装置の１回当たりのコンタクトによっ
て検査されるチップ（チップ領域）を１個おきまたは２
個おきに選択し、その選択されるチップの配置に合わせ
てプローブおよびプローブを支持する梁を形成するの
で、各検査用パッド（端子）に対応するプローブおよび
そのプローブを支持する梁を形成できる領域を広げるこ
とができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す説明図である。

【図２】本発明の一実施の形態である半導体検査装置の
要部斜視図である。

【図３】図２に示した半導体検査装置の要部斜視図であ
る。

【図４】図２に示した半導体検査装置が有するシリコン
コンタクタの要部平面図である。

【図５】図２に示した半導体検査装置が有するシリコン
コンタクタの要部断面図である。

【図６】図２に示した半導体検査装置が有するシリコン
コンタクタの要部断面図である。

【図７】図２に示した半導体検査装置の要部断面図であ
る。

【図８】本発明の一実施の形態である半導体検査装置に
よって検査される被検査ウェハ中の各チップを示す概略
ブロック図である。

【図９】本発明の一実施の形態である半導体検査装置の
１回のコンタクトによって検査されるチップの被検査ウ
ェハ中での配列を示す平面図である。

【図１０】本発明の一実施の形態である半導体検査装置
の１回のコンタクトによって検査されるチップの被検査
ウェハ中での配列を示す平面図である。

【図１１】本発明の一実施の形態である半導体検査装置
の１回のコンタクトによって検査されるチップの被検査
ウェハ中での配列を示す平面図である。

【図１２】本発明の一実施の形態である半導体検査装置
の１回のコンタクトによって検査されるチップの被検査
ウェハ中での配列を示す平面図である。

【図１３】本発明の一実施の形態である半導体検査装置
によって検査されるチップの主面上におけるパッドの配
列を示す要部平面図である。

【図１４】本発明の一実施の形態である半導体検査装置
によって検査されるチップの主面上におけるパッドの配
列を示す要部平面図である。

【図１５】本発明の一実施の形態である半導体検査装置
によって検査されるチップの主面上におけるパッドの配
列を示す要部平面図である。

【図１６】本発明の一実施の形態である半導体検査装置
によって検査されるチップ間隔を説明する要部平面図で
ある。

【図１７】本発明の一実施の形態である半導体検査装置
を用いた検査工程の作業の流れを示す説明図である。

【図１８】本発明の他の実施の形態である半導体検査装
置の要部斜視図である。

【図１９】本発明の他の実施の形態である半導体検査装
置の要部断面図である。

【図２０】本発明の他の実施の形態である半導体検査装
置の要部平面図である。

【図２１】本発明の他の実施の形態である半導体検査装
置を用いた検査工程を説明する要部平面図である。

【図２２】本発明の他の実施の形態である半導体検査装
置を用いた検査工程を説明する要部断面図である。

【図２３】本発明の他の実施の形態である半導体検査装
置を用いた検査工程を説明する要部平面図である。

【図２４】本発明の他の実施の形態である半導体検査装
置を用いた検査工程を説明する要部断面図である。

【符号の説明】

１シリコンコンタクタブロック（第１基板）１Ａプローブ付き薄膜シート（第１基板）２ガイド枠３エラストマ４被検査ウェハ５上蓋（第１保持機構）６下蓋（第１保持機構）６Ａウェハトレイ（第１保持機構）７配線基板（第１配線基板）７Ａ配線基板（第１配線基板）１１シリコンコンタクタ（接触機構）１２セラミック基板１３ＡＣＦ１４コネクタ１５カバー１７プローブ１８梁２１、２１Ａ配線パターン（第１配線）２２スルーホール２３、２３Ａ配線パターン（第１配線）２４パッド２５絶縁膜３１チップ抵抗３２チップコンデンサ３３通し穴３４螺子穴３５吊り螺子３６固定螺子３７真空保持穴３８真空保持溝３９マイクロカプラ４０面ヒータ４１温度センサ４２接点４３コネクタ５１チップ５２メモリ回路５３ウェハレベルバーンイン用ＢＩＳＴ回路５４レジスタ回路５５コントロール回路５６カウンタ回路５７デコーダ回路５８検査用パッド（第１端子）５９判定回路６１異方導電性ゴムシート６１Ａゴムシート６１Ｂ導電性粒子（第１配線）６２Ａマイクロカプラ６２Ｂマイクロカプラ６３Ａ吸着溝６３Ｂ吸着穴６４真空密閉パッキン７１基材７２バンプ電極（接触機構）７５基板７６配線７７層間絶縁膜８１プローブ針（接触機構）ＳＣＢＲ領域ＳＰ７、ＳＰ８ステップＳＳ１〜ＳＳ７ステップＳＦ１〜ＳＦ７ステップＳＴ１〜ＳＴ４ステップ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/04 Ｔ 27/04 (72)発明者難波入三東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内 (72)発明者本山康博東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内 (72)発明者河野竜治茨城県土浦市神立町502番地株式会社日立製作所機械研究所内Ｆターム(参考） 2G003 AA08 AA10 AC01 AG03 AG04 AG07 AG08 AH00 2G011 AA16 AA21 AB06 AB08 AE03 AF07 2G132 AA08 AB03 AE03 AF02 AJ01 AL00 AL21 4M106 AA01 BA01 BA14 CA27 DD03 DD13 5F038 AV06 BE07 DF05 DT08 DT10 DT15 EZ20

Claims

【特許請求の範囲】

【請求項１】（ａ）複数のチップ領域に区画され、前
記複数のチップ領域の各々には半導体集積回路が形成さ
れ、主面上において前記半導体集積回路と電気的に接続
する複数の端子が形成された半導体ウェハを用意する工
程、（ｂ）前記複数の端子に接触させるための複数の接
触機構および前記複数の接触機構と電気的に接続する第
１配線を有し、前記複数の接触機構の各先端が前記半導
体ウェハの主面に向けて突出するように前記複数の接触
機構を保持する第１基板を用意する工程、（ｃ）前記複
数の接触機構を前記複数の端子に接触させて前記半導体
集積回路の電気的検査を行う工程、を含み、前記半導体
ウェハの前記主面は複数の第１領域に分割され、前記複
数のチップ領域の各々は前記複数の第１領域のいずれか
に配置され、前記（ｃ）工程は前記複数の第１領域の各
々に対して行うことを特徴とする半導体集積回路装置の
製造方法。
【請求項２】請求項１記載の半導体集積回路装置の製
造方法において、前記（ｃ）工程は、（ｃ１）前記複数
の接触機構と前記複数の端子とを接触させた状態で前記
第１基板および前記半導体ウェハを第１保持機構によっ
て保持する工程、（ｃ２）検査用回路を有する第１配線
基板と前記第１保持機構とを接続することにより、前記
第１配線と前記第１配線基板とを電気的に接続する工
程、を含み、前記電気的検査はバーンイン検査であるこ
とを特徴とする半導体集積回路装置の製造方法。
【請求項３】請求項２記載の半導体集積回路装置の製
造方法において、前記複数の第１領域の数と同数の前記
第１保持機構を用意し、前記第１保持機構の各々は前記
複数の第１領域の各々と１対１で対応して前記複数の接
触機構と前記複数の端子との接触位置を合わせることを
特徴とする半導体集積回路装置の製造方法。
【請求項４】請求項２記載の半導体集積回路装置の製
造方法において、前記（ｃ１）工程は、前記複数の第１
領域のうちの所望の前記領域において前記複数の接触機
構と前記複数の端子とが接触するように前記半導体ウェ
ハの前記第１保持機構内での保持位置を合わせる工程を
含むことを特徴とする半導体集積回路装置の製造方法。
【請求項５】請求項１記載の半導体集積回路装置の製
造方法において、前記電気的検査はプローブ検査である
ことを特徴とする半導体集積回路装置の製造方法。
【請求項６】請求項１記載の半導体集積回路装置の製
造方法において、前記複数のチップ領域の各々は、前記
半導体ウェハの前記主面上に形成されたＢＩＳＴ回路を
有し、前記ＢＩＳＴ回路は前記複数の端子のうちの第１
端子と電気的に接続し、前記接触機構と前記第１端子と
が接触することで前記電気的検査を行うことを特徴とす
る半導体集積回路装置の製造方法。
【請求項７】請求項６記載の半導体集積回路装置の製
造方法において、前記第１端子の数は前記複数のチップ
領域の各々において６個〜２０個であることを特徴とす
る半導体集積回路装置の製造方法。
【請求項８】請求項６記載の半導体集積回路装置の製
造方法において、前記第１端子は、前記複数のチップ領
域の各々の主面内において１列または前記主面を取り囲
む４辺のうち対向する２辺に沿って２列で配列すること
を特徴とする半導体集積回路装置の製造方法。
【請求項９】請求項１記載の半導体集積回路装置の製
造方法において、前記複数の第１領域の各々は、前記半
導体ウェハの前記主面内において前記チップ領域を所定
の間隔毎に選択することで形成することを特徴とする半
導体集積回路装置の製造方法。
【請求項１０】請求項１記載の半導体集積回路装置の
製造方法において、前記複数の第１領域の数は２〜４で
あることを特徴とする半導体集積回路装置の製造方法。
【請求項１１】複数のチップ領域に区画された半導体
ウェハの主面上に配置され、前記複数のチップ領域の各
々に形成された半導体集積回路と電気的に接続する複数
の端子に接触させるための複数の接触機構と、前記複数
の接触機構と電気的に接続する第１配線と、前記複数の
接触機構の各先端が前記半導体ウェハの主面に向けて突
出するように前記複数の接触機構を保持する第１基板と
を有し、前記複数の接触機構を前記複数の端子に接触さ
せて前記半導体集積回路の電気的検査を行い、前記電気
的検査は、前記半導体ウェハの前記主面を複数の第１領
域に分割して、前記複数のチップ領域の各々を前記複数
の第１領域のいずれかに配置した後に、前記複数の第１
領域の各々に対して行うことを特徴とする半導体検査装
置。
【請求項１２】請求項１１記載の半導体検査装置にお
いて、前記電気的検査は、前記複数の接触機構と前記複
数の端子とを接触させた状態で前記第１基板および前記
半導体ウェハを第１保持機構によって保持し、検査用回
路を有する第１配線基板と前記第１保持機構とを接続す
ることにより、前記第１配線と前記第１配線基板とを電
気的に接続して行うバーンイン検査であることを特徴と
する半導体検査装置。
【請求項１３】請求項１２記載の半導体検査装置にお
いて、前記複数の第１領域の数と同数の前記第１保持機
構が用意され、前記第１保持機構の各々は前記複数の第
１領域の各々と１対１で対応して前記複数の接触機構と
前記複数の端子との接触位置を合わせることを特徴とす
る半導体検査装置。
【請求項１４】請求項１２記載の半導体検査装置にお
いて、前記半導体ウェハの前記第１保持機構内での保持
位置を合わせることによって、前記複数の第１領域のう
ちの所望の前記領域において前記複数の接触機構と前記
複数の端子とが接触するようにすることを特徴とする半
導体検査装置。
【請求項１５】請求項１１記載の半導体検査装置にお
いて、前記電気的検査はプローブ検査であることを特徴
とする半導体検査装置。
【請求項１６】請求項１１記載の半導体検査装置にお
いて、前記複数のチップ領域の各々は、前記半導体ウェ
ハの前記主面上に形成されたＢＩＳＴ回路を有し、前記
ＢＩＳＴ回路は前記複数の端子のうちの第１端子と電気
的に接続し、前記接触機構と前記第１端子とを接触させ
ることで前記電気的検査を行うことを特徴とする半導体
検査装置。
【請求項１７】請求項１６記載の半導体検査装置にお
いて、前記第１端子の数は前記複数のチップ領域の各々
において６個〜２０個であることを特徴とする半導体検
査装置。
【請求項１８】請求項１６記載の半導体検査装置にお
いて、前記第１端子は、前記複数のチップ領域の各々の
主面内において１列または前記主面を取り囲む４辺のう
ち対向する２辺に沿って２列で配列されていることを特
徴とする半導体検査装置。
【請求項１９】請求項１１記載の半導体検査装置にお
いて、前記複数の第１領域の各々は、前記半導体ウェハ
の前記主面内において前記チップ領域を所定の間隔毎に
選択することで形成されていることを特徴とする半導体
検査装置。
【請求項２０】請求項１１記載の半導体検査装置にお
いて、前記複数の第１領域の数は２〜４であることを特
徴とする半導体検査装置。
【請求項２１】請求項１１記載の半導体検査装置にお
いて、前記接触機構および前記第１基板は、シリコンを
主成分とする基板を加工することでそれぞれを別々に作
成してから接合する場合も含めて一体に形成されている
ことを特徴とする半導体検査装置。
【請求項２２】請求項１１記載の半導体検査装置にお
いて、前記複数の接触機構はバンプ電極から形成されて
いることを特徴とする半導体検査装置。
【請求項２３】請求項１１記載の半導体検査装置にお
いて、前記複数の接触機構は導電性の針から形成されて
いることを特徴とする半導体検査装置。