[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP5634070B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5634070B2
JP5634070B2 JP2010003491A JP2010003491A JP5634070B2 JP 5634070 B2 JP5634070 B2 JP 5634070B2 JP 2010003491 A JP2010003491 A JP 2010003491A JP 2010003491 A JP2010003491 A JP 2010003491A JP 5634070 B2 JP5634070 B2 JP 5634070B2
Authority
JP
Japan
Prior art keywords
wiring
transistor
signal
circuit
node
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2010003491A
Other languages
English (en)
Other versions
JP2010186169A5 (ja
JP2010186169A (ja
Inventor
敦司 梅崎
敦司 梅崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2010003491A priority Critical patent/JP5634070B2/ja
Publication of JP2010186169A publication Critical patent/JP2010186169A/ja
Publication of JP2010186169A5 publication Critical patent/JP2010186169A5/ja
Application granted granted Critical
Publication of JP5634070B2 publication Critical patent/JP5634070B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13454—Drivers integrated on the active matrix substrate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/13606—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit having means for reducing parasitic capacitance
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/124—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode interdigital
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2230/00—Details of flat display driving waveforms
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0404—Matrix technologies
    • G09G2300/0408—Integration of the drivers onto the display substrate
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0404—Matrix technologies
    • G09G2300/0417—Special arrangements specific to the use of low carrier mobility technology
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/04—Maintaining the quality of display appearance
    • G09G2320/043—Preventing or counteracting the effects of ageing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nonlinear Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Shift Register Type Memory (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Control Of El Displays (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electroluminescent Light Sources (AREA)

Description

半導体装置、表示装置、液晶表示装置、それらの駆動方法、又はそれらを生産する方法に関する。特に、画素部と同じ基板に形成される駆動回路を有する半導体装置、表示装置、液晶表示装置、又はそれらの駆動方法に関する。または、当該半導体装置、当該表示装置、又は当該液晶表示装置を有する電子機器に関する。
近年、表示装置は、液晶テレビなどの大型表示装置の増加から、活発に開発が進められている。特に、非単結晶半導体によって構成されるトランジスタを用いて、画素部と同じ基板にゲートドライバなどの駆動回路を構成する技術は、コストの低減、信頼性の向上に大きく貢献するため、活発に開発が進められている。
非単結晶半導体によって構成されるトランジスタは、閾値電圧の上昇、又は移動度の低下などの劣化を生じることがある。このトランジスタの劣化が進むと、駆動回路が動作しづらくなり、画像を表示できなくなるといった問題があった。そこで、特許文献１には、トランジスタの劣化を抑制することができるシフトレジスタが開示されている。特に、特許文献１の図７では、トランジスタの特性劣化を抑制するために、二つのトランジスタが用いられる。一方のトランジスタは、フリップフロップの出力端子と、ＶＳＳ（以下負電源）が供給される配線との間に接続される。他方のトランジスタは、フリップフロップの出力端子と、プルアップトランジスタのゲートとの間に接続される。そして、フリップフロップの出力信号がＬレベルになる期間において、この二つのトランジスタが交互にオンする。一方のトランジスタがオンすると、ＶＳＳが一方のトランジスタを介してフリップフロップの出力端子に供給される。他方のトランジスタがオンすると、プルアップトランジスタのゲートに供給されるＶＳＳが他方のトランジスタを介してフリップフロップの出力端子に供給される。こうして、トランジスタの劣化を抑制することができる。さらに、フリップフロップの出力端子にＶＳＳが常に供給されるので、フリップフロップの出力信号をＬレベルに維持しやすくなる。
特開２００５−５０５０２号公報
特許文献１に示す構成において、フリップフロップの出力信号がＨレベルとなる期間において、他方のトランジスタが少しの間オンしてしまうので、プルアップトランジスタのゲートと、フリップフロップの出力端子とが少しの間導通状態になる。このとき、プルアップトランジスタのゲートの電位は、高い電位になっており、フリップフロップの出力端子の電位は、低い電位となっている。本発明の一態様は、プルアップトランジスタのゲートの電位を高くすることを課題とする。
または、プルアップトランジスタのゲートの電位が低下すると、プルアップトランジスタがオフすることがある。本発明の一態様は、シフトレジスタの誤動作を防ぐことを課題とする。
または、プルアップトランジスタがオンし、シフトレジスタが正常に動作することができたとしても、プルアップトランジスタのゲートの電位は低下することに変わりない。本発明の一態様は、プルアップトランジスタのゲートとソースとの間の電位差（Ｖｇｓ）を大きくすることを課題とする。
または、プルアップトランジスタのＶｇｓが小さくなると、プルアップトランジスタのオン抵抗が大きくなってしまう。本発明の一態様は、表示装置を小さくすることを課題とする。または、本発明の一態様は、表示装置を高精細にすることを課題とする。
または、プルアップトランジスタのＶｇｓが小さくなると、フリップフロップの出力信号の立ち上がり時間、又は立ち下がり時間が長くなってしまう。本発明の一態様は、画素への不正な信号（例えば別の行に属する画素へのビデオ信号）の書き込みを防止し、表示品位を高くすることを課題とする。
または、プルアップトランジスタのＶｇｓが小さくなると、プルアップトランジスタのチャネル幅を大きくする必要がある。そして、プルアップトランジスタのチャネル幅が大きくなると、他のトランジスタのチャネル幅も大きくする必要がある。本発明の一態様は、レイアウト面積を小さくすることを課題とする。または、本発明の一態様は、表示装置の額縁を狭くすることを課題とする。
または、トランジスタのチャネル幅が大きくなると、トランジスタのゲートと、ソース又はドレインとがショートしやすくなる。本発明の一態様は、歩留まりを向上させることを課題とする。または、本発明の一態様は、コストの低減を図ることを課題とする。
または、トランジスタのチャネル幅が大きくなると、シフトレジスタの寄生容量が増加してしまう。本発明の一態様は、シフトレジスタに入力される信号になまり又は遅延などを低減することを課題とする。または、本発明の一態様は、消費電力を低減することを課題とする。これを改善するために、シフトレジスタに信号又は電圧などを供給する回路として、大きな電流能力を有する回路を用いる必要がある。本発明の一態様は、外部回路を小さくすることを課題とする。または、本発明の一態様は、表示装置を小さくすることを課題とする。
なお、上述の課題の記載は、他の課題の存在を妨げるものではない。
本発明の一態様は、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第１の回路、及び第２の回路を有する駆動回路と、液晶素子を有する画素と、を有し、第１のトランジスタは、第１の端子が、信号線、又はクロック信号線としての機能を有する第２の配線に電気的に接続され、第２の端子が、信号線、ゲート線、走査線、又は出力信号線としての機能を有する第１の配線に電気的に接続され、ゲートが第２の回路及び第３のトランジスタの第１の端子に電気的に接続され、第２のトランジスタは、第１の端子が第１の配線に電気的に接続され、第２の端子が、電源線、又はグランド線としての機能を有する第６の配線に電気的に接続され、ゲートが第１の回路及び第３のトランジスタのゲートに電気的に接続され、第３のトランジスタは、第２の端子が第６の配線に電気的に接続され、第２の回路は、信号線、又はクロック信号線としての機能を有する第３の配線、信号線としての機能を有する第４の配線、信号線としての機能を有する第５の配線、及び第６の配線に電気的に接続され、第１の回路は、第１の配線、第２の配線、及び第６の配線に電気的に接続されている液晶表示装置である。
本発明の一態様において、第１のトランジスタは、第１のトランジスタのゲートの電位に応じて、第２の配線の信号を第１の配線に供給するタイミングを制御するブートストラップトランジスタとして機能するものであってもよい。
本発明の一態様において、第２のトランジスタは、第１の回路の出力信号、又は第２のトランジスタのゲートの電位に応じて、第６の配線と第１の配線との導通状態を制御するスイッチとして機能するものであってもよい。
本発明の一態様において、第３のトランジスタは、第１の回路の出力信号に応じて、第６の配線と第１のトランジスタのゲートとの導通状態を制御するスイッチとして機能するものであってもよい。
本発明の一態様において、第１の回路は、第１の配線の信号又は第２の配線の信号に応じて、第２のトランジスタのゲートに第６の配線の電圧を供給するタイミングを制御することで、第２のトランジスタのゲートの電位を上昇、減少若しくは維持する機能、又は第２のトランジスタのゲートを浮遊状態とする制御回路として機能するものであってもよい。
本発明の一態様において、第２の回路は、第３の配線に供給される信号、第４の配線に供給される信号、又は第５の配線に供給される信号に応じて、第１のトランジスタのゲートに、第４の配線に供給される信号又は第６の配線の電圧を供給するタイミングを制御し、第１のトランジスタのゲートの電位を上昇、減少、若しくは維持する機能、又は第１のトランジスタのゲートの電位を浮遊状態とする制御回路として機能するものであってもよい。
本発明の一態様において、第１の回路は、第４のトランジスタ、第５のトランジスタ、第６のトランジスタ、及び第７のトランジスタを有し、第４のトランジスタは、第１の端子が第２の配線と電気的に接続され、第２の端子が第２のトランジスタのゲートと電気的に接続され、第５のトランジスタは、第１の端子が第６の配線と電気的に接続され、第２の端子が第２のトランジスタのゲートと電気的に接続され、ゲートが第１の配線と電気的に接続され、第６のトランジスタは、第１の端子が第２の配線と電気的に接続され、第２の端子が第４のトランジスタのゲートと電気的に接続され、ゲートが第２の配線と電気的に接続され、第７のトランジスタは、第１の端子が第６の配線と電気的に接続され、第２の端子が第４のトランジスタのゲートと電気的に接続され、ゲートが第１の配線と電気的に接続されるものであってもよい。
本発明の一態様において、第２の回路は、第８のトランジスタ、第９のトランジスタ、第１０のトランジスタ、第１１のトランジスタ、及び第１２のトランジスタを有し、第８のトランジスタは、第１の端子が第４の配線と電気的に接続され、第２の端子が第１のトランジスタのゲートと電気的に接続され、ゲートが第３の配線と電気的に接続され、第９のトランジスタは、第１の端子が第１のトランジスタのゲートと電気的に接続され、第２の端子が第４の配線と電気的に接続され、ゲートが第４の配線と電気的に接続され、第１０のトランジスタは、第１の端子が第１のトランジスタのゲートと電気的に接続され、第２の端子が第６の配線と電気的に接続され、ゲートが第５の配線と電気的に接続され、第１１のトランジスタは、第１の端子が第１の配線と電気的に接続され、第２の端子が第６の配線と電気的に接続され、ゲートが第５の配線と電気的に接続され、第１２のトランジスタは、第１の端子が第１の配線と電気的に接続され、第２の端子が第６の配線と電気的に接続され、ゲートが第３の配線と電気的に接続されるものであってもよい。
本発明の一態様において、駆動回路は、画素と同じ基板に形成されるものであってもよい。
本発明の一態様において、第１のトランジスタのチャネル幅は、第２のトランジスタ及び第３のトランジスタのチャネル幅よりも大きいものであってもよい。
なお、スイッチは、様々な形態のものを用いることができる。例としては、電気的スイッチや機械的なスイッチなどがある。つまり、電流の流れを制御できるものであればよく、特定のものに限定されない。例えば、スイッチとして、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）などを用いることが出来る。または、これらを組み合わせた論理回路をスイッチとして用いることが出来る。
機械的なスイッチの例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。
なお、Ｎチャネル型トランジスタとＰチャネル型トランジスタの両方を用いて、ＣＭＯＳ型のスイッチをスイッチとして用いてもよい。
なお、ＡとＢとが接続されている、と明示的に記載する場合は、ＡとＢとが電気的に接続されている場合と、ＡとＢとが機能的に接続されている場合と、ＡとＢとが直接接続されている場合とを含むものとする。ここで、Ａ、Ｂは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。
例えば、ＡとＢとが電気的に接続されている場合として、ＡとＢとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオードなど）が、ＡとＢとの間に１個以上接続されていてもよい。あるいは、ＡとＢとが機能的に接続されている場合として、ＡとＢとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＡとＢとの間に１個以上接続されていてもよい。例えば、ＡとＢとの間に別の回路を挟んでいても、Ａから出力された信号がＢへ伝達される場合は、ＡとＢとは機能的に接続されているものとする。
なお、ＡとＢとが電気的に接続されている、と明示的に記載する場合は、ＡとＢとが電気的に接続されている場合（つまり、ＡとＢとの間に別の素子や別の回路を挟んで接続されている場合）と、ＡとＢとが機能的に接続されている場合（つまり、ＡとＢとの間に別の回路を挟んで機能的に接続されている場合）と、ＡとＢとが直接接続されている場合（つまり、ＡとＢとの間に別の素子や別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、表示素子、表示素子を有する装置である表示装置、発光素子、発光素子を有する装置である発光装置は、様々な形態を用いたり、様々な素子を有することが出来る。例えば、表示素子、表示装置、発光素子または発光装置としては、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、デジタルマイクロミラーデバイス（ＤＭＤ）、圧電セラミックディスプレイ、カーボンナノチューブ、など、電気磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有することができる。
なお、液晶素子とは、液晶の光学的変調作用によって光の透過または非透過を制御する素子であり、一対の電極、及び液晶により構成される。なお、液晶の光学的変調作用は、液晶にかかる電界（横方向の電界、縦方向の電界又は斜め方向の電界を含む）によって制御される。なお、液晶素子としては、ネマチック液晶、コレステリック液晶、スメクチック液晶、ディスコチック液晶、サーモトロピック液晶、リオトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶（ＰＤＬＣ）、強誘電液晶、反強誘電液晶、主鎖型液晶、側鎖型高分子液晶、プラズマアドレス液晶（ＰＡＬＣ）、バナナ型液晶などを挙げることができる。また液晶の駆動方式としては、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＳＴＮ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホストモード、ブルー相（Ｂｌｕｅ Ｐｈａｓｅ）モードなどを用いることができる。ただし、これに限定されず、液晶素子及びその駆動方式として様々なものを用いることができる。
なお、光源としては、エレクトロルミネッセンス、冷陰極管、熱陰極管、ＬＥＤ、レーザー光源、水銀ランプなどを用いることができる。ただし、これに限定されず、光源して様々なものを用いることができる。
なお、トランジスタの構成は、様々な形態をとることができ、特定の構成に限定されない。例えば、ゲート電極が２個以上のマルチゲート構造を適用することができる。マルチゲート構造にすると、チャネル領域が直列に接続されるため、複数のトランジスタが直列に接続された構成となる。
別の例として、チャネルの上下にゲート電極が配置されている構造を適用することができる。
チャネル領域の上にゲート電極が配置されている構造、チャネル領域の下にゲート電極が配置されている構造、正スタガ構造、逆スタガ構造、チャネル領域を複数の領域に分けた構造、チャネル領域を並列に接続した構造、またはチャネル領域が直列に接続する構成も適用できる。さらに、チャネル領域（もしくはその一部）にソース電極やドレイン電極が重なっている構造も適用できる。あるいは、ＬＤＤ領域を設けた構造を適用できる。
なお、Ａの上にＢが形成されている、あるいは、Ａ上にＢが形成されている、と明示的に記載する場合は、Ａの上にＢが直接接して形成されていることに限定されない。直接接してはいない場合、つまり、ＡとＢと間に別の対象物が介在する場合も含むものとする。ここで、Ａ、Ｂは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
従って例えば、層Ａの上に（もしくは層Ａ上に）、層Ｂが形成されている、と明示的に記載されている場合は、層Ａの上に直接接して層Ｂが形成されている場合と、層Ａの上に直接接して別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直接接して層Ｂが形成されている場合とを含むものとする。なお、別の層（例えば層Ｃや層Ｄなど）は、単層でもよいし、複層でもよい。
さらに、Ａの上方にＢが形成されている、と明示的に記載されている場合についても同様であり、Ａの上にＢが直接接していることに限定されず、ＡとＢとの間に別の対象物が介在する場合も含むものとする。従って例えば、層Ａの上方に、層Ｂが形成されている、という場合は、層Ａの上に直接接して層Ｂが形成されている場合と、層Ａの上に直接接して別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直接接して層Ｂが形成されている場合とを含むものとする。なお、別の層（例えば層Ｃや層Ｄなど）は、単層でもよいし、複層でもよい。
なお、Ａの上にＢが形成されている、Ａ上にＢが形成されている、又はＡの上方にＢが形成されている、と明示的に記載する場合、斜め上にＢが形成される場合も含むこととする。
なお、Ａの下にＢが、あるいは、Ａの下方にＢが、の場合についても、同様である。
なお、明示的に単数として記載されているものについては、単数であることが望ましい。ただし、これに限定されず、複数であることも可能である。同様に、明示的に複数として記載されているものについては、複数であることが望ましい。ただし、これに限定されず、単数であることも可能である。
なお、図において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
なお、図は、理想的な例を模式的に示したものであり、図に示す形状又は値などに限定されない。例えば、製造技術による形状のばらつき、誤差による形状のばらつき、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
なお、専門用語は、特定の実施の形態、又は実施例などを述べる目的で用いられる場合が多く、これに限定されない。
なお、定義されていない文言（専門用語又は学術用語などの科学技術文言を含む）は、通常の当業者が理解する一般的な意味と同等の意味として用いることが可能である。辞書等により定義されている文言は、関連技術の背景と矛盾がないような意味に解釈されることが好ましい。
なお、第１、第２、第３などの語句は、様々な要素、部材、領域、層、区域を他のものと区別して記述するために用いられる。よって、第１、第２、第３などの語句は、要素、部材、領域、層、区域などの数を限定するものではない。さらに、例えば、「第１の」を「第２の」又は「第３の」などと置き換えることが可能である。
本発明の一態様は、トランジスタのゲートの電位を高くすることができる。または、本発明の一態様は、誤動作を防止することができる。または、本発明の一態様は、トランジスタのＶｇｓを大きくすることができる。または、本発明の一態様は、トランジスタのオン抵抗を小さくすることができる。または、本発明の一態様は、トランジスタのチャネル幅を小さくすることができる。または、本発明の一態様は、トランジスタの劣化を抑制又は緩和することができる。または、本発明の一態様は、レイアウト面積を小さくすることができる。または、本発明の一態様は、フリップフロップ、シフトレジスタ、又は走査線駆動回路などの駆動回路の出力信号の立ち下がり時間、又は立ち上がり時間を短くすることができる。または、本発明の一態様は、表示装置を大きくすることができる。または、本発明の一態様は、表示装置を高精細にすることができる。または、本発明の一態様は、表示装置の額縁を狭くすることができる。または、本発明の一態様は、画素に正確な信号を書き込むことができる。または、本発明の一態様は、表示品位を高くすることができる。または、本発明の一態様は、歩留まりを高くすることができる。または、本発明の一態様は、コストを削減することができる。または、本発明の一態様は、シフトレジスタに入力される信号のなまり又は遅延を小さくすることができる。または、本発明の一態様は、消費電力を小さくすることができる。または、本発明の一態様は、外部回路の電流能力を小さくすることができる。または、本発明の一態様は、外部回路のサイズ、又は当該外部回路を有する表示装置のサイズを小さくすることができる。
半導体装置の回路図、及びその駆動方法を説明するタイミングチャート。 半導体装置の駆動方法を説明する模式図。 半導体装置の駆動方法を説明する模式図。 半導体装置の駆動方法を説明するタイミングチャート。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図、及びその駆動方法を説明するタイミングチャート。 半導体装置の駆動方法を説明する模式図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図、及びその駆動方法を説明する模式図。 半導体装置の駆動方法を説明する模式図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図。 シフトレジスタの回路図。 シフトレジスタの駆動方法を説明するタイミングチャート。 シフトレジスタの駆動方法を説明するタイミングチャート。 シフトレジスタの回路図。 表示装置のシステムブロック図。 表示装置の構成を説明する図。 信号線駆動回路の回路図、及びその駆動方法を説明するタイミングチャート。 画素の回路図、及びその駆動方法を説明するタイミングチャート。 画素の回路図。 半導体装置の回路図。 表示装置の上面図と、その断面図。 トランジスタの断面図。 シフトレジスタのレイアウト図。 シフトレジスタのレイアウト図。 電子機器を説明する図。 電子機器を説明する図。
以下、本発明の実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
（実施の形態１）
本実施の形態では、半導体装置の一例について説明する。本実施の形態の半導体装置は、一例として、シフトレジスタ、ゲートドライバ、ソースドライバ、又は表示装置などに用いることが可能である。なお、当該半導体装置をフリップフロップ、又は駆動回路と示すことが可能である。
まず、本実施の形態の半導体装置の一例について、図１（Ａ）を参照して説明する。図１（Ａ）には、回路１００を示す。なお、回路１００を半導体装置、駆動回路、又はフリップフロップと示すことが可能である。
回路１００は、トランジスタ１０１（第１のトランジスタともいう）、トランジスタ１０２（第２のトランジスタともいう）、トランジスタ１０３（第３のトランジスタともいう）、回路１０４（第１の回路ともいう）、及び回路１０５（第２の回路ともいう）を有する。回路１０４は、端子１０４ａ、端子１０４ｂ、端子１０４ｃ、及び端子１０４ｄという複数の端子を有する。回路１０５は、端子１０５ａ、端子１０５ｂ、端子１０５ｃ、端子１０５ｄ、端子１０５ｅ、及び端子１０５ｆという複数の端子を有する。ただし、これに限定されず、これらのトランジスタのいずれか、又はこれらの回路のいずれかを省略、又は、容量素子、抵抗素子、若しくはダイオードなどの様々な素子、又はこれらのうちのいずれかの素子を組み合わせた回路への置き換えを行うことが可能である。または、トランジスタ、容量素子、抵抗素子、若しくはダイオードなどの様々な素子、又はこれらのうちのいずれかの素子を組み合わせた回路を新たに追加することが可能である。または、回路１０４、及び回路１０５の構成によっては、端子の追加、又は端子の省略を行うことが可能である。
なお、一例として、トランジスタ１０１〜１０３は、Ｎチャネル型であるものとする。Ｎチャネル型のトランジスタは、ゲートとソースとの間の電位差（Ｖｇｓ）が閾値電圧（Ｖｔｈ）を上回った場合にオンするものとする。ただし、これに限定されず、トランジスタ１０１〜１０３は、Ｐチャネル型であることが可能である。Ｐチャネル型トランジスタは、ゲートとソースとの間の電位差（Ｖｇｓ）が閾値電圧（Ｖｔｈ）を下回った場合にオンするものとする。
なお、一例として、図２８（Ａ）に示すように、回路１０４は、２入力のＡＮＤとＮＯＴとを組み合わせた論理回路であるものとする。この組み合わせ論理回路は、一方の入力信号（例えば配線１１３の信号）と、他方の入力信号（例えば配線１１１の信号）の反転信号との論理積をとるものとする。ただし、これに限定されず、回路１０４としては、図２８（Ｂ）に示すように、２入力のＮＯＲを用いることが可能である。他にも、回路１０４としては、様々な回路を用いることが可能である。
なお、一例として、回路１０４、及び回路１０５は、一つ又は複数のトランジスタを有するものとする。そして、これらのトランジスタの極性は、トランジスタ１０１〜１０３と同じ極性であるものとする。トランジスタの極性を同じ極性とすることによって、製造工程の削減、歩留まりの向上、信頼性の向上、又はコストの削減を図ることができる。ただし、これに限定されず、回路１０４、及び回路１０５は、Ｎチャネル型トランジスタとＰチャネル型トランジスタとを有することが可能である。つまり、回路１０４、及び１０５は、ＣＭＯＳ回路であることが可能である。
なお、一例として、端子１０４ａ〜１０４ｃは、入力端子として機能し、端子１０４ｄは、出力端子として機能するものとする。そして、一例として、端子１０５ａ〜１０５ｄは、入力端子として機能し、端子１０５ｅ及び端子１０５ｆは、出力端子として機能するものとする。ただし、これに限定されない。
なお、回路１０４、及び／又は回路１０５は、さらに多くの端子を有することが可能である。または、回路１０４、及び／又は回路１０５は、端子の一部を省略することが可能である。
次に、回路１００の接続関係の一例について説明する。トランジスタ１０１の第１の端子は、配線１１２と接続され、トランジスタ１０１の第２の端子は、配線１１１と接続される。トランジスタ１０２の第１の端子は、配線１１６と接続され、トランジスタ１０２の第２の端子は、配線１１１と接続される。トランジスタ１０３の第１の端子は、配線１１６と接続され、トランジスタ１０３の第２の端子は、トランジスタ１０１のゲートと接続され、トランジスタ１０３のゲートは、トランジスタ１０２のゲートと接続される。回路１０４の端子１０４ａは、配線１１２と接続され、回路１０４の端子１０４ｂは、配線１１１と接続され、回路１０４の端子１０４ｃは、配線１１６と接続され、回路１０４の端子１０４ｄは、トランジスタ１０２のゲートと接続される。回路１０５の端子１０５ａは、配線１１３と接続され、回路１０５の端子１０５ｂは、配線１１４と接続され、回路１０５の端子１０５ｃは、配線１１５と接続され、回路１０５の端子１０５ｄは、配線１１６と接続され、回路１０５の端子１０５ｅは、トランジスタ１０１のゲートと接続され、回路１０５の端子１０５ｆは、配線１１１と接続される。ただし、これに限定されず、他にも様々な接続構成にすることが可能である。
なお、トランジスタ１０１のゲート、トランジスタ１０３の第２の端子、又は、回路１０５の端子１０５ｅの接続箇所をノードＡと示す。そして、トランジスタ１０２のゲート、回路１０４の端子１０４ｄ、又は、トランジスタ１０３のゲートの接続箇所をノードＢと示す。なお、ノードＡ、及びノードＢを配線、又は端子と示すことが可能である。
なお、配線１１１、配線１１２、配線１１３、配線１１４、配線１１５、及び配線１１６を端子と示すことが可能である。
なお、すでに述べたように、回路１０４、及び／又は回路１０５には、新たな端子を追加することが可能である。このような場合、当該端子は、様々な配線、又は様々な素子と接続することが可能である。
なお、配線１１１〜１１６のいずれかの省略、及び／又は、新たな配線の追加を行うことが可能である。
次に、配線１１１〜１１６に入力又は出力される信号又は電圧の一例について説明する。配線１１１からは、一例として、信号ＯＵＴが出力されるものとする。信号ＯＵＴは、ＨレベルとＬレベルとを有するデジタル信号である場合が多く、回路１００の出力信号、選択信号、転送信号、スタート信号、リセット信号、ゲート信号、又は走査信号として機能することが可能である。配線１１２には、一例として、信号ＩＮ１が入力されるものとする。信号ＩＮ１は、デジタル信号である場合が多く、クロック信号として機能することが可能である。配線１１３には、一例として、信号ＩＮ２が入力されるものとする。信号ＩＮ２は、信号ＩＮ１の反転信号、又は信号ＩＮ１から位相が１８０°ずれた信号である場合が多く、反転クロック信号として機能することが可能である。配線１１４には、一例として、信号ＩＮ３が入力されるものとする。信号ＩＮ３は、デジタル信号である場合が多く、スタート信号、又は垂直同期信号として機能することが可能である。または、回路１００がシフトレジスタ又は表示装置に用いられる場合、信号ＩＮ３は、別の段（例えば前段）からの転送信号、又は別の行（例えば前行）を選択する信号として機能することが可能である。配線１１５には、一例として、信号ＩＮ４が入力されるものとする。信号ＩＮ４は、デジタル信号である場合が多く、リセット信号として機能することが可能である。または、回路１００がシフトレジスタ又は表示装置に用いられる場合、信号ＩＮ４は、別の行（例えば次の行）を選択する信号として機能することが可能である。配線１１６には、一例として、電圧Ｖ１が入力されるものとする。電圧Ｖ１は、Ｌレベルの信号ＯＵＴ、信号ＩＮ１、信号ＩＮ２、信号ＩＮ３、又は信号ＩＮ４とおおむね等しい値である場合が多く、グランド電圧、電源電圧、又は負電源電圧として機能することが可能である。ただし、これに限定されず、配線１１１〜１１６には、他にも様々な信号、様々な電流、又は様々な電圧を入力することが可能である。例えば、配線１１２、配線１１３、配線１１４、及び／又は、配線１１５に、電圧Ｖ１又は電圧Ｖ２などの電圧が供給されることが可能である。または、配線１１６に、信号ＯＵＴ、信号ＩＮ１、信号ＩＮ２、信号ＩＮ３、又は信号ＩＮ４などの信号が入力されることが可能である。または、配線１１１、配線１１２、配線１１３、配線１１４、配線１１５、及び／又は、配線１１６に信号又は電圧などを入力させずに、これらの配線を浮遊状態にすることが可能である。
なお、おおむねとは、ノイズによる誤差、プロセスのばらつきによる誤差、素子の作製工程のばらつきによる誤差、及び／又は、測定誤差などの様々な誤差を含むものとする。
なお、配線１１１（第１の配線ともいう）は、信号線、ゲート線、走査線、又は出力信号線として機能することが可能である。配線１１２（第２の配線ともいう）は、信号線、又はクロック信号線として機能することが可能である。配線１１３（第３の配線ともいう）は、信号線、又はクロック信号線として機能することが可能である。配線１１４（第４の配線ともいう）は、信号線として機能することが可能である。配線１１５（第５の配線ともいう）は、信号線として機能することが可能である。配線１１６（第６の配線ともいう）は、電源線、又はグランド線として機能することが可能である。ただし、これに限定されず、配線１１１〜１１６は、他にも様々な配線として機能することが可能である。例えば、配線１１２、配線１１３、配線１１４、及び／又は、配線１１５に、電圧が供給される場合、これらの配線は、電源線として機能することが可能である。または、配線１１６に、信号が入力される場合、配線１１６は、信号線として機能することが可能である。または、配線１１４、及び／又は、配線１１５は、配線１１１と同様に、信号線、ゲート線、走査線、又は出力信号線として機能することが可能である。
なお、回路１００には、多相のクロック信号を入力することが可能である。例えば、ｎ（ｎは自然数）相のクロック信号と示す場合、ｎ相のクロック信号とは、周期がそれぞれ１／ｎ周期ずつずれたｎ個のクロック信号のことである。または、多相のクロック信号のいずれか二つが、各々、配線１１２、配線１１３に入力されることが可能である。
なお、信号ＩＮ１、又は信号ＩＮ２としては、平衡のクロック信号を用いることが可能であるし、非平衡（不平衡ともいう）のクロック信号を用いることが可能である。平衡とは、１周期のうち、Ｈレベルになる期間とＬレベルになる期間とが等しいことをいう。非平衡とは、１周期のうち、Ｈレベルになる期間とＬレベルになる期間とが異なることをいう。
なお、一例として、Ｌレベルの信号の電位をＶ１とし、Ｈレベルの信号の電位をＶ２であるものとする。そして、Ｖ２＞Ｖ１であるものとする。そして、電圧Ｖ２と示す場合、電圧Ｖ２とは信号のＨレベルとおおむね等しい値であるものとする。ただし、これに限定されず、Ｌレベルの信号の電位は、Ｖ１よりも低いことが可能であるし、Ｖ１よりも高いことが可能である。または、Ｈレベルの信号の電位は、Ｖ２よりも低いことが可能であるし、Ｖ２よりも高いことが可能である。
次に、トランジスタ１０１〜１０３、及び回路１０４、１０５が有する機能の一例について説明する。
トランジスタ１０１は、ノードＡの電位に応じて、Ｈレベルの信号ＩＮ１を配線１１１に供給するタイミングを制御することによって、信号ＯＵＴがＨレベルになるタイミングを制御する機能を有し、プルアップトランジスタ、又はブートストラップトランジスタとして機能することが可能である。トランジスタ１０２は、回路１０４の出力信号、又はノードＢの電位に応じて、配線１１６と配線１１１との導通状態を制御することによって、配線１１１に電圧Ｖ１を供給するタイミングを制御する機能を有し、スイッチとして機能することが可能である。トランジスタ１０３は、回路１０４の出力信号、又はノードＢの電位に応じて、配線１１６とノードＡとの導通状態を制御することによって、ノードＡに電圧Ｖ１を供給するタイミングを制御する機能を有し、スイッチとして機能することが可能である。
回路１０４は、信号ＯＵＴ又は信号ＩＮ１に応じて、ノードＢに信号ＩＮ３又は電圧Ｖ１を供給するタイミングを制御することによって、ノードＢの電位を上昇、減少若しくは維持する機能、又はノードＢを浮遊状態とする機能を有し、制御回路として機能することが可能である。そして、回路１０４は、ノードＢの電位を制御することによって、トランジスタ１０２及びトランジスタ１０３の導通状態を制御する機能を有することが可能である。例えば、回路１０４は、信号ＩＮ２がＬレベルになると、電圧Ｖ１又はＬレベルの信号ＩＮ２をノードＢに供給することによって、ノードＢの電位を減少させる機能を有する。別の例として、回路１０４は、信号ＯＵＴがＨレベルになると、電圧Ｖ１又はＬレベルの信号をノードＢに供給することによって、ノードＢの電位を減少させる機能を有する。別の例として、信号ＯＵＴがＬレベルのときに、信号ＩＮ２がＨレベルになると、電圧Ｖ２又はＨレベルの信号ＩＮ２をノードＢに供給することによって、ノードＢの電位を上昇させる機能を有する。
回路１０５は、信号ＩＮ２、信号ＩＮ３、又は信号ＩＮ４に応じて、ノードＡに、信号ＩＮ３又は電圧Ｖ１を供給するタイミングを制御することによって、ノードＡの電位を上昇、減少、若しくは維持する機能、又はノードＡを浮遊状態にする機能を有し、制御回路として機能することが可能である。または、回路１０５は、信号ＩＮ２、信号ＩＮ３、又は信号ＩＮ４に応じて、配線１１１に電圧Ｖ１を供給するタイミングを制御することによって、配線１１１の電位を減少若しくは維持する機能、又は配線１１１を浮遊状態にする機能を有する。例えば、回路１０５は、信号ＩＮ２又は信号ＩＮ３がＨレベルになると、Ｈレベルの信号ＩＮ３又は電圧Ｖ２をノードＡに供給することによって、ノードＡの電位を上昇させる機能を有する。別の例として、回路１０５は、信号ＩＮ２又は信号ＩＮ４がＨレベルになると、電圧Ｖ１又はＬレベルの信号をノードＡ又は配線１１１に供給することによって、ノードＡの電位又は配線１１１の電位を減少させる機能を有する。
ただし、これに限定されず、トランジスタ１０１〜１０３、及び回路１０４〜１０５は、他にも様々な機能を有することが可能である。または、これらの素子又は回路は、上述した機能を有していないことが可能である。
次に、図１（Ａ）の半導体装置の動作について、図１（Ｂ）、及び図２（Ａ）、図２（Ｂ）、図２（Ｃ）、図３（Ａ）、及び図３（Ｂ）を参照して説明する。図１（Ｂ）は、半導体装置の動作を説明するためのタイミングチャートの一例である。図１（Ｂ）には、１動作期間における信号ＩＮ１、信号ＩＮ２、信号ＩＮ３、信号ＩＮ４、ノードＡの電位Ｖａ、ノードＢの電位Ｖｂ、及び信号ＯＵＴの一例を示す。そして、図１（Ｂ）のタイミングチャートの１動作期間は、期間Ｔ１、期間Ｔ２、期間Ｔ３、期間Ｔ４、及び期間Ｔ５を有する。図２（Ａ）は、期間Ｔ１における図１（Ａ）の半導体装置の動作の模式図の一例である。図２（Ｂ）は、期間Ｔ２における図１（Ａ）の半導体装置の動作の模式図の一例である。図２（Ｃ）は、期間Ｔ３における図１（Ａ）の半導体装置の動作の模式図の一例である。図３（Ａ）は、期間Ｔ４における図１（Ａ）の半導体装置の動作の模式図の一例である。図３（Ｂ）は、期間Ｔ５における図１（Ａ）の半導体装置の動作の模式図の一例である。
なお、一例として、信号ＩＮ３がＨレベルになると、図１（Ａ）の半導体装置は、期間Ｔ１における動作、期間Ｔ２における動作、及び期間Ｔ３における動作を順に行うものとする。そして、その後、再び信号ＩＮ３がＨレベルになるまで、図１（Ａ）の半導体装置は、期間Ｔ４における動作と期間Ｔ５における動作とを順に繰り返すものとする。ただし、これに限定されず、図１（Ａ）の半導体装置は、期間Ｔ１〜期間Ｔ５における動作を様々な順番で行うことが可能である。
まず、期間Ｔ１において、信号ＩＮ１がＬレベルになり、信号ＩＮ２がＨレベルになり、信号ＩＮ３がＨレベルになり、信号ＩＮ４がＬレベルになる。信号ＩＮ３がＨレベルになるので、回路１０５は、ノードＡの電位を上昇させ始める。このとき、信号ＩＮ１がＬレベルになるので、回路１０４は、ノードＢの電位をＶ１となるように減少させ始める。よって、トランジスタ１０２、及びトランジスタ１０３がオフするので、配線１１６と配線１１１とは非導通状態となり、配線１１６とノードＡとは非導通状態となる。その後、ノードＡの電位が配線１１２の電位（Ｖ１）と、トランジスタ１０１の閾値電圧（Ｖｔｈ１０１）との和（Ｖ１＋Ｖｔｈ１０１）となったところで、トランジスタ１０１がオンする。すると、配線１１２と配線１１１とが導通状態となるので、Ｌレベルの信号ＩＮ１は、配線１１２からトランジスタ１０１を介して配線１１１に供給される。よって、配線１１１の電位はＶ１となるので、信号ＯＵＴはＬレベルとなる。その後、回路１０５は、ノードＡの電位をさらに上昇させ続ける。そして、回路１０５は、ノードＡの電位をある程度の値（少なくともＶ１＋Ｖｔｈ１０１以上）まで上昇させたところで、ノードＡへの信号又は電圧の供給を止める。よって、ノードＡは、このときの電位（例えばＶ１＋Ｖｔｈ１０１以上）を維持したまま浮遊状態となる。
なお、期間Ｔ１において、回路１０５は、配線１１１に電圧Ｖ１、又はＬレベルの信号を供給する場合が多い。ただし、これに限定されず、回路１０５は、配線１１１に電圧又は信号などを供給しないことによって、回路１０５と配線１１１とを非導通状態にすることが可能である。
次に、期間Ｔ２において、信号ＩＮ１がＨレベルになり、信号ＩＮ２がＬレベルになり、信号ＩＮ３がＬレベルになり、信号ＩＮ４がＬレベルのままとなる。回路１０５は、電圧又は信号などをノードＡに供給していない場合が多いので、ノードＡは、期間Ｔ１における電位（Ｖ１＋Ｖｔｈ１０１以上）を維持したまま、浮遊状態のままとなる。よって、トランジスタ１０１はオンのままとなるので、配線１１２と配線１１１とは導通状態のままとなる。このとき、信号ＩＮ１がＬレベルからＨレベルに上昇するので、配線１１１の電位がＶ１から上昇し始める。すると、ノードＡは浮遊状態となっているので、ノードＡの電位は、トランジスタ１０１のゲートと第２の端子との間の寄生容量によって上昇する。いわゆる、ブートストラップ動作である。こうして、ノードＡの電位がＶ２＋Ｖｔｈ１０１＋α（αは正の数）まで上昇する。すると、配線１１１の電位はＨレベルの信号ＩＮ２の電位、つまりＶ２まで上昇するので、信号ＯＵＴはＨレベルとなる。このとき、信号ＯＵＴがＨレベルになるので、回路１０４は、ノードＢに電圧Ｖ１又はＬレベルの信号などを供給することによって、ノードＢの電位をＶ１に維持する。よって、トランジスタ１０２、及びトランジスタ１０３はオフのままとなるので、配線１１６と配線１１１とは非導通状態のままとなり、配線１１６とノードＡとは非導通状態のままとなる。
なお、期間Ｔ２において、回路１０４は、ノードＢに信号又は電圧などを供給しないことによって、回路１０４とノードＢとを非導通状態とすることが可能である。そして、回路１０４は、ノードＢを浮遊状態にすることが可能である。この場合でも、ノードＢは浮遊状態になるので、ノードＢの電位はＶ１に維持される場合が多い。
なお、期間Ｔ２において、回路１０５は、配線１１１に信号又は電圧などを供給しないことによって、回路１０５と配線１１１とを非導通状態とすることが可能である。ただし、これに限定されず、回路１０５は、配線１１１に電圧Ｖ２又はＨレベルの信号などを供給することが可能である。
次に、期間Ｔ３において、信号ＩＮ１がＬレベルになり、信号ＩＮ２がＨレベルになり、信号ＩＮ３がＬレベルのままとなり、信号ＩＮ４がＨレベルとなる。信号ＩＮ４がＨレベルになるので、回路１０５は、ノードＡの電位をＶ１となるように減少させる。よって、トランジスタ１０１がオフとなるので、配線１１２と配線１１１とは非導通状態となる。ここで、ノードＡの電位は回路１０５を介して供給される電圧又は信号によって制御されるので、トランジスタ１０１がオフするタイミングは、信号ＩＮ１がＬレベルになるタイミングよりも遅い場合が多い。つまり、トランジスタ１０１がオンしている状態のときに、信号ＩＮ１がＬレベルとなることがある。この場合、Ｌレベルの信号ＩＮ１が配線１１２からトランジスタ１０１を介して配線１１１に供給される。よって、配線１１１の電位はＶ１となるので、信号ＯＵＴはＬレベルとなる。このとき、信号ＩＮ１はＬレベルなので、回路１０４は、Ｌレベルの信号ＩＮ２又は電圧Ｖ１をノードＢに供給することによって、ノードＢの電位をＶ１に維持する。よって、トランジスタ１０２、及びトランジスタ１０３はオフのままとなるので、配線１１６と配線１１１とは非導通状態のままとなり、配線１１６とノードＡとは非導通状態のままとなる。
なお、期間Ｔ３において、回路１０４は、信号又は電圧などをノードＢに供給しないことによって、回路１０４とノードＢとを非導通状態にすることが可能である。そして、回路１０４は、ノードＢを浮遊状態にすることが可能である。この場合でも、ノードＢは浮遊状態になるので、ノードＢの電位はＶ１に維持される場合が多い。
なお、期間Ｔ２において、回路１０５は、電圧Ｖ１又はＬレベルの信号を配線１１１に供給することが可能である。または、回路１０５は、電圧又は信号などを配線１１１に供給していないことによって、回路１０５と配線１１１とを非導通状態にすることが可能である。
次に、期間Ｔ４において、信号ＩＮ１がＨレベルになり、信号ＩＮ２がＬレベルになり、信号ＩＮ３がＬレベルのままとなり、信号ＩＮ４がＬレベルとなる。信号ＯＵＴがＬレベルのまま、信号ＩＮ１がＨレベルになるので、回路１０４は、Ｈレベルの信号ＩＮ１又は電圧Ｖ２をノードＢに供給することによって、ノードＢの電位をＶ２となるように上昇させる。すると、トランジスタ１０２、及びトランジスタ１０３がオンするので、配線１１６と配線１１１とが導通状態となり、配線１１６とノードＡとが導通状態となる。よって、電圧Ｖ１が配線１１６からトランジスタ１０２を介して配線１１１に供給されるので、配線１１１の電位はＶ１に維持される。そして、電圧Ｖ１が配線１１６からトランジスタ１０３を介してノードＡに供給されるので、ノードＡの電位はＶ１に維持される。こうして、信号ＯＵＴはＬレベルのままとなる。
なお、回路１０５は、電圧Ｖ１又はＬレベルの信号などを配線１１１又はノードＡに供給することが可能である。または、回路１０５は、電圧又は信号などを配線１１１又はノードＡに供給しないことによって、回路１０５とノードＡとを非導通状態とすることが可能であり、回路１０５と配線１１１とを非導通状態とすることが可能である。
次に、期間Ｔ５において、信号ＩＮ１がＬレベルになり、信号ＩＮ２がＨレベルになり、信号ＩＮ３がＬレベルのままとなり、信号ＩＮ４がＬレベルのままとなる。信号ＩＮ１がＬレベルになるので、回路１０４は、Ｌレベルの信号ＩＮ１又は電圧Ｖ１をノードＢに供給することによって、ノードＢの電位をＶ１となるように減少させる。よって、トランジスタ１０２、及びトランジスタ１０３がオフするので、配線１１６と配線１１１とが非導通状態となり、配線１１６とノードＡとが非導通状態となる。ここで、回路１０５が電圧Ｖ１又はＬレベルの信号などを、配線１１１又はノードＡに供給していれば、配線１１１又はノードＡの電位は、Ｖ１に維持される。ただし、回路１０５が電圧又は信号などを配線１１１又はノードＡに供給していない場合でも、配線１１１又はノードＡの電位は、Ｖ１に維持される。なぜなら、配線１１１、及びノードＡは、浮遊状態となるので、期間Ｔ４における電位（Ｖ１）を維持するからである。こうして、信号ＯＵＴはＬレベルのままとなる。
以上、図１（Ａ）の半導体装置の動作について説明した。図１（Ａ）の半導体装置では、期間Ｔ２において、ノードＡの電位の減少を防止することができる。従来の技術では、期間Ｔ２において、配線１１１の電位がある程度の値に上昇するまでは、ノードＡと配線１１１とが導通状態なっていた。よって、ノードＡの電位が減少していた。しかし、図１（Ａ）の半導体装置では、期間Ｔ２において、ノードＡと配線１１１とは、導通状態とならない。したがって、ノードＡの電位の減少を防止することができる。この結果、トランジスタ１０１のＶｇｓの減少を防ぐことができる。または、トランジスタ１０１のＶｇｓを大きくすることができる。または、ノードＡの電位が減少しすぎることに起因する誤動作を防止することができる。または、トランジスタ１０１のＶｇｓの減少を防ぐことができるので、トランジスタ１０１のチャネル幅（Ｗ）を小さくすることができる。よって、レイアウト面積の縮小を図ることができる。または、トランジスタ１０１のＶｇｓを大きくすることができるので、トランジスタ１０１のオン抵抗を小さくすることができる。よって、信号ＯＵＴの立ち下がり時間若しくは立ち上がり時間の減少、又は信号ＯＵＴの遅延の減少を図ることができる。
または、図１（Ａ）の半導体装置では、全てのトランジスタの極性をＮチャネル型又はＰチャネル型とすることが可能である。したがって、工程数の削減、歩留まりの向上、信頼性の向上、又はコストの削減を図ることができる。特に、全てのトランジスタがＮチャネル型の場合、トランジスタの半導体層として、非単結晶半導体、微結晶半導体、有機半導体、又は酸化物半導体などを用いることが可能になる。よって、工程数の削減、歩留まりの向上、信頼性の向上、又はコストの削減を図ることができる。ただし、これに限定されず、図１（Ａ）の半導体装置は、Ｐチャネル型のトランジスタとＮチャネル型のトランジスタとによって構成されるＣＭＯＳ回路を有することが可能である。または、トランジスタの半導体層として、単結晶半導体、又は多結晶半導体を用いることが可能である。
または、図１（Ａ）の半導体装置では、期間Ｔ４と期間Ｔ５とのうち少なくとも一方において、トランジスタ１０１〜１０３はオフする。したがって、トランジスタが１動作期間中にずっとオン状態にならないので、閾値電圧の上昇又は移動度の低下などのトランジスタの特性劣化を抑制することができる。特に、トランジスタの半導体層として、非単結晶半導体、微結晶半導体、有機半導体、又は酸化物半導体などが用いられる場合、トランジスタの特性劣化は顕著に表れる場合が多い。しかし、図１（Ａ）の半導体装置では、トランジスタの特性劣化を抑制することができるので、トランジスタの半導体層として、非単結晶半導体、微結晶半導体、有機半導体、又は酸化物半導体などを用いることが容易になる。ただし、これに限定されず、半導体層としては、多結晶半導体、又は単結晶半導体を用いることが可能である。
なお、期間Ｔ２を選択期間と示し、それ以外の期間（期間Ｔ１、期間Ｔ３、期間Ｔ４、及び期間Ｔ５）を非選択期間と示すことが可能である。または、期間Ｔ１、期間Ｔ２、期間Ｔ３、期間Ｔ４、及び期間Ｔ５を、各々、セット期間、出力期間、リセット期間、第１の非選択期間、第２の非選択期間と示すことが可能である。
なお、図１（Ｂ）のタイミングチャートの一例では、信号ＩＮ１と信号ＩＮ２とは平衡である場合について示したが、これに限定されない。すでに述べたように、信号ＩＮ１と信号ＩＮ２とは、非平衡であることが可能である。または、図１（Ｂ）のタイミングチャートでは、信号ＩＮ１（又は信号ＩＮ２）がＨレベルになる時間と、信号ＩＮ１（又は信号ＩＮ２）がＬレベルになる時間とがおおむね等しい場合、つまり信号ＩＮ１及び信号ＩＮ２のデューティ比がおおむね５０％である場合について示したが、これに限定されない。信号ＩＮ１、及び信号ＩＮ２のデューティ比は、５０％以上であることが可能であるし、５０％以下であることが可能である。図４（Ａ）には、信号ＩＮ１と信号ＩＮ２とが非平衡であり、且つ信号ＩＮ１及び信号ＩＮ２のデューティ比が５０％ではない場合のタイミングチャートを示す。図４（Ａ）のタイミングチャートでは、期間Ｔ２において、信号ＩＮ１がＨレベルになると、ノードＡの電位がブートストラップ動作によって上昇し、信号ＯＵＴがＨレベルになる。その後、信号ＩＮ１がＬレベルになる。図１（Ｂ）のタイミングチャートでは、これと同時に、又は少し遅れて、ノードＡの電位はＶ１になるように減少する。つまり、信号ＩＮ１がＬレベルになると同時に、又は少しだけ遅れて、トランジスタ１０１がオフになる。しかし、図４（Ａ）のタイミングチャートでは、信号ＩＮ４がＨレベルになるまで、又は信号ＩＮ２がＨレベルになるまでは、ノードＡの電位は高いままである。つまり、信号ＩＮ１がＬレベルになった後も、トランジスタ１０１がオンのままとなる。よって、配線１１２と配線１１１とが導通状態のままなので、Ｌレベルの信号ＩＮ１が配線１１２からトランジスタ１０１を介して配線１１１に供給される。すると、トランジスタ１０１のチャネル幅（Ｗ）は大きい場合が多いので、配線１１１の電位はすぐにＶ１まで減少する。よって、信号ＯＵＴの立ち下がり時間を短くすることができる。
なお、図４（Ａ）において、信号ＩＮ１の１周期を期間Ｔｃｋと示す。そして、１周期のうち信号ＩＮ１がＨレベルとなる期間を期間Ｔｃｋ（Ｈ）と示し、１周期のうち信号ＩＮ１がＬレベルとなる期間を期間Ｔｃｋ（Ｌ）と示す。同様に、信号ＩＮ２の１周期を期間Ｔｃｋｂと示す。そして、１周期のうち信号ＩＮ２がＨレベルとなる期間を期間Ｔｃｋｂ（Ｈ）と示し、１周期のうち信号ＩＮ２がＬレベルとなる期間を期間Ｔｃｋｂ（Ｌ）と示す。期間Ｔｃｋと期間Ｔｃｋｂとの関係、期間Ｔｃｋ（Ｈ）と期間Ｔｃｋｂ（Ｈ）との関係、及び期間Ｔｃｋ（Ｌ）と期間Ｔｃｋｂ（Ｌ）との関係は、各々、Ｔｃｋ≒Ｔｃｋｂ、Ｔｃｋ（Ｈ）≒Ｔｃｋｂ（Ｈ）、Ｔｃｋ（Ｌ）≒Ｔｃｋｂ（Ｌ）である場合が多い。ただし、これに限定されない。
なお、図４（Ａ）において、期間Ｔｃｋ（Ｈ）と期間Ｔｃｋ（Ｌ）との関係は、Ｔｃｋ（Ｈ）＜Ｔｃｋ（Ｌ）であることが好ましい。同様に、期間Ｔｃｋｂ（Ｈ）と期間Ｔｃｋｂ（Ｌ）との関係は、Ｔｃｋｂ（Ｈ）＜Ｔｃｋｂ（Ｌ）であることが好ましい。こうすることによって、上述したように、信号ＯＵＴの立ち下がり時間を短くすることができる。ただし、これに限定されず、Ｔｃｋ（Ｈ）＞Ｔｃｋ（Ｌ）であることが可能であるし、Ｔｃｋｂ（Ｈ）＞Ｔｃｋｂ（Ｌ）であることが可能である。
なお、図４（Ａ）のタイミングチャートに示すように、期間Ｔ２の途中に、信号ＯＵＴをＬレベルにすることが可能である。これを実現するために、期間Ｔ２の途中に、信号ＩＮ４をＨレベルにする。すると、図１（Ａ）の回路１００は、強制的に期間Ｔ３の動作、又はこれに準ずる動作を開始する。まず、信号ＩＮ４がＨレベルになるので、回路１０５は、ノードＡ、及び配線１１１に、電圧Ｖ１又はＬレベルの信号を供給することによって、ノードＡ、及び配線１１１の電位をＶ１になるように減少させる。よって、信号ＯＵＴはＬレベルとなる。そして、信号ＯＵＴがＬレベルとなり、信号ＩＮ１がＨレベルのままなので、回路１０４は、期間Ｔ４と同様に、Ｈレベルの信号ＩＮ１をノードＢに供給することによって、ノードＢの電位をＶ２とする。すると、トランジスタ１０２、及びトランジスタ１０３がオンするので、配線１１６と配線１１１とが導通状態となり、配線１１６とノードＡとが導通状態となる。よって、電圧Ｖ１が配線１１６からトランジスタ１０２を介して配線１１１に供給されるので、配線１１１の電位はＶ１に維持される。一方、電圧Ｖ１が配線１１６からトランジスタ１０３を介してノードＡに供給されるので、ノードＡの電位はＶ１に維持される。このとき、ノードＡの電位はＶ１となるので、トランジスタ１０１はオフになる。よって、配線１１２と配線１１１とは非導通状態となる。このようにして、信号ＩＮ１がＨレベルとなる時間よりも、信号ＯＵＴがＨレベルとなる期間を短くすることができる。この結果、信号ＩＮ１がＨレベルとなる時間と、信号ＯＵＴがＨレベルとなる時間とがおおむね等しい場合と比較して、駆動周波数が遅くなる。よって、消費電力の低減を図ることができる。
なお、一例として、トランジスタ１０１〜トランジスタ１０３の中で、又は、図１（Ａ）の半導体装置が有するトランジスタの中で、トランジスタ１０１のチャネル幅が一番大きいことが好ましい。こうすることによって、トランジスタ１０１のオン抵抗が小さくなるので、信号ＯＵＴの立ち上がり時間、又は立ち下がり時間を短くすることができる。ただし、これに限定されず、トランジスタ１０１のチャネル幅は、図１（Ａ）の半導体装置が有するトランジスタのいずれかよりも小さいことが可能である。
なお、トランジスタのチャネル幅と示す場合、これをトランジスタのＷ／Ｌ（Ｗ：チャネル幅、Ｌ：チャネル長）比と言い換えることが可能である。
なお、一例として、トランジスタ１０２のチャネル幅は、トランジスタ１０３のチャネル幅よりも大きいことが好ましい。なぜなら、配線１１１はゲート線又は画素などと接続される場合が多いので、配線１１１の負荷は、ノードＡの負荷よりも大きい場合が多いからである。そして、トランジスタ１０２は、電圧Ｖ１を配線１１１に供給する機能を有し、トランジスタ１０３は、電圧Ｖ１をノードＡに供給する機能を有しているからである。ただし、これに限定されず、トランジスタ１０２のチャネル幅は、トランジスタ１０３のチャネル幅よりも小さいことが可能である。
なお、一例として、トランジスタ１０１において、ゲートと第２の端子との間の寄生容量は、ゲートと第１の端子との間の寄生容量よりも大きいことが好ましい。なぜなら、期間Ｔ２において、ノードＡの電位がブートストラップ動作によって高くなりやすくなるからである。したがって、ゲートとして機能する導電層と、ソース又はドレインとして機能する導電層とが重なる面積は、第２の端子側のほうが第１の端子側よりも大きいことが好ましい。ただし、これに限定されない。
なお、配線を複数の配線に分割することが可能である。そして、当該複数の配線には、同じ信号又は電圧を入力することが可能であるし、別々の信号又は電圧を入力することが可能である。または、当該複数の配線は、同じ配線又は同じ素子と接続されることが可能であるし、当該複数の配線は、別々の配線又は別々の素子と接続されることが可能である。図５（Ａ）の一例には、配線１１２を配線１１２Ａ〜１１２Ｂという複数の配線に分割し、配線１１６を配線１１６Ａ〜１１６Ｄという複数の配線に分割する場合の構成を示す。トランジスタ１０１の第１の端子は、配線１１２Ａと接続され、回路１０４の端子１０４ａは、配線１１２Ｂと接続される。トランジスタ１０２の第１の端子は配線１１６Ａと接続され、トランジスタ１０３の第１の端子は配線１１６Ｂと接続され、回路１０４の端子１０４ｃは配線１１６Ｃと接続され、回路１０５の端子１０５ｄは配線１１６Ｄと接続される。ただし、これに限定されず、配線１１１、配線１１３、配線１１４、及び／又は、配線１１５を複数の配線に分割することが可能である。または、配線１１２と配線１１６との一方のみを複数の配線に分割することが可能である。
なお、図５（Ａ）において、配線１１２Ａ〜１１２Ｂは、図１（Ａ）の配線１１２に対応する。よって、配線１１２Ａ〜１１２Ｂには、信号ＩＮ１を入力することが可能であり、配線１１２Ａ〜１１２Ｂは、信号線、又はクロック信号線として機能することが可能である。ただし、これに限定されず、配線１１２Ａ〜１１２Ｂには、電圧Ｖ１又は電圧Ｖ２などの電圧を供給することが可能であり、配線１１２Ａ〜１１２Ｂは、電源線として機能することが可能である。または、配線１１２Ａ〜１１２Ｂには、別々の信号、又は別々の電圧を入力することが可能である。または、配線１１２Ａ〜１１２Ｂには、他にも様々な信号、様々な電圧、又は様々な電流を入力することが可能である。
なお、図５（Ａ）において、配線１１６Ａ〜１１６Ｄは、図１（Ａ）の配線１１６に対応する。よって、配線１１６Ａ〜１１６Ｄには、電圧Ｖ１を供給することが可能であり、配線１１６Ａ〜１１６Ｄは、電源線として機能することが可能である。ただし、これに限定されず、配線１１６Ａ〜１１６Ｄには、信号ＯＵＴ、又は信号ＩＮ１〜信号ＩＮ４などの信号が入力されることが可能であり、配線１１６Ａ〜１１６Ｄは、信号線として機能することが可能である。または、配線１１６Ａ〜１１６Ｄには、別々の電圧、又は別々の信号を入力することが可能である。または、配線１１６Ａ〜１１６Ｄには、他にも様々な信号、様々な電圧、又は様々な電流を入力することが可能である。
なお、図５（Ａ）において、配線１１６Ａ、及び配線１１６Ｂには、期間Ｔ４において、Ｌレベルとなる信号を入力することが可能である。例えば、配線１１６Ａ、及び配線１１６Ｂに、信号ＩＮ２を入力することが可能である。この場合、図５（Ｂ）に示すように、トランジスタ１０２の第１の端子、及びトランジスタ１０３の第１の端子は、配線１１３と接続されることが可能である。こうして、トランジスタ１０２、及びトランジスタ１０３に逆バイアスを印加することができるので、トランジスタ１０２、及びトランジスタ１０３の特性劣化を緩和することができる。ただし、これに限定されず、配線１１６Ａと配線１１６Ｂとの一方に信号ＩＮ２を入力し、配線１１６Ａと配線１１６Ｂとの一方のみが配線１１３と接続されることが可能である。または、配線１１６Ａ、及び／又は、配線１１６Ｂに、信号ＯＵＴ、信号ＩＮ３、信号ＩＮ４、又はその他の信号を入力することが可能である。この場合、トランジスタ１０３の第１の端子、及び／又は、トランジスタ１０２の第１の端子は、配線１１１、配線１１４又は配線１１５と接続されることが可能である。または、配線１１６Ｃ、及び／又は、配線１１６Ｄに、信号ＯＵＴ、信号ＩＮ２、信号ＩＮ３、信号ＩＮ４、又はその他の信号を入力することが可能である。この場合、回路１０４の端子１０４ｃ、及び／又は、回路１０５の端子１０５ｄは、配線１１１、配線１１３、配線１１４、又は配線１１５と接続されることが可能である。
なお、図６（Ａ）に示すように、トランジスタ１０１のゲートと第２の端子との間に、容量素子１２１を新たに接続することが可能である。こうすることによって、期間Ｔ２におけるブートストラップ動作時に、ノードＡの電位を高くすることができる。よって、トランジスタ１０１のＶｇｓが大きくなるので、信号ＯＵＴの立ち下がり時間若しくは立ち上がり時間を短くすることができる。ただし、これに限定されず、容量素子１２１として、トランジスタをＭＯＳ容量として用いることが可能である。この場合、ＭＯＳ容量として用いるトランジスタの容量値を大きくするために、当該トランジスタのゲートはノードＡと接続され、当該トランジスタの第１の端子、又は第２の端子は配線１１１と接続されることが好ましい。
なお、図６（Ａ）と同様に、図５（Ａ）〜（Ｂ）においても、トランジスタ１０１のゲートと第２の端子との間に、容量素子１２１を新たに接続することが可能である。または、第１の端子及び第２の端子が配線１１１と接続され、ゲートがノードＡと接続されるトランジスタを新たに追加することが可能である。
なお、図６（Ｂ）に示すように、第１の端子が配線１１１と接続され、第２の端子がノードＡと接続され、ゲートが配線１１２と接続されるトランジスタ１２２を新たに追加することが可能である。トランジスタ１２２の極性は、トランジスタ１０１〜１０３と同じ極性である場合が好ましく、Ｎチャネル型である場合が多い。ただし、これに限定されず、トランジスタ１２２の極性は、Ｐチャネル型であることが可能である。トランジスタ１２２は、信号ＩＮ２に応じて、ノードＡと配線１１１とが導通状態となるタイミングを制御する機能を有し、スイッチとして機能することが可能である。トランジスタ１２２は、期間Ｔ４においてオンし、ノードＡと配線１１１とを導通状態にする。
なお、図６（Ｂ）と同様に、図５（Ａ）〜（Ｂ）、及び図６（Ａ）においても、第１の端子が配線１１１と接続され、第２の端子がノードＡと接続され、ゲートが配線１１２と接続されるトランジスタ１２２を新たに追加することが可能である。
なお、図６（Ｃ）に示すように、トランジスタ１０３を省略することが可能である。この場合、期間Ｔ４において、ノードＡが浮遊状態となる場合が多い。ただし、これに限定されず、トランジスタ１０２を省略することが可能である。この場合、期間Ｔ４において、配線１１１が浮遊状態となる場合が多い。こうして、トランジスタ１０２とトランジスタ１０３との一方を省略することによって、トランジスタの数を減らすことができる。よって、レイアウト面積の縮小、又は歩留まりの向上などを図ることができる。
なお、図６（Ｃ）と同様に、図５（Ａ）〜（Ｂ）、及び図６（Ａ）〜（Ｂ）においても、トランジスタ１０２、又はトランジスタ１０３を省略することが可能である。特に、図６（Ｂ）では、トランジスタ１０２とトランジスタ１０３との一方を省略することが好ましい。なぜなら、図６（Ｂ）では、期間Ｔ４において、ノードＡと配線１１１とが導通状態となるので、ノードＡ、又は配線１１１が浮遊状態とならないからである。
なお、図７（Ａ）に示すように、トランジスタ１０２を、一方の端子（以下、正極ともいう）が配線１１１と接続され、他方の端子（以下、負極ともいう）がノードＢと接続されるダイオード１０２ａに置き換えることが可能である。または、トランジスタ１０３を、一方の端子（以下、正極ともいう）がノードＡと接続され、他方の端子（以下、負極ともいう）がノードＢと接続されるダイオード１０３ａに置き換えることが可能である。この場合、回路１０４は、期間Ｔ４においてノードＢの電位をＶ１になるように減少させ、期間Ｔ１、期間Ｔ２、期間Ｔ５においてノードＢの電位をＶ２となるように上昇させることが可能である。ただし、これに限定されず、トランジスタ１０２とトランジスタ１０３の一方のみをダイオードに置き換えることが可能である。または、ダイオード１０２ａ、及び／又は、ダイオード１０３ａを新たに追加することが可能である。
なお、図７（Ａ）と同様に、図５（Ａ）〜（Ｂ）、及び図６（Ａ）〜（Ｃ）においても、トランジスタ１０２を、一方の端子が配線１１１と接続され、他方の端子がノードＢと接続されるダイオード１０２ａに置き換えることが可能である。または、トランジスタ１０３を、一方の端子がノードＡと接続され、他方の端子がノードＢと接続されるダイオード１０３ａに置き換えることが可能である。または、ダイオード１０２ａ、及び／又は、ダイオード１０３ａを新たに追加することができる。
なお、図示はしないが、図１（Ａ）、図５（Ａ）〜（Ｂ）、図６（Ａ）〜（Ｃ）、及び図７（Ａ）において、トランジスタ１０２、又はトランジスタ１０３をダイオード接続することが可能である。この場合、トランジスタ１０２の第１の端子はノードＢと接続され、トランジスタ１０２の第２の端子は、配線１１１と接続され、トランジスタ１０２のゲートは、ノードＢ又は配線１１１と接続される。トランジスタ１０３の第１の端子は、ノードＢと接続され、トランジスタ１０３の第２の端子は、ノードＡと接続され、トランジスタ１０３のゲートは、ノードＡ又はノードＢと接続される。ただし、これに限定されず、トランジスタ１０２とトランジスタ１０３の一方のみをダイオード接続することが可能である。
なお、図７（Ｂ）に示すように、回路１０４の端子１０４ｂは、ノードＡと接続されることが可能である。こうすることによって、期間Ｔ２において、回路１０４の端子１０４ｂにＬレベルの信号が入力されること防ぐことができるので、ノードＢの電位をＶ１に維持しやすくなる。よって、ノードＢの電位が瞬間的に上昇し、トランジスタ１０２、及びトランジスタ１０３がオンしてしまうことを防止することができる。
なお、図７（Ｂ）と同様に、図５（Ａ）〜（Ｂ）、図６（Ａ）〜（Ｃ）、及び図７（Ａ）においても、回路１０４の端子１０４ｂは、ノードＡと接続されることが可能である。
なお、図７（Ｃ）に示すように、回路１０５を省略することが可能である。
なお、図７（Ｃ）と同様に、図５（Ａ）〜（Ｂ）、図６（Ａ）〜（Ｃ）、及び図７（Ａ）〜（Ｂ）においても、回路１０５を省略することが可能である。
なお、図２８（Ｂ）に示すように、回路１０４の端子１０４ａは、配線１１３と接続されることが可能である。ただし、これに限定されず、回路１０４の端子１０４ａは、他にも様々な配線、端子、又はノードと接続されることが可能である。なお、図２８（Ｂ）と同様に、図５（Ａ）〜（Ｂ）、図６（Ａ）〜（Ｃ）、及び図７（Ａ）〜（Ｂ）においても、回路１０４の端子１０４ａは、配線１１３と接続されることが可能である。
なお、図８（Ａ）に示すように、トランジスタ１０１〜１０３として、Ｐチャネル型トランジスタを用いることが可能である。トランジスタ１０１ｐ、トランジスタ１０２ｐ、及びトランジスタ１０３ｐは、各々、トランジスタ１０１、トランジスタ１０２、トランジスタ１０３に対応し、Ｐチャネル型である。そして、図８（Ｂ）に示すように、トランジスタの極性がＰチャネル型の場合、配線１１６には電圧Ｖ２が供給され、信号ＯＵＴ、信号ＩＮ１、信号ＩＮ２、信号ＩＮ３、信号ＩＮ４、ノードＡの電位、及びノードＢの電位は、図１（Ｂ）のタイミングチャートと比較して反転していることを付記する。
なお、図８（Ａ）において、回路１０４、及び回路１０５が有するトランジスタの極性は、Ｐチャネル型であることが好ましい。ただし、これに限定されず、回路１０４、及び回路１０５が有するトランジスタの極性は、Ｎチャネル型であることが可能である。
なお、図８（Ａ）、及び図８（Ｂ）と同様に、図５（Ａ）〜（Ｂ）、図６（Ａ）〜（Ｃ）、及び図７（Ａ）〜（Ｃ）においても、トランジスタ１０１〜１０３として、Ｐチャネル型トランジスタを用いることが可能である。
（実施の形態２）
本実施の形態では、実施の形態１で述べる回路１０４の具体例について説明する。なお、回路１０４を半導体装置、駆動回路、又はゲートドライバと示すことが可能である。なお、実施の形態１で述べる内容は、その説明を省略する。なお、実施の形態１で述べる内容は、本実施の形態で述べる内容と自由に組み合わせることができる。
まず、回路１０４の一例について、図９（Ａ）を参照して説明する。図９（Ａ）の一例では、回路１０４は、トランジスタ２０１（第４のトランジスタともいう）、トランジスタ２０２（第５のトランジスタともいう）、トランジスタ２０３（第６のトランジスタともいう）、及びトランジスタ２０４（第７のトランジスタともいう）を有する。ただし、これに限定されず、これらのトランジスタのいずれかを省略することが可能である。または、これらのトランジスタのいずれかを容量素子、抵抗素子、若しくはダイオードなどの様々な素子、又はこれらのうちのいずれかの素子を組み合わせた回路に置き換えることが可能である。または、トランジスタ、容量素子、抵抗素子、若しくはダイオードなどの様々な素子、又はこれらのうちのいずれかの素子を組み合わせた回路を新たに追加することが可能である。
なお、一例として、トランジスタ２０１〜２０４は、Ｎチャネル型であるものとする。特に、実施の形態１で述べるトランジスタ１０１〜１０３がＮチャネル型である場合、トランジスタ２０１〜２０４は、Ｎチャネル型であることが好ましい。こうして、全てのトランジスタをＮチャネル型とすることができる。ただし、これに限定されず、トランジスタ２０１〜２０４は、Ｐチャネル型であることが可能である。
次に、回路１０４の接続関係の一例について説明する。トランジスタ２０１の第１の端子は、配線１１２と接続され、トランジスタ２０１の第２の端子は、ノードＢと接続される。トランジスタ２０２の第１の端子は、配線１１６と接続され、トランジスタ２０２の第２の端子は、ノードＢと接続され、トランジスタ２０２のゲートは、配線１１１と接続される。トランジスタ２０３の第１の端子は、配線１１２と接続され、トランジスタ２０３の第２の端子は、トランジスタ２０１のゲートと接続され、トランジスタ２０３のゲートは、配線１１２と接続される。トランジスタ２０４の第１の端子は、配線１１６と接続され、トランジスタ２０４の第２の端子は、トランジスタ２０１のゲートと接続され、トランジスタ２０４のゲートは、配線１１１と接続される。ただし、これに限定されず、他にも様々な接続構成にすることが可能である。
なお、トランジスタ２０１のゲート、トランジスタ２０３の第２の端子、又は、トランジスタ２０４の第２の端子の接続箇所をノードＣと示す。なお、ノードＣを配線又は端子と示すことが可能である。
なお、配線１１１、配線１１２、又は配線１１６には、実施の形態１で述べるように、様々な信号、様々な電圧、又は様々な電流を入力することが可能である。ここでは、一例として、配線１１１には、実施の形態１で述べる信号ＯＵＴが入力されるものとする。配線１１２には、一例として、実施の形態１で述べる信号ＩＮ１が入力されるものとする。配線１１６には、一例として、実施の形態１で述べる電圧Ｖ１が供給されるものとする。ただし、これに限定されない。
次に、トランジスタ２０１〜２０４が有する機能の一例について説明する。トランジスタ２０１は、ノードＣの電位に応じて、信号ＩＮ２をノードＢに供給するタイミングを制御する機能を有し、ブートストラップトランジスタ、又はスイッチとして機能することが可能である。トランジスタ２０２は、配線１１１の電位（信号ＯＵＴ）に応じて、配線１１６とノードＢとの導通状態と制御することによって、電圧Ｖ１をノードＢに供給するタイミングを制御する機能を有し、スイッチとして機能することが可能である。トランジスタ２０３は、ノードＣの電位を上昇させた後に、ノードＣを浮遊状態にする機能を有し、ダイオードとして機能することが可能である。トランジスタ２０４は、配線１１１の電位（信号ＯＵＴ）に応じて、配線１１６とノードＣとの導通状態と制御することによって、電圧Ｖ１をノードＣに供給するタイミングを制御する機能を有し、スイッチとして機能することが可能である。ただし、これに限定されず、トランジスタ２０１〜２０４は、他にも様々な機能を有することが可能である。または、これらの素子又は回路は、上述した機能を有していないことが可能である。
次に、回路１０４の動作について、図１（Ｂ）、図９（Ｂ）、図９（Ｃ）、図９（Ｄ）、図９（Ｅ）、及び図９（Ｆ）を参照して説明する。図９（Ｂ）は、期間Ｔ１における回路１０４の動作の模式図の一例である。図９（Ｃ）は、期間Ｔ２における回路１０４の動作の模式図の一例である。図９（Ｄ）は、期間Ｔ３における回路１０４の動作の模式図の一例である。図９（Ｅ）は、期間Ｔ４における回路１０４の動作の模式図の一例である。図９（Ｆ）は、期間Ｔ５における回路１０４の動作の模式図の一例である。
まず、便宜上、期間Ｔ２における動作から順に説明する。期間Ｔ２では、信号ＩＮ２がＨレベルになり、信号ＯＵＴがＨレベルになる。信号ＯＵＴがＨレベルになるので、トランジスタ２０２、及びトランジスタ２０４がオンする。すると、配線１１６とノードＢとが導通状態となり、配線１１６とノードＣとが導通状態となる。よって、電圧Ｖ１が配線１１６からトランジスタ２０２を介してノードＢに供給されるので、ノードＢの電位はＶ１に減少する。そして、電圧Ｖ１が配線１１６からトランジスタ２０４を介してノードＣに供給されるので、ノードＣの電位は減少する。このときのノードＣの電位は、トランジスタ２０３トランジスタ２０４との動作点によって決定する。ここでは、一例として、ノードＣの電位は、電圧Ｖ１とトランジスタ２０１の閾値電圧（Ｖｔｈ２０１）との和（Ｖ１＋Ｖｔｈ２０１）よりも低い値となるものとする。よって、トランジスタ２０１はオフするので、配線１１２とノードＢとは非導通状態となる。
次に、期間Ｔ３では、信号ＩＮ１がＬレベルになり、信号ＯＵＴがＬレベルになる。信号ＯＵＴがＬレベルになるので、トランジスタ２０２、及びトランジスタ２０３がオフする。よって、配線１１６とノードＢとが非導通状態となり、配線１１６とノードＣとが非導通状態となる。そして、信号ＩＮ１がＬレベルになるので、トランジスタ２０３がオフする。すると、ノードＣは、浮遊状態となるので、期間Ｔ２における電位を維持する。よって、トランジスタ２０１はオフのままとなる。
次に、期間Ｔ４では、信号ＩＮ１がＨレベルになり、信号ＯＵＴがＬレベルのままとなる。信号ＯＵＴはＬレベルのままなので、トランジスタ２０２、及びトランジスタ２０３はオフのままとなる。よって、配線１１６とノードＢとが非導通状態のままとなり、配線１１６とノードＣとが非導通状態のままとなる。このとき、信号ＩＮ１がＨレベルになる。すると、トランジスタ２０３がオンするので、配線１１２とノードＣとが導通状態となる。よって、Ｈレベルの信号ＩＮ１が配線１１２からトランジスタ２０３を介してノードＣに供給されるので、ノードＣの電位が上昇し始める。その後、ノードＣの電位がＶ１＋Ｖｔｈ２０１となったところで、トランジスタ２０１がオンする。すると、配線１１２とノードＢとが導通状態となる。よって、Ｈレベルの信号ＩＮ１が配線１１２からトランジスタ２０１を介してノードＢに供給されるので、ノードＢの電位が上昇し始める。その後、ノードＣの電位がＨレベルの信号ＩＮ１の電位（Ｖ２）からトランジスタ２０３の閾値電圧（Ｖｔｈ２０３）を引いた値（Ｖ２−Ｖｔｈ２０３）となったところで、トランジスタ２０３がオフする。よって、配線１１２とノードＣとは非導通状態となる。すると、ノードＣは浮遊状態となるので、ノードＣの電位は、トランジスタ２０１のゲートと第２の端子との間の寄生容量の容量結合、つまりブートストラップ動作によってさらに上昇し続ける。そして、このノードＣの電位がＶ２＋Ｖｔｈ２０１よりも高くなったとすると、ノードＢの電位はＶ２まで上昇する。
次に、期間Ｔ５、又は期間Ｔ１では、信号ＩＮ１がＬレベルになり、信号ＯＵＴがＬレベルのままとなる。信号ＯＵＴはＬレベルのままなので、トランジスタ２０２、及びトランジスタ２０３はオフのままとなる。よって、配線１１６とノードＢとが非導通状態のままとなり、配線１１６とノードＣとが非導通状態のままとなる。そして、信号ＩＮ１がＬレベルになる。すると、トランジスタ２０３がオフするので、配線１１２とノードＣとは非導通状態のままとなる。よって、ノードＣは、浮遊状態となるので、Ｖ２＋Ｖｔｈ２０１よりも高い電位を維持する。この結果、トランジスタ２０１はオンのままとなるので、配線１１２とノードＢとは導通状態のままとなる。よって、Ｌレベルの信号ＩＮ１が配線１１２からトランジスタ２０１を介してノードＢに供給されるので、ノードＢの電位はＶ１に減少する。このとき、ノードＣは、浮遊状態なので、トランジスタ２０１のゲートと第２の端子との間の寄生容量の容量結合によって、電位が減少する場合が多い。そして、ノードＣの電位は、期間Ｔ４において、ブートストラップ動作によって上昇した分だけ減少する場合が多い。
以上、図９（Ａ）の回路１０４について説明した。図９（Ａ）の回路１０４は、ブートストラップ動作を用いることによって、ノードＢの電位をＶ２まで上昇させることができる。したがって、実施の形態１で述べるトランジスタ１０２、及びトランジスタ１０３のＶｇｓを大きくすることができる。この結果、トランジスタ１０２、及びトランジスタ１０３のチャネル幅を小さくすることができるので、レイアウト面積の縮小を図ることができる。または、トランジスタ１０２、及びトランジスタ１０３の閾値電圧が上昇しても、トランジスタをオンしやすくすることができる。または、トランジスタ１０２、及びトランジスタ１０３のオン抵抗が小さくなるので、ノードＡの電位及び配線１１１の電位をＶ１に維持しやすくすることができる。
または、図９（Ａ）の回路１０４では、全てのトランジスタの極性をＮチャネル型又はＰチャネル型とすることが可能である。したがって、工程数の削減、歩留まりの向上、信頼性の向上、又はコストの削減を図ることができる。特に、全てのトランジスタがＮチャネル型の場合、トランジスタの半導体層として、非単結晶半導体、微結晶半導体、有機半導体、又は酸化物半導体などを用いることが可能になる。よって、工程数の削減、歩留まりの向上、信頼性の向上、又はコストの削減を図ることができる。ただし、これに限定されず、図９（Ａ）の回路１０４は、Ｐチャネル型のトランジスタとＮチャネル型のトランジスタとによって構成されるＣＭＯＳ回路を有することが可能である。または、トランジスタの半導体層として、単結晶半導体、又は多結晶半導体を用いることが可能である。
または、図９（Ａ）の回路１０４では、期間Ｔ４と期間Ｔ５とのうち少なくとも一方において、トランジスタ２０２〜２０４はオフする。したがって、トランジスタが１動作期間中にずっとオン状態にならないので、閾値電圧の上昇又は移動度の低下などのトランジスタの特性劣化を抑制することができる。または、期間Ｔ４と期間Ｔ５とにおいて、ノードＣは、電位の上昇と電位の減少とを繰り返す。よって、トランジスタ２０１にパルスが入力されることになるので、閾値電圧の上昇又は移動度の低下などのトランジスタの特性劣化を抑制することができる。特に、トランジスタの半導体層として、非単結晶半導体、微結晶半導体、有機半導体、又は酸化物半導体などが用いられる場合、トランジスタの特性劣化は顕著に表れる場合が多い。しかし、図９（Ａ）の半導体装置では、トランジスタの特性劣化を抑制することができるので、トランジスタの半導体層として、非単結晶半導体、微結晶半導体、有機半導体、又は酸化物半導体などを用いることが容易になる。ただし、これに限定されず、半導体層としては、多結晶半導体、又は単結晶半導体を用いることが可能である。
なお、一例として、トランジスタ２０３のチャネル幅は、トランジスタ２０４のチャネル幅よりも小さいことが好ましい。なぜなら、期間Ｔ２において、トランジスタ２０３とトランジスタ２０４とがオンする場合に、ノードＣの電位を低くするためである。同様の理由によって、一例として、トランジスタ２０３のチャネル長は、トランジスタ２０４のチャネル長よりも短いことが好ましい。ただし、これに限定されず、トランジスタ２０３のチャネル幅は、トランジスタ２０４のチャネル幅よりも大きいことが可能である。または、トランジスタ２０３のチャネル長は、トランジスタ２０４のチャネル長よりも小さいことが可能である。
なお、一例として、トランジスタ２０４のチャネル幅は、トランジスタ２０２のチャネル幅よりも小さいことが好ましい。なぜなら、ノードＢの負荷は、ノードＣの負荷よりも大きい場合が多いからである。同様の理由で、トランジスタ２０３のチャネル幅は、トランジスタ２０１のチャネル幅よりも小さいことが好ましい。ただし、これに限定されず、トランジスタ２０４のチャネル幅は、トランジスタ２０２のチャネル幅よりも大きいことが可能である。または、トランジスタ２０３のチャネル幅は、トランジスタ２０１のチャネル幅よりも大きいことが可能である。
なお、一例として、トランジスタ２０１のチャネル幅とトランジスタ２０２のチャネル幅とは、おおむね等しいことが好ましい。なぜなら、トランジスタ２０１とトランジスタ２０２とは、両方とも、ノードＣの電位を制御し、同じ極性のトランジスタだからである。ただし、これに限定されず、トランジスタ２０１のチャネル幅は、トランジスタ２０２のチャネル幅よりも大きいことが可能であるし、小さいことが可能である。
なお、一例として、トランジスタ２０１、トランジスタ２０２、トランジスタ２０３、又はトランジスタ２０４のチャネル幅は、実施の形態１で述べるトランジスタ１０１、トランジスタ１０２、又はトランジスタ１０３のチャネル幅よりも小さいことが好ましい。ただし、これに限定されず、トランジスタ２０１〜２０４のいずれか一のチャネル幅は、図１（Ａ）のトランジスタ１０１、トランジスタ１０２、又はトランジスタ１０３のチャネル幅よりも大きいことが可能である。
なお、一例として、実施の形態１で述べるトランジスタ１０１と同様に、トランジスタ２０１において、ゲートと第２の端子との間の寄生容量は、ゲートと第１の端子との間の寄生容量よりも大きいことが好ましい。なぜなら、期間Ｔ４において、ノードＣの電位がブートストラップ動作によって高くなりやすくなるからである。したがって、ゲートとして機能する導電層と、ソース又はドレインとして機能する導電層とが重なる面積は、第２の端子側のほうが、第１の端子側よりも大きいことが好ましい。ただし、これに限定されない。
なお、端子１０４ｂには、Ｌレベルの電位がＶ１よりも低い信号を入力することが可能である。こうして、トランジスタ２０２、及びトランジスタ２０４に逆バイアスを印加することができるので、トランジスタ２０２、及びトランジスタ２０４の特性劣化を緩和することができる。または、端子１０４ｂには、Ｈレベルの電位がＶ２よりも低い信号を入力することが可能である。こうして、トランジスタ２０２、及びトランジスタ２０４がオンのときのＶｇｓを小さくすることができるので、トランジスタ２０２、及びトランジスタ２０４の特性劣化を抑制することができる。このような場合、配線１１１に、Ｌレベルの電位がＶ１よりも低い信号、Ｈレベルの電位がＶ２よりも低い信号、又は、Ｌレベルの電位がＶ１よりも低く、且つＨレベルの電位がＶ２よりも低い信号を入力することが可能である。ただし、これに限定されず、端子１０４ｂが配線１１１とは別の配線と接続され、当該配線に、Ｌレベルの電位がＶ１よりも低い信号、Ｈレベルの電位がＶ２よりも低い信号、又は、Ｌレベルの電位がＶ１よりも低く、且つＨレベルの電位がＶ２よりも低い信号を入力することが可能である。
なお、実施の形態１と同様に、配線を複数の配線に分割することが可能である。そして、当該複数の配線には、同じ信号又は電圧を入力することが可能であるし、別々の信号又は電圧を入力することが可能である。または、当該複数の配線は、同じ配線又は同じ素子と接続されることが可能であるし、当該複数の配線は、別々の配線又は別々の素子と接続されることが可能である。図１０（Ａ）の一例には、配線１１１が配線１１１Ａ〜１１１Ｂという複数の配線に分割され、配線１１２が配線１１２Ｃ〜１１２Ｄという複数の配線に分割され、配線１１６が配線１１６Ｅ〜１１６Ｆという複数の配線に分割される場合の構成を示す。そして、トランジスタ２０４のゲートが配線１１１Ａと接続され、トランジスタ２０２のゲートが配線１１１Ｂと接続される。トランジスタ２０１の第１の端子は、配線１１２Ｃと接続され、トランジスタ２０３の第１の端子及びゲートは、配線１１２Ｄと接続される。トランジスタ２０２の第１の端子は、配線１１６Ｅと接続され、トランジスタ２０４の第１の端子は、配線１１６Ｆと接続される。ただし、これに限定されず、配線１１１、配線１１２、及び配線１１６のいずれか一又は二つのみが複数の配線に分割されることが可能である。または、トランジスタ２０３のゲートと第１の端子とには、別々の信号又は別々の電圧を入力することが可能である。この場合、トランジスタ２０３のゲートと第１の端子とは、別々の配線と接続されることが可能である。
なお、図１０（Ａ）において、配線１１１Ａ〜１１１Ｂは、図９（Ａ）の配線１１１に対応する。よって、配線１１１と同様に、配線１１１Ａ〜１１１Ｂには、信号ＯＵＴを入力することが可能であり、配線１１１Ａ〜１１１Ｂは、信号線として機能することが可能である。ただし、これに限定されず、配線１１１Ａ〜１１１Ｂには、電圧Ｖ１又は電圧Ｖ２などの電圧を供給することが可能であり、配線１１１Ａ〜１１１Ｂは、電源線として機能することが可能である。または、配線１１１Ａ〜１１１Ｂには、別々の信号又は別々の電圧を入力することが可能である。または、配線１１１Ａ〜１１１Ｂには、他にも様々な信号、様々な電圧、又は様々な電流を入力することが可能である。
なお、図１０（Ａ）において、配線１１２Ｃ〜１１２Ｄは、図９（Ａ）の配線１１２に対応する。よって、配線１１２と同様に、配線１１２Ｃ〜１１２Ｄには、信号ＩＮ１を入力することが可能であり、配線１１２Ｃ〜１１２Ｄは、信号線として機能することが可能である。ただし、これに限定されず、配線１１２Ｃ〜１１２Ｄには、電圧Ｖ１又は電圧Ｖ２などの電圧を供給することが可能であり、配線１１２Ｃ〜１１２Ｄは、電源線として機能することが可能である。または、配線１１２Ｃ〜１１２Ｄには、別々の信号又は別々の電圧を入力することが可能である。または、配線１１２Ｃ〜１１２Ｄには、他にも様々な信号、様々な電圧、又は様々な電流を入力することが可能である。
なお、図１０（Ａ）において、配線１１６Ｅ〜１１６Ｆは、図９（Ａ）の配線１１６に対応する。よって、配線１１６と同様に、配線１１６Ｅ〜１１６Ｆには、電圧Ｖ１を供給することが可能であり、配線１１６Ｅ〜１１６Ｆは、電源線として機能することが可能である。ただし、これに限定されず、配線１１６Ｅ〜１１６Ｆには、信号ＯＵＴ、又は信号ＩＮ１〜ＩＮ４などの信号を入力することによって、配線１１６Ｅ〜１１６Ｆは、信号線として機能することが可能である。または、配線１１６Ｅ〜１１６Ｆには、別々の電圧、又は別々の信号を供給することが可能である。または、配線１１６Ｅ〜１１６Ｆには、他にも様々な信号、様々な電圧、又は様々な電流を入力することが可能である。
なお、図１０（Ａ）において、配線１１６Ｅ、及び配線１１６Ｆには、期間Ｔ２において、Ｌレベルとなる信号を入力することが可能である。例えば、配線１１６Ｅ、及び配線１１６Ｆには、信号ＩＮ２を入力することが可能である。この場合、配線１１６Ｅ、及び配線１１６Ｆは、実施の形態１で述べる配線１１３と接続されることが可能である。こうすることによって、トランジスタ２０２、及びトランジスタ２０４には、逆バイアスが印加されるので、トランジスタ２０２、及びトランジスタ２０４の特性劣化を緩和することができる。ただし、これに限定されず、配線１１６Ｅと配線１１６Ｆとの一方だけに、信号ＩＮ２を入力することが可能である。この場合、配線１１６Ｅと配線１１６Ｆの一方のみが配線１１３と接続されることが可能である。または、配線１１６Ｅ、及び／又は、配線１１６Ｆに、信号ＩＮ３、又は信号ＩＮ４を入力することが可能である。この場合、配線１１６Ｅ、及び／又は、配線１１６Ｆを実施の形態１で述べる配線１１４、又は配線１１５と接続されることが可能である。
なお、図１０（Ａ）において、配線１１２Ｄに、信号ＩＮ２を入力することが可能である。この場合、トランジスタ２０３のゲート及び第１の端子は、配線１１３と接続されることが可能である。こうすることによって、期間Ｔ３において、ノードＣの電位は、Ｈレベルの信号ＩＮ２の電位（Ｖ２）からトランジスタ２０３の閾値電圧（Ｖｔｈ２０３）を引いた値（Ｖ２−Ｖｔｈ２０３）となる。その後、期間Ｔ４において、信号ＩＮ１がＨレベルになるので、ノードＣの電位は、ブートストラップ動作によって、Ｖ２−Ｖｔｈ２０３からさらに上昇する。よって、ノードＣの電位が高くなるので、トランジスタ２０１のＶｇｓを大きくすることができる。この結果、回路１０４の出力信号（ノードＢの電位）の立ち下がり時間、及び立ち上がり時間を短くすることができる。または、回路１０４の出力信号の遅延を低減することができる。ただし、これに限定されず、配線１１２Ｄには、電圧Ｖ２を供給することが可能である。
なお、図１０（Ｂ）に示すように、トランジスタ２０１のゲートと第２の端子との間に、容量素子２２１を新たに接続することが可能である。こうすることによって、図６（Ａ）と同様に、ノードＣの電位を高くすることができる。ただし、これに限定されず、図６（Ａ）と同様に、容量素子２２１には、第１の端子及び第２の端子がノードＢと接続され、ゲートがノードＣと接続されたトランジスタを、ＭＯＳ容量として用いることが可能である。
なお、図１０（Ｂ）と同様に、図１０（Ａ）においても、トランジスタ２０１のゲートと第２の端子との間に、容量素子２２１を新たに接続することが可能である。または、第１の端子及び第２の端子がノードＢと接続され、ゲートがノードＣと接続されたトランジスタを新たに接続することが可能である。
なお、図１０（Ｃ）に示すように、トランジスタ２０４を省略することが可能である。または、図１０（Ｄ）に示すように、トランジスタ２０２を省略することが可能である。こうすることによって、トランジスタの数を減らすことができる。よって、レイアウト面積の縮小、又は歩留まりの向上などを図ることができる。ただし、これに限定されず、トランジスタ２０２とトランジスタ２０４との両方を省略することが可能である。
なお、図１０（Ｃ）、又は図１０（Ｄ）と同様に、図１０（Ａ）〜（Ｂ）においても、トランジスタ２０２、及び／又は、トランジスタ２０４を省略することが可能である。
なお、図１０（Ｅ）に示すように、トランジスタ２０２を、一方の端子（以下、正極ともいう）がノードＢと接続され、他方の端子（以下、負極ともいう）が配線１１１と接続されるダイオード２０２ａに置き換えることが可能である。または、トランジスタ２０３を、一方の端子（以下、正極ともいう）がノードＣと接続され、他方の端子（以下、負極ともいう）が配線１１１と接続されるダイオード２０３ａに置き換えることが可能である。この場合、回路１０４の端子１０４ｂには、信号ＯＵＴの反転信号、又はノードＡの電位の反転した信号が入力されることが可能である。これを実現するために、配線１１１、又はノードＡは、インバータ回路、ＮＡＮＤ回路、又はＮＯＲ回路などの入力信号を反転して出力する機能を有する回路を介して、回路１０４の端子１０４ｂと接続されることが可能である。ただし、これに限定されず、トランジスタ２０２とトランジスタ２０４との一方をダイオードに置き換えることが可能である。または、ダイオード２０２ａ、及び／又は、ダイオード２０３ａを新たに追加することが可能である。
なお、図１０（Ｅ）と同様に、図１０（Ａ）〜（Ｄ）においても、トランジスタ２０２を、一方の端子がノードＢと接続され、他方の端子が配線１１１と接続されるダイオード２０２ａに置き換えることが可能である。または、トランジスタ２０３を、一方の端子がノードＣと接続され、他方の端子が配線１１１と接続されるダイオード２０３ａに置き換えることが可能である。または、ダイオード２０２ａ、及び／又は、ダイオード２０３ａを新たに追加することが可能である。
なお、図示はしないが、図１０（Ａ）〜（Ｅ）において、トランジスタ２０２の第１の端子は配線１１１と接続され、トランジスタ２０２の第２の端子はノードＢと接続され、トランジスタ２０２のゲートは配線１１１又はノードＢと接続されることによって、トランジスタ２０２をダイオード接続にすることが可能である。または、トランジスタ２０４の第１の端子は配線１１１と接続され、トランジスタ２０４の第２の端子はノードＣと接続され、トランジスタ２０４のゲートは配線１１１又はノードＣと接続されることによって、トランジスタ２０４をダイオード接続にすることが可能である。ただし、これに限定されず、トランジスタ２０２とトランジスタ２０４の一方のみをダイオード接続にすることが可能である。
なお、図１０（Ｆ）に示すように、トランジスタ２０１〜２０４として、Ｐチャネル型トランジスタを用いることが可能である。特に、図１（Ａ）のトランジスタ１０１〜１０３として、Ｐチャネル型トランジスタが用いられる場合には、トランジスタ２０１〜２０４として、Ｐチャネル型トランジスタを用いることが好ましい。トランジスタ２０１ｐ、トランジスタ２０２ｐ、トランジスタ２０３ｐ、及びトランジスタ２０４ｐは、各々、トランジスタ２０１、トランジスタ２０２、トランジスタ２０３、トランジスタ２０４に対応し、Ｐチャネル型である。
なお、図１０（Ｆ）と同様に、図１０（Ａ）〜（Ｅ）においても、トランジスタ２０１〜２０４として、Ｐチャネル型トランジスタを用いることが可能である。
なお、すでに述べたように、実施の形態１で述べた回路１００が有する回路１０４に、本実施の形態で述べた回路１０４の構成を用いることが可能である。図１１には、一例として、図７（Ｃ）の回路１００が有する回路１０４に、図９（Ａ）の回路１０４の一例を用いる場合の構成を示す。ただし、これに限定されず、図９（Ａ）、図１０（Ａ）、図１０（Ｂ）、図１０（Ｃ）、図１０（Ｄ）、図１０（Ｅ）、図１０（Ｆ）、又はこれらを組み合わせた場合の回路１０４を、図１（Ａ）、図５（Ａ）、図５（Ｂ）、図６（Ａ）、図６（Ｂ）、図６（Ｃ）、図７（Ａ）、図７（Ｂ）、図８（Ａ）、又はこれらを組み合わせた場合の回路１００が有する回路１０４に用いることが可能である。
（実施の形態３）
本実施の形態では、回路１０５の具体例について説明する。なお、回路１０５を半導体装置、駆動回路、又はゲートドライバと示すことが可能である。なお、実施の形態１、及び実施の形態２で述べる内容は、その説明を省略する。なお、実施の形態１、及び実施の形態２で述べる内容は、本実施の形態で述べる内容と自由に組み合わせることができる。
まず、回路１０５の一例について、図１２（Ａ）を参照して説明する。図９（Ａ）の一例では、回路１０５は、トランジスタ３０１（第８のトランジスタともいう）、トランジスタ３０２（第９のトランジスタともいう）、トランジスタ３０３（第１０のトランジスタともいう）、トランジスタ３０４（第１１のトランジスタともいう）、及びトランジスタ３０５（第１２のトランジスタともいう）を有する。ただし、これに限定されず、これらのトランジスタのいずれかを省略することが可能である。または、これらのトランジスタのいずれかを容量素子、抵抗素子、若しくはダイオードなどの様々な素子、又はこれらのうちのいずれかの素子を組み合わせた回路に置き換えることが可能である。または、トランジスタ、容量素子、抵抗素子、若しくはダイオードなどの様々な素子、又はこれらのうちのいずれかの素子を組み合わせた回路を新たに追加することが可能である。
なお、一例として、トランジスタ３０１〜３０５は、Ｎチャネル型であるものとする。特に、実施の形態１で述べるトランジスタ１０１〜１０３、及び実施の形態２で述べるトランジスタ２０１〜２０４がＮチャネル型である場合には、トランジスタ３０１〜３０５は、Ｎチャネル型であることが好ましい。こうして、全てのトランジスタを同じ極性とすることができる。ただし、これに限定されず、トランジスタ３０１〜３０５は、Ｐチャネル型であることが可能である。
次に、図１２（Ａ）の回路１０５の接続関係の一例について説明する。トランジスタ３０１の第１の端子は、配線１１４と接続され、トランジスタ３０１の第２の端子は、ノードＡと接続され、トランジスタ３０１のゲートは、配線１１４と接続される。トランジスタ３０２の第１の端子は、配線１１４と接続され、トランジスタ３０２の第２の端子は、ノードＡと接続され、トランジスタ３０２のゲートは、配線１１３と接続される。トランジスタ３０３の第１の端子は、配線１１６と接続され、トランジスタ３０３の第２の端子は、ノードＡと接続され、トランジスタ３０３のゲートは、配線１１５と接続される。トランジスタ３０４の第１の端子は、配線１１６と接続され、トランジスタ３０４の第２の端子は、配線１１１と接続され、トランジスタ３０４のゲートは、配線１１５と接続される。トランジスタ３０５の第１の端子は、配線１１６と接続され、トランジスタ３０５の第２の端子は、配線１１１と接続され、トランジスタ３０５のゲートは、配線１１３と接続される。ただし、これに限定されず、他にも様々な接続構成にすることが可能である。
なお、配線１１３、配線１１４、配線１１５、又は配線１１６には、実施の形態１で述べるように、様々な信号、様々な電圧、又は様々な電流を入力することが可能である。ここでは、一例として、配線１１３には、実施の形態１で述べる信号ＩＮ２が入力されるものとする。配線１１４には、一例として、実施の形態１で述べる信号ＩＮ３が入力されるものとする。配線１１５には、一例として、図１（Ｂ）又は図３（Ａ）に示す信号ＩＮ４が入力されるものとする。配線１１６には、一例として、電圧Ｖ１が供給されるものとする。ただし、これに限定されない。
次に、トランジスタ３０１〜３０５が有する機能の一例について説明する。トランジスタ３０１は、信号ＩＮ３に応じて、Ｈレベルの信号ＩＮ２をノードＡに供給するタイミングを制御し、ダイオードとして機能することが可能である。または、トランジスタ３０１は、ノードＡの電位に応じて、配線１１４とノードＡとの導通状態を制御することによって、信号ＩＮ３をノードＡに供給するタイミングを制御する機能を有する。トランジスタ３０２は、信号ＩＮ２に応じて、配線１１４とノードＡとの導通状態を制御することによって、信号ＩＮ３をノードＡに供給するタイミングを制御する機能を有し、スイッチとして機能することが可能である。トランジスタ３０３は、信号ＩＮ４に応じて、配線１１６とノードＡとの導通状態を制御することによって、電圧Ｖ１をノードＡに供給する機能を有し、スイッチとして機能することが可能である。トランジスタ３０４は、信号ＩＮ４に応じて、配線１１６と配線１１１との導通状態を制御することによって、電圧Ｖ１を配線１１１に供給する機能を有し、スイッチとして機能することが可能である。トランジスタ３０５は、信号ＩＮ２に応じて、配線１１６と配線１１１との導通状態を制御するとによって、電圧Ｖ１を配線１１１に供給する機能を有し、スイッチとして機能することが可能である。ただし、これに限定されず、トランジスタ３０１〜３０５は、他にも様々な機能を有することが可能である。または、これらの素子又は回路は、上述した機能を有していないことが可能である。
次に、回路１０５の動作について、図１（Ｂ）、図１２（Ｂ）、図１２（Ｃ）、図１３（Ａ）、図１３（Ｂ）、及び図１３（Ｃ）を参照して説明する。図１２（Ｂ）は、期間Ｔ１における回路１０５の動作の模式図の一例である。図１２（Ｃ）は、期間Ｔ２における回路１０５の動作の模式図の一例である。図１３（Ａ）は、期間Ｔ３における回路１０５の動作の模式図の一例である。図１３（Ｂ）は、期間Ｔ４における回路１０５の動作の模式図の一例である。図１３（Ｃ）は、期間Ｔ５における回路１０５の動作の模式図の一例である。
まず、期間Ｔ１では、信号ＩＮ２がＨレベルになり、信号ＩＮ３がＨレベルになり、信号ＩＮ４がＬレベルになる。信号ＩＮ３がＨレベルになるので、トランジスタ３０１がオンする。同時に、信号ＩＮ２がＨレベルになるので、トランジスタ３０２、及びトランジスタ３０５がオンする。すると、配線１１４とノードＡとが導通状態となるので、信号ＩＮ３は、配線１１４からトランジスタ３０１及びトランジスタ３０２を介してノードＡに供給される。よって、ノードＡの電位が上昇し始める。同様に、配線１１６と配線１１１とが導通状態となるので、電圧Ｖ１が配線１１６からトランジスタ３０５を介して配線１１１に供給される。よって、配線１１１の電位はＶ１となる。このとき、信号ＩＮ４はＬレベルなので、トランジスタ３０３、及びトランジスタ３０４はオフになる。よって、配線１１６とノードＡとは非導通状態となり、配線１１６と配線１１１とは非導通状態となる。その後、ノードＡの電位が配線１１４の電位（Ｖ２）からトランジスタ３０１の閾値電圧（Ｖｔｈ３０１）を引いた値（Ｖ２−Ｖｔｈ３０１）となったところで、トランジスタ３０１はオフになる。同様に、ノードＡの電位が配線１１３の電位（Ｖ２）からトランジスタ３０２の閾値電圧（Ｖｔｈ３０２）を引いた値（Ｖ２−Ｖｔｈ３０２）となったところで、トランジスタ３０２はオフになる。よって、配線１１４とノードＡとは非導通状態となる。ここでは、一例として、ノードＡの電位がＶ２−Ｖｔｈ３０１となったところで、トランジスタ３０１、及びトランジスタ３０２がオフするものとする。よって、ノードＡは、電位をＶ２−Ｖｔｈ３０１に維持したまま、浮遊状態になる。
次に、期間Ｔ２では、信号ＩＮ３がＬレベルになり、信号ＩＮ４がＬレベルになり、信号ＩＮ５がＬレベルのままとなる。信号ＩＮ３がＬレベルになるので、トランジスタ３０１はオフのままとなる。同時に、信号ＩＮ２がＬレベルになるので、トランジスタ３０２はオフのままとなり、トランジスタ３０３はオフする。よって、配線１１４とノードＡとは非導通状態のままとなり、配線１１６と配線１１１とは非導通状態となる。このとき、信号ＩＮ４はＬレベルのままなので、トランジスタ３０３、及びトランジスタ３０４はオフのままとなる。よって、配線１１６とノードＡとは非導通状態のままとなり、配線１１６と配線１１１とは非導通状態のままとなる。
次に、期間Ｔ３では、信号ＩＮ２がＨレベルになり、信号ＩＮ３がＬレベルのままとなり、信号ＩＮ４がＨレベルになる。信号ＩＮ３がＬレベルのままなので、トランジスタ３０１はオフのままとなる。そして、信号ＩＮ２がＨレベルになるので、トランジスタ３０２、及びトランジスタ３０４がオンになる。すると、配線１１４とノードＡとが導通状態になるので、Ｌレベルの信号ＩＮ３が配線１１４からトランジスタ３０２を介してノードＡに供給される。同様に、配線１１６と配線１１１とが導通状態となるので、電圧Ｖ１が配線１１６からトランジスタ３０５を介して配線１１１に供給される。このとき、信号ＩＮ４がＨレベルになるので、トランジスタ３０３、及びトランジスタ３０４がオンになる。すると、配線１１６とノードＡとが導通状態となるので、電圧Ｖ１が配線１１６からトランジスタ３０３を介してノードＡに供給される。同様に、配線１１６と配線１１１とが導通状態となるので、電圧Ｖ１が配線１１６からトランジスタ３０４を介して配線１１１に供給される。したがって、ノードＡの電位は、Ｖ１になるように減少し、配線１１１の電位は、Ｖ１になるように減少する。
次に、期間Ｔ４では、信号ＩＮ２がＬレベルになり、信号ＩＮ３がＬレベルのままとなり、信号ＩＮ４がＬレベルになる。信号ＩＮ３がＬレベルのままなので、トランジスタ３０１はオフのままとなる。そして、信号ＩＮ２がＬレベルになるので、トランジスタ３０２、及びトランジスタ３０５がオフになる。よって、配線１１４とノードＡとは非導通状態となり、配線１１６と配線１１１とは非導通状態となる。同時に、信号ＩＮ４がＬレベルになるので、トランジスタ３０３、及びトランジスタ３０４がオフになる。よって、配線１１６とノードＡとは非導通状態となり、配線１１６と配線１１１とは非導通状態となる。このように、期間Ｔ４では、回路１０５からは、ノードＡ又は配線１１１に信号又は電圧などを供給しない場合が多い。
次に、期間Ｔ５では、信号ＩＮ２がＨレベルになり、信号ＩＮ３がＬレベルのままとなり、信号ＩＮ４がＬレベルのままとなる。信号ＩＮ４がＬレベルのままなので、トランジスタ３０３、及びトランジスタ３０４がオフになる。よって、配線１１６とノードＡとは非導通状態となり、配線１１６と配線１１１とは非導通状態となる。同様に、信号ＩＮ３がＬレベルのままなので、トランジスタ３０１がオフのままとなる。このとき、信号ＩＮ２がＨレベルになるので、トランジスタ３０２、及びトランジスタ３０５がオンになる。すると、配線１１４とノードＡとが導通状態となるので、Ｌレベルの信号ＩＮ３が配線１１４からトランジスタ３０２を介してノードＡに供給される。よって、ノードＡの電位は、Ｖ１に維持される。同様に、配線１１６と配線１１１とが導通状態となるので、電圧Ｖ１が配線１１６からトランジスタ３０５を介して配線１１１に供給される。よって、配線１１１の電位はＶ１に維持される。
以上、図１２（Ａ）の回路１０５について説明した。図１２（Ａ）の回路１０５では、全てのトランジスタの極性をＮチャネル型又はＰチャネル型とすることが可能である。したがって、工程数の削減、歩留まりの向上、信頼性の向上、又はコストの削減を図ることができる。特に、全てのトランジスタがＮチャネル型の場合、トランジスタの半導体層として、非単結晶半導体、微結晶半導体、有機半導体、又は酸化物半導体などを用いることが可能になる。よって、工程数の削減、歩留まりの向上、信頼性の向上、又はコストの削減を図ることができる。ただし、これに限定されず、図１２（Ａ）の回路１０５は、Ｐチャネル型のトランジスタとＮチャネル型のトランジスタとによって構成されるＣＭＯＳ回路を有することが可能である。または、トランジスタの半導体層として、単結晶半導体、又は多結晶半導体を用いることが可能である。
または、図１２（Ａ）の回路１０５では、期間Ｔ４と期間Ｔ５とのうち少なくとも一方において、トランジスタ３０１〜３０５はオフする。したがって、トランジスタが１動作期間中にずっとオン状態にならないので、閾値電圧の上昇又は移動度の低下などのトランジスタの特性劣化を抑制することができる。特に、トランジスタの半導体層として、非単結晶半導体、微結晶半導体、有機半導体、又は酸化物半導体などが用いられる場合、トランジスタの特性劣化は顕著に表れる場合が多い。しかし、図１２（Ａ）の回路１０５では、トランジスタの特性劣化を抑制することができるので、トランジスタの半導体層として、非単結晶半導体、微結晶半導体、有機半導体、又は酸化物半導体などを用いることが容易になる。ただし、これに限定されず、半導体層としては、多結晶半導体、又は単結晶半導体を用いることが可能である。
なお、一例として、トランジスタ３０５のチャネル幅は、トランジスタ３０２のチャネル幅よりも大きいことが好ましい。または、トランジスタ３０４のチャネル幅は、一例として、トランジスタ３０３のチャネル幅よりも大きいことが好ましい。なぜなら、配線１１１の負荷は、ノードＡの負荷よりも大きい場合が多いので、配線１１１に信号又は電圧などを供給するトランジスタの駆動能力は、ノードＡに信号又は電圧などを供給するトランジスタの駆動能力よりも大きい場合が多いからである。そして、トランジスタ３０５、及びトランジスタ３０４は、配線１１１に信号又は電圧を供給する機能を有し、トランジスタ３０２、及びトランジスタ３０３は、ノードＡに信号又は電圧を供給する機能を有するからである。ただし、これに限定されず、トランジスタ３０５のチャネル幅は、トランジスタ３０２のチャネル幅よりも小さいことが可能である。または、トランジスタ３０４のチャネル幅は、一例として、トランジスタ３０３のチャネル幅よりも小さいことが可能である。なぜなら、ノードＡには、実施の形態１で述べるトランジスタ１０１の第１の端子とゲートとの間の寄生容量によって、ノイズが生じやすいかからである。そして、このノイズによって、トランジスタ１０１がオンし、配線１１１の電位が上昇してしまう場合があるからである。
なお、一例として、トランジスタ３０３のチャネル幅は、トランジスタ３０２のチャネル幅よりも大きいことが好ましい。または、トランジスタ３０４のチャネル幅は、一例として、トランジスタ３０５のチャネル幅よりも大きいことが好ましい。こうすることによって、ノードＡ、及び配線１１１に生じるノイズの影響を低減することができる。ただし、これに限定されず、トランジスタ３０３のチャネル幅は、トランジスタ３０２のチャネル幅よりも小さいことが可能である。または、トランジスタ３０４のチャネル幅は、トランジスタ３０５のチャネル幅よりも小さいことが可能である。
なお、端子１０５ａ、及び端子１０５ｃには、Ｌレベルの電位がＶ１よりも低い信号を入力することが可能である。こうして、トランジスタ３０２〜３０５に逆バイアスを印加することが可能になるので、トランジスタ３０２〜３０５の特性劣化を緩和することができる。または、端子１０５ａ、及び端子１０５ｃには、Ｈレベルの電位がＶ２よりも低い信号を入力することが可能である。こうして、トランジスタ３０２〜３０５がオンのときのＶｇｓを小さくすることができるので、トランジスタ３０２〜３０５の特性劣化を抑制することができる。このような場合、配線１１３、及び配線１１５に、Ｌレベルの電位がＶ１よりも低い信号、Ｈレベルの電位がＶ２よりも低い信号、又は、Ｌレベルの電位がＶ１よりも低く、且つＨレベルの電位がＶ２よりも低い信号を入力することが可能である。ただし、これに限定されず、端子１０５ａと端子１０５ｃとの一方に、Ｌレベルの電位がＶ１よりも低い信号、Ｈレベルの電位がＶ２よりも低い信号、又は、Ｌレベルの電位がＶ１よりも低く、且つＨレベルの電位がＶ２よりも低い信号を入力することが可能である。この場合、配線１１３と配線１１５との一方に、Ｌレベルの電位がＶ１よりも低い信号、Ｈレベルの電位がＶ２よりも低い信号、又は、Ｌレベルの電位がＶ１よりも低く、且つＨレベルの電位がＶ２よりも低い信号を入力することが可能である。または、端子１０５ａが配線１１３とは別の配線と接続され、当該配線に、Ｌレベルの電位がＶ１よりも低い信号、Ｈレベルの電位がＶ２よりも低い信号、又は、Ｌレベルの電位がＶ１よりも低く、且つＨレベルの電位がＶ２よりも低い信号を入力することが可能である。または、端子１０５ｃが配線１１５とは別の配線と接続され、当該配線に、Ｌレベルの電位がＶ１よりも低い信号、Ｈレベルの電位がＶ２よりも低い信号、又は、Ｌレベルの電位がＶ１よりも低く、且つＨレベルの電位がＶ２よりも低い信号を入力することが可能である。
なお、端子１０５ｄには、期間Ｔ１、期間Ｔ３、及び期間Ｔ４において、Ｌレベルとなる信号を入力することが可能である。例えば、端子１０５ｄには、信号ＩＮ２を入力することが可能である。この場合、端子１０５ｄは、配線１１３と接続されることが可能である。こうすることによって、トランジスタ３０３、トランジスタ３０４、又はトランジスタ３０５には、逆バイアスを印加することが可能になるので、トランジスタ３０３、トランジスタ３０４、又はトランジスタ３０５の特性劣化を緩和することができる。
なお、実施の形態１、又は実施の形態２と同様に、配線を複数の配線に分割することが可能である。そして、当該複数の配線には、同じ信号又は電圧を入力することが可能であるし、別々の信号又は電圧を入力することが可能である。または、当該複数の配線は、同じ配線又は同じ素子と接続されることが可能であるし、当該複数の配線は、別々の配線又は別々の素子と接続されることが可能である。図１４（Ａ）の一例には、配線１１３が配線１１３Ａ〜１１３Ｂという複数の配線に分割され、配線１１４が配線１１４Ａ〜１１４Ｂという複数の配線に分割され、配線１１５が配線１１５Ａ〜１１５Ｂという複数の配線に分割され、配線１１６が配線１１６Ｇ〜１１６Ｉという複数の配線に分割される場合の構成を示す。そして、トランジスタ３０２のゲートが配線１１３Ａと接続され、トランジスタ３０５のゲートが配線１１３Ｂと接続される。トランジスタ３０２の第１の端子が配線１１４Ａと接続され、トランジスタ３０１の第１の端子及びゲートが配線１１４Ｂと接続される。トランジスタ３０３のゲートが配線１１５Ａと接続され、トランジスタ３０４のゲートが配線１１５Ｂと接続される。トランジスタ３０３の第１の端子が配線１１６Ｇと接続され、トランジスタ３０４の第１の端子が配線１１６Ｈと接続され、トランジスタ３０５の第１の端子が配線１１６Ｉと接続される。ただし、これに限定されず、配線１１３、配線１１４、配線１１５、及び配線１１６のうちの、一つ、二つ、又は三つのみが複数の配線に分割されることが可能である。
なお、図１４（Ａ）において、配線１１３Ａ〜１１３Ｂは、図１２（Ａ）の配線１１３に対応する。よって、配線１１３と同様に、配線１１３Ａ〜１１３Ｂには、信号ＩＮ２を入力することが可能であり、配線１１３Ａ〜１１３Ｂは、信号線として機能することが可能である。ただし、これに限定されず、配線１１３Ａ〜１１３Ｂには、電圧Ｖ１又は電圧Ｖ２などの電圧を供給することが可能であり、配線１１３Ａ〜１１３Ｂは、電源線として機能することが可能である。または、配線１１３Ａ〜１１３Ｂには、別々の信号又は別々の電圧を入力することが可能である。または、配線１１３Ａ〜１１３Ｂには、他にも様々な信号、様々な電圧、又は様々な電流を入力することが可能である。
なお、図１４（Ａ）において、配線１１４Ａ〜１１４Ｂは、図１２（Ａ）の配線１１４に対応する。よって、配線１１４と同様に、配線１１４Ａ〜１１４Ｂには、信号ＩＮ３を入力することが可能であり、配線１１４Ａ〜１１４Ｂは、信号線として機能することが可能である。ただし、これに限定されず、配線１１４Ａ〜１１４Ｂには、電圧Ｖ１又は電圧Ｖ２などの電圧を供給することが可能であり、配線１１４Ａ〜１１４Ｂは、電源線として機能することが可能である。または、配線１１４Ａ〜１１４Ｂには、別々の信号又は別々の電圧を入力することが可能である。または、配線１１４Ａ〜１１４Ｂには、他にも様々な信号、様々な電圧、又は様々な電流を入力することが可能である。
なお、図１４（Ａ）において、配線１１５Ａ〜１１５Ｂは、図１２（Ａ）の配線１１５に対応する。よって、配線１１５と同様に、配線１１５Ａ〜１１５Ｂには、信号ＩＮ４を入力することが可能であり、配線１１５Ａ〜１１５Ｂは、信号線として機能することが可能である。ただし、これに限定されず、配線１１５Ａ〜１１５Ｂには、電圧Ｖ１又は電圧Ｖ２などの電圧を供給することが可能であり、配線１１５Ａ〜１１５Ｂは、電源線として機能することが可能である。または、配線１１５Ａ〜１１５Ｂには、別々の信号又は別々の電圧を入力することが可能である。または、配線１１５Ａ〜１１５Ｂには、他にも様々な信号、様々な電圧、又は様々な電流を入力することが可能である。
なお、図１４（Ａ）において、配線１１６Ｇ〜１１６Ｉは、図１２（Ａ）の配線１１６に対応する。よって、配線１１６と同様に、配線１１６Ｇ〜１１６Ｉには、電圧Ｖ１を供給することが可能であり、配線１１６Ｇ〜１１６Ｉは、電源線として機能することが可能である。ただし、これに限定されず、配線１１６Ｇ〜１１６Ｉには、信号ＯＵＴ、又は信号ＩＮ１〜ＩＮ４などの信号を入力することによって、配線１１６Ｇ〜１１６Ｉは、信号線として機能することが可能である。または、配線１１６Ｇ〜１１６Ｉには、別々の電圧、又は別々の信号を供給することが可能である。または、配線１１６Ｇ〜１１６Ｉには、他にも様々な信号、様々な電圧、又は様々な電流を入力することが可能である。
なお、図１４（Ａ）において、配線１１６Ｇ、及び配線１１６Ｈには、期間Ｔ３において、Ｌレベルとなる信号を入力することが可能である。例えば、配線１１６Ｇ、及び配線１１６Ｈには、信号ＩＮ２を入力することが可能である。この場合、配線１１６Ｇ、及び配線１１６Ｈは、実施の形態１及び実施の形態２で述べる配線１１２と接続されることが可能である。こうすることによって、トランジスタ３０３、及びトランジスタ３０４に逆バイアスを印加することが可能になるので、トランジスタ３０３、及びトランジスタ３０４の特性劣化を抑制することができる。ただし、これに限定されず、配線１１６Ｇと配線１１６Ｈとの一方のみに、信号ＩＮ２を入力することが可能である。または、配線１１６Ｇ、及び／又は、配線１１６Ｈに、信号ＯＵＴ、又は信号ＩＮ３を入力することが可能である。この場合、配線１１６Ｇ、及び／又は、配線１１６Ｈは、実施の形態１及び実施の形態２で述べる配線１１１、又は配線１１４と接続されることが可能である。
なお、図１４（Ａ）において、配線１１６Ｉには、期間Ｔ１、期間Ｔ３、期間Ｔ５において、Ｌレベルとなる信号を入力することが可能である。例えば、配線１１６Ｉには、信号ＩＮ２を入力することが可能である。この場合、配線１１６Ｉは、実施の形態１及び実施の形態２で述べる配線１１２と接続されることが可能である。こうすることによって、トランジスタ３０５に逆バイアスを印加することが可能になるので、トランジスタ３０５の特性劣化を抑制することができる。ただし、これに限定されない。
なお、図１４（Ｂ）に示すように、トランジスタ３０３、及びトランジスタ３０４を省略することが可能である。こうして、トランジスタの数を減らすことができる。よって、レイアウト面積の縮小、又は歩留まりの向上などを図ることができる。
ただし、これに限定されず、トランジスタ３０３とトランジスタ３０４との一方のみを省略することが可能である。
なお、図１４（Ｂ）と同様に、図１４（Ａ）においても、トランジスタ３０３、及び／又は、トランジスタ３０４を省略することが可能である。
なお、図１４（Ｃ）に示すように、トランジスタ３０５を省略することが可能である。こうして、トランジスタの数を減らすことができる。よって、レイアウト面積の縮小、又は歩留まりの向上などを図ることができる。ただし、これに限定されない。
なお、図１４（Ｃ）と同様に、図１４（Ａ）〜（Ｂ）においても、トランジスタ３０５を省略することが可能である
なお、図１５（Ａ）に示すように、トランジスタ３０２を省略することが可能である。こうして、トランジスタの数を減らすことができる。よって、レイアウト面積の縮小、又は歩留まりの向上などを図ることができる。ただし、これに限定されない。
なお、図１５（Ａ）と同様に、図１４（Ａ）〜（Ｃ）においても、トランジスタ３０２を省略することが可能である。
なお、図１５（Ｂ）に示すように、トランジスタ３０１を省略することが可能である。こうして、トランジスタの数を減らすことができる。よって、レイアウト面積の縮小、又は歩留まりの向上などを図ることができる。ただし、これに限定されない。
なお、図１５（Ｂ）と同様に、図１４（Ａ）〜（Ｃ）、及び図１５（Ａ）においても、トランジスタ３０１を省略することが可能である。
なお、図１６（Ａ）に示すように、トランジスタ３０３を、一方の端子（以下、正極ともいう）がノードＡと接続され、他方の端子（以下、負極ともいう）が配線１１５と接続されるダイオード３０３ａに置き換えることが可能である。または、トランジスタ３０４を、一方の端子（以下、正極ともいう）が配線１１１と接続され、他方の端子（以下、負極ともいう）が配線１１５と接続されるダイオード３０４ａに置き換えることが可能である。ただし、これに限定されず、トランジスタ３０３とトランジスタ３０４との一方をダイオードに置き換えることが可能である。または、ダイオード３０３ａ、及び／又は、ダイオード３０４ａを新たに追加することが可能である。
なお、図１６（Ａ）と同様に、図１４（Ａ）〜（Ｃ）、及び図１５（Ａ）〜（Ｂ）においても、トランジスタ３０３を、一方の端子がノードＡと接続され、他方の端子が配線１１５と接続されるダイオード３０３ａに置き換えることが可能である。または、トランジスタ３０４を、一方の端子が配線１１１と接続され、他方の端子が配線１１５と接続されるダイオード３０４ａに置き換えることが可能である。または、ダイオード３０３ａ、及び／又は、ダイオード３０４ａを新たに追加することが可能である。
なお、図示はしないが、図１４（Ａ）〜（Ｃ）、図１５（Ａ）〜（Ｂ）、及び図１６（Ａ）において、トランジスタ３０３の第１の端子が配線１１５と接続され、トランジスタ３０３の第２の端子がノードＡと接続され、トランジスタ３０３のゲートがノードＡと接続されることによって、トランジスタ３０３をダイオード接続にすることが可能である。または、トランジスタ３０４の第１の端子が配線１１５と接続され、トランジスタ３０４の第２の端子が配線１１１と接続され、トランジスタ３０４のゲートが配線１１１と接続されることによって、トランジスタ３０４をダイオード接続にすることが可能である。ただし、これに限定されず、トランジスタ３０３とトランジスタ３０４との一方をダイオード接続にすることが可能である。
なお、図１６（Ｂ）に示すように、トランジスタ３０５を、一方の端子（以下、正極ともいう）が配線１１１と接続され、他方の端子（以下、負極ともいう）が配線１１３と接続されるダイオード３０５ａに置き換えることが可能である。ただし、これに限定されず、ダイオード３０５ａを新たに追加することが可能である。
なお、図１６（Ｂ）と同様に、図１４（Ａ）〜（Ｃ）、図１５（Ａ）〜（Ｂ）、及び図１６（Ａ）においても、トランジスタ３０５を、一方の端子（以下、正極ともいう）が配線１１１と接続され、他方の端子（以下、負極ともいう）が配線１１３と接続されるダイオード３０５ａに置き換えることが可能である。または、ダイオード３０５ａを新たに追加することが可能である。
なお、図示はしないが、図１４（Ａ）〜（Ｃ）、図１５（Ａ）〜（Ｂ）、及び図１６（Ａ）〜（Ｂ）において、トランジスタ３０５の第１の端子が配線１１３と接続され、トランジスタ３０５の第２の端子が配線１１１と接続され、トランジスタ３０５のゲートが配線１１１と接続されることによって、トランジスタ３０５をダイオード接続にすることが可能である。ただし、これに限定されない。
なお、図１７（Ａ）に示すように、トランジスタ３０１のゲートは、配線１１７と接続されることが可能である。このために、回路１０５は、新たに端子１０５ｇを有することが可能である。そして、配線１１７は、端子１０５ｇを介してトランジスタ３０１のゲートと接続される。配線１１７には、電圧Ｖ２が供給され、配線１１７は電源線として機能することが可能である。ただし、これに限定されず、トランジスタ３０１の第１の端子が配線１１７と接続され、トランジスタ３０１のゲートは、配線１１４と接続されることが可能である。または、配線１１７には、期間Ｔ２において、Ｈレベルとなる信号を入力することが可能であり、配線１１７は、信号線として機能することが可能である。例えば、配線１１７に信号ＩＮ２を入力することが可能であり、配線１１７は、配線１１３と接続されることが可能である。または、配線１１７には、他にも様々な信号、様々な電圧、又は様々な電流を入力することが可能である。
なお、図１７（Ａ）と同様に、図１４（Ａ）〜（Ｃ）、図１５（Ａ）〜（Ｂ）、及び図１６（Ａ）〜（Ｂ）においても、トランジスタ３０１のゲート、又はトランジスタ３０１の第１の端子は、配線１１７と接続されることが可能である。
なお、図１７（Ｂ）に示すように、トランジスタ３０６、及びトランジスタ３０７を新たに追加することが可能である。一例として、トランジスタ３０６、及びトランジスタ３０７は、トランジスタ３０１〜３０５と同じ極性である場合が多く、Ｎチャネル型であるものとする。トランジスタ３０６の第１の端子は、配線１１６と接続され、トランジスタ３０６の第２の端子は、ノードＡと接続され、トランジスタ３０６のゲートは、配線１１８と接続される。トランジスタ３０７の第１の端子は、配線１１６と接続され、トランジスタ３０７の第２の端子は、配線１１１と接続され、トランジスタ３０７のゲートは、配線１１８と接続される。配線１１８には、一例として、信号ＩＮ５が入力されるものとし、配線１１８は、信号線として機能することが可能である。トランジスタ３０６は、信号ＩＮ５、又は配線１１５の電位に応じて、配線１１６とノードＡとの導通状態を制御することによって、電圧Ｖ１がノードＡに供給されるタイミングを制御する機能を有し、スイッチとして機能することが可能である。トランジスタ３０７は、信号ＩＮ５、又は配線１１５の電位に応じて、配線１１６と配線１１１との導通状態を制御することによって、電圧Ｖ１が配線１１１に供給されるタイミングを制御する機能を有し、スイッチとして機能することが可能である。信号ＩＮ５は、一例として、全段リセット信号として機能する場合が多い。ただし、これに限定されず、トランジスタ３０６とトランジスタ３０７との一方のみを新たに追加することが可能である。
なお、図１７（Ｂ）と同様に、図１４（Ａ）〜（Ｃ）、図１５（Ａ）〜（Ｂ）、図１６（Ａ）〜（Ｂ）、及び図１７（Ａ）においても、トランジスタ３０６、及び／又は、トランジスタ３０７を新たに追加することが可能である。トランジスタ３０６の第１の端子は、配線１１６と接続され、トランジスタ３０６の第２の端子は、ノードＡと接続され、トランジスタ３０６のゲートは、配線１１８と接続される。トランジスタ３０７の第１の端子は、配線１１６と接続され、トランジスタ３０７の第２の端子は、配線１１１と接続され、トランジスタ３０７のゲートは、配線１１８と接続される。
なお、図１７（Ｃ）に示すように、トランジスタ３０１〜３０５として、Ｐチャネル型トランジスタを用いることが可能である。特に、実施の形態１で述べるトランジスタ１０１〜１０３、及び実施の形態２で述べるトランジスタ２０１〜２０４として、Ｐチャネル型トランジスタが用いられる場合には、トランジスタ３０１〜３０５として、Ｐチャネル型トランジスタを用いることが好ましい。トランジスタ３０１ｐ、トランジスタ３０２ｐ、トランジスタ３０３ｐ、トランジスタ３０４ｐ、及びトランジスタ３０５ｐは、各々、トランジスタ３０１、トランジスタ３０２、トランジスタ３０３、トランジスタ３０４、トランジスタ３０５に対応する。
なお、図１７（Ｃ）と同様に、図１４（Ａ）〜（Ｃ）、図１５（Ａ）〜（Ｂ）、図１６（Ａ）〜（Ｂ）、及び図１７（Ａ）〜（Ｂ）においても、トランジスタ３０１〜３０５として、Ｐチャネル型トランジスタを用いることが可能である。
なお、すでに述べたように、実施の形態１で述べる回路１００が有する回路１０５に、本実施の形態で述べる回路１０５の構成を用いることが可能である。図１８（Ａ）には、一例として、図１（Ａ）の回路１００が有する回路１０５に、図１２（Ａ）の回路１０５の一例を用いる場合の構成を示す。そして、図１８（Ｂ）には、一例として、図１（Ａ）の回路１００が有する回路１０５に、図１２（Ａ）の回路１０５の一例を用い、さらに図１（Ａ）の回路１００が有する回路１０４に、図９（Ａ）の回路１０４の一例を用いる場合の構成を示す。ただし、これに限定されず、図１２（Ａ）、図１４（Ａ）、図１４（Ｂ）、図１４（Ｃ）、図１５（Ａ）、図１５（Ｂ）、図１６（Ａ）、図１６（Ｂ）、図１７（Ａ）、図１７（Ｂ）、図１７（Ｃ）、又はこれらを組み合わせた場合の回路１０５を、図１（Ａ）、図５（Ａ）、図５（Ｂ）、図６（Ａ）、図６（Ｂ）、図６（Ｃ）、図７（Ａ）、図７（Ｂ）、図８（Ａ）、又はこれらを組み合わせた場合の回路１００が有する回路１０５に用いることが可能である。
（実施の形態４）
本実施の形態では、シフトレジスタの一例について説明する。本実施の形態のシフトレジスタは、実施の形態１〜実施の形態３の半導体装置を有することが可能である。なお、シフトレジスタを、半導体装置、又はゲートドライバを示すことが可能である。なお、実施の形態１〜実施の形態３で述べる内容は、その説明を省略する。なお、実施の形態１〜実施の形態３で述べる内容は、本実施の形態で述べる内容と自由に組み合わせることができる。
まず、シフトレジスタの一例について、図１９を参照して説明する。シフトレジスタ４００は、フリップフロップ４０１＿１〜４０１＿Ｎ（Ｎは自然数）という複数のフリップフロップを有する。
なお、フリップフロップ４０１＿１〜４０１＿Ｎは、各々、実施の形態１〜実施の形態３で述べる半導体装置に対応する。図１９の一例には、フリップフロップ４０１＿１〜４０１＿Ｎとして、図１（Ａ）の半導体装置を用いる場合について示す。ただし、これに限定されず、フリップフロップ４０１＿１〜４０１＿Ｎとしては、図１（Ａ）の半導体装置の他にも、実施の形態１〜実施の形態３で述べる半導体装置、又は他の様々な半導体装置又は回路を用いることが可能である。
次に、シフトレジスタの接続関係について説明する。シフトレジスタ４００は、配線４１１＿１〜４１１＿Ｎ、配線４１２、配線４１３、配線４１４、及び配線４１５と接続される。そして、フリップフロップ４０１＿ｉ（ｉは１〜Ｎのいずれか一）において、配線１１１は配線４１１＿ｉと接続され、配線１１２は配線４１２と配線４１３との一方と接続され、配線１１３は配線４１２と配線４１３との他方と接続され、配線１１４は配線４１１＿ｉ−１と接続され、配線１１５は配線４１１＿ｉ＋１と接続され、配線１１６は配線４１６と接続される。ここで、奇数段のフリップフロップと、偶数段のフリップフロップとでは、配線１１２及び配線１１３の接続先が逆になっている場合が多い。例えば、奇数段のフリップフロップにおいて、配線１１２が配線４１２と接続され、配線１１３が配線４１３と接続される場合、偶数段のフリップフロップにおいては、配線１１２が配線４１３と接続され、配線１１３が配線４１２と接続される場合が多い。一方、奇数段のフリップフロップにおいて、配線１１２が配線４１３と接続され、配線１１３が配線４１２と接続される場合、偶数段のフリップフロップにおいては、配線１１２が配線４１２と接続され、配線１１３が配線４１３と接続される場合が多い。ただし、これに限定されず、他にも様々な接続構成にすることが可能である。
なお、フリップフロップ４０１＿１では、配線１１４は、配線４１４と接続される場合が多い。そして、フリップフロップ４０１＿Ｎでは、配線１１５は、配線４１５と接続される場合が多い。
なお、配線４１１＿１〜４１１＿Ｎは、各々、実施の形態１〜実施の形態３で述べる配線１１１に対応する。配線４１２は、実施の形態１〜実施の形態３で述べる配線１１２又は配線１１３に対応する。配線４１３は、実施の形態１〜実施の形態３で述べる配線１１２又は配線１１３に対応する。配線４１４は、実施の形態１〜実施の形態３で述べる配線１１４に対応する。配線４１５は、実施の形態１〜実施の形態３で述べる配線１１５に対応する。配線４１６は、実施の形態１〜実施の形態３で述べる配線１１６に対応する。
次に、配線４１１＿１〜４１１＿Ｎ、配線４１２、配線４１３、配線４１４、配線４１５、配線４１６に入力又は出力される信号又は電圧の一例について説明する。配線４１１＿１〜４１１＿Ｎからは、一例として、各々、信号ＧＯＵＴ＿１〜ＧＯＵＴ＿Ｎが出力されるものとする。信号ＧＯＵＴ＿１〜ＧＯＵＴ＿Ｎは、各々、フリップフロップ４０１＿１〜４０１＿Ｎの出力信号である。そして、信号ＧＯＵＴ＿１〜ＧＯＵＴ＿Ｎは、実施の形態１〜実施の形態３で述べる信号ＯＵＴに対応し、出力信号、選択信号、転送信号、スタート信号、リセット信号、ゲート信号、又は走査信号として機能することが可能である。配線４１２には、一例として、信号ＧＣＫが入力されるものとする。信号ＧＣＫは、実施の形態１〜実施の形態３で述べる信号ＩＮ１又は信号ＩＮ２に対応し、クロック信号として機能することが可能である。配線４１３には、一例として、信号ＧＣＫＢが入力されるものとする。信号ＧＣＫＢは、実施の形態１〜実施の形態３で述べる信号ＩＮ１又は信号ＩＮ２に対応し、反転クロック信号として機能することが可能である。配線４１４には、一例として、信号ＧＳＰが入力されるものとする。信号ＧＳＰは、実施の形態１〜実施の形態３で述べる信号ＩＮ３に対応し、スタート信号、又は垂直同期信号として機能することが可能である。配線４１５には、一例として、信号ＧＲＥが入力されるものとする。信号ＧＲＥは、実施の形態１〜実施の形態３で述べる信号ＩＮ４に対応し、リセット信号として機能することが可能である。配線４１６には、一例として、電圧Ｖ１が入力されるものとする。ただし、これに限定されず、配線４１１＿１〜４１１＿Ｎ、配線４１２、配線４１３、配線４１４、配線４１５、及び／又は、配線４１６には、他にも様々な信号、様々な電流、又は様々な電圧を入力することが可能である。例えば、配線４１２、配線４１３、配線４１４、及び／又は、配線４１５に、電圧Ｖ１又は電圧Ｖ２などの電圧が供給されることが可能である。または、配線４１６に、信号ＧＯＵＴ＿１〜ＧＯＵＴ＿Ｎ、信号ＧＣＫ、信号ＧＣＫＢ、信号ＧＳＰ、又は信号ＧＲＥなどの信号が入力されることが可能である。または、配線４１１＿１〜４１１＿Ｎ、配線４１２、配線４１３、配線４１４、配線４１５、及び／又は、配線４１６に、信号又は電圧などを入力せずに、これらの配線を浮遊状態にすることが可能である。
なお、配線４１１＿１〜４１１＿Ｎは、信号線、ゲート線、走査線、又は出力信号線として機能することが可能である。配線４１２は、信号線、又はクロック信号線として機能することが可能である。配線４１３は、信号線、又はクロック信号線として機能することが可能である。配線４１４は、信号線として機能することが可能である。配線４１５は、信号線として機能することが可能である。配線４１６は、電源線、又はグランド線として機能することが可能である。ただし、これに限定されず、配線４１１＿１〜４１１＿Ｎ、配線４１２、配線４１３、配線４１４、配線４１５、及び／又は、配線４１６は、他にも様々な配線として機能することが可能である。例えば、配線４１２、配線４１３、配線４１４、及び／又は、配線４１５に、電圧が供給される場合、これらの配線は、電源線として機能することが可能である。または、配線４１６に、信号が入力される場合、配線４１６は、信号線として機能することが可能である。
なお、すでに述べたように、シフトレジスタには、多相のクロック信号、又は非平衡のクロック信号を入力することが可能である。
なお、配線４１２、配線４１３、配線４１４、配線４１５、及び配線４１６には、回路４２０から信号又は電圧などが入力されるものとする。回路４２０は、シフトレジスタ４００に信号又は電圧などを供給することによって、シフトレジスタ４００を制御する機能を有し、制御回路、又はコントローラなどとして機能することが可能である。本実施の形態では、一例として、回路４２０は、配線４１２、配線４１３、配線４１４、配線４１５、及び配線４１６に、各々、信号ＧＣＫ、信号ＧＣＫＢ、信号ＧＳＰ、信号ＧＲＥ、電圧Ｖ１を供給するものとする。ただし、これに限定されず、回路４２０は、シフトレジスタ４００だけでなく、他にも様々な回路（例えば、信号線駆動回路、走査線駆動回路、及び／又は、画素など）に、信号又は電圧を供給し、これらの回路を制御することが可能である。
なお、回路４２０は、一例として、回路４２１、及び回路４２２を有するものとする。回路４２１は、正電源電圧、負電源電圧、グランド電圧、基準電圧などの電源電圧を生成する機能を有し、電源回路、又はレギュレータとして機能することが可能である。回路４２２は、クロック信号、反転クロック信号、スタート信号、リセット信号、及び／又は、ビデオ信号などの様々な信号を生成する機能を有し、タイミングジェネレータとして機能することが可能である。ただし、これに限定されず、回路４２０は、回路４２１及び回路４２２の他にも様々な回路、又は様々な素子を有することが可能である。例えば、回路４２０は、オシレータ、レベルシフト回路、インバータ回路、バッファ回路、ＤＡ変換回路、ＡＤ変換回路、オペアンプ、シフトレジスタ、ルックアップテーブル、コイル、トランジスタ、容量素子、抵抗素子、及び／又は、分周器などを有することが可能である。
次に、図１９のシフトレジスタの動作について、図２０のタイミングチャートを参照して説明する。図２０は、シフトレジスタの動作を説明するためのタイミングチャートの一例である。図２０には、信号ＧＳＰ、信号ＧＲＥ、信号ＧＣＫ、信号ＧＣＫＢ、信号ＧＯＵＴ＿１、信号ＧＯＵＴ＿ｉ−１、信号ＧＯＵＴ＿ｉ、信号ＧＯＵＴ＿ｉ＋１、及び信号ＧＯＵＴ＿Ｎの一例を示す。なお、実施の形態１〜実施の形態３の半導体装置の動作と共通するところは、その説明を省略する。
フリップフロップ４０１＿ｉの動作について説明する。まず、信号ＧＯＵＴ＿ｉ−１がＨレベルになる。すると、フリップフロップ４０１＿ｉは、期間Ｔ１における動作を開始し、信号ＧＯＵＴ＿ｉはＬレベルになる。その後、信号ＧＣＫ、及び信号ＧＣＫＢが反転する。すると、フリップフロップ４０１＿ｉが期間Ｔ２における動作を開始し、信号ＧＯＵＴ＿ｉがＨレベルになる。信号ＧＯＵＴ＿ｉは、フリップフロップ４０１＿ｉ−１にリセット信号として入力され、且つフリップフロップ４０１＿ｉ＋１にスタート信号として入力される。よって、フリップフロップ４０１＿ｉ−１は、期間Ｔ３における動作を開始し、フリップフロップ４０１＿ｉ＋１は、期間Ｔ１における動作を開始する。その後、信号ＧＣＫ、及び信号ＧＣＫＢが再び反転する。すると、フリップフロップ４０１＿ｉ＋１が期間Ｔ２における動作を開始し、信号ＧＯＵＴ＿ｉ＋１がＨレベルとなる。信号ＧＯＵＴ＿ｉ＋１は、フリップフロップ４０１＿ｉにリセット信号として入力される。したがって、フリップフロップ４０１＿ｉが期間Ｔ３における動作を開始するので、信号ＧＯＵＴ＿ｉはＬレベルとなる。その後、再び信号ＧＯＵＴ＿ｉ−１がＨレベルになるまでは、フリップフロップ４０１＿ｉは、信号ＧＣＫ及び信号ＧＣＫＢが反転するたびに、期間Ｔ４における動作と期間Ｔ５における動作とを繰り返す。
なお、フリップフロップ４０１＿１では、前の段のフリップフロップの出力信号の代わりに、信号ＧＳＰが回路４２０から配線４１４を介して入力される。よって、信号ＧＳＰがＨレベルになると、フリップフロップ４０１＿１は、期間Ｔ１における動作を開始する。
なお、フリップフロップ４０１＿Ｎでは、次の段のフリップフロップの出力信号の代わりに、信号ＧＲＥが回路４２０から配線４１５を介して入力される。よって、信号ＧＲＥがＨレベルになると、フリップフロップ４０１＿Ｎは、期間Ｔ３における動作を開始する。
以上、本実施の形態のシフトレジスタの動作について説明した。本実施の形態のシフトレジスタは、実施の形態１〜実施の形態３の半導体装置を用いることによって、当該半導体装置と同様のメリットを得ることが可能である。
なお、実施の形態１〜実施の形態３で述べるように、信号ＧＣＫと信号ＧＣＫＢとの関係を非平衡にすることが可能である。例えば、図２１（Ａ）のタイミングチャートに示すように、信号ＧＣＫ及び信号ＧＣＫＢにおいて、Ｈレベルになる期間がＬレベルになる期間よりも短くすることが可能である。こうすることによって、信号ＧＯＵＴ＿１〜ＧＯＵＴ＿Ｎに、遅延又はなまりなどが生じても、これらの信号がＨレベルとなる期間を防止することができる。したがって、本実施の形態のシフトレジスタが表示装置に用いられる場合、複数の行が同時に選択されることを防ぐことができる。ただし、これに限定されず、信号ＧＣＫ、及び／又は、信号ＧＣＫＢにおいて、Ｈレベルになる期間がＬレベルになる期間よりも長いことが可能である。
なお、実施の形態１〜実施の形態３で述べるように、多相のクロック信号を用いることが可能である。例えば、図２１（Ｂ）のタイミングチャートに示すように、Ｍ（Ｍは自然数）相のクロック信号を用いることが可能である。この場合、信号ＧＯＵＴ＿１〜ＧＯＵＴ＿Ｎにおいて、ある段においてＨレベルとなる期間は、その前後の段においてＨレベルとなる期間と重なることが可能となる。したがって、本実施の形態が表示装置に用いられる場合、複数の行が同時に選択されることになる。これにより、他の行の画素へのビデオ信号をプリチャージ電圧として用いることが可能になる。
なお、図２１（Ｂ）において、Ｍ≦８であることが好ましい。より好ましくは、Ｍ≦６であることが好ましい。さらに好ましくは、Ｍ≦４であることが好ましい。なぜなら、シフトレジスタが表示装置の走査線駆動回路に用いられる場合、Ｍが大きすぎると、画素に複数の種類のビデオ信号が書き込まれるからである。そして、当該画素に不正なビデオ信号が入力される期間が長くなるので、表示品位が低下する場合があるからである。
なお、図２１（Ｂ）と同様に、図２１（Ａ）のタイミングチャートにおいても、多相のクロック信号を用いることが可能である。
なお、配線４１５は、他の配線と共有、又は省略されることが可能である。例えば、配線４１５は、配線４１２、配線４１３、配線４１４、又は配線４１６と共有されることが可能である。この場合、配線４１５が省略され、フリップフロップ４０１＿Ｎにおいて、配線１１５は、配線４１２、配線４１３、配線４１４、又は配線４１６と接続されることが可能である。別の例として、配線４１５が省略されることが可能である。この場合、フリップフロップ４０１＿Ｎにおいて、図１４（Ｂ）と同様に、回路１０５が有するトランジスタ３０３及びトランジスタ３０４が省略されることが可能である。
なお、フリップフロップ４０１＿１〜４０１＿Ｎの構成によっては、新たな配線を追加することが可能である。例えば、図１７（Ａ）、又は図１７（Ｂ）のように、電圧Ｖ２、又は全段リセット信号として機能することが可能な信号などを必要とする場合、新たな配線を追加することが可能である。そして、新たに追加する配線には、回路４２０から信号又は電圧などを供給されることが可能である。
なお、図２２に示すように、フリップフロップ４０１＿１〜４０１＿Ｎに、各々、トランジスタ４３１を追加することが可能である。トランジスタ４３１の極性は、トランジスタ１０１と同じ極性であることが好ましく、Ｎチャネル型である場合が多い。ただし、これに限定されず、トランジスタ４３１はＰチャネル型であることが可能である。フリップフロップ４０１＿ｉにおいて、トランジスタ４３１の第１の端子は、配線１１２と接続され、トランジスタ４３１の第２の端子は、配線４１７＿ｉと接続され、トランジスタ４３１のゲートは、ノードＡと接続される。そして、フリップフロップ４０１＿ｉにおいて、配線１１１は配線４１１＿ｉと接続され、配線１１２は配線４１２と配線４１３との一方と接続され、配線１１３は配線４１２と配線４１３との他方と接続され、配線１１４は、配線４１７＿ｉ−１と接続され、配線１１５は、配線４１１＿ｉ＋１と接続され、配線１１６は配線４１６と接続される。こうすることによって、配線４１１＿１〜４１１＿Ｎに、画素又はゲート線などの負荷が接続される場合でも、次の段のフリップフロップを駆動するための転送信号になまり又は遅延などが生じることがない。よって、シフトレジスタの遅延の影響を低減することができる。ただし、これに限定されず、配線１１４は、配線４１１＿ｉ−１と接続されることが可能である。または、配線１１５は、配線４１７＿ｉ＋１と接続されることが可能である。または、配線４１７＿１〜４１７＿Ｎの電位をＶ１に維持するためのトランジスタを新たに追加することが可能である。
なお、図２２においても、図２１（Ａ）と同様に、信号ＧＣＫと信号ＧＣＫＢとを非平衡にすることが可能である。または、図２１（Ｂ）と同様に、多相のクロック信号を用いることが可能である。
（実施の形態５）
本実施の形態では、表示装置の一例について説明する。
まず、図２３（Ａ）を参照して、液晶表示装置のシステムブロックの一例について説明する。液晶表示装置は、回路５３６１、回路５３６２、回路５３６３＿１、回路５３６３＿２、画素部５３６４、回路５３６５、及び照明装置５３６６を有する。画素部５３６４には、複数の配線５３７１が回路５３６２から延伸して配置され、複数の配線５３７２が回路５３６３＿１、及び回路５３６３＿２から延伸して配置されている。そして、複数の配線５３７１と複数の配線５３７２との交差領域には、各々、液晶素子などの表示素子を有する画素５３６７がマトリクス状に配置されている。
回路５３６１は、映像信号５３６０に応じて、回路５３６２、回路５３６３＿１、回路５３６３＿２、及び回路５３６５に、信号、電圧、又は電流などを供給する機能を有し、コントローラ、制御回路、タイミングジェネレータ、電源回路、又はレギュレータなどとして機能することが可能である。本実施の形態では、一例として、回路５３６１は、回路５３６２に、信号線駆動回路用スタート信号（ＳＳＰ）、信号線駆動回路用クロック信号（ＳＣＫ）、信号線駆動回路用反転クロック信号（ＳＣＫＢ）、ビデオ信号用データ（ＤＡＴＡ）、ラッチ信号（ＬＡＴ）を供給するものとする。または、回路５３６１は、一例として、回路５３６３＿１、及び回路５３６３＿２に、走査線駆動回路用スタート信号（ＧＳＰ）、走査線駆動回路用クロック信号（ＧＣＫ）、及び反転走査線駆動回路用クロック信号（ＧＣＫＢ）を供給するものとする。または、回路５３６１は、回路５３６５に、バックライト制御信号（ＢＬＣ）を供給するものとする。ただし、これに限定されず、回路５３６１は、他にも様々な信号、様々な電圧、又は様々な電流などを、回路５３６２、回路５３６３＿１、回路５３６３＿２、及び回路５３６５に供給することが可能である。
回路５３６２は、回路５３６１から供給される信号（例えば、ＳＳＰ、ＳＣＫ、ＳＣＫＢ、ＤＡＴＡ、ＬＡＴ）に応じて、ビデオ信号を複数の配線５３７１に出力する機能を有し、信号線駆動回路として機能することが可能である。回路５３６３＿１、及び回路５３６３＿２は、回路５３６１から供給される信号（ＧＳＰ、ＧＣＫ、ＧＣＫＢ）に応じて、走査信号を複数の配線５３７２に出力する機能を有し、走査線駆動回路として機能することが可能である。回路５３６５は、回路５３６１から供給される信号（ＢＬＣ）に応じて、照明装置５３６６に供給する電力の量、又は時間などを制御することによって、照明装置５３６６の輝度（又は平均輝度）を制御する機能を有し、電源回路として機能することが可能である。
なお、複数の配線５３７１にビデオ信号が入力される場合、複数の配線５３７１は、信号線、ビデオ信号線、又はソース線などとして機能することが可能である。複数の配線５３７２に走査信号が入力される場合、複数の配線５３７２は、信号線、走査線、又はゲート線などとして機能することが可能である。ただし、これに限定されない。
なお、回路５３６３＿１、及び回路５３６３＿２に、同じ信号が回路５３６１から入力される場合、回路５３６３＿１が複数の配線５３７２に出力する走査信号と、回路５３６３＿２が複数の配線５３７２に出力する走査信号とは、おおむね等しいタイミングとなる場合が多い。したがって、回路５３６３＿１、及び回路５３６３＿２が駆動する負荷を小さくすることができる。よって、表示装置を大きくすることができる。または、表示装置を高精細にすることができる。または、回路５３６３＿１、及び回路５３６３＿２が有するトランジスタのチャネル幅を小さくすることができるので、狭額縁な表示装置を得ることができる。ただし、これに限定されず、回路５３６１は、回路５３６３＿１と回路５３６３＿２とに別々の信号を供給することが可能である。
なお、回路５３６３＿１と回路５３６３＿２との一方を省略することが可能である。
なお、画素部５３６４には、容量線、電源線、走査線などの配線を新たに配置することが可能である。そして、回路５３６１は、これらの配線に信号又は電圧などを出力することが可能である。または、回路５３６３＿１又は回路５３６３＿２と同様の回路を新たに追加し、この新たに追加した回路は、新たに追加した配線に走査信号などの信号を出力することが可能である。
なお、画素５３６７が表示素子としてＥＬ素子などの発光素子を有することが可能である。この場合、図２３（Ｂ）に示すように、表示素子が発光することが可能なので、回路５３６５、及び照明装置５３６６は省略されることが可能である。そして、表示素子に電力を供給するために、電源線として機能することが可能な複数の配線５３７３を画素部５３６４に配置することが可能である。回路５３６１は、電圧（ＡＮＯ）という電源電圧を配線５３７３に供給することが可能である。この配線５３７３は、画素の色要素別に接続されることが可能であるし、全ての画素に共通して接続されることが可能である。
なお、図２３（Ｂ）では、一例として、回路５３６１は、回路５３６３＿１と回路５３６３＿２とに別々の信号を供給する場合の一例を示す。回路５３６１は、走査線駆動回路用スタート信号（ＧＳＰ１）、走査線駆動回路用クロック信号（ＧＣＫ１）、及び反転走査線駆動回路用クロック信号（ＧＣＫＢ１）などの信号を回路５３６３＿１に供給する。そして、回路５３６１は、走査線駆動回路用スタート信号（ＧＳＰ２）、走査線駆動回路用クロック信号（ＧＣＫ２）、及び反転走査線駆動回路用クロック信号（ＧＣＫＢ２）などの信号を回路５３６３＿２に供給する。この場合、回路５３６３＿１は、複数の配線５３７２のうち奇数行目の配線のみを走査し、回路５３６３＿２は、複数の配線５３７２のうち偶数行目の配線のみを走査することが可能になる。よって、回路５３６３＿１、及び回路５３６３＿２の駆動周波数を小さくできるので、消費電力の低減を図ることができる。または、１段分のフリップフロップをレイアウトすることが可能な面積を大きくすることができる。よって、表示装置を高精細にすることができる。または、表示装置を大型にすることができる。ただし、これに限定されず、図２３（Ａ）と同様に、回路５３６１は、回路５３６３＿１と回路５３６３＿２とに同じ信号を出力することが可能である。
なお、図２３（Ｂ）と同様に、図２３（Ａ）においても、回路５３６１は、回路５３６３＿１と回路５３６３＿２とに別々の信号を供給することが可能である。
以上、表示装置のシステムブロックの一例について説明した。
次に、表示装置の構成の一例について、図２４（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、及び（Ｅ）を参照して説明する。
図２４（Ａ）では、画素部５３６４に信号を出力する機能を有する回路（例えば、回路５３６２、回路５３６３＿１、及び回路５３６３＿２など）は、画素部５３６４と同じ基板５３８０に形成される。そして、回路５３６１は、画素部５３６４とは別の基板に形成される。こうして、外部部品の数が減るので、コストの低減を図ることができる。または、基板５３８０に入力される信号又は電圧の数が減るので、基板５３８０と、外部部品との接続数を減らすことができる。よって、信頼性の向上、又は歩留まりの向上を図ることができる。
なお、回路が画素部５３６４とは別の基板に形成される場合、当該基板は、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方式によってＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）に実装されることが可能である。または、当該基板は、ＣＯＧ（Ｃｈｉｐ ｏｎ Ｇｌａｓｓ）方式によって画素部５３６４と同じ基板５３８０に実装することが可能である。
なお、回路が画素部５３６４とは別の基板に形成される場合、当該基板には、単結晶半導体を用いたトランジスタを形成することが可能である。したがって、当該基板に形成される回路は、駆動周波数の向上、駆動電圧の向上、出力信号のばらつきの低減などのメリットを得ることができる。
なお、外部回路からは、入力端子５３８１を介して信号、電圧、又は電流などが入力される場合が多い。
図２４（Ｂ）では、駆動周波数が低い回路（例えば、回路５３６３＿１、回路５３６３＿２）は、画素部５３６４と同じ基板５３８０に形成される。そして、回路５３６１、及び回路５３６２は、画素部５３６４とは別の基板に形成される。こうして、移動度が小さいトランジスタによって、基板５３８０に形成される回路を構成することが可能になる。よって、トランジスタの半導体層として、非単結晶半導体、非晶質半導体、微結晶半導体、有機半導体、又は酸化物半導体などを用いることが可能になる。したがって、表示装置の大型化、工程数の削減、コストの低減、又は歩留まりの向上などを図ることができる。
なお、図２４（Ｃ）に示すように、回路５３６２の一部（回路５３６２ａ）が画素部５３６４と同じ基板５３８０に形成され、残りの回路５３６２（回路５３６２ｂ）が画素部５３６４とは別の基板に形成されることが可能である。回路５３６２ａは、移動度が低いトランジスタによって構成することが可能な回路（例えば、シフトレジスタ、セレクタ、スイッチなど）を有する場合が多い。そして、回路５３６２ｂは、移動度が高く、特性ばらつきが小さいトランジスタによって構成することが好ましい回路（例えば、シフトレジスタ、ラッチ回路、バッファ回路、ＤＡ変換回路、ＡＤ変換回路など）を有する場合が多い。こうすることによって、図２４（Ｂ）と同様に、トランジスタの半導体層として、非単結晶半導体、非晶質半導体、微結晶半導体、有機半導体、又は酸化物半導体などを用いることが可能となり、さらに外部部品の削減を図ることができる。
図２４（Ｄ）では、画素部５３６４に信号を出力する機能を有する回路（例えば、回路５３６２、回路５３６３＿１、及び回路５３６３＿２など）、及びこれらの回路を制御する機能を有する回路（例えば、回路５３６１）は、画素部５３６４とは別の基板に形成される。こうして、画素部と、その周辺回路とを別々の基板に形成することが可能になるので、歩留まりの向上を図ることができる。
なお、図２４（Ｄ）と同様に、図２４（Ａ）〜（Ｃ）においても、回路５３６３＿１、及び回路５３６３＿２を画素部５３６４とは別の基板に形成することが可能である。
図２４（Ｅ）では、回路５３６１の一部（回路５３６１ａ）が画素部５３６４と同じ基板５３８０に形成され、残りの回路５３６１（回路５３６１ｂ）が画素部５３６４とは別の基板に形成される。回路５３６１ａは、移動度が小さいトランジスタによって構成することが可能な回路（例えば、スイッチ、セレクタ、レベルシフト回路など）を有する場合が多い。そして、回路５３６１ｂは、移動度が高く、ばらつきが小さいトランジスタを用いて構成することが好ましい回路（例えば、シフトレジスタ、タイミングジェネレータ、オシレータ、レギュレータ、又はアナログバッファなど）を有する場合が多い。
なお、図２４（Ａ）〜（Ｄ）においても、回路５３６１ａを画素部５３６４と同じ基板に形成し、回路５３６１ｂを画素部５３６４とは別の基板に形成することが可能である。
以上、本実施の形態の表示装置を説明した。回路５３６３＿１、及び回路５３６３＿２として、実施の形態１〜実施の形態４の半導体装置又はシフトレジスタを用いることが可能である。この場合、回路５３６３＿１、及び回路５３６３＿２と画素部とが同じ基板に形成されることによって、当該基板に形成される全てのトランジスタの極性をＮチャネル型又はＰチャネル型とすることが可能である。したがって、工程数の削減、歩留まりの向上、信頼性の向上、又はコストの削減を図ることができる。特に、全てのトランジスタの極性がＮチャネル型である場合には、トランジスタの半導体層として、非単結晶半導体、微結晶半導体、有機半導体、又は酸化物半導体などを用いることが可能になる。よって、表示装置の大型化、コストの低減、又は歩留まりの向上などを図ることができる。
なお、非単結晶半導体、微結晶半導体、有機半導体、又は酸化物半導体などを半導体層として用いるトランジスタは、閾値電圧の増加、又は移動度の低下などの特性劣化を生じる場合が多い。しかし、実施の形態１〜実施の形態４の半導体装置又はシフトレジスタは、トランジスタの特性劣化を抑制することができるので、表示装置の寿命を長くすることができる。
なお、回路５３６２の一部として、実施の形態１〜実施の形態４の半導体装置、又はシフトレジスタを用いることが可能である。例えば、回路５３６２ａは、実施の形態１〜実施の形態４の半導体装置、又はシフトレジスタを有することが可能である。
（実施の形態６）
本実施の形態では、信号線駆動回路の一例について説明する。なお、信号線駆動回路を半導体装置、又は信号生成回路と示すことが可能である。
信号線駆動回路の一例について、図２５（Ａ）を参照して説明する。信号線駆動回路は、回路５０２＿１〜５０２＿Ｎ（Ｎは自然数）という複数の回路と、回路５００と、回路５０１とを有する。そして、回路５０２＿１〜５０２＿Ｎは、各々、トランジスタ５０３＿１〜５０３＿ｋ（ｋは自然数）という複数のトランジスタを有する。トランジスタ５０３＿１〜５０３＿ｋは、Ｎチャネル型であるものとする。ただし、これに限定されず、トランジスタ５０３＿１〜５０３＿ｋは、Ｐチャネル型とすることが可能であるし、ＣＭＯＳ型のスイッチとすることが可能である。
信号線駆動回路の接続関係について、回路５０２＿１を例にして説明する。トランジスタ５０３＿１〜５０３＿ｋの第１の端子は、配線５０５＿１と接続される。トランジスタ５０３＿１〜５０３＿ｋの第２の端子は、各々、配線Ｓ１〜Ｓｋと接続される。トランジスタ５０３＿１〜５０３＿ｋのゲートは、各々、配線５０４＿１〜５０４＿ｋと接続される。例えば、トランジスタ５０３＿１の第１の端子は、配線５０５＿１と接続され、トランジスタ５０３＿１の第２の端子は、配線Ｓ１と接続され、トランジスタ５０３＿１のゲートは、配線５０４＿１と接続される。
回路５００は、配線５０４＿１〜５０４＿ｋを介して、信号を回路５０２＿１〜５０２＿Ｎに供給する機能を有し、シフトレジスタ、又はデコーダなどとして機能することが可能である。当該信号は、デジタル信号である場合が多く、選択信号として機能することが可能である。そして、配線５０４＿１〜５０４＿ｋは、信号線として機能することが可能である。
回路５０１は、信号を回路５０２＿１〜５０２＿Ｎに出力する機能を有し、ビデオ信号生成回路などとして機能することが可能である。例えば、回路５０１は、配線５０５＿１を介して信号を回路５０２＿１に供給する。同時に、配線５０５＿２を介して信号を回路５０２＿２に供給する。当該信号は、アナログ信号である場合が多く、ビデオ信号として機能することが可能である。そして、配線５０５＿１〜５０５＿Ｎは、信号線として機能することが可能である。
回路５０２＿１〜５０２＿Ｎは、回路５０１の出力信号を、どの配線に出力するのかを選択する機能を有し、セレクタ回路として機能することが可能である。例えば、回路５０２＿１は、回路５０１が配線５０５＿１に出力する信号を、配線Ｓ１〜Ｓｋのうちどの配線に出力するのかを選択する機能を有する。
トランジスタ５０３＿１〜５０３＿ｋは、各々、回路５００の出力信号に応じて、配線５０５＿１と、配線Ｓ１〜Ｓｋとの導通状態を制御する機能を有し、スイッチとして機能する。
次に、図２５（Ａ）の信号線駆動回路の動作について、図２５（Ｂ）のタイミングチャートを参照して説明する。図２５（Ｂ）には、配線５０４＿１に入力される信号５１４＿１、配線５０４＿２に入力される信号５１４＿２、配線５０４＿ｋに入力される信号５１４＿ｋ、配線５０５＿１に入力される信号５１５＿１、及び配線５０５＿２に入力される信号５１５＿２の一例を示す。
なお、信号線駆動回路の１動作期間は、表示装置における１ゲート選択期間に対応する。１ゲート選択期間とは、ある行に属する画素が選択され、当該画素にビデオ信号を書き込むことが可能な期間のことをいう。
なお、１ゲート選択期間は、期間Ｔ０、期間Ｔ１、乃至期間Ｔｋに分割される。期間Ｔ０は、選択された行に属する画素にプリチャージ用の電圧を同時に印加するための期間であり、プリチャージ期間として機能することが可能である。期間Ｔ１〜Ｔｋは、各々、選択された行に属する画素にビデオ信号を書き込むための期間であり、書き込み期間として機能することが可能である。
なお、便宜上、回路５０２＿１の動作を例にして、信号線駆動回路の動作を説明する。
まず、期間Ｔ０において、回路５００は、配線５０４＿１〜５０４＿ｋにＨレベルの信号を出力する。すると、トランジスタ５０３＿１〜５０３＿ｋがオンするので、配線５０５＿１と、配線Ｓ１〜Ｓｋとが導通状態となる。このとき、回路５０１は、配線５０５＿１にプリチャージ電圧Ｖｐを供給しているので、プリチャージ電圧Ｖｐは、トランジスタ５０３＿１〜５０３＿ｋを介して、配線Ｓ１〜Ｓｋにそれぞれ出力される。そして、プリチャージ電圧Ｖｐは、選択された行に属する画素に書き込まれるので、選択された行に属する画素がプリチャージされる。
次に、期間Ｔ１において、回路５００は、Ｈレベルの信号を配線５０４＿１に出力する。すると、トランジスタ５０３＿１がオンするので、配線５０５＿１と配線Ｓ１とが導通状態となる。そして、配線５０５＿１と配線Ｓ２〜Ｓｋとが非導通状態となる。このとき、回路５０１は、信号Ｄａｔａ（Ｓ１）を配線５０５＿１に出力しているとすると、信号Ｄａｔａ（Ｓ１）は、トランジスタ５０３＿１を介して、配線Ｓ１に出力される。こうして、信号Ｄａｔａ（Ｓ１）は、配線Ｓ１と接続される画素のうち、選択された行に属する画素に書き込まれる。
次に、期間Ｔ２において、回路５００は、Ｈレベルの信号を配線５０４＿２に出力する。すると、トランジスタ５０３＿２がオンするので、配線５０５＿２と配線Ｓ２とが導通状態となる。そして、配線５０５＿１と配線Ｓ１とが非導通状態となり、配線５０５＿１と配線Ｓ３〜Ｓｋとが非導通状態のままとなる。このとき、回路５０１は、信号Ｄａｔａ（Ｓ２）を配線５０５＿１に出力しているとすると、信号Ｄａｔａ（Ｓ２）は、トランジスタ５０３＿２を介して、配線Ｓ２に出力される。こうして、信号Ｄａｔａ（Ｓ２）は、配線Ｓ２と接続される画素のうち、選択された行に属する画素に書き込まれる。
その後、期間Ｔｋまで、回路５００は、配線５０４＿１〜５０４＿ｋにＨレベルの信号を順に出力するので、期間Ｔ１及び期間Ｔ２と同様に、期間Ｔ３から期間Ｔｋまで、回路５００は、配線５０４＿３〜５０４＿ｋにＨレベルの信号を順に出力する。よって、トランジスタ５０３＿３〜５０３＿ｋが順にオンするので、トランジスタ５０３＿１〜５０３＿ｋが順にオンする。したがって、回路５０１から出力される信号は、配線Ｓ１〜Ｓｋに順に出力される。こうして、選択された行に属する画素に、信号を順に書き込むことが可能になる。
以上、信号線駆動回路の一例について説明した。本実施の形態の信号線駆動回路は、セレクタとして機能する回路を有するので、信号の数、又は配線の数を減らすことができる。または、画素にビデオ信号を書き込む前（期間Ｔ０）に、プリチャージを行うための電圧を画素に書き込むので、ビデオ信号の書き込み時間を短くすることができる。したがって、表示装置の大型化、表示装置の高精細化を図ることができる。ただし、これに限定されず、期間Ｔ０を省略し、画素にプリチャージしないことが可能である。
なお、ｋが大きすぎると、画素への書き込み時間が短くなるので、ビデオ信号の画素への書き込みが時間内に終了しない場合がある。したがって、ｋ≦６であることが好ましい。より好ましくはｋ≦３であることが好ましい。さらに好ましくはｋ＝２であることが好ましい。
特に、画素の色要素がｎ（ｎは自然数）個に分割される場合、ｋ＝ｎとすることが可能である。例えば、画素の色要素が赤（Ｒ）と緑（Ｇ）と青（Ｂ）との三つに分割される場合、ｋ＝３であることが可能である。この場合、１ゲート選択期間は、期間Ｔ０、期間Ｔ１、期間Ｔ２、期間Ｔ３に分割される。そして、期間Ｔ１、期間Ｔ２、期間Ｔ３では、各々、赤（Ｒ）の画素、緑（Ｇ）の画素、青（Ｂ）の画素にビデオ信号を書き込むことが可能である。ただし、これに限定されず、期間Ｔ１、期間Ｔ２、期間Ｔ３の順番は任意に設定することが可能である。
特に、画素がｎ（ｎは自然数）個のサブ画素（以下サブピクセル、又は副画素ともいう）に分割される場合、ｋ＝ｎとすることが可能である。例えば、画素が２個のサブ画素に分割される場合、ｋ＝２であることが可能である。この場合、１ゲート選択期間は、期間Ｔ０、期間Ｔ１、期間Ｔ２に分割される。そして、期間Ｔ１では、２個のサブ画素の一方にビデオ信号を書き込み、期間Ｔ２では、２個のサブ画素の他方にビデオ信号を書き込むことが可能である。
なお、回路５００、及び回路５０２＿１〜５０２＿Ｎの駆動周波数が低い場合が多いので、回路５００、及び回路５０２＿１〜５０２＿Ｎは、画素部と同じ基板に形成することが可能である。こうして、画素部が形成される基板と、外部回路との接続数を減らすことができるので、歩留まりの向上、又は信頼性の向上などを図ることができる。さらに、図２４（Ｃ）のように、走査線駆動回路も画素部と同じ基板に形成されることによって、さらに外部回路との接続数を減らすことができる。
なお、回路５００として、実施の形態１〜実施の形態４の半導体装置又はシフトレジスタを用いることが可能である。この場合、回路５００が有する全てのトランジスタの極性をＮチャネル型、又はＰチャネル型とすることが可能である。したがって、工程数の削減、歩留まりの向上、又はコストの削減を図ることができる。
なお、回路５００だけでなく、回路５０２＿１〜５０２＿Ｎが有する全てのトランジスタの極性もＮチャネル型、又はＰチャネル型とすることが可能である。したがって、回路５００、及び回路５０２＿１〜５０２＿Ｎが、画素部と同じ基板に形成される場合、工程数の削減、歩留まりの向上、又はコストの削減を図ることができる。特に、全てのトランジスタの極性をＮチャネル型とすることによって、トランジスタの半導体層として、非単結晶半導体、非晶質半導体、微結晶半導体、有機半導体、又は酸化物半導体などを用いることができる。なぜなら、回路５００、及び回路５０２＿１〜５０２＿Ｎの駆動周波数は、低い場合が多いからである。
（実施の形態７）
本実施の形態においては、液晶表示装置に適用できる画素の構成及び画素の動作について説明する。
図２６（Ａ）は、画素の一例を示す。画素５４２０は、トランジスタ５４２１、液晶素子５４２２、及び容量素子５４２３を有する。そして、トランジスタ５４２１の第１の端子は、配線５４３１と接続され、トランジスタ５４２１の第２の端子は、液晶素子５４２２の一方の電極及び容量素子５４２３の一方の電極と接続され、トランジスタ５４２１のゲートは、配線５４３２と接続される。液晶素子５４２２の他方の電極は、電極５４３４と接続され、容量素子５４２３の他方の電極は、配線５４３３と接続される。
配線５４３１には、一例として、ビデオ信号が入力されることが可能である。配線５４３２には、一例として、走査信号、選択信号、又はゲート信号が入力されることが可能である。配線５４３３には、一例として、一定の電圧が供給されることが可能である。電極５４３４には、一例として、一定の電圧が供給されることが可能である。ただし、これに限定されず、配線５４３１にはプリチャージ電圧が供給されることによって、ビデオ信号の書き込み時間を短くすることが可能である。または、配線５４３３には信号が入力されることによって、液晶素子５４２２に印加される電圧を制御することが可能である。または、電極５４３４に信号が入力されることによって、フレーム反転駆動を実現することが可能である。
なお、配線５４３１は、信号線、ビデオ信号線、又はソース線として機能することが可能である。配線５４３２は、信号線、走査線、又はゲート線として機能することが可能である。配線５４３３は、電源線、又は容量線として機能することが可能である。電極５４３４は、共通電極、又は対向電極として機能することが可能である。ただし、これに限定されず、配線５４３１、配線５４３２に、電圧が供給される場合、これらの配線は、電源線として機能することが可能である。または、配線５４３３に信号が入力される場合、配線５４３３は信号線として機能することが可能である。
トランジスタ５４２１は、配線５４３１と液晶素子５４２２の一方の電極との導通状態を制御することによって、画素にビデオ信号を書き込むタイミングを制御する機能を有し、スイッチとして機能することが可能である。容量素子５４２３は、液晶素子５４２２の一方の電極と、配線５４３３との間の電位差を保持し、液晶素子５４２２に印加される電圧を一定に保持する機能を有し、保持容量として機能する。ただし、これに限定されない。
図２６（Ｂ）には、図２６（Ａ）の画素の動作を説明するためのタイミングチャートの一例を示す。図２６（Ｂ）には、信号５４４２＿ｊ（ｊは自然数）、信号５４４２＿ｊ＋１、信号５４４１＿ｉ（ｉは自然数）、信号５４４１＿ｉ＋１、及び電圧５４４２を示す。そして、図２６（Ｂ）には、第ｋ（ｋは自然数）フレームと、第ｋ＋１フレームを示す。なお、信号５４４２＿ｊ、信号５４４２＿ｊ＋１、信号５４４１＿ｉ、信号５４４１＿ｉ＋１、及び電圧５４４２は、各々、ｊ行目の配線５４３２に入力される信号、ｊ＋１行目の配線５４３２に入力される信号、ｉ列目の配線５４３１に入力される信号、ｉ＋１列目の配線５４３１に入力される信号、配線５４３２に供給される電圧の一例である。
ｊ行ｉ列目に属する画素５４２０の動作について説明する。信号５４４２＿ｊがＨレベルになると、トランジスタ５４２１がオンする。よって、ｉ列目の配線５４３１と液晶素子５４２２の一方の電極とが導通状態となるので、信号５４４１＿ｊがトランジスタ５４２１を介して液晶素子５４２２の一方の電極に入力される。そして、容量素子５４２３は、このときの液晶素子５４２２の一方の電極の電位と、配線５４３３の電位との電位差を保持する。よって、その後、再び信号５４４２＿ｊがＨレベルになるまで、液晶素子５４２２に印加される電圧は一定となる。そして、液晶素子５４２２は、印加される電圧に応じた階調を表現する。
なお、図２６（Ｂ）には、正極性の信号と負極性の信号とが、１行選択期間毎に交互に配線５４３１に入力される場合の一例を示す。正極性の信号とは、電位が基準の値（例えば電極５４３４の電位）よりも高い信号のことであり、負極性の信号とは、電位が基準の値（例えば電極５４３４の電位）よりも低い信号のことである。ただし、これに限定されず、配線５４３１に入力される信号は、１フレーム期間中、同じ極性であることが可能である。
なお、図２６（Ｂ）には、信号５４４１＿ｉの極性と信号５４４１＿ｉ＋１の極性とがお互いに異なる場合の一例を示す。ただし、これに限定されず、信号５４４１＿ｉの極性と信号５４４１＿ｉ＋１の極性とは同じであることが可能である。
なお、図２６（Ｂ）には、信号５４４２＿ｊがＨレベルとなる期間と、信号５４４２＿ｊ＋１がＨレベルになる期間とは、重ならない場合の一例を示した。ただし、これに限定されず、図２６（Ｃ）に示すように、信号５４４２＿ｊがＨレベルとなる期間と、信号５４４２＿ｊ＋１がＨレベルになる期間とは重なることが可能である。この場合、配線５４３１には、１フレーム期間中、同じ極性の信号が供給されることが好ましい。こうすることによって、ｊ行目の画素へ書き込まれる信号５４４１＿ｊを用いて、ｊ＋１行目の画素をプリチャージすることができる。こうして、画素へのビデオ信号の書き込み時間を短くすることができる。よって、表示装置を高精細にすることができる。または、表示装置の表示部を大きくすることができる。または、１フレーム期間において、配線５４３１に同じ極性の信号が入力されるので、消費電力を削減することができる。
なお、図２７（Ａ）の画素構成と、図２６（Ｃ）のタイミングチャートとを組み合わせることによって、ドット反転駆動を実現することができる。図２７（Ａ）の画素構成では、画素５４２０（ｉ、ｊ）は、配線５４３１＿ｉと接続される。一方、画素５４２０（ｉ、ｊ＋１）は、配線５４３１＿ｉ＋１と接続される。つまり、ｉ列目に属する画素は、１行ずつ交互に、配線５４３１＿ｉと、配線５４３１＿ｉ＋１と接続される。こうして、ｉ列目に属する画素は、１行ずつ交互に、正極性の信号と負極性の信号とが書き込まれるので、ドット反転駆動を実現することができる。ただし、これに限定されず、ｉ列目に属する画素は、複数行（例えば２行又は３行）ずつ交互に、配線５４３１＿ｉと、配線５４３１＿ｉ＋１と接続されることが可能である。
なお、画素構成としては、サブピクセル構造を用いることが可能である。図２７（Ｂ）、及び（Ｃ）には、画素を二つのサブ画素に分割する場合の構成を示す。そして、図２７（Ｂ）には、１Ｓ＋２Ｇと呼ばれるサブピクセル構造を示し、図２７（Ｃ）には、２Ｓ＋１Ｇと呼ばれるサブピクセル構造を示す。サブ画素５４２０Ａ及びサブ画素５４２０Ｂは、画素５４２０に対応する。トランジスタ５４２１Ａ及びトランジスタ５４２１Ｂは、トランジスタ５４２１に対応する。液晶素子５４２２Ａ及び液晶素子５４２２Ｂは、液晶素子５４２２に対応する。容量素子５４２３Ａ及び容量素子５４２３Ｂは、容量素子５４２３に対応する。配線５４３１Ａ及び配線５４３１Ｂは、配線５４３１に対応する。配線５４３２Ａ及び配線５４３２Ｂは、配線５４３２に対応する。
以上、本実施の形態の画素構成、及び画素の駆動方法について説明した。本実施の形態の画素と、実施の形態１〜実施の形態６の半導体装置、シフトレジスタ、表示装置、又は信号線駆動回路とを組み合わせることによって、様々なメリットを得ることができる。例えば、画素として、サブピクセル構造を用いる場合、表示装置を駆動するために必要な信号の数が増えてしまう。このため、ゲート線の数、又はソース線の数が増えてしまう。この結果、画素部が形成される基板と、外部回路との接続数が大幅に増えてしまう場合がある。しかし、ゲート線の数が増えても、実施の形態５に示すように、走査線駆動回路を画素部と同じ基板に形成することが可能である。したがって、画素部が形成される基板と、外部回路との接続数を大幅に増やすことなく、サブピクセル構造の画素を用いることができる。または、ソース線の数が増えても、実施の形態６の信号線駆動回路を画素部と同じ基板に形成することが可能である。したがって、画素部が形成される基板と、外部回路との接続数を大幅に増やすことなく、サブピクセル構造の画素を用いることができる。
または、容量線に信号を入力する場合、画素部が形成される基板と、外部回路との接続数が大幅に増えてしまう場合がある。そこで、容量線に、実施の形態１〜実施の形態４の半導体装置又はシフトレジスタを用いて信号を供給することが可能である。そして、実施の形態１〜実施の形態４の半導体装置又はシフトレジスタは、画素部と同じ基板に形成することが可能である。したがって、画素部が形成される基板と、外部回路との接続数を大幅に増やすことなく、容量線に信号を入力することができる。
または、交流駆動を用いる場合、画素へのビデオ信号の書き込み時間が短くなってしまう。この結果、画素へのビデオ信号の書き込み時間が足りなくなってしまう場合がある。同様に、サブピクセル構造の画素を用いる場合、画素へのビデオ信号の書き込み時間が短くなる。この結果、画素へのビデオ信号の書き込み時間が足りなくなってしまう場合がある。そこで、実施の形態６の信号線駆動回路を用いて、画素にビデオ信号を書き込むことが可能である。この場合、画素にビデオ信号を書き込む前に、画素にプリチャージ用の電圧を書き込むので、短い時間で画素にビデオ信号を書き込むことができる。または、図２１（Ｂ）に示すように、ある行が選択される期間と、別の行が選択される期間とを重ねることによって、別の行のビデオ信号をプリチャージ用の電圧として用いることが可能である。
（実施の形態８）
本実施の形態では、表示装置の断面構造の一例について、図２９（Ａ）、（Ｂ）、及び（Ｃ）を参照して説明する。
図２９（Ａ）は、表示装置の上面図の一例である。基板５３９１に、駆動回路５３９２と画素部５３９３とが形成されている。駆動回路５３９２の一例としては、走査線駆動回路、又は信号線駆動回路などがある。
図２９（Ｂ）には、図２９（Ａ）のＡ−Ｂ断面の一例を示す。そして、図２９（Ｂ）には、基板５４００と、基板５４００の上に形成される導電層５４０１と、導電層５４０１を覆うように形成される絶縁層５４０２と、導電層５４０１及び絶縁層５４０２の上に形成される半導体層５４０３ａと、半導体層５４０３ａの上に形成される半導体層５４０３ｂと、半導体層５４０３ｂの上及び絶縁層５４０２の上に形成される導電層５４０４と、絶縁層５４０２の上及び導電層５４０４の上に形成され、開口部を有する絶縁層５４０５と、絶縁層５４０５の上及び絶縁層５４０５の開口部に形成される導電層５４０６と、絶縁層５４０５の上及び導電層５４０６の上に配置される絶縁層５４０８と、絶縁層５４０５の上に形成される液晶層５４０７と、液晶層５４０７の上及び絶縁層５４０８の上に形成される導電層５４０９と、導電層５４０９の上に形成される基板５４１０とを示す。
導電層５４０１は、ゲート電極として機能することが可能である。絶縁層５４０２は、ゲート絶縁膜として機能することが可能である。導電層５４０４は、配線、トランジスタの電極、又は容量素子の電極などとして機能することが可能である。絶縁層５４０５は、層間膜、又は平坦化膜として機能することが可能である。導電層５４０６は、配線、画素電極、又は反射電極として機能することが可能である。絶縁層５４０８は、シール材として機能することが可能である。導電層５４０９は、対向電極、又は共通電極として機能することが可能である。
ここで、駆動回路５３９２と、導電層５４０９との間には、寄生容量が生じることがある。この結果、駆動回路５３９２の出力信号又は各ノードの電位に、なまり又は遅延などが生じてしまう。または、消費電力が大きくなってしまう。しかし、図２９（Ｂ）に示すように、駆動回路５３９２の上に、シール材として機能することが可能な絶縁層５４０８を形成することによって、駆動回路５３９２と、導電層５４０９との間に生じる寄生容量を低減することができる。なぜなら、シール材の誘電率は、液晶層の誘電率よりも低い場合が多いからである。したがって、駆動回路５３９２の出力信号又は各ノードの電位のなまり又は遅延を低減することができる。または、駆動回路５３９２の消費電力を低減することができる。
なお、図２９（Ｃ）に示すように、駆動回路５３９２の一部の上に、シール材として機能することが可能な絶縁層５４０８が形成されることが可能である。このような場合でも、駆動回路５３９２と、導電層５４０９との間に生じる寄生容量を低減することができるので、駆動回路５３９２の出力信号又は各ノードの電位のなまり又は遅延を低減することができる。ただし、これに限定されず、駆動回路５３９２の上に、シール材として機能することが可能な絶縁層５４０８が形成されていないことが可能である。
なお、表示素子は、液晶素子に限定されず、ＥＬ素子、又は電気泳動素子などの様々な表示素子を用いることが可能である。
以上、本実施の形態では、表示装置の断面構造の一例について説明した。このような構造と、実施の形態１〜実施の形態４の半導体装置又はシフトレジスタとを組み合わせることが可能である。例えば、トランジスタの半導体層として、非単結晶半導体、非晶質半導体、微結晶半導体、有機半導体、又は酸化物半導体などを用いる場合、トランジスタのチャネル幅が大きくなる場合が多い。しかし、本実施の形態のように、駆動回路の寄生容量を小さくできると、トランジスタのチャネル幅を小さくすることができる。よって、レイアウト面積の縮小を図ることができるので、表示装置を狭額縁にすることができる。または、表示装置を高精細にすることができる。
（実施の形態９）
本実施の形態では、トランジスタの構造の一例について図３０（Ａ）、（Ｂ）、及び（Ｃ）を参照して説明する。
図３０（Ａ）は、トップゲート型のトランジスタの構成の一例である。図３０（Ｂ）は、ボトムゲート型のトランジスタの構成の一例である。図３０（Ｃ）は、半導体基板を用いて作製されるトランジスタの構造の一例である。
図３０（Ａ）には、基板５２６０と、基板５２６０の上に形成される絶縁層５２６１と、絶縁層５２６１の上に形成され、領域５２６２ａ、領域５２６２ｂ、領域５２６２ｃ、領域５２６２ｄ、及び５２６２ｅを有する半導体層５２６２と、半導体層５２６２を覆うように形成される絶縁層５２６３と、半導体層５２６２及び絶縁層５２６３の上に形成される導電層５２６４と、絶縁層５２６３及び導電層５２６４の上に形成され、開口部を有する絶縁層５２６５と、絶縁層５２６５の上及び絶縁層５２６５の開口部に形成される導電層５２６６と、導電層５２６６の上及び絶縁層５２６５の上に形成され、開口部を有する絶縁層５２６７と、絶縁層５２６７の上及び絶縁層５２６７の開口部に形成される導電層５２６８と、絶縁層５２６７の上及び導電層５２６８の上に形成され、開口部を有する絶縁層５２６９と、絶縁層５２６９の上及び絶縁層５２６９の開口部に形成される発光層５２７０と、絶縁層５２６９の上及び発光層５２７０の上に形成される導電層５２７１とを示す。
図３０（Ｂ）には、基板５３００と、基板５３００の上に形成される導電層５３０１と、導電層５３０１を覆うように形成される絶縁層５３０２と、導電層５３０１及び絶縁層５３０２の上に形成される半導体層５３０３ａと、半導体層５３０３ａの上に形成される半導体層５３０３ｂと、半導体層５３０３ｂの上及び絶縁層５３０２の上に形成される導電層５３０４と、絶縁層５３０２の上及び導電層５３０４の上に形成さ、開口部を有する絶縁層５３０５と、絶縁層５３０５の上及び絶縁層５３０５の開口部に形成される導電層５３０６と、絶縁層５３０５の上及び導電層５３０６の上に配置される液晶層５３０７と、液晶層５３０７の上に形成される導電層５３０８とを示す。
図３０（Ｃ）には、領域５３５３及び領域５３５５を有する半導体基板５３５２と、半導体基板５３５２の上に形成される絶縁層５３５６と、半導体基板５３５２の上に形成される絶縁層５３５４と、絶縁層５３５６の上に形成される導電層５３５７と、絶縁層５３５４、絶縁層５３５６、及び導電層５３５７の上に形成され、開口部を有する絶縁層５３５８と、絶縁層５３５８の上及び絶縁層５３５８の開口部に形成される導電層５３５９とを示す。こうして、領域５３５０と領域５３５１とに、各々、トランジスタが作製される。
絶縁層５２６１は、下地膜として機能することが可能である。絶縁層５３５４は、素子間分離層（例えばフィールド酸化膜）として機能する。絶縁層５２６３、絶縁層５３０２、絶縁層５３５６は、ゲート絶縁膜として機能することが可能である。導電層５２６４、導電層５３０１、導電層５３５７は、ゲート電極として機能することが可能である。絶縁層５２６５、絶縁層５２６７、絶縁層５３０５、及び絶縁層５３５８は、層間膜、又は平坦化膜として機能することが可能である。導電層５２６６、導電層５３０４、及び導電層５３５９は、配線、トランジスタの電極、又は容量素子の電極などとして機能することが可能である。導電層５２６８、及び導電層５３０６は、画素電極、又は反射電極などとして機能することが可能である。絶縁層５２６９は、土手として機能することが可能である。導電層５２７１、及び導電層５３０８は、対向電極、又は共通電極などとして機能することが可能である。
基板５２６０、及び基板５３００の一例としては、ガラス基板、石英基板、シリコン基板（又は単結晶基板）、ＳＯＩ基板、プラスチック基板、金属基板、ステンレス基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板又は可撓性基板などがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。他にも、貼り合わせフィルム（ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、塩化ビニルなど）、繊維状な材料を含む紙、基材フィルム（ポリエステル、ポリアミド、無機蒸着フィルム、紙類等）などがある。
半導体基板５３５２としては、一例として、ｎ型又はｐ型の導電型を有する単結晶Ｓｉ基板を用いることが可能である。ただし、これに限定されず、基板５２６０と同様なものを用いることが可能である。領域５３５３は、一例として、半導体基板５３５２に不純物が添加された領域であり、ウェルとして機能する。例えば、半導体基板５３５２がｐ型の導電型を有する場合、領域５３５３は、ｎ型の導電型を有し、ｎウェルとして機能する。一方で、半導体基板５３５２がｎ型の導電型を有する場合、領域５３５３は、ｐ型の導電型を有し、ｐウェルとして機能する。領域５３５５は、一例として、不純物が半導体基板５３５２に添加された領域であり、ソース領域又はドレイン領域として機能する。なお、半導体基板５３５２に、ＬＤＤ領域を形成することが可能である。
絶縁層５２６１の一例としては、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）などの酸素若しくは窒素を有する膜、又はこれらの積層構造などがある。絶縁層５２６１が２層構造で設けられる場合の一例としては、１層目の絶縁膜として窒化珪素膜を設け、２層目の絶縁膜として酸化珪素膜を設けることが可能である。絶縁層５２６１が３層構造で設けられる場合の一例としては、１層目の絶縁膜として酸化珪素膜を設け、２層目の絶縁膜として窒化珪素膜を設け、３層目の絶縁膜として酸化珪素膜を設けることが可能である。
半導体層５２６２、半導体層５３０３ａ、及び半導体層５３０３ｂの一例としては、非単結晶半導体（非晶質（アモルファス）シリコン、多結晶シリコン、微結晶シリコンなど）、単結晶半導体、化合物半導体若しくは酸化物半導体（ＺｎＯ、ＩｎＧａＺｎＯ、ＳｉＧｅ、ＧａＡｓ、ＩＺＯ、ＩＴＯ、ＳｎＯ、ＴｉＯ、ＡｌＺｎＳｎＯ（ＡＺＴＯ））、有機半導体、又はカーボンナノチューブなどがある。
なお、例えば、領域５２６２ａは、不純物が半導体層５２６２に添加されていない真性の状態であり、チャネル領域として機能する。ただし、領域５２６２ａに微少な不純物を添加することが可能であり、領域５２６２ａに添加される不純物は、領域５２６２ｂ、領域５２６２ｃ、領域５２６２ｄ、又は領域５２６２ｅに添加される不純物の濃度よりも低いことが好ましい。領域５２６２ｂ、及び領域５２６２ｄは、低濃度に不純物が添加された領域であり、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ：ＬＤＤ）領域として機能する。ただし、領域５２６２ｂ、及び領域５２６２ｄを省略することが可能である。領域５２６２ｃ、及び領域５２６２ｅは、高濃度に不純物が半導体層５２６２に添加された領域であり、ソース領域又はドレイン領域として機能する。
なお、半導体層５３０３ｂは、不純物元素としてリンなどが添加された半導体層であり、ｎ型の導電型を有する。
なお、半導体層５３０３ａとして、酸化物半導体、又は化合物半導体が用いられる場合、半導体層５３０３ｂを省略することが可能である。
絶縁層５２６３、絶縁層５３０２、及び絶縁層５３５６の一例としては、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）などの酸素若しくは窒素を有する膜、又はこれらの積層構造などがある。
導電層５２６４、導電層５２６６、導電層５２６８、導電層５２７１、導電層５３０１、導電層５３０４、導電層５３０６、導電層５３０８、導電層５３５７、及び導電層５３５９の一例としては、単層構造の導電膜、又はこれらの積層構造などがある。当該導電膜の一例としては、アルミニウム（Ａｌ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ネオジム（Ｎｄ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）、ニオブ（Ｎｂ）、シリコン（Ｓｉ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、炭素（Ｃ）、スカンジウム（Ｓｃ）、亜鉛（Ｚｎ）、リン（Ｐ）、ボロン（Ｂ）、ヒ素（Ａｓ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、錫（Ｓｎ）、酸素（Ｏ）、ジルコニウム（Ｚｒ）、セリウム（Ｃｅ）によって構成される群から選ばれた一つの元素の単体膜、又は、前記群から選ばれた一つ又は複数の元素を含む化合物などがある。当該化合物の一例としては、前記群から選ばれた一つ若しくは複数の元素を含む合金（インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）、酸化亜鉛（ＺｎＯ）、酸化錫（ＳｎＯ）、酸化錫カドミウム（ＣＴＯ）、アルミネオジム（Ａｌ−Ｎｄ）、アルミタングステン（Ａｌ−Ｔａ）、アルミジルコニウム（Ａｌ−Ｚｒ）、アルミチタン（Ａｌ−Ｔｉ）、アルミセリウム（Ａｌ−Ｃｅ）、マグネシウム銀（Ｍｇ−Ａｇ）、モリブデンニオブ（Ｍｏ−Ｎｂ）、モリブデンタングステン（Ｍｏ−Ｗ）、モリブデンタンタル（Ｍｏ−Ｔａ）などの合金材料）、前記群から選ばれた一つ若しくは複数の元素と窒素との化合物（窒化チタン、窒化タンタル、窒化モリブデンなどの窒化膜）、又は、前記群から選ばれた一つ若しくは複数の元素とシリコンとの化合物（タングステンシリサイド、チタンシリサイド、ニッケルシリサイド、アルミシリコン、モリブデンシリコンなどのシリサイド膜）などがある。他にも、カーボンナノチューブ、有機ナノチューブ、無機ナノチューブ、又は金属ナノチューブなどのナノチューブ材料がある。
なお、シリコン（Ｓｉ）は、ｎ型不純物（リンなど）、又はｐ型不純物（ボロンなど）を含むことが可能である。
なお、銅が導電層として用いられる場合、密着性を向上させるために積層構造にすることが好ましい。
なお、酸化物半導体、又はシリコンと接触する導電層としては、モリブデン又はチタンを用いることが好ましい。
なお、導電層としてネオジムとアルミニウムとの合金材料を用いることによって、アルミニウムがヒロックを起こしにくくなる。
なお、導電層として、シリコンなどの半導体材料を用いる場合、シリコンなどの半導体材料をトランジスタが有する半導体層と同時に形成することが可能である。
なお、ＩＴＯ、ＩＺＯ、ＩＴＳＯ、ＺｎＯ、Ｓｉ、ＳｎＯ、ＣＴＯ、又はカーボンナノチューブなどは、透光性を有しているので、これらの材料を画素電極、対向電極、又は共通電極などの光を透過させる部分に用いることが可能である。
なお、低抵抗材料（例えばアルミニウムなど）を用いて積層構造とすることによって、配線の抵抗を小さくすることができる。
なお、低耐熱性の材料（例えばアルミニウムなど）を、高耐熱性の材料（例えばモリブデン、チタン、ネオジムなど）によって挟む積層構造にすることによって、低耐熱性の材料の持つメリットを生かしつつ、配線、電極などの耐熱性を高くすることができる。
なお、他の材料に反応して性質が変わってしまう材料を、当該他の材料に反応しにくい材料によって挟んだり、覆ったりすることが可能である。例えば、ＩＴＯとアルミニウムとを接続させる場合は、ＩＴＯとアルミニウムとの間に、ネオジム合金、チタン、モリブデンなどを挟むことが可能である。例えば、シリコンとアルミニウムとを接続させる場合は、シリコンとアルミニウムとの間に、ネオジム合金、チタン、モリブデンを挟むことが可能である。
なお、これらの材料は、配線、電極、導電層、導電膜、端子、ビア、プラグなどにも用いることが可能である。
絶縁層５２６５、絶縁層５２６７、絶縁層５２６９、絶縁層５３０５、及び絶縁層５３５８の一例としては、単層構造の絶縁膜、又はこれらの積層構造などがある。当該絶縁膜の一例としては、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、若しくは酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素若しくは窒素を含む膜、ＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、又は、シロキサン樹脂、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、若しくはアクリル等の有機材料などがある。
発光層５２７０の一例としては、有機ＥＬ素子、又は無機ＥＬ素子などがある。有機ＥＬ素子の一例としては、正孔注入材料からなる正孔注入層、正孔輸送材料からなる正孔輸送層、発光材料からなる発光層、電子輸送材料からなる電子輸送層、電子注入材料からなる電子注入層など、若しくはこれらの材料のうち複数の材料を混合した層の単層構造、若しくはこれらの積層構造などがある。
なお、絶縁層５３０５の上及び導電層５３０６の上には、配向膜として機能する絶縁層、突起部として機能する絶縁層などを形成することが可能である。
なお、導電層５３０８の上には、カラーフィルタ、ブラックマトリクス、又は突起部として機能する絶縁層などを形成することが可能である。導電層５３０８の下には、配向膜として機能する絶縁層を形成することが可能である。
なお、図３０（Ａ）の断面構造において、絶縁層５２６９、発光層５２７０、及び導電層５２７１を省略し、図３０（Ｂ）に示す液晶層５３０７、導電層５３０８を絶縁層５２６７の上及び導電層５２６８に形成することが可能である。
なお、図３０（Ｂ）の断面構造において、液晶層５３０７、導電層５３０８を省略し、図３０（Ａ）に示す絶縁層５２６９、発光層５２７０、及び導電層５２７１を絶縁層５３０５の上及び導電層５３０６の上に形成することが可能である。
なお、図３０（Ｃ）の断面構造において、絶縁層５３５８及び導電層５３５９の上に、図３０（Ａ）に示す絶縁層５２６９、発光層５２７０、及び導電層５２７１を形成することが可能である。あるいは、図３０（Ｂ）に示す液晶層５３０７、導電層５３０８を絶縁層５２６７の上及び導電層５２６８に形成することが可能である。
以上、本実施の形態では、トランジスタの構造の一例について説明した。本実施の形態のトランジスタは、実施の形態１〜実施の形態８に適用することが可能である。特に、図３０（Ｂ）において、半導体層として、非単結晶半導体、微結晶半導体、有機半導体、又は酸化物半導体などを用いる場合、トランジスタが劣化してしまう場合がある。しかし、実施の形態１〜実施の形態８の半導体装置、シフトレジスタ、又は表示装置では、トランジスタの劣化を抑制することができるので有利である。
（実施の形態１０）
本実施の形態では、シフトレジスタのレイアウト図（以下、上面図ともいう）について説明する。本実施の形態では、一例として、実施の形態４に述べるシフトレジスタのレイアウト図について説明する。なお、本実施の形態において説明する内容は、実施の形態４に述べるシフトレジスタの他にも、実施の形態１〜実施の形態９の半導体装置、シフトレジスタ、又は表示装置に適用することが可能である。なお、本実施の形態のレイアウト図は一例であって、これに限定されるものではないことを付記する。
本実施の形態のレイアウト図について、図３１、及び図３２を参照して説明する。図３１には、シフトレジスタの一部のレイアウト図の一例を示し、図３２には、一例として、フリップフロップ４０１＿ｉのレイアウト図を示す。
図３１、及び図３２に示すトランジスタ、又は配線などは、導電層６０１、半導体層６０２、導電層６０３、導電層６０４、及びコンタクトホール６０５によって構成される。ただし、これに限定されず、別の導電層、絶縁膜、又は別のコンタクトホールを新たに形成することが可能である。例えば、導電層６０１と導電層６０３とを接続するためのコンタクトホールを新たに追加することが可能である。
導電層６０１は、ゲート電極、又は配線として機能する部分を含むことが可能である。半導体層６０２は、トランジスタの半導体層として機能する部分を含むことが可能である。導電層６０３は、配線、ソース、又はドレインとして機能する部分を含むことが可能である。導電層６０４は、透明電極、画素電極、又は配線として機能する部分を含むことが可能である。コンタクトホール６０５は、導電層６０１と導電層６０４とを接続する機能、又は導電層６０３と導電層６０４とを接続する機能を有する。
図３１の一例では、配線４１２は、開口部６１１を有し、配線４１３は、開口部６１２を有する。このように、配線４１２、及び配線４１３が開口部を有することによって、寄生容量を小さくすることができる。または、静電破壊によって生じるトランジスタの破壊を抑制することができる。ただし、これに限定されず、配線４１６と同様に、開口部６１１、又は開口部６１２を省略することが可能である。または、配線４１６に、配線４１２又は配線４１３と同様に、開口部を設けることが可能である。
図３１の一例では、配線４１２又は配線４１３と、別の配線との交差部の一部に、開口部を設けることによって、配線の交差容量を低減することができる。したがって、ノイズの低減、又は信号の遅延又はなまりの低減などを図ることができる。
図３１の一例では、配線４１６が有する導電層６０３の一部の上には、導電層６０４が形成される。そして、当該導電層６０４は、コンタクトホール６０５を介して当該導電層６０３と接続される。こうして、配線抵抗を小さくすることができるので、電圧降下の減少、又は信号の遅延又はなまりの低減を図ることができる。ただし、これに限定されず、当該導電層６０４、及び当該コンタクトホール６０５を省略することが可能である。または、配線４１６と同様に、配線４１２、又は配線４１３においても、導電層６０３の一部の上に導電層６０４が形成され、当該導電層６０４が当該導電層６０３と接続されることが可能である。
ここで、図３１の一例において、配線４１２の配線幅、配線４１３の配線幅、及び配線４１６の配線幅を、各々、配線幅６２１、配線幅６２２、幅６２３と示す。そして、開口部６１１の幅、開口部６１１の長さ、開口部６１２の幅、及び開口部６１２の長さを、各々、幅６２４、長さ６２５、幅６２６、長さ６２７と示す。
配線４１２、及び配線４１３に入力される信号は、お互いに反転した信号である場合が多い。よって、配線４１２の配線抵抗又は寄生容量は、配線４１３の配線抵抗又は寄生容量とおおむね等しくなるように設定されることが好ましい。したがって、配線４１２は、配線幅６２２とおおむね等しい部分を含むことが好ましい。または、開口部６１１は、開口部６１２の幅６２６、又は開口部６１２の長さ６２７とおおむね等しい部分を含むことが好ましい。ただし、これに限定されず、配線幅６２１、配線幅６２２、開口部６１１の幅６２４、開口部６１１の幅６２４、開口部６１１の長さ６２５、又は開口部６１２の長さ６２７は、様々な値に設定することが可能である。例えば、配線４１２と他の配線との交差容量が、配線４１３と他の配線との交差容量よりも大きいとする。この場合、配線４１２の配線抵抗を小さくすることによって、配線４１２、及び配線４１３に入力される信号の遅延又はなまりをおおむね等しくなうように設定することが可能である。このために、配線４１２は、配線幅６２２よりも大きい部分を含むことが可能である。または、開口部６１１は、開口部６１２の幅６２６よりも小さい部分を含むことが可能である。または、開口部６１１は、開口部６１２の長さ６２７よりも短い部分を含むことが可能である。一方、配線４１２と他の配線との交差容量が、配線４１３と他の配線との交差容量よりも小さい場合は、配線４１２は、配線幅６２２よりも小さい部分を含むことが可能である。または、開口部６１１は、開口部６１２の幅６２６よりも大きい部分を含むことが可能である。または、開口部６１１は、開口部６１２の長さ６２７よりも長い部分を含むことが可能である。
配線４１６が開口部を有していない場合、配線４１６は、配線幅６２１、又は配線幅６２２よりも小さい部分を含むことが好ましい。なぜなら、配線４１６は開口部を有していないので、配線４１６の配線抵抗が小さいからである。ただし、これに限定されず、配線４１６は、配線幅６２１、又は配線幅６２２よりも大きい部分を含むことが可能である。
図３２の一例では、トランジスタ１０１、トランジスタ１０２、トランジスタ１０３、トランジスタ２０１、トランジスタ２０２、トランジスタ２０３、トランジスタ２０４、トランジスタ３０１、トランジスタ３０２、トランジスタ３０３、トランジスタ３０４、及び／又は、トランジスタ３０５において、第２の端子の導電層６０１と導電層６０３とが重なる面積は、第１の端子の導電層６０１と導電層６０３とが重なる面積よりも小さいことが好ましい。こうすることによって、トランジスタ１０１のゲート、又は配線４０１＿ｉのノイズの低減を図ることができる。または、第２の端子への電界の集中を抑制することができるので、トランジスタの劣化、又はトランジスタの破壊を抑制することができる。
以上、シフトレジスタのレイアウト図の一例を説明した。ただし、すでに述べたように、本実施の形態のレイアウト図は一例であり、これに限定されない。
なお、導電層６０１と導電層６０３とが重なる部分には、半導体層６０２を形成することが可能である。こうすることによって、導電層６０１と導電層６０３との間の寄生容量を小さくすることができるので、ノイズの低減を図ることができる。同様の理由で、導電層６０１と導電層６０４とが重なる部分には、半導体層６０２又は導電層６０３を形成することが可能である。
なお、導電層６０１の一部の上に導電層６０４を形成し、当該導電層６０１は、コンタクトホール６０５を介して導電層６０４と接続されることが可能である。こうすることによって、配線抵抗を下げることができる。または、導電層６０１の一部の上に導電層６０３、及び導電層６０４を形成し、当該導電層６０１は、コンタクトホール６０５を介して当該導電層６０４と接続され、当該導電層６０３は、別のコンタクトホール６０５を介して当該導電層６０４と接続されることが可能である。こうすることによって、配線抵抗をさらに下げることができる。
なお、導電層６０３の一部の上に導電層６０４を形成し、当該導電層６０３は、コンタクトホール６０５を介して導電層６０４と接続されることが可能である。こうすることによって、配線抵抗を下げることができる。
なお、導電層６０４の一部の下に導電層６０１、又は導電層６０３を形成し、当該導電層６０４は、コンタクトホール６０５を介して、当該導電層６０１、又は当該導電層６０３と接続されることが可能である。こうすることによって、配線抵抗を下げることができる。
なお、実施の形態１で述べたように、トランジスタ１０１のゲートと第１の端子との間の寄生容量よりも、トランジスタ１０１のゲートと第２の端子との間の寄生容量を大きくすることが可能である。図３２に示すように、トランジスタ１０１の第１の電極として機能することが可能な導電層６０３の幅を幅６３１と示し、トランジスタ１０１の第２の電極として機能することが可能な導電層６０３の幅を幅６３２と示す。そして、幅６３１は、幅６３２よりも大きいことが可能である。こうすることによって、実施の形態１で述べたように、トランジスタ１０１のゲートと第１の端子との間の寄生容量よりも、トランジスタ１０１のゲートと第２の端子との間の寄生容量を大きくすることが可能である。ただし、これに限定されない。
（実施の形態１１）
本実施の形態においては、電子機器の例について説明する。
図３３（Ａ）乃至図３３（Ｈ）、図３４（Ａ）乃至図３４（Ｄ）は、電子機器を示す図である。これらの電子機器は、筐体５０００、表示部５００１、スピーカ５００３、ＬＥＤランプ５００４、操作キー５００５（操作スイッチ、又は電源スイッチを含む）、接続端子５００６、センサ５００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン５００８、等を有することができる。
図３３（Ａ）はモバイルコンピュータであり、上述したものの他に、スイッチ５００９、赤外線ポート５０１０、等を有することができる。図３３（Ｂ）は記録媒体を備えた携帯型の画像再生装置（たとえば、ＤＶＤ再生装置）であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１、等を有することができる。図３３（Ｃ）はゴーグル型ディスプレイであり、上述したものの他に、第２表示部５００２、支持部５０１２、イヤホン５０１３、等を有することができる。図３３（Ｄ）は携帯型遊技機であり、上述したものの他に、記録媒体読込部５０１１、等を有することができる。図３３（Ｅ）はプロジェクタであり、上述したものの他に、光源５０３３、投射レンズ５０３４、等を有することができる。図３３（Ｆ）は携帯型遊技機であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１、等を有することができる。図３３（Ｇ）はテレビ受像器であり、上述したものの他に、チューナ、画像処理部、等を有することができる。図３３（Ｈ）は持ち運び型テレビ受像器であり、上述したものの他に、信号の送受信が可能な充電器５０１７、等を有することができる。図３４（Ａ）はディスプレイであり、上述したものの他に、支持台５０１８、等を有することができる。図３４（Ｂ）はカメラであり、上述したものの他に、外部接続ポート５０１９、シャッターボタン５０１５、受像部５０１６、等を有することができる。図３４（Ｃ）はコンピュータであり、上述したものの他に、ポインティングデバイス５０２０、外部接続ポート５０１９、リーダ／ライタ５０２１、等を有することができる。図３４（Ｄ）は携帯電話機であり、上述したものの他に、アンテナ５０１４、携帯電話・移動端末向けの１セグメント部分受信サービス用チューナ、等を有することができる。
図３３（Ａ）乃至図３３（Ｈ）、図３４（Ａ）乃至図３４（Ｄ）に示す電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付又は時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信又は受信を行う機能、記録媒体に記録されているプログラム又はデータを読み出して表示部に表示する機能、等を有することができる。さらに、複数の表示部を有する電子機器においては、一つの表示部を主として画像情報を表示し、別の一つの表示部を主として文字情報を表示する機能、または、複数の表示部に視差を考慮した画像を表示することで立体的な画像を表示する機能、等を有することができる。さらに、受像部を有する電子機器においては、静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動または手動で補正する機能、撮影した画像を記録媒体（外部又はカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有することができる。なお、図３３（Ａ）乃至図３３（Ｈ）、図３４（Ａ）乃至図３４（Ｄ）に示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を有することができる。
本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有することを特徴とする。本実施の形態の電子機器と、実施の形態１〜実施の形態９の半導体装置、シフトレジスタ、又は表示装置とを組み合わせることによって、信頼性の向上、歩留まりの向上、コストの削減、表示部の大型化、表示部の高精細化などを図ることができる。
次に、半導体装置の応用例を説明する。
図３４（Ｅ）に、半導体装置を、建造物と一体にして設けた例について示す。図３４（Ｅ）は、筐体５０２２、表示部５０２３、操作部であるリモコン装置５０２４、スピーカ５０２５等を含む。半導体装置は、壁かけ型として建物と一体となっており、設置するスペースを広く必要とすることなく設置可能である。
図３４（Ｆ）に、建造物内に半導体装置を、建造物と一体にして設けた別の例について示す。表示パネル５０２６は、ユニットバス５０２７と一体に取り付けられており、入浴者は表示パネル５０２６の視聴が可能になる。
なお、本実施の形態において、建造物として壁、ユニットバスを例としたが、本実施の形態はこれに限定されず、様々な建造物に半導体装置を設置することができる。
次に、半導体装置を、移動体と一体にして設けた例について示す。
図３４（Ｇ）は、半導体装置を、自動車に設けた例について示した図である。表示パネル５０２８は、自動車の車体５０２９に取り付けられており、車体の動作又は車体内外から入力される情報をオンデマンドに表示することができる。なお、ナビゲーション機能を有していてもよい。
図３４（Ｈ）は、半導体装置を、旅客用飛行機と一体にして設けた例について示した図である。図３４（Ｈ）は、旅客用飛行機の座席上部の天井５０３０に表示パネル５０３１を設けたときの、使用時の形状について示した図である。表示パネル５０３１は、天井５０３０とヒンジ部５０３２を介して一体に取り付けられており、ヒンジ部５０３２の伸縮により乗客は表示パネル５０３１の視聴が可能になる。表示パネル５０３１は乗客が操作することで情報を表示する機能を有する。
なお、本実施の形態において、移動体としては自動車車体、飛行機車体について例示したがこれに限定されず、自動二輪車、自動四輪車（自動車、バス等を含む）、電車（モノレール、鉄道等を含む）、船舶等、様々なものに設置することができる。
１００ 回路
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ 回路
１０５ 回路
１０６ 回路
１１１ 配線
１１２ 配線
１１３ 配線
１１４ 配線
１１５ 配線
１１６ 配線
１１７ 配線
１１８ 配線
１２１ 容量素子
１２２ トランジスタ
２０１ トランジスタ
２０２ トランジスタ
２０３ トランジスタ
２０４ トランジスタ
２２１ 容量素子
３０１ トランジスタ
３０２ トランジスタ
３０３ トランジスタ
３０４ トランジスタ
３０５ トランジスタ
３０６ トランジスタ
３０７ トランジスタ
４００ シフトレジスタ
４０１ フリップフロップ
４１１ 配線
４１２ 配線
４１３ 配線
４１４ 配線
４１５ 配線
４１６ 配線
４１７ 配線
４２０ 回路
４２１ 回路
４２２ 回路
４３１ トランジスタ
５００ 回路
５０１ 回路
５０２ 回路
５０３ トランジスタ
５０４ 配線
５０５ 配線
５１４ 信号
５１５ 信号
５４０ 画素
６０１ 導電層
６０２ 半導体層
６０３ 導電層
６０４ 導電層
６０５ コンタクトホール
６１１ 開口部
６１２ 開口部
６２１ 配線幅
６２２ 配線幅
６２３ 幅
６２４ 幅
６２６ 幅
６３１ 幅
６３２ 幅
１０１ｐ トランジスタ
１０２ａ ダイオード
１０２ｐ トランジスタ
１０３ａ ダイオード
１０３ｐ トランジスタ
１０４ａ 端子
１０４ｂ 端子
１０４ｃ 端子
１０４ｄ 端子
１０５ａ 端子
１０５ｂ 端子
１０５ｃ 端子
１０５ｄ 端子
１０５ｅ 端子
１０５ｆ 端子
１０５ｇ 端子
１１１Ａ 配線
１１２Ａ 配線
１１２Ｂ 配線
１１２Ｃ 配線
１１２Ｄ 配線
１１３Ａ 配線
１１３Ｂ 配線
１１４Ａ 配線
１１４Ｂ 配線
１１５Ａ 配線
１１５Ｂ 配線
１１６Ａ 配線
１１６Ｂ 配線
１１６Ｃ 配線
１１６Ｄ 配線
１１６Ｅ 配線
１１６Ｆ 配線
１１６Ｇ 配線
１１６Ｈ 配線
１１６Ｉ 配線
２０１ｐ トランジスタ
２０２ａ ダイオード
２０２ｐ トランジスタ
２０３ａ ダイオード
２０３ｐ トランジスタ
２０４ｐ トランジスタ
３０１ｐ トランジスタ
３０２ｐ トランジスタ
３０３０ トランジスタ
３０３ａ ダイオード
３０３ｐ トランジスタ
３０４ａ ダイオード
３０４ｐ トランジスタ
３０５ａ ダイオード
３０５ｐ トランジスタ
５０００ 筐体
５００１ 表示部
５００２ 表示部
５００３ スピーカ
５００４ ＬＥＤランプ
５００５ 操作キー
５００６ 接続端子
５００７ センサ
５００８ マイクロフォン
５００９ スイッチ
５０１０ 赤外線ポート
５０１１ 記録媒体読込部
５０１２ 支持部
５０１３ イヤホン
５０１４ アンテナ
５０１５ シャッターボタン
５０１６ 受像部
５０１７ 充電器
５０１８ 支持台
５０１９ 外部接続ポート
５０２０ ポインティングデバイス
５０２１ リーダ／ライタ
５０２２ 筐体
５０２３ 表示部
５０２４ リモコン装置
５０２５ スピーカ
５０２６ 表示パネル
５０２７ ユニットバス
５０２８ 表示パネル
５０２９ 車体
５０３０ 天井
５０３１ 表示パネル
５０３２ ヒンジ部
５０３３ 光源
５０３４ 投射レンズ
５２６０ 基板
５２６１ 絶縁層
５２６２ 半導体層
５２６３ 絶縁層
５２６４ 導電層
５２６５ 絶縁層
５２６５ 絶縁膜
５２６６ 導電層
５２６７ 絶縁層
５２６８ 導電層
５２６９ 絶縁層
５２６９ 絶縁膜
５２７０ 発光層
５２７１ 導電層
５２７３ 絶縁層
５３００ 基板
５３０１ 導電層
５３０２ 絶縁層
５３０４ 導電層
５３０５ 絶縁層
５３０６ 導電層
５３０７ 液晶層
５３０８ 導電層
５３２１ トランジスタ
５３５０ 領域
５３５１ 領域
５３５２ 半導体基板
５３５３ 領域
５３５４ 絶縁層
５３５５ 領域
５３５６ 絶縁層
５３５７ 導電層
５３５８ 絶縁層
５３５９ 導電層
５３６０ 映像信号
５３６１ 回路
５３６２ 回路
５３６２ 配線
５３６３ 回路
５３６４ 画素部
５３６５ 回路
５３６６ 照明装置
５３６７ 画素
５３７１ 配線
５３７２ 配線
５３７３ 配線
５３８０ 基板
５３８１ 入力端子
５３９１ 基板
５３９２ 駆動回路
５３９３ 画素部
５４００ 基板
５４０１ 導電層
５４０２ 絶縁層
５４０４ 導電層
５４０５ 絶縁層
５４０６ 導電層
５４０８ 絶縁層
５４０９ 導電層
５４１０ 基板
５４２０ 画素
５４２１ トランジスタ
５４２１ 配線
５４２２ 液晶素子
５４２３ 容量素子
５４３１ 配線
５４３２ 配線
５４３３ 配線
５４３４ 電極
５４４１ 信号
５４４２ 信号
５２６２ａ 領域
５２６２ｂ 領域
５２６２ｃ 領域
５２６２ｄ 領域
５２６２ｅ 領域
５３０３ａ 半導体層
５３０３ｂ 半導体層
５３６１ａ 回路
５３６１ｂ 回路
５３６２ａ 回路
５３６２ｂ 回路
５４０３ａ 半導体層
５４０３ｂ 半導体層
５４２０Ａ サブ画素
５４２０Ｂ サブ画素
５４２１Ａ トランジスタ
５４２１Ｂ トランジスタ
５４２２Ａ 液晶素子
５４２２Ｂ 液晶素子
５４２３Ａ 容量素子
５４２３Ｂ 容量素子
５４３１Ａ 配線
５４３１Ｂ 配線
５４３２Ａ 配線
５４３２Ｂ 配線

Claims (4)

  1. 第１乃至第７のトランジスタを有し、
    前記第１乃至第７のトランジスタのそれぞれは、同じ極性であり、
    前記第１のトランジスタのソース電極又はドレイン電極の一方は、第１の配線と電気的に接続され、
    前記第１のトランジスタのソース電極又はドレイン電極の他方は、第２の配線と電気的に接続され、
    前記第２のトランジスタのソース電極又はドレイン電極の一方は、第３の配線と電気的に接続され、
    前記第２のトランジスタのソース電極又はドレイン電極の他方は、前記第２の配線と電気的に接続され、
    前記第３のトランジスタのソース電極又はドレイン電極の一方は、前記第１の配線と電気的に接続され、
    前記第３のトランジスタのソース電極又はドレイン電極の他方は、前記第２のトランジスタのゲート電極と電気的に接続され、
    前記第４のトランジスタのソース電極又はドレイン電極の一方は、前記第３の配線と電気的に接続され、
    前記第４のトランジスタのソース電極又はドレイン電極の他方は、前記第２のトランジスタのゲート電極と電気的に接続され、
    前記第４のトランジスタのゲート電極は、前記第２の配線と電気的に接続され、
    前記第５のトランジスタのソース電極又はドレイン電極の一方は、前記第１の配線と電気的に接続され、
    前記第５のトランジスタのソース電極又はドレイン電極の他方は、前記第３のトランジスタのゲート電極と電気的に接続され、
    前記第５のトランジスタのゲート電極は、前記第１の配線と電気的に接続され、
    前記第６のトランジスタのソース電極又はドレイン電極の一方は、前記第３の配線と電気的に接続され、
    前記第６のトランジスタのソース電極又はドレイン電極の他方は、前記第１のトランジスタのゲート電極と電気的に接続され、
    前記第６のトランジスタのゲート電極は、前記第２のトランジスタのゲート電極と電気的に接続され、
    前記第７のトランジスタのソース電極又はドレイン電極の一方は、第４の配線と電気的に接続され、
    前記第７のトランジスタのソース電極又はドレイン電極の他方は、前記第１のトランジスタのゲート電極と電気的に接続され、
    前記第７のトランジスタのゲート電極は、前記第４の配線と電気的に接続され、
    前記第１の配線には、第１の信号が入力され、
    前記第２の配線からは、第２の信号が出力され、
    前記第３の配線には、第１の電位が入力され、
    前記第４の配線には、第３の信号が入力され、
    前記第１の配線は、前記第１の配線以外の配線と重なる開口部を有し、
    前記第１の配線は、第１の幅を有し、
    前記第３の配線は、第２の幅を有し、
    前記第２の幅は、前記第１の幅よりも小さいことを特徴とする半導体装置。
  2. 第１乃至第７のトランジスタを有し、
    前記第１乃至第７のトランジスタのそれぞれは、同じ極性であり、
    前記第１のトランジスタのソース電極又はドレイン電極の一方は、第１の配線と電気的に接続され、
    前記第１のトランジスタのソース電極又はドレイン電極の他方は、第２の配線と電気的に接続され、
    前記第２のトランジスタのソース電極又はドレイン電極の一方は、第３の配線と電気的に接続され、
    前記第２のトランジスタのソース電極又はドレイン電極の他方は、前記第２の配線と電気的に接続され、
    前記第３のトランジスタのソース電極又はドレイン電極の一方は、前記第１の配線と電気的に接続され、
    前記第３のトランジスタのソース電極又はドレイン電極の他方は、前記第２のトランジスタのゲート電極と電気的に接続され、
    前記第４のトランジスタのソース電極又はドレイン電極の一方は、前記第３の配線と電気的に接続され、
    前記第４のトランジスタのソース電極又はドレイン電極の他方は、前記第２のトランジスタのゲート電極と電気的に接続され、
    前記第４のトランジスタのゲート電極は、前記第２の配線と電気的に接続され、
    前記第５のトランジスタのソース電極又はドレイン電極の一方は、前記第１の配線と電気的に接続され、
    前記第５のトランジスタのソース電極又はドレイン電極の他方は、前記第３のトランジスタのゲート電極と電気的に接続され、
    前記第５のトランジスタのゲート電極は、前記第１の配線と電気的に接続され、
    前記第６のトランジスタのソース電極又はドレイン電極の一方は、前記第３の配線と電気的に接続され、
    前記第６のトランジスタのソース電極又はドレイン電極の他方は、前記第１のトランジスタのゲート電極と電気的に接続され、
    前記第６のトランジスタのゲート電極は、前記第２のトランジスタのゲート電極と電気的に接続され、
    前記第７のトランジスタのソース電極又はドレイン電極の一方は、第４の配線と電気的に接続され、
    前記第７のトランジスタのソース電極又はドレイン電極の他方は、前記第１のトランジスタのゲート電極と電気的に接続され、
    前記第７のトランジスタのゲート電極は、前記第４の配線と電気的に接続され、
    前記第１の配線には、第１の信号が入力され、
    前記第２の配線からは、第２の信号が出力され、
    前記第３の配線には、第１の電位が入力され、
    前記第４の配線には、第３の信号が入力され、
    前記第１の配線は、前記第１の配線以外の配線と重なる開口部を有し、
    前記第１の配線は、第１の幅を有し、
    前記第３の配線は、第２の幅を有し、
    前記第２の幅は、前記第１の幅よりも小さく、
    前記第１のトランジスタのソース電極又はドレイン電極の一方として機能する領域を有する第１の導電層は、前記第１のトランジスタのゲート電極として機能する領域を有する第２の導電層と重なる第１の領域を有し、
    前記第１のトランジスタのソース電極又はドレイン電極の他方として機能する領域を有する第３の導電層は、前記第２の導電層と重なる第２の領域を有し、
    前記第２の領域の面積は、前記第１の領域の面積よりも大きいことを特徴とする半導体装置。
  3. 第１乃至第７のトランジスタを有し、
    前記第１乃至第７のトランジスタのそれぞれは、同じ極性であり、
    前記第１のトランジスタのソース電極又はドレイン電極の一方は、第１の配線と電気的に接続され、
    前記第１のトランジスタのソース電極又はドレイン電極の他方は、第２の配線と電気的に接続され、
    前記第２のトランジスタのソース電極又はドレイン電極の一方は、第３の配線と電気的に接続され、
    前記第２のトランジスタのソース電極又はドレイン電極の他方は、前記第２の配線と電気的に接続され、
    前記第３のトランジスタのソース電極又はドレイン電極の一方は、前記第１の配線と電気的に接続され、
    前記第３のトランジスタのソース電極又はドレイン電極の他方は、前記第２のトランジスタのゲート電極と電気的に接続され、
    前記第４のトランジスタのソース電極又はドレイン電極の一方は、前記第３の配線と電気的に接続され、
    前記第４のトランジスタのソース電極又はドレイン電極の他方は、前記第２のトランジスタのゲート電極と電気的に接続され、
    前記第４のトランジスタのゲート電極は、前記第２の配線と電気的に接続され、
    前記第５のトランジスタのソース電極又はドレイン電極の一方は、前記第１の配線と電気的に接続され、
    前記第５のトランジスタのソース電極又はドレイン電極の他方は、前記第３のトランジスタのゲート電極と電気的に接続され、
    前記第５のトランジスタのゲート電極は、前記第１の配線と電気的に接続され、
    前記第６のトランジスタのソース電極又はドレイン電極の一方は、前記第３の配線と電気的に接続され、
    前記第６のトランジスタのソース電極又はドレイン電極の他方は、前記第１のトランジスタのゲート電極と電気的に接続され、
    前記第６のトランジスタのゲート電極は、前記第２のトランジスタのゲート電極と電気的に接続され、
    前記第７のトランジスタのソース電極又はドレイン電極の一方は、第４の配線と電気的に接続され、
    前記第７のトランジスタのソース電極又はドレイン電極の他方は、前記第１のトランジスタのゲート電極と電気的に接続され、
    前記第７のトランジスタのゲート電極は、前記第４の配線と電気的に接続され、
    前記第１の配線には、第１の信号が入力され、
    前記第２の配線からは、第２の信号が出力され、
    前記第３の配線には、第１の電位が入力され、
    前記第４の配線には、第３の信号が入力され、
    前記第１の配線は、前記第１の配線以外の配線と重なる開口部を有し、
    前記第１の配線は、第１の幅を有し、
    前記第３の配線は、第２の幅を有し、
    前記第２の幅は、前記第１の幅よりも小さく、
    前記第６のトランジスタのソース電極又はドレイン電極の一方として機能する領域を有する第１の導電層は、前記第６のトランジスタのゲート電極として機能する領域を有する第２の導電層と重なる第１の領域を有し、
    前記第６のトランジスタのソース電極又はドレイン電極の他方として機能する領域を有する第３の導電層は、前記第２の導電層と重なる第２の領域を有し、
    前記第２の領域の面積は、前記第１の領域の面積よりも小さいことを特徴とする半導体装置。
  4. 第１乃至第７のトランジスタを有し、
    前記第１乃至第７のトランジスタのそれぞれは、同じ極性であり、
    前記第１のトランジスタのソース電極又はドレイン電極の一方は、第１の配線と電気的に接続され、
    前記第１のトランジスタのソース電極又はドレイン電極の他方は、第２の配線と電気的に接続され、
    前記第２のトランジスタのソース電極又はドレイン電極の一方は、第３の配線と電気的に接続され、
    前記第２のトランジスタのソース電極又はドレイン電極の他方は、前記第２の配線と電気的に接続され、
    前記第３のトランジスタのソース電極又はドレイン電極の一方は、前記第１の配線と電気的に接続され、
    前記第３のトランジスタのソース電極又はドレイン電極の他方は、前記第２のトランジスタのゲート電極と電気的に接続され、
    前記第４のトランジスタのソース電極又はドレイン電極の一方は、前記第３の配線と電気的に接続され、
    前記第４のトランジスタのソース電極又はドレイン電極の他方は、前記第２のトランジスタのゲート電極と電気的に接続され、
    前記第４のトランジスタのゲート電極は、前記第２の配線と電気的に接続され、
    前記第５のトランジスタのソース電極又はドレイン電極の一方は、前記第１の配線と電気的に接続され、
    前記第５のトランジスタのソース電極又はドレイン電極の他方は、前記第３のトランジスタのゲート電極と電気的に接続され、
    前記第５のトランジスタのゲート電極は、前記第１の配線と電気的に接続され、
    前記第６のトランジスタのソース電極又はドレイン電極の一方は、前記第３の配線と電気的に接続され、
    前記第６のトランジスタのソース電極又はドレイン電極の他方は、前記第１のトランジスタのゲート電極と電気的に接続され、
    前記第６のトランジスタのゲート電極は、前記第２のトランジスタのゲート電極と電気的に接続され、
    前記第７のトランジスタのソース電極又はドレイン電極の一方は、第４の配線と電気的に接続され、
    前記第７のトランジスタのソース電極又はドレイン電極の他方は、前記第１のトランジスタのゲート電極と電気的に接続され、
    前記第７のトランジスタのゲート電極は、前記第４の配線と電気的に接続され、
    前記第１の配線には、第１の信号が入力され、
    前記第２の配線からは、第２の信号が出力され、
    前記第３の配線には、第１の電位が入力され、
    前記第４の配線には、第３の信号が入力され、
    前記第１の配線は、前記第１の配線以外の配線と重なる開口部を有し、
    前記第１の配線は、第１の幅を有し、
    前記第３の配線は、第２の幅を有し、
    前記第２の幅は、前記第１の幅よりも小さく、
    前記第１のトランジスタのソース電極又はドレイン電極の一方として機能する領域を有する第１の導電層は、前記第１のトランジスタのゲート電極として機能する領域を有する第２の導電層と重なる第１の領域を有し、
    前記第１のトランジスタのソース電極又はドレイン電極の他方として機能する領域を有する第３の導電層は、前記第２の導電層と重なる第２の領域を有し、
    前記第２の領域の面積は、前記第１の領域の面積よりも大きく、
    前記第６のトランジスタのソース電極又はドレイン電極の一方として機能する領域を有する第４の導電層は、前記第６のトランジスタのゲート電極として機能する領域を有する第５の導電層と重なる第３の領域を有し、
    前記第６のトランジスタのソース電極又はドレイン電極の他方として機能する領域を有する第６の導電層は、前記第５の導電層と重なる第４の領域を有し、
    前記第４の領域の面積は、前記第３の領域の面積よりも小さいことを特徴とする半導体装置。
JP2010003491A 2009-01-16 2010-01-11 半導体装置 Active JP5634070B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010003491A JP5634070B2 (ja) 2009-01-16 2010-01-11 半導体装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009007419 2009-01-16
JP2009007419 2009-01-16
JP2010003491A JP5634070B2 (ja) 2009-01-16 2010-01-11 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2013146071A Division JP5444492B2 (ja) 2009-01-16 2013-07-12 半導体装置

Publications (3)

Publication Number Publication Date
JP2010186169A JP2010186169A (ja) 2010-08-26
JP2010186169A5 JP2010186169A5 (ja) 2013-01-17
JP5634070B2 true JP5634070B2 (ja) 2014-12-03

Family

ID=42336536

Family Applications (17)

Application Number Title Priority Date Filing Date
JP2010003491A Active JP5634070B2 (ja) 2009-01-16 2010-01-11 半導体装置
JP2013146071A Active JP5444492B2 (ja) 2009-01-16 2013-07-12 半導体装置
JP2013263158A Active JP5752222B2 (ja) 2009-01-16 2013-12-20 表示装置及び電子機器
JP2015101563A Active JP6053068B2 (ja) 2009-01-16 2015-05-19 半導体装置、電子機器及び自動車
JP2016024315A Withdrawn JP2016139140A (ja) 2009-01-16 2016-02-12 半導体装置
JP2017001502A Withdrawn JP2017083881A (ja) 2009-01-16 2017-01-09 表示装置
JP2017236703A Withdrawn JP2018081738A (ja) 2009-01-16 2017-12-11 半導体装置
JP2019129043A Active JP6892901B2 (ja) 2009-01-16 2019-07-11 半導体装置及び電子機器
JP2019144459A Active JP6731528B2 (ja) 2009-01-16 2019-08-06 半導体装置
JP2020116261A Active JP7295070B2 (ja) 2009-01-16 2020-07-06 半導体装置
JP2020150978A Withdrawn JP2021039817A (ja) 2009-01-16 2020-09-09 半導体装置
JP2022048206A Withdrawn JP2022095719A (ja) 2009-01-16 2022-03-24 半導体装置
JP2022095645A Active JP7302072B2 (ja) 2009-01-16 2022-06-14 半導体装置
JP2023042843A Pending JP2023076500A (ja) 2009-01-16 2023-03-17 液晶表示装置
JP2023101700A Active JP7346766B1 (ja) 2009-01-16 2023-06-21 半導体装置
JP2023144366A Active JP7547587B2 (ja) 2009-01-16 2023-09-06 半導体装置、表示装置
JP2024109008A Active JP7547683B1 (ja) 2009-01-16 2024-07-05 半導体装置

Family Applications After (16)

Application Number Title Priority Date Filing Date
JP2013146071A Active JP5444492B2 (ja) 2009-01-16 2013-07-12 半導体装置
JP2013263158A Active JP5752222B2 (ja) 2009-01-16 2013-12-20 表示装置及び電子機器
JP2015101563A Active JP6053068B2 (ja) 2009-01-16 2015-05-19 半導体装置、電子機器及び自動車
JP2016024315A Withdrawn JP2016139140A (ja) 2009-01-16 2016-02-12 半導体装置
JP2017001502A Withdrawn JP2017083881A (ja) 2009-01-16 2017-01-09 表示装置
JP2017236703A Withdrawn JP2018081738A (ja) 2009-01-16 2017-12-11 半導体装置
JP2019129043A Active JP6892901B2 (ja) 2009-01-16 2019-07-11 半導体装置及び電子機器
JP2019144459A Active JP6731528B2 (ja) 2009-01-16 2019-08-06 半導体装置
JP2020116261A Active JP7295070B2 (ja) 2009-01-16 2020-07-06 半導体装置
JP2020150978A Withdrawn JP2021039817A (ja) 2009-01-16 2020-09-09 半導体装置
JP2022048206A Withdrawn JP2022095719A (ja) 2009-01-16 2022-03-24 半導体装置
JP2022095645A Active JP7302072B2 (ja) 2009-01-16 2022-06-14 半導体装置
JP2023042843A Pending JP2023076500A (ja) 2009-01-16 2023-03-17 液晶表示装置
JP2023101700A Active JP7346766B1 (ja) 2009-01-16 2023-06-21 半導体装置
JP2023144366A Active JP7547587B2 (ja) 2009-01-16 2023-09-06 半導体装置、表示装置
JP2024109008A Active JP7547683B1 (ja) 2009-01-16 2024-07-05 半導体装置

Country Status (4)

Country Link
US (9) US8363000B2 (ja)
JP (17) JP5634070B2 (ja)
KR (15) KR101651855B1 (ja)
TW (9) TWI792068B (ja)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI792068B (zh) 2009-01-16 2023-02-11 日商半導體能源研究所股份有限公司 液晶顯示裝置及其電子裝置
KR101752640B1 (ko) 2009-03-27 2017-06-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
KR101805335B1 (ko) * 2009-06-30 2017-12-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치, 및 전자 장비
WO2011070929A1 (en) 2009-12-11 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US8854220B1 (en) * 2010-08-30 2014-10-07 Exelis, Inc. Indicating desiccant in night vision goggles
CN102448264A (zh) * 2010-10-14 2012-05-09 鸿富锦精密工业（深圳）有限公司 光致发光薄膜、壳体及壳体的制作方法
KR101725208B1 (ko) * 2010-10-26 2017-04-10 엘지디스플레이 주식회사 인버터
KR101952570B1 (ko) 2011-05-13 2019-02-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP2012243971A (ja) * 2011-05-20 2012-12-10 Sony Corp ブートストラップ回路、インバータ回路、走査回路、表示装置、及び、電子機器
TWI455104B (zh) * 2011-08-15 2014-10-01 Innolux Corp 藍相液晶顯示裝置及其驅動方法
JP5870546B2 (ja) * 2011-08-23 2016-03-01 ソニー株式会社 表示装置及び電子機器
TWI527007B (zh) * 2011-11-25 2016-03-21 元太科技工業股份有限公司 驅動電路
US9159288B2 (en) * 2012-03-09 2015-10-13 Apple Inc. Gate line driver circuit for display element array
EP2840566B1 (en) * 2012-04-20 2017-06-14 Sharp Kabushiki Kaisha Display device
JP5866439B2 (ja) * 2012-05-16 2016-02-17 シャープ株式会社 液晶ディスプレイ
US9742378B2 (en) 2012-06-29 2017-08-22 Semiconductor Energy Laboratory Co., Ltd. Pulse output circuit and semiconductor device
JP6475424B2 (ja) 2013-06-05 2019-02-27 株式会社半導体エネルギー研究所 半導体装置
JP6426402B2 (ja) * 2013-08-30 2018-11-21 株式会社半導体エネルギー研究所 表示装置
TWI514364B (zh) * 2014-03-28 2015-12-21 Au Optronics Corp 液晶顯示面板之液晶畫素電路及其驅動方法
KR102397388B1 (ko) 2014-07-24 2022-05-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 모듈 및 전자 기기
JP6521794B2 (ja) 2014-09-03 2019-05-29 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
KR102354974B1 (ko) * 2015-06-22 2022-01-25 삼성디스플레이 주식회사 표시장치
KR102721846B1 (ko) * 2016-11-30 2024-10-24 엘지디스플레이 주식회사 표시 장치용 발광 제어부 및 이를 적용한 유기 발광 표시 장치
WO2018155346A1 (ja) * 2017-02-23 2018-08-30 シャープ株式会社 駆動回路、マトリックス基板および表示装置
CN110352452B (zh) * 2017-02-28 2021-09-28 夏普株式会社 配线基板和显示装置
CN106950775A (zh) * 2017-05-16 2017-07-14 京东方科技集团股份有限公司 一种阵列基板和显示装置
CN108761933B (zh) * 2018-05-28 2021-07-27 武汉华星光电技术有限公司 阵列基板、液晶显示器及阵列基板的制造方法
CN209015701U (zh) * 2018-10-25 2019-06-21 惠科股份有限公司 显示面板的电源电压控制电路及显示装置
DE102019106527A1 (de) * 2019-03-14 2020-09-17 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zum betrieb einer optischen anzeigevorrichtung und optische anzeigevorrichtung
CN111833803A (zh) * 2020-06-24 2020-10-27 杭州视芯科技有限公司 Led显示系统及其控制方法
KR20220055510A (ko) 2020-10-26 2022-05-04 삼성디스플레이 주식회사 표시 장치
CN114488592A (zh) * 2020-11-11 2022-05-13 昆山科技大学 液晶玻璃板调变电路
US12086339B2 (en) 2022-07-10 2024-09-10 Novatek Microelectronics Corp. Driving circuit for providing control signals to touch display panel

Family Cites Families (108)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5229644A (en) 1987-09-09 1993-07-20 Casio Computer Co., Ltd. Thin film transistor having a transparent electrode and substrate
US5032883A (en) 1987-09-09 1991-07-16 Casio Computer Co., Ltd. Thin film transistor and method of manufacturing the same
US5166085A (en) 1987-09-09 1992-11-24 Casio Computer Co., Ltd. Method of manufacturing a thin film transistor
JPS6482674A (en) * 1987-09-25 1989-03-28 Casio Computer Co Ltd Thin film transistor
US5327001A (en) 1987-09-09 1994-07-05 Casio Computer Co., Ltd. Thin film transistor array having single light shield layer over transistors and gate and drain lines
GB2212659A (en) 1987-11-20 1989-07-26 Philips Electronic Associated Multi-level circuit cross-overs
JPH04221830A (ja) * 1990-12-25 1992-08-12 Mitsubishi Electric Corp 信号分配用配線
JPH0590427A (ja) * 1991-09-25 1993-04-09 Mitsubishi Electric Corp 半導体集積回路装置
JPH0613376A (ja) * 1992-06-29 1994-01-21 Nec Ic Microcomput Syst Ltd 半導体集積回路装置
JP3120200B2 (ja) 1992-10-12 2000-12-25 セイコーインスツルメンツ株式会社 光弁装置、立体画像表示装置および画像プロジェクタ
US5610414A (en) 1993-07-28 1997-03-11 Sharp Kabushiki Kaisha Semiconductor device
US5701136A (en) * 1995-03-06 1997-12-23 Thomson Consumer Electronics S.A. Liquid crystal display driver with threshold voltage drift compensation
US7298447B1 (en) 1996-06-25 2007-11-20 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display panel
JP3640224B2 (ja) 1996-06-25 2005-04-20 株式会社半導体エネルギー研究所 液晶表示パネル
JPH11338439A (ja) 1998-03-27 1999-12-10 Semiconductor Energy Lab Co Ltd 半導体表示装置の駆動回路および半導体表示装置
GB9825314D0 (en) 1998-11-20 1999-01-13 Koninkl Philips Electronics Nv Active matrix liquid crystal display devices
JP3564347B2 (ja) 1999-02-19 2004-09-08 株式会社東芝 表示装置の駆動回路及び液晶表示装置
JP2001119029A (ja) * 1999-10-18 2001-04-27 Fujitsu Ltd 薄膜トランジスタ及びその製造方法及びそれを備えた液晶表示装置
JP3809750B2 (ja) * 1999-12-02 2006-08-16 カシオ計算機株式会社 シフトレジスタ及び電子装置
JP3617458B2 (ja) * 2000-02-18 2005-02-02 セイコーエプソン株式会社 表示装置用基板、液晶装置及び電子機器
JP2002083974A (ja) * 2000-06-19 2002-03-22 Semiconductor Energy Lab Co Ltd 半導体装置
JP4954366B2 (ja) 2000-11-28 2012-06-13 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4396031B2 (ja) 2000-12-26 2010-01-13 カシオ計算機株式会社 表示パネル及び基板結合方法
TW525139B (en) 2001-02-13 2003-03-21 Samsung Electronics Co Ltd Shift register, liquid crystal display using the same and method for driving gate line and data line blocks thereof
KR100752602B1 (ko) 2001-02-13 2007-08-29 삼성전자주식회사 쉬프트 레지스터와, 이를 이용한 액정 표시 장치
JP4731718B2 (ja) * 2001-04-27 2011-07-27 株式会社半導体エネルギー研究所 表示装置
SG103872A1 (en) 2001-07-16 2004-05-26 Semiconductor Energy Lab Shift register and method of driving the same
JP4831895B2 (ja) 2001-08-03 2011-12-07 株式会社半導体エネルギー研究所 半導体装置
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4397555B2 (ja) * 2001-11-30 2010-01-13 株式会社半導体エネルギー研究所 半導体装置、電子機器
KR100438785B1 (ko) * 2002-02-23 2004-07-05 삼성전자주식회사 슬루 레이트 (ｓｌｅｗ ｒａｔｅ)를 감소시키는 박막트랜지스터형 액정 표시 장치의 소스 드라이버 회로 및 방법
TWI293444B (en) * 2002-04-08 2008-02-11 Samsung Electronics Co Ltd Liquid crystal display device
AU2003214699A1 (en) 2002-04-08 2003-10-27 Samsung Electronics Co., Ltd. Liquid crystal display device
KR100902068B1 (ko) * 2002-12-30 2009-06-09 삼성전자주식회사 게이트 구동회로 및 이를 갖는 액정표시장치
KR100846464B1 (ko) * 2002-05-28 2008-07-17 삼성전자주식회사 비정질실리콘 박막 트랜지스터-액정표시장치 및 그 제조방법
US6845140B2 (en) 2002-06-15 2005-01-18 Samsung Electronics Co., Ltd. Method of driving a shift register, a shift register, a liquid crystal display device having the shift register
KR100574363B1 (ko) * 2002-12-04 2006-04-27 엘지.필립스 엘시디 주식회사 레벨 쉬프터를 내장한 쉬프트 레지스터
KR100917009B1 (ko) 2003-02-10 2009-09-10 삼성전자주식회사 트랜지스터의 구동 방법과 쉬프트 레지스터의 구동 방법및 이를 수행하기 위한 쉬프트 레지스터
KR100918180B1 (ko) 2003-03-04 2009-09-22 삼성전자주식회사 쉬프트 레지스터
KR20040097503A (ko) * 2003-05-12 2004-11-18 엘지.필립스 엘시디 주식회사 쉬프트 레지스터
TWI220051B (en) 2003-05-22 2004-08-01 Au Optronics Corp Shift register circuit
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7486269B2 (en) * 2003-07-09 2009-02-03 Samsung Electronics Co., Ltd. Shift register, scan driving circuit and display apparatus having the same
JP4321266B2 (ja) 2003-10-16 2009-08-26 ソニー株式会社 インバータ回路および表示装置
TWI277934B (en) * 2003-10-28 2007-04-01 Novatek Microelectronics Corp Liquid crystal display panel and driving circuit thereof
JP2005134780A (ja) 2003-10-31 2005-05-26 Mitsubishi Electric Corp シフトレジスタおよびそれを備える表示装置
KR100583318B1 (ko) 2003-12-17 2006-05-25 엘지.필립스 엘시디 주식회사 액정표시장치의 게이트 구동장치 및 방법
KR20050079718A (ko) * 2004-02-06 2005-08-11 삼성전자주식회사 시프트 레지스터와 이를 갖는 표시 장치
JP2005251348A (ja) * 2004-03-08 2005-09-15 Casio Comput Co Ltd シフトレジスタ回路及びその駆動制御方法
KR101023726B1 (ko) * 2004-03-31 2011-03-25 엘지디스플레이 주식회사 쉬프트 레지스터
KR20050109222A (ko) * 2004-05-14 2005-11-17 삼성전자주식회사 수리 수단을 구비하는 표시 장치
KR101010509B1 (ko) 2004-05-31 2011-01-21 엘지디스플레이 주식회사 구동 회로가 내장된 액정 표시 패널
KR101026807B1 (ko) * 2004-06-09 2011-04-04 삼성전자주식회사 표시 장치용 구동 장치 및 표시판
KR101016291B1 (ko) * 2004-06-30 2011-02-22 엘지디스플레이 주식회사 액정표시장치 및 그의 제조방법
US8605027B2 (en) * 2004-06-30 2013-12-10 Samsung Display Co., Ltd. Shift register, display device having the same and method of driving the same
TWI382264B (zh) 2004-07-27 2013-01-11 Samsung Display Co Ltd 薄膜電晶體陣列面板及包括此面板之顯示器裝置
KR100604060B1 (ko) 2004-12-08 2006-07-24 삼성에스디아이 주식회사 발광 표시장치와 그의 구동방법
KR101110133B1 (ko) * 2004-12-28 2012-02-20 엘지디스플레이 주식회사 액정표시장치 게이트 구동용 쉬프트레지스터
WO2006070597A1 (ja) * 2004-12-28 2006-07-06 Sharp Kabushiki Kaisha 表示パネルの配線形状パターン
KR101246023B1 (ko) * 2005-01-06 2013-03-26 삼성디스플레이 주식회사 어레이 기판 및 이를 갖는 표시장치
JP4993544B2 (ja) * 2005-03-30 2012-08-08 三菱電機株式会社 シフトレジスタ回路
KR101107714B1 (ko) * 2005-04-22 2012-01-25 엘지디스플레이 주식회사 쉬프트 레지스터 및 이의 구동방법
KR101143004B1 (ko) 2005-06-13 2012-05-11 삼성전자주식회사 시프트 레지스터 및 이를 포함하는 표시 장치
CN101228637A (zh) * 2005-07-25 2008-07-23 皇家飞利浦电子股份有限公司 具有包括遮光部分的晶体管的薄膜电路
KR20070017600A (ko) * 2005-08-08 2007-02-13 삼성전자주식회사 쉬프트 레지스터 및 이를 갖는 표시장치
TWI316219B (en) 2005-08-11 2009-10-21 Au Optronics Corp A three-level driving shift register
TWI320564B (en) 2005-08-25 2010-02-11 Au Optronics Corp A shift register driving method
KR100658284B1 (ko) * 2005-09-30 2006-12-14 삼성에스디아이 주식회사 주사 구동회로와 이를 이용한 유기 전계발광 장치
JP5291874B2 (ja) 2005-10-18 2013-09-18 株式会社半導体エネルギー研究所 半導体装置、シフトレジスタ、表示装置
KR101232152B1 (ko) * 2005-12-20 2013-02-12 엘지디스플레이 주식회사 게이트 구동회로 및 이의 구동방법
JP4647484B2 (ja) * 2005-12-27 2011-03-09 ルネサスエレクトロニクス株式会社 半導体装置
JP5164383B2 (ja) * 2006-01-07 2013-03-21 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
KR101424794B1 (ko) 2006-01-07 2014-08-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치와, 이 반도체장치를 구비한 표시장치 및전자기기
KR20070082414A (ko) * 2006-02-16 2007-08-21 삼성전자주식회사 어레이 기판
JP2007317288A (ja) 2006-05-25 2007-12-06 Mitsubishi Electric Corp シフトレジスタ回路およびそれを備える画像表示装置
US8330492B2 (en) 2006-06-02 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device
US7443202B2 (en) * 2006-06-02 2008-10-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic apparatus having the same
JP5386069B2 (ja) * 2006-06-02 2014-01-15 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
US7936332B2 (en) 2006-06-21 2011-05-03 Samsung Electronics Co., Ltd. Gate driving circuit having reduced ripple effect and display apparatus having the same
TWI336064B (en) * 2006-06-29 2011-01-11 Au Optronics Corp Stressless shift register
KR101290285B1 (ko) * 2006-08-10 2013-07-26 삼성디스플레이 주식회사 백라이트 어셈블리 및 이를 포함하는 액정 표시 장치
JP5079425B2 (ja) * 2006-08-31 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
EP1895545B1 (en) * 2006-08-31 2014-04-23 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
TWI347577B (en) 2006-09-01 2011-08-21 Au Optronics Corp Shift register with low stress
TWI349908B (en) 2006-09-14 2011-10-01 Au Optronics Corp Shift register, shift register array circuit, and flat display apparatus
KR101244332B1 (ko) 2006-09-18 2013-03-18 삼성디스플레이 주식회사 표시장치
TWI651701B (zh) 2006-09-29 2019-02-21 日商半導體能源研究所股份有限公司 顯示裝置和電子裝置
JP4932415B2 (ja) 2006-09-29 2012-05-16 株式会社半導体エネルギー研究所 半導体装置
JP5116277B2 (ja) 2006-09-29 2013-01-09 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
JP5468196B2 (ja) 2006-09-29 2014-04-09 株式会社半導体エネルギー研究所 半導体装置、表示装置及び液晶表示装置
TWI332645B (en) 2006-10-17 2010-11-01 Au Optronics Corp Driving circuit of liquid crystal display device
JP4968671B2 (ja) * 2006-11-27 2012-07-04 Ｎｌｔテクノロジー株式会社 半導体回路、走査回路、及びそれを用いた表示装置
US20080211760A1 (en) * 2006-12-11 2008-09-04 Seung-Soo Baek Liquid Crystal Display and Gate Driving Circuit Thereof
JP2008159608A (ja) 2006-12-20 2008-07-10 Fujitsu Ltd 半導体装置、半導体装置の製造方法および半導体装置の設計装置
CN101206318B (zh) * 2006-12-22 2010-05-19 群康科技(深圳)有限公司 移位寄存器与液晶显示装置
JP5090008B2 (ja) 2007-02-07 2012-12-05 三菱電機株式会社 半導体装置およびシフトレジスタ回路
CN101241247B (zh) * 2007-02-09 2010-05-26 群康科技(深圳)有限公司 移位寄存器及液晶显示装置
TWI453711B (zh) 2007-03-21 2014-09-21 Semiconductor Energy Lab 顯示裝置
JP5042077B2 (ja) 2007-04-06 2012-10-03 株式会社半導体エネルギー研究所 表示装置
KR101393635B1 (ko) * 2007-06-04 2014-05-09 삼성디스플레이 주식회사 표시 장치의 구동 장치 및 이를 포함하는 표시 장치
US8686412B2 (en) * 2007-07-31 2014-04-01 Hewlett-Packard Development Company, L.P. Microelectronic device
US8248353B2 (en) * 2007-08-20 2012-08-21 Au Optronics Corporation Method and device for reducing voltage stress at bootstrap point in electronic circuits
US20090230389A1 (en) * 2008-03-17 2009-09-17 Zhizhang Chen Atomic Layer Deposition of Gate Dielectric Layer with High Dielectric Constant for Thin Film Transisitor
CN101303896B (zh) 2008-06-17 2010-07-28 友达光电股份有限公司 可降低频率偶合效应的移位缓存器及移位缓存器单元
KR101482635B1 (ko) * 2008-08-01 2015-01-21 삼성디스플레이 주식회사 게이트 구동 회로, 이를 갖는 표시 장치 및 표시 장치의제조 방법
US8103994B2 (en) * 2009-01-13 2012-01-24 Qualcomm Incorporated Generating cutting forms along current flow direction in a circuit layout
TWI792068B (zh) * 2009-01-16 2023-02-11 日商半導體能源研究所股份有限公司 液晶顯示裝置及其電子裝置

Also Published As

Publication number Publication date
US8363000B2 (en) 2013-01-29
KR20210053836A (ko) 2021-05-12
TWI567723B (zh) 2017-01-21
US20180075924A1 (en) 2018-03-15
US20230395034A1 (en) 2023-12-07
TWI666626B (zh) 2019-07-21
JP5752222B2 (ja) 2015-07-22
KR20140082612A (ko) 2014-07-02
KR101698812B1 (ko) 2017-01-23
JP2020187818A (ja) 2020-11-19
JP2022137039A (ja) 2022-09-21
KR20190067750A (ko) 2019-06-17
TWI628649B (zh) 2018-07-01
JP2024138369A (ja) 2024-10-08
JP2016139140A (ja) 2016-08-04
JP2018081738A (ja) 2018-05-24
TW201705120A (zh) 2017-02-01
JP7302072B2 (ja) 2023-07-03
JP7547587B2 (ja) 2024-09-09
US20190318794A1 (en) 2019-10-17
US20130194526A1 (en) 2013-08-01
TWI525603B (zh) 2016-03-11
US10332610B2 (en) 2019-06-25
TW201828275A (zh) 2018-08-01
TW201926310A (zh) 2019-07-01
US12027133B2 (en) 2024-07-02
US20140254744A1 (en) 2014-09-11
TWI664619B (zh) 2019-07-01
JP7346766B1 (ja) 2023-09-19
KR101649859B1 (ko) 2016-08-22
TW202004731A (zh) 2020-01-16
US11151953B2 (en) 2021-10-19
JP6053068B2 (ja) 2016-12-27
JP7547683B1 (ja) 2024-09-09
KR101989804B1 (ko) 2019-06-17
TWI755606B (zh) 2022-02-21
JP2017083881A (ja) 2017-05-18
JP2023134485A (ja) 2023-09-27
TW201435853A (zh) 2014-09-16
US20200365105A1 (en) 2020-11-19
KR20180001537A (ko) 2018-01-04
KR102249227B1 (ko) 2021-05-10
TW202119387A (zh) 2021-05-16
US20100182226A1 (en) 2010-07-22
KR20150013100A (ko) 2015-02-04
KR102187423B1 (ko) 2020-12-08
KR20180074629A (ko) 2018-07-03
US20230040950A1 (en) 2023-02-09
KR20170010029A (ko) 2017-01-25
JP2023175740A (ja) 2023-12-12
KR101563918B1 (ko) 2015-10-29
JP7295070B2 (ja) 2023-06-20
US11735133B2 (en) 2023-08-22
US10741138B2 (en) 2020-08-11
KR20100084480A (ko) 2010-07-26
TW201040929A (en) 2010-11-16
TW201612887A (en) 2016-04-01
US8736539B2 (en) 2014-05-27
JP2010186169A (ja) 2010-08-26
JP2021039817A (ja) 2021-03-11
TW201737235A (zh) 2017-10-16
KR101814371B1 (ko) 2018-01-04
KR20200138123A (ko) 2020-12-09
KR20160098130A (ko) 2016-08-18
KR101871150B1 (ko) 2018-06-27
KR101754719B1 (ko) 2017-07-06
TW202318392A (zh) 2023-05-01
JP6892901B2 (ja) 2021-06-23
US11468857B2 (en) 2022-10-11
JP2023076500A (ja) 2023-06-01
JP2014112230A (ja) 2014-06-19
JP2014014079A (ja) 2014-01-23
JP2015195383A (ja) 2015-11-05
KR102580466B1 (ko) 2023-09-21
TWI485687B (zh) 2015-05-21
JP2019194934A (ja) 2019-11-07
JP6731528B2 (ja) 2020-07-29
JP5444492B2 (ja) 2014-03-19
US20220036845A1 (en) 2022-02-03
JP2019200437A (ja) 2019-11-21
JP2022095719A (ja) 2022-06-28
KR102454522B1 (ko) 2022-10-17
TWI604430B (zh) 2017-11-01
TWI792068B (zh) 2023-02-11
KR20210143698A (ko) 2021-11-29
KR20220142981A (ko) 2022-10-24
KR20230141661A (ko) 2023-10-10
KR102130279B1 (ko) 2020-07-08
KR20200083415A (ko) 2020-07-08
KR102329916B1 (ko) 2021-11-24
KR101651855B1 (ko) 2016-08-30
KR20170081595A (ko) 2017-07-12

Similar Documents

Publication Publication Date Title
KR102454522B1 (ko) 반도체 장치

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121121

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20121121

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130531

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130604

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130712

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130820

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130905

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20131021

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20131129

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140903

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141014

R150 Certificate of patent or registration of utility model

Ref document number: 5634070

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250