JP5679653B2 - 光電変換装置およびそれを用いた撮像システム - Google Patents

Description

本件は光電変換装置の分離の構造に関する。

ＣＣＤ型やＣＭＯＳ型の光電変換装置は多くのデジタルスチルカメラやデジタルカムコーダに用いられている。近年、光電変換装置は画素の縮小化がなされており、それによって生じる隣接の画素への電荷の混入（クロストーク）への対策が検討されている。

特許文献１では、隣接する画素間での電荷の混入を防ぐための素子分離用のバリアとなるＰ型ウエル領域を、光電変換素子のＮ型ウエル領域に合わせて深い領域に形成する構成が開示されている。

特開２００３−２５８２３２号公報

しかしながら、特許文献１に開示されているＰ型ウエル領域であっても、電荷の漏れを十分に抑制することが困難な場合がある。

また、一般的に光電変換装置では、光電変換素子の周辺に光電変換素子の電荷を読み出すためのトランジスタなどが設けられている。この時、光電変換素子同士を分離する素子分離領域として機能する半導体領域の幅が異なってしまう場合がある。本発明者らは、このような場合に、特許文献１に記載の光電変換素子の素子分離となりうるＰ型ウエル領域からの電荷の漏れ量が、素子分離領域の幅によって異なってしまう場合があることを見出した。隣接する光電変換素子への信号電荷の漏れ量がばらついてしまうと、画質が低下し、画像信号において補正が困難となってしまう。

そこで、本発明においては、隣接する光電変換素子（画素）へ混入する電荷のばらつきの低減が可能な光電変換装置を提供することを目的とする。

本発明の光電変換装置は、第１の光電変換素子と、第１の方向において前記第１の光電変換素子に隣接する第２の光電変換素子と、前記第１の方向と直交する第２の方向において前記第１の光電変換素子に隣接する第３の光電変換素子と、前記第１の方向とは反対の方向において、前記第１の光電変換素子に隣接する第４の光電変換素子とを含む複数の光電変換素子と、複数の転送トランジスタと、複数の増幅トランジスタと、複数のリセットトランジスタとが半導体基板に配された光電変換装置において、前記複数の転送トランジスタの各々は、前記光電変換素子で生じた信号電荷を前記増幅トランジスタのゲートに転送するトランジスタであり、前記複数のリセットトランジスタの各々は前記増幅トランジスタの前記ゲートの前記信号電荷をリセットするトランジスタであり、前記第１の光電変換素子と前記第２の光電変換素子との間、および、前記第１の光電変換素子と前記第４の光電変換素子との間の各々に、前記第１の方向に第１の幅を持つ、前記信号電荷が少数キャリアとなる第１導電型の複数の第１の半導体領域の各々が配され、前記第１の光電変換素子と前記第３の光電変換素子との間に、前記第２の方向に、前記第１の幅より狭い第２の幅を持つ、前記第１導電型の第２の半導体領域が配され、前記複数の第１の半導体領域の各々の下部に、前記第１の方向に第３の幅を持つ、前記第１導電型の複数の第３の半導体領域の各々が配され、前記第２の半導体領域の下部に、前記第２の方向に前記第３の幅を持つ、前記第１導電型の第４の半導体領域が配され、前記リセットトランジスタが、前記複数の第１の半導体領域のうちの、前記第１の光電変換素子と前記第２の光電変換素子との間の前記第１の半導体領域の上部に配され、前記増幅トランジスタが前記複数の第１の半導体領域のうちの、前記第２の光電変換素子と前記第４の光電変換素子との間の前記第１の半導体領域の上部に配されている。

本発明によって、隣接する光電変換素子へ混入する電荷のばらつきを低減させることが可能となる。

第１の実施形態を説明する光電変換装置の断面模式図。 第１の実施形態を説明する光電変換装置の回路図と平面レイアウト図。 第１の実施形態を説明する、比較のための光電変換装置の断面模式図。 第２の実施形態を説明する光電変換装置の断面模式図。 第２の実施形態を説明する光電変換装置の断面模式図。 第３の実施形態を説明する光電変換装置の断面模式図。 第４の実施形態を説明する光電変換装置の断面模式図。 撮像システムを説明するブロック図。

本発明の光電変換装置は、第１および第２の光電変換素子との間の素子分離領域に配された信号電荷に対して障壁となりうる（ポテンシャルバリアとなりうる）第１の半導体領域を有する。そして、第１および第３の光電変換素子との間の素子分離領域に配された信号電荷に対して障壁となる第２の半導体領域を有する。第２の半導体領域は、第１の半導体領域と同じ深さであり、第１の半導体領域よりも幅が狭い。そして、第１の半導体領域と第２の半導体領域の下部に信号電荷に対して障壁となる第３の半導体領域を有する。このような構成によって、第１の光電変換素子にて生じた信号電荷が隣接する第２、第３の光電変換素子へ偏って混入することを抑制することが可能となる。つまり、クロストーク量を均一化することが可能となり、得られる画質が向上する。更に、補正を行う場合においても、画像信号を容易に補正することが可能となるため、必要な画像処理部の構成も簡易な構成にすることが可能となる。

以下、図面を用いて詳細に本実施形態について説明する。

（画素回路の一例）
図２（Ａ）に本発明が適用されうる画素回路の一例を示し、図２（Ｂ）および図２（Ｃ）にその画素回路の平面レイアウトを示す。図２（Ａ）は２つの光電変換素子を含む画素セルを示している。光電変換装置には、このような画素セルが１次元もしくは２次元に配列し、撮像領域を構成している。画素を、光電変換素子を１つ含む構成とした場合、図２（Ａ）に示す画素セルは２画素を含むといえる。

まず、図２（Ａ）を用いて画素セルについて説明する。１００は光電変換素子であるフォトダイオード、１０１は転送ＭＯＳトランジスタ、１０２はリセットＭＯＳトランジスタ、１０３は増幅ＭＯＳトランジスタである。１０４は転送ＭＯＳトランジスタと、リセットＭＯＳトランジスタと、増幅ＭＯＳトランジスタのゲート電極との交点のノードである。１０５は選択ＭＯＳトランジスタ、１０６は出力線である。本実施形態では、２つの光電変換素子１００ａ、１００ｅを含み、２つの転送ＭＯＳトランジスタ１０１ａ、１０１ｅを有している。転送ＭＯＳトランジスタ１０１ａは光電変換素子１００ａにて生じた電荷をノード１０４へ転送する。転送ＭＯＳトランジスタ１０１ｅは光電変換素子１００ｅにて生じた電荷をノード１０４へ転送する。増幅ＭＯＳトランジスタ１０３はノード１０４の電位に応じた出力を、選択ＭＯＳトランジスタ１０５を介して出力線１０６へ出力する。増幅ＭＯＳトランジスタ１０３はソースフォロワ回路の一部であり、そのゲート電極はノード１０４と接続されている。リセットＭＯＳトランジスタ１０２は、増幅ＭＯＳトランジスタ１０３のゲート電極のノード１０４を規定の電位（リセット電位）にリセットする。転送ＭＯＳトランジスタ１０１ａには転送制御信号ＴＸ１が、転送ＭＯＳトランジスタ１０１ｅには転送制御信号ＴＸ２が供給される。リセットＭＯＳトランジスタにはリセット制御信号ＲＥＳが、選択ＭＯＳトランジスタ１０５には選択制御信号ＳＥＬが供給される。各制御信号によって信号電荷の読み出しが制御される。本実施形態では２つの光電変換素子は１つの増幅ＭＯＳトランジスタ１０３、リセットＭＯＳトランジスタ１０２、選択ＭＯＳトランジスタ１０５を共有化している。

図２（Ｂ）を用いて、光電変換装置の平面レイアウトを示す。図２（Ｂ）において、２００は光電変換素子であるフォトダイオード、２０１は転送ＭＯＳトランジスタのゲート電極、２０２はリセットＭＯＳトランジスタのゲート電極を示す。２０３は増幅ＭＯＳトランジスタのゲート電極、２０４は浮遊拡散部、２０５は選択ＭＯＳトランジスタのゲート電極を示す。浮遊拡散部２０４はノード１０４を構成する。更に、２０６は増幅ＭＯＳトランジスタのソース領域であり、２０７は増幅ＭＯＳトランジスタのドレイン領域である。２０８は選択ＭＯＳトランジスタのソース領域であり、出力線１０６と接続されている。ここで、光電変換素子２００ａと光電変換素子２００ｅとが増幅ＭＯＳトランジスタ２０６、選択ＭＯＳトランジスタ、およびリセットＭＯＳトランジスタ２０２を共有している。

更に、２０９は半導体領域や半導体基板に電圧を供給するための半導体領域であり、ウエルコンタクトと称する場合もある。２１０は各素子を分離する素子分離領域である。素子分離領域２１０には、ＬＯＣＯＳやＳＴＩなどの絶縁体を含む素子分離構造や信号電荷に対して障壁となるような半導体領域が配されている。以下、説明のため、図２（Ｂ）中の複数の光電変換素子２００を、それぞれ２００ａ〜２００ｇとする。そして、光電変換素子２００ａに対応する転送ＭＯＳトランジスタのゲート電極を２０１ａ、浮遊拡散部を２０４ａとする。光電変換素子２００ｂに対応する転送ＭＯＳトランジスタのゲート電極を２０１ｂ、浮遊拡散部を２０４ｂとする。その他の光電変換素子２００ｃ〜２００ｇについても同様に記載する。

更に、図２（Ｃ）を用いて、光電変換装置の平面レイアウトを説明する。図２（Ｃ）は図２（Ｂ）の構成を更に説明するための簡略化された平面レイアウトである。図２（Ｃ）において、光電変換素子２００ａと光電変換素子２００ｄあるいは２００ｅとの間には第１の素子分離領域２２０が配される。光電変換素子２００ａと光電変換素子２００ｂあるいは２００ｃとの間には第２の素子分離領域２２１が配される。ここで、第１の素子分離領域２２０は第１の幅Ｗ１を有し、第２の素子分離領域２２１は第２の幅Ｗ２を有し、Ｗ１＞Ｗ２である。この第１の幅Ｗ１は、光電変換素子２００ａの重心と光電変換素子２００ｄあるいは２００ｅの重心との間を結ぶ線分における幅である。また、第２の幅Ｗ２は、光電変換素子２００ａの重心と光電変換素子２００ｂあるいは２００ｃの重心との間を結ぶ線分における幅である。この第１の素子分離領域２２０と第２の素子分離領域２２１は、光電変換素子を囲って格子状に配置されている。図２（Ｃ）に示した第１の素子分離領域２２０と第２の素子分離領域２２１は、図２（Ｂ）に配されている。なお、素子分離領域によって規定される光電変換素子２００を含む活性領域には浮遊拡散部２０４も配されている。本実施形態においては、第１の本実施形態の光電変換装置において光電変換素子は２次元に配置されている。

なお、光電変換装置は、図２（Ａ）に示したような回路に限定されるものではなく、更に多くの光電変換素子が増幅ＭＯＳトランジスタを共有化するような構成であっても、選択ＭＯＳトランジスタを有していない構成であってもよい。また、画素セルが光電変換素子を１つのみ有する場合であってもよく、図２（Ｂ）に示したような平面レイアウトでなくてもよい。以下、図面を用いて本発明の実施形態を説明する。

（第１の実施形態）
本実施形態の光電変換装置について、図１を用いて説明する。図１（Ａ）は図２（Ｂ）のＡＢ線における断面模式図であり、図１（Ｂ）は図２（Ｂ）のＣＤ線における断面模式図である。図１（Ａ）と図１（Ｂ）において、図２（Ｂ）と対応する構成については、同一の符号を付し説明を省略する。本実施形態では信号電荷が電子である場合について説明する。また、本実施形態においては、光電変換素子、即ち画素が第１の方向Ｙおよび第２の方向Ｘに沿って行列状に配されている。なお、第２の方向Ｘと第１の方向Ｙとは直交するものとする。

図１において、２１６は半導体領域であり、２１８は下地基板である。半導体領域２１６と下地基板２１８とを含む構成を半導体基板２１９とする。半導体領域２１６は下地基板２１８の中もしくは下地基板２１８の上に形成される。具体的には、半導体領域２１６は、例えば下地基板２１８にイオン注入によって形成される場合や、下地基板２１８の上にエピタキシャル層を設けることによって形成される。本実施形態では半導体領域２１６をＰ型（第１導電型）の半導体領域とし、下地基板２１８をＮ型（第２導電型）とする。なお、半導体領域２１６や下地基板２１８の導電型はＮ型でもＰ型であってもよい。２１７は半導体基板２１９の主表面である。本実施形態では、主表面２１７は、光電変換素子の受光面を含む面である。光電変換素子２００は、表面保護層として機能しうるＰ型の半導体領域２１１と、電荷蓄積部として機能しうるＮ型の半導体領域２１２とを含む。浮遊拡散部２０４はＮ型の半導体領域からなる。光電変換素子２００ａに対応するＰ型の半導体領域を２１１ａ、Ｎ型の半導体領域を２１２ａとする。光電変換素子２００ｂに対応するＰ型の半導体領域を２１１ｂ、Ｎ型の半導体領域を２１２ｂとする。以下、その他の光電変換素子２００ｃ〜２００ｅについても同様である。ここで、光電変換素子２００ａを第１の光電変換素子とし、光電変換素子２００ｄあるいは２００ｅを第２の光電変換素子とする。そして、光電変換素子２００ｂあるいは２００ｃを第３の光電変換素子とし、光電変換素子２００ｆあるいは２００ｇを第４の光電変換素子とする。なお、本実施形態において、ゲート絶縁膜は省略している。

上述のような光電変換装置において、第１の素子分離領域２２０と第２の素子分離領域２２１における半導体基板の主表面には素子分離構造（ここでは、ＬＯＣＯＳ）２１５が配されている。そして、素子分離構造２１５の下部には、Ｐ型の半導体領域２１６と比べて高い不純物濃度の、信号電荷に対してポテンシャルバリアとなりうるＰ型の第１の半導体領域１１３および第２の半導体領域１１４が配されている。信号電荷に対してポテンシャルバリアとなりうる半導体領域とは、例えば信号電荷が少数キャリアとなるような導電型の半導体領域である。本実施形態において、第１の半導体領域１１３は第１の素子分離領域２２０の幅Ｗ１と等しい幅を有し、第２の半導体領域１１４は第２の素子分離領域２２１の幅Ｗ２と等しい幅を有しているが、これに限らない。第１の半導体領域１１３および第２の半導体領域１１４は素子分離構造２１５の下部から等しい第１の深さＤ１まで配置されている。第１の半導体領域１１３および第２の半導体領域１１４は等しい不純物濃度を有する。ここで、第１の光電変換素子２００ａに対応する浮遊拡散部は第１の光電変換素子２００ａと第３の光電変換素子２００ｂあるいは２００ｃとの間に配され、本実施形態においては、第１の光電変換素子２００ａと第２の半導体領域との間に配されている。また、第１あるいは第２の半導体領域の上部に、トランジスタなどの他の素子（２０８、２０９）が配されていてもよい。なお、第１の半導体領域１１３と第２の半導体領域１１４とは、各光電変換素子を格子状に囲んでいる。

本実施形態では、第１の半導体領域１１３および第２の半導体領域１１４の下部に、第３の半導体領域１１５をそれぞれ有している。第３の半導体領域１１５は、第３の幅Ｗ３を有し、第１および第２の半導体領域の下部から第２の深さＤ２まで配されている。このような第３の半導体領域１１５を有することで、光電変換素子２００ａの半導体基板１１９の深部にて生じた電荷が、隣接する光電変換素子の間で偏って混入することを抑制することが可能となる。

第１〜第３の半導体領域１１３〜１１５は、以下の方法で形成される。半導体基板の第１および第２の素子分離領域に素子分離構造２１５を形成する。その後、第１および第２の半導体領域１１３および１１４を形成すべき領域の半導体基板２１９上に、幅Ｗ１とＷ２の開口を有する、フォトレジスト等の第１のマスクを設ける。第１のマスクを用いてＰ型の半導体領域を形成するための不純物イオンを第１のドーズ量および第１のエネルギーで半導体基板２１９へ注入する。このイオン注入によって、第１の半導体領域１１３と第２の半導体領域１１４が形成される。次に、第１のマスクを除去した後、第３の半導体領域１１５を形成すべき領域の半導体基板２１９上に、幅Ｗ３の開口を有する、フォトレジスト等の第２のマスクを設ける。第２のマスクを用いてＰ型の半導体領域を形成するための不純物イオンを第２のドーズ量および第２のエネルギーで半導体基板２１９へ注入する。このイオン注入によって、第３の半導体領域１１５が形成される。本実施形態では、第１のドーズ量と第２のドーズ量とは等しく、第１のエネルギーは第２のエネルギーよりも小さい。なお、第１および第２の半導体領域１１３および１１４は別別に形成してもよく、第３の半導体領域１１５を第１および第２の半導体領域よりも先に形成するなど順番も任意に選択することが出来る。

次に、図３を用いて、本実施形態との比較を行う。図３は、図１と対応した光電変換装置の断面模式図である。図３において、図１や図２と対応する構成については同一の符号を付しており、説明を省略する。光電変換装置の平面レイアウトにおいて、光電変換素子の間に配された素子分離領域の幅が異なる場合がある。図３において、信号電荷に対してポテンシャルバリアとなる半導体領域（３１３、３１４）は、光電変換装置の全面に同時に形成される。よって、信号電荷に対して障壁となる半導体領域（３１３、３１４）の深さ（Ｄ３）や不純物濃度は等しくなるが、幅が異なる（Ｗ１、Ｗ２）。このような構成において、図３に示したように光電変換素子２００ａにおいて半導体基板２１９の深部にて信号電荷が存在した場合には、隣接する複数の光電変換素子２００ｂ、２００ｃ、２００ｄ、２００ｅに対して信号電荷の混入量が異なってしまう。なぜなら、信号電荷がランダムに移動するため、また、信号電荷が消滅する確率が一定であるため、信号電荷が隣接する光電変換素子へ混入する量が、Ｐ型の半導体領域の幅および第１、第２の領域の幅によって変化してしまうためである。よって、信号電荷は光電変換素子２００ａからの距離が大きい光電変換素子２００ｅに混入し難く、光電変換素子２００ａからの距離が小さい光電変換素子２００ｃに混入しやすい。例え、光電変換素子と光電変換素子との間に浮遊拡散部があったとしても、深部にて生じた電荷の大部分が光電変換素子に混入してしまう場合がある。このように、光電変換素子の配置によって信号電荷が混入する量にバラツキがあると、例えば、ホワイトバランス情報を得るために補正が必要となってしまう。

一方、図１に示した光電変換装置においては、光電変換素子２００ａの半導体基板２１９の深くに電荷が生じた場合、電荷はいずれの方向においても幅Ｗ３の第３の半導体領域１１５によって阻まれることになる。よって、光電変換素子間の電荷の移動を均一にすることが可能となる。

本実施形態においては、素子分離領域に素子分離構造２１５が設けられているが、Ｐ型の第１および第２の半導体領域１１３及び１１４のみが設けられている構造であってもよい。ここで、半導体領域の境界とは、不純物濃度プロファイルにおいて、Ｐ型の半導体領域２１６の不純物濃度になった地点をいう。もし半導体領域２１６がＮ型であった場合には、不純物濃度プロファイルにおいてｎｅｔ濃度がゼロになる地点を言う。また、半導体領域や領域の幅とは、半導体領域や領域を半導体基板の主表面２１７に投影した時の主表面２１７における長さを示している。例えば、半導体基板の主表面２１７に投影した時の主表面２１７における、光電変換素子の重心同士を結ぶ線分上における長さである。半導体領域の深さとは、半導体基板の主表面２１７から半導体基板の中へ向った方向における半導体領域の長さである。

（第２の実施形態）
本実施形態の光電変換装置を図４を用いて説明する。図４は図１と対応した光電変換装置の断面模式図であり、同様な機能を有する構成については同一の符号を付し説明を省略する。

本実施形態では、第１の実施形態と比べて第１〜第３の半導体領域の構造が異なる。図４において、第１の半導体領域４１３は深さＤ４まで配されており、２つの半導体領域から構成されている。第２の半導体領域４１４は深さＤ４まで配されており、２つの半導体領域から構成されている。そして、第３の半導体領域４１５は第１および第２の半導体領域の下部から深さＤ５まで配されており、２つの半導体領域から構成されている。つまり、本実施形態においては信号電荷に対して障壁となるような半導体領域は複数の半導体領域から構成されている。

また、深さＤ４は光電変換素子のＮ型の半導体領域２１２の底面と等しい深さとなっている。このような構成によって、光電変換素子の半導体領域２１２よりも半導体基板深部にて生じた電荷は、図４（Ａ）および図４（Ｂ）においても等しい幅Ｗ４の第３の半導体領域４１５によって分離されうる。もし、Ｎ型の半導体領域２１２よりも浅い部分に第３の半導体領域４１５を設けた場合には、隣接する光電変換素子の分離を十分に行うことが難しくなってしまう。つまり、等しい幅の第３の半導体領域４１５を設ける場合には、その上面が光電変換素子の電荷蓄積部として機能するＮ型の半導体領域２１２の底面と等しいあるいは深い位置に設けることが好ましい。例えば、第１の半導体領域４１３および第２の半導体領域４１４が半導体基板深部方向にもう１つの半導体領域を含む構成にし、第３の半導体領域４１５の上面が深さＤ４よりも深い位置にある構成にしてもよい。なお、第１の半導体領域４１３の幅はＷ１、第２の半導体領域４１４の幅はＷ２、第３の半導体領域４１５の幅はＷ４であり、それらは第１の実施形態と同様にＷ１＞Ｗ２＞Ｗ４の関係である。

また、図５に本実施形態の変形例を示した。図５は図４と対応した光電変換装置の断面模式図であり、同様な機能を有する構成については同一の符号を付し説明を省略する。図５において図４と異なる構成は、第３の半導体領域５１５の幅Ｗ５である。図４において、第１〜３の半導体領域の幅は、Ｗ１＞Ｗ２＞Ｗ４の関係であったが、図５ではＷ１＞Ｗ５＞Ｗ２となっている。ここで、図５（Ａ）および図５（Ｂ）において、半導体基板深部において生じた電荷に対して等しい幅のポテンシャルバリアとなるような半導体領域が設けられている。よって、隣接する光電変換素子の間で偏って混入することを抑制することが可能となる。このように、第１および第２の半導体領域の幅と第３の半導体領域の幅の関係は任意に設定可能である。

（第３の実施形態）
本実施形態の光電変換装置を、図６を用いて説明する。図６は図１と対応した光電変換装置の断面模式図であり、同様な機能を有する構成については同一の符号を付し説明を省略する。

本実施形態と第１の実施形態とは、第１〜第３の半導体領域の構造が異なる。図６（Ａ）では、第２の半導体領域６１４が幅Ｗ２であり、深さＤ７まで配置されている。図６（Ｂ）では、第１の半導体領域６１３が幅Ｗ１で深さＤ６まで配置されている。ここで、幅Ｗ２で深さＤ７まで配された第３の半導体領域が第１の半導体領域６１３の下部にのみ配されている。言い換えると、図６（Ａ）において、第２の半導体領域６１４が第３の半導体領域６１５を含んで一体となっている。このような構成においても、光電変換素子２００ａの半導体基板１１９の深部にて生じた電荷が、隣接する光電変換素子の間で偏って混入することを抑制することが可能となる。

本実施形態では第２の半導体領域６１４が第３の半導体領域６１５を含んで一体となっている構成を示した。しかし、第３の半導体領域６１５の幅がＷ１と等しく、第１の半導体領域６１３が第３の半導体領域６１５を含んで一体となり、第２の半導体領域６１４の下部に第３の半導体領域が配される構成であってもよい。

（第４の実施形態）
本実施形態の光電変換装置を図７を用いて説明する。図７（Ａ）は図１（Ａ）と、図７（Ｂ）は図１（Ｂ）と対応した光電変換装置の断面模式図であり、図７（Ｃ）は図２（Ｂ）のＥＦ線に対応する光電変換装置の断面模式図である。図７において、図１と同様な機能を有する構成については同一の符号を付し説明を省略する。

本実施形態の光電変換装置はカラーフィルタを有する。本実施形態のカラーフィルタはベイヤー配列である。第１の光電変換素子２００ａの上部には赤のカラーフィルタ（Ｒ）が設けられる。第２の光電変換素子２００ｄおよび２００ｅ、第３の光電変換素子２００ｂおよび２００ｃの上部には緑のカラーフィルタ（Ｇ）が配される。第４の光電変換素子２００ｆおよび２００ｇの上部には青のカラーフィルタ（Ｂ）が設けられる。以下、２００ａ（Ｒ）、２００ｂ（Ｇ）、２００ｆ（Ｂ）等と記す。ここで、光電変換素子２００ａ（Ｒ）に入射する光は、波長が長いため半導体基板の深部にまで到達し、半導体基板の深部において電荷を発生させる。また、光電変換素子２００ｂ（Ｇ）や２００ｆ（Ｂ）に入射する光は、光電変換素子２００ａ（Ｒ）に入射する光に比べて波長が短く、半導体基板の浅い部分において電荷を発生させる。よって、本実施形態においては、光電変換素子２００ａ（Ｒ）に近接して設けられている半導体領域の基板深部の幅を等しくすることで、各光電変換素子へと混入する電荷のばらつきを低減している。

図７（Ａ）において、第２の素子分離領域２２１には、深さＤ８まで配された幅Ｗ２のＰ型の半導体領域７１４と、その下面から深さＤ９まで幅Ｗ３のＰ型の半導体領域７１５とが設けられている。図７（Ｂ）において、第１の素子分離領域２２０には、深さＤ８まで配された幅Ｗ１のＰ型の半導体領域７１３と、その下面から深さＤ９まで配された幅Ｗ３のＰ型の半導体領域７１５とが設けられている。そして、図７（Ｃ）においては、第１の素子分離領域２２０に、深さＤ９まで配された幅Ｗ１のＰ型の半導体領域７１６が設けられている。このように、少なくとも光電変換素子２００ａ（Ｒ）に近接した第１の素子分離領域２２０および第２の素子分離領域２２１には、等しい深さに等しい幅Ｗ３のＰ型の半導体領域７１６を配置する。このような構成によっても、信号電荷が隣接する光電変換素子へ混入する量を均一とすることが可能となる。

本実施形態の図７（Ｃ）の光電変換素子２００ａ（Ｒ）に近接しない第１の素子分離領域２２０については、以下のような構造であってもよい。例えば、幅Ｗ１の第１の半導体領域７１３を配置し、その下部に幅がＷ１よりも狭いＰ型の半導体領域を配置してもよい。また、幅Ｗ１の第１の半導体領域７１３を配置し、その下部にＰ型の半導体領域を配置しなくても良い。好ましくは、他の実施形態のように幅Ｗ３のＰ型の半導体領域を配置する構成である。

なお、幅Ｗ３が幅Ｗ２や幅Ｗ１よりも大きくてもよい。また、信号電荷に対して障壁となりうるＰ型の半導体領域は、複数の半導体領域によって構成されていてもよい。また、本実施形態においてはベイヤー配列のカラーフィルタを用いた構成を説明したが、カラーフィルタはベイヤー配列に限らず、また補色のカラーフィルタなどであってもよい。少なくとも、最も長い波長の光に対応したカラーフィルタが配された光電変換素子に近接して設けられている半導体領域の基板深部の幅を等しくすればよい。

（撮像システムへの応用）
本実施形態では、第１の実施形態から第４の実施形態までで説明してきた光電変換装置を撮像システムに適用した場合について、図８を用いて説明する。撮像システムとは、デジタルスチルカメラやデジタルビデオカメラや携帯電話用デジタルカメラである。

図８はデジタルスチルカメラの構成図である。被写体の光学像は、レンズ８０２等を含む光学系によって光電変換装置８０４の撮像面に結像される。レンズ８０２の外側には、レンズ８０２のプロテクト機能とメインスイッチを兼ねるバリア８０１が設けられうる。レンズ８０２には、それから出射される光の光量を調節するための絞り８０３が設けられうる。光電変換装置８０４から複数チャンネルで出力される撮像信号は、撮像信号処理回路８０５によって、各種の補正、クランプ等の処理が施される。撮像信号処理回路８０５から複数チャンネルで出力される撮像信号は、Ａ／Ｄ変換器８０６でアナログ−ディジタル変換される。Ａ／Ｄ変換器８０６から出力される画像データは、信号処理部（画像処理部）８０７によって各種の補正、データ圧縮などがなされる。光電変換装置８０４、撮像信号処理回路８０５、Ａ／Ｄ変換器８０６および信号処理部８０７は、タイミング発生部８０８が発生するタイミング信号にしたがって動作する。各ブロックは、全体制御・演算部８０９によって制御される。その他、画像データを一時的に記憶するためのメモリ部８１０、記録媒体への画像の記録又は読み出しのための記録媒体制御インターフェース部８１１を備える。記録媒体８１２は、半導体メモリ等を含んで構成され、着脱が可能である。さらに、外部コンピュータ等と通信するための外部インターフェース（Ｉ／Ｆ）部８１３を備えてもよい。ここで、８０５から８０８は、光電変換装置８０４と同一チップ上に形成されてもよい。

このようにして、本発明の光電変換装置は撮像システムに適用される。本発明の光電変換装置を用いることによって、画素間での信号電荷の混入量が均一化されるため、偏りがあった場合に比べて信号処理回路での画像処理が容易となる。よって、撮像システムの信号処理部などの構成を簡易なものにすることが可能となる。

以上、本発明のいくつかの実施形態について説明してきた。本発明は各実施形態に限定されるものではなく、適宜変更可能である。例えば、半導体領域の配置は説明してきた形態に限らず、複数の領域に分割しても、１つの領域にまとめて形成してもよい。電荷の極性、半導体領域の極性およびトランジスタの極性についても、適宜変更可能である。画素配列についても、行列状に限定されない。また、各実施形態の構成は適宜組み合わせることが可能である。

１００ 光電変換素子
１０１ 転送ＭＯＳトランジスタ
１０２ リセットＭＯＳトランジスタ
１０３ 増幅ＭＯＳトランジスタ
１０４ 浮遊拡散部
１０５ 選択ＭＯＳトランジスタ
１０６ 出力線
２００ 光電変換素子
２０１ 転送ＭＯＳトランジスタのゲート電極
２０２ リセットＭＯＳトランジスタのゲート電極
２０３ 増幅ＭＯＳトランジスタのゲート電極
２０４ 浮遊拡散部
２０５ 選択ＭＯＳトランジスタのゲート電極
２０６ 増幅ＭＯＳトランジスタのソース領域
２０７ 増幅ＭＯＳトランジスタのドレイン領域
２０８ 選択ＭＯＳトランジスタのソース領域
２０９ 半導体領域や半導体基板に電圧を供給するための半導体領域
１１３ 第１の半導体領域
１１４ 第２の半導体領域
１１５ 第３の半導体領域

Claims (7)

1. 第１の光電変換素子と、第１の方向において前記第１の光電変換素子に隣接する第２の光電変換素子と、前記第１の方向と直交する第２の方向において前記第１の光電変換素子に隣接する第３の光電変換素子と、前記第１の方向とは反対の方向において、前記第１の光電変換素子に隣接する第４の光電変換素子とを含む複数の光電変換素子と、
   複数の転送トランジスタと、複数の増幅トランジスタと、複数のリセットトランジスタとが半導体基板に配された光電変換装置において、
   前記複数の転送トランジスタの各々は、前記光電変換素子で生じた信号電荷を前記増幅トランジスタのゲートに転送するトランジスタであり、
   前記複数のリセットトランジスタの各々は前記増幅トランジスタの前記ゲートの前記信号電荷をリセットするトランジスタであり、
   前記第１の光電変換素子と前記第２の光電変換素子との間、および、前記第１の光電変換素子と前記第４の光電変換素子との間の各々に、前記第１の方向に第１の幅を持つ、前記信号電荷が少数キャリアとなる第１導電型の複数の第１の半導体領域の各々が配され、
   前記第１の光電変換素子と前記第３の光電変換素子との間に、前記第２の方向に、前記第１の幅より狭い第２の幅を持つ、前記第１導電型の第２の半導体領域が配され、
   前記複数の第１の半導体領域の各々の下部に、前記第１の方向に第３の幅を持つ、前記第１導電型の複数の第３の半導体領域の各々が配され、
   前記第２の半導体領域の下部に、前記第２の方向に前記第３の幅を持つ、前記第１導電型の第４の半導体領域が配され、
   前記リセットトランジスタが、前記複数の第１の半導体領域のうちの、前記第１の光電変換素子と前記第２の光電変換素子との間の前記第１の半導体領域の上部に配され、前記増幅トランジスタが前記複数の第１の半導体領域のうちの、前記第２の光電変換素子と前記第４の光電変換素子との間の前記第１の半導体領域の上部に配されていることを特徴とする光電変換装置。
2. 前記複数の第１の半導体領域の各々と、前記第２の半導体領域と、前記複数の第３の半導体領域の各々と、前記第４の半導体領域は、前記信号電荷に対してポテンシャルバリアとして機能することを特徴とする請求項１に記載の光電変換装置。
3. 前記複数の光電変換素子の各々は、前記第１導電型とは逆導電型である第２導電型の半導体領域を有し、
   前記複数の第３の半導体領域の各々の上面は、前記第２導電型の半導体領域の底面と等しいかあるいは深い位置に配されていることを特徴とする請求項１あるいは２に記載の光電変換装置。
4. 前記複数の第１の半導体領域の各々と前記第２の半導体領域とが互いに等しい深さまで配されていることを特徴とする請求項１乃至３のいずれか１項に記載の光電変換装置。
5. 前記複数の第１の半導体領域あるいは前記第２の半導体領域の上部に、絶縁体を含む素子分離構造が設けられていることを特徴とする請求項１乃至４のいずれか１項に記載の光電変換装置。
6. 前記複数の光電変換素子の上部にカラーフィルタが配されたことを特徴とする請求項１乃至５のいずれか１項に記載の光電変換装置。
7. 請求項１乃至６のいずれか１項に記載の光電変換装置と、
   前記光電変換装置から出力される信号を処理する信号処理部とを有する撮像システム。

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