JP6548391B2 - 光電変換装置および撮像システム - Google Patents

Description

本発明は、光電変換装置および撮像システムに関する。

特許文献１には、光電変換によって発生した電荷の量に応じた電流信号を出力する画素（１０１）を有する光電変換装置が開示されている（特許文献１の図２）。各画素（１０１）は、フォトダイオード（２０１）と、差動増幅回路とを有する。差動増幅回路は、第１入力トランジスタ（２０２）と第２入力トランジスタ（２０３）とを有する。第１入力トランジスタ（２０２）のゲートには、フォトダイオード（２０１）で発生した電荷が転送されるノード（２０８）が接続されている。第２入力トランジスタ（２０３）には、リセット電圧供給線（ＶＲＥＳ）が接続されている。第１入力トランジスタ（２０２）のソースは、抵抗（Ｒ１）を介して第１選択トランジスタ（２０６）のドレインに接続され、第２入力トランジスタ（２０３）のソースは、抵抗（Ｒ２）を介して第１選択トランジスタ（２０６）のドレインに接続されている。第２入力トランジスタ（２０３）のドレインは、第２選択トランジスタ（２０７）を介して出力ノード（ＯＵＴ）に接続されていて、光電変換によって発生した電荷の量に応じた電流信号は、出力ノード（ＯＵＴ）から出力される。特許文献１に記載された光電変換装置では、画素（１０１）の出力ノード（ＯＵＴ）から出力される電流信号に基づいて、光電変換によって発生した電荷の量に応じたデジタル信号が生成される。

特開２０１３−１４６０４５号公報

特許文献１に記載された光電変換装置は、各画素に差動増幅回路が組み込まれているので、各画素の回路規模が大きくなり、多画素化には不利である。

本発明は、画素の回路構成の単純化および多画素化に有利な光電変換装置を提供することを目的とする。

本発明の第１の側面は、光電変換装置に係り、前記光電変換装置は、画素に含まれる光電変換素子と、前記画素に含まれ、ゲート、第１主電極および第２主電極を有し、前記光電変換素子で発生した電荷に応じた電圧が前記ゲートに供給されるトランジスタと、前記トランジスタの前記第１主電極に接続される制御線と、前記トランジスタの前記第２主電極に接続される読出部と、前記制御線の電圧を変化させる電圧制御部と、前記トランジスタの前記第１主電極と前記制御線との間の経路に設けられた選択トランジスタと、を備え、前記読出部は、前記画素が選択され前記電圧制御部が前記制御線の電圧を変化させている状態で前記トランジスタの前記第２主電極を通して流れる電流に基づいて、前記トランジスタの前記ゲートの電圧に対応するデジタル信号を生成する。

本発明によれば、画素の回路構成の単純化および多画素化に有利な光電変換装置が提供される。

第１実施形態の光電変換装置の構成を示す図。 第１実施形態の画素アレイおよび電圧制御部の構成例を示す図。 読出部の比較部の構成例を示す図。 第１実施形態における第１行のある列の画素の信号の読出動作を示す図。 第２実施形態の光電変換装置の構成を示す図。 第３実施形態の光電変換装置の構成を示す図。 第４実施形態における第１行のある列の画素の信号の読出動作を示す図。 例示的な実施形態の撮像システムの構成を示す図。 第５実施形態の光電変換装置の電圧制御部の構成を示す図。 第５実施形態における第１行のある列の画素の信号の読出動作を示す図。 第６実施形態の光電変換装置の構成を示す図。 第６実施形態の光電変換装置の読出動作を説明する図。 第７実施形態の光電変換装置の比較部の構成を示す図。 第７実施形態における第１行のある列の画素の信号の読出動作を示す図。 第８実施形態の光電変換装置の比較部の構成を示す図。 第８実施形態における第１行のある列の画素の信号の読出動作を示す図。 第９実施形態の光電変換装置の比較部の構成を示す図。 第９実施形態における第１行のある列の画素の信号の読出動作を示す図。 第１０実施形態の光電変換装置の比較部の構成を示す図。 第１０実施形態における第１行のある列の画素の信号の読出動作を示す図。

以下、添付図面を参照しながら本発明をその例示的な実施形態を通して説明する。

図１には、本発明の第１実施形態の光電変換装置１００の構成が示されている。光電変換装置１００は、究極的には、少なくとも１つの画素１１２を有する装置として観念されうるが、典型的には、複数の画素１１２が１次元または２次元に配列された画素アレイ１１０を有する固体撮像装置として構成されうる。図１に示された例では、複数の画素１１２は、複数の行および複数の列を構成するように、即ち２次元状に配列されている。

光電変換装置１００は、画素１１２に対して制御線ＶＬを介して制御電圧Ｖ＿ＶＬを供給する電圧制御部１３０と、画素１１２からセンシング線ＳＬを介して信号を読み出す読出部１２０とを備えている。ここで、画素アレイ１１０の各列に対して、１つの電圧制御部１３０および１つの読出部１２０が設けられうる。

光電変換装置１００は、更に、信号の読出対象の画素１１２を選択するための垂直走査部（垂直選択部）１５０および水平走査部（水平選択部）１４０を含む。垂直走査部１５０は、画素アレイ１１０における複数の行のうち読出対象の行を選択し、選択された行の画素１１２の信号がセンシング線ＳＬを介して読出部１２０によって読み出される。水平走査部１４０は、読出部１２０によって読み出された複数の列の画素１１２のデジタル信号のうち読出対象の列の画素１１２を選択し、当該画素１１２の信号を出力信号線１６０に出力させる。つまり、水平走査部１４０は、画素アレイ１１０における複数の列のうち読出対象の列を選択する。

電圧制御部１３０は、制御線ＶＬの電圧Ｖ＿ＶＬを変化させる。垂直走査部１５０によって選択された行の各画素１１２は、光電変換によって発生した電荷の量に応じた電圧まで制御線ＶＬの電圧Ｖ＿ＶＬが変化した時点でセンシング線ＳＬに電流経路を形成し、画素電流Ｉｐｉｘを流す。読出部１２０は、画素電流Ｉｐｉｘに基づいて、光電変換によって発生した電荷の量に応じたデジタル信号を発生する。

読出部１２０は、比較部１２２と、カウンタ１２４と、メモリ１２６とを含む。比較部１２２は、画素電流Ｉｐｉｘの値が参照電流Ｉｒｅｆの値（閾値）を超えたことを検知する。カウンタ１２４は、所定のタイミングでカウント動作を開始する。メモリ１２６は、比較部１２２の比較結果信号ｃｏｍｐ１、ｃｏｍｐ２、ｃｏｍｐ３の遷移に応じて、カウンタ１２４のカウント値を画素１１２の信号に対応するデジタル信号として保持する。ここで、比較結果信号ｃｏｍｐ１、ｃｏｍｐ２、ｃｏｍｐ３における「１」、「２」、「３」は、画素アレイ１１０の複数の列にそれぞれ対応する複数の比較部１２２の比較結果信号ｃｏｍｐを相互に区別するための識別子である。

図２には、画素アレイ１１０および電圧制御部１３０の構成例が示されている。図３には、読出部１２０の比較部１２２の構成例が示されている。図１−３を参照しながら光電変換装置１００の構成および動作を更に詳細に説明する。

各画素１１２は、フォトダイオードなどの光電変換素子ＰＤと、光電変換素子ＰＤで発生した電荷に応じた電圧がゲートに供給されるトランジスタ（読出トランジスタ）Ｍ３とを基本構成要素として含む。各画素１１２は、トランジスタＭ３のゲートが接続された電荷電圧変換部（フローティングディフュージョン）ＦＤと、光電変換素子ＰＤで発生した電荷を電荷電圧変換部ＦＤに転送する転送トランジスタＭ１とを含みうる。各画素１１２は、更に、電荷電圧変換部の電圧ＦＤをリセットするリセットトランジスタＭ２を含みうる。各画素１１２は、更に、選択トランジスタＭ４を含みうる。選択トランジスタＭ４は、トランジスタＭ３と制御線ＶＬとの間の経路、または、トランジスタＭ３とセンシング線ＳＬとの間の経路に設けられうる。

転送トランジスタＭ１は、垂直走査部１５０によって転送信号ΦＴ（ΦＴ１、ΦＴ２、ΦＴ３）が活性化されることによってオンし、光電変換素子ＰＤの電荷を電荷電圧変換部ＦＤに転送する。ここで、転送信号ΦＴ１、ΦＴ２、ΦＴ３における「１」、「２」、「３」は、画素アレイ１１０の複数の行に対する転送信号ΦＴを相互に区別するための識別子である。リセットトランジスタＭ２は、リセット信号ΦＲ（ΦＲ１、ΦＲ２、ΦＲ３）が活性化されることによってオンし、電荷電圧変換部ＦＤの電圧をリセット電圧線ＶＲの電圧に応じたリセット電圧にリセットする。ここで、リセット信号ΦＲ１、ΦＲ２、ΦＲ３における「１」、「２」、「３」は、画素アレイ１１０の複数の行に対するリセット信号ΦＲを相互に区別するための識別子である。選択トランジスタＭ４は、選択信号ＳＥＬ（ＳＥＬ１、ＳＥＬ２、ＳＥＬ３）が活性化されることによってオンし、その選択信号ＳＥＬが接続された画素１１２を選択状態にする。ここで、選択信号ＳＥＬ１、ＳＥＬ２、ＳＥＬ３における「１」、「２」、「３」は、画素アレイ１１０の複数の行に対する選択信号ＳＥＬを相互に区別するための識別子である。

ここで、本発明の第１実施形態における画素１１２には、特許文献１に記載された光電変換装置のような差動増幅回路が設けられていない。したがって、本発明の第１実施形態における画素１１２は、特許文献１に記載された画素と比較して回路規模が小さく、多画素化に有利である。

制御線ＶＬの電圧Ｖ＿ＶＬは、電圧制御部１３０によって制御される。本実施形態において、電圧制御部１３０は、トランジスタＭ３のゲートとトランジスタＭ３のソース（第１主電極）との間の電圧が大きくなる方向、即ちトランジスタＭ３がオフ状態からオン状態になる方向に制御線ＶＬの電圧を制御する。換言すると、第１実施形態では、電圧制御部１３０は、制御線ＶＬの電圧Ｖ＿ＶＬの電圧を降下させる。

電圧制御部１３０は、容量１３２と、スイッチ１３６と、電流源１３４とを含む。容量１３２は、制御線ＶＬに接続される第１端子１３７と、所定電圧（この例では接地電圧）に接続される第２端子１３８とを有する。スイッチ１３６は、容量１３２の第１端子１３７と第１電圧ＶＲＶＬが印加される第１電圧線との間の経路に設けられている。そして、スイッチ１３６は、リセット信号ΦＲＶＬが活性化されたことに応じて容量１３２の第１端子１３７の電圧および制御線ＶＬの電圧Ｖ＿ＶＬを第１電圧ＶＲＶＬに応じた電圧に設定する。電流源１３４は、容量１３２の第１端子１３７（および制御線ＶＬ）と第２電圧（この例では接地電圧）が印加される第２電圧線（この例では接地電圧線）との間に設けられる。リセット信号ΦＲＶＬが非活性化されると、容量１３２に蓄積された電荷が電流源１３４を介して電流値Ｉｓで放電され、これによって制御線ＶＬの電圧Ｖ＿ＶＬは線形的に降下する。

比較部１２２は、画素１１２のトランジスタＭ３のドレイン（第２主電極）を通して流れる電流Ｉｐｉｘが参照電流Ｉｒｅｆの値（閾値）を超えたことを検知する。比較部１２２は、例えば、カレントミラーを構成するＰＭＯＳトランジスタなどのトランジスタＭ５、Ｍ６と、参照電流Ｉｒｅｆを流す電流源１０８とを含む。また、比較部１２２は、トランジスタＭ６のドレインと電流源１０８との間のノードに入力が接続されたインバータ（反転アンプ）１０９を含む。電流源１０８が流す参照電流Ｉｒｅｆは、比較部１２２における比較の基準（閾値）を定める。トランジスタ（第２のトランジスタ）Ｍ５のゲートは、トランジスタＭ５のドレイン、センシング線ＳＬおよびトランジスタ（第３のトランジスタ）Ｍ６のゲートに接続されている。インバータ（反転アンプ）１０９は、比較結果信号ｃｏｍｐを出力する。メモリ１２６は、比較部１２２の比較結果信号ｃｏｍｐ１、ｃｏｍｐ２、ｃｏｍｐ３の遷移に応じて、カウンタ１２４のカウント値を画素１１２の信号に対応するデジタル信号として保持する。インバータ１０９は、出力回路の一例であり、ソース接地アンプ等の他の反転アンプで置き換えられてもよい。

つまり、読出部１２０は、画素１１２のトランジスタＭ３のドレイン（第２主電極）を通して流れる画素電流Ｉｐｉｘの値が参照電流Ｉｒｅｆ（閾値）を超えるタイミングに応じて、画素１１２の電荷電圧変換部ＦＤの電圧に対応するデジタル信号を生成する。

図４には、第１実施形態における第１行のある列の画素１１２の信号の読出動作が示されている。この読出動作は、ノイズレベルの読出動作Ｎ＿ＡＤと、光信号レベルの読出動作Ｓ＿ＡＤとを含んでいる。ノイズレベルの読出動作Ｎ＿ＡＤは、電荷電圧変換部ＦＤをリセットした直後に電荷電圧変換部ＦＤの電圧に応じた信号をデジタル信号として読み出す動作である。光信号レベルの読出動作Ｓ＿ＡＤは、電荷電圧変換部ＦＤに光電変換素子ＰＤの電荷を転送した後に、電荷電圧変換部ＦＤの電圧に応じた信号をデジタル信号として読み出す動作である。

まず、リセット信号ΦＲ１が所定時間だけ活性化されることによってリセットトランジスタＭ２がオンし、電荷電圧変換部ＦＤの電圧がリセットトランジスタＭ２を通してリセット電圧ＶＲに応じたリセット電圧にリセットされる。電荷電圧変換部ＦＤの電圧のリセットは、リセット信号ΦＲ１の非活性化によって終了する。電荷電圧変換部ＦＤの電圧のリセットと並行して、リセット信号ΦＲＶＬが所定時間だけ活性化されることによって、スイッチ１３６がオンし、制御線ＶＬの電圧Ｖ＿ＶＬがスイッチ１３６を通してリセット電圧ＶＲＶＬに応じた電圧にリセットされる。制御線ＶＬに接続された容量１３２の第１端子の電圧も、同じくリセット電圧ＶＲＶＬに応じた電圧にリセットされる。制御線ＶＬの電圧Ｖ＿ＶＬのリセットは、リセット信号ΦＲＶＬの非活性化によって終了する。ここで、リセット電圧ＶＲＶＬ（第１電圧線の電圧）は、スイッチ１３６がオンすることによって制御線ＶＬに設定される電圧が画素１１２のトランジスタＭ３をオンさせない電圧であるように決定されている。

リセット信号ΦＲＶＬの非活性化によってノイズレベルの読出動作Ｎ＿ＡＤが開始される。リセット信号ΦＲＶＬの非活性化によって容量１３２に蓄積されていた電荷が電流源１３４によって電流値Ｉｓで放電され、制御線ＶＬの電圧Ｖ＿ＶＬが線形的に降下する。制御線ＶＬの電圧Ｖ＿ＶＬが線形的に降下する期間が期間Ａとして示されている。また、リセット信号ΦＲＶＬの非活性化に応じて、カウンタ１２４によるカウント動作が開始される。カウント動作は、図４において、”ｃｏｕｎｔ”として示されている。

期間Ａは、読出対象の行の画素１１２のトランジスタＭ３のゲートとソースとの間の電圧がトランジスタＭ３の閾値を超える電圧まで制御線ＶＬの電圧Ｖ＿ＶＬが降下することによって終了し、期間Ｂに移行する。電圧Ｖ＿ＶＬは、期間Ａにおいて線形的に変化し、期間Ｂにおいて非線形的に変化する。読出対象の行の画素１１２のトランジスタＭ３のゲートとソースとの間の電圧がトランジスタＭ３の閾値を超える電圧まで制御線ＶＬの電圧Ｖ＿ＶＬが降下すると、トランジスタＭ３がオンして、画素電流Ｉｐｉｘが流れ始める。画素電流Ｉｐｉｘは、トランジスタＭ３および選択トランジスタＭ４を介して制御線ＶＬに流れる。制御線ＶＬを流れることができる電流の値は、電流源１３４によって電流値Ｉｓに制限される。よって、画素電流Ｉｐｉｘが流れることによって容量１３２からの放電電流が小さくなり、そのため、制御線ＶＬの電圧Ｖ＿ＶＬの降下が非線形に変化する。

画素電流Ｉｐｉｘが流れ始めた後、画素電流Ｉｐｉｘの値が参照電流Ｉｒｅｆの値（閾値）を超えると、それが読出部１２０の比較部１２２によって検知される。つまり、比較結果信号ｃｏｍｐが活性化（反転）され、それに応じてカウンタ１２４によるカウント値が、ノイズレベルを示すデジタル信号として、メモリ１２６のノイズレベル保持用のメモリによって保持される。即ち、読出部１２０は、容量１３２の充電後にスイッチ１３６がオフされたタイミングから画素１１２のトランジスタＭ３のドレインを通して流れる画素電流Ｉｐｉｘの値が参照電流Ｉｒｅｆの値を超えるタイミングまでの時間に応じてデジタル信号を発生する。

リセット信号ΦＲＶＬの非活性化から十分な時間が経過した後にノイズレベルの読出動作Ｎ＿ＡＤが終了する。その後、転送信号ΦＴ１が所定時間だけ活性化され、また、リセット信号ΦＲＶＬが所定時間だけ活性化される。リセット信号ΦＲＶＬの活性化によって期間Ｂが終了する。転送信号ΦＴ１が活性化されることによって光電変換素子ＰＤの電荷が電荷電圧変換部ＦＤに転送され、これにより電荷電圧変換部ＦＤの電圧が変化する。リセット信号ΦＲＶＬが所定時間だけ活性化されることによって、スイッチ１３６がオンし、制御線ＶＬの電圧Ｖ＿ＶＬがスイッチ１３６を通してリセット電圧ＶＲＶＬに応じた電圧にリセットされる。制御線ＶＬの電圧Ｖ＿ＶＬのリセットは、リセット信号ΦＲＶＬの非活性化によって終了する。

リセット信号ΦＲＶＬの非活性化によって光信号レベルの読出動作Ｓ＿ＡＤが開始される。リセット信号ΦＲＶＬの非活性化によって容量１３２に蓄積されていた電荷が電流源１３４によって電流値Ｉｓで放電され、制御線ＶＬの電圧Ｖ＿ＶＬが線形的に降下する。以降の動作は、基本的には、ノイズレベルの読出動作Ｎ＿ＡＤと同様であるが、読出時間は、読出動作Ｎ＿ＡＤよりも長く確保される。

読出対象の行の画素１１２のトランジスタＭ３のゲートとソースとの間の電圧がトランジスタＭ３の閾値を超える電圧まで制御線ＶＬの電圧Ｖ＿ＶＬが降下すると、トランジスタＭ３がオンして画素電流Ｉｐｉｘが流れ始める。画素電流Ｉｐｉｘが流れ始めた後、画素電流Ｉｐｉｘの値が参照電流Ｉｒｅｆの値（閾値）を超えると、それが読出部１２０の比較部１２２によって検知される。つまり、比較結果信号ｃｏｍｐが活性化（反転）され、それに応じてカウンタ１２４によるカウント値が、光信号レベルを示すデジタル信号として、メモリ１２６の光信号レベル保持用のメモリによって保持される。即ち、読出部１２０は、容量１３２の充電後にスイッチ１３６がオフされたタイミングから画素１１２のトランジスタＭ３のドレインを通して流れる画素電流Ｉｐｉｘの値が参照電流Ｉｒｅｆの値を超えるタイミングまでの時間に応じてデジタル信号を発生する。

メモリ１２６によって保持されたノイズレベルを示すデジタル信号および光信号レベルを示すデジタル信号は、水平走査部１４０からの指令に応じて出力信号線１６０に出力される。ノイズレベルを示すデジタル信号および光信号レベルを示すデジタル信号は、それらの双方が光電変換装置１００から出力されてもよいし、それらの差分が光電変換装置１００から出力されてもよい。

なお、容量１３２は、制御線ＶＬに付加的に設けるものに限らず、制御線ＶＬに付随する寄生容量のみでもよい。

ここで、第１実施形態の光電変換装置１００の特徴を、ＡＤ変換器を有する一般的な光電変換装置との比較において説明する。一般的な光電変換装置では、画素の信号は、画素に設けられた増幅トランジスタを介して列信号線に電圧信号の形態で出力され、これが列アンプによって増幅され、その後、ＡＤ変換器によってデジタル信号に変換される。このような方式では、列信号線の電圧がセトリングし、更に画素アレイ１１０の各列に設けられた列アンプの出力もセトリングした後に、ＡＤ変換器によるＡＤ変換を開始する必要がある。

一方、第１実施形態の光電変換装置１００は、電荷電圧変換部ＦＤの電圧に対応する信号をデジタル信号として出力するという点では広義のＡＤ変換を行っている。しかし、第１実施形態の光電変換装置１００は、電荷電圧変換部ＦＤの電圧をアナログ電圧信号として読み出した後にそれをデジタル信号に変換するものではない。第１実施形態の光電変換装置１００では、制御線ＶＬの電圧Ｖ＿ＶＬの降下を開始するとともに、広義のＡＤ変換が開始される。つまり、第１実施形態の光電変換装置１００では、信号線の電圧のセトリングを待つ必要はない。よって、第１実施形態の光電変換装置１００は、画素１１２から高速に信号を読み出すために有利である。

図５には、本発明の第２実施形態の光電変換装置１００における画素アレイ１１０および電圧制御部１３０の構成例が示されている。第２実施形態として言及しない事項は、第１実施形態に従いうる。第２実施形態では、選択トランジスタＭ４が取り除かれている。第２実施形態では、電荷電圧変換部ＦＤに設定するリセット電圧によって画素１１２が選択される。具体的には、選択対象の行の画素１１２の電荷電圧変換部ＦＤの電圧は、信号の読み出しが可能な第１電圧にリセットされる。一方、非選択対象の行の画素１１２の電荷電圧変換部ＦＤの電圧は、第１電圧より低く、かつ、電圧制御部１３０による制御線ＶＬの電圧の掃引範囲の下限よりも低い第２電圧にリセットされる。

図６には、本発明の第３実施形態の光電変換装置１００’の構成が示されている。第３実施形態として言及しない事項は、第１または第２実施形態に従いうる。第３実施形態は、読出部１２０の構成が第１または第２実施形態と異なり、カウンタ１２８が列ごとに設けられている。即ち、読出部１２０は、画素アレイ１１０の１つの列について、１つの比較部１２２と、１つのカウンタ１２８と、１つのメモリ１２６とを含む。カウンタ１２８は、それに対応する比較部１２２からの比較結果信号ｃｏｍｐが遷移することによってカウント動作を停止し、メモリ１２６は、それに対応するカウンタ１２８によるカウント値を保持する。

図７には、本発明の第４実施形態における第１行のある列の画素１１２の信号の読出動作が示されている。第４実施形態として言及しない事項は、第１ないし第３実施形態に従いうる。第４実施形態は、電圧制御部１３０は、可変電圧源を含み、該可変電圧源によって制御線ＶＬの電圧ＶＬ＿Ｖを制御する。具体的には、電圧制御部１３０は、リセット信号ΦＲＶＬの非活性化に応答して制御線ＶＬの電圧ＶＬ＿Ｖを線形的に降下させる。トランジスタＭ３を流れる電流Ｉｐｉｘは、トランジスタＭ３がオン状態になり始めるとともに電流が流れ始め、制御線ＶＬの電圧ＶＬ＿Ｖの変化が変化を停止するまで増大する。このように、制御線ＶＬの電圧ＶＬ＿Ｖを線形的に変化させるための電圧制御部１３０の一例としては、ボルテージフォロワ等のバッファが考えられる。例えば、図２において、定電流源と容量１３２の第１端子１３７が接続されたノードの電圧を、ボルテージフォロワを介して制御線ＶＬに供給する。

なお、トランジスタＭ３がオン状態からオフ状態になる方向に制御線ＶＬの電圧を制御してもよい。このように、トランジスタＭ３がオン状態からオフ状態になる方向に制御線ＶＬの電圧を制御した場合に、画素電流Ｉｐｉｘの値が参照電流Ｉｒｅｆの値よりも小さくなることも、画素電流Ｉｐｉｘが閾値を超えたと表現することができる。

また、上記各実施形態において、複数の画素でトランジスタＭ３を共有する構成にしてもよい。すなわち、複数の光電変換素子が、互いに異なる転送トランジスタを介して、共通のフローティングディフュージョンに接続されるように構成してもよい。

図９（ａ）を参照しながら本発明の第５実施形態の光電変換装置を説明する。第５実施形態は、電圧制御部１３０が電圧制御部２３０で置き換えられている点で第１ないし第４実施形態と異なる。第５実施形態として言及しない事項は、第１ないし第４実施形態に従いうる。

電圧制御部２３０は、制御線ＶＬの電圧Ｖ＿ＶＬを変化させる。電圧制御部２３０は、可変容量２３２と、スイッチ１３６と、可変電流源２３４とを含む。可変容量２３２と可変電流源２３４とによってゲイン制御部２４０が構成されている。ゲイン制御部２４０は、不図示の制御信号に応じて、可変容量２３２の容量値および電流値Ｉｓを決定することができる。

可変容量２３２の容量値を大きくすると、期間Ａにおける制御線ＶＬの電圧Ｖ＿ＶＬの変化（傾き）を小さくすることができる。可変容量２３２の容量値を小さくすると、期間Ａにおける制御線ＶＬの電圧Ｖ＿ＶＬの変化（傾き）を大きくすることができる。また、電流値Ｉｓを大きくすると、図４の期間Ａにおいて、可変容量２３２からの放電電流が増加するため、制御線ＶＬの電圧Ｖ＿ＶＬの変化（傾き）を大きくすることができる。電流値Ｉｓを小さくすると、期間Ａにおける制御線ＶＬの電圧Ｖ＿ＶＬの変化（傾き）を小さくすることができる。

以上のように、ゲイン制御部２４０によって、期間Ａにおける制御線ＶＬの電圧Ｖ＿ＶＬの変化（傾き）を変更することができる。これによって、以降で説明するように、ＡＤ変換ゲイン（読出部１２０による読出のゲイン）を切替えることができる。この例では、可変容量２３２の容量値および可変電流源２３４の電流値Ｉｓの双方を可変としているが、いずれか一方ののみを可変とすることによってもＡＤ変換ゲインを変更することができる。

図１０を参照しながら第５実施形態の光電変換装置におけるＡＤ変換ゲインの切り替えについて説明する。図１０には、３通りのＡＤ変換ゲインＧ１、Ｇ２、Ｇ３が示されている。ここでは、図４と同じＡＤ変換ゲインをＧ２とし、ゲインＧ２よりも制御線ＶＬの傾きを大きくした場合をゲインＧ１、小さくした場合をゲインＧ３として示されている。前述のように、可変容量２３２の容量値および電流値Ｉｓの少なくとも一方を変更することによってＡＤ変換ゲインを決定することができる。電荷電圧変換部ＦＤにおけるリセット電圧、転送信号ΦＴの活性化によって光電変換素子ＰＤから電荷電圧変換部ＦＤに転送される電荷量は、すべてのＡＤ変換ゲインにおいて同じである。

まず、リセット信号ΦＲ１が所定時間だけ活性化されることによってリセットトランジスタＭ２がオンし、電荷電圧変換部ＦＤの電圧がリセットトランジスタＭ２を通してリセット電圧ＶＲに応じたリセット電圧にリセットされる。電荷電圧変換部ＦＤの電圧のリセットは、リセット信号ΦＲ１の非活性化によって終了する。電荷電圧変換部ＦＤの電圧のリセットと並行して、リセット信号ΦＲＶＬが所定時間だけ活性化されることによって、スイッチ１３６がオンし、制御線ＶＬの電圧Ｖ＿ＶＬがスイッチ１３６を通してリセット電圧ＶＲＶＬに応じた電圧にリセットされる。制御線ＶＬに接続された可変容量２３２の第１端子１３７の電圧も、同じくリセット電圧ＶＲＶＬに応じた電圧にリセットされる。制御線ＶＬの電圧Ｖ＿ＶＬのリセットは、リセット信号ΦＲＶＬの非活性化によって終了する。ここで、リセット電圧ＶＲＶＬ（第１電圧線の電圧）は、スイッチ１３６がオンすることによって制御線ＶＬに設定される電圧が画素１１２のトランジスタＭ３をオンさせない電圧であるように決定されている。

リセット信号ΦＲＶＬの非活性化によってノイズレベルの読出動作Ｎ＿ＡＤが開始され、ＡＤ変換ゲインＧ１、Ｇ２、Ｇ３の設定に応じた傾きで制御線ＶＬの電圧Ｖ＿ＶＬが降下する。ＡＤ変換ゲインＧ１、Ｇ２、Ｇ３のいずれが選択されている場合においても電荷電圧変換部ＦＤの電圧は同じであるため、制御線ＶＬの電圧Ｖ＿ＶＬが電圧ＶＬ＿Ｎになった時点で、トランジスタＭ３がオンし、画素電流Ｉｐｉｘが流れ始める。ＡＤ変換ゲインＧ１の傾きが最も大きいため、最も早い時刻で画素電流Ｉｐｉｘが流れ始め、最も傾きの小さいＡＤ変換ゲインＧ３の場合、最も遅い時刻で画素電流Ｉｐｉｘが流れ始める。Ｉｐｉｘ＠Ｇ１、ｃｏｍｐ＠Ｇ１、ｃｏｕｎｔ＠Ｇ１は、ＡＤ変換ゲインがＧ１である場合のＩｐｉｘ、ｃｏｍｐ、ｃｏｕｎｔを示す。同様に、Ｉｐｉｘ＠Ｇ２、ｃｏｍｐ＠Ｇ２、ｃｏｕｎｔ＠Ｇ２は、ＡＤ変換ゲインがＧ２である場合のＩｐｉｘ、ｃｏｍｐ、ｃｏｕｎｔを示す。同様に、Ｉｐｉｘ＠Ｇ３、ｃｏｍｐ＠Ｇ３、ｃｏｕｎｔ＠Ｇ３は、ＡＤ変換ゲインがＧ３である場合のＩｐｉｘ、ｃｏｍｐ、ｃｏｕｎｔを示す。

光信号レベルの読出動作Ｓ＿ＡＤにおいても、同様に、制御線ＶＬの電圧Ｖ＿ＶＬがＶＬ＿Ｓになった時点で、画素電流Ｉｐｉｘが流れ始める。この場合も、ＡＤ変換ゲインＧ１の場合、画素電流Ｉｐｉｘが流れ始める時刻が最も早く、ＡＤ変換ゲインＧ３の場合に最も遅い。各時刻及び各ゲインにおいて画素Ｉｐｉｘの値が参照電流Ｉｒｅｆの値を超えるタイミングで、比較結果信号ｃｏｍｐが反転し、その時点のカウント値であるデジタル信号がメモリ１２６に保持される。

ＡＤ変換ゲインがＧ１である場合が最も早い時刻でカウント値を保持するということは、ＡＤ変換ゲインがＧ１である場合のデジタル信号の値が最も小さいことを意味する。また、ＡＤ変換ゲインがＧ３である場合が最も遅い時刻でカウント値を保持することは、ＡＤ変換ゲインがＧ３である場合のデジタル信号の値が最も大きいことを意味する。ＡＤ変換ゲインを（デジタル信号の値）／（電荷電圧変換部における電圧レベル）と定義すると、ＡＤ変換ゲインと制御線ＶＬの電圧Ｖ＿ＢＬの傾きは、以下の関係となる。

Ｇ１（ゲイン：小、傾き：大）＜Ｇ２（ゲイン：中、傾き：中）＜Ｇ３（ゲイン：大、傾き：小）
つまり、ゲイン制御部２４０によって、読出部１２０によるＡＤ変換のゲインを切り替える機能が提供される。

図９（ｂ）には、ゲイン制御部２４０の具体的な構成例が示されている。図９（ｂ）に示された例では、可変容量２３２は、複数のユニットの並列接続で構成され、各ユニットは、容量および選択スイッチの直列接続で構成されている。選択スイッチの状態（オン、オフ）を制御することによって可変容量２３２の容量値を決定することができる。つまり、選択スイッチの状態（オン、オフ）を制御することによって、複数の容量のうち制御線ＶＬの電圧制御のために使用される容量を選択することができる。

各ユニットの容量が、ＭＯＳ型キャパシタのように、シリコン拡散層を利用したデバイスで構成される場合、容量の２つの電極２３７および２３８のいずれかに拡散層−ウエル間の寄生容量が生じる。各容量をスイッチと制御線ＶＬとの間に配置した場合、スイッチのオンオフに関わらず、全ての容量の寄生容量が常に制御線ＶＬに対して付加されてしまう。この場合、ゲイン制御部２４０においてＡＤ変換ゲインを設定する際に所望のゲインが得られない可能性がある。そこで、図９（ｂ）に示された例のように、スイッチを容量と制御線ＶＬとの間に挿入することで、オフしているスイッチが接続されている容量の寄生容量も制御線ＶＬから切り離される。したがって、このような構成によれば、寄生容量による誤差成分を小さくし、より正確なＡＤ変換ゲインの設定が可能になる。

図１１を参照しながら本発明の第６実施形態の光電変換装置を説明する。なお、図１１では、簡略化のために、代表的に、１つの列のための比較部１２２および電圧制御部３３０と、当該列の１つの画素１１２が示されている。第６実施形態では、電圧制御部１３０が電圧制御部３３０で置き換えられている。

電圧制御部３３０は、容量１３２の第２電極１３８が第３電圧線（この例では、電源電圧ＶＤＤを供給する電源電圧線）に接続されている点で、電圧制御部１３０と異なる。ここで、第３電圧線の電圧は、比較部１２２のトランジスタＭ５およびＭ６のソースに供給される電源電圧ＶＤＤと同じである。図１１に示された電圧制御部３３０は、ＡＤ変換ゲインを変更する機能を有しないが、第５実施形態のように、ＡＤ変換ゲインを変更する機能を有してもよい。

図１２（ａ）には、比較例として、第１ないし第５実施形態のように容量１３２の第２電極１３８が第２電圧線（接地電圧線）に接続された構成における動作が示されている。図１２（ｂ）には、第６実施形態、即ち、第２電極１３８を第３電圧線（この例では、電源電圧ＶＤＤを供給する電源電圧線）に接続された構成における動作が示されている。

Ｉｃａｐは容量１３２から流れる電流、Ｉｒｅｓはスイッチ１３６を流れる電流を示している。Ｉｃａｐは容量１３２の第２電極１３８から第１電極１３７へ流れる方向を正の電流とする。ノイズレベルの読出動作Ｎ＿ＡＤにおける波形の基本的な動作は光信号レベルの読出動作Ｓ＿ＡＤと同様であるため、Ｓ＿ＡＤのみが図示されている。

図１２（ａ）において、第３電圧線から供給される電流Ｉｖｄｄは、画素電流Ｉｐｉｘと参照電流Ｉｒｅｆの和である。Ｉｃａｐは、ΦＲＶＬが非活性化された後における容量１３２からの放電電流であり、第２電極１３８を介して第２電圧線（接地電圧線）から供給される。したがって、第２電圧線に流れ込む電流Ｉｇｎｄは、電流源電流ＩｓとＩｒｅｆの和からＩｃａｐを引いたものである。図１２（ａ）から明らかなように、ＡＤ変換を行っているＳ＿ＡＤの期間において、ＩｖｄｄおよびＩｇｎｄが大きく変動していることが分かる。第２電圧線および第３電圧線は相応のインピーダンスを持つため、これらの電流変動が接地電圧および電源電圧の変動を引き起こす。図１１では１列の回路のみが示されているが、複数の列からなる光電変換装置の場合、自列がＡＤ変換を行っている最中に他の列が引き起こす接地電圧および電源電圧変動がノイズ要因となる。

図１２（ｂ）の場合、容量１３２の第２電極１３８は第３電圧線に接続されているため、Ｉｖｄｄは、Ｉｐｉｘ、ＩｒｅｆとＩｃａｐの和となり、Ｉｇｎｄは、ＩｓとＩｒｅｆの和となる。ＩｃａｐとＩｐｉｘとは逆相の関係にあるため、両者を足すことで電流変動を打ち消すことが可能となり、Ｉｖｄｄの変動を抑制できる。また、Ｉｇｎｄは変動の大きいＩｃａｐと相関を有しないので、Ｉｇｎｄの変動も抑制できる。したがって、複数の列で構成された光電変換装置において、自列のＡＤ変換期間中の他列の動作に起因する接地電圧および電源電圧の変動が抑圧される。これにより、容量１３２の第２電極１３８を第２電圧線に接続した場合と比較して、ノイズによる画質劣化を低減することができる。

以上のように、制御線ＶＬに接続される容量１３２の第２電極１３８を、比較部１２２のトランジスタＭ５、Ｍ６が接続されている第３電圧線と接続することで、ノイズによる画質の劣化を低減することができる。

図１３を参照しながら本発明の第７実施形態の光電変換装置を説明する。第７実施形態では、第１ないし第６実施形態における比較部１２２が比較部２２２で置き換えられている。比較部２２２は、比較部１２２の構成に対してバイパス経路２５０を追加した構成を有する。バイパス経路２５０は、トランジスタＭ６のソースとドレインとの間の経路をバイパスするように、即ち、トランジスタＭ６に対して並列に設けられている。バイパス経路２５０は、例えば、ゲートに所定電圧ＶＧが印加され、ドレインが第３電圧線（この例では、電源電圧ＶＤＤを供給する電源電圧線）に接続され、ソースが電流源１０８（ノードｃｏｍｐ１）に接続されたＮＭＯＳトランジスタＭ７で構成されうる。ｃｏｍｐ１は、インバータ１０９の入力ノード、ｃｏｍｐ２は、インバータ１０９の出力ノードを示している。

次に、図１４を参照しながら、図４に示された動作とは異なる点を中心として、第７実施形態の光電変換装置の動作を説明する。ＩｍｉｒはトランジスタＭ６に流れる電流、ＩｂｐはトランジスタＭ７（バイパス経路２５０）に流れる電流、Ｉｒｅｆは電流源１０８に流れる参照電流である。

読出動作Ｎ＿ＡＤの期間Ａにおいて、制御線ＶＬの電圧Ｖ＿ＶＬが線形的に降下するが、読出対象の行の画素１１２のトランジスタＭ３がオフしているため、画素電流Ｉｐｉｘは流れない。トランジスタＭ５とトランジスタＭ６は、カレントミラーを構成しているので、期間Ａにおいては、電流Ｉｍｉｒも流れない。トランジスタＭ７がオンするように所定電圧ＶＧを設定することで、トランジスタＭ７を介して、電流Ｉｂｐが電流源１０８の参照電流Ｉｒｅｆとして流れる。この時、ノードｃｏｍｐ１の電圧は、おおよそ所定電圧ＶＧからトランジスタＭ７の閾値電圧ＶＴ７を引いた電圧である。電圧ＶＧ−ＶＴ７が接地電圧より高く、インバータ１０９の反転閾値より低くなるように所定電圧ＶＧが設定されることが好ましい。

制御線ＶＬの電圧Ｖ＿ＶＬが降下し続けると、やがてトランジスタＭ３がオンし、画素電流Ｉｐｉｘが流れ始める。これにより、トランジスタＭ５とトランジスタＭ６のサイズ比に応じた電流ＩｍｉｒがトランジスタＭ６を通して流れる。トランジスタＭ６、Ｍ７は共に電流源１０８に接続されており、トランジスタＭ６、Ｍ７を流れる電流の合計がＩｒｅｆである。よって、電流Ｉｂｐは減少していき、ノードｃｏｍｐ１の電圧は上昇していく。そして、画素電流Ｉｐｉｘが大きくなり、電流Ｉｍｉｒが参照電流Ｉｒｅｆに等しくなる時点で電流Ｉｂｐはゼロとなる。その後、電流Ｉｍｉｒが参照電流Ｉｒｅｆより一時的に大きくなり、ＩｍｉｒとＩｒｅｆの差分の電荷がノードｃｏｍｐ１の寄生容量に充電されることでノードｃｏｍｐ１の電圧が上昇していく。ノードｃｏｍｐ１の電圧が上昇していくと、トランジスタＭ６のドレイン・ソース間電圧が小さくなることで、徐々に電流Ｉｍｉｒが減少していき、参照電流Ｉｒｅｆと同じ値になるところで釣り合う。

ノードｃｏｍｐ１の電圧が上昇していく期間においてインバータ１０９の反転閾値を超えた時点でノードｃｏｍｐ２の電圧が反転し、その時点のカウント値ｃｏｕｎｔがメモリ１２６によって保持される。その後、読出動作Ｎ＿ＡＤの終了し、リセット信号ΦＲＶＬが活性化されることで、トランジスタＭ３がオフし、電流Ｉｐｉｘが流れなくなる。この時、Ｉｍｉｒも同様に流れなくなり、代わりに電流Ｉｂｐが電流源１０８の電流を供給し、ノードｃｏｍｐ１の電圧はＶＧ−ＶＴ７に戻る。以降、読出動作Ｓ＿ＡＤにおける動作は、Ｎ＿ＡＤと同様であるため、説明を省略する。

画素電流Ｉｐｉｘが流れない期間にバイパス経路２５０（トランジスタＭ７）を介して電流Ｉｂｐを流すことで、接地電圧線に流れる電流が一定となる。また、ノードｃｏｍｐ１の低電圧側の電圧を接地電圧より高いＶＧ−ＶＴ７とすることで、ノードｃｏｍｐ１における電圧変化の振幅が制限される。複数の列を有し、かつ列間のピッチが数ミクロン以下と狭い光電変換装置においては、クロストークによって他列の大振幅信号が自列に影響を及ぼし、これがノイズとなって画質劣化を引き起こしうる。つまり、ノードｃｏｍｐ１における電圧変化の振幅を制限することで、画質劣化を抑制することができる。

図１４には、バイパス経路２５０がない場合の参照電流Ｉｒｅｆ（即ち、接地電圧線に流れる電流Ｉｇｎｄ）とノードｃｏｍｐ１における電圧の波形が点線で示されている。バイパス経路２５０がないために、ＡＤ変換を行っている読出動作Ｎ＿ＡＤおよびＳ＿ＡＤの期間に接地電圧線に流れる電流が変動していることが分かる。接地電圧線は、相応のインピーダンスを持つため、この電流変動が接地電圧の変動を引き起こす。複数の列を有する光電変換装置においては、自列がＡＤ変換を行っている最中に他の列が引き起こす接地電圧変動がノイズ要因となり、画質劣化を引き起こしうる。つまり、接地電圧線に流れる電流変動をバイパス経路によって抑制することで、画質劣化を抑制することができる。

図１５を参照しながら本発明の第８実施形態の光電変換装置を説明する。第８実施形態では、第１ないし第６実施形態における比較部１２２が比較部３２２で置き換えられている。比較部３２２は、比較部１２２の構成に対して振幅制限部３５０を追加した構成を有する。振幅制限部３５０は、ノードｃｏｍｐ１における電圧の振幅を制限する。振幅制限部３５０は、例えば、ゲートに電圧ＶＧ２が印加され、ドレインがトランジスタＭ６のドレイン、ソースが電流源１０８に接続されたＮＭＯＳトランジスタＭ８で構成されうる。

次に、図１６を参照しながら、図４に示された動作と異なる点を中心として、第８実施形態の光電変換装置の動作を説明する。読出動作Ｎ＿ＡＤが開始され、読出対象行の画素１１２のトランジスタＭ３がオンし、画素電流Ｉｐｉｘが流れ出すところまでは図４と同様である。画素電流Ｉｐｉｘが流れると、トランジスタＭ５とトランジスタＭ６のサイズ比に応じた電流Ｉｍｉｒが流れる。これによってノードｃｏｍｐ１の電圧が上昇していくが、トランジスタＭ８の閾値をＶＴ８とすると、ノードｃｏｍｐ１の電圧は、おおよそＶＧ２−ＶＴ８となり、ノードｃｏｍｐ１の高電圧側の電圧が抑えられる。つまり、ノードｃｏｍｐ１の電圧の振幅が制限される。複数の列を有し、かつ列間のピッチが数ミクロン以下と狭い光電変換装置においては、クロストークによって他列の大振幅信号が自列に影響を及ぼし、これがノイズとなって画質劣化を引き起こしうる。つまり、ノードｃｏｍｐ１の電圧の振幅を制限することで、画質劣化を抑制することができる。電圧ＶＧ２は、インバータ１０９が反転するよう、ＶＧ２−ＶＴ８がインバータ１０９の反転閾値より高くなるよう設定される。

図１５に示された例では、トランジスタＭ８のゲートに電圧ＶＧ２が印加されるが、トランジスタＭ８のゲートには、比較部３２２を動作状態または非動作状態に制御するイネーブル信号線が接続されてもよい。イネーブル信号が活性（ハイレベル）の時は、比較部３２２を動作させ、非活性（ローレベル）の時は比較部３２２の電流経路を遮断することで比較部３２２を非動作状態とすることで、消費電力を抑制することができる。

図１７を参照しながら本発明の第９実施形態の光電変換装置を説明する。第８実施形態では、第１ないし第６実施形態における比較部１２２が比較部４２２で置き換えられている。比較部４２２は、第７実施形態のバイパス経路２５０と第８実施形態の振幅制限部３５０の双方が組み込まれた構成を有する。

図１８には、第９実施形態の光電変換装置の動作が示されている。バイパス経路２５０および振幅制限部３５０を有することで、接地電圧線を流れる電流Ｉｇｎｄを一定にすると共に、ノードｃｏｍｐ１における電圧の振幅をＶＧ２−ＶＴ８〜ＶＧ−ＶＴ７に制限することができる。つまり、複数の列を有する光電変換装置において、接地電圧変動による画質劣化と、大振幅信号のクロストークによる画質劣化の双方を抑制することができる。

図１９を参照しながら本発明の第１０実施形態の光電変換装置を説明する。第１０実施形態では、第１ないし第６実施形態における比較部１２２が比較部５２２で置き換えられている。比較部５２２は、比較部１２２に対してアイドル電流Ｉｉｄｌを流すアイドル電流源５０１を追加した構成を有する。

次に、図２０を参照しながら、図４に示された動作と異なる点を中心として、第１０実施形態の光電変換装置の動作を説明する。リセット信号ΦＲＶＬが活性化されることで、トランジスタＭ３がオフ状態となるため、電流Ｉｐｉｘが流れなくなり、トランジスタＭ５を流れる電流はアイドル電流Ｉｉｄｌのみとなる。この状態で、センシング線ＳＬの電圧は、センシング線ＳＬの寄生容量がアイドル電流Ｉｉｄｌで充電されることで上昇していき、トランジスタＭ５のゲートソース間電圧をＶｇｓとすると、ＶＤＤ−Ｖｇｓにセトリングする。また、トランジスタＭ６には、アイドル電流Ｉｉｄｌに対して、トランジスタＭ５に対するＭ６のサイズ比Ｍ（＝（Ｍ６のゲート幅）／（Ｍ５のゲート幅））を乗じた大きさの電流が流れる。制御線ＶＬおよびセンシング線ＳＬの電圧がセトリングし、且つ画素のリセット動作或いは転送動作が完了した後に、リセット信号ΦＲＶＬが非活性状態にされることでＡＤ変換動作が開始される。以降の動作はこれまで説明した実施形態と同様のため、その説明を省略する。

ここで、アイドル電流Ｉｉｄｌは、以下の関係式を満たす電流値である必要がある。

Ｉｉｄｌ＜Ｉｒｅｆ／Ｍ
図２０には、アイドル電流源５０１が無い場合のセンシング線ＳＬの電圧波形とトランジスタＭ５に流れる電流波形Ｉｍ５が点線で示されている。アイドル電流源５０１が無いために、リセット信号ΦＲＶＬを活性化すると、トランジスタＭ５のゲートソース間電圧Ｖｇｓで決まる電流がトランジスタＭ５より供給され、センシング線ＳＬの寄生容量を充電することで、センシング線ＳＬの電圧が上昇していく。センシング線ＳＬの電圧が上昇していくに連れて、ゲートソース間電圧は減少していくため、トランジスタＭ５より供給される電流も減少し、センシング線ＳＬの電圧の上昇速度も低下する。ＶｇｓがトランジスタＭ５の閾値電圧以下になると、トランジスタＭ５はサブスレシュホールド領域に入るため、トランジスタＭ５より供給される電流量は指数関数的に減少していく。センシング線ＳＬのセトリングには、トランジスタＭ５の電流が無くなりセトリング線ＳＬの電圧がＶＤＤに到達する必要があるため、長時間掛ることが明らかである。

センシング線ＳＬが十分にセトリングしていない状態でＡＤ変換動作を開始する場合、毎回のＡＤ変換動作の初期状態におけるトランジスタＭ３のソースドレイン間電圧が異なる可能性がある。このため、ＡＤ変換結果において、リニアリティ劣化、固定パターンノイズ、ランダムノイズの増加といった問題を引き起こし、画質が劣化しうる。したがって、良好な画質を得るためには、センシング線ＳＬが十分にセトリングする時間を確保する必要がある。

つまり、第１０実施形態のようにアイドル電流源５０１を追加することで、センシング線ＳＬのセトリング時間を短縮することが可能となり、光電変換装置の読出し時間の更なる高速化を実現することができる。

図８には、本発明の１つの実施形態の撮像システムの構成が示されている。撮像システム８００は、例えば、光学部８１０、撮像素子１、映像信号処理部８３０、記録・通信部８４０、タイミング制御部８５０、システム制御部８６０、及び再生・表示部８７０を含む。撮像装置８２０は、撮像素子１及び映像信号処理部８３０を有する。撮像素子１は、上記の実施形態で説明された光電変換装置１００、１００’、１００”によって代表される固体撮像装置である。

レンズ等の光学系である光学部８１０は、被写体からの光を撮像素子１の、複数の画素が２次元状に配列された画素部１０に結像させ、被写体の像を形成する。撮像素子１は、タイミング制御部８５０からの信号に基づくタイミングで、画素部１０に結像された光に応じた信号を出力する。撮像素子１から出力された信号は、映像信号処理部である映像信号処理部８３０に入力され、映像信号処理部８３０が、プログラム等によって定められた方法に従って信号処理を行う。映像信号処理部８３０での処理によって得られた信号は画像データとして記録・通信部８４０に送られる。記録・通信部８４０は、画像を形成するための信号を再生・表示部８７０に送り、再生・表示部８７０に動画や静止画像を再生・表示させる。記録・通信部８４０は、また、映像信号処理部８３０からの信号を受けて、システム制御部８６０と通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。

システム制御部８６０は、撮像システムの動作を統括的に制御するものであり、光学部８１０、タイミング制御部８５０、記録・通信部８４０、及び再生・表示部８７０の駆動を制御する。また、システム制御部８６０は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラム等が記録される。また、システム制御部８６０は、例えばユーザの操作に応じて駆動モードを切り替える信号を撮像システム内に供給する。具体的な例としては、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらし等である。タイミング制御部８５０は、システム制御部８６０による制御に基づいて撮像素子１及び映像信号処理部８３０の駆動タイミングを制御する。

１１２：画素、ＰＤ：光電変換素子、Ｍ３：トランジスタ、Ｍ１：転送トランジスタ、Ｍ２：リセットトランジスタ、Ｍ４：選択トランジスタ、ＶＬ：制御線、ＳＬ：センシング線、１３０：電圧制御部、１３２：容量、１３４：電流源、１３６：スイッチ、読出部１２０

Claims (32)

1. 画素に含まれる光電変換素子と、
   前記画素に含まれ、ゲート、第１主電極および第２主電極を有し、前記光電変換素子で発生した電荷に応じた電圧が前記ゲートに供給されるトランジスタと、
   前記トランジスタの前記第１主電極に接続される制御線と、
   前記トランジスタの前記第２主電極に接続される読出部と、
   前記制御線の電圧を変化させる電圧制御部と、
   前記トランジスタの前記第１主電極と前記制御線との間の経路に設けられた選択トランジスタと、を備え、
   前記読出部は、前記画素が選択され前記電圧制御部が前記制御線の電圧を変化させている状態で前記トランジスタの前記第２主電極を通して流れる電流に基づいて、前記トランジスタの前記ゲートの電圧に対応するデジタル信号を生成する、
   ことを特徴とする光電変換装置。
2. 画素に含まれる光電変換素子と、
   前記画素に含まれ、ゲート、第１主電極および第２主電極を有し、前記光電変換素子で発生した電荷に応じた電圧が前記ゲートに供給されるトランジスタと、
   前記トランジスタの前記第１主電極に接続される制御線と、
   前記トランジスタの前記第２主電極に接続される読出部と、
   前記制御線の電圧を変化させる電圧制御部と、を備え、
   前記読出部は、前記画素が選択され前記電圧制御部が前記制御線の電圧を変化させている状態で前記トランジスタの前記第２主電極を通して流れる電流に基づいて、前記トランジスタの前記ゲートの電圧に対応するデジタル信号を生成し、
   前記状態において、前記電圧制御部は、前記ゲートと前記第１主電極との間の電圧が大きくなる方向に前記制御線の電圧を変化させる、
   ことを特徴とする光電変換装置。
3. 前記読出部は、前記第２主電極を通して流れる電流の値が閾値を超えるタイミングに応じて前記デジタル信号を生成する、
   ことを特徴とする請求項２に記載の光電変換装置。
4. 前記読出部は、
   前記トランジスタの前記第２主電極を通して流れる電流の値が前記閾値を超えたことを検知する比較部と、
   カウンタと、を含み、
   前記比較部による検知に応じて、前記カウンタによるカウント値に従って前記デジタル信号の値が決定される、
   ことを特徴とする請求項３に記載の光電変換装置。
5. 画素に含まれる光電変換素子と、
   前記画素に含まれ、ゲート、第１主電極および第２主電極を有し、前記光電変換素子で発生した電荷に応じた電圧が前記ゲートに供給されるトランジスタと、
   前記トランジスタの前記第１主電極に接続される制御線と、
   前記トランジスタの前記第２主電極に接続される読出部と、
   前記制御線の電圧を変化させる電圧制御部と、を備え、
   前記読出部は、前記画素が選択され前記電圧制御部が前記制御線の電圧を変化させている状態で前記トランジスタの前記第２主電極を通して流れる電流に基づいて、前記トランジスタの前記ゲートの電圧に対応するデジタル信号を生成し、
   前記電圧制御部は、前記制御線と第１電圧線との間の経路に設けられたスイッチと、前記制御線と第２電圧線との間の経路に設けられた電流源と、を含む、
   ことを特徴とする光電変換装置。
6. 前記電圧制御部は、前記制御線に接続される容量を更に含む、
   ことを特徴とする請求項５に記載の光電変換装置。
7. 前記制御線は、寄生容量を有する、
   ことを特徴とする請求項５に記載の光電変換装置。
8. 前記電圧制御部は、
   前記制御線に接続される第１端子を有する容量と、
   前記容量の前記第１端子と第１電圧線との間の経路に設けられたスイッチと、
   前記容量の前記第１端子と第２電圧線との間の経路に設けられた電流源と、を含み、
   前記読出部は、前記スイッチをオンすることで前記第１電圧線から供給される電圧に応じて前記容量が充電された後に、前記スイッチがオフされたタイミングから前記トランジスタの前記第２主電極を通して流れる電流の値が閾値を超えるタイミングまでの時間に応じて前記デジタル信号を生成する、
   ことを特徴とする請求項１に記載の光電変換装置。
9. 前記制御線は、寄生容量を有し、
   前記電圧制御部は、
   前記制御線と第１電圧線との間の経路に設けられたスイッチと、
   前記制御線と第２電圧線との間の経路に設けられた電流源と、を含み、
   前記読出部は、前記スイッチをオンすることで前記第１電圧線から供給される電圧に応じて前記寄生容量が充電された後に、前記スイッチがオフされたタイミングから前記トランジスタの前記第２主電極を通して流れる電流の値が閾値を超えるタイミングまでの時間に応じて前記デジタル信号を生成する、
   ことを特徴とする請求項１に記載の光電変換装置。
10. 前記トランジスタのゲートは、電荷電圧変換部に接続されており、
    前記光電変換装置は、前記光電変換素子が発生した電荷を前記電荷電圧変換部に転送する転送トランジスタと、前記電荷電圧変換部の電圧をリセットするリセットトランジスタと、を更に備え、
    前記リセットトランジスタによる前記電荷電圧変換部の電圧のリセットが終了し、かつ、前記スイッチによる前記制御線の電圧の設定が終了した後に、前記トランジスタの前記第２主電極を通して流れる電流の値が前記閾値を超えるタイミングに応じて、前記ゲートの電圧に対応するデジタル信号が、ノイズレベルを示す信号として、前記読出部によって生成され、
    ついで、前記転送トランジスタによって前記光電変換素子から前記電荷電圧変換部に電荷が転送され、かつ、前記スイッチによる前記制御線の電圧の設定が終了した後に、前記トランジスタの前記第２主電極を通して流れる電流の値が前記閾値を超えたタイミングに応じて、前記ゲートの電圧に対応するデジタル信号が、光信号レベルを示す信号として、前記読出部によって生成される、
    ことを特徴とする請求項８又は９に記載の光電変換装置。
11. 前記第１電圧線の電圧は、前記スイッチがオンすることによって前記制御線に設定される電圧が前記トランジスタをオンさせない電圧であるように決定されている、
    ことを特徴とする請求項５乃至１０のいずれか１項に記載の光電変換装置。
12. 前記トランジスタの前記第１主電極と前記制御線との間の経路に設けられた選択トランジスタを更に備える、
    ことを特徴とする請求項２乃至７のいずれか１項に記載の光電変換装置。
13. 前記光電変換素子を含む複数の光電変換素子と、前記トランジスタを含む複数のトランジスタを更に備え、
    前記制御線には、前記複数のトランジスタの第１主電極が接続され、
    前記読出部には、前記複数のトランジスタの第２主電極が接続される、
    ことを特徴とする請求項１乃至１２いずれか１項に記載の光電変換装置。
14. 前記電圧制御部は、前記状態で前記制御線の電圧変化の傾きを切り替えることによって前記読出部による読出のゲインを切り替える機能を有する、
    ことを特徴とする請求項１乃至１３のいずれか１項に記載の光電変換装置。
15. 前記電圧制御部は、
    前記制御線と第１電圧線との間の経路に設けられたスイッチと、
    前記制御線と第２電圧線との間の経路に設けられた可変電流源と、を含み、
    前記可変電流源が流す電流の値の切り替えによって前記状態における前記制御線の電圧変化の傾きが切り替えられ、これによって前記読出部による読出のゲインが切り替えられる、
    ことを特徴とする請求項１乃至４のいずれか１項に記載の光電変換装置。
16. 前記電圧制御部は、
    前記制御線と第１電圧線との間の経路に設けられたスイッチと、
    前記制御線と第２電圧線との間の経路に設けられた電流源と、
    前記制御線に接続される可変容量と、を含み、
    前記可変容量の容量値の切り替えによって前記状態における前記制御線の電圧変化の傾きが切り替えられ、これによって前記読出部による読出のゲインが切り替えられる、
    を含むことを特徴とする請求項１乃至４のいずれか１項に記載の光電変換装置。
17. 前記可変容量は、複数の容量と、前記複数の容量のうち前記制御線の電圧制御のために使用される容量を選択する複数の選択スイッチとを含む、
    ことを特徴とする請求項１６に記載の光電変換装置。
18. 前記複数の選択スイッチは、前記複数の容量のそれぞれと前記制御線との間の経路に配されている、
    ことを特徴とする請求項１７に記載の光電変換装置。
19. 前記電圧制御部は、
    前記制御線と第１電圧線との間の経路に設けられたスイッチと、
    前記制御線と第２電圧線との間の経路に設けられた可変電流源と、
    前記制御線に接続される可変容量と、を含み、
    前記可変電流源が流す電流の値の切り替えおよび前記可変容量の容量値の切り替えによって前記状態における前記制御線の電圧変化の傾きが切り替えられ、これによって前記読出部による読出のゲインが切り替えられる、
    ことを特徴とする請求項１乃至４のいずれか１項に記載の光電変換装置。
20. 前記電圧制御部は、
    前記制御線に接続される第１端子、および、第２端子を有する容量と、
    前記容量の前記第１端子と第１電圧線との間の経路に設けられたスイッチと、
    前記容量の前記第１端子と第２電圧線との間の経路に設けられた電流源と、を含み、
    前記容量の第２端子には、電源電圧が供給され、
    前記読出部は、前記電源電圧が供給されて動作し、
    前記読出部は、前記スイッチをオンすることで前記電源電圧によって前記容量が充電された後に、前記スイッチがオフされたタイミングから前記トランジスタの前記第２主電極を通して流れる電流の値が閾値を超えるタイミングまでの時間に応じて前記デジタル信号を生成する、
    ことを特徴とする請求項１乃至４のいずれか１項に記載の光電変換装置。
21. 前記トランジスタの前記第２主電極は、センシング線に接続され、
    前記比較部は、
    ゲートおよびドレインが前記センシング線に接続された第２のトランジスタと、
    ゲートが前記第２のトランジスタの前記ゲートと接続された前記第２のトランジスタとともにカレントミラーを構成する第３のトランジスタと、
    前記第３のトランジスタのドレインに接続され、前記閾値を定める電流源と、
    前記第３のトランジスタの前記ドレインと前記電流源との間のノードの電圧に応じた信号を出力する出力回路と、を含む、
    ことを特徴とする請求項４に記載の光電変換装置。
22. 前記比較部は、前記第３のトランジスタのソースとドレインとの間の経路をバイパスするバイパス経路を更に含む、
    ことを特徴とする請求項２１に記載の光電変換装置。
23. 前記出力回路は、前記ノードに入力が接続された反転アンプを含み、
    前記バイパス経路は、ゲートに所定電圧が印加されるＮＭＯＳトランジスタで構成され、前記所定電圧と前記ＮＭＯＳトランジスタの閾値電圧との差分が前記反転アンプの反転閾値より小さい正の値である、
    ことを特徴とする請求項２２に記載の光電変換装置。
24. 前記トランジスタの前記第２主電極は、センシング線に接続され、
    前記比較部は、
    ゲートおよびドレインが前記センシング線に接続された第２のトランジスタと、
    ゲートが前記第２のトランジスタの前記ゲートと接続された前記第２のトランジスタとともにカレントミラーを構成する第３のトランジスタと、
    前記閾値を定める電流源と、
    前記第３のトランジスタのドレインと前記電流源との間に配された振幅制限部と、
    前記振幅制限部と前記電流源との間のノードの電圧に応じた信号を出力する出力回路と、を含み、
    前記振幅制限部は、前記ノードの電圧の振幅を制限する、
    ことを特徴とする請求項４に記載の光電変換装置。
25. 前記出力回路は、前記ノードに入力が接続された反転アンプを含み、
    前記振幅制限部は、ＮＭＯＳトランジスタで構成され、前記ＮＭＯＳトランジスタのゲートの電圧と前記ＮＭＯＳトランジスタの閾値電圧との差分は、前記反転アンプの反転閾値より大きい、
    ことを特徴とする請求項２４に記載の光電変換装置。
26. 前記比較部は、前記センシング線に接続されたアイドル電流源を含む、
    ことを特徴とする請求項２１乃至２５のいずれか１項に記載の光電変換装置。
27. 前記アイドル電流源の電流値は、
    前記第２のトランジスタに対する前記第３のトランジスタのサイズ比をＭ、
    前記閾値を定める電流源の電流値をＩｒｅｆとした場合に、
    Ｉｒｅｆ／Ｍ
    よりも小さいことを特徴とする請求項２６に記載の光電変換装置。
28. 前記ＮＭＯＳトランジスタのゲートには、前記比較部を動作状態または非動作状態に制御するイネーブル信号が供給される、
    ことを特徴とする請求項２５に記載の光電変換装置。
29. 前記トランジスタの前記第２主電極と前記読出部とを接続するセンシング線を更に備え、
    前記トランジスタの前記第２主電極を通して流れる電流は、前記センシング線を通して流れ、前記読出部は、前記センシング線を通して流れる電流に基づいて前記デジタル信号を生成する、
    ことを特徴とする請求項１乃至２８のいずれか１項に記載の光電変換装置。
30. 前記電圧制御部は、前記制御線の電圧を連続的に変化させ、
    前記読出部は、前記電圧制御部が前記制御線の電圧を連続的に変化させた状態で前記トランジスタの前記第２主電極を通して流れる電流に基づいて、前記ゲートの電圧に対応する前記デジタル信号を生成する、
    ことを特徴とする請求項１乃至２９のいずれか１項に記載の光電変換装置。
31. 前記電圧制御部は、前記制御線の電圧の線形的に変化させる、
    ことを特徴とする請求項１乃至３０のいずれか１項に記載の光電変換装置。
32. 請求項１乃至３１のいずれか１項に記載の光電変換装置と、
    前記光電変換装置からの信号を処理する処理部と、
    を備えることを特徴とする撮像システム。