[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP5438798B2 - アクティブマトリクス基板、表示装置、アクティブマトリクス基板の製造方法または検査方法、および表示装置の製造方法または検査方法 - Google Patents

アクティブマトリクス基板、表示装置、アクティブマトリクス基板の製造方法または検査方法、および表示装置の製造方法または検査方法 Download PDF

Info

Publication number
JP5438798B2
JP5438798B2 JP2012096671A JP2012096671A JP5438798B2 JP 5438798 B2 JP5438798 B2 JP 5438798B2 JP 2012096671 A JP2012096671 A JP 2012096671A JP 2012096671 A JP2012096671 A JP 2012096671A JP 5438798 B2 JP5438798 B2 JP 5438798B2
Authority
JP
Japan
Prior art keywords
wiring
gate
wirings
active matrix
inspection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2012096671A
Other languages
English (en)
Other versions
JP2012177927A (ja
Inventor
昌弘 吉田
武彦 河村
勝博 岡田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2012096671A priority Critical patent/JP5438798B2/ja
Publication of JP2012177927A publication Critical patent/JP2012177927A/ja
Application granted granted Critical
Publication of JP5438798B2 publication Critical patent/JP5438798B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/0004—Devices characterised by their operation
    • H01L33/0041—Devices characterised by their operation characterised by field-effect operation
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/006—Electronic inspection or testing of displays and display drivers, e.g. of LED or LCD displays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13456—Cell terminals located on one side of the display only
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136254—Checking; Testing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0278—Details of driving circuits arranged to drive both scan and data electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Computer Hardware Design (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Theoretical Computer Science (AREA)
  • Optics & Photonics (AREA)
  • Manufacturing & Machinery (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Description

本発明は、２層以上の層を有し、表示領域に互いに平行に形成された複数の第１配線と、端子配置領域に配置された複数の第１端子とをそれぞれ接続する複数の第１引出配線を、それぞれの層に形成したアクティブマトリクス基板、表示装置、アクティブマトリクス基板の検査方法、および表示装置の検査方法に関する。
近年、携帯電話、ＰＤＡ、カーナビゲーションシステム、パーソナルコンピュータ等の各種の電子機器において、液晶パネルが幅広く用いられている。液晶パネルは、薄くて軽量であり、消費電力が少ないという長所がある。このような液晶パネルに、ドライバを実装する方式として、液晶材料を挟んで対向する一対の基板の一方の基板（アクティブマトリクス基板）にドライバを直接実装する方式、いわゆるＣＯＧ（Chip On Glass）方式が知られている（例えば、特開平９−３２９７９６号公報、特開平８−３２８０３３号公報参照）。このＣＯＧ方式を用いることにより、液晶パネルの薄型化、小型化、軽量化、配線間、および端子間の高精細化を実現することができる。
また、近年、携帯電話、ＰＤＡ等の小型の電子機器用に用いられる液晶パネルは、表示画面の縦横の画素数が１６０×１２０のＱＱＶＧＡ、および１７６×１４４のＱＣＩＦから３２０×２４０のＱＶＧＡ、さらには６４０×４８０のＶＧＡへ移行しつつある。これに伴い、液晶パネルを構成するアクティブマトリクス基板上に形成されるべき配線や端子の数が増加することになる。しかしながら、近年、液晶パネルの小型化、高精細化の要請に応えるためには、アクティブマトリクス基板のサイズを大きくすることはできない。
そこで、表示領域に形成された複数のゲート配線と、端子配置領域に配置された複数のゲート端子とをそれぞれ接続する複数の引出配線を、２層以上の層（多層）にそれぞれ形成するアクティブマトリクス基板が知られている（例えば、特開２００４−５３７０２号公報、特開２００５−９１９６２号公報参照）。具体的には、複数の引出配線のうち所定数の引出配線を、ゲート配線が形成された層と同じ層（第１層）に形成するとともに、残余の引出配線を、ゲート配線が形成された層と異なる層（第２層）に形成する。なお、第１層に形成された引出配線と、第２層に形成された引出配線との間には、絶縁材料が介在される。引出配線を多層化することにより、第１層に形成された引出配線と第２層に形成された引出配線との間隔を狭くすることができるため、アクティブマトリクス基板のサイズを大きくすることなく、液晶パネルの小型化、高精細化を実現できる。
ところで、第１層に形成された引出配線と、第２層に形成された引出配線との間には、絶縁材料が介在しているので、第１層に形成された引出配線と、第２層に形成された引出配線との間で短絡（リーク）は生じ難い。しかしながら、同じ層に形成された隣接する引出配線間では、アクティブマトリクス基板の製造時等のフォトリソグラフィ工程におけるダストや、エッチング時の膜残り等が原因となって、短絡が生じる恐れがある。特に、近年では、上述したように、液晶パネルの小型化、高精細化が望まれており、配線間の間隔は近年益々狭くなりつつあるため、同じ層に形成された隣接する引出配線間の短絡も生じ易くなってきている。このため、アクティブマトリクス基板の製造時等の検査工程において、引出配線間の短絡の検査が重要となってきている。すなわち、実装工程において、配線の短絡が生じている不良なアクティブマトリクス基板上にドライバを実装することは、部材コストや作業コストのロスとなるからである。
しかしながら、引出配線間の短絡の検査が重要となってきているにも関わらず、２層以上の層を有するアクティブマトリクス基板において、同じ層に形成された隣接する引出配線間の短絡を、複数の層のそれぞれについて検出するしくみについては確立されていなかった。具体的に言えば、２層以上の層を有する従来のアクティブマトリクス基板において、同じ層に形成された隣接する引出配線のそれぞれには、同じ検査配線から同じ検査信号が入力されていたので、引出配線の断線を検出することはできたが、同じ層に形成された隣接する引出配線間の短絡を検出することはできなかった。
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、引出配線が複数の層のそれぞれに形成された場合において、同じ層に形成された隣接する引出配線間の短絡を簡易な構成で確実に検出することができるアクティブマトリクス基板、表示装置、アクティブマトリクス基板の検査方法、および表示装置の検査方法を提供することにある。
上記目的を達成するために本発明におけるアクティブマトリクス基板は、表示領域に互いに平行に形成された複数の第１配線と、前記表示領域において前記複数の第１配線と交差するよう、かつ互いに平行に形成された複数の第２配線と、端子配置領域に配置された複数の第１端子と、前記端子配置領域に配置された複数の第２端子と、前記複数の第１配線と前記複数の第１端子とをそれぞれ接続する複数の第１引出配線と、前記複数の第２配線と前記複数の第２端子とをそれぞれ接続する複数の第２引出配線とを備えたアクティブマトリクス基板において、前記複数の第１引出配線は、複数の第３引出配線と、複数の第４引出配線とを含み、前記第３引出配線は、前記第１配線が形成された層と同じ層に形成されており、前記第４引出配線の少なくとも一部分は、前記第１配線が形成された層と絶縁材料を挟んで異なる層に形成されており、かつ、前記表示領域および前記端子配置領域以外の額縁配線領域において前記第３引出配線と前記第４引出配線とが、１本毎に交互に形成されており、前記アクティブマトリクス基板は、前記複数の第３引出配線のそれぞれが接続された複数の第１端子のそれぞれに接続される複数の第１接続配線と、前記複数の第４引出配線のそれぞれが接続された複数の第１端子のそれぞれに接続される複数の第２接続配線と、互いに隣接する２本の前記第１接続配線および前記第２接続配線を１本に束ねる複数の束配線と、前記複数の束配線のうちで互いに隣接しない束配線を共通接続する第１共通配線と、前記複数の束配線のうち前記第１共通配線が接続されておらずかつ互いに隣接しない束配線を共通接続する第２共通配線とを備える。
本発明のアクティブマトリクス基板によれば、アクティブマトリクス基板の製造時等の検査工程において、第１共通配線および第２共通配線に互いに独立した検査信号を入力すれば、束配線、第１接続配線、および第２接続配線を介して、第３引出配線および第４引出配線へ検査信号を入力することが可能である。すなわち、隣接する第３引出配線へは、互いに独立した検査信号を入力することが可能である。なお、第３引出配線は、第１配線が形成された層と同じ層に形成された配線である。これにより、隣接する第３引出配線間の短絡を検出することができる。また、隣接する第４引出配線へも、互いに独立した検査信号を入力することが可能である。なお、第４引出配線は、当該第４引出配線の少なくとも一部分において、第１配線が形成された層と絶縁材料を挟んで異なる層に形成された配線である。これにより、隣接する第４引出配線間の短絡を検出することができる。
また、本発明のアクティブマトリクス基板は、互いに隣接する２本の第１接続配線および第２接続配線を１本に束ねる複数の束配線を備え、複数の束配線のそれぞれが、第１共通配線または第２共通配線に接続される態様である。このため、束配線を備えることなく、複数の第１接続配線および複数の第２接続配線のそれぞれが、第１共通配線または第２共通配線に直接接続される態様と比較して、配線間の間隔を広く取ることができ、かつ、異なる層に形成された配線同士を電気的に接続するための配線層切換部の数を低減することも可能である。すなわち、配線間（束配線間）の間隔を広く取ることができるので、配線間で短絡が生じ難くなる。また、配線層切換部の数を低減することができるので、配線層切換部の接続不良等を低減できる。
この結果、引出配線が複数の層のそれぞれに形成された場合において、同じ層に形成された隣接する引出配線間の短絡を簡易な構成で確実に検出することができる。
上記目的を達成するために本発明における表示装置は、本発明に係るアクティブマトリクス基板を備える。なお、前記表示装置は、液晶表示装置であることが好ましい。
上記目的を達成するために本発明におけるアクティブマトリクス基板または表示装置の検査方法は、上記のアクティブマトリクス基板、または、上記のアクティブマトリクス基板を備えた表示装置の検査方法であって、前記第１共通配線および前記第２共通配線に互いに独立した検査信号を入力することにより、前記第３引出配線および前記第４引出配線の検査を行う検査工程と、前記検査工程の後に、前記複数の第１接続配線および前記複数の第２接続配線を切断する切断工程とを含む。
本発明のアクティブマトリクス基板または表示装置の検査方法によれば、第１共通配線および第２共通配線に互いに独立した検査信号を入力することにより、隣接する第３引出配線間の短絡、および隣接する第４引出配線間の短絡を検出することができる。そして、切断工程において、複数の第１接続配線および複数の第２接続配線を切断する。これにより、複数の第３引出配線のそれぞれが接続された複数の第１端子と、複数の第４引出配線のそれぞれが接続された複数の第１端子とが、電気的に切り離される。
以上のように、本発明のアクティブマトリクス基板、表示装置、およびアクティブマトリクス基板の検査方法は、引出配線が複数の層のそれぞれに形成された場合において、同じ層に形成された隣接する引出配線間の短絡を簡易な構成で確実に検出することができるという効果を奏する。
図１は、本発明の第１の実施形態に係る液晶パネルの概略構成を示す平面図である。 図２は、図１中に示した切断線ａ−ａ´に沿って切断した断面図である。 図３は、図１中に示したＥ1の部分を拡大した図である。 図４は、図１中に示したＥ2の部分を拡大した図である。 図５は、変更例に係る液晶パネルの概略構成を示す平面図である。 図６は、図１中に示したＥ1の部分と同じ部分を拡大した図である。
本発明の実施形態において、前記複数の第３引出配線のそれぞれが接続された複数の第１端子と、前記複数の第４引出配線のそれぞれが接続された複数の第１端子とが電気的に導通しないように、前記複数の第１接続配線および前記複数の第２接続配線が切断されている態様とするのが好ましい。この態様によれば、複数の第３引出配線のそれぞれが接続された複数の第１端子と、複数の第４引出配線のそれぞれが接続された複数の第１端子とは、電気的に切り離されることになる。
本発明の実施形態において、互いに隣接する２本の前記第１接続配線および前記第２接続配線のうち、少なくともいずれか一方の接続配線に抵抗素子が接続される態様とするのが好ましい。特に、互いに隣接する２本の前記第１接続配線および前記第２接続配線のそれぞれに抵抗素子が接続される態様とするのが好ましい。この態様によれば、アクティブマトリクス基板の製造時等の切断工程において、第１接続配線および第２接続配線の代わりに、束配線を切断することが可能となる。つまり、第１接続配線および第２接続配線を切断する場合と比較して、切断すべき配線の数が少なくなる。この結果、切断工程にかかる時間を削減することができる。また、切断すべき配線間の間隔を広く取ることができるので、切断時に生じるカット屑によって、隣接する配線が短絡する等の不良の発生を低減することができる。
本発明の実施形態において、前記第１接続配線に接続された抵抗素子と、前記第２接続配線に接続された抵抗素子とは、略同じ抵抗値を有する態様とするのが好ましい。この態様によれば、アクティブマトリクス基板の製造時等の検査工程において、隣接する接続配線に対応する引出配線、および当該引出配線に対応する第１配線へ入力されるべき検査信号の遅延量を、略同等にすることができる。これにより、断線には至らないが配線幅が極小になった場合等の不良を検出することができる。
本発明の実施形態において、前記複数の束配線のそれぞれが切断されている態様とするのが好ましい。この態様によれば、複数の第３引出配線および複数の第４引出配線のそれぞれが接続された第１端子と、第１共通配線および第２共通配線とが、電気的に切り離されることになる。
本発明の実施形態において、前記第１配線は、ゲート配線であり、前記第２配線は、ソース配線である態様とするのが好ましい。ここで、例えば、第１配線の配線数と第２配線の配線数とが互いに異なる態様において、第１配線の配線数が第２配線の配線数よりも多い場合に、第１配線がゲート配線であれば、不良発生率の高いゲート配線間の短絡の検査を行うことができる。このため、ゲート配線間の短絡が生じている不良なアクティブマトリクス基板上にゲート配線用の駆動回路（ドライバ）の実装を防ぐことができる。そのため、部材コストや作業コストのロスを低減することができる。なお、ゲート配線用の駆動回路は、複数の階調に対応したソース信号（映像信号）を供給するソース配線用の駆動回路に比べて、構成が単純である。このため、端子配置領域の縮小化、アクティブマトリクス基板の低コスト化を目的として、第１配線の配線数が第２配線の配線数よりも多い場合には、第１配線がゲート配線、第２配線がソース配線であることが好ましい。
本発明の実施形態において、前記第１配線は、ソース配線であり、前記第２配線は、ゲート配線である態様とするのが好ましい。この態様によれば、ソース配線間の短絡の検査を行うことができる。すなわち、ソース配線用の駆動回路（ドライバ）は、複数の階調に対応したソース信号（映像信号）を供給する必要があるため、ゲート配線用の駆動回路に比べて、構成が複雑である。つまり、ソース配線用の駆動回路は、ゲート配線用の駆動回路に比べて、高価である。このため、ソース配線間の短絡が生じている不良なアクティブマトリクス基板上にソース配線用の駆動回路の実装を防ぐことができる。そのため、部材コストや作業コストのロスを低減することができる。
本発明の実施形態において、本発明の実施形態に係るアクティブマトリクス基板、または、本発明の実施形態に係るアクティブマトリクス基板を備えた表示装置の検査方法であって、前記第１共通配線および前記第２共通配線に互いに独立した検査信号を入力することにより、前記第３引出配線および前記第４引出配線の検査を行う検査工程と、前記検査工程の後に、前記複数の束配線を切断する切断工程とを含む態様とするのが好ましい。この態様によれば、第１共通配線および第２共通配線に互いに独立した検査信号を入力することにより、隣接する第３引出配線間の短絡、および隣接する第４引出配線間の短絡を検出することができる。そして、切断工程において、複数の束配線を切断する。これにより、複数の第３引出配線および複数の第４引出配線のそれぞれが接続された第１端子と、第１共通配線および第２共通配線とが、電気的に切り離される。
以下、本発明の実施形態について、図面を参照しながら説明する。ただし、以下で参照する各図は、説明の便宜上、本発明の一実施形態の構成部材のうち、本発明を説明するために必要な主要部材のみを簡略化して示したものである。したがって、本発明に係るアクティブマトリクス基板は、本明細書が参照する各図に示されていない任意の構成部材を備え得る。また、各図中の部材の寸法は、実際の構成部材の寸法および各部材の寸法比率等を忠実に表したものではない。
また、上記第１共通配線および第２共通配線は、本実施形態においては第１検査配線および第２検査配線として説明する。
[実施の形態１]
図１は、本実施形態に係る液晶パネル１の概略構成を示す平面図である。図１に示すように、液晶パネル１は、アクティブマトリクス基板２と、アクティブマトリクス基板２に対向する対向基板３とを備えている。アクティブマトリクス基板２と対向基板３との間には、図示しない液晶材料が狭持されている。なお、本実施形態に係る対向基板３には、Ｒ（赤）、Ｇ（緑）、Ｂ（青）のカラーフィルタと、これらのカラーフィルタ間の光漏れを防止するブラックマトリクスとを含むカラーフィルタ層が形成されている。また、カラーフィルタ層の上には、共通電極が形成されている。
ここで、本実施形態に係る液晶パネル１は、例えば、携帯電話、ＰＤＡ（Personal Digital Assistant）、ＰＨＳ（Personal Handy-phone System）、ＨＨＴ（Hand Held Terminal）等の携帯端末用の電子機器に用いられる。また、本実施形態に係る液晶パネル１は、携帯端末用の電子機器以外に、ゲーム端末、カーナビゲーションシステム、パーソナルコンピュータ、テレビ、ビデオカメラ、デジタルカメラ等の電子機器にも用いられる。ここで、液晶パネル１を備えた電子機器が、本発明に係る液晶表示装置の一実施形態となる。なお、本実施形態に係るアクティブマトリクス基板２を電界放出ディスプレイ、プラズマディスプレイ、有機ＥＬディスプレイ、無機ＥＬディスプレイ等の、液晶パネル１以外のパネル（表示装置）に設けるようにしてもよい。
アクティブマトリクス基板２は、表示領域４と、端子配置領域５と、表示領域４の外側にあって、かつ表示領域４を囲む額縁配線領域６とを有している。なお、以下では、液晶パネル１の１辺を第１辺Ｓ1（図１では、下辺）とし、この第１辺Ｓ1を挟んで左右の辺を各々第２辺Ｓ2、第３辺Ｓ3とし、第１辺Ｓ1に対向する辺を第４辺Ｓ4とする。
ここで、図１に示すように、アクティブマトリクス基板２の第２辺Ｓ2（第３辺Ｓ3）の長さＨは、対向基板３の第２辺Ｓ2（第３辺Ｓ3）の長さＬよりも長い。このため、アクティブマトリクス基板２と対向基板３とが図示しない液晶材料を介して互いに貼り合わされた場合に、アクティブマトリクス基板２の端子配置領域５は、対向基板３よりも第１辺Ｓ1側に位置することとなる。
表示領域４には、第１ゲート配線４０1〜４０7と、第２ゲート配線４１1〜４１7と、ソース配線４２1，４２2，４２3，・・・４２iとが形成されている。ここで、第１ゲート配線４０1〜４０7には、一端側にゲート信号の入力端４３1〜４３7をそれぞれ有している。また、第２ゲート配線４１1〜４１7には、他端側にゲート信号の入力端４４1〜４４7をそれぞれ有している。さらに、ソース配線４２1，４２2，４２3，・・・４２iには、一端側にソース信号の入力端４５1，４５2，４５3，・・・４５iをそれぞれ有している。
図１では、説明の簡略化のために、第１ゲート配線４０1〜４０7を７本、第２ゲート配線４１1〜４１7を７本図示したが、表示領域４に形成されるべき第１ゲート配線および第２ゲート配線の数は、実際にはこれよりも多い。但し、第１ゲート配線および第２ゲート配線の数については、任意であり、ここでは特に限定されない。
なお、以下では、個々の配線を区別する必要のある場合にのみ、例えば、ソース配線４２1のように、それぞれを区別するための小数字を付して説明し、特に区別する必要がない場合、あるいは、総称する場合には、例えば、ソース配線４２のように、小数字を付さずに説明する。また、以下では、第１ゲート配線４０1〜４０7および第２ゲート配線４１1〜４１7を区別する必要がない場合、あるいは、総称する場合には、単に、ゲート配線４０，４１と称して説明する。
ここで、本実施形態においては、第１ゲート配線４０1〜４０7と、第２ゲート配線４１1〜４１7とは、１本毎に交互に、かつ互いに平行となるように表示領域４に形成されている。すなわち、表示領域４には、第４辺Ｓ4側から第１辺Ｓ1側に向かって、第１ゲート配線４０1、第２ゲート配線４１1、第１ゲート配線４０2、第２ゲート配線４１2、第１ゲート配線４０3、第２ゲート配線４１3・・・となるように、ゲート配線４０，４１が形成されている。また、ソース配線４２1、４２2、４２3、・・・４２iは、ゲート配線４０，４１と交差するよう、かつ互いに平行に表示領域４に形成されている。
なお、本実施形態においては、ソース配線４２は、ＲＧＢ毎に表示領域４に形成されている。つまり、表示領域４には、Ｒ用のソース配線４２、Ｇ用のソース配線４２、Ｂ用のソース配線４２が形成されている。但し、モノクロ用の液晶パネル１の場合には、これに限定されない。さらに、表示領域４には、ゲート配線４０，４１およびソース配線４２以外に、図示しない蓄積容量配線が形成されている。蓄積容量配線は、ゲート配線４０，４１に平行となるように、表示領域４に形成されている。
なお、ゲート配線４０，４１とソース配線４２との交差部分には、図示しないＴＦＴ（Thin Film Transistor）やＭＩＭ（Metal Insulator Metal）等のスイッチング素子、および、このスイッチング素子に接続される図示しない絵素電極（Ｒ、Ｇ、またはＢ）等が形成されている。
端子配置領域５は、アクティブマトリクス基板２において、複数のゲート端子５１および複数のソース端子５２が配置された領域である。ドライバ、またはドライバが設けられたフレキシブル配線基板が、端子配置領域５においてゲート端子５１およびソース端子５２と電気的に接続される。このため、ゲート端子５１は、ドライバからゲート信号が入力可能な端子となる。また、ソース端子５２は、ドライバからソース信号が入力可能な端子となる。なお、ドライバは、ＣＯＧ（Chip On Glass）方式にて端子配置領域５に接続することが可能である。また、ドライバが設けられたフレキシブル配線基板は、ＴＣＰ（Tape Carrier Package）方式にて端子配置領域５に接続することが可能である。なお、接続する方式については、ここでは特に限定されない。
なお、図１では、端子配置領域５に、１個のドライバを配置することが可能な例を示しているが、これに限定されない。例えば、アクティブマトリクス基板２上に端子配置領域５を複数設けることにより、複数の端子配置領域５のそれぞれに、複数のドライバをそれぞれ配置することが可能なようにしてもよい。
額縁配線領域６には、第１ゲート配線４０1〜４０7の一端側に有するゲート信号の入力端４３1〜４３7と、ゲート端子５１とをそれぞれ接続するゲート用右側引出配線（第１引出配線）６１1〜６１7が形成されている。すなわち、ゲート用右側引出配線６１1〜６１7は、ゲート信号の入力端４３1〜４３7から第３辺Ｓ3側に引き出され、第３辺Ｓ3に沿って額縁配線領域６に形成され、そしてゲート端子５１へ接続される。
ここで、ゲート用右側引出配線６１1〜６１7は、ゲート用右側第１引出配線（第３引出配線）６１1，６１3，６１5，６１7と、ゲート用右側第２引出配線（第４引出配線）６１2，６１4，６１6とを含む。ゲート用右側第１引出配線６１1，６１3，６１5，６１7は、ゲート配線４０，４１が形成された層と同じ層に形成された引出配線である。なお、以下では、ゲート配線４０，４１が形成された層を「第１層」と称する。また、ゲート用右側第２引出配線６１2，６１4，６１6は、当該ゲート用右側第２引出配線６１2，６１4，６１6の少なくとも一部分において、ゲート配線４０，４１が形成された層（第１層）と絶縁材料を挟んで異なる層に形成された引出配線である。なお、以下では、ゲート配線４０，４１が形成された層と異なる層を「第２層」と称する。つまり、第２層には、ソース配線４２が形成されている。
ここで、ゲート用右側第２引出配線６１2，６１4，６１6には、ゲート信号の入力端４３2，４３4，４３6側に形成された配線層第１切替部６２2，６２4，６２6と、ゲート端子５１側に形成された配線層第２切替部６３2，６３4，６３6とをそれぞれ有している。本実施形態においては、ゲート用右側第２引出配線６１2，６１4，６１6のうち、ゲート信号の入力端４３2，４３4，４３6と配線層第１切替部６２2，６２4，６２6との間の配線は第１層に形成されており、配線層第１切替部６２2，６２4，６２6と配線層第２切替部６３2，６３4，６３6との間の配線は第２層に形成されており、配線層第２切替部６３2，６３4，６３6とゲート端子５１との間の配線は第１層に形成されている。すなわち、配線層第１切替部６２2，６２4，６２6および配線層第２切替部６３2，６３4，６３6のそれぞれにおいて、第１層に形成された配線と第２層に形成された配線とが電気的に接続されることになる。
なお、電気的に接続する方法として、第１層に形成された配線と第２層に形成された配線とを絶縁材料に形成されたコンタクトホールを介して直接接続させるようにしてもよいし、第１層に形成された配線と第２層に形成された配線とをさらに別の層に形成された電極を介して電気的に接続させるようにしてもよい。すなわち、電気的に接続する方法として、様々な任意の方法を用いることが可能であり、ここでは特に限定されない。また、配線層第１切替部６２2，６２4，６２6および配線層第２切替部６３2，６３4，６３6の位置についても図１に示す位置に限定されるものではなく、任意である。
図２は、図１中に示した切断線ａ−ａ´に沿って切断した断面図である。図２に示すように、アクティブマトリクス基板２上には、第１層として、ゲート用右側第１引出配線６１1，６１3，６１5，６１7が形成されている。また、絶縁膜（絶縁材料）７が、ゲート用右側第１引出配線６１1，６１3，６１5，６１7を覆うように、アクティブマトリクス基板２上に形成されている。また、絶縁膜７上には、第２層として、ゲート用右側第２引出配線６１2，６１4，６１6が形成されている。さらに、保護膜８が、ゲート用右側第２引出配線６１2，６１4，６１6を覆うように、絶縁膜７上に形成されている。すなわち、ゲート用右側第１引出配線６１1，６１3，６１5，６１7と、ゲート用右側第２引出配線６１2，６１4，６１6との間には、絶縁膜７が介在している。
このように、本実施形態においては、ゲート用右側第１引出配線６１1，６１3，６１5，６１7は第１層に形成され、ゲート用右側第２引出配線６１2，６１4，６１6の少なくとも一部分は第２層に形成されている。このため、１つの層に全てのゲート用右側引出配線６１1〜６１7が形成される態様と比較して、アクティブマトリクス基板の小型化、高精細化を実現できる。
図３は、図１中のＥ1の部分を拡大した図である。図３に示すように、ゲート用右側引出配線６１1〜６１7が接続された複数のゲート端子５１のそれぞれには、ゲート用右側接続配線６４1〜６４7がさらに接続されている。すなわち、ゲート用右側接続配線６４1〜６４7は、複数のゲート端子５１のそれぞれから第１辺Ｓ1側（後述する検査配線６６，６７側）へ引き出されている。
ここで、ゲート用右側接続配線６４1〜６４7は、ゲート用右側第１接続配線（第１接続配線）６４1，６４3，６４5，６４7と、ゲート用右側第２接続配線（第２接続配線）６４2，６４4，６４6とを含む。ゲート用右側第１接続配線６４1，６４3，６４5，６４7は、ゲート用右側第１引出配線６１1，６１3，６１5，６１7が接続されたゲート端子５１に接続される接続配線である。また、ゲート用右側第２接続配線６４2，６４4，６４6は、ゲート用右側第２引出配線６１2，６１4，６１6が接続されたゲート端子５１に接続される接続配線である。
また、額縁配線領域６には、互いに隣接する２本のゲート用右側第１接続配線およびゲート用右側第２接続配線を１本に束ねる右側束配線（束配線）６５1〜６５4が形成されている。本実施形態においては、右側束配線６５1は、２本のゲート用右側第１接続配線６４1およびゲート用右側第２接続配線６４2を１本に束ねている。また、右側束配線６５2は、２本のゲート用右側第１接続配線６４3およびゲート用右側第２接続配線６４4を１本に束ねている。さらに、右側束配線６５3は、２本のゲート用右側第１接続配線６４5およびゲート用右側第２接続配線６４6を１本に束ねている。なお、右側束配線６５4は、ゲート用右側第１接続配線６４7の１本にのみ接続されている。
また、右側束配線６５2、６５4には、ゲート用右側第１検査配線６６がさらに接続されている。また、右側束配線６５1、６５3には、ゲート用右側第１検査配線６６を跨いで、ゲート用右側第２検査配線６７が接続されている。すなわち、ゲート用右側第１検査配線６６は、右側束配線６５1〜６５4のうちで互いに隣接しない右側束配線６５2，６５4へ検査信号を入力可能な検査配線である。また、ゲート用右側第２検査配線６７は、右側束配線６５1〜６５4のうちゲート用右側第１検査配線６６が接続されておらずかつ互いに隣接しない右側束配線６５1，６５3へ検査信号を入力可能な検査配線である。
なお、右側束配線６５1，６５3には、ゲート用右側第１検査配線６６を挟んで、ゲート用右側第２検査配線６７が接続されているので、右側束配線６５1，６５3には、配線層第３切替部６８1，６８3と、配線層第４切替部６９1，６９3とをそれぞれ有している。すなわち、配線層第４切替部６９1，６９3のそれぞれにおいて、右側束配線６５1，６５3とゲート用右側第２検査配線６７とが電気的に接続されることになる。
また、ゲート用右側第１検査配線６６には、ゲート用右側第１検査パッド７０がさらに接続されている。ゲート用右側第１検査パッド７０は、検査信号が入力可能なパッドである。これにより、右側束配線６５2，６５4、およびゲート用右側接続配線６４3，６４4、６４7を介して、ゲート用右側引出配線６１3，６１4，６１7には、ゲート用右側第１検査パッド７０から検査信号を入力することが可能となる。さらに、ゲート用右側第２検査配線６７には、ゲート用右側第２検査パッド７１がさらに接続されている。ゲート用右側第２検査パッド７１も、検査信号が入力可能なパッドである。これにより、右側束配線６５1、６５3、およびゲート用右側接続配線６４1，６４2，６４5，６４6を介して、ゲート用右側引出配線６１1，６１2，６１5，６１6には、ゲート用右側第２検査パッド７１から検査信号を入力することが可能となる。
以上のように、本実施形態に係るアクティブマトリクス基板２は、互いに隣接する２本のゲート用右側第１接続配線およびゲート用右側第２接続配線を１本に束ねる右側束配線６５1〜６５4を形成し、右側束配線６５2、６５4がゲート用右側第１検査配線６６に、右側束配線６５1、６５3がゲート用右側第２検査配線６７に接続される態様である。このため、右側束配線を備えることなく、ゲート用右側接続配線６４1〜６４7のそれぞれが、ゲート用右側第１検査配線６６またはゲート用右側第２検査配線６７に直接接続される態様と比較して、配線間の間隔を広く取ることができ、かつ、配線層切替部の数を低減することも可能となる。すなわち、右側束配線６５1〜６５4間の間隔（図３中のＫ）を広く取ることができるので、右側束配線６５1〜６５4間で短絡が生じ難くなる。また、配線層切替部の数を低減することができるので、配線層切替部の接続不良等を低減できる。この結果、アクティブマトリクス基板２の検査（断線、短絡等）を確実に行うことができるので、液晶パネル１の歩留まりが向上する。
また、本実施形態に係るアクティブマトリクス基板２は、互いに隣接する２本のゲート用右側第１接続配線およびゲート用右側第２接続配線を１本に束ねる右側束配線６５1〜６５4を形成しているので、ゲート用右側第１検査配線６６を跨ぐ配線の数（つまり、右側束配線６５1〜６５4とゲート用右側第１検査配線６６との交差部の数）を低減することができる。交差部の数を低減することができるので、ゲート用右側第１検査配線６６にかかる負荷を低減することができる。負荷を低減することができるので、ゲート用右側第１検査パッド７０からゲート用右側第１検査配線６６へ入力された検査信号の遅延を低減することができる。この結果、所望の検査信号をゲート配線４０，４１へ入力させることができるので、絵素電極とソース配線４２との間の短絡のような、木目細かい不良を検出することができる。
さらに、本実施形態に係るアクティブマトリクス基板２によれば、ゲート用右側第１検査配線６６は、右側束配線６５2、６５4のそれぞれと接続されており、ゲート用右側第２検査配線６７は、右側束配線６５1、６５3のそれぞれと接続されている。このため、アクティブマトリクス基板２にて発生した静電気を、ゲート用右側第１検査配線６６およびゲート用右側第２検査配線６７から除去または分散することができる。アクティブマトリクス基板２にて発生した静電気を除去または分散することができるので、当該静電気による配線の短絡や断線、ＴＦＴやＭＩＭの特性の変化等を抑制することができる。
なお、後述するゲート用左側接続配線７５1〜７５7、左側束配線７６1〜７６4、ゲート用左側第１検査配線７７、およびゲート用左側第２検査配線７８についても、上記と同様の効果が得られる。
図１に戻り、額縁配線領域６には、第２ゲート配線４１1〜４１7の他端側に有するゲート信号の入力端４４1〜４４7と、ゲート端子５１とをそれぞれ接続するゲート用左側引出配線７２1〜７２7が形成されている。すなわち、ゲート用左側引出配線７２1〜７２7は、ゲート信号の入力端４４1〜４４7から第２辺Ｓ2側に引き出され、第２辺Ｓ2に沿って額縁配線領域６に形成され、そしてゲート端子５１へ接続される。
ここで、ゲート用左側引出配線７２1〜７２7は、ゲート用左側第１引出配線７２1，７２3，７２5，７２7と、ゲート用左側第２引出配線７２2，７２4，７２6とを含む。ゲート用左側第１引出配線７２1，７２3，７２5，７２7は、第１層に形成された引出配線である。また、ゲート用左側第２引出配線７２2，７２4，７２6は、第２層に形成された引出配線である。
ここで、ゲート用左側第２引出配線７２2，７２4，７２6には、ゲート信号の入力端４４2，４４4，４４6側に形成された配線層第５切替部７３2，７３4，７３6と、ゲート端子５１側に形成された配線層第６切替部７４2，７４4，７４6とをそれぞれ有している。本実施形態においては、ゲート用左側第２引出配線７２2，７２4，７２6のうち、ゲート信号の入力端４４2，４４4，４４6と配線層第５切替部７３2，７３4，７３6との間の配線は第１層に形成されており、配線層第５切替部７３2，７３4，７３6と配線層第６切替部７４2，７４4，７４6との間の配線は第２層に形成されており、配線層第６切替部７４2，７４4，７４6とゲート端子５１との間の配線は第１層に形成されている。すなわち、配線層第５切替部７３2，７３4，７３6および配線層第６切替部７４2，７４4，７４6のそれぞれにおいて、第１層に形成された配線と第２層に形成された配線とが電気的に接続されることになる。
図４は、図１中のＥ2の部分を拡大した図である。図４に示すように、ゲート用左側引出配線７２1〜７２7が接続された複数のゲート端子５１のそれぞれには、ゲート用左側接続配線７５1〜７５7がさらに接続されている。すなわち、ゲート用左側接続配線７５1〜７５7は、複数のゲート端子５１のそれぞれから第１辺Ｓ1側（後述する検査配線７７，７８側）へ引き出されている。
ここで、ゲート用左側接続配線７５1〜７５7は、ゲート用左側第１接続配線７５1，７５3，７５5，７５7と、ゲート用左側第２接続配線７５2，７５4，７５6とを含む。ゲート用左側第１接続配線７５1，７５3，７５5，７５7は、ゲート用左側第１引出配線７２1，７２3，７２5，７２7が接続されたゲート端子５１に接続される接続配線である。また、ゲート用左側第２接続配線７５2，７５4，７５6は、ゲート用左側第２引出配線７２2，７２4，７２6が接続されたゲート端子５１に接続される接続配線である。
また、額縁配線領域６には、互いに隣接する２本のゲート用左側第１接続配線およびゲート用左側第２接続配線を１本に束ねる左側束配線７６1〜７６4が形成されている。本実施形態においては、左側束配線７６1は、２本のゲート用左側第１接続配線７５1およびゲート用左側第２接続配線７５2を１本に束ねている。また、左側束配線７６2は、２本のゲート用左側第１接続配線７５3およびゲート用左側第２接続配線７５4を１本に束ねている。さらに、左側束配線７６3は、２本のゲート用左側第１接続配線７５5およびゲート用左側第２接続配線７５6を１本に束ねている。なお、左側束配線７６4は、ゲート用左側第１接続配線７５7の１本にのみ接続されている。
また、左側束配線７６2，７６4には、ゲート用左側第１検査配線７７がさらに接続されている。また、左側束配線７６1，７６3には、ゲート用左側第１検査配線７７を挟んで、ゲート用左側第２検査配線７８が接続されている。すなわち、ゲート用左側第１検査配線７７は、左側束配線７６1〜７６4のうちで互いに隣接しない左側束配線７６2，７６4へ検査信号を入力可能な検査配線である。また、ゲート用左側第２検査配線７８は、左側束配線７６1〜７６4のうちゲート用左側第１検査配線７７が接続されておらずかつ互いに隣接しない左側束配線７６1，７６3へ検査信号を入力可能な検査配線である。
なお、左側束配線７６1，７６3には、ゲート用左側第１検査配線７７を跨いで、ゲート用左側第２検査配線７８が接続されているので、左側束配線７６1，７６3には、配線層第７切替部７９1，７９3と、配線層第８切替部８０1，８０3とをそれぞれ有している。すなわち、配線層第８切替部８０1，８０3のそれぞれにおいて、左側束配線７６1，７６3とゲート用左側第２検査配線７８とが電気的に接続されることになる。
また、ゲート用左側第１検査配線７７には、ゲート用左側第１検査パッド８１がさらに接続されている。ゲート用左側第１検査パッド８１は、検査信号が入力可能なパッドである。これにより、左側束配線７６2，７６4、およびゲート用左側接続配線７５3，７５4，７５7を介して、ゲート用左側引出配線７２3，７２4，７２7には、ゲート用左側第１検査パッド８１から検査信号を入力することが可能となる。さらに、ゲート用左側第２検査配線７８には、ゲート用左側第２検査パッド８２がさらに接続されている。ゲート用左側第２検査パッド８２も、検査信号が入力可能なパッドである。これにより、左側束配線７６1，７６3、およびゲート用左側接続配線７５1，７５2，７５5，７５6を介して、ゲート用左側引出配線７２1，７２2，７２5，７２6には、ゲート用左側第２検査パッド８２から検査信号を入力することが可能となる。
図１に戻り、額縁配線領域６には、ソース配線４２1，４２2，４２3，・・・４２iの一端側に有するソース信号の入力端４５1，４５2，４５3，・・・４５iと、ソース端子５２とをそれぞれ接続するソース用引出配線８３1，８３2，８３3，・・・８３iが形成されている。すなわち、ソース用引出配線８３は、ソース信号の入力端４５から第１辺Ｓ1側に引き出され、そしてソース端子５２へ接続される。
ここで、ソース用引出配線８３1，８３2，８３3，・・・８３iが接続された複数のソース端子５２のそれぞれには、ソース用接続配線８４1，８４2，８４3，・・・８４iがさらに接続されている。すなわち、ソース用接続配線８４1，８４2，８４3，・・・８４iは、複数のソース端子５２のそれぞれから第１辺Ｓ1側（後述する検査配線８５，８６側）へ引き出されている。
また、ソース用接続配線８４1，８４3，８４5，・・・８４iには、ソース用第１検査配線８５がさらに接続されている。また、ソース用接続配線８４2，８４4，８４6，・・・８４i-1には、ソース用第２検査配線８６がさらに接続されている。すなわち、ソース用第１検査配線８５は、ソース用接続配線８４1，８４2，８４3，・・・８４iのうちで互いに隣接しないソース用接続配線８４1，８４3，８４5，・・・８４iへ検査信号を入力可能な検査配線である。また、ソース用第２検査配線８６は、ソース用接続配線８４1，８４2，８４3，・・・８４iのうちソース用第１検査配線８５が接続されておらずかつ互いに隣接しないソース用接続配線８４2，８４4，８４6，・・・８４i-1へ検査信号を入力可能な検査配線である。
また、ソース用第１検査配線８５には、ソース用第１検査パッド８７がさらに接続されている。ソース用第１検査パッド８７は、検査信号が入力可能なパッドである。これにより、ソース用第１検査配線８５、およびソース用接続配線８４1，８４3，８４5，・・・８４iを介して、ソース用引出配線８３1，８３3，８３5，・・・８３iには、ソース用第１検査パッド８７から検査信号を入力することが可能となる。さらに、ソース用第２検査配線８６には、ソース用第２検査パッド８８がさらに接続されている。ソース用第２検査パッド８８も、検査信号が入力可能なパッドである。これにより、ソース用第２検査配線８６、およびソース用接続配線８４2，８４4，８４6，・・・８４i-1を介して、ソース用引出配線８３2，８３4，８３6，・・・８３i-1には、ソース用第２検査パッド８８から検査信号を入力することが可能となる。
さらに、額縁配線領域６には、ゲート用右側引出配線６１1〜６１7、およびゲート用左側引出配線７２1〜７２7を囲むように、共通検査配線８９が形成されている。共通検査配線８９には、共通電極パッド９０，９１が接続されている。また、共通検査配線８９には、トランスファーパッド９２，９３がさらに接続されている。トランスファーパッド９２，９３は、対向基板３に形成されている図示しない共通電極に接続されている。これにより、対向基板３に形成されている共通電極には、共通電極パッド９０，９１から共通電圧を印加することが可能となる。
次に、本実施形態に係る液晶パネル１の製造方法について説明する。なお、以下では、特に液晶パネル１の電気的な接続状態を検査する検査工程について、詳細に説明する。
すなわち、透明なガラス基板上に、導電膜、絶縁膜、保護膜等の薄膜を積層し、アクティブマトリクス基板２として切り出されるべきアクティブマトリクス基板領域が複数形成されるアクティブマトリクス基板用のベース基板を製造する。また、透明なガラス基板上に、ブラックマトリクス、カラーフィルタ、導電膜、配向膜等の薄膜を積層し、対向基板３として切り出されるべき対向基板領域が複数形成される対向基板用のベース基板を製造する。両ベース基板のうちの一方のベース基板にシール剤を塗布する。そして、シール剤を塗布した後、両ベース基板を貼り合わせる。
貼り合わされた両ベース基板は、アクティブマトリクス基板２と対向基板３とを有する液晶パネル１が所定の枚数（例えば、左右方向に４枚）形成されるマザー基板として切断する。すなわち、図１に示す液晶パネル１は、液晶材料を注入した後のマザー基板として切断した液晶パネルの１つを示している。したがって、図示は省略したが、図１の液晶パネル１の例えば左右には他の液晶パネルが存在している。そして、マザー基板として切断された液晶パネル１の個々に、アクティブマトリクス基板２と対向基板３との間に形成される注入口を介して、例えば、真空注入方式を用いることにより液晶材料を注入する。なお、真空注入方式に代えて、滴下注入方式を用いることにより液晶材料を注入してもよい。この場合、注入口は不要であり、注入口部分を封止する工程も不要である。
そして、端子配置領域５にドライバを取り付ける前に、液晶パネル１の電気的な接続状態を検査する検査工程が行われる。すなわち、検査工程は、液晶パネル１のアクティブマトリクス基板２における配線の断線・短絡や絵素電極の欠陥を検査する。
検査方法として、各検査パッド７０，７１，８１，８２，８７，８８，９０，９１に、例えば、検査用プローブを接触させ、所定の電圧を印加する。なお、検査用プローブを各検査パッド７０，７１，８１，８２，８７，８８，９０，９１に接触させる順番については、ここでは特に限定されない。これにより、ゲート配線４０，４１に、走査信号として機能する検査信号が入力される。なお、この検査信号は、各絵素が有するスイッチング素子を一定期間オンさせる信号である。また、ソース配線４２に、ソース信号として機能する検査信号が入力される。なお、この検査信号は、各絵素領域の液晶を所望の方向に配向させる信号である。
このため、各絵素のスイッチング素子がオン状態になり、各絵素電極にソース信号として機能する検査信号が入力されることで、液晶の分子配列方向が制御され、例えば、液晶パネル１の背面からバックライトのような照射手段にて照射すると、アクティブマトリクス基板２の表示領域４に対応する液晶パネル１の表示画面（以下、「液晶パネル１の表示画面」と称する）に画像が表示されるようになる。したがって、液晶パネル１の表示画面上で、例えば、検査員の目視検査により、液晶パネル１のアクティブマトリクス基板２における配線の断線・短絡を検査することが可能となる。なお、検査員の目視検査に代えてまたは加えて、画像認識装置を用いてもよいし、配線の断線・短絡を電気的に検出する検出装置等を用いて検査してもよい。
ここで、ゲート用右側引出配線６１1〜６１7の短絡の検出方法について説明する。具体的には、まず、ソース用第１検査パッド８７、ソース用第２検査パッド８８、および共通電極パッド９０，９１に、検査用プローブを接触させておく。この状態で、ゲート用右側第１検査配線６６およびゲート用右側第２検査配線６７に互いに独立した検査信号を入力する。例えば、ゲート用右側第１検査パッド７０のみに検査用プローブを接触させ、ゲート用右側第２検査パッド７１には検査用プローブを接触させないようにする。このようにすると、右側束配線６５2，６５4、およびゲート用右側接続配線６４1，６４2，６４5，６４6を介して、ゲート用右側引出配線６１1，６１2，６１5，６１6には、ゲート用右側第１検査パッド７０から検査信号が入力されることになる。一方、ゲート用右側第２検査パッド７１には検査用プローブを接触させていないので、ゲート用右側引出配線６１3，６１4，６１7には、ゲート用右側第２検査パッド７１から検査信号は入力されない。
すなわち、第１層において、ゲート用右側第１引出配線６１1，６１3，６１5，６１7のうち、ゲート用右側第１引出配線６１1、６１5のみに検査信号が入力されることになる（図２参照）。このため、第１層に形成されたゲート用右側第１引出配線６１1，６１3，６１5，６１7間が短絡していた場合には、液晶パネル１の表示画面には、検査信号が入力されているゲート用右側第１引出配線６１1，６１5に接続された第１ゲート配線４０1，４０5に対応するラインだけでなく、検査信号が入力されていないゲート用右側第１引出配線６１3，６１7に接続された第１ゲート配線４０3，４０7に対応するラインまでも表示されることになる。そのため、検査員は、第１層に形成されたゲート用右側第１引出配線６１1，６１3，６１5，６１7間の短絡を検出することができる。
また、第２層において、ゲート用右側第２引出配線６１2，６１4，６１6のうち、ゲート用右側第２引出配線６１2，６１6のみに検査信号が入力されることになる（図２参照）。このため、第２層に形成されたゲート用右側第２引出配線６１2，６１4，６１6間が短絡していた場合には、液晶パネル１の表示画面には、検査信号が入力されているゲート用右側第２引出配線６１2，６１6に接続された第１ゲート配線４０2，４０6に対応するラインだけでなく、検査信号が入力されていないゲート用右側第２引出配線６１4に接続された第１ゲート配線４０4に対応するラインまでも表示されることになる。そのため、検査員は、第２層に形成されたゲート用右側第２引出配線６１2，６１4，６１6間の短絡を検出することができる。
また、上記と同様に、例えば、ゲート用左側第１検査パッド８１のみに検査用プローブを接触させ、ゲート用左側第２検査パッド８２には検査用プローブを接触させないようにする。これにより、検査員は、第１層に形成されたゲート用左側第１引出配線７２1，７２3，７２5，７２7間の短絡、および、第２層に形成されたゲート用左側第２引出配線７２2，７２4，７２6間の短絡を検出することができる。
なお、ゲート用右側引出配線６１1〜６１7が断線していた場合には、液晶パネル１の表示画面には、断線したゲート用右側引出配線に接続された第１ゲート配線に対応するライン全てが表示されなくなる。また、これと同様に、ゲート用左側引出配線７２1〜７２7が断線していた場合には、液晶パネル１の表示画面には、断線したゲート用左側引出配線に接続された第２ゲート配線に対応するライン全てが表示されなくなる。これにより、検査員は、ゲート用右側引出配線６１1〜６１7、およびゲート用左側引出配線７２1〜７２7の断線を検出することができる。
また、ゲート配線４０，４１が断線していた場合には、液晶パネル１の表示画面には、断線した箇所以降のゲート配線に対応するラインが表示されなくなる。また、これと同様に、ソース配線４２が断線していた場合には、液晶パネル１の表示画面には、断線した箇所以降のソース配線に対応するラインが表示されなくなる。これにより、検査員は、ゲート配線４０，４１、およびソース配線４２の断線を検出することができる。また、ソース用第１検査配線８５およびソース用第２検査配線８６に互いに独立した検査信号を入力することにより、検査員は、ソース配線４２およびソース用引出配線８３の短絡を検出することができる。
さらに、ゲート配線４０，４１、およびソース配線４２へ、検査員の所望するパルス波形の検査信号を入力させることにより、絵素電極とソース配線４２との間の短絡等も検出することができる。すなわち、ゲート配線４０，４１、ソース配線４２、ゲート用右側引出配線６１、およびゲート用左側引出配線７２の短絡・断線の検査だけでなく、絵素電極の欠陥等の検査も行うことができる。
そして、上記の検査工程が終了すれば、ゲート用右側接続配線６４1〜６４7、およびゲート用左側接続配線７５1〜７５7を切断する切断工程が行われる。具体的には、ゲート用右側接続配線６４1〜６４7を例えば図３に示すカットラインＣに沿ってレーザーにより切断する。これにより、ゲート用右側第１引出配線６１1，６１3，６１5，６１7のそれぞれが接続されたゲート端子５１と、ゲート用右側第２引出配線６１2，６１4，６１6のそれぞれが接続されたゲート端子５１とが、電気的に導通しなくなる。また、ゲート用左側接続配線７５1〜７５7を例えば図４に示すカットラインＣに沿ってレーザーにより切断する。これにより、ゲート用左側第１引出配線７５1，７５3，７５5，７５7のそれぞれが接続されたゲート端子５１と、ゲート用左側第２引出配線７５2，７５4，７５6のそれぞれが接続されたゲート端子５１とが、電気的に導通しなくなる。
なお、上記では、接続配線をカットラインＣに沿ってレーザーにより切断する例について説明したが、例えば、図５に示すような液晶パネル１ａであれば、接続配線を分断ラインＤに沿って例えばホイールカッターにより基板とともに分断するようにしてもよい。この場合、接続配線をカットラインＣに沿ってレーザーにより切断する必要がないので、液晶パネルの製造工程を簡略化することができる。また、各検査パッド７０，７１，８１，８２，８７，８８，９０，９１が形成された、図５中のＡの部分の基板が切り離されるので、表示装置に搭載されるべき液晶パネルの外形を小さくすることができる。
そして、上記の切断工程が終了すれば、端子配置領域５に、ゲート配線４０，４１およびソース配線４２を駆動制御するドライバを実装する実装工程が行われる。その後、マザー基板から個々の液晶パネル１を切り出す。そして、切り出した液晶パネル１に偏光板などの光学フィルムを貼り付ける。これにより、液晶パネル１が製造される。なお、液晶パネル１を製造する方法は、上記の方法に限定されるものではない。例えば、モノクロ用の液晶パネルでは、対向基板にはカラーフィルタを積層しなくともよい。また、個々の液晶パネルを切り出した後に検査工程、実装工程を行ってもよい。
以上に述べたように、本実施形態におけるアクティブマトリクス基板２によれば、引出配線が複数の層のそれぞれに形成された場合において、同じ層に形成された隣接する引出配線間（ゲート用右側第１引出配線間、ゲート用右側第２引出配線間、ゲート用左側第１引出配線間、ゲート用左側第２引出配線間）の短絡を簡易な構成で確実に検出することができる。
[実施の形態２]
図６は、図１中に示したＥ1の部分と同じ部分を拡大した図である。図６に示すように、本実施形態に係るゲート用右側接続配線６４1〜６４7のそれぞれには、抵抗素子Ｒがさらに接続されている。ここで、抵抗素子Ｒは、例えば、画素電極として用いられるＩＴＯやＩＺＯ等で形成したパターン、ＴＦＴの半導体膜で形成したパターン、ダイオード、トランジスタ、任意のパターン等から構成される。なお、本実施形態に係るゲート用左側接続配線７２1〜７２7のそれぞれにも、抵抗素子Ｒがさらに接続されている。
以下では、ゲート用右側接続配線６４1〜６４7、および右側束配線６５1〜６５4それぞれの場合について説明するが、ゲート用左側接続配線７５1〜７５7、および左側束配線７６1〜７６4それぞれの場合であっても同様である。
すなわち、ゲート用右側接続配線６４1〜６４7のそれぞれには抵抗素子Ｒが接続されているため、切断工程において、ゲート用右側接続配線６４1〜６４7の代わりに、右側束配線６５1〜６５4を切断することが可能となる。具体的には、右側束配線６５1〜６５4を例えば図６に示すカットラインＣ´に沿ってレーザーにより切断する。なお、実施の形態１と同様、右側束配線６５1〜６５4を分断ラインに沿って例えばホイールカッターにより基板とともに分断するようにしてもよい。
このように、本実施形態においては、右側束配線６５1〜６５4を切断するので、実施の形態１のように、ゲート用右側接続配線６４1〜６４7を切断する場合と比較して、切断すべき配線の数が少なくなる。この結果、切断工程にかかる時間を削減することができる。
また、本実施形態においては、右側束配線６５1〜６５4を切断しても、ゲート用右側第１引出配線６１1，６１3，６１5，６１7のそれぞれが接続されたゲート端子５１と、ゲート用右側第２引出配線６１2，６１4，６１6のそれぞれが接続されたゲート端子５１とが、電気的に導通することになる。しかしながら、ゲート用右側接続配線６４1〜６４7のそれぞれに接続される抵抗素子Ｒの値を十分に大きくしておけば、本実施形態に係る液晶パネル１が電子機器に組み込まれた場合であっても、当該電子機器の動作には何ら問題は生じない。また、液晶パネル１の電気的な接続状態を検査する検査工程においても、各配線（ゲート配線、ソース配線、引出配線等）が所望の電位に到達するように検査信号を各検査パッドから入力すればよいので、何ら問題なく検査を行うことができる。
具体的には、抵抗素子Ｒの値が数１０〜数１００ＭΩであれば、隣接する配線から受ける電気的な影響は少なくなる。より具体的には、数％（例えば１％）以下の電位変動しか受けないことになる。数％以下の電位変動であれば、絵素電極の充電率、表示に与える影響はほとんどない。このため、抵抗素子Ｒの値が数１０〜数１００ＭΩであれば、本実施形態に係る液晶パネル１が電子機器に組み込まれた場合であっても、当該電子機器の動作には何ら問題は生じない。また、仮に、抵抗素子Ｒの値が数１００ＭΩ以上であれば、検査工程を行った後に配線や絵素電極に蓄積される電荷の除去が難くなる。この結果、配線や絵素電極に蓄積された電荷によって、当該配線の短絡や断線、ＴＦＴやＭＩＭの特性の変化等が生じ、表示品位が低下してしまう。よって、抵抗素子Ｒの値は、上記のように、数１０〜数１００ＭΩであることが好ましい。なお、表示領域４の大きさや画素数によって、抵抗素子Ｒの値は、数１０〜数１００ＭΩの中から適宜任意に選択される。
また、ゲート用右側接続配線６４1〜６４7のそれぞれに抵抗素子Ｒが接続されているため、仮に、ゲート用右側第１検査配線６６、およびゲート用右側第２検査配線６７から静電気が侵入した場合であっても、当該抵抗素子Ｒが静電気に対する保護素子として機能することにより、表示領域４への静電気の侵入を防ぐことができる。これにより、液晶パネル１の表示品位が向上し、液晶パネルの歩留まりを向上することができる。
なお、ゲート用右側第１接続配線６４1，６４3，６４5，６４7に接続される抵抗素子Ｒの値と、ゲート用右側第２接続配線６４2，６４4，６４6に接続される抵抗素子Ｒの値とは、略同じ値であることが好ましい。すなわち、隣接する接続配線のそれぞれに接続される抵抗素子Ｒの値が略同じ値であれば、隣接する接続配線に対応する引出配線、および当該引出配線に対応するゲート配線へ入力されるべき検査信号の遅延量を、略同等にすることができる。このため、アクティブマトリクス基板２の配線が正常であれば、液晶パネル１の表示画面では、略同等の表示をすることになる。つまり、略同等の表示をしていない場合には、検査員は、断線には至らないが配線幅が極小になった場合等の不良が発生したことを検出することができる。
なお、実施の形態２においては、互いに隣接する２本の接続配線のそれぞれに抵抗素子が接続されている例について説明したが、これに限定されない。すなわち、互いに隣接する接続配線のうち、少なくともいずれか一方の接続配線に抵抗素子が接続されていればよい。
また、実施の形態１および２においては、対向基板に共通電極を形成し、対向基板の共通電極に共通電圧を印加する例について説明したが、これに限定されない。例えば、共通電極がアクティブマトリクス基板に形成されるＩＰＳ（In Plane Switching）モードの液晶パネルにも本発明を適用できることは勿論である。ここで、ＩＰＳモードの液晶パネルのアクティブマトリクス基板には、トランスファーパッドを形成しなくともよい。また、ＭＶＡ（Multi-Domain Vertical Aligned）モードの液晶パネル、ＯＣＢ（Optically Compensated Bend）モードの液晶パネル等にも本発明を適用できることは勿論である。
また、実施の形態１および２においては、Ｒ用のソース配線、Ｇ用のソース配線、Ｂ用のソース配線が表示領域に形成されている例について説明したが、これに限定されない。すなわち、Ｒ用のゲート配線、Ｇ用のゲート配線、Ｂ用のゲート配線が表示領域に形成されるようにしてもよい。この場合、ソース配線は、ＲＧＢ毎に設ける必要はない。
また、各ゲート配線に接続される画素に対応する色が複数であり、かつ、各ソース配線に接続される画素に対応する色が複数であってもよい。
また、表示領域内の各画素の配列は、ストライプ状に限定されない。例えば、１ライン毎に配置ピッチがずれる、いわゆるデルタ配列であってもよい。
また、ゲート配線やソース配線の検査信号の入力方法は、図１や図５に記載のものに限られない。検査パッドからＴＦＴ等のスイッチング素子を介して、ゲート配線やソース配線へ検査信号を入力してもよい。また、ゲート配線やソース配線の駆動回路が、アクティブマトリクス基板上に直接形成されている態様であってもよい。また、検査時にこの駆動回路を駆動させるようにしてもよい。
さらに、実施の形態１および２においては、各検査パッドがアクティブマトリクス基板上に形成されている例について説明したが、これに限定されない。例えば、アクティブマトリクス基板とは異なる基板上に各検査パッドを形成し、当該アクティブマトリクス基板上には、各検査パッドから供給される検査信号が入力可能な検査配線のみが形成されていてもよい。
すなわち、本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。つまり、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
以上のように、本発明は、引出配線が複数の層のそれぞれに形成された場合において、同じ層に形成された隣接する引出配線間の短絡を簡易な構成で確実に検出することができるアクティブマトリクス基板、表示装置、アクティブマトリクス基板の検査方法、および表示装置の検査方法として有用である。

Claims (11)

  1. 表示領域に互いに平行に形成された複数の第１配線と、
    端子配置領域に配置された複数の第１端子と、
    前記複数の第１配線と前記複数の第１端子とを各々接続する複数の第１引出配線と、
    を備えたアクティブマトリクス基板において、
    前記複数の第１引出配線の各々は、前記表示領域以外の領域で隣接して交互に形成されて、隣接する前記第１引出配線に交互に接続される第１接続配線または第２接続配線と、前記第１端子を介して接続しており、
    互いに隣接する２本の前記第１接続配線および前記第２接続配線を１本に束ねる複数の束配線と、
    前記複数の束配線のうちで互いに隣接しない束配線を接続する第１共通配線と、
    前記複数の束配線のうち前記第１共通配線が接続されておらずかつ互いに隣接しない束配線を接続する第２共通配線とを備え、
    前記第１接続配線と接続する前記第１引出配線は、前記第１配線が形成された層と同じ層に形成されており、前記第２接続配線と接続する前記第１引出配線の少なくとも一部分は、前記第１配線が形成された層と絶縁材料を挟んで異なる層に形成された、アクティブマトリクス基板。
  2. 前記複数の第１接続配線が接続された複数の第１端子と、
    前記複数の第２接続配線が接続された複数の第１端子とが電気的に導通しないように、前記複数の第１接続配線および前記複数の第２接続配線が切断されている、
    請求項１に記載のアクティブマトリクス基板。
  3. 互いに隣接する前記第１接続配線および前記第２接続配線のうちの少なくともいずれか一方に、抵抗素子が接続された、請求項１に記載のアクティブマトリクス基板。
  4. 互いに隣接する２本の前記第１接続配線および前記第２接続配線のそれぞれに抵抗素子が接続される、請求項３に記載のアクティブマトリクス基板。
  5. 前記第１接続配線に接続された抵抗素子と、前記第２接続配線に接続された抵抗素子とは、略同じ抵抗値を有する、請求項４に記載のアクティブマトリクス基板。
  6. 前記複数の束配線のそれぞれが切断されている、請求項３〜５のいずれか一項に記載のアクティブマトリクス基板。
  7. 前記第１配線は、ソース配線またはゲート配線である、請求項１〜６の何れか一項に記載のアクティブマトリクス基板。
  8. 請求項３〜６の何れか一項に記載のアクティブマトリクス基板を備える、表示装置。
  9. 前記表示装置は液晶表示装置である、請求項８に記載の表示装置。
  10. 請求項１または２に記載のアクティブマトリクス基板の製造方法であって、
    前記複数の第１接続配線および前記複数の第２接続配線を切断する切断工程を含む、アクティブマトリクス基板の製造方法。
  11. 請求項３に記載のアクティブマトリクス基板、または、請求項３に記載のアクティブマトリクス基板を備えた表示装置の製造方法であって、
    前記複数の束配線を切断する切断工程を含む、アクティブマトリクス基板または表示装置の製造方法。
JP2012096671A 2008-07-23 2012-04-20 アクティブマトリクス基板、表示装置、アクティブマトリクス基板の製造方法または検査方法、および表示装置の製造方法または検査方法 Expired - Fee Related JP5438798B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012096671A JP5438798B2 (ja) 2008-07-23 2012-04-20 アクティブマトリクス基板、表示装置、アクティブマトリクス基板の製造方法または検査方法、および表示装置の製造方法または検査方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2008190148 2008-07-23
JP2008190148 2008-07-23
JP2012096671A JP5438798B2 (ja) 2008-07-23 2012-04-20 アクティブマトリクス基板、表示装置、アクティブマトリクス基板の製造方法または検査方法、および表示装置の製造方法または検査方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2010521632A Division JP4982609B2 (ja) 2008-07-23 2009-05-11 アクティブマトリクス基板、表示装置、アクティブマトリクス基板の検査方法、および表示装置の検査方法

Publications (2)

Publication Number Publication Date
JP2012177927A JP2012177927A (ja) 2012-09-13
JP5438798B2 true JP5438798B2 (ja) 2014-03-12

Family

ID=41570217

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2010521632A Expired - Fee Related JP4982609B2 (ja) 2008-07-23 2009-05-11 アクティブマトリクス基板、表示装置、アクティブマトリクス基板の検査方法、および表示装置の検査方法
JP2012096671A Expired - Fee Related JP5438798B2 (ja) 2008-07-23 2012-04-20 アクティブマトリクス基板、表示装置、アクティブマトリクス基板の製造方法または検査方法、および表示装置の製造方法または検査方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2010521632A Expired - Fee Related JP4982609B2 (ja) 2008-07-23 2009-05-11 アクティブマトリクス基板、表示装置、アクティブマトリクス基板の検査方法、および表示装置の検査方法

Country Status (8)

Country Link
US (2) US8502227B2 (ja)
EP (2) EP2317492B1 (ja)
JP (2) JP4982609B2 (ja)
KR (1) KR101247023B1 (ja)
CN (1) CN102099847B (ja)
BR (1) BRPI0917025A2 (ja)
RU (1) RU2475866C2 (ja)
WO (1) WO2010010750A1 (ja)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102099847B (zh) * 2008-07-23 2013-03-13 夏普株式会社 有源矩阵基板、显示装置、有源矩阵基板的检查方法和显示装置的检查方法
WO2013011911A1 (ja) * 2011-07-19 2013-01-24 シャープ株式会社 素子基板の製造方法
KR101947163B1 (ko) 2012-02-10 2019-02-13 삼성디스플레이 주식회사 유기 발광 표시 장치
KR20140064553A (ko) * 2012-11-20 2014-05-28 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR102025835B1 (ko) * 2012-11-26 2019-11-27 삼성디스플레이 주식회사 표시 장치 및 유기 발광 표시 장치
US9785032B2 (en) 2013-11-12 2017-10-10 E Ink Holdings Inc. Active device array substrate and display panel
TWI505010B (zh) * 2013-11-12 2015-10-21 E Ink Holdings Inc 主動元件陣列基板
KR102231898B1 (ko) * 2013-12-13 2021-03-25 엘지디스플레이 주식회사 표시장치 및 표시패널
KR102196179B1 (ko) * 2013-12-31 2020-12-29 엘지디스플레이 주식회사 디스플레이 장치 및 그의 제조방법
KR20150084127A (ko) 2014-01-13 2015-07-22 삼성디스플레이 주식회사 표시 기판, 표시 기판의 제조 방법 및 이를 포함하는 표시 장치
JP6370057B2 (ja) * 2014-02-20 2018-08-08 三菱電機株式会社 アレイ基板およびアレイ基板の検査方法
WO2016185642A1 (ja) * 2015-05-21 2016-11-24 パナソニック液晶ディスプレイ株式会社 表示パネル
KR102412675B1 (ko) * 2015-06-03 2022-06-24 삼성디스플레이 주식회사 표시 장치 및 이의 구동 방법
KR102490891B1 (ko) 2015-12-04 2023-01-25 삼성디스플레이 주식회사 표시 장치
CN105469731A (zh) * 2016-01-28 2016-04-06 京东方科技集团股份有限公司 阵列基板、电学老化方法、显示装置及其制作方法
JP6805604B2 (ja) * 2016-07-26 2020-12-23 セイコーエプソン株式会社 電気光学装置および電子機器
CN109390352A (zh) 2017-08-09 2019-02-26 昆山国显光电有限公司 阵列基板及其制造方法、显示面板及其制造方法
KR102392373B1 (ko) * 2017-08-24 2022-04-29 삼성디스플레이 주식회사 표시 장치
CN108052462B (zh) * 2017-12-20 2019-12-10 苏州华兴源创科技股份有限公司 一种oled基板识别系统与方法
US10852591B2 (en) * 2018-06-29 2020-12-01 Sharp Kabushiki Kaisha Image display device
KR102720692B1 (ko) * 2018-11-08 2024-10-23 삼성디스플레이 주식회사 표시장치
CN109830197B (zh) * 2019-01-17 2022-03-15 昆山国显光电有限公司 一种测试导线排版结构、显示面板和显示装置
KR20210005352A (ko) 2019-07-03 2021-01-14 삼성디스플레이 주식회사 표시 장치
CN111736380A (zh) * 2019-07-26 2020-10-02 友达光电股份有限公司 显示面板及其制造方法
TWI742519B (zh) * 2019-07-26 2021-10-11 友達光電股份有限公司 可撓性顯示裝置及其製造方法
KR102269139B1 (ko) * 2019-09-20 2021-06-25 삼성디스플레이 주식회사 표시 장치 및 유기 발광 표시 장치
KR102182538B1 (ko) * 2019-09-20 2020-11-25 삼성디스플레이 주식회사 표시 장치 및 유기 발광 표시 장치
CN111508858B (zh) * 2020-05-06 2022-11-08 中国电子科技集团公司第四十四研究所 Emccd倍增区电极短路的检测方法
US11415854B2 (en) * 2020-06-29 2022-08-16 Sharp Kabushiki Kaisha Liquid crystal display device

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3010800B2 (ja) * 1991-07-16 2000-02-21 日本電気株式会社 液晶表示装置及び液晶表示パネル
JP2758105B2 (ja) * 1992-04-28 1998-05-28 シャープ株式会社 アクティブマトリクス基板の検査方法及び検査装置
US5426447A (en) * 1992-11-04 1995-06-20 Yuen Foong Yu H.K. Co., Ltd. Data driving circuit for LCD display
JP3315834B2 (ja) * 1995-05-31 2002-08-19 富士通株式会社 薄膜トランジスタマトリクス装置及びその製造方法
JP3251474B2 (ja) * 1995-09-06 2002-01-28 シャープ株式会社 アクティブマトリクス基板
JP3276557B2 (ja) 1996-05-23 2002-04-22 三菱電機株式会社 液晶表示装置
JPH09329796A (ja) * 1996-06-10 1997-12-22 Hitachi Ltd 液晶表示基板
JPH11119683A (ja) * 1997-10-13 1999-04-30 Fujitsu Ltd 液晶表示パネルの検査方法
JP5053479B2 (ja) * 2000-09-14 2012-10-17 株式会社ジャパンディスプレイセントラル マトリクスアレイ基板及びその製造方法
JP2002116453A (ja) * 2000-10-05 2002-04-19 Matsushita Electric Ind Co Ltd 液晶画像表示装置とその製造方法、および画像検査方法
KR100769160B1 (ko) * 2000-12-29 2007-10-23 엘지.필립스 엘시디 주식회사 액정표시장치의 테스트 패드
JP2002328627A (ja) * 2001-04-27 2002-11-15 Seiko Epson Corp 表示装置の検査方法
JP2002341377A (ja) 2001-05-15 2002-11-27 Matsushita Electric Ind Co Ltd 薄膜トランジスタアレイ基板
JP3977061B2 (ja) 2001-11-21 2007-09-19 シャープ株式会社 液晶表示装置及びその欠陥修復方法
JP4006284B2 (ja) * 2002-07-17 2007-11-14 株式会社 日立ディスプレイズ 液晶表示装置
KR100923056B1 (ko) * 2002-09-16 2009-10-22 삼성전자주식회사 표시 장치 및 이의 제조방법
KR100895311B1 (ko) * 2002-11-19 2009-05-07 삼성전자주식회사 액정 표시 장치 및 그 검사 방법
JP2004325956A (ja) * 2003-04-25 2004-11-18 Sharp Corp 表示装置及びその製造方法
JP4178090B2 (ja) * 2003-09-19 2008-11-12 シャープ株式会社 電極配線基板および表示装置
US7205209B2 (en) * 2004-05-11 2007-04-17 Taiwan Semiconductor Manufacturing Co., Ltd. Fabrication of stacked dielectric layer for suppressing electrostatic charge buildup
JP4627065B2 (ja) * 2004-05-27 2011-02-09 シャープ株式会社 アクティブマトリクス基板、その画素欠陥修正方法及び製造方法
KR100692691B1 (ko) * 2004-10-26 2007-03-14 비오이 하이디스 테크놀로지 주식회사 액정표시장치
JP4667846B2 (ja) * 2004-12-10 2011-04-13 三菱電機株式会社 薄膜トランジスタアレイ基板の製造方法
JP2007219046A (ja) * 2006-02-15 2007-08-30 Epson Imaging Devices Corp 液晶表示パネル
JP2007256540A (ja) * 2006-03-22 2007-10-04 Sharp Corp 液晶表示装置の検査方法、及び液晶表示装置
US7847577B2 (en) * 2006-07-31 2010-12-07 Sharp Kabushiki Kaisha Active matrix substrate, display device, and active matrix substrate inspecting method
RU2453881C1 (ru) * 2008-05-16 2012-06-20 Шарп Кабусики Кайся Подложка с активной матрицей, устройство отображения, способ проверки подложки с активной матрицей и способ проверки устройства отображения
CN102099847B (zh) * 2008-07-23 2013-03-13 夏普株式会社 有源矩阵基板、显示装置、有源矩阵基板的检查方法和显示装置的检查方法

Also Published As

Publication number Publication date
CN102099847A (zh) 2011-06-15
US8502227B2 (en) 2013-08-06
EP2797069B1 (en) 2019-07-10
RU2011106755A (ru) 2012-08-27
CN102099847B (zh) 2013-03-13
JP4982609B2 (ja) 2012-07-25
US20110127536A1 (en) 2011-06-02
JP2012177927A (ja) 2012-09-13
US9299877B2 (en) 2016-03-29
KR101247023B1 (ko) 2013-03-25
WO2010010750A1 (ja) 2010-01-28
BRPI0917025A2 (pt) 2016-02-16
RU2475866C2 (ru) 2013-02-20
EP2317492A4 (en) 2011-12-21
EP2797069A1 (en) 2014-10-29
KR20110031503A (ko) 2011-03-28
EP2317492B1 (en) 2014-05-14
EP2317492A1 (en) 2011-05-04
US20130299850A1 (en) 2013-11-14
JPWO2010010750A1 (ja) 2012-01-05

Similar Documents

Publication Publication Date Title
JP5438798B2 (ja) アクティブマトリクス基板、表示装置、アクティブマトリクス基板の製造方法または検査方法、および表示装置の製造方法または検査方法
JP5036865B2 (ja) アクティブマトリクス基板、表示装置、アクティブマトリクス基板の検査方法、および表示装置の検査方法
JP4813621B2 (ja) アクティブマトリクス基板、表示装置、アクティブマトリクス基板の検査方法、および表示装置の検査方法
US7847577B2 (en) Active matrix substrate, display device, and active matrix substrate inspecting method
US9097921B2 (en) Active matrix display device
US9405162B2 (en) Active matrix display device with auxiliary repair line
US10153244B2 (en) Display Device
JP2010102237A (ja) 表示装置
JP2019039970A (ja) 表示装置
JP3119357B2 (ja) 液晶表示装置
JP3087730B2 (ja) 液晶表示装置の製造方法
JP2007183446A (ja) 電気光学装置、電気光学装置用基板、電気光学装置の製造方法、電気光学装置用基板の製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130220

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130226

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130426

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130702

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130828

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131121

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131213

R150 Certificate of patent or registration of utility model

Ref document number: 5438798

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees