JP5331195B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置のレイアウトに関するものであり、特に、光近接効果の抑制に対して有効な技術に関するものである。

半導体集積回路の製造プロセスでは、一般に、レジスト塗布、露光、現像を含むフォトリソグラフィ工程と、レジストマスクを用いて要素のパターニングを行うためのエッチング工程と、レジスト除去工程とを繰り返すことにより、半導体基板上に集積回路を形成する。フォトリソグラフィ工程の露光の際に、パターン寸法が露光波長以下になると、回折光の影響による光近接効果によって、設計時のレイアウト寸法と半導体基板上のパターン寸法との誤差が大きくなる。

また、半導体集積回路において、トランジスタのゲート長は、その性能を決める重要な要素である。このため、製造プロセスでゲート寸法のずれが生じると、半導体集積回路の動作性能に大きな影響を与える。

このため、微細化の進展とともに、半導体集積回路の製造プロセスにおいて、配線などのパターンを描画・露光する際に、光近接効果によって生じるパターンの寸法ずれを補正することが不可欠になっている。光近接効果を補正する技術として、ＯＰＣ（Optical Proximity effect Correction)がある。ＯＰＣとは、ゲートとそれに近接する他のゲートパターンまでの距離から光近接効果によるゲート長変動量を予測し、ゲートを形成するためのフォトレジストのマスク値を、予測した変動量を打ち消すように予め補正することによって、露光後のゲート長の仕上がり値を一定値に保つ技術である。

ところが従来は、ゲートパターンは規格化されておらず、ゲート長やゲート間隔はチップ全体でまちまちであったため、ＯＰＣによるゲートマスクの補正は、ＴＡＴ(Turn Around Time)の増加や処理量の増大といった問題を招いていた。

この問題を回避するために、例えば特許文献１では、ゲート長やゲート間隔を一種類または数種類の値に限定してレイアウトを行っている。これにより、ＯＰＣによるゲートマスクの修正を行わずとも、ゲート長の仕上がり値を一定値に保つことができ、光近接効果によるゲート長のばらつきを抑制することができる。

特開２００７−１２８５５号公報

ところが、特許文献１のようにゲート寸法を一種類または数種類の値に限定した場合には、レイアウト設計の自由度が損なわれる。このため、例えば、通常のトランジスタよりもゲート長が大きい容量トランジスタを配置するような場合には、特許文献１のようにゲート寸法を限定することは現実的ではない。なお、容量トランジスタとは、ソースおよびドレインを電源電位または接地電位に固定し、電源−接地間の容量として作用するトランジスタを指す。

図１１は容量トランジスタが配置された半導体装置のレイアウトパターンの一例である。図１１において、標準セルＣ１にはゲートパターンＧ１，Ｇ２，Ｇ３が配置されており、標準セルＣ２には、トランジスタＴ１よりもゲート長が大きい容量トランジスタＴ２を構成する、ゲートパターンＧ４が配置されている。

ここで、領域Ｒ１では、ゲートパターンＧ１，Ｇ２，Ｇ３の終端部と、ゲートパターンＧ４の端部とが対向している。そしてゲートパターンＧ１，Ｇ２，Ｇ３は幅Ｌ１、間隔Ｓ１で配置されているのに対して、ゲートパターンＧ４は、Ｌ１よりも格段に大きい幅Ｌ２で幅広状態で配置されている。このため、ゲートパターンＧ１，Ｇ２，Ｇ３の終端部とゲートパターンＧ４の端部とに、形状規則性がなく、したがって、光近接効果によるゲート長のばらつきを招いてしまう。

また、光近接効果によるゲート長のばらつきを抑制するためには、例えば図１１において、ゲートパターンの間隔Ｓ２を十分大きくすればよい。ところがこの場合は、回路面積の増大につながってしまう。

本発明は、光近接効果によるゲート長のばらつきを確実に抑制でき、かつ、自由なレイアウト設計を可能にする、半導体装置のレイアウトを提供することを目的とする。

本発明の第１態様では、半導体装置は、
第１の方向に延びており、かつ、前記第１の方向に直交する第２の方向において同一ピッチで配置された３個以上のゲートパターンを有する、第１のセルと、
前記第１のセルに、前記第１の方向において隣り合う第２のセルとを備え、
前記第１のセルが有する前記各ゲートパターンは、前記第２のセルとの間のセル境界近傍で終端しており、各終端部が、前記第１の方向において互いに同じ位置にあり、かつ、前記第２の方向における幅が互いに同一であり、
前記第２のセルは、
前記セル境界近傍において、前記第１のセルが有する前記各ゲートパターンの終端部に対向するように配置された、ゲートパターンからなる複数の対向終端部を備えており、
前記各対向終端部は、前記第１のセルが有する前記各ゲートパターンと前記第２の方向において同一ピッチで配置されており、前記第１の方向において互いに同じ位置にあり、かつ、前記第２の方向における幅が互いに同一であり、
前記複数の対向終端部のうち少なくとも一部は、前記第２のセルが有する単一の第１のゲートパターンから、前記第１の方向において前記第１のセルに向けて突出した２個以上の突出部によって、構成されている。

この第１態様によると、第１のセルの３個以上のゲートパターンは、同一ピッチで配置されており、その終端部は、第１の方向の位置および第２の方向の幅が互いに同一である。第１のセルに第１の方向において隣り合う第２のセルは、第１の方向に第１のセルに向かって延びる２個以上の突出部を有する第１のゲートパターンを有し、この突出部が、第１のセルのゲートパターンの終端部に対向するように配置された対向終端部を構成している。対向終端部は、第１のセルのゲートパターンと同一ピッチで配置され、第１の方向の位置および第２の方向の幅が互いに同一である。すなわち、第１のセルのゲートパターンの終端部と、第２のセルのゲートパターンの対向終端部とが、同じ形状規則性を持っているので、光近接効果によるゲート長のばらつきを確実に抑制することができる。しかも、第２のセルにおける第１のゲートパターンを、例えば、ゲート長の大きいトランジスタとして活用することが可能になる。

本発明の第２態様では、半導体装置は、
第１の方向に延びており、かつ、前記第１の方向に直交する第２の方向において同一ピッチで配置された３個以上のゲートパターンを有する、第１のセルと、
前記第１のセルに、前記第１の方向において隣り合う第２のセルとを備え、
前記第１のセルが有する前記各ゲートパターンは、前記第２のセルとの間のセル境界近傍で終端しており、各終端部が、前記第１の方向において互いに同じ位置にあり、かつ、前記第２の方向における幅が互いに同一であり、
前記第２のセルは、
前記セル境界近傍において、前記第１のセルが有する前記各ゲートパターンの終端部に対向するように配置された、ゲートパターンからなる複数の対向終端部を備えており、
前記各対向終端部は、前記第２の方向において前記第１のセルが有する前記各ゲートパターンと同一ピッチで配置されており、前記第１の方向において互いに同じ位置にあり、かつ、前記第２の方向における幅が互いに同一であり、
前記第２のセルは、
前記複数の対向終端部のうち少なくとも一部を構成するダミーパターンと、
前記ダミーパターンと前記第１の方向において隣り合う第１のトランジスタとを備えている。

この第２態様によると、第１のセルの３個以上のゲートパターンは、同一ピッチで配置されており、その終端部は、第１の方向の位置および第２の方向の幅が互いに同一である。第１のセルに第１の方向において隣り合う第２のセルは、ダミーパターンと、このダミーパターンと第１の方向において隣り合う第１のトランジスタとを備えている。そして、このダミーパターンが、第１のセルのゲートパターンの終端部に対向するように配置された対向終端部の少なくとも一部を構成している。対向終端部は、第１のセルのゲートパターンと同一ピッチで配置され、第１の方向の位置および第２の方向の幅が互いに同一である。すなわち、第１のセルのゲートパターンの終端部と、第２のセルのゲートパターンの対向終端部とが、同じ形状規則性を持っているので、光近接効果によるゲート長のばらつきを確実に抑制することができる。しかも、第２のセルにおける第１のトランジスタを、例えば、ゲート長の大きいトランジスタとして活用することが可能になる。

本発明の第３態様では、半導体装置は、
第１の方向に延びており、かつ、前記第１の方向に直交する第２の方向において同一ピッチで配置された３個以上のゲートパターンを有する、セル配置領域の端部に配置された第１のセルと、
セル配置領域の外部に配置され、前記第１のセルに、前記第１の方向において隣り合うダミーパターンとを備え、
前記第１のセルが有する前記各ゲートパターンは、前記ダミーパターンとの間のセル境界近傍で終端しており、各終端部が、前記第１の方向において互いに同じ位置にあり、かつ、前記第２の方向における幅が互いに同一であり、
前記ダミーパターンは、前記第２の方向に延びるパターン本体と、前記パターン本体から前記第１の方向において前記第１のセルに向けて突出した２個以上の突出部とを備え、
前記各突出部が、前記セル境界近傍において、前記第１のセルが有する前記各ゲートパターンの終端部に対向するように配置された、複数の対向終端部を構成しており、
前記各対向終端部は、前記第２の方向において前記第１のセルが有する前記各ゲートパターンと同一ピッチで配置されており、前記第１の方向において互いに同じ位置にあり、かつ、前記第２の方向における幅が互いに同一である。

この第３態様によると、セル配置領域の端部に配置された第１のセルは、同一ピッチで配置された３個以上のゲートパターンを有している。ゲートパターンの終端部は、第１の方向の位置および第２の方向の幅が互いに同一である。また、セル配置領域の外部に、第１のセルに第１の方向において隣り合うダミーパターンが配置されている。このダミーパターンは、第２の方向に延びるパターン本体と、パターン本体から第１の方向において第１のセルに向けて突出した２個以上の突出部とを備えている。この突出部が、第１のセルのゲートパターンの終端部に対向するように配置された対向終端部を構成している。対向終端部は、第１のセルのゲートパターンと同一ピッチで配置され、第１の方向の位置および第２の方向の幅が互いに同一である。すなわち、第１のセルのゲートパターンの終端部と、ダミーパターンの突出部によって構成された対向終端部とが、同じ形状規則性を持っているので、光近接効果によるゲート長のばらつきを確実に抑制することができる。

本発明の半導体装置によると、光近接効果によるゲート長のばらつきを確実に抑制しつつ、自由なレイアウト設計を可能にすることができる。

実施形態１に係る半導体装置のレイアウトパターンの簡略図である。 図１にメタル配線とコンタクトを加えた簡略図である。 実施形態１の変形例に係る半導体装置のレイアウトパターンの簡略図である。 実施形態１の他の変形例に係る半導体装置のレイアウトパターンの簡略図である。 実施形態２に係る半導体装置のレイアウトパターンの簡略図である。 実施形態２の変形例に係る半導体装置のレイアウトパターンの簡略図である。 実施形態３に係る半導体装置のレイアウトパターンの簡略図である。 実施形態３の変形例に係る半導体装置のレイアウトパターンの簡略図である。 実施形態４に係る半導体装置のレイアウトパターンの簡略図である。 実施形態４の変形例に係る半導体装置のレイアウトパターンの簡略図である。 容量トランジスタが配置された半導体装置のレイアウトパターンの一例である。

以下、本発明の実施の形態について、図面を参照して詳細に説明する。

（実施形態１）
図１は実施形態１に係る半導体装置のレイアウトパターンの簡略図である。図１では、ゲートパターンと拡散領域のレイアウトを示しており、セル境界を実線で示している（他の図も同様）。なお、ゲートパターンとは、トランジスタのゲート電極に使われる層に形成されたパターンを指し、ポリシリコンなどの材料を用いて製造される。トランジスタはゲートパターンと拡散領域によって構成され、ゲートパターンの拡散領域に挟まれた部分がトランジスタのゲートとして機能する。図１に示すように、第１のセルとしての標準セルＣ１は、第１の方向としてのＹ方向（図の上下方向）に延びており、かつ、第２の方向としてのＸ方向（図の左右方向）において同一ピッチで配置されたゲートパターンＧ１，Ｇ２，Ｇ３を有している。ゲートパターンＧ１，Ｇ２，Ｇ３の幅はＬ１，間隔はＳ１であり、ゲートパターンＧ２はトランジスタＴ１を形成している。トランジスタを面積効率良く配置するため、ゲートパターンＧ１，Ｇ２，Ｇ３の幅Ｌ１と間隔Ｓ１は、通常、最小寸法で設定される。

そして、第２のセルとしての標準セルＣ２は、標準セルＣ１にＹ方向において隣り合っている。標準セルＣ２は、容量トランジスタとして機能させるトランジスタＴ２を形成するための、第１のゲートパターンとしての大きな単一のゲートパターンＧ４を有している。ゲートパターンＧ４の幅、すなわちトランジスタＴ２のゲート長Ｌ２は、第２のトランジスタとしてのトランジスタＴ１のゲート長Ｌ１よりも大きく設定されている。

また図２は、図１のレイアウトパターンにメタル配線とコンタクトを加えた簡略図である。

ここで、標準セルＣ１が有するゲートパターンＧ１，Ｇ２，Ｇ３と標準セルＣ２が有するゲートパターンＧ４とが対向している領域である終端部領域Ｒ１に注目する。ゲートパターンＧ１，Ｇ２，Ｇ３は、セル境界近傍で終端しており、その各終端部ｅ１，ｅ２，ｅ３は、Ｙ方向において互いに同じ位置にあり、かつ、Ｘ方向における幅が互いに同一（すなわち幅Ｌ１）である。一方、ゲートパターンＧ４は、Ｙ方向において標準セルＣ１に向けて突出した複数の突出部４ｂを備えており、この突出部４ｂが、ゲートパターンＧ１，Ｇ２，Ｇ３の各終端部ｅ１，ｅ２，ｅ３に対向するように配置された対向終端部ｅｏ１，ｅｏ２，ｅｏ３を構成している。すなわち、ゲートパターンＧ４の標準セルＣ１側の端部はくし形形状になっている。そして対向終端部ｅｏ１，ｅｏ２，ｅｏ３は、Ｘ方向においてゲートパターンＧ１，Ｇ２，Ｇ３と同一ピッチで配置されており、Ｙ方向において互いに同じ位置にあり、かつ、Ｘ方向における幅が互いに同一である。すなわち、終端部領域Ｒ１において、終端部ｅ１，ｅ２，ｅ３と対向終端部ｅｏ１，ｅｏ２，ｅｏ３とが、同じ形状規則性を持っている。

このように図１の構成によると、標準セルＣ１，Ｃ２のセル境界における終端部領域Ｒ１において、対向するゲートパターンに関して形状規則性を保ちつつ、標準セルＣ２内にゲート長の大きいトランジスタＴ２を配置することが可能になる。これにより、トランジスタＴ２を容量トランジスタとして用いる場合に十分大きな容量性能を確保しつつ、光近接効果によるゲート長のばらつきを確実に抑制することができる。なお、トランジスタＴ２を、回路機能に寄与するトランジスタとして用いてもかまわない。

図３は本実施形態の変形例に係る半導体装置のレイアウトパターンの簡略図である。図３の構成は図１とほぼ同様であるが、標準セルＣ２が有するゲートパターンＧ４の形状が少し異なっている。すなわち、ゲートパターンＧ４の側辺部が一部、切り欠かれており、幅Ｌ２よりも小さい幅Ｌ３の部分が形成されている。すなわち、容量トランジスタＴ２は、複数種類のゲート長Ｌ２，Ｌ３を有している。これは、容量トランジスタＴ２にコンタクトＶ１を確実に配置するためである。すなわち、トランジスタＴ２のゲート長Ｌ２が大きいので、コンタクトＶ１をプロセス最小加工寸法から余裕を持って配置できるように、ゲートパターンＧ４の形状に凹みを持たせている。このような構成によって、光近接効果によるゲート長のばらつきを確実に抑制しつつ、容量トランジスタＴ２にコンタクトＶ１を確実に配置することが可能になる。

図４は本実施形態の他の変形例に係る半導体装置のレイアウトパターンの簡略図である。図４の構成は図１とほぼ同様であるが、終端部領域Ｒ１において、終端部ｅ１，ｅ２，ｅ３と対向終端部ｅｏ１，ｅｏ２，ｅｏ３とが、Ｘ方向において、ピッチの半分だけずらして配置されている（ずらし量ＳＦ）点が異なっている。すなわち、図１の構成では、終端部ｅ１，ｅ２，ｅ３と対向終端部ｅｏ１，ｅｏ２，ｅｏ３とは、Ｘ方向における位置が一致しており、いわば完全にそろって対向していた。これに対して図４の構成のように、終端部ｅ１，ｅ２，ｅ３と対向終端部ｅｏ１，ｅｏ２，ｅｏ３とが、同じ形状規則性を維持しつつ、半ピッチだけずらして配置されている構成であっても、図１の構成と同様に、光近接効果によるゲート長のばらつきを確実に抑制することができる。

しかも、図４の構成の場合、ゲートパターンＧ１，Ｇ２，Ｇ３とゲートパターンＧ４との間隔、つまり標準セルＣ１，Ｃ２の間隔をさらに狭めることができるので、半導体装置の面積効率を高めることができる。なお、図４の例では、ずらし量ＳＦはピッチの半分としたが、これに限られるものではない。

（実施形態２）
図５は実施形態２に係る半導体装置のレイアウトパターンの簡略図である。図５の構成は、図１とほぼ同様であり、終端部領域Ｒ１において、終端部ｅ１，ｅ２，ｅ３と対向終端部ｅｏ１，ｅｏ２，ｅｏ３に関して同じ形状規則性が保たれている。ただし、標準セルＣ２の内部構成が、図１とは異なっている。

図５において、標準セルＣ２は、第１のゲートパターンとしての大きな単一のゲートパターンＧ５を有している。ゲートパターンＧ５の幅、すなわちトランジスタＴ３のゲート長Ｌ３は、トランジスタＴ１のゲート長Ｌ１よりも大きく設定されている。そして、ゲートパターンＧ５は、Ｙ方向において標準セルＣ１に向けて突出した複数の突出部５ｂを備えており、この突出部５ｂが対向終端部ｅｏ２，ｅｏ３を構成している。すなわち、ゲートパターンＧ５の標準セルＣ１側の端部はくし形形状になっている。

また、ゲートパターンＧ５のＸ方向における両側に、ゲートパターンＧ６，Ｇ７が設けられている。ゲートパターンＧ６，Ｇ７の幅はＬ１、ゲートパターンＧ５との間隔はＳ１である。第２のゲートパターンとしてのゲートパターンＧ６は、トランジスタＴ３に隣り合う他のトランジスタＴ４を構成しており、かつ、対向終端部ｅｏ１を構成している。さらには、ゲートパターンＧ５とゲートパターンＧ６，Ｇ７とは、電気的に接続されている。

図５の構成によると、図１の構成と同様に、標準セルＣ１，Ｃ２のセル境界における終端部領域Ｒ１において、対向するゲートパターンに関して同じ形状規則性を保ちつつ、標準セルＣ２内にゲート長の大きいトランジスタＴ３を配置することが可能になる。これにより、トランジスタＴ３を容量トランジスタとして用いる場合に、容量トランジスタとして十分大きな容量性能を確保しつつ、光近接効果によるゲート長のばらつきを確実に抑制することができる。

さらに、ゲート長が大きいトランジスタＴ３に近接してトランジスタＴ４を配置したことによって、例えば隣の標準セルＣ３内のトランジスタへの光近接効果の影響を緩和することができる。したがって、より確実に、光近接効果によるゲート長のばらつきを抑制することができる。

また、標準セルＣ２内のゲート長が大きいトランジスタＴ３は、容量トランジスタとして用いてもよいし、回路機能に寄与するトランジスタとして用いてもよい。

図６は本実施形態の変形例に係る半導体装置のレイアウトパターンの簡略図である。図６の構成では、トランジスタＴ３は、Ｙ方向に隣り合うトランジスタＴ６とゲート同士が接続されており、回路機能に寄与する、電流能力を落としたトランジスタとして活用されている。このように本実施形態によると、光近接効果によるゲート長のばらつきを確実に抑制しつつ、セル内のトランジスタ設計を自由に行うことが可能になる。

なお、本実施形態においても実施形態１で説明したのと同様に、終端部領域Ｒ１において、終端部ｅ１，ｅ２，ｅ３と対向終端部ｅｏ１，ｅｏ２，ｅｏ３とが、Ｘ方向においてずらして配置されていてもかまわない。

（実施形態３）
図７は実施形態３に係る半導体装置のレイアウトパターンの簡略図である。図７の構成は、図１とほぼ同様であり、終端部領域Ｒ１において、終端部ｅ１，ｅ２，ｅ３と対向終端部ｅｏ１，ｅｏ２，ｅｏ３とに関して同じ形状規則性が保たれている。ただし、標準セルＣ２の内部構成が、図１とは異なっている。

図７において、標準セルＣ２は、第１のゲートパターンとしての単一のゲートパターンＧ８を有している。ゲートパターンＧ８はダミーパターンであり、Ｘ方向に延びるパターン本体８ａと、パターン本体８ａからＹ方向において標準セルＣ１に向けて突出した複数の突出部８ｂとを備えている。そして、この突出部８ｂが対向終端部ｅｏ１，ｅｏ２，ｅｏ３を構成している。すなわち、ゲートパターンＧ８はいわゆる冠型の形状を有している。そして、トランジスタ配置領域Ｒ２には、ゲートパターンＧ８とＹ方向において隣り合う第１のトランジスタとしてのトランジスタＴ５が配置されている。トランジスタＴ５のゲート長Ｌ５は、トランジスタＴ１のゲート長Ｌ１よりも大きい。

図７の構成によると、ダミーパターンであるゲートパターンＧ８を配置することによって、標準セルＣ１，Ｃ２のセル境界における終端部領域Ｒ１において、対向するゲートパターンに関して同じ形状規則性が保たれている。しかも、トランジスタ配置領域Ｒ２では、トランジスタを自由に配置することができる。したがって、標準セルＣ２内において自由なトランジスタ設計を可能にしつつ、光近接効果によるゲート長のばらつきを確実に抑制することができる。

図８は本実施形態の変形例に係る半導体装置のレイアウトパターンの簡略図である。図８の構成では、フラグ状のダミーパターンであるゲートパターンＧ９，Ｇ１０，Ｇ１１によって、終端部領域Ｒ１における対向終端部ｅｏ１，ｅｏ２，ｅｏ３がそれぞれ構成されている。図８の構成でも図７の構成と同様に、標準セルＣ１，Ｃ２のセル境界における終端部領域Ｒ１において、対向するゲートパターンに関して同じ形状規則性が保たれており、かつ、トランジスタ配置領域Ｒ２では、トランジスタを自由に配置することができる。したがって、標準セルＣ２内において自由なトランジスタ設計を可能にしつつ、光近接効果によるゲート長のばらつきを確実に抑制することができる。

なお、本実施形態においても実施形態１で説明したのと同様に、終端部領域Ｒ１において、終端部ｅ１，ｅ２，ｅ３と対向終端部ｅｏ１，ｅｏ２，ｅｏ３とが、Ｘ方向においてずらして配置されていてもかまわない。

（実施形態４）
図９は実施形態４に係る半導体装置のレイアウトパターンの簡略図である。図９の構成では、セル配置領域の端部に、第１のセルとしての標準セルＣ１１が配置されている。標準セルＣ１１は、Ｙ方向に延びており、Ｘ方向において同一ピッチで配置されたゲートパターンＧ１，Ｇ２，Ｇ３を有している。そしてセル配置領域の外部に、標準セルＣ１１にＹ方向において隣り合うように、ダミーパターンであるゲートパターンＧ１２が設けられている。ゲートパターンＧ１２は、図７に示すゲートパターンＧ８と同様に冠状の形状を有しており、Ｘ方向に延びるパターン本体１２ａと、パターン本体１２ａからＹ方向において標準セルＣ１１に向けて突出した複数の突出部１２ｂとを備えている。

標準セルＣ１１のゲートパターンＧ１，Ｇ２，Ｇ３は、セル境界近傍で終端しており、その各終端部ｅ１，ｅ２，ｅ３は、Ｙ方向において互いに同じ位置にあり、かつ、Ｘ方向における幅が互いに同一である。また、ゲートパターンＧ１２の突出部１２ｂが、ゲートパターンＧ１，Ｇ２，Ｇ３の各終端部ｅ１，ｅ２，ｅ３に対向するように配置された対向終端部ｅｏ１，ｅｏ２，ｅｏ３を構成している。そして対向終端部ｅｏ１，ｅｏ２，ｅｏ３は、Ｘ方向においてゲートパターンＧ１，Ｇ２，Ｇ３と同一ピッチで配置されており、Ｙ方向において互いに同じ位置にあり、かつ、Ｘ方向における幅が互いに同一である。すなわち、終端部領域Ｒ１１において、終端部ｅ１，ｅ２，ｅ３と対向終端部ｅｏ１，ｅｏ２，ｅｏ３とに関して、同じ形状規則性が保たれている。

図９の構成によると、セル配置領域の外部に冠状のダミーパターンであるゲートパターンＧ１２を設けることによって、セル配置領域端のセル境界における終端部領域Ｒ１１において、対向するゲートパターンに関して同じ形状規則性を保つことができる。これにより、セル配置領域端部に配置された標準セルＣ１１においても、光近接効果によるゲート長のばらつきを確実に抑制することができる。

図１０は本実施形態の変形例に係る半導体装置のレイアウトパターンの簡略図である。図１０の構成では、セル配置領域の外部に、図９に示すゲートパターンＧ１２とは形状が異なっている、ダミーパターンであるゲートパターンＧ１３が設けられている。ゲートパターンＧ１３はＨ字状の形状を有しており、Ｘ方向に延びるパターン本体１３ａからＹ方向において標準セルＣ１１に向けて突出した複数の突出部１３ｂが、対向終端部ｅｏ１，ｅｏ２，ｅｏ３を構成している。図１０の構成では、図９の構成と同様の効果が得られるのに加えて、ゲートパターンＧ１３が安定して形成されるという効果が得られる。

なお、本実施形態においても実施形態１で説明したのと同様に、終端部領域Ｒ１１において、終端部ｅ１，ｅ２，ｅ３と対向終端部ｅｏ１，ｅｏ２，ｅｏ３とが、Ｘ方向においてずらして配置されていてもかまわない。

なお、外部に配置するゲートパターンは、ここで示した冠状やＨ字状のものに限られるものではなく、例えば、他の実施形態で示したような対向終端部を有する形状であれば、同様の効果が得られる。

本発明に係る半導体装置では、光近接効果によるゲート長のばらつきが生じることなく、自由なレイアウト設計が可能になるので、例えば、各種電子機器に搭載される半導体集積回路等に利用することができる。

Ｃ１ 標準セル（第１のセル）
Ｃ２ 標準セル（第２のセル）
Ｃ１１ 標準セル（第１のセル）
Ｇ１，Ｇ２，Ｇ３ ゲートパターン
Ｇ４ ゲートパターン（第１のゲートパターン）
Ｇ５ ゲートパターン（第１のゲートパターン）
Ｇ６ ゲートパターン（第２のゲートパタ−ン）
Ｇ８ ダミーパターン
Ｇ９，Ｇ１０，Ｇ１１ ダミーパターン
Ｇ１２，Ｇ１３ ダミーパターン
Ｔ１ トランジスタ（第２のトランジスタ）
Ｔ２ トランジスタ（第１のトランジスタ）
Ｔ３ トランジスタ（第１のトランジスタ）
Ｔ４ トランジスタ
Ｔ５ トランジスタ（第１のトランジスタ）
ｅ１，ｅ２，ｅ３ 終端部
ｅｏ１，ｅｏ２，ｅｏ３ 対向終端部
４ｂ 突出部
８ａ パターン本体
８ｂ 突出部
１２ａ，１３ａ パターン本体
１２ｂ，１３ｂ 突出部

Claims (18)

1. 第１の方向に延びており、かつ、前記第１の方向に直交する第２の方向において同一ピッチで配置された３個以上のゲートパターンを有する、第１のセルと、
   前記第１のセルに、前記第１の方向において隣り合う第２のセルとを備え、
   前記第１のセルが有する前記各ゲートパターンは、前記第２のセルとの間のセル境界近傍で終端しており、各終端部が、前記第１の方向において互いに同じ位置にあり、かつ、前記第２の方向における幅が互いに同一であり、
   前記第２のセルは、
   前記セル境界近傍において、前記第１のセルが有する前記各ゲートパターンの終端部に対向するように配置された、ゲートパターンからなる複数の対向終端部を備えており、
   前記各対向終端部は、前記第１のセルが有する前記各ゲートパターンと前記第２の方向において同一ピッチで配置されており、前記第１の方向において互いに同じ位置にあり、かつ、前記第２の方向における幅が互いに同一であり、
   前記複数の対向終端部のうち少なくとも一部は、前記第２のセルが有する単一の第１のゲートパターンから、前記第１の方向において前記第１のセルに向けて突出した２個以上の突出部によって、構成されている
   ことを特徴とする半導体装置。
2. 請求項１において、
   前記各終端部と、前記各対向終端部とは、前記第２の方向における位置が、一致している
   ことを特徴とする半導体装置。
3. 請求項１において、
   前記各終端部と、前記各対向終端部とは、前記第２の方向における位置が、ピッチの半分、ずれている
   ことを特徴とする半導体装置。
4. 請求項１において、
   前記第１のゲートパターンは、第１のトランジスタを構成するものであり、
   前記第１のセルが有する前記各ゲートパターンのうちの少なくとも１つは、第２のトランジスタを構成しており、
   前記１のトランジスタのゲート長は、前記第２のトランジスタのゲート長よりも大きい
   ことを特徴とする半導体装置。
5. 請求項４において、
   前記第１のトランジスタは、容量トランジスタである
   ことを特徴とする半導体装置。
6. 請求項４において、
   前記第１のトランジスタは、回路機能に寄与するトランジスタである
   ことを特徴とする半導体装置。
7. 請求項４において、
   前記第１のトランジスタは、複数種類のゲート長を有している
   ことを特徴とする半導体装置。
8. 請求項４において、
   前記第２のセルは、前記第１のトランジスタに隣り合う他のトランジスタを構成する第２のゲートパターンを備え、
   前記第２のゲートパターンは、前記対向終端部の１つを構成している
   ことを特徴とする半導体装置。
9. 請求項８において、
   前記第１のゲートパターンと、前記第２のゲートパターンとは、電気的に接続されている
   ことを特徴とする半導体装置。
10. 請求項１において、
    前記第１のゲートパターンは、ダミーパターンである
    ことを特徴とする半導体装置。
11. 第１の方向に延びており、かつ、前記第１の方向に直交する第２の方向において同一ピッチで配置された３個以上のゲートパターンを有する、第１のセルと、
    前記第１のセルに、前記第１の方向において隣り合う第２のセルとを備え、
    前記第１のセルが有する前記各ゲートパターンは、前記第２のセルとの間のセル境界近傍で終端しており、各終端部が、前記第１の方向において互いに同じ位置にあり、かつ、前記第２の方向における幅が互いに同一であり、
    前記第２のセルは、
    前記セル境界近傍において、前記第１のセルが有する前記各ゲートパターンの終端部に対向するように配置された、ゲートパターンからなる複数の対向終端部を備えており、
    前記各対向終端部は、前記第２の方向において前記第１のセルが有する前記各ゲートパターンと同一ピッチで配置されており、前記第１の方向において互いに同じ位置にあり、かつ、前記第２の方向における幅が互いに同一であり、
    前記第２のセルは、
    前記複数の対向終端部のうち少なくとも一部を構成するダミーパターンと、
    前記ダミーパターンと前記第１の方向において隣り合う第１のトランジスタとを備えている
    ことを特徴とする半導体装置。
12. 請求項１１において、
    前記ダミーパターンは、前記第２の方向に延びるパターン本体と、前記パターン本体から前記第１の方向において前記第１のセルに向けて突出した２個以上の突出部とを備えたものであり、
    前記各突出部が、前記対向終端部を構成している
    ことを特徴とする半導体装置。
13. 請求項１１において、
    前記第１のセルが有する前記各ゲートパターンのうちの少なくとも１つは、第２のトランジスタを構成しており、
    前記１のトランジスタのゲート長は、前記第２のトランジスタのゲート長よりも大きい
    ことを特徴とする半導体装置。
14. 請求項１１において、
    前記各終端部と、前記各対向終端部とは、前記第２の方向における位置が、一致している
    ことを特徴とする半導体装置。
15. 請求項１１において、
    前記各終端部と、前記各対向終端部とは、前記第２の方向における位置が、ピッチの半分、ずれている
    ことを特徴とする半導体装置。
16. 第１の方向に延びており、かつ、前記第１の方向に直交する第２の方向において同一ピッチで配置された３個以上のゲートパターンを有する、セル配置領域の端部に配置された第１のセルと、
    セル配置領域の外部に配置され、前記第１のセルに、前記第１の方向において隣り合うダミーパターンとを備え、
    前記第１のセルが有する前記各ゲートパターンは、前記ダミーパターンとの間のセル境界近傍で終端しており、各終端部が、前記第１の方向において互いに同じ位置にあり、かつ、前記第２の方向における幅が互いに同一であり、
    前記ダミーパターンは、前記第２の方向に延びるパターン本体と、前記パターン本体から前記第１の方向において前記第１のセルに向けて突出した２個以上の突出部とを備え、
    前記各突出部が、前記セル境界近傍において、前記第１のセルが有する前記各ゲートパターンの終端部に対向するように配置された、複数の対向終端部を構成しており、
    前記各対向終端部は、前記第２の方向において前記第１のセルが有する前記各ゲートパターンと同一ピッチで配置されており、前記第１の方向において互いに同じ位置にあり、かつ、前記第２の方向における幅が互いに同一である
    ことを特徴とする半導体装置。
17. 請求項１６において、
    前記各終端部と、前記各対向終端部とは、前記第２の方向における位置が、一致している
    ことを特徴とする半導体装置。
18. 請求項１６において、
    前記各終端部と、前記各対向終端部とは、前記第２の方向における位置が、ピッチの半分、ずれている
    ことを特徴とする半導体装置。

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