JPH0828480B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0828480B2 JPH0828480B2 JP58182069A JP18206983A JPH0828480B2 JP H0828480 B2 JPH0828480 B2 JP H0828480B2 JP 58182069 A JP58182069 A JP 58182069A JP 18206983 A JP18206983 A JP 18206983A JP H0828480 B2 JPH0828480 B2 JP H0828480B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H01L27/11807—CMOS gate arrays
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Description
【発明の詳細な説明】 （ａ）発明の技術分野 本発明は半導体集積回路装置に係り、特に相補型MIS
トランジスタを用いて構成されるゲートアレー型半導体
大規模集積回路装置に関する。
トランジスタを用いて構成されるゲートアレー型半導体
大規模集積回路装置に関する。
（ｂ）技術の背景 大規模集積回路が大型化するにつれて多品種少量生産
の傾向が著るしい今日、製造コストを低減し、且つ製造
期間を短縮するために、マスタスライス（master slic
e）方式による大規模集積回路の製造が注目をあびてい
る。
の傾向が著るしい今日、製造コストを低減し、且つ製造
期間を短縮するために、マスタスライス（master slic
e）方式による大規模集積回路の製造が注目をあびてい
る。
マスタスライス方式とは、一つの半導体チップ中に基
本素子集合（通常複数のトランジスタや抵抗からなる基
本回路でベーシック・セル等と称する）を、予め大量に
整列形成しておき、開発品種に応じて準備した配線マス
クを用いて上記ベーシック・セル間を結合して所望の電
気回路動作を有する大規模集積回路を完成させる方法で
ある。このマスタスライス方式によれば、上記ベーシッ
ク・セルは予め大量に形成されているので、品種開発の
要望が生じた時点で配線用のマスクのみを作ればよく、
従って開発期間は大幅に短縮される。
本素子集合（通常複数のトランジスタや抵抗からなる基
本回路でベーシック・セル等と称する）を、予め大量に
整列形成しておき、開発品種に応じて準備した配線マス
クを用いて上記ベーシック・セル間を結合して所望の電
気回路動作を有する大規模集積回路を完成させる方法で
ある。このマスタスライス方式によれば、上記ベーシッ
ク・セルは予め大量に形成されているので、品種開発の
要望が生じた時点で配線用のマスクのみを作ればよく、
従って開発期間は大幅に短縮される。
又ベーシック・セルは種々の大規模集積回路に共通し
て使用可能であるから開発コストも低減される。又この
方式に於てはベーシック・セルの配置が標準化されるの
で電子計算機による自動配置配線処理が有効に採用され
得る。
て使用可能であるから開発コストも低減される。又この
方式に於てはベーシック・セルの配置が標準化されるの
で電子計算機による自動配置配線処理が有効に採用され
得る。
このように半導体チップ上にベーシック・セルを標準
化されたパターンで整列配置したものをゲートアレーと
称する。
化されたパターンで整列配置したものをゲートアレーと
称する。
このゲートアレーに於て、特に多用されるのは消費電
力が小さく、そのため集積度の向上が簡単に行えるとい
う利点を持つ相補型MISトランジスタによって、ベーシ
ック・セルを形成した相補型MISゲートアレー（通常代
表してCMOSゲートアレーと呼ばれる）である。
力が小さく、そのため集積度の向上が簡単に行えるとい
う利点を持つ相補型MISトランジスタによって、ベーシ
ック・セルを形成した相補型MISゲートアレー（通常代
表してCMOSゲートアレーと呼ばれる）である。
（ｃ）従来技術と問題点 第１図は相補型MISゲートアレーに使用される一般的
なベーシック・セルの等価回路図を示したものである。
該ベーシック・セルは２個のｐチャネル型MISトランジ
スタTR1,TR2と、２個のｎチャネル型MISトランジスタTR
3,TR4からなる。そして同一チャネル同士のトランジス
タは、そのソース又はドレインの一方を共有し、加えて
異なるチャネル同士の２組のトランジスタ対はゲートが
共通接続されてなっている。
なベーシック・セルの等価回路図を示したものである。
該ベーシック・セルは２個のｐチャネル型MISトランジ
スタTR1,TR2と、２個のｎチャネル型MISトランジスタTR
3,TR4からなる。そして同一チャネル同士のトランジス
タは、そのソース又はドレインの一方を共有し、加えて
異なるチャネル同士の２組のトランジスタ対はゲートが
共通接続されてなっている。
第２図は第１図に示したベーシック・セル（BC）の回
路構成を実現する不純物導入領域パターンとゲート電極
パターンを示した平面図で、図中１は例えば多結晶シリ
コン（ポリSi）よりなる第１のゲート電極配線層、２は
同じくポリSiよりなる第２のゲート電極配線層、3,4,5
はｎチャネル型トランジスタのソース及びドレイン領域
となるn+型領域、6,7,8はｐチャネル型トランジスタの
ソース及びドレイン領域となるp+型領域、９は島状ｐ型
領域（ｐ型ウエル）、10はｎ型Si基板を示している。
路構成を実現する不純物導入領域パターンとゲート電極
パターンを示した平面図で、図中１は例えば多結晶シリ
コン（ポリSi）よりなる第１のゲート電極配線層、２は
同じくポリSiよりなる第２のゲート電極配線層、3,4,5
はｎチャネル型トランジスタのソース及びドレイン領域
となるn+型領域、6,7,8はｐチャネル型トランジスタの
ソース及びドレイン領域となるp+型領域、９は島状ｐ型
領域（ｐ型ウエル）、10はｎ型Si基板を示している。
該CMOSゲートアレーに於ては、上記のようなベーシッ
ク・セルが１個の半導体チップ上に列状にいわゆるアレ
ーとして配列される。ここで、縦方向にベーシック・セ
ルを配列したとするとベーシック・セル１個ごとに横方
向の配線用空領域を確保せしめる。
ク・セルが１個の半導体チップ上に列状にいわゆるアレ
ーとして配列される。ここで、縦方向にベーシック・セ
ルを配列したとするとベーシック・セル１個ごとに横方
向の配線用空領域を確保せしめる。
又各セル列間にも縦方向の配線用空領域を設ける。第
３図は上記半導体チップ上に於けるベーシック・セルの
配列を示したもので、図中11はベーシック・セル、12は
横方向の配線用空領域、13は縦方向の配線用空領域を示
す。
３図は上記半導体チップ上に於けるベーシック・セルの
配列を示したもので、図中11はベーシック・セル、12は
横方向の配線用空領域、13は縦方向の配線用空領域を示
す。
なお上記配列に於て、ベーシック・セル11は縦方向に
数十乃至数百段配設され、セル列は横方向に数十列必要
に応じて配設される。又通常横方向の配線用空領域12は
配線が１〜４本程度設けられるような幅に形成され、縦
方向の配線用空領域13は配線が10数本〜数10本程度設け
られるような幅に形成される。
数十乃至数百段配設され、セル列は横方向に数十列必要
に応じて配設される。又通常横方向の配線用空領域12は
配線が１〜４本程度設けられるような幅に形成され、縦
方向の配線用空領域13は配線が10数本〜数10本程度設け
られるような幅に形成される。
このようなCMOSアレーに於ては、CMOS特有のラッチア
ップ現象が問題になる。ここで該ラッチアップ現象を第
４図に示す等価回路図を用いて簡単に説明する。
ップ現象が問題になる。ここで該ラッチアップ現象を第
４図に示す等価回路図を用いて簡単に説明する。
CMOSに於ては、pMOSにVDD電位をnMOSにVSS電位付与し
た時、nMOS側のｐ−ウエルには寄生npnトランジスタT1
が、pMOS側のｎ−基板には寄生pnpトランジスタT2が形
成される。又その他の端子間には寄生抵抗が存在する。
同図に示した寄生素子を介して電流パスから明らかなよ
うに、これら寄生素子はサイリスタを構成している。ラ
ッチアップ現象はこのサイリスタ動作による。即ち今、
外部端子又は内部端子Ｐに接続されたn+層から比較的大
きな雑音電流INが流入したとするとT1はON状態となり、
VDD端子から寄生抵抗R2,R3,R4を介してVSS端子に電流が
流れ、R2,R3の電圧がT2のベース電圧より高くなり、T2
がON状態になる。
た時、nMOS側のｐ−ウエルには寄生npnトランジスタT1
が、pMOS側のｎ−基板には寄生pnpトランジスタT2が形
成される。又その他の端子間には寄生抵抗が存在する。
同図に示した寄生素子を介して電流パスから明らかなよ
うに、これら寄生素子はサイリスタを構成している。ラ
ッチアップ現象はこのサイリスタ動作による。即ち今、
外部端子又は内部端子Ｐに接続されたn+層から比較的大
きな雑音電流INが流入したとするとT1はON状態となり、
VDD端子から寄生抵抗R2,R3,R4を介してVSS端子に電流が
流れ、R2,R3の電圧がT2のベース電圧より高くなり、T2
がON状態になる。
この時T2を介してT1のベース電流が流れ、T1をよりON
領域にする。この結果T1とT2からなるループに正帰還が
かかり、ここに構成されているサイリスクが低抵抗状態
になる。従って大きな雑音電流が瞬間的に注入されれ
ば、常時雑音電流がなくても電源間に大電流が流れる。
このラッチアップによる異常電流はいったん電源を切る
と止まり、再び電源を元の状態に戻せば正常に復する
が、電源を切らないでそのまま放置すれば配線の断線，
素子の破壊等を引き起こす。
領域にする。この結果T1とT2からなるループに正帰還が
かかり、ここに構成されているサイリスクが低抵抗状態
になる。従って大きな雑音電流が瞬間的に注入されれ
ば、常時雑音電流がなくても電源間に大電流が流れる。
このラッチアップによる異常電流はいったん電源を切る
と止まり、再び電源を元の状態に戻せば正常に復する
が、電源を切らないでそのまま放置すれば配線の断線，
素子の破壊等を引き起こす。
ラッチアップ現象というのは上記のような現象である
が、この現象はCMOSが微細化されアレーが高集積化され
ると特に起こり易くなる。これは微細化高集積化によっ
て寄生pnpトランジスタが発生しやすくなり、且つ多く
のゲートが同時にスイッチングする機会が生じ雑音レベ
ルが高くなることによる。
が、この現象はCMOSが微細化されアレーが高集積化され
ると特に起こり易くなる。これは微細化高集積化によっ
て寄生pnpトランジスタが発生しやすくなり、且つ多く
のゲートが同時にスイッチングする機会が生じ雑音レベ
ルが高くなることによる。
上記ラッチアップ現象に対する耐性を増すためには、
基板及びウエルの抵抗を下げ、前記寄生抵抗の値を小さ
くすることが有効であり、そのために該pMOSトランジス
タ,nMOSトランジスタ近傍のｎ型基板若しくはｐ型ウエ
ル面にこれらトランジスタに沿ってn+型若しくはp+型の
コンタクト拡散領域が設けられる。
基板及びウエルの抵抗を下げ、前記寄生抵抗の値を小さ
くすることが有効であり、そのために該pMOSトランジス
タ,nMOSトランジスタ近傍のｎ型基板若しくはｐ型ウエ
ル面にこれらトランジスタに沿ってn+型若しくはp+型の
コンタクト拡散領域が設けられる。
しかし従来のCMOSゲートアレーに於ては上記コンタク
ト拡散領域が各ベーシック・セル間の横方向配線用空領
域に各々独立して設けられたために、各コンタクト拡散
領域の各々に電源配線のコンタクトを取る必要があっ
た。従って、コンタクト拡散領域の幅が広くなり、その
ためベーシック・セルが多数並べられる縦方向のベーシ
ック・セル配線間隔が広がり、該CMOSアレーの集積度が
低下するという問題を生じていた。
ト拡散領域が各ベーシック・セル間の横方向配線用空領
域に各々独立して設けられたために、各コンタクト拡散
領域の各々に電源配線のコンタクトを取る必要があっ
た。従って、コンタクト拡散領域の幅が広くなり、その
ためベーシック・セルが多数並べられる縦方向のベーシ
ック・セル配線間隔が広がり、該CMOSアレーの集積度が
低下するという問題を生じていた。
第５図は該従来のCMOSアレーの上面を部分的に表わし
た模式上面図で、図中９は（ｐ型）ウエル、10は（ｎ
型）Si基板、11はベーシック・セル、12は横方向配線用
空領域、13は縦方向配線用空領域、14はp+型ウエル用コ
ンタクト拡散領域、15はn+型基板用コンタクト拡散領
域、VSS及びVDDは電源配線、×印はオーミック接続部を
示している。
た模式上面図で、図中９は（ｐ型）ウエル、10は（ｎ
型）Si基板、11はベーシック・セル、12は横方向配線用
空領域、13は縦方向配線用空領域、14はp+型ウエル用コ
ンタクト拡散領域、15はn+型基板用コンタクト拡散領
域、VSS及びVDDは電源配線、×印はオーミック接続部を
示している。
（ｄ）発明の目的 本発明は上記問題点に鑑み、ラッチアップ現象に対す
る耐性を向上せしめる効果を従来構造と同程度に有し、
且つ集積度を従来より向上せしめることが可能な、CMOS
アレーに於ける基板及びウエルに対するコンタクト拡散
領域の構造を提供することを目的としている。
る耐性を向上せしめる効果を従来構造と同程度に有し、
且つ集積度を従来より向上せしめることが可能な、CMOS
アレーに於ける基板及びウエルに対するコンタクト拡散
領域の構造を提供することを目的としている。
（ｅ）発明の構成 本願発明は、半導体集積回路装置において、Ｐチャネ
ル、ＮチャネルMISトランジスタの対を有する基本セル
が複数個配列された基本セル列と、各基本セル間に配置
されたラッチアップ防止用拡散領域と、該基本セル列に
沿って延在し、各ラッチアップ防止用拡散領域を電気的
に結合する拡散領域とを具備し、該ラッチアップ防止用
拡散領域は少なくとも１つおきに電源線へ接続し、且つ
電源線に接続されない該ラッチアップ防止用拡散領域の
幅は電源線に接続された該ラッチアップ防止用拡散領域
の幅よりも小さいことを特徴とする。
ル、ＮチャネルMISトランジスタの対を有する基本セル
が複数個配列された基本セル列と、各基本セル間に配置
されたラッチアップ防止用拡散領域と、該基本セル列に
沿って延在し、各ラッチアップ防止用拡散領域を電気的
に結合する拡散領域とを具備し、該ラッチアップ防止用
拡散領域は少なくとも１つおきに電源線へ接続し、且つ
電源線に接続されない該ラッチアップ防止用拡散領域の
幅は電源線に接続された該ラッチアップ防止用拡散領域
の幅よりも小さいことを特徴とする。
（ｆ）発明の実施例 以下本発明を実施例について、図を用いて説明する。
第６図は本発明に係る半導体集積回路装置の一実施例
に於ける不純物導入領域パターンとゲート電極パターン
を示す上面図（イ）及びＡ−Ａ矢視断面図（ロ）,B−Ｂ
矢視断面図（ハ）,C−Ｃ矢視断面図（ニ）、第７図はセ
ルパターンに於ける一実施例を示すチップの模式上面図
である。
に於ける不純物導入領域パターンとゲート電極パターン
を示す上面図（イ）及びＡ−Ａ矢視断面図（ロ）,B−Ｂ
矢視断面図（ハ）,C−Ｃ矢視断面図（ニ）、第７図はセ
ルパターンに於ける一実施例を示すチップの模式上面図
である。
本発明の半導体集積回路装置を構成する基本素子集合
（以下ベーシック・セルと称する）の等価回路は第１図
に示した従来のCMOSアレーに於けるものと変りない。
（以下ベーシック・セルと称する）の等価回路は第１図
に示した従来のCMOSアレーに於けるものと変りない。
本発明に係るCMOSアレーが従来構造と異なる点は、ベ
ーシック・セルに設けられる基板及びウエルに対するコ
ンタクト拡散領域の構造にある。
ーシック・セルに設けられる基板及びウエルに対するコ
ンタクト拡散領域の構造にある。
第６図は本発明を適用して形成したベーシック・セル
列に於ける不純物導入領域及びゲート電極パターンを示
す上面図（イ）,A−Ａ矢視断面図（ロ）,B−Ｂ矢視断面
図（ハ）,C−Ｃ矢視断面図（ニ）である。
列に於ける不純物導入領域及びゲート電極パターンを示
す上面図（イ）,A−Ａ矢視断面図（ロ）,B−Ｂ矢視断面
図（ハ）,C−Ｃ矢視断面図（ニ）である。
図中１は例えば多結晶シリコン（ポリSi）からなる第
１のゲート電極配線層、1A,1B,1Cは該第１のゲートの端
子取出し部、２は同じくポリSiからなる第２のゲート電
極配線層、2A,2B,2Cは該第２のゲートの端子取出し部、
3,4,5はｎチャネル型トランジスタのソース及びドレイ
ン領域になるn+型領域、6,7,8はｐチャネル型トランジ
スタのソース及びドレイン領域となるp+領域、９は第１
図に示したｎチャネル型トランジスタ（TR3,TR4）が形
成されるｐ型ウエル、10は同じくｐチャネル型トランジ
スタ（TR1,TR2）が形成されるｎ型Si基板、16は分離用
酸化膜、17はゲート酸化膜である。
１のゲート電極配線層、1A,1B,1Cは該第１のゲートの端
子取出し部、２は同じくポリSiからなる第２のゲート電
極配線層、2A,2B,2Cは該第２のゲートの端子取出し部、
3,4,5はｎチャネル型トランジスタのソース及びドレイ
ン領域になるn+型領域、6,7,8はｐチャネル型トランジ
スタのソース及びドレイン領域となるp+領域、９は第１
図に示したｎチャネル型トランジスタ（TR3,TR4）が形
成されるｐ型ウエル、10は同じくｐチャネル型トランジ
スタ（TR1,TR2）が形成されるｎ型Si基板、16は分離用
酸化膜、17はゲート酸化膜である。
そして18及び19は本発明に係るｎ型基板及びｐ型ウエ
ルに対するコンタクト拡散領域を示しており、18aは、
低い直列抵抗を得るために数μｍ程度の広い幅を持たせ
た帯状n+型基板用コンタクト拡散領域、18bは上記18aと
一体形成され電源配線と配線コンタクト窓を介して接続
することが可能なように数〔μｍ〕程度の広い幅に形成
した第１の枝状n+型基板用コンタクト拡散領域、18cは
プロセス技術の限界幅に近い狭い幅に形成した第２の枝
状n+型基板用コンタクト拡散領域、19aは上記18a同様直
列抵抗を減少せしめるために数〔μｍ〕程度の広い幅に
形成した帯状p+型ウエル用コンタクト拡散領域、19bは
電源配線と配線コンタクト窓を介して接続することが可
能なように数〔μｍ〕程度の広い幅に形成した第１の枝
状p+型ウエル用コンタクト拡散領域、19cはプロセス技
術の限界幅に近い狭い幅に形成した第２の枝状p+型ウエ
ル用コンタクト拡散領域を示している。
ルに対するコンタクト拡散領域を示しており、18aは、
低い直列抵抗を得るために数μｍ程度の広い幅を持たせ
た帯状n+型基板用コンタクト拡散領域、18bは上記18aと
一体形成され電源配線と配線コンタクト窓を介して接続
することが可能なように数〔μｍ〕程度の広い幅に形成
した第１の枝状n+型基板用コンタクト拡散領域、18cは
プロセス技術の限界幅に近い狭い幅に形成した第２の枝
状n+型基板用コンタクト拡散領域、19aは上記18a同様直
列抵抗を減少せしめるために数〔μｍ〕程度の広い幅に
形成した帯状p+型ウエル用コンタクト拡散領域、19bは
電源配線と配線コンタクト窓を介して接続することが可
能なように数〔μｍ〕程度の広い幅に形成した第１の枝
状p+型ウエル用コンタクト拡散領域、19cはプロセス技
術の限界幅に近い狭い幅に形成した第２の枝状p+型ウエ
ル用コンタクト拡散領域を示している。
なおこれらコンタクト拡散領域の深さは例えばソース
・ドレイン領域と同様深さ数1000〔Å〕程度に形成され
る。又11a,11bは一つのベーシック・セルを示してい
る。
・ドレイン領域と同様深さ数1000〔Å〕程度に形成され
る。又11a,11bは一つのベーシック・セルを示してい
る。
同図に示したように本発明の構造に於ては、CMOSより
なるベーシック・セルの列（以下セル列と呼ぶ）が形成
されているｎ型Si基板10及びｐ型ウエル９に該セル列に
沿って（セル列と数〔μｍ〕程度へだてる）前記帯状n+
型基板用コンタクト拡散領域18a及び帯状p+型基板用コ
ンタクト拡散領域19aがそれぞれ延在形成される。又そ
れぞれのベーシック・セル（11a,11b等）の間に表出す
るｎ型Si基板10面及びｐ型ウエル９面には前記帯状コン
タクト拡散領域と一体形成された広い幅の第１の枝状n+
型基板用コンタクト拡散領域18b及び第１の枝状p+ウエ
ル用コンタクト拡散領域19b若しくは狭い幅の第２の枝
状n+型基板用コンタクト拡散領域18c及び第２の枝状p+
型ウエル用コンタクト拡散領域19cが設けられる。そし
て電源配線VDDに対する基板のコンタクトは×印20で示
したように第１の枝状n+型基板用コンタクト拡散領域18
bを介してなされ、電源配線VSSに対するウエルのコンタ
クトは×印21で示したように第１の枝状p+ウエル用コン
タクト拡散領域19bを介してなされる。本実施例に於て
は上記基板及びウエルを電源配線に接続する枝状コンタ
クト拡散領域18b,19bがベーシック・セル２個置きに設
けられているが、この配設ピッチは２個置きに限られる
ものではなく、ラッチアップ現象の防止効果に応じて３
個置き以上のピッチで配設されても良い。
なるベーシック・セルの列（以下セル列と呼ぶ）が形成
されているｎ型Si基板10及びｐ型ウエル９に該セル列に
沿って（セル列と数〔μｍ〕程度へだてる）前記帯状n+
型基板用コンタクト拡散領域18a及び帯状p+型基板用コ
ンタクト拡散領域19aがそれぞれ延在形成される。又そ
れぞれのベーシック・セル（11a,11b等）の間に表出す
るｎ型Si基板10面及びｐ型ウエル９面には前記帯状コン
タクト拡散領域と一体形成された広い幅の第１の枝状n+
型基板用コンタクト拡散領域18b及び第１の枝状p+ウエ
ル用コンタクト拡散領域19b若しくは狭い幅の第２の枝
状n+型基板用コンタクト拡散領域18c及び第２の枝状p+
型ウエル用コンタクト拡散領域19cが設けられる。そし
て電源配線VDDに対する基板のコンタクトは×印20で示
したように第１の枝状n+型基板用コンタクト拡散領域18
bを介してなされ、電源配線VSSに対するウエルのコンタ
クトは×印21で示したように第１の枝状p+ウエル用コン
タクト拡散領域19bを介してなされる。本実施例に於て
は上記基板及びウエルを電源配線に接続する枝状コンタ
クト拡散領域18b,19bがベーシック・セル２個置きに設
けられているが、この配設ピッチは２個置きに限られる
ものではなく、ラッチアップ現象の防止効果に応じて３
個置き以上のピッチで配設されても良い。
上記実施例に示したような本発明の構造に於て、例え
ばベーシック・セル11aに於けるラッチアップ現象の抑
制は第１の枝状n+型基板用コンタクト拡散領域18b,第２
の枝状n+型基板用コンタクト拡散領域18c及び第１の枝
状p+型ウエル用コンタクト拡散領域19b,第２の枝状p+型
ウエル用コンタクト拡散領域19cによってなされる。こ
こで第２の枝状n+型基板用コンタクト拡散領域18cと第
２の枝状p+型ウエル用コンタクト拡散領域19cは電源配
線VDD,VSS等に直接接続されていないが、これら第２の
枝状コンタクト拡散領域18c,19cには充分に直列抵抗を
低く形成した第１の枝状コンタクト拡散領域18b,19b及
び帯状コンタクト拡散領域18a,18bを介して電源の電位
が与えられるので、ベーシック・セル１個ごとにその両
側に電源配線とコンタクトする基板用コンタクト拡散領
域及びウエル用コンタクト拡散領域を設けた従来構造に
比べてラッチアップ現象の抑制効果に差は認められな
い。
ばベーシック・セル11aに於けるラッチアップ現象の抑
制は第１の枝状n+型基板用コンタクト拡散領域18b,第２
の枝状n+型基板用コンタクト拡散領域18c及び第１の枝
状p+型ウエル用コンタクト拡散領域19b,第２の枝状p+型
ウエル用コンタクト拡散領域19cによってなされる。こ
こで第２の枝状n+型基板用コンタクト拡散領域18cと第
２の枝状p+型ウエル用コンタクト拡散領域19cは電源配
線VDD,VSS等に直接接続されていないが、これら第２の
枝状コンタクト拡散領域18c,19cには充分に直列抵抗を
低く形成した第１の枝状コンタクト拡散領域18b,19b及
び帯状コンタクト拡散領域18a,18bを介して電源の電位
が与えられるので、ベーシック・セル１個ごとにその両
側に電源配線とコンタクトする基板用コンタクト拡散領
域及びウエル用コンタクト拡散領域を設けた従来構造に
比べてラッチアップ現象の抑制効果に差は認められな
い。
そして本発明の構造に於ては上記実施例に用いた第６
図からも明らかなように一本置き、或るいはそれ以上の
枝状コンタクト拡散領域幅を、電源配線と直接接続する
必要のないことから数分の１程度の狭い幅に形成するこ
とが可能になるので、縦方向のべーシック・セル間隔を
横方向配線用空領域として必要な最小限度の寸法まで縮
めることができ、該CMOSアレーの集積度は大幅に向上す
る。
図からも明らかなように一本置き、或るいはそれ以上の
枝状コンタクト拡散領域幅を、電源配線と直接接続する
必要のないことから数分の１程度の狭い幅に形成するこ
とが可能になるので、縦方向のべーシック・セル間隔を
横方向配線用空領域として必要な最小限度の寸法まで縮
めることができ、該CMOSアレーの集積度は大幅に向上す
る。
なお本発明の構造に於ける帯状n+型基板用コンタクト
拡散領域18a,第１の枝状n+型基板用コンタクト拡散領域
18b,第２の枝状n+型基板用コンタクト拡散領域18cは前
述したように一体構造であり、従来同様、例えばｎチャ
ネル型トランジスタのソース及びドレイン領域となるn+
型領域3,4,5を形成する際同時に形成される。又帯状p+
ウエル用コンタクト拡散領域19a,第１の枝状p+型ウエル
用コンタクト拡散領域19b,第２の枝状p+型ウエル用コン
タクト拡散領域19cも一体構造であり、これらは従来同
様例えばｐチャネル型トランジスタのソース及びドレイ
ン領域となるp+型領域と同時に形成される。又第１の枝
状コンタクト拡散領域18b及び19bに対するそれぞれの電
源配線（通常アルミニウム若しくはその合金層よりな
る）の接続は、従来同様ベーシック・セル上に配設され
るりん珪酸ガラス（PSG）等の絶縁膜に電極コンタクト
窓を形成し、これを介して行われる。
拡散領域18a,第１の枝状n+型基板用コンタクト拡散領域
18b,第２の枝状n+型基板用コンタクト拡散領域18cは前
述したように一体構造であり、従来同様、例えばｎチャ
ネル型トランジスタのソース及びドレイン領域となるn+
型領域3,4,5を形成する際同時に形成される。又帯状p+
ウエル用コンタクト拡散領域19a,第１の枝状p+型ウエル
用コンタクト拡散領域19b,第２の枝状p+型ウエル用コン
タクト拡散領域19cも一体構造であり、これらは従来同
様例えばｐチャネル型トランジスタのソース及びドレイ
ン領域となるp+型領域と同時に形成される。又第１の枝
状コンタクト拡散領域18b及び19bに対するそれぞれの電
源配線（通常アルミニウム若しくはその合金層よりな
る）の接続は、従来同様ベーシック・セル上に配設され
るりん珪酸ガラス（PSG）等の絶縁膜に電極コンタクト
窓を形成し、これを介して行われる。
本発明の特徴を更に明確にするために、第７図に上記
実施例に係るCMOSゲートアレー・チップの上面を模式的
に示した。同図に於て11はベーシック・セル、18aは帯
状n+型基板用コンタクト拡散領域、18bは電源配線と直
接コンタクトをとる幅の広い第１の枝状n+型基板用コン
タクト拡散領域、18cは電源配線と直接コンタクトをと
らない狭い幅の第２の枝状n+型基板用コンタクト拡散領
域、19aは帯状p+型ウエル用コンタクト拡散領域、19bは
幅の広い第１の枝状p+型ウエル用コンタクト拡散領域、
19cは狭い幅の第２の枝状p+型ウエル用コンタクト拡散
領域、31は外部とのインタフェース回路を形成する領域
で32は入出力電極パッドである。
実施例に係るCMOSゲートアレー・チップの上面を模式的
に示した。同図に於て11はベーシック・セル、18aは帯
状n+型基板用コンタクト拡散領域、18bは電源配線と直
接コンタクトをとる幅の広い第１の枝状n+型基板用コン
タクト拡散領域、18cは電源配線と直接コンタクトをと
らない狭い幅の第２の枝状n+型基板用コンタクト拡散領
域、19aは帯状p+型ウエル用コンタクト拡散領域、19bは
幅の広い第１の枝状p+型ウエル用コンタクト拡散領域、
19cは狭い幅の第２の枝状p+型ウエル用コンタクト拡散
領域、31は外部とのインタフェース回路を形成する領域
で32は入出力電極パッドである。
なお本発明の変形例として電源配線層と基板及びウエ
ルとのコンタクトを上記帯状の基板用コンタクト拡散領
域及び帯状ウエル用コンタクト拡散領域上で行っても良
い。
ルとのコンタクトを上記帯状の基板用コンタクト拡散領
域及び帯状ウエル用コンタクト拡散領域上で行っても良
い。
（ｇ）発明の効果 以上説明したように本発明によれば、相補型MISトラ
ンジスタよりなる基本素子集合（ベーシック・セル）
を、そのラッチアップ耐圧を減少せしめずに縦方向（ゲ
ート電極と直角の方向）に接近して配設することができ
る。
ンジスタよりなる基本素子集合（ベーシック・セル）
を、そのラッチアップ耐圧を減少せしめずに縦方向（ゲ
ート電極と直角の方向）に接近して配設することができ
る。
ゲートアレー構造の大規模集積回路に於ては、一般的
にベーシック・セルの縦方向の配列数は前述したように
横方向の配列数の数倍乃至十倍程度である。従って本発
明は相補型MISトランジスタを用いて形成されるゲート
アレー構造の大規模集積回路の集積度を向上せしめるう
えに極めて有効である。
にベーシック・セルの縦方向の配列数は前述したように
横方向の配列数の数倍乃至十倍程度である。従って本発
明は相補型MISトランジスタを用いて形成されるゲート
アレー構造の大規模集積回路の集積度を向上せしめるう
えに極めて有効である。
第１図は相補型MISゲートアレーに使用されるベーシッ
ク・セルの等価回路図、第２図は該ベーシック・セルの
不純物導入領域とゲート電極パターンを示す上面図、第
３図はチップ上に於けるベーシック・セルの配列図、第
４図はラッチアップ現象説明図、第５図は従来のCMOSゲ
ートアレーの部分上面図、第６図は本発明に係るCMOSゲ
ートアレーの一実施例に於ける不純物導入領域パターン
とゲート電極パターンを示す上面図（イ）,A−Ａ矢視断
面図（ロ）,B−Ｂ矢視断面図（ハ）,C−Ｃ矢視断面図
（ニ）で、第７図はセルパターンに於ける一実施例を示
すチップの模式上面図である。 図に於て、１及び２はゲート電極配線層、3,4,5はｎチ
ャネル型トランジスタのソース及びドレインとなるn+型
領域、6,7,8はｐチャネル型トランジスタのソース及び
ドレインとなるp+型領域、９はｐ型ウエル、10はｎ型シ
リコン基板、11,11a,11bはベーシック・セル、16は分離
酸化膜、17はゲート酸化膜、18aは帯状n+型基板用コン
タクト拡散領域、18bは広い幅を有する第１の枝状n+型
基板用コンタクト拡散領域、18cは狭い幅の第２の枝状n
+型基板用コンタクト拡散領域、19aは帯状p+型ウエル用
コンタクト拡散領域、19bは広い幅を有する第１の枝状p
+型ウエル用コンタクト拡散領域、19cは狭い幅の第２の
枝状p+型ウエル用コンタクト拡散領域、20及び21は配線
接続部、VSS及びVDDは電源配線層を示す。
ク・セルの等価回路図、第２図は該ベーシック・セルの
不純物導入領域とゲート電極パターンを示す上面図、第
３図はチップ上に於けるベーシック・セルの配列図、第
４図はラッチアップ現象説明図、第５図は従来のCMOSゲ
ートアレーの部分上面図、第６図は本発明に係るCMOSゲ
ートアレーの一実施例に於ける不純物導入領域パターン
とゲート電極パターンを示す上面図（イ）,A−Ａ矢視断
面図（ロ）,B−Ｂ矢視断面図（ハ）,C−Ｃ矢視断面図
（ニ）で、第７図はセルパターンに於ける一実施例を示
すチップの模式上面図である。 図に於て、１及び２はゲート電極配線層、3,4,5はｎチ
ャネル型トランジスタのソース及びドレインとなるn+型
領域、6,7,8はｐチャネル型トランジスタのソース及び
ドレインとなるp+型領域、９はｐ型ウエル、10はｎ型シ
リコン基板、11,11a,11bはベーシック・セル、16は分離
酸化膜、17はゲート酸化膜、18aは帯状n+型基板用コン
タクト拡散領域、18bは広い幅を有する第１の枝状n+型
基板用コンタクト拡散領域、18cは狭い幅の第２の枝状n
+型基板用コンタクト拡散領域、19aは帯状p+型ウエル用
コンタクト拡散領域、19bは広い幅を有する第１の枝状p
+型ウエル用コンタクト拡散領域、19cは狭い幅の第２の
枝状p+型ウエル用コンタクト拡散領域、20及び21は配線
接続部、VSS及びVDDは電源配線層を示す。
Claims (1)
- 【請求項１】Ｐチャネル、ＮチャネルMISトランジスタ
の対を有する基本セルが複数個配列された基本セル列
と、各基本セル間に配置されたラッチアップ防止用拡散
領域と、該基本セル列に沿って延在し、各ラッチアップ
防止用拡散領域を電気的に結合する拡散領域とを具備
し、該ラッチアップ防止用拡散領域は少なくとも１つお
きに電源線へ接続し、且つ電源線に接続されない該ラッ
チアップ防止用拡散領域の幅は電源線に接続された該ラ
ッチアップ防止用拡散領域の幅よりも小さいことを特徴
とする半導体集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182069A JPH0828480B2 (ja) | 1983-09-30 | 1983-09-30 | 半導体集積回路装置 |
| EP84306557A EP0136880B1 (en) | 1983-09-30 | 1984-09-26 | Gate array type semiconductor integrated circuit device |
| DE8484306557T DE3468151D1 (en) | 1983-09-30 | 1984-09-26 | Gate array type semiconductor integrated circuit device |
| KR8405989A KR890003299B1 (en) | 1983-09-30 | 1984-09-28 | Semiconductor ic device |
| US06/948,406 US4701777A (en) | 1983-09-30 | 1986-12-30 | Gate array type semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182069A JPH0828480B2 (ja) | 1983-09-30 | 1983-09-30 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6074648A JPS6074648A (ja) | 1985-04-26 |
| JPH0828480B2 true JPH0828480B2 (ja) | 1996-03-21 |
Family
ID=16111804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58182069A Expired - Lifetime JPH0828480B2 (ja) | 1983-09-30 | 1983-09-30 | 半導体集積回路装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4701777A (ja) |
| EP (1) | EP0136880B1 (ja) |
| JP (1) | JPH0828480B2 (ja) |
| KR (1) | KR890003299B1 (ja) |
| DE (1) | DE3468151D1 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62119936A (ja) * | 1985-11-19 | 1987-06-01 | Fujitsu Ltd | コンプリメンタリ−ｌｓｉチツプ |
| US4884118A (en) * | 1986-05-19 | 1989-11-28 | Lsi Logic Corporation | Double metal HCMOS compacted array |
| JPS62276852A (ja) * | 1986-05-23 | 1987-12-01 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US4791316A (en) * | 1986-09-26 | 1988-12-13 | Siemens Aktiengesellschaft | Latch-up protection circuit for integrated circuits using complementary MOS circuit technology |
| US4791317A (en) * | 1986-09-26 | 1988-12-13 | Siemens Aktiengesellschaft | Latch-up protection circuit for integrated circuits using complementary mos circuit technology |
| JPS63278248A (ja) * | 1987-03-13 | 1988-11-15 | Fujitsu Ltd | ゲ−トアレイの基本セル |
| US5136355A (en) * | 1987-11-25 | 1992-08-04 | Marconi Electronic Devices Limited | Interconnecting layer on a semiconductor substrate |
| US5025296A (en) * | 1988-02-29 | 1991-06-18 | Motorola, Inc. | Center tapped FET |
| DE68929068T2 (de) * | 1988-04-22 | 1999-12-23 | Fujitsu Ltd., Kawasaki | Integrierte Halbleiterschaltungsanordnung vom "Masterslice"-Typ |
| NL194182C (nl) * | 1988-07-23 | 2001-08-03 | Samsung Electronics Co Ltd | Randloze moederschijf-halfgeleiderinrichting. |
| US4928160A (en) * | 1989-01-17 | 1990-05-22 | Ncr Corporation | Gate isolated base cell structure with off-grid gate polysilicon pattern |
| EP0712164B1 (en) * | 1989-04-19 | 2003-07-02 | Seiko Epson Corporation | Semiconductor device |
| US5217916A (en) * | 1989-10-03 | 1993-06-08 | Trw Inc. | Method of making an adaptive configurable gate array |
| US5459340A (en) * | 1989-10-03 | 1995-10-17 | Trw Inc. | Adaptive configurable gate array |
| US5200917A (en) * | 1991-11-27 | 1993-04-06 | Micron Technology, Inc. | Stacked printed circuit board device |
| US6262216B1 (en) | 1998-10-13 | 2001-07-17 | Affymetrix, Inc. | Functionalized silicon compounds and methods for their synthesis and use |
| JP4517413B2 (ja) * | 1999-01-13 | 2010-08-04 | ソニー株式会社 | 半導体装置 |
| JP4794030B2 (ja) * | 2000-07-10 | 2011-10-12 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US7102867B2 (en) | 2003-06-30 | 2006-09-05 | International Business Machines Corporation | Method, apparatus and circuit for latchup suppression in a gate-array ASIC environment |
| JP5331195B2 (ja) * | 2009-10-19 | 2013-10-30 | パナソニック株式会社 | 半導体装置 |
| KR20180068229A (ko) * | 2016-12-13 | 2018-06-21 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3955210A (en) * | 1974-12-30 | 1976-05-04 | International Business Machines Corporation | Elimination of SCR structure |
| JPS5925381B2 (ja) * | 1977-12-30 | 1984-06-16 | 富士通株式会社 | 半導体集積回路装置 |
| JPS5939904B2 (ja) * | 1978-09-28 | 1984-09-27 | 株式会社東芝 | 半導体装置 |
| JPS58210660A (ja) * | 1982-06-01 | 1983-12-07 | Seiko Epson Corp | 半導体装置 |
| EP0105985A1 (en) * | 1982-10-12 | 1984-04-25 | Mitsubishi Denki Kabushiki Kaisha | Complementary metal-oxide semiconductor integrated circuit device |
| JPS6017932A (ja) * | 1983-07-09 | 1985-01-29 | Fujitsu Ltd | ゲ−ト・アレイ |
-
1983
- 1983-09-30 JP JP58182069A patent/JPH0828480B2/ja not_active Expired - Lifetime
-
1984
- 1984-09-26 EP EP84306557A patent/EP0136880B1/en not_active Expired
- 1984-09-26 DE DE8484306557T patent/DE3468151D1/de not_active Expired
- 1984-09-28 KR KR8405989A patent/KR890003299B1/ko not_active IP Right Cessation
-
1986
- 1986-12-30 US US06/948,406 patent/US4701777A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4701777A (en) | 1987-10-20 |
| EP0136880A1 (en) | 1985-04-10 |
| KR890003299B1 (en) | 1989-09-06 |
| DE3468151D1 (en) | 1988-01-28 |
| EP0136880B1 (en) | 1987-12-16 |
| JPS6074648A (ja) | 1985-04-26 |
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