JP4620942B2 - 半導体集積回路のレイアウト方法、そのレイアウト構造、およびフォトマスク - Google Patents

Description

本発明は、コンピュータ上で実施される半導体集積回路のレイアウト方法、そのレイアウト方法によってレイアウトされた半導体集積回路のレイアウト構造、およびそのレイアウト構造を有する半導体集積回路を製造する際に用いるフォトマスクに関する。

半導体集積回路のレイアウト設計では、ＣＡＤ（Ｃｏｍｐｕｔｅｒ ａｉｄｅｄ Ｄｅｓｉｇｎ）ツールの進歩に伴い、スタンダードセル方式が普及してきている。このスタンダードセル方式では、予め設計され、回路動作の検証がなされた、ゲートやフリップフロップ等の基本的論理機能を得るために必要な回路パターンを有する複数種のスタンダードセルを用意し、これらのセルをライブラリに登録しておく。そして、ＣＡＤツール上で、このライブラリから所望の論理機能を満足するのに必要なスタンダードセルを選択して配列し、その間を互いに配線することによって、必要な機能を有する半導体集積回路を設計する。従来では、複数のスタンダードセルを一列に並べたスタンダードセル列を、複数、その間に配線チャネルを設けて配列して、「チャネル型」のスタンダードセル群（以下、２次元的に配列されたスタンダードセル群をスタンダードセルアレイと称する）とすることが一般的であった。しかし最近では、例えば５層を超えるような多層配線が利用できるため、配線チャネルが無くても配線が可能であり、スタンダードセル列間に配線チャネルを設けず、２次元的に連続してスタンダードセルを配列する、「チャネルレス型」のスタンダードセルアレイが一般的になってきている（例えば、特許文献１等参照）。

以下の説明では、スタンダードセル列を形成するために複数のスタンダードセルを並べる方向を横方向（左右方向）とみなし、この横方向に対して平面上で垂直な方向、すなわち、スタンダードセルアレイを形成するために複数のスタンダード列を配列する方向を縦方向（上下方向）と見なす。そして、スタンダードセルの横方向の寸法を「幅」と称し、スタンダードセルの縦方向の寸法を「高さ」と称して説明する。

特許文献１に記載されたチャネルレス型のスタンダードセルアレイを構成する各スタンダードセルは、高さが等しく、幅が機能に応じて異なる。特許文献１では、このスタンダードセルを互いに平行な複数の列に沿って配置することで「幅Ｈ」（本願における「高さ」に対応）が等しいスタンダードセル列を構成する。そして、隣り合う２つのスタンダードセル列間で電源配線、接地配線を共有させることでこれらの列間の隙間をなくし、チャネルレス型のスタンダードセルアレイを形成している。

ところで、昨今では半導体集積回路の微細化が著しく、加工マージンは狭くなる一方である。特に、一定の寸法パターンが一定の密度で配置された部分の加工は比較的容易であっても、パターン密度差が大きい部分では、所望の寸法通りに加工することが極めて困難になってきている。例えば、スタンダードセルアレイの内部には、スタンダードセルを構成する素子のパターン、例えば、ゲート層のパターンが高い密度で配置されており、パターン密度のバラツキは小さい。ところが、スタンダードセルアレイの外側のパターン密度は、スタンダードセルアレイ内に比較してはるかに低くなる。このため、スタンダードセルアレイの最外周部のスタンダードセル内の素子のパターンを所望の寸法通りに加工することが困難になる。

例えば、ポジ型のレジスト層が形成された半導体基板上に、露光光を、遮光性のマスクパターンが形成されたマスクを通して照射することによって、レジストパターンを形成する場合を考える。この場合、理想的には、マスクパターンが投影される部分には全く露光光が入り込まず、その部分のレジスト層の感光は行われない。しかし現実には、微細化の進行によって、マスクパターン間を透過した露光光の散乱によってマスクパターンが投影される部分にまで露光光が侵入し、本来感光されないはずの部分が感光される現象が無視できなくなる。このような状態であっても、スタンダードセルアレイ内部の、パターン密度の均一性が高い部分であれば、散乱光によるパターンの変形を予め見越したマスクパターンの補正を行ったり、露光条件を最適化したりすることにより、所望のパターン寸法に近い、高い寸法精度のレジストパターンを得ることが可能である。

ところが、スタンダードセルアレイの最外周部においては、スタンダードセルアレイ外のマスクパターン密度の低い部分を通過した露光光の散乱の影響により、中心部に比較して、大きなパターン変形が発生する。このような大きなパターン変形を見越して、マスクパターンに対して大きな補正を行うことも可能ではある。しかし、このような大きな補正を行った部分においては、いわゆるプロセスマージンが狭くなる。すなわち、例えば、露光光の照度ムラや焦点ずれ等によって大きな寸法バラツキが発生する。この結果、スタンダードセルアレイの内部に比較して、得られるレジストパターンの寸法精度が大きく低下する。

一方、例えば半導体集積回路の平坦性を向上させる目的で、パターン密度が小さい部分、すなわち素子パターンが配置されていない部分に、半導体集積回路として必要な論理機能とは無関係の、回路的には意味のない「ダミー」のパターンを配置して、パターン密度を揃えることが行われている（たとえば、特許文献２等参照）。この特許文献２に記載された技術では、ＣＡＤツール上で、ダミーパターンを有するダミーセルを、半導体集積回路として必要な構造を配置するためのチップ領域の全面に配置したデータと、素子形成領域パターン、ウエル、ゲート電極等の論理機能を得るための素子パターンを、同一のチップ領域内に配置したデータとを、別個に作成する。続いて、このように別個に作成された、ダミーセルが配置されたチップ領域のデータと素子パターンが配置されたチップ領域のデータとを論理的に合成する論理合成処理を行って、ダミーセルと素子パターンとの両者が配置されたチップ領域のデータを得る。この時、配置した素子パターンと重なるダミーセル削除する。こうしてレイアウトされたチップ領域には、素子パターンを取り囲むようにダミーセルが配置される。
特開２００２−３１３９３７号公報 特開２００２−９１６１号公報

しかしながら、この特許文献２に記載された技術では、ダミーセルの削除にあたり、ダミーパターンと素子パターンとの間の分離特性や重ね合わせ誤差に対する余裕を確保するために、素子パターンの大きさを実際より大きく想定してダミーセルを削除する。このため、素子パターンとダミーセルとの間には隙間が生じてしまう。しかも、削除する前のダミーセルの配置が素子パターンの配置と無関係に行われるため、すなわち、ダミーセルを配置するために使われるＣＡＤツール上のグリッドとは無関係に素子パターンの配置が行われるため、削除後に残ったダミーセルと素子パターンとの間の隙間の寸法が、素子パターン毎に不均一になる。

従って、特許文献２に記載されたようなダミー配置技術を特許文献１に記載されたようなスタンダードセルに適用して、スタンダードセルアレイの外側にダミーセルを配置したとしても、スタンダードセルアレイの最外周部のスタンダードセルとダミーセルとの間には、不均一な隙間が形成されることになる。これでは、ダミーを全く配置しない場合に比較すれば改善されるとしても、パターン密度の均一性を十分に高めることはできない。従って、今後のさらなる微細化の進展によって要求される高い加工寸法精度を満たすことはできないという問題がある。

また、この特許文献２に記載された技術において必要となる論理合成処理には、多大な計算処理が必要であり、従って、レイアウト設計に長い処理時間を要するという問題もある。

本発明は上記問題点を解決し、微細加工に対応し加工後のパターン寸法のバラツキを抑えることができる半導体集積回路のレイアウト構造をコンピュータ上で設計する際の半導体集積回路のレイアウト方法、そのレイアウト方法によってレイアウトされた半導体集積回路のレイアウト構造、およびそのレイアウト構造を有する半導体集積回路を製造する際に用いるフォトマスクを提供することを目的とするものである。

また、論理合成処理の実施を不要もしくは最小限にとどめて、短時間で実施可能な半導体集積回路のレイアウト方法を提供することも、目的の一つとする。

上記目的を達成する本発明の半導体集積回路のレイアウト方法は、上下および左右の境界を有する枠内に、それぞれの論理機能を得るために必要な複数層のパターンが配置された複数種のスタンダードセルであって、その上下の境界間の距離である高さが一定の第１の複数種のスタンダードセルを用意するとともに、
上下および左右の境界を有する枠内に、上記複数層の少なくとも１つの層のパターンであって、上記半導体集積回路の論理機能に寄与しない近接ダミーパターンが配置されてなる少なくとも１種類の近接ダミーセルを、その上下の境界間の距離である高さが上記スタンダードセルの一定の高さの整数倍に等しい少なくとも１種類の第１の近接ダミーセルと、その第１の近接ダミーセルと同一もしくは異なる少なくとも１種類の第２の近接ダミーセルとを含んで用意し、
上記第１の複数種のスタンダードセルから選択された、上記半導体集積回路に要求される論理機能を実現するために必要な第２の複数種のスタンダードセルを、それぞれ少なくとも１個、縦横に配列してなり、その外周に、複数の上記スタンダードセルの境界が連なって形成されたそれぞれ縦方向および横方向の辺を有するチャネルレス型のスタンダードセルアレイを形成し、
上記第１の近接ダミーセルを複数個、上下の境界が互いに接し、かつ、左右いずれかの境界が上記スタンダードセルアレイの縦方向の辺に接するように配列することにより第１の近接ダミー帯を形成するとともに、上記第２の近接ダミーセルを複数個、上下いずれかの境界が上記スタンダードセルアレイの横方向の辺に接するように配列して第２の近接ダミー帯を形成する
ことを特徴とする。

ここにいう近接ダミーパターンとは、上記スタンダードセルが有する複数層のうちの１つの層の、すなわち、スタンダードセルの１つの層のパターンを半導体基板上に形成する際に用いるフォトマスクと同じフォトマスクで形成される、半導体集積回路の論理機能に無関係なパターンのことをいう。また、チャネルレス型のスタンダードセルアレイとは、複数のスタンダードセル列を、信号配線を配置するためのチャネル領域をその間に挟むことなく、隙間無く縦方向に配列させたスタンダードセルアレイである。チャネルレス型のスタンダードセルアレイは、上記第２の複数種のスタンダードセルが、それぞれ少なくとも１個、縦横に配列された中心部と、その中心部の外周に、複数の上記スタンダードセルの境界が連なって形成されたそれぞれ縦方向および横方向の辺を有する外周部とからなる。チャネルレス型のスタンダードセルアレイは、上記第２の複数種のスタンダードセルのみを縦横に隙間無く配列することによって形成される場合もある。この場合、それぞれのスタンダードセル列も、スタンダードセルのみが横方向に隙間無く配列されることによって形成される。一方、少なくとも一部のスタンダードセル列が、複数のスタンダードセルに加えて、スタンダード列の左右方向の長さ調整のための補助セルを１つもしくは複数、配列することによって形成される場合もある。この場合には、チャネルレス型のスタンダードセルアレイは、上記第２の複数種のスタンダードセルのみではなく、１種もしくは複数種の補助セルを、それぞれ少なくとも１個、縦横に配列することによって形成される。従って、スタンダードセルアレイの外周の横方向の辺は、上記スタンダードセルの上下いずれかの境界が連なることで規定される辺であるが、端から端まで総てスタンダードセルの境界が連なることで規定される辺に限らず、途中に補助セルの上下いずれか一方の境界を含んだ辺であってもよい。同様に、スタンダードセルアレイの外周の縦方向の辺も、上記スタンダードセルの左右いずれかの境界が連なることで規定される辺であるが、端から端までスタンダードセルの境界が連なることで規定される辺に限られず、途中に補助セルの左右いずれかの境界を含んだ辺であってもよい。この補助セルは、スタンダードセルの電源配線を接続するためのセルや、電源配線間の静電容量を増加させるためのセル等であってもよい。

本発明の半導体集積回路のレイアウト方法によれば、第１の近接ダミー帯および第２の近接ダミー帯を、スタンダードセルアレイの外周の縦方向または横方向の辺に接するように、第１および第２の近接ダミーセルを配列することによって形成する。このような近接ダミーセルの配列は、スタンダードセルの配列において利用されるＣＡＤツールの自動配置処理を利用して行うことができる。すなわち、論理合成処理の実施を不要にして、レイアウト時間を短縮することができる。

また、近接ダミーセルをスタンダードセルアレイの外周に接して配列することにより、スタンダードセルアレイと近接ダミーセルとの間に隙間が生じることはない。この結果、近接ダミーセル内に適切な寸法および形状の近接ダミーパターンを配置することによって、スタンダードセルアレイの最外周部のスタンダードセル内のパターンに対して、近接ダミーパターンを、一定の位置関係で、すなわち、スタンダードセルアレイの中心部において隣り合うスタンダードセルのパターン間の位置関係と同様の位置関係で、配置することができる。これにより、パターン密度を、スタンダードセルアレイの最外周部においても中心部と同程度に揃え、スタンダードセルアレイの全体おけるパターン密度の均一性を、もしくはさらに、後から述べるパターンの周期性を高めることができる。従って、本発明の半導体集積回路のレイアウト方法で設計された半導体集積回路のレイアウト構造を、半導体基板上に形成するにあたり、上記第１の近接ダミー帯および第２の近接ダミー帯が配備され、スタンダードセルアレイ内のどの位置においてもパターン密度が一定になっていることにより、散乱光の影響が一定になり、高い加工寸法精度が得られ、パターン寸法のバラツキが抑えられる。

近接ダミーセルの近接ダミーパターンを、スタンダードセル内にパターンが配置される複数層の全てに配置することは、必須ではない。高い寸法加工精度が要求される１つもしくは複数の層のみに配置すればよい。現実には、少なくとも、ゲート層に配置することが好ましい。

近接ダミーパターンとしては、スタンダードセルアレイのパターン密度の均一性を高め、もしくはさらにパターン周期性を高めることができるような形状、寸法のものを準備する。通常は、上記スタンダードセルの同じ層のパターンに近似したパターンとすることによって、この目的を達成することができる。例えば、ゲート層の場合、スタンダードセル内には、縦方向に延びるパターンが、１本もしくは複数本配置される場合が多い。従って、近接ダミーパターンとしても縦方向に延びるパターンとすることが好ましい。近接ダミーパターンの高さ方向の寸法は、スタンダードセルのパターンと同程度とするか、もしくは、縦方向に隣り合うスタンダードセルや他の近接ダミーセル内のパターンとの間の配置ルールを満たす範囲で、なるべく大きくすることが好ましい。このような近接ダミーパターンを利用することにより、効果的に、パターン密度の均一性およびパターンの周期性を高めることができる。

ただし、近接ダミーパターンの幅（太さ）は、スタンダードセルのパターンの幅に比較して大きくすることが好ましい。スタンダードセルのゲートパターンの幅は、半導体集積回路の製造に利用するフォトリソグラフィ技術で形成可能な最小寸法に近い寸法にすることが一般的である。このような微小な寸法のパターンを形成するためのマスクパターンに対しては、マスクパターンを半導体基板上に転写する際に発生するパターン変形をあらかじめ見越した補正を行うことが一般的である。すなわち、ＣＡＤツール上でレイアウトされたパターンをマスクパターンに変換する際に、所定の臨界値を下回る寸法の部分を検出し、一定の規則に従った補正処理を行う。この処理には多大な計算量、および時間が必要である。また、この処理によってマクスデータの量が増大する。近接ダミーパターンの幅をスタンダードセルのパターンの寸法の幅と同程度にすると、近接ダミーパターンに対しても補正処理が行われることになり、マスクパターン作成のための計算処理時間、およびマスクデータ量がさらに増大する。従って、近接ダミーパターンの幅は、スタンダードセルのパターンの幅よりも大きく、パターン変形に対する補正の対象とする臨界値以上の寸法とすることが、マクスデータ量の増大を抑制し、マスク製造費用、時間を削減するために好ましい。

しかし一方、近接ダミーパターンを幅を大きくしすぎると、パターンの周期性を高める効果が低下する。従って、近接ダミーパターンの幅は、パターン変形に対する補正の対象とする臨界値以上である範囲で、なるべく細い、すなわち、スタンダードセルのパターンの幅に近い値とすることが好ましい。具体的には、例えば、露光長の波長の２倍程度、もしくはそれ以下にすることが好ましい。また、露光光の波長と同程度、もしくはそれ以下にすることがさらに好ましい。

また、本発明の半導体集積回路のレイアウト方法において、上記スタンダードセルのそれぞれは、上記枠内に配置された枠内パターンを有するとともに、上記枠外に配置され、隣り合う他のスタンダードセルの枠内パターンとマージ（一体化）される枠外パターンを有するものとして用意されることが一般的な態様になる。

スタンダードセルに対しては、縦横に隙間無く、すなわち、互いに隣り合うスタンダードセルの枠と左右もしくは上下いずれかの境界を接して配列して、チャネルレス型スタンダードセルアレイを形成することが可能であるように、各層のパターンの配置に対して一定の規則が定められる。例えば、ＮウエルおよびＰウエルのパターンは、隣り合うスタンダードセルとの境界において一体化されるように配置されることが一般的である。そして、近接ダミーセルについても、スタンダードセルと同様の規則に従ったパターンの配置を行うことにより、ＣＡＤツールの自動配置機能を用いて、スタンダードセルアレイの外周の辺に接して配列することが容易になる。

すなわち、本発明の半導体集積回路のレイアウト方法において、上記スタンダードセルのそれぞれは、縦方向に配列されたＮウエルパターンとＰウエルパターンを、それぞれＮウエル層およびＰウエル層に有するものとして用意され、
上記第１の近接ダミーセルが、上記スタンダードセルアレイの縦方向の辺に左右いずれかの境界を接して配列されることによって、上記スタンダードセルアレイの最外周に配列された上記スタンダードセルのＮウエルパターンおよびＰウエルパターンのそれぞれと一体化される、ダミーセル内ＮウエルパターンおよびＰウエルパターンを、それぞれＮウエル層およびＰウエル層に有するものとして用意され、
上記第２の近接ダミーセルが、上記スタンダードセルアレイの横方向の辺に上下いずれかの境界を接して配列されることによって、上記スタンダードセルアレイの最外周に配列される上記スタンダードセルのＮウエルパターンもしくはＰウエルパターンの一方と一体化される、ダミーセル内ＮウエルパターンもしくはＰウエルパターンを、それぞれＮウエル層およびＰウエル層に有するものとして用意されることが好ましい。

同様に、スタンダードセルに対しては、配線層の電源配線パターンや、この電源配線パターンを、該電源配線パターンと重ねて配置される活性領域のパターンと接続するコンタクト層のパターン、等についても、隣り合うスタンダードセルとの境界において一体化されるように、配置の規則が決められることが一般的である。近接ダミーセルについても、同様の規則に従ったパターンの配置を行うことにより、スタンダードセルアレイの外周の辺に接して配列することが容易になる。

すなわち、本発明の半導体集積回路のレイアウト方法において、上記スタンダードセルのそれぞれは、配線層に、上記上下の境界のそれぞれに沿って横方向に貫通する電源配線パターンを有するものとして用意され、
上記第２の近接ダミーセルが、上記スタンダードセルアレイの横方向の辺に上下いずれかの境界を接して配列されることによって、上記スタンダードセルアレイの最外周に配列される上記スタンダードセルの電源配線パターンの一方と一体化される、ダミーセル内電源配線パターンを、配線層に有するものとして用意されることも好ましい。

また、本発明の半導体集積回路のレイアウト方法において、上記スタンダードセルのそれぞれは、前記電源配線パターンのそれぞれと重なりを有して配置された活性領域パターンを活性層に有するとともに、該それぞれの電源配線パターンと対応する活性領域パターンとを接続するコンタクト層のパターンであって、上記上下の境界のそれぞれに沿って配置されたコンタクトパターンを有するものとして用意され、
上記第２の近接ダミーセルが、上記スタンダードセルアレイの横方向の辺に上下いずれかの境界を接して配置されることによって、上記スタンダードセルアレイの最外周に配列される上記スタンダードセルのコンタクトパターンの一方と一体化される、ダミーセル内コンタクトパターンを、コンタクト層に有するものとして用意されることも好ましい。

さらに、本発明の半導体集積回路のレイアウト方法において、上記スタンダードセルアレイを、上記選択した第２の複数種のスタンダードセルのそれぞれを、上記一定の高さのピッチで配列された横方向のグリッド線に上下の境界を重ねて配列することによって形成し、
上記第１の近接ダミーセルのそれぞれを、上下の境界を上記横方向のグリッド線に重ねて配列することが好ましい。通常、スタンダードセルは、ＣＡＤツール上で、スタンダードセルの高さのピッチで配列された横方向のグリッド線に上下の境界を重ねて配列されて、スタンダードセルアレイを形成する。近接ダミーセルについても、同一のグリッド線に上下の境界を重ねて配列することによって、自動配置を容易に行うことができ好ましい。

また、本発明の半導体集積回路のレイアウト方法において、上記第１の複数種のスタンダードセルが、前記左右の境界間の距離である幅が、共通の単位幅の整数倍であるものとして用意されるとともに、
上記スタンダードセルおよび近接ダミーセルに加えて、上記少なくとも１つの層のパターンであって、上記半導体集積回路の論理機能に寄与しない、上記近接ダミーパターンとは異なる周辺ダミーパターンが、上下および左右の境界を有するとともに、上下の境界間の距離である高さが上記スタンダードセルの高さの整数倍に等しく、左右の境界間の距離である幅が上記スタンダードセルの幅の整数倍に等しい枠内に配置された、少なくとも１種類の第１の周辺ダミーセルを用意し、
上記第１の周辺ダミーセルを縦横にそれぞれ複数個配列して、上記第１および第２の近接ダミー帯が形成されたスタンダードセルアレイの外側に配置された第１の周辺ダミー領域を形成する態様であることが好ましい。

スタンダードセルアレイの外周に近接ダミー帯を形成することにより、露光時の寸法バラツキを低減し、高い寸法精度でレジストパターンを形成することができる。しかし、近接ダミー帯の外周よりも外側の領域のパターン密度が低いと、レジストパターンの寸法精度が高くても、このレジストパターンをマスクとして行うエッチング時に寸法バラツキが生じる可能性がある。これにより、例えばゲートパターンの寸法バラツキが発生すると、トランジスタのゲート長にバラツキが発生し、トランジスタ特性にバラツキが発生する。この結果、ゲート遅延時間のバラツキが生じる。このような問題に対し、この態様では、上記第１の周辺ダミー領域を形成し、パターン密度の均一性を高めることで、エッチング時のバラツキ発生が抑えられ、ゲート遅延バラツキの問題が解消される。

しかも、本実施形態においては、第１の周辺ダミーセルとして、高さがスタンダードセルの高さの整数倍に等しく、幅がスタンダードセルの単位幅の整数倍に等しいものを用意し、それを配列することによって周辺ダミー領域を形成する。このため、周辺ダミー領域の形成を自動配置によって行うことができ、論理合成が不要になり、レイアウト設計を高速に行うことができる。

上記目的を達成する本発明の半導体集積回路のレイアウト構造は、コンピュータ上で設計された、半導体基板上に形成される半導体集積回路のレイアウト構造であって
上下および左右の境界を有する枠内に、それぞれの論理機能を得るために必要な複数層のパターンが配置された複数種のスタンダードセルであって、その上下の境界間の距離である高さが一定である複数種のスタンダードセルを、それぞれ少なくとも１個、縦横に配列してなり、その外周に、複数の上記スタンダードセルの境界が連なって形成された縦方向および横方向の辺を有するチャネルレス型のスタンダードセルアレイと、
上記複数層の少なくとも１つの層のパターンであって、上記半導体集積回路の論理機能に寄与しない第１の近接ダミーパターンが、上下および左右の境界を有するとともに、その上下の境界間の距離である高さが上記スタンダードセルの一定の高さの整数倍に等しい枠内に配置された、少なくとも１種類の第１の近接ダミーセルを、複数個、上下の境界が互いに接し、かつ、左右いずれかの境界が上記スタンダードセルアレイの縦方向の辺に接するように配列してなる第１の近接ダミー帯と、
上下および左右の境界を有する枠内に、上記少なくとも１つの層のパターンであって、上記半導体集積回路の論理機能に寄与しない第２の近接ダミーパターンが配置された、少なくとも１種類の第２の近接ダミーセルを、複数個、上下いずれかの境界が上記スタンダードセルアレイの横方向の辺に接するように配列してなる第２の近接ダミー帯と
を有することを特徴とする。

ここで、半導体集積回路のレイアウト構造は、半導体集積回路を形成するチップ領域内に、この半導体集積回路を構成する複数層のパターンが重ねてレイアウトされた構造であり、レイアウト設計用のコンピュータシステムであるＣＡＤツールを利用して設計される。この段階では、レイアウト構造は、コンピュータシステムによって読み取り可能なデータ構造を有して記憶装置に格納された、論理的なレイアウト構造（論理レイアウト構造）として実現される。次に、この論理レイアウト構造をもとにして、フォトリソグラフィ工程用のマスクが形成される。そして、このマスクを利用して、論理レイアウト構造に対応する物理的なレイアウト構造（物理レイアウト構造）を有する半導体集積回路が、半導体基板上に形成される。従って、本発明の半導体装置のレイアウト構造は、ＣＡＤツールを利用して形成された記憶装置上の論理レイアウト構造として実現されるとともに、半導体基板上に形成された半導体集積回路内の物理レイアウト構造としても実現される。

本発明の半導体集積回路のレイアウト構造によれば、上記第１の近接ダミー帯および上記第２の近接ダミー帯が、第１および第２の近接ダミーセルを、上記スタンダードセルアレイの外周の辺に接して配列することによって形成されたものであることより、スタンダードセルアレイと近接ダミーセルとの間に隙間が発生しない。この結果、本発明の半導体集積回路のレイアウト構造を有する半導体集積回路を、半導体基板上に形成するにあたり、上記第１の近接ダミー帯および第２の近接ダミー帯が配備されていることで加工寸法精度を高めることができる。そして、スタンダードセルアレイの最外周部においても、パターン寸法のバラツキが抑えられる
ここで、上記近接ダミー帯の近接ダミーパターンは、例えば、上記スタンダードセルの同じ層のパターンに近似したパターンとすることによって、スタンダードセルアレイの全体において、上記少なくとも１つの層のパターン密度の均一性を向上させ、もしくはさらに、パターンの周期性を向上させることができる。これにより、効果的に加工寸法精度を高め、パターン寸法のバラツキを低減することができる。

また、本発明の半導体集積回路のレイアウト構造において、上記スタンダードセルアレイが、上記複数種のスタンダードセルのそれぞれを、上記一定の高さのピッチで配列された横方向の仮想的なグリッド線に上下の境界を重ねて配列することによってなり、
上記第１の近接ダミー帯が、上記第１の近接ダミーセルのそれぞれの上下の境界を上記横方向のグリッド線に重ねて配列してなることが好ましい。これにより、第１の近接ダミーセルの自動配置を容易に行うことができ、レイアウト設計を高速に行うことができる。

また、本発明の半導体集積回路のレイアウト構造において、前記レイアウト構造の半導体基板上への形成は、フォトリソグラフィー工程によって前記少なくとも１つの層のパターンを前記半導体基板上に形成することによって行われるものであり、
前記スタンダードセルの前記少なくとも１つの層のパターンは、前記フォトリソグラフィー工程におけるパターン変形をあらかじめ見越した補正が必要な寸法の部分を有し、
上記第１および第２の近接ダミーパターンは、前記パターン変形をあらかじめ見越した補正が不要な最小寸法を有するものであることが好ましい。

すなわち、上記近接ダミーパターンは、その最小寸法が、パターン変形に対する補正を行う臨界値以上であることが好ましい。近接ダミーセルのマスクパターンに補正を行わない（臨界値以上の寸法にする）ことにより、マスクデータ量の増大を抑制し、マスク製造費用、時間が削減される。

さらに、本発明の半導体集積回路のレイアウト構造において、上記第２の近接ダミー帯が、上記第２の近接ダミーセルを、複数個、左右の境界が互いに接するように配列してなることが、自動配置を容易するために好ましい。

また、本発明の半導体集積回路のレイアウト構造において、上記第１もしくは第２の近接ダミー帯が、上記スタンダードセルアレイの外周のそれぞれの縦方向および横方向の辺に対して設けられたことが、スタンダードセルアレイ全体においてレジストパターン寸法の均一性をより向上することができ好ましい。

また、本発明の半導体集積回路のレイアウト構造において、上記第１および第２の近接ダミーセルが同一のものであることが、複数の近接ダミーセルを用意する必要がなく好ましい。

また、本発明の半導体集積回路のレイアウト構造において、上記複数種のスタンダードセルおよび第２の近接ダミーのそれぞれの左右の境界間の距離である幅が、共通の単位幅の整数倍であり、上記スタンダードセルアレイが、上記複数種のスタンダードセルを、上記共通の単位幅のピッチで配列された縦方向の仮想的なグリッド線に左右の境界を重ねて配列してなり、
上記第２の近接ダミー帯が、上記第２の近接ダミーセルを、上記縦方向の仮想的なグリッド線に左右の境界を重ねて配列してなることが、上記第２の近接ダミーセルの自動配置を容易に行うことができ好ましい。

ここで、スタンダードセルの共通の単位幅は、異なる層間を接続するコンタクトを、複数、上記スタンダードセルアレイ内に、横方向に互いに離して配置可能なピッチに等しいものにすることが可能である。もしくは、それよりも大きなものにすることが可能である。また、上下方向に延びる配線を、複数、上記スタンダードセルアレイ内に、横方向に互いに離して配置可能なピッチに等しいか、もしくはそれよりも大きいものにすることも可能である。

さらに、本発明の半導体集積回路のレイアウト構造において、上記第１の近接ダミーセルの左右の境界間の距離である幅が、上記共通の単位幅の整数倍であることが、上記第１の近接ダミーセルの自動配置が容易になり好ましい。

また、本発明の半導体集積回路のレイアウト構造において、上記スタンダードセルアレイが、上記スタンダードセルが配置されていない空間を埋めるように配置された、少なくとも１種の補助セルを含むことが一般的な態様になる。

また、本発明の半導体集積回路のレイアウト構造において、上記近接ダミー帯に加えて、上記半導体集積回路の論理機能に寄与しない、上記第１および第２の近接ダミーパターンとは異なる周辺ダミーパターンを上記少なくとも１つの層に有する周辺ダミーセルを、上記第１および第２の近接ダミー帯の外側に複数配置した、周辺ダミー領域を有することが好ましい。周辺ダミー領域によりパターン密度の均一性が高められ、半導体集積回路のレイアウト構造を半導体基板上に形成する際に、フォトリソグラフィ工程によって形成したレジストパターンをマスクとして行うエッチング工程の加工寸法精度を向上することができる。

上記目的を達成する本発明のフォトマスクは、波長λの露光光を使用し、１／ｎ倍に縮小したマスクパターンを半導体基板上に転写して１つの層のパターンを形成するための該マスクパターンが形成されたフォトマスクであって、
それぞれの論理機能を得るために必要な前記１つの層を含む複数層のパターンが、上下および左右の境界を有する枠内に配置された複数種のスタンダードセルであって、該上下の境界間の距離である高さが一定の複数種のスタンダードセルを、それぞれ少なくとも１個、縦横に配列してなり、その外周に、複数の前記スタンダードセルの境界が連なって形成された縦方向および横方向の辺を有するチャネルレス型のスタンダードセルアレイの、前記１つの層のパターンを形成するためのマスクパターンと、
前記１つの層を含む少なくとも１つの層のパターンであって、前記半導体集積回路の論理機能に寄与しない第１の近接ダミーパターンが、上下および左右の境界を有するとともに、該上下の境界間の距離である高さが前記スタンダードセルの一定の高さの整数倍に等しい枠内に配置された、少なくとも１種類の第１の近接ダミーセルを、複数個、上下の境界が互いに接し、かつ、左右いずれかの境界が前記スタンダードセルアレイの縦方向の辺に接するように配列してなる第１の近接ダミー帯の、前記１つの層のパターンを形成するためのマスクパターンと、
前記少なくとも１つの層のパターンであって前記半導体集積回路の論理機能に寄与しない第２の近接ダミーパターンが、上下および左右の境界を有する枠内に配置された、少なくとも１種類の第２の近接ダミーセルを、複数個、上下いずれかの境界が前記スタンダードセルアレイの横方向の辺に接するように配列してなる第２の近接ダミー帯の、前記１つの層のパターンを形成するためのマスクパターンと
が形成されてなることを特徴とする。

本発明のフォトマスクを用いることで、半導体基板上に前記１つの層のスタンダードセルアレイのパターンを形成する際に、マスクパターンを高い寸法精度で転写し、寸法バラツキの小さいレジストパターンを形成することができる。すなわち、第１の近接ダミー帯および第２の近接ダミー帯が、第１および第２の近接ダミーセルを上記スタンダードセルアレイの外周部に接した状態で配列してなることにより、スタンダードセルアレイと近接ダミーセルとの間に隙間が生じず、スタンダードセルアレイ内の最外周部においても上記１つの層のパターン密度が均一になり、フォトリソグラフィ工程の加工寸法精度を高くし、レジストパターン寸法のバラツキが抑えられる。

言い換えれば、本発明のフォトマスクを用いることで、レジストパターン寸法のバラツキを抑え、ゲート遅延等の特性バラツキの小さい、半導体集積回路の製造方法を得ることができる。

また、本発明のフォトマスクにおいて、前記スタンダードセルアレイのパターンを形成するためのマスクパターンと、前記第１および第２の近接ダミー体のパターンを形成するためのマスクパターンとの内の、前記スタンダードセルアレイのパターンを形成するためのマスクパターンのみが、前記半導体基板上に転写した際に生じるパターン変形をあらかじめ見越した補正がなされたものであるものである態様が好ましい。

この態様では、スタンダードセルアレイのパターンを形成するためのマスクパターンには、微細なパターン形成を高い寸法加工精度で行うことができるように、半導体基板上に転写した際に生じるパターン変形をあらかじめ見越した補正処理を施すものとしている。これに対して、第１および第２の近接ダミー領域のパターンを形成するためのマスクパターンには補正処理を施さない。これにより、マスクデータ数の増大を抑制し、マスクの製造費用および製造時間が削減されている。

また、本発明のフォトマスクにおいて、このフォトマスクが、２４８ｎｍ以下の波長の露光光を使用してパターンを形成するためのフォトマスクであって、
前記スタンダードセルアレイのパターンの、λ未満の所定の臨界値未満の寸法の部分を形成するためのマスクパターンに、半導体基板上に転写した際に生じるパターン変形を予め見越した補正がなされたものであることや、あるいは、
前記第１および第２の近接ダミー帯のパターンを形成するためのマスクパターンの最小寸法が２×ｎ×λ以下であることが、実用的であり好ましい。

さらに、上記のフォトマスクおいて、前記マスクパターンが、
前記スタンダードセルアレイおよび近接ダミー帯の前記１つの層のパターンを形成するためのマスクパターンに加えて、前記半導体集積回路の論理機能に寄与しない、前記近接ダミーパターンと異なる周辺ダミーパターンを前記少なくとも１つの層に有する、周辺ダミーセルを、前記スタンダードセルアレイおよび第１、第２の近接ダミー帯の外側に複数個配置した周辺ダミー領域の、前記１つの層のパターンを形成するためのマスクパターンを含むことにより、該マスクによって半導体基板上に形成されたレジストパターンをマスクとしてエッチングを行う際のパターン寸法バラツキ発生を抑えることができる。

本発明によれば、高い加工寸法精度で半導体基板上に形成することができ、パターン寸法のバラツキを抑えることができる半導体集積回路のレイアウト構造を、コンピュータ上で短時間で設計することができる半導体集積回路のレイアウト方法、そのレイアウト方法によってレイアウトされた半導体集積回路のレイアウト構造、およびそのレイアウト構造を有する半導体集積回路を半導体基板上に形成する際に用いるフォトマスクを提供することができる。

以下図面を参照して本発明の実施の形態を説明する。

図１は、本発明の半導体集積回路のレイアウト構造の一例を示す図である。

この図１には、複数のスタンダードセル１０が縦横に配列されたスタンダードセルアレイ１と、複数の第１の近接ダミーセル２０が配列された第１の近接ダミー帯２と、複数の第２の近接ダミーセル３０が配列された第２の近接ダミー帯３とが示されている。

スタンダードセル１０は、予め設計され、回路動作が検証された、ゲートやフリップフロップ等の基本的論理機能を得るための回路パターンを有するセルである。第１の近接ダミーセル２０および第２の近接ダミーセル３０は、いずれも半導体集積回路として必要な論理機能とは無関係の、回路的には意味のないいわゆる「ダミー」のパターンを有するセルである。

このようなレイアウト構造は、レイアウト設計用のコンピュータシステムであるＣＡＤツールを利用して設計される。この段階では、レイアウト構造は、コンピュータシステムによって読み取り可能なデータ構造を有して記憶装置に格納された、論理的なレイアウト構造（論理レイアウト構造）として実現される。次に、この論理レイアウト構造をもとにして、フォトリソグラフィ工程用のマスクが形成される。そして、このマスクを利用して、論理レイアウト構造に対応する物理的なレイアウト構造（物理レイアウト構造）を有する半導体集積回路が、半導体基板上に形成される。

半導体集積回路の物理的なレイアウト構造は、半導体基板上に、活性層、ゲート層、配線層、等の複数の層のそれぞれの層のパターンが重ねて形成されることによって実現される。記憶装置上の論理レイアウト構造も、この半導体基板上の物理レイアウト構造の複数層のそれぞれに対応する複数層のパターンのデータからなる。マスクを形成する際には、この複数層のパターンのデータを層毎に分割し、コンピュータ処理によってマスクデータを作成する。このマスクデータを利用して、それぞれの層のパターンを半導体基板上に形成するためのマスクを形成する。すなわち、論理レイアウト構造の特定の層のパターンに対応し、半導体基板上にその層のパターンを形成するためのマスクパターンを有するマスクが、層毎に形成される。マスクパターンは、例えば石英ガラス基板の表面に形成されたクロムの遮光層によって形成される。

スタンダードセル１０は、それぞれの論理機能を有するために必要な複数層のパターンを有している。図１では、複数種のスタンダードセル１０が上下左右（縦横）に配列されてスタンダードセルアレイ１が形成されている。第１および第２の近接ダミーセル２０，３０は、スタンダードセル１０が有する複数の層の少なくとも１つの層のパターンを有する。第１および第２の近接ダミーセル２０，３０は、それぞれ、スタンダードセルアレイ１の外周の縦方向および横方向の辺に接して複数配列されて、第１の近接ダミー帯２および第２の近接ダミー帯３を形成している。

図２は、複数種のスタンダードセルを機能と駆動能力別に示した図である。

図２には、４種類の機能と３種類の駆動能力を組みあわせ、合計１２種類のスタンダードセル１０が示されている。機能Ａはインバータの機能であり、機能Ｂはバッファの機能であり、機能ＣはＸＯＲゲートの機能であり、機能ＤはＮＯＲゲートの機能である。スタンダードセルの機能としては、この他、ＮＡＮＤゲート、ラッチ、カウンタ、マルチプレクサ等があげられる。スタンダードセル１０は、高さが一定であり、駆動能力に応じて幅が異なる。

次に、それぞれのスタンダードセル内のパターン配置について説明する。

図３から図５は、インバータの機能を有する３種類のスタンダードセル内の、複数層のパターンの配置を示したパターン配置図である。いずれも同一のインバータ機能を有するが、駆動力が異なっており、従って幅が異なっている。すなわち、図４に示すスタンダードセルは、図３に示すスタンダードセルの２倍の駆動能力を有する。図５に示すスタンダードセルは、図２に示すスタンダードセルの４倍の駆動能力を有する。

図３から図５のようなパターン配置図には、複数の層のパターンが重ねて表示されている。レイアウト設計において、このようなパターン配置図に示されたスタンダードセルやその他の要素がＣＡＤツール上で組み合わされて、論理レイアウト構造が形成される。そして、前述のように、この論理レイアウト構造をもとにして作成されたマスクを利用して、半導体集積回路の物理レイアウト構造が半導体基板上に形成される。従って、図３から図５のようなパターン配置図は、ＣＡＤツール上の論理レイアウト構造の一部分における複数の層のパターンの配置を示すと同時に、半導体基板上に形成された半導体集積回路の物理レイアウト構造の一部分における、複数の層のパターンの配置を示す。これ以降に示す他のパターン配置図においても同様である。

図３から図５までに示す３つのスタンダードセル１０は、いずれも上下および左右の境界を有する枠１１内に、活性層の２つのパターン、すなわち、Ｐ＋活性領域のパターン１１１ａとＮ＋活性領域のパターン１１１ｂとが、縦方向に配置され、これらの活性領域のパターン１１１ａ、１１１ｂの上層に重なって、上下方向に貫通するように延びるゲート層のパターン１１２が配置されている。また、図３から図５に示すスタンダードセル１０はいずれも、Ｎウェル層のパターン１１５を有する。なお、図示はされていないが、半導体基板上に形成される半導体集積回路においては、Ｎウエル層パターン１１５以外の部分にＰウエル層が形成される。

この、半導体基板上にＰウエル層を形成するためのマスクパターンのデータは、後から述べるように、図３から図５に示されたＮウエルパターンのデータを反転することによって生成することができる。従って、ＣＡＤツール上でレイアウトされる論理レイアウト構造においては、Ｐウエルパターンのデータを持つ必要はない。しかしこの場合であっても、Ｎウエルパターンのデータを反転することによってＰウエルパターンのデータを生成することを前提にしてレイアウトが行われているため、論理レイアウト構造にも、実効的には、図示されたＮウエルパターン以外の部分にＰウエルパターンが存在すると考えることができる。すなわち、図３から図５に示すスタンダードセル１０内には、図示されたＮウエルパターン１１５と、図示されないＰウエルパターンとが、縦方向に配列されている。そして、これらのＮウエルパターン１１５およびＰウエルパターンは、スタンダードセル１０の幅全体にわたって形成されている。

半導体基板上に形成される半導体集積回路において、活性領域のパターンとゲート層のパターンとが重ねて形成されることにより、ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）が形成される。より具体的には、各スタンダードセルの上側の部分には、Ｎウエルパターン１１５内に位置するＰ＋活性領域パターン１１１ａの上層にゲートパターン１１２が重なってＰチャネルのＭＯＳＦＥＴが形成され、各スタンダードセルの下側の部分には、図示されないＰウエルパターン内に位置するＮ＋活性領域パターン１１２ｂの上層にゲートパターン１１２が重なってＮチャネルのＭＯＳＦＥＴが形成される。このように、図３から図５までに示すスタンダードセルのインバータは、いずれも、１つのＮチャネルＭＯＳＦＥＴと１つのＰチャネルＭＯＳＦＥＴとが対となって構成されている。

ここで、活性領域パターンの上層に重なる部分のゲート層のパターンの横方向の寸法（幅）によって、ＭＯＳＦＥＴのゲート長が決定される。記憶装置上の論理レイアウト構造において、各図に示すスタンダードセル１０のＰチャネルＭＯＳＦＥＴおよびＮチャネルＭＯＳＦＥＴゲート長は同一である。すなわち、図３から図５までのいずれのスタンダードセルにおいても、Ｐ＋活性領域パターン１１１ａおよびＮ＋活性領域パターン１１１ｂに重なった部分のゲートパターン１１２の幅（図中に示したｌ１からｌ３の寸法）は同一である。０．１３μｍ世代の半導体集積回路において使用するスタンダードセルでは、上記ゲートパターンの寸法ｌ１〜ｌ３は、例えば、０．１２μｍである。そして、この論理レイアウト構造をもとにして形成したゲート層のマスクを使用して、半導体基板上にゲート層の物理的なパターンを形成する際にも、寸法バラツキの発生を抑えて高い加工寸法精度で形成することが、トランジスタの特性バラツキを低減するために重要である。

一方、活性領域パターン１１１ａ，１１１ｂの上層に重なる部分のゲート層パターン１１２の縦方向の寸法によって、トランジスタの駆動能力が決定される。ゲート層パターンが１本のみ設けられた図３に示されたスタンダードセルに比較して、２倍および４倍の駆動能力を有する図４および図５に示されたスタンダードセルでは、それぞれ２本および４本のゲート層パターンが設けられている。図４および図５に示されたスタンダードセルでは、これら２本および４本のゲート層パターンが、縦方向の中央部において互いに接続されている。これにより、図４および図５に示されたスタンダードセルのＭＯＳＦＥＴは、図３に示されたスタンダードセルのＭＯＳＦＥＴに比較してそれぞれ２倍および４倍の駆動能力を持つ。

また、図３から図５に示すスタンダードセル１０は、これらのＭＯＳＦＥＴを構成する活性領域パターン１１１ａ，１１１ｂとゲート層パターン１１２の上層に重なるコンタクト層のパターン１１３ｃと、さらにその上層に重なる配線層のセル内配線パターン１１４ｃを有している。半導体基板上に形成された半導体集積回路においては、これらのコンタクトおよびセル内配線によってそれぞれのＭＯＳＦＥＴの各部の間の配線がなされ、インバータとしての機能が発揮される。

また、図３から図５に示すスタンダードセル１０は、それぞれの枠１１の上下の境界１１ａ，１１ｂに沿って配置された、コンタクト層のパターンおよび配線層の電源配線パターンを備える。

各図に示すスタンダードセルにおいて、スタンダードセルの高さは、この枠１１の上下の境界間の距離であり、スタンダードセルの幅は、この枠１１の左右の境界１１ｃ，１１ｄ間の距離である（以下の説明においても同じ。）。電源配線パターンには、この枠１１の上側の境界１１ａを中心にその境界１１ａに沿って延びる正電源配線（Ｖｄｄ）パターン１１４ａと、この枠１１の下側の境界１１ｂを中心にその境界１１ｂに沿って延びる接地電源配線パターン（ＧＮＤ）１１４ｂとがある。すなわち、正電源配線１１４ａおよび接地電源配線１１４ｂは、上下の境界１１ａ，１１ｂのそれぞれに沿って、スタンダードセルの幅全体を横方向に貫通する。また、図示は省略されているが、正電源配線パターン１１４ａの下層に重なってＮ＋活性領域パターンが、接地電源配線パターン１１４ｂの下層に重なってＰ＋活性領域パターンが配置されている。

上下の境界に沿って配置されたコンタクトパターンには、この枠１１の上側の境界１１ａに沿って配置された１１３ａと、下側の境界１１ｂに沿って配置された１１３ｂとがある。これらのコンタクトパターンは、横方向に所定ピッチ（図３〜５参照）で配列されている。半導体基板上に形成される半導体集積回路においては、正電源配線１１４ａと、その下層に重なったコンタクト１１３ａおよびＮ＋活性領域を通じて、Ｎウエルに正電源が供給される。また、接地電源配線１１４ｂと、その下層に重なったコンタクト１１３ｂおよびＰ＋活性領域を通じて、Ｐウエルに接地電源が供給される。

各図に示すスタンダードセル１０は、上下の境界に沿って配置されるコンタクトパターン１１３の配置ピッチを単位幅とし、この単位幅の整数倍の幅を有している。すなわち、図３に示す駆動能力が１倍のスタンダードセル１０の幅は、この単位幅の３倍であり、図４に示す駆動能力が２倍のスタンダードセル１０の幅は、この単位幅の４倍であり、図５に示す駆動能力が４倍のスタンダードセル１０の幅は、この単位幅の６倍である。単位幅としてはこれ以外に、例えば、スタンダードセルアレイ内においてスタンダードセル間を相互に接続するための縦方向の配線（信号配線）を配置するピッチ等を採用することが可能である。

０．１３μｍ世代の半導体集積回路において使用するスタンダードセルでは、上記スタンダードセルの一定の高さは、例えば、３．２μｍ、単位幅は、例えば、０．４２μｍにすることができる。

さらに、各図に示すスタンダードセル１０にはそれぞれ、後から述べるＣＡＤツール上でのレイアウトにおける配置の基準点として利用される、原点Ｏが定義されている。

ここで、枠１１内に配置された活性領域パターン１１１ａ，１１１ｂ、ゲートパターン１１２、コンタクトパターン１１３ｃ、およびセル内配線パターン１１４ｃと、上下の境界１１ａ，１１ｂに沿って配置されたコンタクトパターン１１３ａ，１１３ｂの枠１１内に位置する部分と、電源配線パターン１１４ａ，１１４ｂの枠１１内に位置する部分と、電源配線パターン１１４ａ，１１４ｂの下層に配置された活性領域パターンの枠１１内に位置する部分と、Ｎウェルパターン１１５の枠１１内に位置する部分とをパターンを、枠内パターンと称する。一方、枠１１外に位置する、コンタクトパターン１１３ａ，１１３ｂの一部、電源配線パターン１１４ａ，１１４ｂの一部、電源配線パターン１１４ａ，１１４ｂの下層に配置された活性領域パターンの一部、およびＮウェルパターン１１５の一部を、枠外パターンと称する。

これらのパターンの内、枠内に配置される活性領域パターン１１１ａ，１１１ｂおよびゲートパターン１１２と、コンタクトパターン１１３ｃおよびセル内配線パターン１１４ｃは、それぞれのスタンダードセルの機能および駆動能力により異なる。

一方、上下の境界に沿って配置される電源配線パターン１１４ａ，１１４ｂとコンタクトパターン１１３ａ，１１３ｂ、および、電源配線パターン１１４ａ，１１４ｂの下層に配置される図示されないＮ＋活性領域パターンおよびＰ＋活性領域パターンは、任意のスタンダードセル１０を縦横に隙間無く配列してスタンダードセルアレイ１を形成することが可能であるように、スタンダードセルの機能にかかわらず、一定の規則に従って配列されている。すなわち、電源配線パターン１１４ａ，１１４ｂは、それぞれ上側および下側の境界に沿って、スタンダードセルを横方向に貫通する。これらの電源配線パターンの下層に配置される図示されないＮ＋活性領域パターンおよびＰ＋活性領域パターンについても、電源配線パターンと同様である。また、電源配線パターンの下層に配置されるコンタクトパターン１１３ａ，１１３ｂは、上および下側の境界に沿って、所定のピッチで配置される。Ｎウエルパターン１１５および図示されなＰウエルパターンについても、スタンダードセルの機能にかかわらず、スタンダードセルの縦方向に配列されている。

このように、スタンダードセル１０の枠の上下の境界に沿って配置される電源配線パターン１１４ａ，１１４ｂパターンと、コンタクトパターン１１３ａ，１１３ｂと、電源配線パターン１１４ａ，１１４ｂの下層に配置される図示されないＮ＋拡散領域パターンとＰ＋拡散領域パターン、ならびに、Ｎウエルパターン１１５と図示されないＰウエルパターンの配置は、一定の規則に従ってなされている。これにより、任意のスタンダードセル１０をそれぞれの枠を互いに接して配列して、スタンダードセルアレイ１を形成した時に、これらの層パターンが一体化される。このようなパターンの一体化については、後から図面を用いてさらに説明する。

なお、図３から図５に示された各スタンダードセル１０の枠１１は、ＣＡＤツールを用いたスタンダードセル１０の設計の際に利用される。またスタンダードセル１０を配列してスタンダードセルアレイ１を有する半導体集積回路のレイアウト構造を設計する際に利用される。すなわち、ＣＡＤツールは、この枠１１の上下の境界１１ａ，１１ｂ間の距離である高さと、左右の境界間１１ｃ，１１ｄ間の距離である幅とを基準としてスタンダードセル１０を配列して、スタンダードセルアレイ１を形成する。しかし、枠１１は、設計したレイアウト構造を半導体基板上に形成する際に物理的な構造にはならない。この意味では、半導体集積回路のレイアウト構造において、枠１１は仮想的なものである。後から述べる近接ダミーセル等の枠についても同様である。

レイアウト設計において、これらのスタンダードセル１０はライブラリに予め登録され、ＣＡＤツール上で、このライブラリから所望の論理機能を満足するのに必要なスタンダードセルが選択されて、配列される。スタンダードセル１０は、枠外パターンを有するものであるため、スタンダードセルアレイの最外周部においても、スタンダードセルを配列することのみによってスタンダードセルアレイを構成するために必要なパターンが形成される。例えば、スタンダードセルを配列することのみによって、スタンダードセルアレイの左右方向の寸法全体にわたって貫通するように延びる電源配線が形成されるとともに、この電源配線からＮウエルおよびＰウエルに電源を供給するコンタクトが、複数、所定ピッチで配列される。また、スタンダードセルアレイの内部においては、これらの枠外パターンは、隣り合う他のスタンダードセルの枠内パターンとマージ（一体化）される。従って、スタンダードセルは、相互に隙間無く、すなわち、それぞれの枠の上下または左右の境界を互いに接して配列することができる。

なお、図３から図５に示すスタンダードセル１０において、電源配線パターン１１４ａ，１１４ｂの下層に設けられる活性層領域パターンの形状は、電源配線パターンの形状と同一とすることができる。しかし、電源配線パターンと重なりを有し、コンタクトパターン１１３ａ，１１３ｂを通じてウエルに電源を供給できる範囲で、さまざまな形状を選択することができる。

また、図３から図５に示すスタンダードセル１０において、コンタクトパターン１１３ａ，１１３ｂは、上下の境界１１ａ，１１ｂに沿って横方向に一定のピッチで配列されている。しかし、コンタクトパターンの配置についてもさまざまな変形が可能である。例えば、スタンダードセルの幅によらず、枠１１の４つのコーナーにのみ設けるようにすることも可能である。この場合、上下の境界１１ａ，１１ｂに沿って配置されるコンタクトパターン１１３ａ，１１３ｂは、横方向に一定のピッチで配列されることにはならない。しかし、スタンダードセルの幅が単位幅の整数倍であるため、この単位幅のピッチで横方向に配列されるコンタクトパターン配置可能位置の内の、一部のみに、コンタクトパターン１１３ａ，１１３ｂが配置されることになる。なおこの場合、スタンダードセルを配置することのみによってスタンダードセルアレイを形成することが可能であるように、コンタクトパターン１１３ａ，１１３ｂの枠外パターンとなる部分と重なる位置に、電源配線パターン１１４ａ，１１４ｂおよびその下層の活性領域パターンについても枠外パターンを追加することが好ましい。

ここで一旦図１に戻って、スタンダードセルアレイ１の形成について補足説明する。図１に示されたスタンダードセルアレイ１は、複数種のスタンダードセルがそれぞれ１つもしくは複数個、左右方向に配列されて形成されたスタンダードセル列を、複数、縦方向に配列することによって形成されている。ここで、縦方向の奇数番目の列に配列されたスタンダードセルと、偶数番目の列に配列されたスタンダードセルのうち、一方は、図３から図５に示されたようなパターン配置で配列され、他方は、上下方向に反転されたパターン配置で配列される。ただしいずれの場合も、左右方向の反転が行われることもある。例えば、図１の上側から１番目の列に配列されるスタンダードセルが、図３から図５に示されたパターン配置で配列されているとすると、上から２番目の列には、上下方向に反転されたパターン配置で、スタンダードセルが配列される。以下同様に、上下方向に交互に反転されたパターン配置で、スタンダードセルが配列される。

次に、近接ダミーセルについて説明する。図６は、図１に示す第１の近接ダミーセルの一例を示すパターン配置図である。

図６に示す第１の近接ダミーセル２０は、上下および左右の境界２１ａ〜２１ｄを有する枠２１内にＰ＋活性領域パターン２１１ａとＮ＋活性領域パターン２１１ｂが、縦方向に並んで配置されている。また、縦方向に延びる２本のゲートパターン２１２が、横方向に並んで配置されている。この活性領域パターン２１１ａ，２１１ｂおよびゲートパターン２１２は、いずれも半導体集積回路として必要な論理機能とは無関係の、いわゆる回路的には意味のない「ダミー」のパターンである。特に、ゲートパターン２１２は、ゲート層のパターン密度の均一性およびパターン周期性を高める役目を果たす。

ゲートパターン２１２について言えば、その縦方向の寸法は図１に示すスタンダードセル１０が有するゲートパターン１１２の縦方向の寸法と略同一であって、左右方向の寸法（幅）は図１に示すスタンダードセル１０が有するゲートパターンの幅よりも大きい。波長２４８ｎｍの露光光を用いたフォトリソグラフィ技術を利用して製造する０．１３μｍ世代の半導体集積回路において、第１の近接ダミーセルのゲートパターン２１２の最小寸法（図６に示したｌ４の部分の幅）は、例えば０．２０μｍないし０．２４μｍにすることができる。この値は、露光光の波長と略同一であるか、あるいはそれよりもわずかに小さい。また、図３ないし図５に示したスタンダードセルのゲートパターン１１２の幅である０．１２μｍと比較して２倍であるか、もしくはそれよりもわずかに小さい。

図７に示す第２の近接ダミーセル３０は、上下および左右の境界３１ａ〜３１ｄを有する枠３１内にＮ＋活性領域パターン３１１ｂが配置されている。また、１本の縦方向に延びるゲートパターン３１２が、Ｎ＋活性領域パターン３１１ｂに重なって配置されている。この活性領域パターン３１１ｂおよびゲートパターン３１２は、いずれもダミーパターンである。

また、これらの近接ダミーセル２０，３０には、スタンダードセルと同一の規則に従って、電源配線パターン、コンタクトパターンおよびウエルパターンが配置されている。すなわち、上側の境界２１ａ，３１ａに沿って、コンタクトパターン２１３ａ，３１３ａと正電源配線パターン２１４ａ，３１４ａが、下側の境界２１ｂ，３１ｂに沿ってコンタクトパターン２１３ｂ，３１３ｂと接地電源配線パターン２１４ｂ，３１４ｂが配置されている。これらの正電源配線パターン２１４ａ，３１４ａおよび接地電源配線パターン２１４ｂ，３１４ｂは、近接ダミーセル２０，３０を幅方向に貫通するように、その幅全体にわたって形成されている。さらに、これらの正電源配線パターン２１４ａ，３１４ａおよび接地電源配線パターン２１４ｂ，３１４ｂの下層には、それぞれ、図示されないＮ＋活性領域パターンおよびＰ＋活性領域パターンが、やはり近接ダミーセル２０，３０の幅全体にわたって配置されている。一方、コンタクトパターン２１３ａ，２１３ｂ，３１３ａ，３１３ｂは、横方向に所定のピッチで配列されている。

そして、およびＮウェルパターン２１５，３１５と、図示されないＰウエルパターンと
が、縦方向に配置されている。これらのＮウエルパターン２１５，３１５およびＰウエルパターンは、近接ダミーセル２０，３０それぞれの幅全体にわたって形成されている。

以下、スタンダートセル１０と同じように枠２１，３１の内と外のパターンを区別し、枠内パターン，枠外パターンと称することにする。さらに、これらの近接ダミーセル２０，３０にはそれぞれ、原点Ｏが定義されている。

図６に示す第１の近接ダミーセル２０は、高さが図３から図５に示すスタンダードセル１０の高さと同一であり、幅が、図３から図５に示すスタンダードセルの単位幅の４倍である。一方、図７に示す第２の近接ダミーセル３０は、高さが任意であり、幅が、図３から図５に示すスタンダードセル１０の単位幅の３倍である。

なお、図６および図７に示す近接ダミーセル内のゲートパターン２１２，３１２およびこのゲートパターンの下層に重なる活性領域パターン２１１ａ，２１１ｂ，３１１ｂは、いずれも電気的にどこにも接続されていない。しかし、それに限定するわけでは無く、ゲートパターン２１２，３１２はコンタクトパターンおよびセル内配線パターンを通して、接地電源あるいは正電源に接続しても良い。また、活性領域パターン２１１ａ，２１１ｂ，３１１ｂも、コンタクトパターンおよびびセル内配線パターンを通して接地電源あるいは正電源に接続しても良い。また図６および図７に示す近接ダミーセルの上下の境界に沿って配置された、図示されない活性領域パターンは、コンタクトパターン２１３ａ，２１３ｂ，３１３ａ，３１３ｂによって、同じく上下の境界に沿って配置された電源配線２１４ａ，２１４ｂ，３１４ａ，３１４ｂに接続されている。しかし、これに限ったわけではなく、活性領域パターンを電源配線パターンに接続するためのコンタクトパターンを省略してもよい。

また、上下の境界２１ａ，２１ｂ，３１ａ，３１ｂに沿って配置される電源配線パターン、コンタクトパターン、および活性領域パターンについては、スタンダードセルの場合と同様に、さまざまな変形が可能である。

ここで、図１を再び用いて、近接ダミー帯の形成について説明する。

図１に示す半導体集積回路のレイアウト構造では、図６に示す第１の近接ダミーセル２０が、複数個、上下の境界２１ａ，２１ｂが互いに接し、かつ、左右いずれかの境界２１ｃ，２１ｄがスタンダードセルアレイ１の縦方向の辺１ｃ，１ｄに接するように配列されて、第１の近接ダミー帯２が形成されている。また、図７に示す第２の近接ダミーセル３０が、複数個、左右の境界３１ｃ，３１ｄが互いに接し、かつ、上下いずれかの境界３１ａ，３１ｂがスタンダードセルアレイ１の横方向の辺１ａ，１ｂに接するように配列されて、第２の近接ダミー帯３が形成されている。図１に示す半導体集積回路のレイアウト構造によれば、第１の近接ダミー帯２および第２の近接ダミー帯３は、スタンダードセルアレイ１の外周の辺に接して配置されており、スタンダードセルアレイ１と近接ダミー帯２，３、および近接ダミー帯２，３を構成する近接ダミーセル２０，３０との間に隙間が生じることはない。

ここで、第１の近接ダミー帯２内に配列される第１の近接ダミーセル２０も、スタンダードセルアレイ１内に配列されるスタンダードセル１０と同様に、図の上下方向に交互に反転しながら配列する。例えば、図の上から奇数番目の第１の近接ダミーセル２０は図６に示されたパターン配置で、偶数番目の第１の近接ダミーセル２０は上下方向に反転したパターン配置で、配列する。

また、第２の近接ダミー帯３内に配列される第２の近接ダミーセル３０についても、スタンダードセルアレイ１の上下の最外周部に配列されるスタンダードセルの向きによっては、上下方向に反転して配列される。例えば、スタンダードセルアレイ１の最上列のスタンダードセルが、図３ないし図５のようなパターン配置で配列されている場合には、上辺に接して配列される第２の近接ダミーセル３０は上下方向に反転したパターン配置で配列される。一方、スタンダードセルアレイ１の最下列のスタンダードセルが上下方向に反転したパターン配置で配列されている場合、下辺に接して配列される第２の近接ダミーセル３０は、図７に示したパターン配置で配列される。

なお、第１の近接ダミーセル２０についても第２の近接ダミーセル３０についても、上下方向に加えて、左右方向にも反転して配置される場合があることは、スタンダードセル１０の場合と同様である。

続いて、図１に示す半導体集積回路のレイアウト構造とは異なるレイアウト構造をいくつか説明する。以下に説明するレイアウト構造も、本発明の半導体集積回路のレイアウト構造の一例に相当するものであり、これまでに説明した構成要素と同じ構成要素には、これまでに用いた符号と同じ符号を付して説明する。

図８から図１０までは、近接ダミーセルの枠の大きさを変えたレイアウト構造の一例をそれぞれ示す図である。

図８に示す半導体集積回路のレイアウト構造は、第１の近接ダミーセル２０の高さがスタンダードセル１０の高さと同一であり幅が任意、第２の近接ダミーセル３０の高さが任意であり幅がスタンダードセル１０の単位幅（図３参照）の整数倍の場合のレイアウト構造である。

図９に示す半導体集積回路のレイアウト構造は、第１の近接ダミーセル２０の高さがスタンダードセル１０の高さの２倍であり幅がスタンダードセル１０の単位幅の整数倍、第２の近接ダミーセル３０の高さが任意であり幅がスタンダードセル１０の単位幅の整数倍の場合のレイアウト構造である。この場合、例えば図６に示したようなセルと、それを上下方向に反転したセルとを、縦方向につなげたような構造のセルを、第１の近接ダミーセルとして使用することができる。このような近接ダミーセルでは、それぞれが近接ダミーセルを横方向に貫通する、それぞれ２本の正電源配線パターンおよび接地電源配線パターンが、縦方向に交互に配置される。また、これらの電源配線パターンのそれぞれに重ねて、近接ダミーパターンを横方向に貫通する拡散領域パターンが配置されると共に、コンタクトパターンが横方向に所定ピッチで配置される。

縦方向に配列されてスタンダードセルアレイを構成するスタンダードセル列の個数によっては、図６に示されたような、高さがスタンダードセルの高さと同一の高さの近接ダミーセルと組み合わせて、第１の近接ダミー帯を構成することもできる。

図１０に示す半導体集積回路のレイアウト構造には、第１の近接ダミーセル２０にも第２の近接ダミーセル３０にも、高さがスタンダードセル１０の高さと同一であり幅がスタンダードセル１０の単位幅の整数倍であるダミーセルが用いられている。この場合、さらに、第１の近接ダミーセル２０および第２の近接ダミーセル３０として、同一のものを利用すれば、用意するセルの種類を削減することが可能である。

また、図１０に示すスタンダードセルアレイ１には、３つの補助セル４０が含まれている。これらの補助セル４０のうちの一つは、スタンダードセルアレイ１の最外周部に位置しており、スタンダードセルアレイ１の下辺１ｂの一部を構成している。この下辺１ｂの一部を構成する補助セル４０にも、第２の近接ダミーセル３０の枠の上側の境界が接しており、図１０に示す半導体集積回路のレイアウト構造でも、スタンダードセルアレイ１と近接ダミーセル２０，３０との間に隙間は生じていない。

図１０には、２種類の補助セル４０が示されているが、これらはいずれも、スタンダードセル列の左右方向の長さ調整のために配置されたセルである。補助セルとしては、例えば、図３ないし図５に示されたようなスタンダードセルの、上下の境界に沿って配置された、電源配線パターン、活性領域パターン、およびコンタクトパターンのみを有するものが使用できる。このような補助セルをスタンダードセル列の一部に挿入することにより、スタンダードセルアレイ１の左右の長さ方向の全体にわたって貫通する電源配線パターン、その下層に配置された活性領域パターン、および、電源配線パターンと活性層パターンとを接続するコンタクトパターンが形成される。このように電源配線パターンを接続することが、補助セルに求められる第１の機能であるが、それ以外の補助的な機能を補助セルに持たせることも可能である。例えば、ゲート層のパターンと、それと重なる位置に配置された活性領域パターンとの間に形成される静電容量を、正電源配線と接地電源配線との間に挿入することにより、電源配線間の静電容量を増大させ、ノイズ発生を抑制する機能を持たせることが可能である。

以上説明した、図１および図８から図１０までにそれぞれ示す半導体集積回路のレイアウト構造では、スタンダードセル１０として高さが一定のセルが用いられるとともに、第１の近接ダミーセル２０としては、高さがそのスタンダードセル１０の高さの整数倍に等しいダミーセルが用いられ、第２の近接ダミーセル３０としては、その第１の近接ダミーセル２０と同一もしくは異なるダミーセルが用いられている。

なおここでは、１つの半導体集積回路のレイアウト構造においては、第１の近接ダミーセル２０にしても第２の近接ダミーセル３０にしても、同じ種類のダミーセルでそれぞれ統一してあるが、複数の種類のダミーセルを用いてもよい。

次に、スタンダードセルアレイの縦方向および横方向の辺に沿って第１および第２の近接ダミー帯が形成された半導体集積回路のレイアウト構造について、さらに詳しく説明する。

図１１は、本発明の半導体集積回路のレイアウト構造の中の、スタンダードセルアレイ右上の一部分を、周囲の近接ダミー帯とともに示す図である。この図１１に例示したスタンダードセルアレイ１の右上の一部分には、図３に示す駆動能力が１倍のインバータ機能を有するスタンダードセル１０が配列されている。また、第１の近接ダミーセル２０にも第２の近接ダミーセル３０にも、高さがスタンダードセル１０の高さと同一であり幅がスタンダードセル１０の単位幅の４倍の長さの近接ダミーセル、すなわち、図６に第１の近接ダミーセル２０の例として示したセルを用いた例が示されている。

ただし図１１においては、スタンダードセル１０内のＭＯＳＦＥＴを構成する活性領域パターンおよびゲートパターンの上層に配置された、コンタクトパターン１１３ｃおよびセル内配線パターン１１４ｃの表示は省略されている。後から示す図１３，１８，１９においても、コンタクトパターン１１３ｃおよびセル内配線パターン１１４ｃの表示は省略する。

前述のように、スタンダードセルアレイ１の形成において、スタンダードセル１０は、列ごとに上下方向に交互に反転されて配列される。例えば、スタンダードセルアレイ１の１番上の列のスタンダードセル１０は、図３に示されたようにパターン配置で配列される。上から２番目の列のスタンダードセル１０は、上下方向に反転されたパターン配置で配列される。以下同様である。

そして、このように配列されたスタンダードセルアレイ１の左右あるいは上下の辺に沿って配列される近接ダミーセル２０，３０についても、スタンダードセル１０の向きに合わせるために、必要に応じて、反転した配置での配列が行われる。すなわち、第１の近接ダミー帯２内に配列される第１の近接ダミーセル２０も、スタンダードセルアレイ１内に配列されるスタンダードセル１と同様に、図の上下方向に交互に反転しながら配列する。例えば、図の上から奇数番目のスタンダードセル列に並んで配列された第１の近接ダミーセル２０は、図６に示されたパターン配置で、偶数番目のスタンダードセル列に並んで配列された第１の近接ダミーセル２０は、上下方向に反転したパターン配置で配列する。

図１１に一部を示す半導体集積回路のレイアウト構造では、スタンダードセルアレイ１の外周の右側に、複数の第１の近接ダミーセル２０が、上記のような反転が行われたパターン配置で、その枠２１の上下の境界２１ａ，２１ｂが互いに接し、かつ、左側の境界２１ｃがスタンダードセルアレイ１の外周の右側の辺１ｄに接するように配列されて、第１の近接ダミー帯２が形成されている。

また、第２の近接ダミー帯３内に配列される第２の近接ダミーセル３０についても、スタンダードセルアレイ１の上下の最外周部に配列されるスタンダードセルの向きによっては、上下方向に反転して配列される。例えば、スタンダードセルアレイ１の最上列のスタンダードセルが、図３に示されたようなパターン配置で配列されている場合には、上辺に接して配列される第２の近接ダミーセル３０は上下方向に反転したパターン配置で配列される。図１１では、スタンダードセルアレイ１の外周の上側の辺に沿って、複数の第２の近接ダミーセル３０が、その枠３１の左右の境界３１ｃ，３１ｄが互いに接し、かつ、上側の境界３１ａがスタンダードセルアレイ１の外周の上側の辺１ａに接するように配列されて、第２の近接ダミー帯３が形成されている。図１１では、図６に示された第１の近接ダミーセルと同一のセルを、第２の近接ダミーセル３０として、上下方向に反転した配置で配列した状態が示されている。従って、図の下側の境界が、近接ダミーセルの上側の境界３１ａになっている。

なお、図１１の右上のコーナーに配置された近接ダミーセルは、第１の近接ダミーセルと見なすこともできるし第２の近接ダミーセルと見なすこともできる。もしくは、図１に示したレイアウト構造のように、この位置への近接ダミーセルの配置を省略することもできる。

このように、近接ダミーセル２０，３０の枠２１，３１のいずれかの境界がスタンダードセルアレイ１の外周の辺に接するように、すなわち、近接ダミーセル２０，３０をスタンダードセルアレイ１の外周に対して隙間無く配置することにより、スタンダードセルアレイ１の最外周部のパターンに近接した位置に近接ダミーパターンが配置され、パターン密度の均一性および周期性が向上する。

すなわち、まず、近接ダミー帯を設けない場合には、スタンダードセルアレイの中心部においては、任意のスタンダードセルの周囲に隣り合うスタンダードセルアレイのパターンが存在するため、パターン密度が高いのに対して、スタンダードセルアレイの最外周部では、スタンダードセルの外側にパターンが存在しない領域があるため、パターン密度が低下する。このため、スタンダードセルアレイの中心部と最外周部とでパターン密度の大きな不均一性が存在する。これに対して、スタンダードセルアレイの周囲に近接ダミー帯を形成することにより、最外周部のスタンダードセルについても、その外側に近接ダミーパターンが存在することになり、パターン密度が高まる。従って、パターン密度の均一性が高まる。

また、図１１に示されたように、ゲート層については、スタンダードセルアレイ内には、左右方向に配列されたスタンダードセルそれぞれが有する上下方向に延びるゲートパターンによって、左右方向のパターン周期性が形成されている。近接ダミー帯を設けない場合には、左右の最外周において、スタンダードセルアレイの外側にパターンが存在しない領域があるため、パターンの周期性が失われる。これに対して、スタンダードセルアレイの周囲に近接ダミー帯を形成することにより、最外周部のスタンダードセルについても、その外側に近接ダミーパターンが存在することになり、パターンの周期性が高まる。また、上下の最外周のスタンダードセルに対しても、その外側に配列される第２の近接ダミー帯の近接ダミーパターンによって形成される左右方向のパターン周期性が加わるため、パターン周期性が高まる。

なお前述のように、近接ダミーセルに配置されるゲートパターンは、スタンダードセルのゲートパターンを模したものではあったとしても、同一ではない。従って、パターン密度にしてもパターン周期にしても、スタンダードセルアレイ中心部と最外周部との差を完全に解消することはできない。しかし、後から述べるように、少なくとも０．１３μｍ世代の半導体集積回路に対しては十分に満足できる効果が得られることが確認された。

次に、同じく図１１を参照して、スタンダードセル間および近接ダミーセル間、およびスタンダードセルと近接ダミーセルとの間でのパターンの一体化について、さらに詳しく説明する。

前述のように、スタンダードセルおよび近接ダミーセルでは、ＮウエルパターンおよびＰウエルパターンと、上下の境界上の電源配線パターンおよびそれに重なるコンタクトパターンや活性領域パターンが、一定の規則に従って配置されている。このため、これらのスタンダードセルや近接ダミーセルを、互いに上下左右の境界を接して配置することによって、隣り合うセルのパターンを一体化することができる。従って、近接ダミー帯を含めたスタンダードセルアレイ１全体のどこにおいても、パターン配置のルールを満たさないような微小なパターンが形成されたり、隣り合うパターン間にパターン配置のルールを満たさないような微小なスペースが形成されたりすることはない。

まず、ＮウエルパターンおよびＰウエルパターンについては、スタンダードセル１０のそれぞれは、図３から図５に示されたように、縦方向に配列されたＮウエルパターンとＰウエルパターンとを有し、第１の近接ダミーセル２０および第２の近接ダミーセル３０も、図６に示されたように、縦方向に配列されたＮウエルパターンとＰウエルパターンとを有する。これらのＮウエルパターンおよびＰウエルパターンは、それぞれのスタンダードセル、第１の近接ダミーセル、および第２の近接ダミーセルの横方向の寸法全体にわたって形成されている。そして、複数のスタンダードセル列を上下方向に配列したスタンダードセルアレイ１内においては、このようなスタンダードセル１０を、列毎に、交互に上下方向に反転しながら配列し、第１の近接ダミー帯２内においては、第１の近接ダミーセル２０を、このスタンダードセル１０の向きに合わせて交互に上下方向に反転しながら配列し、さらに、第２の近接ダミー帯３内においても、第２の近接ダミーセル３０を、スタンダードセルアレイ１の上下の最外周に配列されたスタンダードセル１０の向きに合わせて、必要ならば上下方向に反転して配列している。このため、縦方向および横方向に隣り合うスタンダードセルおよび近接ダミーセルのＮウエルパターンは一体化され、近接ダミー帯を含めたスタンダードセルアレイ全体を横方向に、その寸法全体にわたって連続するＮウエルパターン１５（図中では太い点線で囲まれた領域）が形成される。そして、近接ダミー帯を含めたスタンダードセルアレイ全体にわたって、縦方向には、このＮウエルパターンと、やはり近接ダミー帯を含めたスタンダードセルアレイ全体を横方向に、その寸法全体にわたって連続する、図示されないＰウエルパターン（Ｎウエルパターン以外の領域）とが交互に配列される。

また、電源配線パターンについては、スタンダードセル１０のそれぞれは、図３から図５に示されたように、上側の境界に沿ってスタンダードセルを横方向に貫通する正電源配線パターンと、下側の境界に沿ってスタンダードセルを横方向に貫通する接地電源配線パターンとを有し、第１の近接ダミーセル２０および第２の近接ダミーセル３０も、それぞれ、図６に示されたように、上側の境界に沿って近接ダミーセルを横方向に貫通する正電源配線パターンと、下側の境界に沿って近接ダミーセルを横方向に貫通する接地電源配線パターンとを有する。従って、必要に応じて上下方向に反転した向きでこれらのスタンダードセルおよび近接ダミーセルを配列することにより、縦方向および横方向に隣り合うスタンダードセルおよび近接ダミーセルの正電源配線パターンおよび接地電源パターンはそれぞれ一体化され、近接ダミー帯を含めたスタンダードセルアレイ全体を横方向に、その寸法全体にわたって連続する正電源配線パターン１４ａおよび接地電源配線パターン１４ｂが、縦方向に交互に配置される。同様に、縦方向および横方向に隣り合うスタンダードセルおよび近接ダミーセルの、電源配線パターンの下層に重なる図示されない活性領域パターンについても一体化され、近接ダミー帯を含めたスタンダードセルアレイ全体を横方向に、その寸法全体にわたって連続する図示されないＮ＋活性領域パターンおよびＰ＋活性領域パターンが、縦方向に交互に配置される。

さらに、スタンダードセル１０のそれぞれは、図３から図５に示すように、上下の境界のそれぞれに沿って、電源配線パターンの下層に重なって、横方向に所定ピッチで配置されたコンタクトパターンを有し、第１の近接ダミーセル２０および３０も、図６に示すように、それぞれ、上下の境界のそれぞれに沿って、電源配線パターンの下層に重なって、同一の所定ピッチで横方向に配列されたコンタクトパターンを有する。従って、必要に応じて上下方向に反転した向きでこれらのスタンダードセルおよび近接ダミーセルを配列することにより、縦方向に隣り合うスタンダードセルおよび近接ダミーセルの、これらのコンタクトパターンも一体化され、近接ダミー帯を含めたスタンダードセルアレイ全体を横方向に貫通する正電源配線パターン１４ａおよび接地電源配線線パターン１４ｂのそれぞれに重なって、コンタクトパターン１３ａおよび１３ｂが、横方向に所定ピッチで配置される。

ここで、前述のように、近接ダミーセル２０，３０については、上下の境界に沿って配置される活性領域パターンを電源配線パターンに接続するためのコンタクトパターンを省略することも可能である。例えば、第１の近接ダミーセル２０のコンタクトパターンを省略した場合、正電源配線パターン１４ａおよび接地電源配線線パターン１４ｂに重なって横方向に所定ピッチで配置されるコンタクトパターン１３ａ，１３ｂは、第１の近接ダミー帯２内には配置されず、スタンダードセルアレイ１内のみに配置される。このような場合でも、パターン配置のルールは満足される。また、ＮウエルパターンおよびＰウエルパターンについては、近接ダミー帯２内を含めたスタンダードセルアレイ１全体にわたって横方向に一体化されるので、第１の近接ダミー帯内のＮウエルおよびＰウエルに対する電源の供給は、スタンダードセルアレイ１内に配置された電源配線パターンおよびコンタクトパターンを通じて行われる。

なお、図１１には、スタンダードセルおよび近接ダミーセルのみが配列された状態が示されているが、現実の半導体集積回路のレイアウト構造においては、これらの構成要素に加えて、入出力回路セル等の周辺回路セルや、その他のさまざまな構成要素が配置される。また、図１１には、配線層のパターンとして、電源配線パターンのみが示されているが、実際の集積回路のレイアウト構造においては、これ以外のさまざまな配線、例えば、スタンダードセル間を相互に接続する信号配線や、スタンダードセルと周辺回路セル等とを接続する信号配線のパターンが、複数の層にわたって、配置される。また、異なる層に配置された配線パターンの間を相互に接続する、層間接続コンタクトのパターンが、必要な位置に配置される。

続いて、いままで説明した半導体集積回路のレイアウト構造を、ＣＡＤツールによって設計する方法、すなわち、レイアウト方法について説明する。

図１２は、本発明の半導体集積回路のレイアウト方法の一実施形態を示すフローチャートである。

ＣＡＤツールによって半導体集積回路のレイアウトを行うには、まず、図３から図５に示すスタンダードセル１０等の複数種のスタンダードセル、図６に示す第１の近接ダミーセル２０等の複数種の第１の近接ダミーセル、および図７に示す第２の近接ダミーセル３０等の複数種の第２の近接ダミーセルをそれぞれ用意し、これらのセルをライブラリに登録しておく（ステップＳ１＿１）。図１１に示した例のように、第１の近接ダミーセル２０および第２近接ダミーセル３０として同一のものを利用する場合には、１種類の近接ダミーセルのみを、第１の近接ダミーセル２０および第２の近接ダミーセル３０として、用意すればいい。一方、第１の近接ダミーセル２０および第２の近接ダミーセル３０として、互いに異なるものを用意することも可能であるし、さらに、第１の近接ダミーセル２０および第２の近接ダミーセル３０のそれぞれとして、複数のセルを用意することも可能である。

続いて、ＣＡＤツール上で、このライブラリから、半導体集積回路に要求される論理機能を実現するために必要な複数種のスタンダードセルを選択し、選択した複数種のスタンダードセルを縦横に配列する（ステップＳ１＿２）。このステップＳ１＿２を実施することで、ＣＡＤツール上では、図１に示すような、スタンダードセルの境界が連なって形成されたそれぞれ縦方向および横方向の辺を外周に有するチャンネルレス型のスタンダードセルアレイが形成される。

次いで、ＣＡＤツール上で、ライブラリから、第１の近接ダミーセルおよび第２の近接ダミーセルを選択し、第１の近接ダミーセルについては、複数個、上下の境界が互いに接し、かつ、左右いずれかの境界がスタンダードセルアレイの縦方向の辺に接するように配列し、第２の近接ダミーセルについては、複数個、上下いずれかの境界がスタンダードセルアレイの横方向の辺に接するように配列する（ステップＳ１＿３）。このステップＳ１＿３を実施することで、ＣＡＤツール上では、図１に示すような、第１の近接ダミー帯および第２の近接ダミー帯が形成される。

ここで、前述のように、スタンダードセルおよび近接ダミーセルでは、ＮウエルパターンおよびＰウエルパターンと、上下の境界上の電源配線パターンおよびそれに重なるコンタクトパターンや活性領域パターンが、一定の規則に従って配置されている。このため、これらのスタンダードセルや近接ダミーセルを、必要に応じて上下および左右方向に反転しながら、互いに上下左右の境界を接して配置することのみによって、隣り合うセルのパターンを一体化することができきる。この結果、近接ダミー帯２，３を含めたスタンダードセルアレイ１全体のどこにおいても、パターン配置ルールを満たさないような微小なパターンが形成されたり、隣り合うパターン間にパターン配置ルールを満たさないような微小なスペースが形成されたりすることはない。従って、ＣＡＤツールを用いたレイアウトにおいても、単に、スタンダードセル１０および近接ダミーセル２０，３０の高さおよび幅を基準とした自動配置を行うことによって、すなわち、特許文献２のような論理合成処理を行ったり、隣り合うセル間の境界部分に補助的なパターンを配置したりすることなく、第１の近接ダミー帯２および第２の近接ダミー帯３を有するスタンダードセルアレイを形成することができる。このため、本発明のレイアウト方法は、必要な計算処理量が少なく、短時間で実施できるという効果を有する。

なお、通常は、ステップＳ１＿１においては、複数種のスタンダードセルとともに複数種の補助セルが用意され、ライブラリに登録される。そして、ステップＳ１＿２においては、このライブラリから、複数種のスタンダードセルとともに、１種もしくは複数種の補助セルが選択され、配列されてスタンダードセルアレイが形成される。

また、実際の半導体集積回路のレイアウト構造を形成するためには、図１２に示されたようなステップを経て図１１に示されたようなレイアウト構造が形成された後で、さらに、スタンダードセル相互間、もしくはスタンダードセルと周辺回路等との間を接続するための配線が、ＣＡＤツールの自動配置配線機能を利用して行われる。すなわち、半導体集積回路に要求される機能を実現するために必要な信号配線パターンの配置や、異なる層に配置された配線パターン間の接続を行う層間接続コンタクトパターンの配置が、自動的に行われる。

図１３は、図１１のレイアウト図に、図１２に示されたようにＣＡＤツール上でのスタンダードセル１０や近接ダミーセル２０，３０の自動配置の基準とする、配置グリッド線を加えて示した図である。

この図１３には、横方向のグリッド線Ｇｗおよび縦方向のグリッド線Ｇｈが示されている。横方向のグリッド線Ｇｗは、縦方向にスタンダードセルの高さのピッチで配置されている。縦方向のグリッド線Ｇｈは、横方向にスタンダードセルの単位幅のピッチで配置されている。これらのグリッド線Ｇｗ，Ｇｈは、スタンダードセル１０および近接ダミーセル２０，３０の配置に用いられる。すなわち、ＣＡＤツール上でスタンダードセル１０および近接ダミーセル２０，３０を配置する際には、それぞれのセルの原点Ｏが横方向のグリッド線Ｇｗと縦方向のグリッド線Ｇｈの交点に重なるように配置する。その結果、この例のように、近接ダミーセル２０，３０の高さがスタンダードセルの高さに等しいか、もしくは整数倍であり、かつ、幅がスタンダードセルの単位幅の整数倍である場合には、それぞれのセル１０，２０，３０の枠の上下、左右の境界が、横方向もしくは縦方向のグリッド線に重なる。従って、近接ダミーセル２０，３０についても、ＣＡＤツールによる自動配置を容易に行うことができる。

ここで、図１３に示されたグリッド線Ｇｗ，Ｇｈは、ＣＡＤツール上でスタンダードセル１０および近接ダミーセル２０，３０を配置してレイアウト構造を設計する際に基準として利用されるものである。しかし、設計されたレイアウト構造を半導体基板上に形成する際に、グリッド線Ｇｗ，Ｇｈは物理的な構造にはならない。この意味において、半導体集積回路のレイアウト構造において、グリッド線Ｇｗ，Ｇｈは仮想的なものである。

なお、第１の近接ダミーセル２０の幅がスタンダードセルの単位幅の整数倍と一致しない場合でも、必要に応じて左右方向の反転を行い、スタンダードセルアレイ１の縦方向の辺が重なる縦方向のグリッド線Ｇｈ上の、横方向のグリッド線Ｇｗとの交点に、近接ダミーセルの原点を重ねるようにすれば、自動配置が可能である。第２の近接ダミーセルの高さがスタンダードセルの高さの整数倍に一致しない場合も、同様に、必要に応じて上下方向に反転すれば、自動配置が可能である。

第２の近接ダミーセルの幅がスタンダードセルの単位幅の整数倍に一致しない場合には、例えば、複数の第２の近接ダミーセルを、その幅のピッチで横方向に配列して、スタンダードセルアレイ全体の幅に合わせた、すなわち、スタンダードセルアレイ全体の幅と等しいか、もしくは略等しい幅の近接ダミーセル列を形成し、必要に応じて上下、左右に反転して、１つ目の第２の近接ダミーセルの原点がスタンダードセルアレイの頂点に重なるように配置する、というような配置処理が必要になる。従って、近接ダミー帯の形成をＣＡＤツールの自動配置機能によって容易に行うという観点では、第２の近接ダミーセルとして、幅がスタンダードセルの単位幅の整数倍と等しいものを使用すること好ましい。しかしこのような処理で配置する場合であっても、論理合成処理は不要であり、また、パターン密度の均一性およびパターンの周期性を向上させる効果は得られる。

なお、図１１には、複数の第２の近接ダミーセル３０を、その枠３１の上下の境界３１ａ，３１ｂの一方を近接ダミーセルの外周の横方向の辺に接し、かつ、枠３１の左右の境界３１ｃ，３１ｄを互いに接して配列して、第２の近接ダミー帯３を形成した例を示した。しかし、第２の近接ダミー帯３の形成において、複数の第２の近接ダミーセル３０を、その枠３１の左右の境界３１ｃ，３１ｄが互いに接するように配列することは、必ずしも必須ではない。例えば、第２の近接ダミーセル３０の幅がスタンダードセルの単位幅の整数倍と異なる場合、複数の第２の近接ダミーセル３０をスタンダードセルの単位幅の整数倍のピッチで、すなわち、それぞれの第２の近接ダミーセル３０の原点が縦方向および横方向のグリッド線の交点に重なるように、配置することが可能な場合もある。この場合、左右に隣り合う第２の近接ダミーセルの枠の左右の境界が互いに接せず、その間に隙間が形成される。こうした方が、第２の近接ダミーセルの自動配置は容易になる。

より具体的には、ｍを１以上の整数として、第２の近接ダミーセルの幅がスタンダードセルの単位幅のｍ倍よりも大きく、かつ、ｍ＋１倍よりも小さい場合に、単位幅のｍ＋１倍のピッチで配置しても、左右に隣り合う第２の近接ダミーのパターン間で配置ルール違反が発生しないのであれば、ｍ＋１倍のピッチで配置することが可能である。例えば、左右に隣り合う第２の近接ダミーのＮウエルパターンが一体化されず、その間に、配置ルールで許容される最小値未満の微小なスペースが形成される場合には、そのスペースを埋めるパターンを追加することが必要になり、自動配置は困難になる。しかし、Ｎウエルパターンの枠外パターンの部分が十分に大きく形成されていれば、第２の近接ダミーセルをスタンダードセルの単位幅のｍ＋１倍のピッチで自動配置することのみによって、左右に隣り合う近接ダミーセルのＮウエルパターンを一体化することができる。他の層のパターンについても同様である。

もちろん、左右に隣り合う第２の近接ダミーセル間に隙間が形成されることによって、第２の近接ダミーパターンによるパターン密度の均一性およびパターン周期の向上効果が不十分になったのでは、第２の近接ダミー帯を形成する意味は無い。しかし、形成される隙間の幅がスタンダードセルの単位幅よりも小さいので、スタンダードセルの単位幅のｍ＋１のピッチで配列されることを前提に第２の近接ダミーパタンの設計を行えば、パターン密度の均一性およびパターン周期を向上させることは可能である。

ただしこの場合、第２の近接ダミーセルの設計の際にはスタンダードセルの単位幅の整数倍とは異なる幅の枠を利用したとしても、第２の近接ダミー帯を形成するために第２の近接ダミーセルを配列する際には、スタンダードセルの単位幅のｍ＋１倍の幅を有する枠を想定して配列したと考えることができる。すなわち、実効的には、スタンダードセルの単位幅の整数倍（ｍ＋１倍）の幅を有する第２の近接ダミーセルを準備し、それを複数、その枠の左右の境界を互いに接して配列して、第２の近接ダミー帯を形成したと考えることができる。

また、スタンダードセルの単位幅のｍ＋１幅のピッチで配置したのでは、左右に隣り合う第２の近接ダミーセルのＮウエルパターンが一体化できない場合には、隣り合う第２の近接ダミーセルのＮウエルパターン間を連結して一体化させるため必要な連結用パターンを配置した、連結用セルを用意し、この連結用セルと第２の近接ダミーセルとを組として配列することが可能である。連結用セルの枠の幅を、第２の近接ダミーセルと左右の境界を互いに接して組み合わせることによってスタンダードセルの単位幅のｍ＋１倍になるように設定すれば、第２の近接ダミーセルと連結用セルとの組を、単位幅のｍ＋１倍のピッチで自動配置することができる。

この場合も、第２の近接ダミーセルと連結用セルとが別個に用意されていたとしても、実効的には、両者が組み合わされた、スタンダードセルの単位幅のｍ＋１倍の幅を有する第２の近接ダミーセルを用意し、それを複数、その枠の左右の境界を互いに接して配列して第２の近接ダミー帯を形成したと考えることができる。

次に、本発明の半導体集積回路の製造に利用するフォトマスクについて説明する。

図１４は、図１１に示す半導体集積回路のレイアウト構造に基づいて作製されたフォトマスクの１つの一部分を示す図である。

図１４に示すフォトマスクは、ポジ型レジストの露光を行うためのフォトマスクであって、図１１に示す半導体集積回路のレイアウト構造のうちの、ゲート層のパターンを形成するためのマスクである。前記のように、図１１に示すスタンダードセル１０のゲート層のパターン１１２は、マスクパターンを半導体基板上に転写した際に生じるパターン変形を予め見越した補正を行う臨界値未満の寸法の部分を有する（図３のｌ１の部分）。臨界値は、半導体集積回路の製造に使用するフォトリソグラフィ技術に応じて適切に定める。一般的には、露光光の波長λ未満の所定の値にすることが実用的であり好ましい。上記の０．１３μｍ世代の半導体集積回路の形成に使用するフォトリソグラフィ技術では、例えば、露光光として波長２４８ｎｍの遠紫外光を使用し、臨界値は０．２０μｍとし、これ未満のパターン寸法の部分を補正の対象とする。

一方、図１１に示す近接ダミーセル２０，３０のゲート層のパターン２１２，３１２は、どの部分も臨界値以上の寸法を有する。すなわち、最小寸法（図６のｌ４の幅）が臨界値以上の寸法である。従って、補正の対象にはならない。

図１４に示すフォトマスク５は、石英ガラス基板５１の上に、スタンダードセルアレイ１内に配列されたスタンダードセル１０のゲート層のパターン１１２に対応するマスクパターン５２、および、近接ダミー帯２，３内に配列された近接ダミーセル２０，３０内のゲート層のパターン２１２，３１２に対応するマスクパターン５３が、クロムからなる遮光膜によって形成されたものである。

マスクパターン５２，５３は、全体的には、図１１に示されたレイアウト構造のゲート層のパターン１１２、２１２，３１２と概略相似形である。しかし、臨界値未満の寸法を有する、スタンダードセル１０のゲート層パターンに対応するマスクパターン５２には、レジストパターン変形を補正する補正パターン５２１が付加されている。このような補正パターンは、図１１のレイアウト構造には存在しない。レイアウト構造のパターンデータからマスクパターンデータを作成する処理において、補正を行う臨界値未満の寸法の部分が抽出される。そして、マスクパターンをフォトリソグラフィ工程によって半導体基板上に転写してレジストパターンを形成する際に発生するパターン変形をあらかじめ見越し、このパターン変形を補正するような形状の補正パターンが生成される。一方、近接ダミーセル２０，２０のゲート層パターンに対応するマスクパターン５３には、このような補正パターンが付加されていない。

また、１／ｎ倍縮小投影露光に使用されるマスクの場合、マスクパターン５２，５３は補正が行われていない部分においては、図１１に示されたパターンの概ねｎ倍の寸法を有する。ただし、フォトリソグラフィ工程およびエッチング工程での寸法変化を見越して、特定の層のマスクパターン寸法を一定の寸法だけ拡大したり縮小したりする、いわゆる「マスクバイアス」が行われる場合もある。さらに、ＰチャネルＭＯＳＦＥＴの特性とＮチャネルＭＯＳＦＥＴの特性とのバランスを調整するため、ゲート層のパターンについては、ＰチャネルＭＯＳＦＥＴのゲートになる部分とＮチャネルＭＯＳＦＥＴのゲートになる部分とに異なる値でマスクバイアスが行われる場合もある。なお、このマスクバイアスは、上記の臨界値未満の寸法の部分に対する補正パターンの追加とは全く別の処理である。

図１４に示すフォトマスク５においては、スタンダードセルのマスクパターンに対する補正として、線状のパターンの端部におけるレジストパターン変形を補正する、いわいるハンマーヘッド型の補正パターンを付加する方法を適用した例を示している。補正としては図１４の例に限ったわけでは無く、例えば、半導体基板上にパターンを形成するための主パターンの脇にフォトリソグラフィ技術の解像限界以下の寸法の細いパターンを配置する、いわいるＳｃａｔｔｅｒｉｎｇ ｂａｒ型の補正でも良い。また、例えばレジストパターンの変形量を光シミュレーションにて予め計算し、それを補正するようにフォトマスクパターンを補正する、いわいるシミュレーションベースＯＰＣ（Ｏｐｔｉｃａｌ Ｐｒｏｘｉｍｉｔｙ Ｃｏｒｒｅｃｔｉｏｎ）法で補正パターンの形状、配置を決めても良い。

他の層のマスクについても同様に形成される。ただし、ＣＡＤツールを用いて作成する論理レイアウト構造における層と、マスクの層とが一致しない場合もある。例えば、図１１に示されたレイアウト構造ではＰ＋活性層とＮ＋活性層と区別があるが、マスクの形成においては、両者のパターンデータを一体化し、共通の活性層マスクを形成する。そして、この活性層マスクを利用して半導体基板上に形成される活性領域の一部をＰ＋活性領域に、他の部分をＮ＋活性領域にするために、図１１のレイアウト図には示されていないＰ＋注入用マスクおよびＮ＋注入用マスクが、それぞれ、Ｐ＋活性層およびＮ＋活性層のパターンデータに基づいたデータ処理によって形成される。また、図１１のレイアウト図には示されていないＰウエル層のマスクが、Ｎウエル層パターンのデータを反転することによって形成される。

すでに述べたように、スタンダードセルアレイ１の外周の辺に接して近接ダミーセル２０，３０を配列して近接ダミー帯２，３を形成すると、パターン密度の均一性、もしくはさらに、パターンの周期性が向上する。その結果、加工寸法精度が向上し、半導体基板上に形成したパターン寸法のバラツキが抑えられる。ここで、第１の近接ダミーセル２０および第２の近接ダミーセル３０をスタンダードセルアレイ１の外周に対して隙間無く配置したことによる、半導体基板上に形成したレジストパターンに対する寸法バラツキ抑制効果について検証したので、その結果について説明する。

ここでは、３種類の異なった近接ダミーセルを、スタンダードセルアレイの左右の辺に接して配列することによって第１の近接ダミー帯を形成した場合の、スタンダードセルアレイの左右の最外周に配置された図３のスタンダードセルの、幅０．１２μｍのゲートパターンに対する寸法バラツキ抑制効果を検証した。露光光の波長は２４８ｎｍである。

図１５から図１７はそれぞれ、寸法バラツキ抑制効果の検証に用いた近接ダミーセルを示す図である。

図１５に示す近接ダミーセルＡは、スタンダードセルの単位幅の３倍の幅を持ち、図１６および図１７にそれぞれ示す近接ダミーセルＢ，Ｃはいずれも、スタンダードセルの単位幅の５倍の幅を持つ。いずれの近接ダミーセルも、高さはスタンダードセルの高さと同一である。また、図１５から図１７に示すいずれの近接ダミーセルＡ，Ｂ，Ｃも、活性領域パターンａ１，ｂ１，ｃ１、ゲートパターンａ２，ｂ２，ｃ２、コンタクトパターンａ３，ｂ３，ｃ３、電源配線パターンａ４，ｂ４，ｃ４で構成されている。Ｐ＋活性領域パターンとＮ＋活性領域パターンとの区別、およびＮウエルパターンの表記は、これらの図では省略されている。

表１に検証結果を示す。

この表１には、図１５に示す近接ダミーセルＡ，図１６に示す近接ダミーセルＢ，図１７に示す近接ダミーセルＣを、スタンダードセルアレイの外周の左右の辺に接して配置して第１の近接ダミー帯を形成した場合の、左右の最外周のスタンダードセルのゲート層のレジストパターン寸法バラツキの評価結果を、工程能力指数Ｃｐを用いて示してある。またさらに、比較のために、近接ダミーセルが無い場合および、同一の近接ダミーセルをスタンダードセルアレイ外周の左右の辺から離れるように配置した場合についても示してある。

一般的に工程能力指数Ｃｐが１以上であれば工程能力が十分有り、１未満の場合は工程能力が不足していると言われる（例えば、新版品質管理便覧、第２版、日本品質協会、朝香鐵一他監修、ページ１１８参照）。

表１により、近接ダミーセルＡ，近接ダミーセルＢ，あるいは近接ダミーセルＣの枠の左右の境界をスタンダードセルアレイ外周の左右の辺に接するように配置した場合には、工程能力指数が１以上であり、工程能力（加工寸法精度）に問題が無いと判定される。

一方、近接ダミーセル無しでは工程能力指数Ｃｐが１未満であり、ゲート層のレジストパターンを形成するフォトリソグラフィ工程の工程能力（加工寸法精度）に問題があると判定される。さらに、近接ダミーセルＡ，近接ダミーセルＢ，あるいは近接ダミーセルＣの枠の左右の境界とスタンダードセルアレイの左右の辺とが離れるように配置した場合においても工程能力指数がいずれも１以下になり、工程能力（加工寸法精度）に問題が有ると判定される。なお、この場合は、近接ダミーセルの境界とスタンダードセルアレイの外周の辺との距離は、０．１３μｍ世代のデザインルール上許される最小の距離である、０．２μｍとしている。

以上の結果により、十分な工程能力を得るためには、近接ダミーセルを、その枠の境界がスタンダードセルアレイの外周に接するように配置することが必要であることが検証された。

続いて、スタンダードセルアレイの外周との距離を開けて近接ダミーセルを配置した比較例について、図面を使用してさらに説明する。

図１８は、スタンダードセルアレイ外周から第１および第２近接ダミー帯が離れて配置された例を示す図である。

この図１８は、スタンダードセルアレイ１右上の一部分と第１近接ダミー帯２’，第２近接ダミー帯３’との一部を抜き出して図示したものである。半導体集積回路のレイアウト構造において、隣り合う電源配線パターン、もしくは隣り合う活性領域パターンが相互に電気的な分離を保つように定められた配置ルールを満たすように、その間に所定の最小値以上の間隔を設ける必要がある。具体的には、スタンダードセルアレイ１の最外周部の電源配線パターン１１４と第１の近接ダミーセル２０’のスタンダードセルアレイ１側にある電源配線パターン２１４’との間、およびこれらの電源配線パターンの下層に設けられた活性領域パターン１１１と２１１’との間は、配置ルールによって定められた最小間隔（矢印ｄ１参照）以上の間隔を設ける必要がある。同様に、スタンダードセルアレイ１最外周に有る電源配線１１４と第２の近接ダミーセル３０’のスタンダードセルアレイ１側にある電源配線パターン３１４’との間、およびそれらの下層にある活性領域パターン１１１と３１１’との間も、配置ルールを違反しないための最小間隔（矢印ｄ２参照）以上の間隔を設ける必要がある。これらのルール違反をしない最小間隔、例えば、０．１３μｍ世代の半導体集積回路の場合であれば、ｄ１＝ｄ２＝０．２μｍで配置したのがこの図１８の例である。

このように、第１および第２の近接ダミー帯をスタンダードセルアレイ外周部から離れて配置する場合、デザインルールを満たすことが必要であるため、スタンダードセルアレイの最外周部のスタンダードセルのパターンと近接ダミー帯の近接ダミーパターンとの間の隙間が大きくなる。この結果、この隙間を通過する露光光の散乱の影響を受け、最外周部のスタンダードセルのパターンの加工寸法制御が困難になる。具体的には、例えば、図１８にＧ１で示された、スタンダードセルアレイの右側の最外周部のスタンダードセル内の、論理レイアウト構造での寸法が０．１２μｍのゲートパターンに対応するレジストパターンを形成するフォトリソグラフィ工程の工程能力指数は、０．６６となる。また、Ｇ２で示された、上側の最外周部のスタンダードセル内の、同じく寸法０．１２μｍのゲートパターンに対応するレジストパターンを形成する工程の工程能力指数は、０．７３となる。このように、いずれも不十分なレベルに低下する。

また、図１８に示すように、スタンダードセルアレイ１の外周の辺に接することなく第１の近接ダミーセル２０’および第２の近接ダミーセル３０’を配置すると、第１および第２の近接ダミーセル２０’，３０’の原点Ｏは縦および横のグリッド線の交点に乗らなくなる。このため、ＣＡＤツールの自動配置機能で第１および第２近接ダミーセル２０’，３０’を配置する事が不可能になる。また、スタンダードセル１０の電源配線パターン１１４と、第１の近接ダミーセル２０’の電源配線パターン２１４’および第２の近接ダミーセル３０’の電源配線３１４’パターンが、単に近接ダミーパターンを配置するのみでは一体化されないので、別途それらを接続する配線を配置する必要が有る。

この考察によって、ゲートパターンの寸法バラツキ抑制効果を保ち、かつ、自動配置が可能とするためには、第１の近接ダミーセルはスタンダードセルアレイ１の縦方向の辺１ｃ，１ｄと接するように、第２の近接ダミーセルはスタンダードセルアレイ１の上下の辺１ａ，１ｂと接するように、それぞれ配置する必要が有る事が判明した。

次に、やはり比較例として、スタンダードセルの高さの整数倍とは異なる高さのダミーセルを第１の近接ダミーセルとして用いた場合について検証したので、以下説明する。

図１９は、スタンダードセルアレイ外周の縦方向の辺に沿って、スタンダードセル高さの１倍未満の高さの近接ダミーセルを配置した例を示す図である。図１９には、スタンダードセルアレイ１の右端の部分と、このスタンダードセルアレイ１の右辺に沿って近接ダミーセルＤ配置した第１の近接ダミー帯２’’の一部を抜き出して示してある。

ここで、図１９に示す近接ダミーセルＤは、隣り合う２つの活性領域パターンｄ１間距離のデザインルール（矢印Ｓ１参照）、隣り合う２つの電源配線パターンｄ２間距離のデザインルール（矢印Ｓ２参照）および、活性領域パターンｄ１とＮウェルパターンｄ３との間の距離のデザインルール（矢印Ｓ３参照）が存在するため、その高さに制限を受ける。

図１９に示す半導体集積回路のレイアウト構造では、スタンダードセルアレイ１の外周の右側の辺１ｄに、近接ダミーセルＤと非接触の部分があり、この部分に大きな隙間が生じている。その結果、パターン密度の均一性およびパターンの周期性が低下している。

図１９における半導体集積回路のレイアウト構造において、スタンダードセルアレイ１の右側の最外周部のスタンダードセル内の１つのゲートパターン１１２の、図示した２箇所（Ｇ３，Ｇ４）のレジストパターン寸法を測定した。Ｇ３は、上記の隙間に近接し、パターン密度の均一性およびパターンの周期性が低下している箇所である。これに対してＧ４は、近接ダミーセルＤに接しており、パターン密度の均一性およびパターンの周期性が保たれている箇所である。

図２０は、前記のデザインルールを満たして配置可能なさまざまな高さの近接ダミーセルを、スタンダードセルアレイ１の外周の左右の辺に接して配置した場合の、ゲート層のレジストパターンの寸法バラツキを工程能力指数Ｃｐで評価した結果を示すグラフである。

図２０のグラフの横軸は、スタンダードセルの高さで規格化した、近接ダミーセルの高さである。すなわち、横軸中の‘１’は、近接ダミーセルの高さがスタンダードセルの高さと等しいことを表し、 ‘２’は、近接ダミーセルの高さがスタンダードセルの高さの２倍の高さであることを表す。また、図２０のグラフの縦軸は、ゲート層のレジストパターンを形成するフォトリソグラフィ工程の工程能力指数Ｃｐを示す。

図２０のグラフに示すように、ゲートパターンのＧ４の箇所においては、近接ダミーセルの高さに関わらず工程能力指数Ｃｐは１を常に超えている。しかし、ゲートパターンのＧ３の箇所においては、近接ダミーセル高さがスタンダードセル高さの整数倍の箇所では工程能力指数Ｃｐが１を超えるが、それ以外の高さでは工程能力指数Ｃｐが１未満になっている。従って、近接ダミーセル高さがスタンダードセル高さの整数倍で無い場合には、十分な工程能力が得られないことが確認された。

続いて、第１の近接ダミー帯および第２の近接ダミー帯のさらに外側に配置される周辺ダミーセルについて説明する。

図２１は、第１の近接ダミー帯および第２の近接ダミー帯のさらに外側に周辺ダミーセルを配置した例を示す図である。

図２１は、スタンダードセルアレイ１の右上部分を抜き出した図となっており、半導体集積回路のレイアウト構造の一部が示されている。この図２１はスタンダードセル１０を配列したスタンダードセルアレイ１、第１および第２の近接ダミーセル２０，３０を配列した第１および第２の近接ダミー帯２，３、ならびに周辺ダミーセル６０を配置した周辺ダミー領域６が示されている。ハッチングを掛ける
図２１に示すスタンダードセル１０は、幅が単位幅の３倍のもの、４倍のもの、ならびに６倍のものである。また、この図２１では、第１の近接ダミーセル２０と第２の近接ダミーセル３０とが同一である。これらの近接ダミーセル２０，３０の高さはスタンダードセル１０の高さと同一であり、幅はスタンダードセルの単位幅の４倍となっている。スタンダードセル１０および近接ダミーセル２０，３０は共通のグリッド線Ｇｗ，Ｇｈに沿って配列されている。すなわち、両者とも、横方向のグリッド線Ｇｗ（ピッチがスタンダードセルの高さに等しい）および縦方向のグリッド線Ｇｈ（ピッチが、スタンダードセルの単位幅に等しい）の交点に原点が重なるように配置されている。この結果、スタンダードセル１０および近接ダミーセル２０，３０は、その枠の上下および左右の境界が、共通のグリッド線Ｇｗ，Ｇｈに重なるように配列されている。

近接ダミーセル２０，３０は、スタンダードセルアレイ１外周の辺に境界を接した状態で配置されている。第１の近接ダミー帯２および第２の近接ダミー帯３の外側には、これらの近接ダミー帯２，３の外周の縁に接するように周辺ダミー配置禁止領域７が設けられている。この周辺ダミー配置禁止領域７は、後から述べる論理合成処理によって周辺ダミーセル６０を配置するために設けられる。

周辺ダミーセル６０は、周辺ダミー配置禁止領域７のさらに外側に、近接ダミーセルの外側の空間を埋めるように配置され、周辺ダミー領域６が形成されている。この周辺ダミーセル６０は、ゲートパターン６１と、その下層に配置された活性領域パターン６２を有する。図２１に示すように、周辺ダミーセル６０は、近接ダミーセルに比較して、形状が単純で単位面積あたりのデータ量も少ない。従って、大きな面積を埋めるために適している。

周辺ダミーセル６０は、スタンダードセル１０および近接ダミーセル２０，３０の配置に使われるグリッド線Ｇｗ，Ｇｈのピッチとは無関係に設定されたピッチを有する、縦方向および横方向のグリッド線Ｇａｗ，Ｇａｈに沿って配置される。このため、周辺ダミーセル６０の配置には、後から述べるような論理合成処理を利用する。

続いて、図２１に示す半導体集積回路のレイアウト構造を、ＣＡＤツールによって設計する方法について説明する。

図２２は、スタンダードセルアレイ、近接ダミー帯に加えて周辺ダミーセルまで配置する、半導体集積回路のレイアウト方法を示すフローチャートである。

図２２に示すレイアウト方法では、ＣＡＤツール上で、スタンダードセルおよび近接ダミーセルは、チップ領域に所定のアルゴリズムおよびプログラム、ならびに、共通の配置グリッドを基準にして、自動配置配線機能により自動で配置される。また、その自動配置配線とは別に、論理合成によって周辺ダミーセルが配置される。すなわち、ライブラリから必要なスタンダードセルを選択して、チップ領域に、図２１に示す共通の配置グリット線Ｇｗ，Ｇｈを基準にして配置し（ステップＳ２＿１）、続いて、やはり共通の配置グリッド線Ｇｗ，Ｇｈを基準にして近接ダミーセルを配置する（ステップＳ２＿２）。次に、自動配線を行う（ステップＳ２＿３）。なお、図２１では配線の図示は省略されている。一方、ここまでの流れとは別に、図２１に示す専用の配置グリッド線Ｇａｗ，Ｇａｈを基準にして、チップ領域全体に周辺ダミーセルを配置する（ステップＳ２＿４）。

そして、論理合成を行う（ステップＳ２＿５）。このステップＳ２＿５における論理合成は、例えば以下のようにして行う。

チップ領域の中で、自動配置によって配置されたスタンダードセルアレイおよび近接ダミーセルが配置された領域を＋１．０μｍ全体的に拡大し、マージ（一体化）した領域を周辺ダミー配置禁止領域とする。そして、予めチップ全体に配置された周辺ダミーセルから、全体あるいはその一部が前記周辺ダミー配置禁止領域と重なる周辺ダミーセルを削除する。そして、残った周辺ダミーセルを、前記自動配置されたスタンダードセルアレイおよび近接ダミー帯のレイアウトデータとマージ（一体化）し、半導体集積回路のレイアウトデータとする。

この図２２に示すレイアウト方法では、全体あるいはその一部が周辺ダミー禁止領域と重なる周辺ダミーセルを削除する例を示した。本発明のレイアウト方法は、それに限定されず、例えば全体が周辺ダミー禁止領域と重なる周辺ダミーセルは削除し、一部が周辺ダミー領域と重なる周辺ダミーセルに対しては所定の論理式にてパターンを修正するといった方法も有る。また図２２に示すレイアウト方法では、自動配置を、スタンダードセルと近接ダミーセルだけに対して行った例を示している。本発明のレイアウト方法は、それに限った事ではなく、例えば、メモリーマクロ、アナログマクロ、等、スタンダードセル以外で構成するマクロを加えて自動配置および自動配線を行っても良い。

さらに、図２２においては省略されているが、実際の半導体集積回路のレイアウト構造においては、これらのスタンダードセルやマクロ等に加えて、半導体集積回路外からの信号の入出力を行う入出力回路セルが、複数、配置される。そして、スタンダードセルやマクロ等と入出力回路セルとの間の配線も行われる。

図２３は、図２２に示すフローチャートを実施するＣＡＤツール（レイアウト設計システム）の機能ブロック図である。

図２３に示すレイアウト設計システム５００は、記憶部５１０、自動配置配線処理部５２０、論理合成処理部５３０、および出力部５４０を有する。

記憶部５１０には、ネットリスト、配置プログラム、セルライブラリ、周辺ダミーセル、論理式が記憶されている。ネットリストには例えばＭＯＳトランジスタ素子、抵抗素子、容量素子といった回路素子間の接続情報ならびに、例えばオン電流、抵抗、静電容量といった各回路素子の仕様が記録されている。配置プログラムには例えばパッド配置情報、電源配置情報、配置ルール等が記録されている。セルライブラリには複数のスタンダードセルおよび複数あるいは１つの近接ダミーセルが記憶されている。セルライブラリ中のスタンダードセルは複数有り、例えばインバータ、バッファ、ＸＯＲゲート、ＡＮＤゲート、マルチプレクサといった機能を有している。また、スタンダードセルには同じ機能で各種駆動能力を持ったセルが有り、例えば、駆動能力１、駆動能力２、駆動能力５といった種類が記憶部に記憶されている。すなわち、図２ならびに図３から図５にそれぞれ示すようなスタンダードセル等が記憶されている。

自動配置配線部５２０は、記憶部５１０に記憶されている、ネットリスト、配置プログラム、セルライブラリを読み込み、ネットリスト及び配置プログラムに基づいて自動配置配線を行う機能を持つ。すなわち、自動配置配線部５２０は、図２２に示すステップＳ２＿１を実行するスタンダードセル配置部５２１、ステップＳ２＿２を実行する近接ダミーセル配置部５２２、およびステップＳ２＿３を実行する自動配線部５２３を備えている。なお、スタンダードセル配置部５２１は、ネットリストに基づいて必要なスタンダードセルの選択を行ってから、選択したスタンダードセルの配置を行う。

論理合成処理部５３０は、周辺ダミーセルを読み込んで配置し、配置された周辺ダミーセルと、自動配置配線処理部５２０によって自動配置配線されたスタンダードセルおよび近接ダミーセルとを、予め決められた論理式に基づいて論理合成する。すなわち、図２２に示すステップＳ２＿４およびＳ２＿５を実行する。

出力部５４０は、完成したレイアウトデータを例えばｇｄｓＩＩといったレイアウトフォーマットで出力する。

図２４は、図２１に示す周辺ダミーセルとは異なる周辺ダミーセルを配置した半導体集積回路のレイアウト構造の一部を示す図である。

この図２４に示すスタンダードセル１０、第１の近接ダミーセル２０、および第２の近接ダミーセル３０は、図２１にそれぞれ示したものと同じである。

図２４に示す周辺ダミーセル６４は、図２１に示す周辺ダミーセル６０と同様に、ゲートパターン６５と、その下層に配置された活性領域パターン６６を有する。しかし、周辺ダミーセル６４は、図２１の周辺ダミーセル６０とは異なり、スタンダードセル１０の高さの整数倍、具体的には２倍の高さ、および、スタンダードセル１０の単位幅の整数倍、具体的に５倍の幅を有するものである。この周辺ダミーセル６４は、スタンダードセルおよび第１および第２の近接ダミーセルを配置するために利用する横方向のグリット線Ｇｗおよび縦方向のグリット線Ｇｈを共通の配置グリッド線として、配置されている。すなわち、グリッド線ＧｗおよびＧｈの交点と、周辺ダミーセル６４の枠のコーナに位置する原点Ｘが重なるように配置されている。従って、周辺ダミーセル６４の配列において論理合成処理を必要としない。例えば図２３に示されたような構成のレイアウト設計システムの自動配置配線処理部５２０の機能を利用して、スタンダードセル１０および近接ダミーセル２０，３０の配置に続いて、周辺ダミーセル６４についても自動配置を行うことが可能になる。具体的には、例えば、近接ダミー帯の外周から縦、横に所定のグリッド数だけ離れたグリッド点を基点として自動配置を行うことが可能である。

続いて、図２４に示す半導体集積回路のレイアウト構造を、ＣＡＤツールによって設計する方法について説明する。

図２５は、スタンダードセルおよび第１，第２の近接ダミーセルと、スタンダードセルの高さの整数倍の高さおよびスタンダードセルの単位幅の整数倍の幅を有する周辺ダミーセル、を用意した上で、これらを配置して、スタンダードセルアレイおよび第１，第２の近接ダミー帯と、周辺ダミー領域を有する半導体集積回路のレイアウト構造を形成する、レイアウト方法を示すフローチャートである。

図２５に示すレイアウト方法では、ＣＡＤツール上で、スタンダードセル、第１，第２の近接ダミーセル、および周辺ダミーセルは総て、自動配置配線機能により、所定の配置グリッドを基準にしてに自動で配置される。すなわち、図２４に示す共通のグリット線Ｇｗ，Ｇｈを基準にして、スタンダードセルを配置してスタンダードセルアレイを形成し（ステップＳ３＿１）、続いて近接ダミーセルを配置して近接ダミー帯を形成し（ステップＳ３＿２）、次いで、周辺ダミーセルを配置して周辺ダミー領域を形成する（ステップＳ３＿３）。そして、自動配線を行う（ステップＳ３＿４）。

このように、総てのセルの配置を自動配置で行うことができる場合には、ＣＡＤツールとして、図２３に示すレイアウト設計システム５００から論理合成処理部５３０を省略し、代わりに、自動配置配線処理部５２０にステップＳ３＿３を実行する周辺ダミーセル配置部を付加したものを用いることができる。

図２５では、自動配置配線にあたって、スタンダードセル、近接ダミーセル、および周辺ダミーセルを用意して行った例を示している。本発明はこれに限ったことではなく、例えばメモリーマクロ、アナログマクロなどのスタンダードセル以外で構成されるさまざまなマクロも加えて、自動配置配線を行っても良い。

ここで、周辺ダミー領域を設けた場合と設けなかった場合とで、ゲート遅延時間のバラツキがどれほど違うかについて検証したので、表２を用いて説明する。

この表は、周辺ダミー領域を有するレイアウト構造の半導体集積回路と、周辺ダミー領域を持たないレイアウト構造の半導体集積回路における、この半導体集積回路に内臓させたゲート遅延測定回路の遅延時間のバラツキを比較して示したものである。ゲート遅延測定回路は、スタンダードセルアレイの４隅および中心の合計５箇所に配置されている。いずれの場合にも、近接ダミー領域は形成されている。

周辺ダミー領域無しの半導体集積回路においては、その中心に配置したゲート遅延測定回路の遅延値と、４隅に配置したゲート遅延測定回路の遅延値との間に、最大約２０％の大きな差があった。一方、周辺ダミー領域有りの半導体集積回路においては、その中心と４隅とのゲート遅延測定回路の遅延値の差は約６％と大きく改善されている。

近接ダミーによって局所的（〜１μｍの範囲）なパターン密度の均一性およびパターンの周期性が高まり、フォトリソグラフィで形成されるレジストパターンの寸法バラツキが抑制されたことに加え、周辺ダミーを配置することによってより広範囲（〜１００μｍ）のパターン密度の均一性が高まり、レジストパターンをマスクとして行われるエッチング工程でのバラツキ発生が抑制され、結果として形成される素子パターン（特に、ゲートパターン）の寸法バラツキが抑制され、遅延時間のバラツキが抑制されたことが理解できる。

なお、フォトリソグラフィ工程での寸法バラツキ抑制のためには、スタンダードセルのパターンと近接ダミーセルとのパターンとの間に大きな隙間を空けないことが重要であり、図１８に示されたように、スタンダードセルアレイの外周と近接ダミーセルの境界とを離して近接ダミーセルを配列した場合には十分な効果が得られなかった。これは、フォトリソグラフィ工程が局所的なパターン密度の均一性およびパターン周期性に敏感であるためである。これに対して、エッチング工程は、比較的広範囲のパターン密度均一性に強く影響を受けるが、局所的なパターン密度の不均一性には大きな影響を受けない。従って、図２１，２４等に示されたように、近接ダミー帯２，３と周辺ダミー領域６との間に隙間ができた場合でも、周辺ダミー領域に６による広範囲のパターン密度均一性向上効果により、エッチング工程でのパターンバラツキが抑制された。

最後に、図１に示されたものとは異なる半導体集積回路のレイアウト構造の例を示す。

実際の半導体集積回路において、スタンダードセルアレイは長方形の形状を持つとは限らず、メモリーマクロ等のマクロセルと組み合わされて、Ｌ字状、コの字状、等の形状を持つ場合がある。

図２６は、Ｌ字状の形状のスタンダードセルアレイの場合の半導体集積回路のレイアウト構造を示す模式図であり、図２７は、Ｌ字状の形状のスタンダードセルアレイの場合の図２６とは異なる半導体集積回路のレイアウト構造を示す模式図である。

図２６および図２７に示すＬ字状の形状のスタンダードセルアレイ１やコの字状の形状のスタンダードセルアレイ等の場合、スタンダードセルアレイの外周は、縦方向および横方向の辺をそれぞれ３つ以上持つことになる。近接ダミーを利用してパターン寸法の均一性を高めるためには、このような場合、図２６に示すように全ての辺に沿って近接ダミー帯２，３を設けることが好ましい。しかし、図２７に示すように、マクロセル１００に面する辺を除いた辺に沿って近接ダミー帯２，３を設けることのみによって十分な効果を得ることができる場合もある。例えば、マクロセル１００内に、スタンダードセル内と同様の微細なパターンが高い密度で配置されている場合、スタンダードセルアレイの外周部の、マクロセルに面する部分におけるパターン密度の均一性、およびパターン周期性の低下は、マクロセル内のパターンによって緩和される。このため、この部分に近接ダミー帯を設けなくてもパターン寸法バラツキを抑制することが可能である。

本発明の半導体集積回路のレイアウト構造の一例を示す図である。 複数種のスタンダードセルを機能と駆動能力別に示した概念図である。 駆動能力が１倍の、インバータの機能を有するスタンダードセルのパターン配置を示す図である。 駆動能力が２倍の、インバータの機能を有するスタンダードセルのパターン配置を示す図である。 駆動能力が４倍の、インバータの機能を有するスタンダードセルのパターン配置を示す図である。 図１に示す第１の近接ダミーセルの一例のパターン配置を示す図である。 図１に示す第２の近接ダミーセルの一例のパターン配置を示す図である。 近接ダミーセルの大きさを変えたレイアウト構造の一例を示す図である。 近接ダミーセルの大きさを変えたレイアウト構造の一例を示す図である。 近接ダミーセルの大きさを変えたレイアウト構造の一例を示す図である。 本発明の半導体集積回路のレイアウト構造の一部を示す図である。 本発明の半導体集積回路のレイアウト方法の一実施形態を示すフローチャートである。 ＣＡＤツール上の配置グリッド線を図１１に加えて示した図である。 図１１に示す半導体集積回路のレイアウト構造に基づいて作製されたフォトマスクのマスクパターンを示す図である。 パターン寸法バラツキ抑制効果の検証に用いた近接ダミーセルのパターン配置を示す図である。 パターン寸法バラツキ抑制効果の検証に用いた別の近接ダミーセルのパターン配置を示す図である。 パターン寸法バラツキ抑制効果の検証に用いたさらに別の近接ダミーセルのパターン配置を示す図である。 スタンダードセルアレイ外周部から近接ダミー帯が離れて配置された半導体集積回路のレイアウト構造の例を示す図である。 スタンダードセルアレイ外周の縦方向の辺に接して、スタンダードセル高さの１倍未満の高さの近接ダミーセルを配置した半導体集積回路のレイアウト構造の例を示す図である。 スタンダードセルアレイ外周の縦方向の辺に接して配置可能な、さまざまな高さの近接ダミーセルを配置した場合の、ゲート寸法バラツキを工程能力指数Ｃｐで評価した結果を示すグラフである。 第１の近接ダミー帯および第２の近接ダミー帯のさらに外側に周辺ダミーセルを配置した半導体集積回路のレイアウト構造の例を示す図である。 スタンダードセルおよび近接ダミーセルに加えて周辺ダミーセルを配置する、半導体集積回路のレイアウト方法を示すフローチャートである。 図２２に示すフローチャートを実施するレイアウト設計システムの機能ブロック図である。 第１の近接ダミー帯および第２の近接ダミー帯の外側に、高さがスタンダードセルの高さの整数倍に等しく、幅がスタンダードセルの単位幅の整数倍に等しい周辺ダミーセルを配置した、半導体集積回路のレイアウト構造の一部を示す図である。 図２４に示した半導体集積回路のレイアウト構造を作成する、半導体集積回路のレイアウト方法を示すフローチャートである。 Ｌ字状の形状のスタンダードセルアレイの場合の半導体集積回路のレイアウト構造を示す模式図である。 Ｌ字状の形状のスタンダードセルアレイの場合の図２６とは異なる半導体集積回路のレイアウト構造を示す模式図である。

符号の説明

１ スタンダードセルアレイ
１０ スタンダードセル
１１ 枠
１１１ａ Ｐ＋活性領域パターン
１１１ｂ Ｎ＋活性領域パターン
１１２ ゲートパターン
１１３ａ，ｂ，ｃ コンタクトパターン
１１４ａ 正電源配線パターン
１１４ｂ 接地電源配線パターン
１１４ｃ セル内配線パターン
１１５ Ｎウェルパターン
２ 第１の近接ダミー帯
２０ 第１の近接ダミーセル
２１ 枠
２１１ａ Ｐ＋活性領域パターン
２１１ｂ Ｎ＋活性領域パターン
２１２ ゲートパターン
２１３ａ，ｂ コンタクトパターン
２１４ａ 正電源配線パターン
２１４ｂ 接地電源配線パターン
２１５ Ｎウェルパターン
３ 第２の近接ダミー帯
３０ 第２の近接ダミーセル
３１ 枠
３１１ｂ Ｎ＋活性領域パターン
３１２ ゲートパターン
３１３ａ，ｂ コンタクトパターン
３１４ａ 正電源配線パターン
３１４ｂ 接地電源配線パターン
３１５ Ｎウェルパターン
４０ 補助セル
５ フォトマスク
６ 周辺ダミー領域
６’ 周辺ダミー領域
６０ 周辺ダミーセル
６４ 周辺ダミーセル
７ 周辺ダミー配置禁止領域
１００ マクロセル

Claims (13)

1. 半導体集積回路のレイアウト方法であって、
   上下および左右の境界を有する枠内に、それぞれの論理機能を得るために必要な複数層のパターンが配置された複数種のスタンダードセルであって、該上下の境界間の距離である高さが一定の第１の複数種のスタンダードセルを用意するとともに、
   上下および左右の境界を有する枠内に、前記複数層の少なくとも１つの層のパターンであって、前記半導体集積回路の論理機能に寄与しない近接ダミーパターンが配置されてなる少なくとも１種類の近接ダミーセルを、該上下の境界間の距離である高さが前記スタンダードセルの一定の高さの整数倍に等しい少なくとも１種類の第１の近接ダミーセルと、該第１の近接ダミーセルと同一もしくは異なる少なくとも１種類の第２の近接ダミーセルとを含んで用意し、
   前記第１の複数種のスタンダードセルから選択された、前記半導体集積回路に要求される論理機能を実現するために必要な第２の複数種のスタンダードセルを、それぞれ少なくとも１個、縦横に配列するとともに、前記スタンダードセルが配置されていない空間を埋めるように、前記スタンダードセルの電源配線を接続するため又は前記電源配線間の静電容量を増加させるための、少なくとも１種の補助セルを配置してなり、その外周に、複数の前記スタンダードセルの境界が連なって、または、さらに前記少なくとも１種の補助セルの境界が連なって形成されたそれぞれ縦方向および横方向の辺を有する、前記半導体集積回路に要求される論理機能を実現するチャネルレス型のスタンダードセルアレイを形成し、
   前記第１の近接ダミーセルを複数個、上下の境界が互いに接し、かつ、左右いずれかの境界が前記スタンダードセルアレイの縦方向の辺の全体に接するように配列することにより該縦方向の辺の長さ全体にわたって第１の近接ダミー帯を形成するとともに、前記第２の近接ダミーセルを複数個、上下いずれかの境界が前記スタンダードセルアレイの横方向の辺の全体に接するように配列することにより該横方向の辺の長さ全体にわたって第２の近接ダミー帯を形成する
   ことを特徴とする半導体集積回路のレイアウト方法。
2. 前記スタンダードセルのそれぞれは、前記枠内に配置された枠内パターンを有するとともに、前記枠外に配置され、隣り合う他のスタンダードセルの枠内パターンと一体化される枠外パターンを有するものとして用意されることを特徴とする請求項１記載の半導体集積回路のレイアウト方法。
3. 前記スタンダードセルのそれぞれは、縦方向に配列されたＮウエルパターンとＰウエルパターンとを、それぞれＮウエル層およびＰウエル層に有するものとして用意され、
   前記第１の近接ダミーセルが、前記スタンダードセルアレイの縦方向の辺に左右いずれかの境界を接して配列されることによって、前記スタンダードセルアレイの最外周に配列された前記スタンダードセルのＮウエルパターンおよびＰウエルパターンのそれぞれと一体化される、ダミーセル内ＮウエルパターンおよびＰウエルパターンを、それぞれＮウエル層およびＰウエル層に有するものとして用意され、
   前記第２の近接ダミーセルが、前記スタンダードセルアレイの横方向の辺に上下いずれかの境界を接して配列されることによって、前記スタンダードセルアレイの最外周に配列された前記スタンダードセルのＮウエルパターンもしくはＰウエルパターンの一方と一体化される、ダミーセル内ＮウエルパターンもしくはＰウエルパターンを、それぞれＮウエル層およびＰウエル層に有するものとして用意されることを特徴とする請求項１記載の半導体集積回路のレイアウト方法。
4. 前記スタンダードセルのそれぞれは、配線層に、前記上下の境界のそれぞれに沿って横方向に貫通する電源配線パターンを有するものとして用意され、
   前記第２の近接ダミーセルが、前記スタンダードセルアレイの横方向の辺に上下いずれかの境界を接して配列されることによって、前記スタンダードセルアレイの最外周に配列された前記スタンダードセルの電源配線パターンの一方と一体化される、ダミーセル内電源配線パターンを、配線層に有するものとして用意されることを特徴とする請求項１記載の半導体集積回路のレイアウト方法。
5. 前記スタンダードセルのそれぞれは、前記電源配線パターンのそれぞれと重なりを有して配置された活性領域パターンを活性層に有するとともに、該それぞれの電源配線パターンと対応する活性領域パターンとを接続するコンタクト層のパターンであって、前記上下の境界のそれぞれに沿って配置されたコンタクトパターンを有するものとして用意され、
   前記第２の近接ダミーセルが、前記スタンダードセルアレイの横方向の辺に上下いずれかの境界を接して配置されることによって、前記スタンダードセルアレイの最外周の前記スタンダードセルのコンタクトパターンの一方と一体化される、ダミーセル内コンタクトパターンを、コンタクト層に有するものとして用意されることを特徴とする請求項４記載の半導体集積回路のレイアウト方法。
6. 前記第１の複数種のスタンダードセルが、前記左右の境界間の距離である幅が、共通の単位幅の整数倍であるものとして用意されるとともに、
   前記スタンダードセルおよび近接ダミーセルに加えて、前記複数層の少なくとも１つの層のパターンであって、前記半導体集積回路の論理機能に寄与しない、前記近接ダミーパターンとは異なる周辺ダミーパターンが、上下および左右の境界を有するとともに、該上下の境界間の距離である高さが前記スタンダードセルの高さの整数倍に等しく、該左右の境界間の距離である幅が前記スタンダードセルの単位幅の整数倍に等しい枠内に配置された、少なくとも１種類の第１の周辺ダミーセルを用意し、
   前記第１の周辺ダミーセルを縦横にそれぞれ複数個配列して、前記第１および第２の近接ダミー帯が形成されたスタンダードセルアレイの外側に配置された第１の周辺ダミー領域を形成することを特徴とする請求項１記載の半導体集積回路のレイアウト方法。
7. コンピュータ上でレイアウトされた、半導体基板上に形成される半導体集積回路のレイアウト構造であって
   上下および左右の境界を有する枠内に、それぞれの論理機能を得るために必要な複数層のパターンが配置された複数種のスタンダードセルであって、該上下の境界間の距離である高さが一定である複数種のスタンダードセルを、それぞれ少なくとも１個、縦横に配列するとともに、前記スタンダードセルが配置されていない空間を埋めるように、前記スタンダードセルの電源配線を接続するため又は前記電源配線間の静電容量を増加させるための、少なくとも１種の補助セルを配置してなり、その外周に、複数の前記スタンダードセルの境界が連なって、または、さらに前記少なくとも１種の補助セルの境界が連なって形成された縦方向および横方向の辺を有する、前記半導体集積回路に要求される論理機能を実現するチャネルレス型のスタンダードセルアレイと、
   前記複数層の少なくとも１つの層のパターンであって、前記半導体集積回路の論理機能に寄与しない第１の近接ダミーパターンが、上下および左右の境界を有するとともに、該上下の境界間の距離である高さが前記スタンダードセルの一定の高さの整数倍に等しい枠内に配置された、少なくとも１種類の第１の近接ダミーセルを、複数個、上下の境界が互いに接し、かつ、左右いずれかの境界が前記スタンダードセルアレイの縦方向の辺の全体に接するように配列してなる、該縦方向の辺の長さ全体にわたる第１の近接ダミー帯と、
   上下および左右の境界を有する枠内に、前記少なくとも１つの層のパターンであって、前記半導体集積回路の論理機能に寄与しない第２の近接ダミーパターンが配置された、少なくとも１種類の第２の近接ダミーセルを、複数個、上下いずれかの境界が前記スタンダードセルアレイの横方向の辺の全体に接するように配列してなる、該横方向の辺の長さ全体にわたる第２の近接ダミー帯と
   を有することを特徴とする半導体集積回路のレイアウト構造。
8. 前記スタンダードセルアレイが、前記複数種のスタンダードセルのそれぞれを、前記一定の高さのピッチで配列された横方向の仮想的なグリッド線に上下の境界を重ねて配列することによってなり、
   前記第１の近接ダミー帯が、前記第１の近接ダミーセルのそれぞれの上下の境界を前記横方向のグリッド線に重ねて配列してなることを特徴とする請求項７記載の半導体集積回路のレイアウト構造。
9. コンピュータ上でレイアウトされた、半導体基板上に形成される半導体集積回路のレイアウト構造であって
   上下および左右の境界を有する枠内に、それぞれの論理機能を得るために必要な複数層のパターンが配置された複数種のスタンダードセルであって、該上下の境界間の距離である高さが一定である複数種のスタンダードセルを、それぞれ少なくとも１個、縦横に配列してなり、その外周に、複数の前記スタンダードセルの境界が連なって形成された縦方向および横方向の辺を有するチャネルレス型のスタンダードセルアレイと、
   前記複数層の少なくとも１つの層のパターンであって、前記半導体集積回路の論理機能に寄与しない第１の近接ダミーパターンが、上下および左右の境界を有するとともに、該上下の境界間の距離である高さが前記スタンダードセルの一定の高さの整数倍に等しい枠内に配置された、少なくとも１種類の第１の近接ダミーセルを、複数個、上下の境界が互いに接し、かつ、左右いずれかの境界が前記スタンダードセルアレイの縦方向の辺に接するように配列してなる第１の近接ダミー帯と、
   上下および左右の境界を有する枠内に、前記少なくとも１つの層のパターンであって、前記半導体集積回路の論理機能に寄与しない第２の近接ダミーパターンが配置された、少なくとも１種類の第２の近接ダミーセルを、複数個、上下いずれかの境界が前記スタンダードセルアレイの横方向の辺に接するように配列してなる第２の近接ダミー帯と
   を有し、
   前記レイアウト構造の半導体基板上への形成は、フォトリソグラフィー工程によって前記少なくとも１つの層のパターンを該半導体基板上に形成することによって行われるものであり、
   前記スタンダードセルの前記少なくとも１つの層のパターンは、前記フォトリソグラフィー工程におけるパターン変形をあらかじめ見越した補正が必要な寸法の部分を有し、
   前記第１および第２の近接ダミーパターンは、前記パターン変形をあらかじめ見越した補正が不要な最小寸法を有するものであることを特徴とする半導体集積回路のレイアウト構造。
10. 波長λの露光光を使用し、１／ｎ倍に縮小したマスクパターンを半導体基板上に転写して１つの層のパターンを形成するための該マスクパターンが形成された、半導体集積回路製造用のフォトマスクであって、
    それぞれの論理機能を得るために必要な前記１つの層を含む複数層のパターンが、上下および左右の境界を有する枠内に配置された複数種のスタンダードセルであって、該上下の境界間の距離である高さが一定の複数種のスタンダードセルを、それぞれ少なくとも１個、縦横に配列するとともに、前記スタンダードセルが配置されていない空間を埋めるように少なくとも１種の補助セルと配置してなり、その外周に、複数の前記スタンダードセルの境界が連なって、または、さらに前記スタンダードセルの電源配線を接続するため又は前記電源配線間の静電容量を増加させるための、少なくとも１種の補助セルの境界が重なって形成された縦方向および横方向の辺を有する、前記半導体集積回路に要求される論理機能を実現するチャネルレス型のスタンダードセルアレイの、前記１つの層のパターンを形成するためのマスクパターンと、
    前記１つの層を含む少なくとも１つの層のパターンであって、前記半導体集積回路の論理機能に寄与しない第１の近接ダミーパターンが、上下および左右の境界を有するとともに、該上下の境界間の距離である高さが前記スタンダードセルの一定の高さの整数倍に等しい枠内に配置された、少なくとも１種類の第１の近接ダミーセルを、複数個、上下の境界が互いに接し、かつ、左右いずれかの境界が前記スタンダードセルアレイの縦方向の辺の全体に接するように配列してなる、該縦方向の辺の長さ全体にわたる第１の近接ダミー帯の、前記１つの層のパターンを形成するためのマスクパターンと、
    前記少なくとも１つの層のパターンであって前記半導体集積回路の論理機能に寄与しない第２の近接ダミーパターンが、上下および左右の境界を有する枠内に配置された、少なくとも１種類の第２の近接ダミーセルを、複数個、上下いずれかの境界が前記スタンダードセルアレイの横方向の辺の全体に接するように配列してなる、該横方向の辺の長さ全体にわたる第２の近接ダミー帯の、前記１つの層のパターンを形成するためのマスクパターンと
    が形成されてなることを特徴とするフォトマスク。
11. 波長λの露光光を使用し、１／ｎ倍に縮小したマスクパターンを半導体基板上に転写して１つの層のパターンを形成するための該マスクパターンが形成された、半導体集積回路用のフォトマスクであって、
    それぞれの論理機能を得るために必要な前記１つの層を含む複数層のパターンが、上下および左右の境界を有する枠内に配置された複数種のスタンダードセルであって、該上下の境界間の距離である高さが一定の複数種のスタンダードセルを、それぞれ少なくとも１個、縦横に配列してなり、その外周に、複数の前記スタンダードセルの境界が連なって形成された縦方向および横方向の辺を有するチャネルレス型のスタンダードセルアレイの、前記１つの層のパターンを形成するためのマスクパターンと、
    前記１つの層を含む少なくとも１つの層のパターンであって、前記半導体集積回路の論理機能に寄与しない第１の近接ダミーパターンが、上下および左右の境界を有するとともに、該上下の境界間の距離である高さが前記スタンダードセルの一定の高さの整数倍に等しい枠内に配置された、少なくとも１種類の第１の近接ダミーセルを、複数個、上下の境界が互いに接し、かつ、左右いずれかの境界が前記スタンダードセルアレイの縦方向の辺に接するように配列してなる第１の近接ダミー帯の、前記１つの層のパターンを形成するためのマスクパターンと、
    前記少なくとも１つの層のパターンであって前記半導体集積回路の論理機能に寄与しない第２の近接ダミーパターンが、上下および左右の境界を有する枠内に配置された、少なくとも１種類の第２の近接ダミーセルを、複数個、上下いずれかの境界が前記スタンダードセルアレイの横方向の辺に接するように配列してなる第２の近接ダミー帯の、前記１つの層のパターンを形成するためのマスクパターンと
    が形成されてなり、
    前記スタンダードセルアレイのパターンを形成するためのマスクパターンと、前記第１および第２の近接ダミー帯のパターンを形成するためのマスクパターンとの内、前記スタンダードセルアレイのパターンを形成するためのマスクパターンのみが、半導体基板上に転写した際に生じるパターン変形をあらかじめ見越した補正がなされたものであることを特徴とするフォトマスク。
    
12. ２４８ｎｍ以下の波長の露光光を使用してパターンを形成するためのフォトマスクであって、
    前記スタンダードセルアレイのパターンの、λ未満の所定の臨界値未満の寸法の部分を形成するためのマスクパターンに、半導体基板上に転写した際に生じるパターン変形を予め見越した補正がなされたものであることを特徴とする請求項１１記載のフォトマスク。
13. 前記第１および第２の近接ダミー帯のパターンを形成するためのマスクパターンの最小寸法が２×ｎ×λ以下であることを特徴とする請求項１１記載のフォトマスク。

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