JP5015035B2

JP5015035B2 - 降圧型スイッチングレギュレータ

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Publication number: JP5015035B2
Application number: JP2008046023A
Authority: JP
Inventors: 由幸井上
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2008-02-27
Filing date: 2008-02-27
Publication date: 2012-08-29
Anticipated expiration: 2028-02-27
Also published as: JP2009207256A; US20090213631A1; US8044641B2

Description

本発明は、電子機器に電力を供給する降圧型スイッチングレギュレータに関し、特に電源オフ時に電子回路に印加されている電圧を速やかに低下させると共に、インダクタによる出力電圧のアンダーシュートの発生を防止して電源回路及び負荷回路を保護する技術に関する。

負荷に電力を供給している電源回路の動作を停止させた場合、速やかに該負荷に入力されている電圧を低下させる必要があった。このようにする理由は、電圧の低下に時間がかかると、前記負荷をなす電子回路に動作保証外の低電圧が長時間印加されて、電子回路が誤動作したりして思わぬトラブルが発生する可能性があるからである。
また、小型の電子機器に使用される高効率の電源回路には、インダクタを用いた非絶縁型のスイッチングレギュレータが広く使用されている。しかし、このような場合、インダクタを使用していることから、電源オフ後にインダクタに蓄えられていたエネルギーが放電される経路を設けていない場合、該インダクタの両端に高電圧が発生し、該高電圧によって電源回路を構成する電子部品や、出力端子に接続されている電子回路に誤動作や不具合が発生する可能性があった。

このため、スイッチングレギュレータのスイッチ素子のうち、一端が接地電圧に接続された第１スイッチ素子を、負荷回路がオフするとオンさせて、出力コンデンサに蓄積された電荷を放電させるようにしていた（例えば、特許文献１参照。）。
また、電源オフ時にインダクタの電源側の端子に発生するアンダーシュートを抑制するために、同期整流用スイッチ素子と並列に、抵抗とトランジスタの直列回路を接続し、電源オフ後に該トランジスタをオンさせてアンダーシュートを抑制するようにするものがあった（例えば、特許文献２参照。）。
特開２００７−２８８８６３号公報特開２００４−３３６９７２号公報

しかし、前者のスイッチングレギュレータでは、前記第１スイッチ素子が同期整流用スイッチ素子として機能しており、電源オフの直後にメインスイッチ素子と同期整流用スイッチ素子の両方をオフさせているため、電源オフ直後にインダクタの電源側の端部に大きな負電圧が発生していた。該負電圧は、同期整流用スイッチ素子の両端に印加されることから、同期整流用スイッチ素子の寄生ダイオードを介して接地電圧からインダクタに電流が流れる。しかし、過電流保護機能等が作動して電源がオフすると、インダクタに蓄積されているエネルギーが大きいため、前記寄生ダイオードを破壊してしまう可能性があった。該寄生ダイオードが破壊されると、同期整流用スイッチ素子も機能を失うため、電源回路自体の故障になるという問題があった。
また、後者のスイッチングレギュレータの場合は、出力コンデンサに蓄積された電荷をインダクタと抵抗を介して放電させるため、電源オフ後の出力電圧の低下に時間がかかっていた。このため、出力端子に接続された電子回路に保証外の低電圧が長時間印加されるという問題は解決されなかった。

本発明は、このような問題を解決するためになされたものであり、電源をオフさせた直後の出力電圧のアンダーシュートを防止することができると共に出力電圧を速やかに低下させることができる降圧型スイッチングレギュレータを得ることを目的とする。

この発明に係る降圧型スイッチングレギュレータは、入力端子に入力された入力電圧を、所定の定電圧に変換して出力端子に接続された負荷に出力する同期整流方式の降圧型スイッチングレギュレータにおいて、
入力された制御信号に応じてスイッチングを行う第１のスイッチ素子と、
該第１のスイッチ素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
入力された制御信号に応じてスイッチングを行って該インダクタの放電を行う同期整流用の第２のスイッチ素子と、
前記出力端子から出力される出力電圧が前記所定の定電圧になるように前記第１のスイッチ素子に対するスイッチング制御を行うと共に、前記第２のスイッチ素子に対して前記第１のスイッチ素子と相反するスイッチング動作を行わせる制御回路部と、
該制御回路部が動作を停止すると、前記出力端子を接地電圧に接続すると共に前記第２のスイッチ素子の両端を短絡させる短絡回路部と、
を備えるものである。

具体的には、前記短絡回路部は、
前記出力端子と接地電圧との間に接続された第１の短絡スイッチ素子と、
前記第２のスイッチ素子と並列接続された第２の短絡スイッチ素子と、
を備え、
前記制御回路部の動作を停止させるための信号が外部から入力されると、前記第１の短絡スイッチ素子は前記出力端子を接地電圧に接続すると共に、前記第２の短絡スイッチ素子は前記第２のスイッチ素子の両端を短絡させるようにした。

また、この発明に係る降圧型スイッチングレギュレータは、入力端子に入力された入力電圧を、所定の定電圧に変換して出力端子に接続された負荷に出力する同期整流方式の降圧型スイッチングレギュレータにおいて、
入力された制御信号に応じてスイッチングを行う第１のスイッチ素子と、
該第１のスイッチ素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
入力された制御信号に応じてスイッチングを行って該インダクタの放電を行う同期整流用の第２のスイッチ素子と、
前記出力端子から出力される出力電圧が前記所定の定電圧になるように前記第１のスイッチ素子に対するスイッチング制御を行うと共に、前記第２のスイッチ素子に対して前記第１のスイッチ素子と相反するスイッチング動作を行わせる制御回路部と、
該制御回路部が動作を停止すると、前記出力端子を接地電圧に接続する短絡回路部と、
前記インダクタと前記第２のスイッチ素子との接続部の電圧検出を行う電圧検出回路部と、
を備え、
前記電圧検出回路部は、前記インダクタと前記第２のスイッチ素子との接続部の電圧が負電圧である間、前記制御回路部の動作を停止させるための信号が外部から入力されると前記第２のスイッチ素子をオンさせて導通状態にするものである。

また、この発明に係る降圧型スイッチングレギュレータは、入力端子に入力された入力電圧を、所定の定電圧に変換して出力端子に接続された負荷に出力する同期整流方式の降圧型スイッチングレギュレータにおいて、
入力された制御信号に応じてスイッチングを行う第１のスイッチ素子と、
該第１のスイッチ素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
入力された制御信号に応じてスイッチングを行って該インダクタの放電を行う同期整流用の第２のスイッチ素子と、
前記出力端子から出力される出力電圧が前記所定の定電圧になるように前記第１のスイッチ素子に対するスイッチング制御を行うと共に、前記第２のスイッチ素子に対して前記第１のスイッチ素子と相反するスイッチング動作を行わせる制御回路部と、
該制御回路部が動作を停止すると、前記出力端子を接地電圧に接続する短絡回路部と、
前記出力端子から第２のスイッチング素子の方向に流れる逆電流の発生を検出すると、前記第２のスイッチ素子をオフさせて遮断状態にする逆電流検出回路部と、
を備え、
前記制御回路部の動作を停止させるための信号が外部から入力されると、前記逆電流検出回路部は、前記インダクタと前記第２のスイッチ素子との接続部の電圧が負電圧である間、前記第２のスイッチ素子をオンさせて導通状態にするものである。

具体的は、前記短絡回路部は、前記出力端子と接地電圧との間に接続された第１の短絡スイッチ素子を備え、該第１の短絡スイッチ素子は、前記制御回路部の動作を停止させるための信号が外部から入力されると、前記出力端子を接地電圧に接続するようにした。

本発明の降圧型スイッチングレギュレータによれば、インダクタにおける電源側と出力端子側の各端部を、電源オフ直後に少なくともインダクタに蓄積されたエネルギーがすべて消費されるまで接地電圧に接続するようにしたことから、出力電圧におけるアンダーシュートの発生を抑制することができると共に出力電圧を速やかに低下させることができる。

また、インダクタの電源側端部を同期整流用のスイッチ素子を使用して接地電圧に接続するようにしたことから、回路面積を小さくすることができ、集積化を行った際のチップ面積の増加を低減させることができる。
更に、インダクタの電源側端部を同期整流用のスイッチ素子を使用して接地電圧に接続する際、同期整流用のスイッチ素子の制御を、逆電流を検出する回路で行うようにしたことから回路の追加を最小限にすることができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における降圧型スイッチングレギュレータの回路例を示した図である。
図１において、スイッチングレギュレータ１は、入力端子ＩＮに入力された入力電圧Ｖｉｎを所定の定電圧に変換し、出力電圧Ｖｏｕｔとして出力端子ＯＵＴから負荷１０に出力する同期整流方式の降圧型スイッチングレギュレータである。
スイッチングレギュレータ１は、入力電圧Ｖｉｎの出力制御を行うためのスイッチング動作を行うＰＭＯＳトランジスタからなるスイッチングトランジスタＭ１と、ＮＭＯＳトランジスタからなる同期整流用トランジスタＭ２とを備えている。

更に、スイッチングレギュレータ１は、基準電圧発生回路２と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、インダクタＬ１と、出力コンデンサＣｏと、誤差増幅回路３と、発振回路４と、ＰＷＭコンパレータ５と、ドライバ回路６と、ＮＭＯＳトランジスタＭ３，Ｍ４とを備えている。なお、スイッチングトランジスタＭ１は第１のスイッチ素子を、同期整流用トランジスタＭ２は第２のスイッチ素子をそれぞれなし、基準電圧発生回路２、抵抗Ｒ１，Ｒ２、誤差増幅回路３、発振回路４、ＰＷＭコンパレータ５及びドライバ回路６は制御回路部をなす。また、ＮＭＯＳトランジスタＭ３及びＭ４は短絡回路部をなし、ＮＭＯＳトランジスタＭ３は第１の短絡スイッチ素子を、ＮＭＯＳトランジスタＭ４は第２の短絡スイッチ素子をそれぞれなす。また、スイッチングレギュレータ１において、インダクタＬ１及びコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよい。

基準電圧発生回路２は、所定の基準電圧Ｖｒｅｆを生成して出力し、出力電圧検出用の抵抗Ｒ１，Ｒ２は、出力電圧Ｖｏｕｔを分圧して分圧電圧Ｖｆｂを生成し出力する。また、誤差増幅回路３は、入力された分圧電圧Ｖｆｂと基準電圧Ｖｒｅｆとの電圧差を増幅して誤差電圧Ｖｅを生成し出力する。
また、発振回路４は、所定の三角波信号ＴＷを生成して出力し、ＰＷＭコンパレータ５は、誤差増幅回路３からの誤差電圧Ｖｅと三角波信号ＴＷからＰＷＭ制御を行うためのパルス信号Ｓｐｗを生成して出力する。ドライバ回路６は、入力されたパルス信号Ｓｐｗを基に制御信号Ｐ１及びＮ１をそれぞれ生成し、スイッチングトランジスタＭ１及び同期整流用トランジスタＭ２の各ゲートに対応して出力しスイッチングトランジスタＭ１及び同期整流用トランジスタＭ２の駆動制御を行う。

入力端子ＩＮと接地電圧Ｖｓｓとの間にはスイッチングトランジスタＭ１及び同期整流用トランジスタＭ２が直列に接続され、スイッチングトランジスタＭ１と同期整流用トランジスタＭ２との接続部をＬｘとする。接続部Ｌｘと出力端子ＯＵＴとの間にはインダクタＬ１が接続され、出力端子ＯＵＴと接地電圧Ｖｓｓとの間には、抵抗Ｒ１及びＲ２が直列に接続されると共に出力コンデンサＣｏが接続され、抵抗Ｒ１とＲ２との接続部から分圧電圧Ｖｆｂが出力される。また、誤差増幅回路３において、反転入力端には分圧電圧Ｖｆｂが、非反転入力端には基準電圧Ｖｒｅｆがそれぞれ入力され、出力端はＰＷＭコンパレータ５の非反転入力端に接続されている。

また、ＰＷＭコンパレータ５の反転入力端には三角波信号ＴＷが入力され、ＰＷＭコンパレータ５から出力されたパルス信号Ｓｐｗはドライバ回路６の一方の入力端に入力されている。スイッチングトランジスタＭ１及び同期整流用トランジスタＭ２の各ゲートは、ドライバ回路６の対応する出力端にそれぞれ接続され、制御信号Ｐ１及びＮ１が対応して入力されている。また、出力端子ＯＵＴと接地電圧Ｖｓｓとの間にＮＭＯＳトランジスタＭ３が接続され、接続部Ｌｘと接地電圧Ｖｓｓとの間にＮＭＯＳトランジスタＭ４が接続されている。ドライバ回路６の他方の入力端及びＮＭＯＳトランジスタＭ３，Ｍ４の各ゲートには、スイッチングレギュレータ１のオン／オフ制御を行うために外部から入力されたオン／オフ信号ＳＴがそれぞれ入力されている。なお、ダイオードＤ１は、同期整流用トランジスタＭ２をＩＣチップ上に構成する際に形成される寄生ダイオードである。

このような構成において、図２は、図１のスイッチングレギュレータ１の各信号の波形例を示したタイミングチャートであり、図２では、ｉＬはインダクタＬ１に流れるインダクタ電流を、ＶＬｘは接続部Ｌｘの電圧を、Ｍ１〜Ｍ４は、トランジスタＭ１〜Ｍ４の各動作をそれぞれ示している。図２を参照しながら、図１のスイッチングレギュレータ１の動作について説明する。
オン／オフ信号ＳＴがローレベルのときは、スイッチングレギュレータ１は作動し、オン／オフ信号ＳＴがハイレベルになるとスイッチングレギュレータ１は動作を停止する。

オン／オフ信号ＳＴがローレベルである場合、ＮＭＯＳトランジスタＭ３及びＭ４はオフして遮断状態になると共にドライバ回路６は作動する。このような状態では、スイッチングレギュレータ１の出力電圧Ｖｏｕｔが大きくなると、誤差増幅回路３から出力される誤差電圧Ｖｅの電圧が低下し、ＰＷＭコンパレータ５から出力されるパルス信号Ｓｐｗのデューティサイクルは小さくなる。この結果、スイッチングトランジスタＭ１がオンする時間が短くなり、それに応じて同期整流用トランジスタＭ２がオンする時間が長くなって、スイッチングレギュレータ１の出力電圧Ｖｏｕｔが低下するように制御される。

また、スイッチングレギュレータ１の出力電圧Ｖｏｕｔが小さくなると、誤差増幅回路３から出力される誤差電圧Ｖｅの電圧が上昇し、ＰＷＭコンパレータ５から出力されるパルス信号Ｓｐｗのデューティサイクルは大きくなる。この結果、スイッチングトランジスタＭ１がオンする時間が長くなり、それに応じて同期整流用トランジスタＭ２がオンする時間が短くなって、スイッチングレギュレータ１の出力電圧Ｖｏｕｔが上昇するように制御される。このような動作を繰り返して、出力電圧Ｖｏｕｔが所定の電圧で一定になるように制御される。

このように、オン／オフ信号ＳＴがローレベルでスイッチングレギュレータ１が作動している場合は、ドライバ回路６は、ＰＷＭコンパレータ５から入力されたパルス信号Ｓｐｗのパルス幅に応じて、スイッチングトランジスタＭ１と同期整流用トランジスタＭ２を相補的にオン／オフ制御する。スイッチングトランジスタＭ１がオンして同期整流用トランジスタＭ２がオフしている場合は、インダクタ電流ｉＬが増加し、このときの接続部Ｌｘの電圧ＶＬｘはほぼ入力電圧Ｖｉｎに等しくなっている。スイッチングトランジスタＭ１がオフして同期整流用トランジスタＭ２がオンしている場合は、インダクタ電流ｉＬは減少し、このときの接続部Ｌｘの電圧ＶＬｘは負電圧になっている。

次に、時刻ｔ１でオン／オフ信号ＳＴがハイレベルになると、ドライバ回路６は入力されたパルス信号Ｓｐｗに関係なくスイッチングトランジスタＭ１と同期整流用トランジスタＭ２をそれぞれオフさせ、スイッチングレギュレータ１の動作は停止する。また、ＮＭＯＳトランジスタＭ３及びＭ４がそれぞれオンするため、インダクタＬ１に蓄積されていたエネルギーは、ＮＭＯＳトランジスタＭ３及びＭ４を介して急速に消費される。また、出力コンデンサＣｏの電荷はＮＭＯＳトランジスタＭ３を介して急速に放電される。更に、インダクタＬ１の逆起電力によって接続部Ｌｘに大きな負電圧（アンダーシュート）が発生するが、ＮＭＯＳトランジスタＭ４によって吸収されるため、アンダーシュートの発生が抑制される。ＮＭＯＳトランジスタＭ４がオンしているときのインピーダンスを、同期整流用トランジスタスＭ２における寄生ダイオードＤ１の順方向インピーダンスよりも小さくなるようにすることで、寄生ダイオードＤ１にはほとんど電流が流れないため、寄生ダイオードＤ１を破壊することもない。

このように、本第１の実施の形態におけるスイッチングレギュレータは、電源をオフさせた直後に発生するアンダーシュートを抑制することができると共に、出力電圧Ｖｏｕｔを速やかに低下させることができる。

第２の実施の形態．
図３は、本発明の第２の実施の形態における降圧型スイッチングレギュレータの回路例を示した図である。なお、図３では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図３における図１との相違点は、図１のＮＭＯＳトランジスタＭ４をなくし、コンパレータ１５、ＡＮＤ回路１６及びＯＲ回路１７を追加したことにあり、これに伴って図１のスイッチングレギュレータ１をスイッチングレギュレータ１ａにした。

図３において、スイッチングレギュレータ１ａは、入力端子ＩＮに入力された入力電圧Ｖｉｎを所定の定電圧に変換し、出力電圧Ｖｏｕｔとして出力端子ＯＵＴから負荷１０に出力する同期整流方式の降圧型スイッチングレギュレータである。
スイッチングレギュレータ１ａは、スイッチングトランジスタＭ１と、同期整流用トランジスタＭ２と、基準電圧発生回路２と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、インダクタＬ１と、出力コンデンサＣｏと、誤差増幅回路３と、発振回路４と、ＰＷＭコンパレータ５と、ドライバ回路６と、ＮＭＯＳトランジスタＭ３とを備えている。更に、スイッチングレギュレータ１ａは、コンパレータ１５、ＡＮＤ回路１６及びＯＲ回路１７を備えている。

なお、図３では、ＮＭＯＳトランジスタＭ３が短絡回路部をなすと共に第１の短絡スイッチ素子をなし、コンパレータ１５，ＡＮＤ回路１６及びＯＲ回路１７は電圧検出回路部をなす。また、スイッチングレギュレータ１ａにおいても、インダクタＬ１及びコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよい。

コンパレータ１５において、非反転入力端は接地電圧Ｖｓｓに接続され、反転入力端は接続部Ｌｘに接続されており、出力端はＡＮＤ回路１６の一方の入力端に接続されている。ＡＮＤ回路１６の他方の入力端にはオン／オフ信号ＳＴが入力されており、ＡＮＤ回路１６の出力端はＯＲ回路１７の一方の入力端に接続されている。ＯＲ回路１７の他方の入力端には制御信号Ｎ１が入力されており、ＯＲ回路１７の出力端は同期整流用トランジスタＭ２のゲートに接続されている。

このような構成において、図４は、図３のスイッチングレギュレータ１ａの各信号の波形例を示したタイミングチャートであり、図４では、Ｍ１〜Ｍ３は、トランジスタＭ１〜Ｍ３の各動作をそれぞれ示している。図４を参照しながら、図３のスイッチングレギュレータ１ａの動作について説明する。
オン／オフ信号ＳＴがローレベルで、スイッチングレギュレータ１ａが作動している場合は、ＡＮＤ回路１６の出力端は常にローレベルになっているため、図１のスイッチングレギュレータ１の動作とまったく同じである。

次に、時刻ｔ１でオン／オフ信号ＳＴがハイレベルになると、ドライバ回路６は、スイッチングトランジスタＭ１と同期整流用トランジスタＭ２をそれぞれオフさせるように制御信号Ｐ１及びＮ１を生成して出力する。スイッチングトランジスタＭ１がオフすることからスイッチングレギュレータ１ａの動作は停止する。このとき、接続部Ｌｘの電圧ＶＬｘが負電圧まで低下し、コンパレータ１５の出力信号ＳＡがハイレベルになる。この結果、ＡＮＤ回路１６は、入力されたオン／オフ信号ＳＴの信号レベルと同じ信号レベルの信号を出力するため、ハイレベルの信号を出力する。

ＡＮＤ回路１６の出力端はＯＲ回路１７の入力端に接続されているため、ＯＲ回路１７の出力信号もハイレベルになり同期整流用トランジスタＭ２をオンさせる。このため、インダクタＬ１の逆起電力によって接続部Ｌｘに発生するアンダーシュートは同期整流用トランジスタＭ２によって吸収され、該アンダーシュートの発生を抑制することができる。また、ＮＭＯＳトランジスタＭ３は、図１の場合と同じ動作を行うことから、インダクタＬ１に蓄積されたエネルギーは同期整流用トランジスタＭ２とＮＭＯＳトランジスタＭ３によって消費される。

インダクタＬ１のエネルギーがすべて放出されると、接続部Ｌｘの電圧ＶＬｘは接地電圧Ｖｓｓになるため、コンパレータ１５の出力信号ＳＡはローレベルになる。すると、ＡＮＤ回路１６の出力信号はローレベルになり、ＯＲ回路１７の出力信号もローレベルとなるため、同期整流用トランジスタＭ２はオフして遮断状態になる。なお、コンパレータ１５の反転入力端が接地電圧Ｖｓｓになったときに、コンパレータ１５の出力端から確実にローレベルの信号が出力されるようにするために、コンパレータ１５の入力にオフセット電圧を設けることが望ましい。

このように、本第２の実施の形態のスイッチングレギュレータは、前記第１の実施の形態で使用していたＮＭＯＳトランジスタＭ４がなくても、ＮＭＯＳトランジスタＭ４の代わりに同期整流用トランジスタＭ２を用いて、電源オフ直後に発生するアンダーシュートを抑制することができると共に、出力電圧Ｖｏｕｔを速やかに低下させることができ、前記第１の実施の形態と同様の効果を得ることができる。また、図１のＮＭＯＳトランジスタＭ４は、同期整流用トランジスタＭ２とほぼ同じサイズの大きなトランジスタを使用する必要があるため、コンパレータ１５、ＡＮＤ回路１６及びＯＲ回路１７を追加しても、回路面積を小さくすることができ集積化を行う場合にチップサイズを小さくすることができる。

第３の実施の形態．
図５は、本発明の第３の実施の形態における降圧型スイッチングレギュレータの回路例を示した図である。なお、図５では、図３と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図３との相違点のみ説明する。
図５における図３との相違点は、図３のＯＲ回路１７をなくしたことにあり、これに伴って図３のスイッチングレギュレータ１ａをスイッチングレギュレータ１ｂにした。

図５において、スイッチングレギュレータ１ｂは、入力端子ＩＮに入力された入力電圧Ｖｉｎを所定の定電圧に変換し、出力電圧Ｖｏｕｔとして出力端子ＯＵＴから負荷１０に出力する同期整流方式の降圧型スイッチングレギュレータである。
スイッチングレギュレータ１ｂは、スイッチングトランジスタＭ１と、同期整流用トランジスタＭ２と、基準電圧発生回路２と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、インダクタＬ１と、出力コンデンサＣｏと、誤差増幅回路３と、発振回路４と、ＰＷＭコンパレータ５と、ドライバ回路６と、ＮＭＯＳトランジスタＭ３と、コンパレータ１５と、ＡＮＤ回路１６とを備えている。

なお、図５では、ＮＭＯＳトランジスタＭ３が短絡回路部をなすと共に第１の短絡スイッチ素子をなし、コンパレータ１５及びＡＮＤ回路１６は逆電流検出回路部をなす。また、スイッチングレギュレータ１ｂにおいても、インダクタＬ１及びコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよい。

ＡＮＤ回路１６の他方の入力端には、ドライバ回路６からの制御信号Ｎ１が入力され、ＡＮＤ回路１６の出力端は同期整流用トランジスタＭ２のゲートに接続されている。コンパレータ１５とＡＮＤ回路１６は逆電流検出回路をなしている。
このような構成において、図６は、図５のスイッチングレギュレータ１ｂの各信号の波形例を示したタイミングチャートであり、図６においても、Ｍ１〜Ｍ３は、トランジスタＭ１〜Ｍ３の各動作をそれぞれ示している。図６を参照しながら、図５のスイッチングレギュレータ１ｂの動作について説明する。

まず、オン／オフ信号ＳＴがローレベルでスイッチングレギュレータ１ｂが連続モードで動作を行っている場合について説明する。
時刻ｔ０から時刻ｔ１までと、時刻ｔ４から時刻ｔ５までの区間が連続モードの動作区間である。該動作区間では、スイッチングトランジスタＭ１がオンして、同期整流用トランジスタＭ２がオフしている場合の接続部Ｌｘの電圧ＶＬｘは、ほぼ入力電圧Ｖｉｎに近い電圧であるため、コンパレータ１５の出力信号ＳＡはローレベルになる。また、スイッチングトランジスタＭ１がオフして、同期整流用トランジスタＭ２がオンしている場合の接続部Ｌｘの電圧ＶＬｘは負電圧になるため、コンパレータ１５の出力信号ＳＡはハイレベルになる。このことから、ドライバ回路６から出力される制御信号Ｎ１と同じ信号レベルの信号が、ＡＮＤ回路１６から同期整流用トランジスタＭ２のゲートに出力される。

次に、スイッチングレギュレータ１ｂが不連続モードで動作を行っている場合について説明する。
時刻ｔ１から時刻ｔ４までが不連続モードの動作区間である。該動作区間では、スイッチングトランジスタＭ１がオンして、同期整流用トランジスタＭ２がオフしている場合は、連続モードと同様、接続部Ｌｘの電圧ＶＬｘは、ほぼ入力電圧Ｖｉｎに近い電圧になるため、コンパレータ１５の出力信号ＳＡはローレベルになる。また、スイッチングトランジスタＭ１がオフして、同期整流用トランジスタＭ２がオンしている場合は、インダクタＬ１に蓄積されていたエネルギーが、接地電圧Ｖｓｓから、オンしている同期整流用トランジスタＭ２とインダクタＬ１を介して出力端子ＯＵＴに流れる。このときのインダクタ電流ｉＬは、インダクタＬ１に蓄積されていたエネルギーが減るに従って小さくなるため、接続部Ｌｘの電圧ＶＬｘは負電圧から徐々に上昇する。

時刻ｔ２又は時刻ｔ３では、インダクタＬ１に蓄積されていたエネルギーがすべて放出され、接続部Ｌｘの電圧ＶＬｘは接地電圧Ｖｓｓになる。同期整流用トランジスタＭ２のオン時間が更に長くなると、インダクタ電流ｉＬの流れる方向が逆になり、出力端子ＯＵＴから、インダクタＬ１と同期整流用トランジスタＭ２を通って接地電圧Ｖｓｓに流れるようになる。このため、接続部Ｌｘの電圧ＶＬｘは正電圧になり、コンパレータ１５の出力信号ＳＡはローレベルになる。するとＡＮＤ回路１６の出力信号もローレベルになり、同期整流用トランジスタＭ２はオフして、出力端子ＯＵＴから同期整流用トランジスタＭ２の方向に流れる逆電流の発生を防止することができる。

次に、時刻ｔ５でオン／オフ信号ＳＴがハイレベルになると、ドライバ回路６は、スイッチングトランジスタＭ１をオフさせると共に、同期整流用トランジスタＭ２をオンさせる。この状態では、スイッチングレギュレータ１が作動しているときのスイッチングトランジスタＭ１がオフしたときとまったく同じ状態であり、インダクタＬ１に蓄えられたエネルギーが同期整流用トランジスタＭ２とインダクタＬ１を通って出力端子ＯＵＴに流れ、接続部Ｌｘの電圧ＶＬｘは徐々に上昇する。インダクタＬ１に蓄積されていたエネルギーがすべて放出され、接続部Ｌｘの電圧ＶＬｘが接地電圧Ｖｓｓになると、コンパレータ１５の出力信号ＳＡの信号レベルが反転してローレベルになる。このため、ＡＮＤ回路１６の出力信号もローレベルになり、同期整流用トランジスタＭ２はオフする。

このように、本第３の実施の形態におけるスイッチングレギュレータは、逆電流検出回路が逆電流を検出している間、前記第２の実施の形態と同様、同期整流用トランジスタＭ２がオンして、オンしているＮＭＯＳトランジスタＭ３と共に、インダクタＬ１のエネルギーを消費するため、出力電圧のＶｏｕｔのアンダーシュートを抑制して出力電圧Ｖｏｕｔを速やかに低下させることができる。また、出力電圧のＶｏｕｔのアンダーシュートを抑制する回路に、逆電流検出回路を使用することにより、回路の追加を最小限にすることができる。

なお、前記第３の実施の形態では、逆電流検出回路の出力信号で直接同期整流用トランジスタＭ２をオフさせるようにしたが、逆電流検出回路の出力信号をドライバ回路６に入力するようにし、ドライバ回路６から出力される制御信号Ｎ１によって同期整流用トランジスタＭ２をオフさせるようにしてもよい。また、前記第２の実施の形態と同様、コンパレータ１５の入力にオフセット電圧を設けることが望ましい。

本発明の第１の実施の形態における降圧型スイッチングレギュレータの回路例を示した図である。図１のスイッチングレギュレータ１の各信号の波形例を示したタイミングチャートである。本発明の第２の実施の形態における降圧型スイッチングレギュレータの回路例を示した図である。図３のスイッチングレギュレータ１ａの各信号の波形例を示したタイミングチャートである。本発明の第３の実施の形態における降圧型スイッチングレギュレータの回路例を示した図である。図５のスイッチングレギュレータ１ｂの各信号の波形例を示したタイミングチャートである。

符号の説明

１，１ａ，１ｂスイッチングレギュレータ
２基準電圧発生回路
３誤差増幅回路
４発振回路
５ＰＷＭコンパレータ
６ドライバ回路
１０負荷
１５コンパレータ
１６ＡＮＤ回路
１７ＯＲ回路
Ｍ１スイッチングトランジスタ
Ｍ２同期整流用トランジスタ
Ｍ３，Ｍ４ＮＭＯＳトランジスタ
Ｌ１インダクタ
Ｒ１，Ｒ２抵抗
Ｃｏ出力コンデンサ

Claims

入力端子に入力された入力電圧を、所定の定電圧に変換して出力端子に接続された負荷に出力する同期整流方式の降圧型スイッチングレギュレータにおいて、
入力された制御信号に応じてスイッチングを行う第１のスイッチ素子と、
該第１のスイッチ素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
入力された制御信号に応じてスイッチングを行って該インダクタの放電を行う同期整流用の第２のスイッチ素子と、
前記出力端子から出力される出力電圧が前記所定の定電圧になるように前記第１のスイッチ素子に対するスイッチング制御を行うと共に、前記第２のスイッチ素子に対して前記第１のスイッチ素子と相反するスイッチング動作を行わせる制御回路部と、
該制御回路部が動作を停止すると、前記出力端子を接地電圧に接続すると共に前記第２のスイッチ素子の両端を短絡させる短絡回路部と、
を備えることを特徴とする降圧型スイッチングレギュレータ。
前記短絡回路部は、
前記出力端子と接地電圧との間に接続された第１の短絡スイッチ素子と、
前記第２のスイッチ素子と並列接続された第２の短絡スイッチ素子と、
を備え、
前記制御回路部の動作を停止させるための信号が外部から入力されると、前記第１の短絡スイッチ素子は前記出力端子を接地電圧に接続すると共に、前記第２の短絡スイッチ素子は前記第２のスイッチ素子の両端を短絡させることを特徴とする請求項１記載の降圧型スイッチングレギュレータ。
入力端子に入力された入力電圧を、所定の定電圧に変換して出力端子に接続された負荷に出力する同期整流方式の降圧型スイッチングレギュレータにおいて、
入力された制御信号に応じてスイッチングを行う第１のスイッチ素子と、
該第１のスイッチ素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
入力された制御信号に応じてスイッチングを行って該インダクタの放電を行う同期整流用の第２のスイッチ素子と、
前記出力端子から出力される出力電圧が前記所定の定電圧になるように前記第１のスイッチ素子に対するスイッチング制御を行うと共に、前記第２のスイッチ素子に対して前記第１のスイッチ素子と相反するスイッチング動作を行わせる制御回路部と、
該制御回路部が動作を停止すると、前記出力端子を接地電圧に接続する短絡回路部と、
前記インダクタと前記第２のスイッチ素子との接続部の電圧検出を行う電圧検出回路部と、
を備え、
前記電圧検出回路部は、前記インダクタと前記第２のスイッチ素子との接続部の電圧が負電圧である間、前記制御回路部の動作を停止させるための信号が外部から入力されると前記第２のスイッチ素子をオンさせて導通状態にすることを特徴とする降圧型スイッチングレギュレータ。
入力端子に入力された入力電圧を、所定の定電圧に変換して出力端子に接続された負荷に出力する同期整流方式の降圧型スイッチングレギュレータにおいて、
入力された制御信号に応じてスイッチングを行う第１のスイッチ素子と、
該第１のスイッチ素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
入力された制御信号に応じてスイッチングを行って該インダクタの放電を行う同期整流用の第２のスイッチ素子と、
前記出力端子から出力される出力電圧が前記所定の定電圧になるように前記第１のスイッチ素子に対するスイッチング制御を行うと共に、前記第２のスイッチ素子に対して前記第１のスイッチ素子と相反するスイッチング動作を行わせる制御回路部と、
該制御回路部が動作を停止すると、前記出力端子を接地電圧に接続する短絡回路部と、
前記出力端子から第２のスイッチング素子の方向に流れる逆電流の発生を検出すると、前記第２のスイッチ素子をオフさせて遮断状態にする逆電流検出回路部と、
を備え、
前記制御回路部の動作を停止させるための信号が外部から入力されると、前記逆電流検出回路部は、前記インダクタと前記第２のスイッチ素子との接続部の電圧が負電圧である間、前記第２のスイッチ素子をオンさせて導通状態にすることを特徴とする降圧型スイッチングレギュレータ。
前記短絡回路部は、前記出力端子と接地電圧との間に接続された第１の短絡スイッチ素子を備え、該第１の短絡スイッチ素子は、前記制御回路部の動作を停止させるための信号が外部から入力されると、前記出力端子を接地電圧に接続することを特徴とする請求項３又は４記載の降圧型スイッチングレギュレータ。