JP6381963B2 - スイッチング電源回路 - Google Patents

Description

本発明は、過電流保護機能を有するスイッチング電源回路に係り、特に、過電流保護機能の向上等を図ったものに関する。

この種の従来回路としては、例えば、フォワード式のスイッチング電源回路において、閾値の異なる２つの過電流判定回路を設けたもの等が種々提案されている（例えば、特許文献１等参照）。
図８には、上述の特許文献１に開示されたスイッチング電源回路が示されており、以下、同図を参照しつつ、この従来回路について説明する。
このスイッチング電源回路は、電流検出の閾値が異なる第１の過電流判定回路２８Ａと第２の過電流判定回２９Ａとを有し、スイッチング素子としてＦＥＴ２Ａに流れる電流を、それぞれの閾値により判定して、過電流が検出されるレベルによって過電流保護時の保護動作を切り替えるよう構成されたものである。

まず、第１の過電流判定回路２８Ａは、第１の比較器３１Ａと、スイッチ３３Ａとを主たる構成要素として構成されたものとなっている。
かかる第１の過電流判定回路２８Ａは、ＦＥＴ２Ａと直列接続された抵抗器３Ａによって検出された電圧と、第１のしきい値電圧Ｖｔｈ１とを第１の比較器３１Ａにより比較し、その比較結果に応じてスイッチ３３Ａを開閉成するようになっている。

一方、第２の過電流判定回路２９Ａは、第２の比較器３５Ａと、スイッチ３７Ａとを主たる構成要素として構成されたものとなっている。
かかる第２の過電流判定回路２９Ａは、ＦＥＴ２Ａと直列接続された抵抗器３Ａによって検出された電圧と、第２のしきい値電圧Ｖｔｈ２（Ｖｔｈ２＞Ｖｔｈ１）とを第２の比較器３５Ａにより比較し、その比較結果に応じてスイッチ３７Ａを開閉成するようになっている。

このスイッチング電源回路は、制御用ＩＣ５Ａにソフトスタート端子ＣＳを介して外部接続されたコンデンサ２５Ａと抵抗２７Ａとで設定されるソフトスタート機能を利用して、次述するように第１の過電流判定回路２８Ａと第２の過電流判定回路２９Ａによる過電流検出動作が制御されるよう構成されたものとなっている。
以下、図９に示されたタイミングチャートを参照しつつ、この回路の動作について説明する。
まず、第１の過電流判定回路２８Ａが電流検出した場合の動作について説明する。なお、以下に説明する動作時の波形は、図９に示された従来回路の主要部における信号波形例を示した波形図において、”過電流通常動作１”と表記された領域に示されている。
最初に、ＦＥＴ２Ａがオン状態にある間、抵抗器３Ａの両端に発生する電流検出信号の電圧レベルが、第１のしきい値電圧Ｖｔｈ１を上回ると、第１の比較器３１Ａは、論理値Ｈｉｇｈに相当する電圧を出力し、スイッチ３３Ａがオン状態とされる。その為、コンデンサ２５Ａが放電状態とされ、コンデンサ２５Ａの端子電圧Ｖｃ２５は低下する。

このコンデンサ２５Ａの端子電圧Ｖｃ２５は、定電流源２６Ａからの充電電流と、スイッチ３３Ａがオン状態となったときの放電電流とが釣り合うまで低下してゆく（図９（Ｂ）及び図９（Ｄ）参照）。
一方、制御用ＩＣ５Ａのコンパレータ２３Ａは、コンデンサ２５Ａの端子電圧Ｖｃ２５が、ランプ波発生器２４Ａからのランプ電圧Ｖｒａｍｐよりも低くなるとＦＥＴ２Ａのゲートへ対するパルス駆動信号の出力を停止する（図９（Ａ）及び図９（Ｄ）参照）。
すなわち、パルス駆動信号のオン期間を制限することで、出力回路１５Ａからの出力電流を制限する過電流保護動作が行われることとなる。

図９において、”Ｉｄｓ２”はＦＥＴ２Ａのドレイン・ソース間電流を、”Ｉｃｅ３３”はスイッチ３３Ａを流れる電流を、”Ｉｃｅ３７”はスイッチ３７Ａを流れる電流を、”Ｖｃ２５”はコンデンサ２５Ａの両端子間電圧を、”Ｖｒａｍｐ”はランプ波発生器２４Ａから出力されるランプ電圧を、それぞれを表している。

また、特許文献１には、過電流保護が動作する付近の負荷電流が流れた場合に、良好な定電流垂下特性と安定した出力電圧Ｖｏｕｔを得るには、スイッチ３３Ａとして、例えば、電流増幅率ｈｆｅの低いＮＰＮ型トランジスタを用い、かつ、スイッチ３３Ａのベース電流を制限するための抵抗を設け、スイッチ３３Ａがオンしてコンデンサ２５Ａの端子電圧Ｖ２５が急速に低下しないようにすると好適である旨開示されている。

次に、第２の過電流判定回路２９Ａでは、例えば、急激な負荷短絡による大きな負荷電流が検出された場合にのみ、次述するようにスイッチ３７Ａが動作するようになっている。なお、以下に説明する動作時の波形は、図９の波形図において、同図中央付近に”過電流通常動作２（短絡）”と表記された領域に示されている。
まず、ＦＥＴ２Ａがオン状態にある場合に、抵抗器３Ａの両端に発生する電流検出信号の電圧レベルが、第２のしきい値電圧Ｖｔｈ２を上回ると、第２の比較器３５Ａは、論理値Ｈｉｇｈに相当する電圧を出力し、スイッチ３７Ａがオン状態とされる（図９（Ａ）及び図（Ｃ）参照）。その為、コンデンサ２５Ａがオン抵抗値の低いスイッチ３７Ａにより短絡され、コンデンサ２５Ａの端子電圧Ｖｃ２５がランプ電圧Ｖｒａｍｐの最小値よりも低いレベルまで急速に低下せしめられる（図９（Ｄ）参照）。
抵抗器３Ａにおいて、一度大きな短絡電流が検出されると、ＦＥＴ２Ａのパルス駆動信号は長い間常にオフとされ、暫くは出力されない状態となる（図９（Ａ）参照）。

しかして、パルス駆動信号は、通常時のスイッチング周期よりも十分に長い周期で間欠的に出力されるようになり、出力回路１５Ａから負荷ＬＤへの出力電流は抑制されて、電源回路内において、素子の耐圧を超えるようなサージ電流やサージ電圧が抑圧されることとなる。

特開２０１１−１９３６８号公報（第５−１２頁、図１−図４）

しかしながら、上記従来回路においては、スイッチング素子（ＦＥＴ２Ａ）に流れる電流で負荷短絡状態を検出して過電流検出の閾値を変更したように動作するように構成されたものであり、実際の出力電圧の低下状態を検出しているわけではない。
したがって、ある出力電圧まで低下した場合に、さらにスイッチング素子の閾値を変えてオン時間を短くすることでスイッチング素子の負担を軽減するという動作に対応することはできない。

また、過電流判定の基準電圧のための電源を２つ必要とするため、回路の複雑化を招き、装置の高価格化を招くだけでなく、過電流検出のしきい値電圧の設定
、変更が、抵抗を用いた場合に比して容易性に欠けるという問題がある。

本発明は、上記実状に鑑みてなされたもので、簡易な構成で、出力電圧を監視しつつ、過電流保護動作のしきい値電圧の切り替えが容易なスイッチング電源回路を提供するものである。

上記本発明の目的を達成するため、本発明の第１の形態におけるスイッチング電源回路は、
電源とグランドとの間に、前記電源側からインダクタ、メインスイッチング素子、及び、第１の電流検出用抵抗器が順に直列接続され、前記インダクタと前記メインスイッチング素子との接続点に整流用ダイオードのアノードが接続され、前記整流用ダイオードのカソードとグランドとの間に出力用コンデンサが接続され、前記整流用ダイオードと出力用コンデンサの接続点に得られる出力電圧のフィードバックにより前記メインスイッチング素子の動作制御を行うメイン制御回路と、前記第１の電流検出用抵抗器の電圧に基づいて過電流検出を行い、その検出結果に応じて前記メイン制御回路の動作を制御して出力電流の制限動作を可能とした過電流検出回路とを具備してなるスイッチング電源回路において、
前記過電流検出回路の入力段と前記第１の電流検出用抵抗器との間に、第２の電流検出用抵抗器を設ける一方、前記出力電圧の低下を検出する出力検出回路と、前記出力検出回路における検出結果により前記第２の電流検出用抵抗器にバイアス電流を供給する電流源とを設け、
前記メイン制御回路は、出力電圧のフィードバックを入力し基準電圧との比較を行い、その比較結果に応じた電圧を出力するエラーアンプを有し、前記エラーアンプの出力段は、前記出力検出回路の入力段に接続され、前記出力検出回路は、第１の閾値電圧と前記エラーアンプの出力電圧とを比較する出力検出用比較器を用いてなり、
前記過電流検出回路における出力電流の制限動作による出力電圧の低下が前記出力検出回路により検出された際に、前記電流源に前記第２の電流検出用抵抗器へのバイアス電流の供給を行わしめ、前記過電流検出回路による出力電流の制限状態を変更可能に構成されてなるものである。
また、上記本発明の目的を達成するため、本発明の第２の形態におけるスイッチング電源回路は、
前記メイン制御回路は、前記出力電圧のフィードバックを入力し基準電圧との比較を行い、その比較結果に応じた電圧を出力する一方、電流を出力する電流源を出力段に備えたエラーアンプを有してなり、
前記過電流検出回路の入力段と前記第１の電流検出用抵抗器との間に、第２の電流検出用抵抗器を設け、前記電流源と前記過電流検出回路の入力段との間に、単一方向性の導通素子を設け、前記過電流検出回路における出力電流の制限動作により前記エラーアンプの出力段と前記過電流検出回路の入力段との電位差が前記単一方向性の導通素子の閾値を超えた際に、前記第２の電流検出用抵抗器に前記電流源によるバイアス電流の供給を行わしめ、前記過電流検出回路による出力電流の制限状態を変更可能にしてものである。

本発明の第１の形態によれば、出力電圧のフィードバックにより出力電圧の低下が検出された場合に、過電流検出のための抵抗器へ定電流を供給することにより、メインスイッチング素子の過電流の閾値を変更可能としたので、過電流保護動作時の出力電圧の低下の状態を見て、比較的簡易な回路構成で過電流保護の動作の切り替えを可能とすることができる。
また、本発明の第１の形態において、メイン制御回路に、フィードバックを入力し基準電圧との比較を行い、その比較結果に応じた電圧を出力するエラーアンプを設け、その出力を出力検出回路へ入力する構成を採ることで、電源の出力電圧低下を判断できるため、出力電圧を直接フィードバックできない電源構成、例えば、絶縁型スイッチング電源回路への適用が容易となる。
さらに、本発明の第２の形態によれば、エラーアンプでの判定結果を定電流出力する構成とすることで、ダイオードなどの単一方向性の導通素子が電圧検出と第２の電流検出用抵抗器への電流供給の機能を兼ねることができるため、単一方向性の導通素子と抵抗器のみで過電流保護の動作の切り替えができ、最小限の部品点数により実装ボードや集積回路における搭載面積の縮小が容易となるという効果を奏するものである。

本発明の実施の形態におけるスイッチング電源回路の第１の実施例の基本回路構成例を示す構成図である。 本発明の実施の形態におけるスイッチング電源回路の第１の実施例の具体回路構成例を示す回路図である。 本発明の実施の形態におけるスイッチング電源回路の第２の実施例の回路構成を示す回路図である。 本発明の実施の形態におけるスイッチング電源回路の第３の実施例の回路構成を示す回路図である。 本発明の実施の形態におけるスイッチング電源回路の第４の実施例の回路構成を示す回路図である。 本発明の実施の形態におけるスイッチング電源回路の主要部の信号波形変化例を示すタイミングチャートである。 本発明の実施の形態におけるスイッチング電源回路の出力電圧変化に対する出力電流変化を示す特性線図である。 従来のスイッチング電源回路の回路構成例を示す回路図である。 図８に示された従来回路の主要部の信号波形変化例を示すタイミングチャートである。

以下、本発明の実施の形態について、図１乃至図７を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態におけるスイッチング電源回路の第１の実施例の基本回路構成例について、図１を参照しつつ説明する。
本発明の実施の形態におけるスイッチング電源回路は、メインスイッチング素子としてのパワートランジスタ（図１においては「ＭＰＷ」と表記）１と、インダクタ（図１においては「Ｌ１」と表記）１３と、整流用ダイオード（図１においては「ＳＢＤ１」と表記）６と、出力コンデンサ（図１においては「ＣOUT」と表記）１５と、メイン制御回路（図１においては「Ｍ−ＣＯＮＴ」と表記）２０１と、過電流検出回路（図１においては「Ｉ−ＤＥＴ」と表記）２０２と、出力検出回路（図１においては「Ｖ−ＤＥＴ」と表記）２０３と、電流源１１と、第１の電流検出用抵抗器（図１においては「ＲSENSE」と表記）２１と、第２の電流検出用抵抗器（図１においては「ＲS1」と表記）２２とを主たる構成要素として構成されたものとなっている。

以下、具体的な回路構成について説明する。
まず、本発明の実施の形態において、メインスイッチング素子としてのパワートランジスタ１には、ＮチャンネルパワーＭＯＳ ＦＥＴが用いられており、そのドレインと電源印加端子３１との間に、インダクタ１３が直列接続されて設けられると共に、電源印加端子３１とグランドとの間には、入力用コンデンサ（図１においては「ＣIN」と表記）１６が直列接続されている。

また、パワートランジスタ１のドレインとインダクタ１３の接続点と出力端子３２との間には、パワートランジスタ１のドレイン側がアノードとなるように整流用ダイオード６が直列接続されて設けられており、この整流用ダイオード６のカソードとグランドとの間に、出力コンデンサ１５が直列接続されている。
一方、パワートランジスタ１のソースは、第１の電流検出用抵抗器２１を介してグランドに接続されている。

メイン制御回路２０１は、出力電圧ＶOUTのフィードバック電圧に応じてパワートランジスタ１の動作を制御するよう構成されてなるもので、その基本的な構成は、従来同様のものである。
過電流検出回路２０２は、パワートランジスタ１に流れる過電流を検出し、メイン制御回路２０１の動作を制御することで、パワートランジスタ１に流れる電流を制限可能に構成されてなるものである。

この過電流検出回路２０２の入力段には、第２の電流検出用抵抗器２２の一端が接続される一方、その他端は、パワートランジスタ１のソースと第１の電流検出用抵抗器２１との接続点に接続されており、第２の電流検出用抵抗器２２を介して第１の電流検出用抵抗器２１に発生する電圧が検出されるようになっている。

さらに、出力検出回路２０３は、出力電圧ＶOUTの出力状態を検出し、電流源１１は、出力検出回路２０３の検出結果により出力電流が制御可能に構成されたものとなっている。
電流源１１は、第２の電流検出用抵抗器２２と過電流検出回路２０２の入力段との相互の接続点に接続されて、第２の電流検出用抵抗器２２への電流供給ができるようになっている。
なお、電流源１１は、定電圧ＶREGが印加されて電流出力動作が可能となっている。

かかる構成において、過電流検出回路２０２と第１の電流検出用抵抗器２１との間に第２の電流検出用抵抗器２２が設けられ、出力検出回路２０３によって出力電流が制御される電流源１１から第２の電流検出用抵抗器２２に電流が流入せしめられるよう構成された部分は、従来回路とは異なる構成部分である。
このような構成を採ることによる具体的な回路動作について、図２に示された具体回路構成例を参照しつつ説明する。

なお、図１に示された構成要素と同一の構成要素については、その詳細な説明を省略し、以下、異なる点を中心に説明する。
まず、図２に示された具体回路例においては、メイン制御回路２０１、過電流検出回路２０２、出力検出回路２０３、及び、電流源１１が制御ＩＣとして集積回路化されたものとなっている。
この図２に示された具体回路例において、メイン制御回路２０１は、エラーアンプ５１と、ＰＷＭ変換部（図２においては「ＰＷＭ−ＣＯＮＶ」）５２と、ドライバ（図２においては「ＤＲＶ」と表記）５３とを有して構成されたものとなっている。

エラーアンプ５１は、例えば、演算増幅器（図１においては「ＡＭＰ」と表記）５を用いて構成されており、その非反転入力端子には第１の閾値電圧ＶREFが印加されるようになっている一方、反転入力端子には、次述するように、出力電圧ＶOUT の分圧電圧がフィードバック電圧として印加されるようになっている。

すなわち、出力端子３２とグランドとの間には、出力端子３２側から第１及び第２の抵抗器（図２においては、それぞれ「Ｒ１」、「Ｒ２」と表記）２３，２４が順に直列接続されて設けられている。そして、第１及び第２の抵抗器２３，２４の相互の接続点が、制御用ＩＣのフィードバック電圧入力端子１０３を介してエラーアンプ５１の反転入力端子に接続されて、出力電圧ＶOUT の分圧電圧である第２の抵抗器２４における電圧がフィードバック電圧として、エラーアンプ５１の反転入力端子へ印加されるようになっている。

なお、出力端子３２と第１及び第２の抵抗器２３，２４の相互の接続点との間には、第１のコンデンサ（図１においては「Ｃ１」と表記）１７が接続される一方、先のフィードバック電圧入力端子１０３と、エラーアンプ５１の出力端子が接続される外部素子接続用端子１０４との間には、フィードバック電圧入力端子１０３側からフィードバック抵抗器（図２においては「ＲFB」と表記）１５、フィードバックコンデンサ（図２においては「ＣFB」と表記）１８が順に直列接続されて設けられている。これら第１のコンデンサ１７、フィードバック抵抗器１５、及び、フィードバックコンデンサ１８は、昇圧電圧を安定動作せしめるための位相補償として作用するものとなっている。

エラーアンプ５１の出力端子は、ＰＷＭ変換部５２の入力段に接続されると共に、出力検出回路２０３の入力段にも接続されている。
ＰＷＭ変換部５２は、エラーアンプ５１の出力電圧と三角波電圧とを比較し、その比較結果に応じたＰＷＭ信号を生成、出力するよう構成されてなるものである。
ドライバ５３は、ＰＷＭ変換部５２で生成されたＰＷＭ信号と、過電流検出回路２０２からの出力信号とに基づいて、パワートランジスタ１のオン・オフを制御するゲート信号を、外部素子接続用端子１０１を介してパワートランジスタ１のゲートへ出力するよう構成されたものとなっている（詳細は後述）。

出力検出回路２０３は、第２の比較器（図２においては「ＣＯＭＰ２」と表記）４を用いて構成されており、その非反転入力端子に、先のエラーアンプ５１の出力端子が接続される一方、反転入力端子には、所定の出力検出用閾値電圧ＶVDが印加されるようになっている。
そして、第２の比較器４の出力信号は、電流源１１の出力制御に供されるようになっている。

過電流検出回路２０２は、第１の比較器（図２においては「ＣＯＭＰ１」と表記）３を用いて構成されており、その非反転入力端子には、外部素子接続用端子１０２を介して、先に図１で説明したと同様に、第２の電流検出用抵抗器２２の一端が接続されると共に、電流源１１が接続されている。
また、第１の比較器３の反転入力端子には、所定の過電流検出用閾値電圧ＶCDが印加されるようになっている。そして、第１の比較器３の出力信号は、後述するようにドライバ５３の動作制御に供されるようになっている。

次に、上記構成における動作について、図６に示されたタイミングチャートを参照しつつ説明する。
まずＰＷＭ変換部５２においては、エラーアンプ５１の出力電圧と、ＰＷＭ変換部５２において生成されたＰＷＭ変換用三角波電圧との比較がなされる（図６（Ｂ）参照）。そして、過電流検出回路２０２において過電流が検出されない通常動作状態においては、ＰＷＭ変換用三角波電圧がエラーアンプ５１の出力電圧を超えない区間は、論理値Ｈｉｇｈに相当する電圧レベルの信号が、ＰＷＭ変換用三角波電圧がエラーアンプ５１の出力電圧を超えている区間は、論理値Ｌｏｗに相当する電圧レベルの信号が、それぞれドライバ５３を介して外部素子接続用端子１０１からパワートランジスタ１のゲートへＰＷＭ信号として出力される（図６（Ｂ）及び図６（Ｃ）参照）。

この通常動作状態で出力されるＰＷＭ信号は、式１で表されるディーティ比Ｄを有するものとなる。

Ｄ＝（１−ＶIN／ＶOUT）・・・式１

なお、ここで、ＶINは、電源印加端子３１に外部から印加される電源電圧、ＶOUTは出力端子３２に得られる出力電圧である。
パワートランジスタ１において、ドレイン電流ＩPWは、パワートランジスタ１がオン期間にある場合、インダクタ１３の作用によってオンした瞬間から徐々に増えてゆき、オフする直前に電流値はその期間の最大のピークとなる（図６（Ｄ）参照）。

このドレイン電流ＩPWは、第１の電流検出用抵抗器２１において電圧に変換されて、外部素子接続用端子１０２を介して過電流検出回路２０２へ入力される。
外部素子接続用端子１０２における電圧波形は、図６（Ｆ）の”通常動作状態”の区間に示されたような変化となり、この波形は、上述のドレイン電流波形（図６（Ｄ）参照）と相似したものとなっている。
なお、図６（Ｆ）において、”過電流検出端子”は、外部素子接続用端子１０２を意味する。
ここで、通常動作状態において、外部素子接続用端子１０２を介して過電流検出回路２０２に入力された電圧ＶSENSEは、下記する式２で表される大きさとなる。

ＶSENSE＝ＩPW×ＲSENSE・・・式２

ここで、ＩPWは、パワートランジスタ１のドレイン電流、ＲSENSEは、第１の電流検出用抵抗器２１の抵抗値とする。
また、この通常動作時において過電流検出回路２０２において過電流と判定される電流値ＩLIMHは、下記する式３で表される大きさとなる。

ＩLIMH＝ＶCD／ＲSENSE・・・式３

ここで、ＶCDは、第１の比較器３の反転入力端子に印加される過電流検出用閾値電圧である。
しかして、出力電流が増加してパワートランジスタ１のドレイン電流が増えてゆき、過電流検出回路２０２へ入力される電圧ＶSENSEが、過電流検出用閾値電圧ＶCDに達すると、過電流検出回路２０２の第１の比較器３は、論理値Ｌｏｗから論理値Ｈｉｇｈ状態に遷移し、論理値Ｈｉｇｈに相当するレベルの電圧を出力する。その結果、ドライバ５３の出力信号は、論理値Ｈｉｇｈから論理値Ｌｏｗに変化し、パワートランジスタ１がオフ状態とされることとなる。
この動作状態は、図６において”Ａ”で示された区間となる。

ドライバ５３では、上述のように過電流検出がなされて、次の周期までパワートランジスタ１をオフ状態とする論理値Ｌｏｗに相当するレベルの信号を出力するようラッチ状態となり、次の周期でＰＷＭ変換部５２の論理値Ｈｉｇｈの出力信号によりパワートランジスタ１をオン状態とするパルス・バイ・パルスの動作がなされる機能を有している。

過電流検出がなされてパワートランジスタ１のオン時間が短くなると（図６の過電流検出状態”の区間参照）インダクタ１３に蓄積されるエネルギーが制限され、その結果、出力の電力量も制限されることとなる。したがって、より負荷が重くなると、出力電流が制限されるため出力電圧が低下する。そして、外部素子接続用端子１０３を介してエラーアンプ５１の反転入力端子に印加されているフィードバック電圧が、非反転入力端子の基準電圧ＶREFよりも低下するとエラーアンプ５１の出力電圧が上昇する（図６の過電流検出状態”の区間における図６（Ａ）、及び、図６（Ｂ）参照）。

エラーアンプ５１の出力電圧が上昇して、出力検出回路２０３の第２の比較器４の反転入力端子に設定された出力検出用閾値電圧ＶVDを超えると、第２の比較器４の出力は、論理値Ｌｏｗから論理値Ｈｉｇｈに変化する。この第２の比較器４の出力の論理値Ｈｉｇｈへの変化に対応して、電流源１１から外部素子接続用端子１０２を介して第２の電流検出用抵抗器２２へ電流Ｉbiasが供給され（図６（Ｅ）参照）、第２の電流検出用抵抗器２２においてＩbias×ＲS1の電圧が発生する。なお、ＲS1は、第２の電流検出用抵抗器２２の抵抗値である。
かかる状態において、過電流検出時のパワートランジスタ１のドレイン電流ＩLIMLは、下記する式４で表されるように、その値は出力電圧が低下する前より低くなり（式３参照）、以下に説明するように出力電流の制限状態が変更されることとなる。

ＩLIML＝（ＶCD−Ｉbias×ＲS1）／ＲSENSE・・・式４

この場合、図６（Ｆ）に示されるように、外部素子接続用端子１０２における電流は、Ｉbias×ＲS1の電圧分だけバイアスされた状態となる。
出力電圧が低下する直前に過電流検出がなされる状態にある図６のＡ区間と同じ程度の電流がパワートランジスタ１において流れようとすると、パルス・バイ・パルス動作でパワートランジスタ１がオンした直後に過電流検出がなされて、パワートランジスタ１は直ぐにオフされる。この場合のパワートランジスタ１のドレイン電流波形は、図６において、Ａ期間後のオン時の波形のようになる。

出力電圧が低下したときにパワートランジスタ１がオフする瞬間のドレイン電流は、図６のＡ期間のオフする瞬間のドレイン電流よりも小さくなる。
出力電流が減少するような負荷状態になると、図６のＢ期間のように、パワートランジスタ１がオンした直後にオフせずに、電圧低下時の検出電流ＩLIMLで電流を流すようになり、出力電圧は通常時の電圧まで戻る。そのため、エラーアンプ５１の出力電圧は低下し、出力検出回路２０３の出力検出用閾値電圧ＶVD以下になると、第２の比較器４の出力は、論理値Ｈｉｇｈから論理値Ｌｏｗのレベルに相当する電圧となり、電流源１１からの電流供給が停止せしめられて、通常動作に戻ることとなる。

次に、電流制限時における出力電圧と出力電流の静特性について変化について図７を参照しつつ説明する。
パワートランジスタ１のドレイン電流ＩLIMHが検出された際の出力電流はＩOLIMHで制限されて出力電圧が低下してゆく（図７参照）。その後、パワートランジスタ１の検出電流がＩLIMLに変更されると、出力電圧は垂下状に低下する。
負荷状態が軽くなると出力電圧が上昇するが、パワートランジスタ１の検出電流がＩLIMLに低下しているので、制限電流ＩOLIMHより低い制限電流ＩOLIMLまで負荷状態が軽くならないとパワートランジスタ１の検出電流がＩLIMHとなっているときの通常動作状態の出力電圧に戻らないようになっている。
そのため、過電流時の出力電圧と出力電流の特性もヒステリシス特性を与えることができる。

次に、本発明の実施の形態におけるスイッチング電源回路の第２の実施例の回路について、図３を参照しつつ説明する。
なお、図１、図２に示された構成要素と同一の構成要素については、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の実施例におけるスイッチング電源回路は、出力検出回路２０３Ａの構成とその接続位置、及び、電流源１１による第２の電流検出用抵抗器２２への電流供給経路が以下説明するように第１の実施例と異なる構成となっており、他の回路構成部分は、基本的に弟１の実施例と同様である。

まず、出力検出回路２０３Ａは、出力検出用抵抗器（図３においては「ＲCDH」と表記）２６と出力検出用ダイオード（図３においては「ＤCLH」と表記）７とを有して構成されたものとなっている。
すなわち、出力検出用抵抗器２６の一端は、外部素子接続用端子１０４に接続され、他端は出力検出用ダイオード７のアノードに接続されており、出力検出用ダイオード７のカソードは、外部素子接続用端子１０２に接続されている。
外部素子接続用端子１０２とグランドとの間には、フィルタ用コンデンサ（図３においては「ＣS1」と表記）１９が直列接続されて設けられており、第２の電流検出用抵抗器２２とフィルタを構成するようになっている。

電流源１１は、図２に示された第１の実施例においては、出力検出回路２０３によって動作制御されるようになっていたが、この第２の実施例においては、次述するように電流源出力エラーアンプ回路５１Ａによって動作制御されるようになっている。
すなわち、電流源出力エラーアンプ回路５１Ａは、演算増幅器５を用いて構成されており、この演算増幅器５は、差動入力増幅段と、ＮチャンネルＭＯＳ ＦＥＴ（以下、便宜上「ＮＭＯＳ」と称する）２と、電流源１１とを有し、電流源１１は出力段に設けられたものとなっている。

演算増幅器５の入力段側の接続は、図２に示された第１の実施例と同一であるが、その内部の差動入力増幅段の出力端子はＮＭＯＳ２のゲートに接続されている。そして、ＮＭＯＳ２のソースはグランドに接続される一方、ドレインには、電流源１１が接続されると共に、その接続点は、電流源出力エラーアンプ回路５１Ａの出力端子であり、外部素子接続用端子１０４及びＰＷＭ変換部５２の入力段に接続されたものとなっている。

次に、上記構成における動作について説明する。
過電流検出が開始されて出力電圧が低下するまでは、図２に示された回路と同様である。
過電流状態になり、出力電圧が低下して電流源出力エラーアンプ回路５１Ａの出力端子電圧が上昇してゆくと、電流源出力エラーアンプ回路５１Ａの出力端子と接続されている外部素子接続用端子１０４と外部素子接続用端子１０２の間の電位差が大きくなる。
この電位差が出力検出用ダイオード７の順方向電圧と出力検出用抵抗器２６における電圧降下分（Ｉbias×ＲCDH）以上になると、出力検出用ダイオード７が導通して、第２の電流検出用抵抗器２２に電流源出力エラーアンプ回路５１Ａの出力電流としてのバイアス電流Ｉbiasが供給されることとなる。なお、上述の電圧降下分を表す文字式において、ＲCDHは、出力検出用抵抗器２６の抵抗値であるとする。

つまり、この第２の実施例においては、図２に示された出力検出回路２０３の出力検出用閾値電圧ＶVDに相当する電圧が、出力検出用ダイオード７の順方向電圧と出力検出用抵抗器２６における電圧降下分（Ｉbias×ＲCDH）であり、第２の比較器４の機能が出力検出用ダイオード７に置き換えられたものとなっている。

出力検出用ダイオード７が導通状態にある場合のパワートランジスタ１のドレイン電流の過電流検出動作は、図２に示された回路について、図６のタイミングチャートを参照しつつ説明したと同様であるので、ここでの再度の詳細な説明は省略する。
また、電流制限がかかった場合の出力電圧と出力電流の静特性も、図２に示された回路同様、図７に示されたようにヒステリシスを有する特性となる。

図２に示された第１の実施例の回路と図３に示された第２の実施例の回路の双方共に、出力電圧と出力電流の静特性がヒステリシスを有することによって、次述するような利点を生む。
まず、ヒステリシスが無い電流制限動作であると、出力電流が電流制限値付近で増加と減少の変化を繰り返すと、出力電圧が振動して発振しているかのような現象が生ずる。このとき、電流制限にヒステリシスがあると、一度、電流制限がかかると、より低い出力電流になるまで出力電圧は低下したままになるので、振動のような現象の発生が回避される。
それによって、出力に接続される負荷にあたる回路の異常動作が防止されることとなる。

また、図２、図３にそれぞれ示された回路において、ヒステリシスの幅を設定している第２の電流検出用抵抗器２２が、制御ＩＣの外部に設けられるため、抵抗の値を所望に応じて種々選択することができ、ヒステリシス幅の調整が容易である。
さらに、図３に示された回路においては、制御ＩＣとして、過電流検出時に外部素子接続用端子１０２からの定電流出力の機能が無い構成のものを用いた場合、外部素子接続用端子１０４から定電流出力が得られれば、電流制限動作にヒステリシスを付加することが可能となる利点がある。

また、図３に示された回路のように外部素子接続用端子１０２にフィルタ用コンデンサ１９と第２の電流検出用抵抗器２２によるフィルタがすでに構成されている場合には、新たに第２の電流検出用抵抗器２２を接続する場所を確保する必要がなくなるという利点がある。なお、フィルタ用コンデンサ１９と第２の電流検出用抵抗器２２によるフィルタは、図２に示された回路にも適用可能である。
本発明の実施の形態においては、スイッチング電源回路として非絶縁昇圧ＤＣ−ＤＣコンバータの例を説明したが、非絶縁降圧ＤＣ−ＤＣコンバータやフライバックなどの抵抗の電圧降下で過電流検出を行う機能を有する他の構成のスイッチング電源回路においても同様に本発明を適用することができる。

上述したいずれの実施例も、電源印加端子３１とパワートランジスタ１との間に、インダクタ１３を設けた構成であるが、インダクタ１３に代えてトランスを用いても良く、図４及び図５には、その場合のフライバックの構成例が示されており、以下、同図を参照しつつ、トランスを用いた場合について説明する。
トランスを用いた場合、その回路構成によって非絶縁タイプと絶縁タイプとに大別することができ、図４には、非絶縁タイプにおける回路構成例が、図５には、絶縁タイプにおける回路構成例が、それぞれ示されている。
なお、図１乃至図３に示された構成要素と同一の構成要素については、同一符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。

最初に、非絶縁タイプの例について、図４を参照しつつ説明する。
インダクタに代えてトランス４１を用いた場合、トランス４１の一次側にパワートランジスタ１が、二次側に、整流用ダイオード６や出力コンデンサ１５等が配される構成となる。
すなわち、トランス４１の一次側の巻始めは、電源印加端子３１に接続される一方、一次側の他端がパワートランジスタ１のドレインに接続されたものとなっている。なお、図４においては、図示を省略してあるが、パワートランジスタ１のゲートは、図２に示された回路構成例同様、制御用ＩＣに接続されたものとなっている。

トランス４１の二次側においては、その巻始めがグランドに接続される一方、他端は、整流用ダイオード６のアノードに接続され、整流用ダイオード６のカソードとグランドとの間に、出力コンデンサ１５が接続されている。
そして、整流用ダイオード６と出力コンデンサ１５の相互の接続点に出力端子３２が接続されており、整流用ダイオード６のカソード側は、図１乃至図３に示された構成例と基本的に同様の構成となっている。

出力端子３２とグランドとの間には、第１及び第２の抵抗器２３，２４が直列接続されて、その相互の接続点は、図４においては図示が省略されているが、図２に示された回路構成例同様、制御用ＩＣのフィードバック電圧入力端子１０３に接続されたものとなっている。
また、第１及び第２の抵抗器２３，２４の相互の接続点と、出力端子３２との間に、位相補償用のコンデンサ（図４においては「Ｃ２」と表記）４２及び抵抗器（図４においては「Ｒ３」と表記）４３直列接続されて設けられている。
なお、図４において図示を省略した他の回路構成は、図２又は図３のいずれの構成でも良い。
かかる構成における動作は、基本的に、図２、図３で説明した動作と同一であるので、ここでの再度の詳細な説明は省略する。

次に、絶縁タイプの例について、図５を参照しつつ説明する。
なお、図４に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
トランス４１の一次側は、図４に示された回路構成例と同様であり、二次側においては、巻始めと反対側の端部が整流用ダイオード６のアノードに接続され、整流用ダイオード６のカソードとグランドとの間に、出力コンデンサ１５が接続されている。
そして、整流用ダイオード６と出力コンデンサ１５の相互の接続点に出力端子３２ａが接続されたものとなっている。

また、トランス４１の二次側の巻始めには、副出力端子３２ｂが接続され、出力端子３２ａと副出力端子３２ｂとの間に、第１及び第２の抵抗器２３，２４が直列接続されている。
なお、この回路構成例では、フィードバック電圧をフォトカプラを用いてフィードバックする構成が採られたものとなっている。
すなわち、出力端子３２ａと副出力端子３２ｂとの間には、抵抗器４３と、フォトカプラ用発光ダイオード（図５においては「ＰＣ１」と表記）４５と、シャントレギュレータ（図５においては「ＩＣ２」と表記）４６が直列接続されて設けられている。

フォトカプラ用発光ダイオード４５は、そのアノードが抵抗器４３に、カソードがシャントレギュレータ４６のカソードに接続されており、シャントレギュレータ４６のアノードは副出力端子３２ｂに接続されたものとなっている。さらに、シャントレギュレータ４６の基準入力端子は、第１及び第２の抵抗器２３，２４の相互の接続点に接続されている。
また、フォトカプラ用発光ダイオード４５には、抵抗器（図５においては「Ｒ４」と表記）４４が並列接続されている。

またさらに、フォトカプラ用発光ダイオード４５のカソードと、第１及び第２の抵抗器２３，２４の相互の接続点との間には、フォトカプラ用発光ダイオード４５側からコンデンサ（図５においては「ＣNF」と表記）４７と抵抗器（図５においては「ＲNF」と表記）４８が直列接続されて設けられている。

なお、フォトカプラ用発光ダイオード４５の発光信号を受信するため、図示は省略してあるが、この種のフォトカップ回路と基本的に同様に、フォトカップラ用受光トランジスタが設けられ、その出力信号を制御用ＩＣのフィードバック電圧入力端子１０３（図２参照）へ入力するような構成とすることで、基本的には、図２示された回路構成と同様に、フィードバック電圧を制御用ＩＣへ入力することができるものとなっている。かかる構成部分は、従来から良く知られた回路であり、本発明の本質部分に関係するものではないので、ここでの詳細な説明は省略する。

この図５に示された回路構成例における動作も、基本的には、図４に示された回路構成例同様、図２、図３で説明した動作と同一であるので、ここでの再度の詳細な説明は省略する。

簡易な構成で、出力電圧を監視しつつ、過電流保護動作のしきい値電圧の切り替えが所望されるスイッチング電源回路に適用できる。

１…パワートランジスタ
６…整流用ダイオード
１１…電流源
１３…インダクタ
２０１…メイン制御回路
２０２…過電流検出回路
２０３…出力検出回路

Claims (4)

1. 電源とグランドとの間に、前記電源側からインダクタ、メインスイッチング素子、及び、第１の電流検出用抵抗器が順に直列接続され、前記インダクタと前記メインスイッチング素子との接続点に整流用ダイオードのアノードが接続され、前記整流用ダイオードのカソードとグランドとの間に出力用コンデンサが接続され、前記整流用ダイオードと出力用コンデンサの接続点に得られる出力電圧のフィードバックにより前記メインスイッチング素子の動作制御を行うメイン制御回路と、前記第１の電流検出用抵抗器の電圧に基づいて過電流検出を行い、その検出結果に応じて前記メイン制御回路の動作を制御して出力電流の制限動作を可能とした過電流検出回路とを具備してなるスイッチング電源回路において、
   前記過電流検出回路の入力段と前記第１の電流検出用抵抗器との間に、第２の電流検出用抵抗器を設ける一方、前記出力電圧の低下を検出する出力検出回路と、前記出力検出回路における検出結果により前記第２の電流検出用抵抗器にバイアス電流を供給する電流源とを設け、
   前記メイン制御回路は、出力電圧のフィードバックを入力し基準電圧との比較を行い、その比較結果に応じた電圧を出力するエラーアンプを有し、前記エラーアンプの出力段は、前記出力検出回路の入力段に接続され、前記出力検出回路は、第１の閾値電圧と前記エラーアンプの出力電圧とを比較する出力検出用比較器を用いてなり、
   前記過電流検出回路における出力電流の制限動作による出力電圧の低下が前記出力検出回路により検出された際に、前記電流源に前記第２の電流検出用抵抗器へのバイアス電流の供給を行わしめ、前記過電流検出回路による出力電流の制限状態を変更可能にしてなることを特徴とするスイッチング電源回路。
2. 前記インダクタをトランスに代え、前記電源とメインスイッチング素子の間に前記トランスの一次側が接続される一方、前記整流用ダイオードのアノードが前記トランスの二次側に接続されてなることを特徴とする請求項１記載のスイッチング電源回路。
3. 電源とグランドとの間に、前記電源側からインダクタ、メインスイッチング素子、及び、第１の電流検出用抵抗器が順に直列接続され、前記インダクタと前記メインスイッチング素子との接続点に整流用ダイオードのアノードが接続され、前記整流用ダイオードのカソードとグランドとの間に出力用コンデンサが接続され、前記整流用ダイオードと出力用コンデンサの接続点に得られる出力電圧のフィードバックにより前記メインスイッチング素子の動作制御を行うメイン制御回路と、前記第１の電流検出用抵抗器の電圧に基づいて過電流検出を行い、その検出結果に応じて前記メイン制御回路の動作を制御して出力電流の制限動作を可能とした過電流検出回路とを具備してなるスイッチング電源回路において、
   前記メイン制御回路は、前記出力電圧のフィードバックを入力し基準電圧との比較を行い、その比較結果に応じた電圧を出力する一方、電流を出力する電流源を出力段に備えたエラーアンプを有してなり、
   前記過電流検出回路の入力段と前記第１の電流検出用抵抗器との間に、第２の電流検出用抵抗器を設け、前記電流源と前記過電流検出回路の入力段との間に、単一方向性の導通素子を設け、前記過電流検出回路における出力電流の制限動作により前記エラーアンプの出力段と前記過電流検出回路の入力段との電位差が前記単一方向性の導通素子の閾値を超えた際に、前記第２の電流検出用抵抗器に前記電流源によるバイアス電流の供給を行わしめ、前記過電流検出回路による出力電流の制限状態を変更可能にしてなることを特徴とするスイッチング電源回路。
4. 前記インダクタをトランスに代え、前記電源とメインスイッチング素子の間に前記トランスの一次側が接続される一方、前記整流用ダイオードのアノードが前記トランスの二次側に接続されてなることを特徴とする請求項３記載のスイッチング電源回路。

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