JPH0352267A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置およびその製造方法に関
し、特に電気的にデータの消去および再書き込みが可能
な不揮発性メモリ（［ｉｌｅｃｔｒｉｃａｌｌｙＥｒａ
ｓａｂｌｅ　ＰｒｏｇｒａｍｍａｂｌｅＲｅａｄ　Ｏｎ
ｌｙ　Ｍｅｍｏｒｙ　　；　Ｅ　ＥＰＲＯＭ）に適用し
て有効な技術に関するものである。さらに特定すると、
本発明は高密度記憶装置への適用に適した複数の単一ト
ランジスタセルで構戒されたＥＥＰＲＯＭに関する。

〔従来の技術〕

ＥＥＰＲＯＭは、高集積、高密度化が可能であるため、
そのメモリセルを単一のＭＩＳＦＥＴで構成したＥＥＰ
ＲＯＭが主流となっている。このＥＥＰＲＯＭのメモリ
セルを構成するＭＩＳＦＥＴは、フローティングゲート
およびコントロールゲートからなる二層ゲート電極構造
を有している。

このＥＥＰＲＯＭにおいて、書き込みは、例えば、ソー
ス領域を接地し、ドレイン領域に４〜６Ｖ，そしてコン
トロールゲートに１０〜１２Ｖの振幅で０．５〜５ミリ
秒パルスをかける。そして、ドレイン領域の近傍のピン
チオフ領域で発生するホットエレクトロンを７ローティ
ングゲートに取り込むことにより、しきい値は３．５〜
５．５Ｖになる。

消去は、例えば、ドレイン領域をフローティング、コン
トロールゲートを接地として、ソース領域に１０〜１３
Ｖの振幅で０．５〜５ミリ秒パルスを印加すると、ファ
ウラー・ノルドハイムトンネル効果によりフローティン
グゲート内の電子はソース領域に引き抜かれ、しきい値
はＩＶ程度になる。

第２７図は、ＥＥＰＲＯＭのメモリセルアレイを示して
いる。半導体基板３０の活性領域には、ソース領域３１
とドレイン領域３２とがメモリセルＱｍ　ごとに向かい
合うように配置されている。

ドレイン領域３２は、島状に配置されたフィールド絶縁
膜（ＬＯＣＯＳ膜〉３３を介してメモリセルＱｍ　ごと
に分離され、各ドレイン領域３２は、コンタクトホール
３４を通じてデータ線ＤＬに接続されている。データ線
ＤＬは例えばＹ方向に延在し、それと直交するＸ方向に
は、ワード線ＷＬが延在している。

ソース領域３１およびドレイン領域３２の間には、フロ
ーティングゲート３５およびコントロールゲート３６か
らなる二層ゲート電極が設けられている。ワード線ＷＬ
を兼ねるコントロールゲート３６は、フローティングゲ
ート３５に重なるように配置されている。各メモリセル
ＱｆｆＩ　は、ワード線ＷＬとデータ線ＤＬとが交差す
る領域に設けられている。一本のワード線ＷＬに接続さ
れた全てのメモリセルＱＩＴｌは、それらのソース領域
３１が共有されている。このように、ソース領域をＸ方
向に連続して形成するために、フィールド絶縁膜３３は
Ｙ方向に断続的に形成されている。

また、データ線ＤＬの延在する方向に沿って並んだ二つ
のメモリセルＱｍ　は、それらのドレイン領域３２が共
有されており、このドレイン領域３２を中心として互い
に対象となるように配置されている。

このようなＥＥＰＲＯＭについては、例えば特開昭６１
’−１２７１７９号公報に記載されている。

〔発明が解決しようとする課題〕

本発明者は、上記した従来のＥＥＰＲＯＭについて検討
した結果、下記のような問題を見出した。

ＥＥＰＲＯＭのメモリセルをＸ方向で分離するフィール
ド絶縁膜は、設計上はその四隅が直角になるように定義
されている。ところが実際の半導体基板上に形戒される
フィールド絶縁膜は、リングラフィ工程や酸化工程を経
るに従って次第に変形し、第２８図に示すように、その
四隅が丸くなってくる。そして、このようなフィールド
絶縁膜３３上にフローティングゲート３５とコントロー
ルゲート３６　（ワードｉｌｌＷＬ）とを形戒した場合
には、それらをパターニングするためのマスクのＹ方向
の合わせずれや回転ずれに起因して、偶数番目のワード
線（Ｗ　Ｌ２，　Ｗ　Ｌ４・・・〉　または奇数番目の
ワード１１　（　Ｗ　Ｌ　＋．　Ｗ　Ｌｓ　・・・）の
いずれか一方〈第２８図では、偶数番目のワード線ＷＬ
，，ＷＬ，〉がフィールド絶縁膜３３の丸くなった領域
と重なる場合がある。このような場合、フローティング
ゲート３５とソース領域３１とが重なる領域の面積が偶
数番目のワード線ＷＬと奇数番目のワード線ＷＬとで一
本置きに異なってくる。そのため、フローティングゲー
ト３５とソース領域３１との間に形成されるカップリン
グ容ＩＣ，が偶数番目のワード線ＷＬと奇数番目のワー
ド線ＷＬとで一本置きに異なってくる。特にソース領域
に高電圧を印加してデータの消去を電気的に一括して行
うフラ７　シｘ　（Ｆｌａｓｈ）　形のＥＥＰＲＯＭの
場合は、ソース領域とフローティングゲートとの重なっ
た部分の狭いトンネル領域を流れるファウラー・ノルト
ハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）　電流を利
用してデータの消去を行うので、カップリング容量Ｃｓ
の小さいメモリセル（Ｑｍ，，　Ｑｍ，）は、そのフロ
ーティングゲート電圧Ｖ，が相対的に高くなるのに対し
、カップリング容Ｉ　Ｃ　ｓ　の大きいメモリセル（　
Ｑｍ，　，　ＱＩＴ＋４　）　ｌ；！、ソノフローティ
ンクケート電圧ｖＰ　が相対的に低くなるので、偶数番
目のワード線ＷＬに接続されたメモリセルＱｍ　と奇数
番目のワード線ＷＬに接続されたメモリセルＱｍ　とで
データの消去速度がばらついてしまうという問題がある
。

他方、上記したカップリング容量Ｃ，のばらつきを解消
するために、フローティングゲートとコントロールゲー
ト（ワード線ＷＬ）とを重ね切りで形成する際のフィー
ルド絶縁膜に対するマスクの合わせずれや回転ずれの余
裕度を大きくしようとすると、前記第２７図に示すＹ方
向に断続的に形成されたフィールド絶縁膜３３とフロー
ティングゲート３５との間の距離Ｄを上記マスク合わせ
ずれ量より大きくしなければならない。そのため、メモ
リセルＱｍのサイズが大きくなってしまうので、ＥＥＰ
ＲＯＭの高集積化が妨げられるという問題がある。

次１：、ＥＥＰＲＯＭの製造工程では、フローティング
ゲートおよびコントロールゲートを形成する際、まず第
２９図に示すように、基板３０上に堆積したフローティ
ングゲート用の第一層ポリシリコン膜３７を図のＹ方向
には連続的でＸ方向には断続的にフィールド絶縁膜３３
の中心線に沿ってエッチングする。続いて、基板上にコ
ントロールゲート用の第二層ポリシリコン膜を堆積し、
第一層ポリシリコン膜および第二層ポリシリコン膜を重
ね切りでエッチングして、第３０図に示すように、フロ
ーティングゲート３５およびコントロールゲート３６　
（ワード線ＷＬ）を一枚のマスクで形戒した後、フィー
ルド絶縁膜およびコントロールゲートにセルファライメ
ントで活性領域に不純物イオンを打込んでソース領域３
１およびドレイン領域３２を形成する。

ところが、上記したゲート加工プロセスでは、フィール
ド絶縁膜の中心線に沿った一部の活性領域（第３０図の
斜線で示す箇所）は、上記第Ｉ層ポリシリコン膜および
第２層ポリシリコン膜を重ね切りでエッチングする際に
、この斜ｉｔｓ分には第２層ポリシリコン膜しか存在し
ないので、この活性領域の表面が削られて帯状の１３８
ができ、そこに生じた欠陥から接合リーク電流が発生す
るという問題がある。また、ソース領域を構成する拡散
層の深さが浅い場合には、活性領域に不純物イオンを打
込んでソース領域３１およびドレイン領域３２を形戒す
る際、上記した溝３８の側壁には不純物イオンが打込ま
れないので、溝３８を挟んだ両側のソース領域３１間が
断線しＥＥＰＲＯＭの製造歩留りを低下させるという問
題がある。

本発明の目的は、ＥＥＰＲＯＭの電気的特性を向上させ
ることのできる技術を提供することにある。

本発明の他の目的は、上記目的を達戊するとともに、Ｅ
ＥＰＲＯＭの製造歩留りを向上させることのできる技術
を提供することにある。

本発明のさらに他の目的は、上記目的を達或すルトトも
に、ＥＥＰＲＯＭの集積度を向上させることのできる技
術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、次のとおりである。

本願の一発明は、メモリセルを分離するフィールド絶縁
膜をワード線と直交する方向に連続的に延在させたＥＥ
ＰＲＯＭである。

本願の他の発明は、メモリセルを分離するフィールド絶
縁膜をワード線と直交する方向に連続的に延在させ、こ
のフィールド絶縁膜およびワード線で囲まれたソース領
域を接続する為に、ワード線の延びる方向に共通ソース
線を設けたＥＥＰＲＯＭである。

本願の他の発明は、前記共通ソース線をゲート電極に対
して自己整合的に形成するＥＥＰＲＯＭの製造方法であ
る。

本願の他の発明は、ワード線と直交する方向に連続的に
延在するフィールド絶縁膜上にフローティングゲート用
の導電膜およびコントロールゲート用の導電膜を順次堆
積し、上記フローティングゲート用の導電膜およびコン
トロールゲート用の導電膜を重ね切りでエッチングして
二層ゲート電極を形戒した後、ソース領域を形成すべき
領域上のフィールド絶縁膜をエッチングで除去すること
によって、ソース領域をコントロールゲートにセルファ
ライメントでコントロールゲートの延びる方向に連続的
に形成するＥＥＰＲＯＭの製造方法である。

〔作用〕

フィールド絶縁膜をワード線と直交する方向に連続的に
延在させた本願の発明によれば、フローティングゲート
とソース領域とが重なる領域の面積が全てのメモリセル
で等しくなる。従って、フローティングゲートとソース
領域との間に形成されるカップリング容量が全てのメモ
リセルで等しくなる結果、フローティングゲート電圧が
全てのメモリセルで等しくなるので、データの消去速度
のばらつきが解消され、ＥＥＰＲＯＭの電気的特性が向
上する。

また、フィールド絶縁膜を島状に分離せずにワード線と
直交する方向に連続的に延在させたので、フローティン
グゲート用のポリシリコン膜をフィールド絶縁膜の中心
線に沿ってエッチングする際に基板の活性領域がエッチ
ングされることがない。

これにより、基板の削れが防止されるので、接合リーク
電流の発生を防止することができる。また、基板の削れ
に起因するソース領域の断線を防止することができる。

次に、共通ソース線を二層ゲート電極に対して自己整合
的に形成する本願の発明によれば、共通ソース線をソー
ス領域に接続するためのコンタクトホールが不要となる
ので、コンタクトホールを形成する際のマスク合わせ余
裕が不要となり、その分ソース領域の面積を縮小するこ
とができる。

次に、ワード線と直交する方向に連続的に延在するフィ
ールド絶縁膜上に二層ゲート電極を形成した後、ソース
領域を形成すべき領域上のフィールド絶縁膜をエッチン
グで除去することによって、ソース領域側の側壁が二層
ゲート電極の側壁が同一面をなすようなフィールド絶縁
膜を形戒する本願の発明によれば、フローティングゲー
トとソース領域とが重なる領域の面積を全てのメモリセ
ルで等しくすることができる。従って、フローティング
ゲートとソース領域との間に形戒されるカップリング容
量が全てのメモリセルで等しくなる結果、例えばデータ
の消去の際のフローティングゲート電圧が全てのメモリ
セルで等しくなるので、データの消去速度のばらつきが
解消され、ＥＥＰＲＯＭの電気的特性が向上する。また
、フィールド絶縁膜がワード線と直交する方向に連続的
に延在している状態でフローティングゲート用のポリシ
リコン膜をエッチングするので、基板の活性領域がエッ
チングされることがない。従って、基板の削れが防止さ
れるので、接合リーク電流の発生に起因するメモリセル
の電気的特性の劣化を防止することができる。また、基
板の削れに起因するソース領域の断線を防止することが
できる。

以下、実施例を用いて本発明を詳述する。なお、実施例
を説明するための企図において同一の機能を有するもの
は同一の符号を付し、その繰り返しの説明は省略する。

〔実施例１〕 本実施例１０半導体集積回路装置は、電気的に一括消去
可能なフラッシュＥＥＰＲＯＭであり、第１２図はその
メモリセルアレイおよび一部の周辺回路を示す等価回路
図である。

メモリセルアレイは、メモリセルＱｍ　，ワード線ＷＬ
，データ線ＤＬおよび共通ソース線ＳＬで構成されてい
る。メモリセルＱｍ　は、フローティングングゲートお
よびコントロールゲートからなる二層ゲート電極構造の
ｎチャネルＭＩＳＦＥＴで構成されており、そのコント
ロールゲートには、ワード線ＷＬが接続されている。ｎ
チャネルＭＩＳＦＥＴの一方の半導体領域を構成するド
レイン領域には、データ線ＤＬが接続されており、もう
一方の半導体領域を構成するソース領域には、共通ソー
ス線ＳＬが接続されている。共通ソース線ＳＬおよびワ
ード線ＷＬは、互いに並行する方向に延在しており、デ
ータ線ＤＬは、ワード線ＷＬおよび共通ソース線ＳＬと
直交する方向に延在している。

ワード線ＷＬの一端は、周辺回路のＸ−デコーダ（ワー
ド線選択回路）に接続されている。データ線ＤＬは、そ
の一端が周辺回路のデータ線駆動回路ＤＲに接続されて
おり、他端はカラムスイッチ回路を構成するｎチャネル
ＭＩＳＦＥＴＱｃを通じて周辺回路の入力回路ＤＩＢお
よび出力回路ＤＩＢに接続されている。カラムスイッチ
回路をｍ戒するＭＩＳＦＥＴＱｃのゲート電極には、Ｙ
一デコーダ（データ線選択回路〉の出力が供給される。

共通ソース線ＳＬには、ｐチャネルＭＩＳＦＥＴ　Ｑｓ
，およびｎチャネルＭＩＳＦＥＴＱｓ２で構成されたＣ
ＭＩＳインバータ回路ＩＶの出力が供給される。ＣＭＩ
Ｓインバータ回路ＴＶの入力端子であるＭＩＳＦＥＴＱ
ｓ，、Ｑｓ，のそれぞれのゲート電極には、信号φ２が
供給される。

センスアンプ回路を含む出力回路ＤＯＢは、読出し動作
の際、選択されたデータ線ＤＬに供給された信号を増幅
して入出力端子Ｉ／Ｏに供給し、人力回路ＤＩＢは、書
込み動作の際、外部回路から入出力端子工／○に供給さ
れた信号をデータ線ＤＬに供給する。

前記およびその他の周辺回路は、前記ＣＭＩＳインバー
タ回路ＩＶと同様、いずれもＣＭＩＳＦＥＴで構成され
ている。

メモリセルＱ＋ｔ＋　にデータを書込む際、共通ソース
線ＳＬには、ハイレベルの信号φ２で導通するインバー
タ回路ＩＶのｎチャネルＭＩＳＦＥＴＱＳ２を通じて回
路の基準電圧Ｖ’ｓ　（例えばＯＶ〕が印加される。全
てのデータ線ＤＬは、データ線駆動回路ＤＲによりあら
かじめ回路の基準電圧Ｖ　Ｓ　Ｓにプリチャージされて
おり、その後Ｙ−デコーダにより選択された所定のデー
タ線ＤＬには、入力回路ＤＩＢから電源電圧ＶＤ＋，〔
例えば５Ｖ〕が印加される。Ｘ−デコーダにより選択さ
れた所定のワード線ＷＬには、高電圧ＶｐｐＣ例えば１
２Ｖ〕が印加される。高電圧ｖ　ｐ　ｐは、外部回路か
ら供給されるか、またはチップ内に内蔵された昇圧回路
によって電源電圧ｖｎｏから発生される。その結果、デ
ータ線ＤＬに電源電圧ＶＤ＋，が印加され、かつワード
線ＷＬに高電圧ＶＰＰが印加された一つのメモリセルＱ
ｍ　において、そのドレイン領域からフローティングゲ
ートにホットエレクトロンが注入され、データの書込み
が行われる。

メモリセルＱｍのデータを読出す際、共通ソース線ＳＬ
には、ハイレベルの信号φ，で導通するインバータ回路
ＩＶのｎチャネルＭＩＳＦＥＴＱｓ２を通じて回路の電
源電圧ＶＳＳが印加される。全てのデータ線ＤＬは、デ
ータ線駆動回路ＤＲによりあらかじめ回路の基準電圧Ｖ
　Ｄ　Ｉ１にプリチャージされる。Ｘ−デコーダにより
選択された所定のワード線ＷＬには、電源電圧ＶＩ，Ｄ
（またはそれ以下）のハイレベル信号が印加される。メ
モリセルＱｍのしきい値電圧ＶＴＮがワード線ＷＬの選
択レベルよりも低い場合には、メモリセルＱｍが導通し
てデータ線ＤＬの電圧が電源電圧Ｖ０よりも低下する。

メモリセルＱｍのしきい値電圧ＶＴｌｌがワード線ＷＬ
の選択レベルよりも高い場合には、メモリセルＱｍが非
導通となり、データ線ＤＬの電圧はプリチャージレベル
に保たれる。さらにＹ−デコーダで特定のデータ線を選
ぶことにより選択された一つのメモリセルＱｍのデータ
に対応した電圧がデータ線ＤＬに現れ、データの読出し
が行われる。

メモリセルＱｍのデータを消去する際、共通ソース線Ｓ
Ｌには、ロウレペルの信号φ８で導通するインバータ回
路ＩＶのｐチャネルＭＩＳＦＥＴＱｓ，を通じて高電圧
Ｖｐｐ　（例えば１２ｖ〕が印加される。共通ソース線
ＳＬに高電圧ＶＰＰが印加された状態で全ワード線ＷＬ
は、信号φ重を受けたＸ−デコーダによりローレベルと
され、かつ全データ線ＤＬは、信号φＥを受けたＹ−デ
コーダによりローレベルとされる。その結果、全メモリ
セルＱｍ　のフローティングゲートからトンネル領域を
通じてソース領域にエレクトロンが放出され、データの
一括消去が行われる。

第１図は、上記メモリセルアレイの構成を示す平面図で
ある。なお、第１図では説明を簡単にするために、フィ
ールド絶縁膜以外の絶縁膜は図示していない。

半導体基板（チップ）１は、例えばｐ一形シリコン単結
晶からなり、その主面には、ＳｉＣｈ　からなるフィー
ルド絶縁膜２が設けられている。フィールド絶縁膜２の
それぞれは、図の上下方向、つまりＹ方向に連続的に延
在し、かつ図の左右方向つまりＸ方向に所定の間隔を置
いて配置されている。

フィールド絶縁膜２の上層には、隣接するフローティン
グゲートにまたがるように例えばポリシリコンからなる
フローティングゲート３が設けられている。フローティ
ングゲート３の上層には、例えばポリシリコンからなる
コントロールゲート４が設けられている。コントロール
ゲート４はワード′ａＷＬを兼ねており、フローティン
グゲート３に重なるように配置されている。ワード線Ｗ
Ｌのそれぞれは、Ｘ方向に延在し、かつＹ方向に所定の
間隔を置いて配置されている。

フィールド絶縁膜２およびワード線ＷＬで周囲を囲まれ
た基板１の活性領域には、例えばｎ形半導体領域からな
るソース領域５およびドレイン領域６が設けられている
。全てのソース領域５およびドレイン領域６は、フィー
ルド絶縁膜２およびワード線ＷＬを介して互いに分離さ
れている。ソース領域５およびドレイン領域６は、フィ
ールド絶縁膜２の延在する方向に沿って交互に配置され
ている。

ワードｉｌＷＬの上層には、共通ソース線ＳＬおよび導
電層７が設けられている。共通ソース線ＳＬおよび導電
層７は、例えばポリシリコンで構成されている。共通ソ
ース線ＳＬのそれぞれは、Ｘ方向に延在し、かつ図のＹ
方向に所定の間隔を置いて配置されている。共通ンース
線ＳＬは、ソース領域５を覆うように設けられており、
コンタクトホール８ａを通じてソース領域５と電気的に
接続されている。共通ソース線ＳＬの線幅は、Ｙ方向に
おけるソース領域５の幅よりも広い。すなわち、共通ソ
ース線ＳＬは、７−ド線ＷＬの一部を覆うように設けら
れている。一方、導電層７は、Ｘ方向に互いに分離され
ており、それぞれがドレイン領域６を覆っている。導電
層７は、コンタクトホール８ｂを通じてドレイン領域６
と電気的に接続されている。導電層７は、ドレイン領域
６よりも広い面積を有している。すなわち、導電層７は
、ワード線ＷＬの一部を覆うように設けられている。共
通ンース線ＳＬと導電層７を同層で形戒する場合には、
Ｙ方向で両者が離間していなげればならない。

共通ソース線ＳＬおよび導電層７の上層には、例えばア
ルミニウム合金からなるデータｗＡＤＬが設けられてい
る。データＲＤＬのそれぞれは、Ｙ方向に延在し、かつ
図のＸ方向に所定の間隔を置いて配置されている。デー
タｓＤＬは、第１図では図示しないスルーホール２３を
通じて導電層７と電気的に接続されている。すなわち、
データ線ＤＬは、スルーホール２３、導電層７およびコ
ンタクトホール８ｂを通じてドレイン領域６と電気的に
接続されている。

このヨウに、本実施例１のフラッシ．ＥＥＰＲ○Ｍのメ
モリセルＱ＋ｎ　は、フローティングゲート３およびコ
ントロールゲート４からなる二層構造のゲート電極と、
ソース領域５およびドレイン領域６からなるｎ形半導体
領域とを有する単一のｎチャネルＭＩＳＦＥＴで構成さ
れており、そのソース領域５およびドレイン領域６は、
ワード線ＷＬおよびこのワード線ＷＬと直交する方向に
延在するフィールド絶縁膜２を介して互いに分離されて
いる。そして、メモリセルＱｍのコントロールゲート４
にはワード線ＷＬが一体に接続され、ソース領域５には
ソース線ＳＬが接続され、ドレイン領域６には導電層７
を介してデータ線ＤＬが接続されている。

第２図は、第１図のＩＩ一ＩＦ線における基板ｌの断面
図であり、第３図は、第１図の■一■線における基板ｌ
の断面図である。

第２図および第３図に示すように、メモリセルＱｍ　は
、基板ｌに設けたｐウエル９の主面に設けられている。

メモリセルＱｍの一方の半導体領域を構成するソース領
域５は、不純物濃度が互いに異なるｎ゛半導体領域５ａ
およびｎ一半導体領域５ｂで構成されている。すなわち
、ンース領域５は、いわゆる二重拡散構造を有している
。不純物濃度が高いｎ＋半導体領域５ａの下層に不純物
濃度が低いｎ一半導体領域５ｂを設けたことにより、デ
ータの消去時にソース領域に高電圧ｖＰＰ〔例えば１２
Ｖ〕が印加された際、ｎ゛半導体領域５ａの端部の電界
が緩和されるので、メモリセルＱ＋ｎの接合リーク電流
を低減することができる。

メモリセルＱｍのもう一方の半導体領域を構戒するｎ゛
半導体領域であるドレイン領域６の下層には、ドレイン
領域６とは異なる導電形の不純物を導入したｐ０半導体
領域１０が設けられている。

ドレイン領域６の下層にｐ゛半導体領域１０を設けたこ
とにより、データの書込み時にドレイン領域６に電源電
圧Ｖｏｏ　（例えば５Ｖ）が印加された際、その端部に
おいてホットエレクトロンの発生が促進されるので、メ
モリセルＱｍへのデータの書込み効率が向上する。

メモリセルＱＩＴｌ同士を分離するフィールド絶縁膜２
の下層には、ｐ形のチャネルストッパ領域ｌ１が設けら
れている。メモリセルＱｍのチャネル領域には、しきい
値電圧Ｖ？ＩＩを制御するためのｐ形のチャネルドープ
層ｌ２が設けられている。チャネルドープ層ｌ２の上層
には、例えばＳｉｎ．からなるゲート絶緑膜ｌ３が設け
られている。

ゲート絶縁膜１３の上層には、フローティングゲート３
およびコントロールゲート４　（ワード線？Ｌ）からな
る二層構造のゲート電極が設けられている。フローティ
ングゲート３およびコントロールゲート４は、フローテ
イングゲート３上に設けられた、例えばＳｉ○，からな
る第二ゲート絶縁膜１４を介して互いに絶縁されている
。フローティングゲート３およびコントロールゲート４
の側壁ならびにコントロールゲート４上には、例えば熱
酸化による３ｉ０ｚ　からなる絶縁膜１５が設けられて
いる。フローティングゲート３およびコントロールゲー
ト４の側壁には、ゲート長方向に広がるサイドウォール
スペーサ１６が設けられている。サイドウォールスペー
サ１６は、例えばＣＶＤで堆積したＳｉＯ■で構成され
ている。

絶縁膜１５およびサイドウォールスベーサ１６の上層に
は、例えばＳ１０２　からなる層間絶縁膜２０が設けら
れている。層間絶縁膜２０の上層には、共通ソース線Ｓ
Ｌおよび導電層７が設けられている。共通ソース線ＳＬ
および導電層７の上層には、例えばＢ　Ｐ　Ｓ　Ｇ（Ｂ
ｏｒｏＰｈｏｓｐｈｏ　Ｓｉｌｉｃａｔｅ　ＧｌａＳＳ
）からなる層間絶縁膜２２が設けられている。

層間絶縁膜２２の上層には、データ線ＤＬが設けられて
いる。データ線ＤＬは、層間絶緑膜２２に設けられたス
ルーホール２３を通じて導電層７と電気的に接続されて
いる。データ線ＤＬの上層には、基板１の表面を保護す
るためのパフシベーション膜２５が設けられている。パ
フシベーション膜２５は、例えばＰ　Ｓ　Ｇ（Ｐｈｏｓ
ｐｈｏ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）で構成されて
いる。

次に、上記した構戒からなるフラッシ：ＬＥＥＰＲＯＭ
の製造方法を第４図〜第１１図を用いて説明する。第４
図〜第１ｌ図の各図において、（ａ）は前記第２図と同
じく第１図の■−■線における基板１の断面図であり、
Ｃｂ）は前記第３図と同じく第ｌ図の■−■線における
基板１の断面図である。

なお、ここでは説明を簡単にするために、メモリセルＱ
ｍを構成するｎチャネルＭＩＳＦＥＴの製造工程のみを
説明し、周辺回路を構成するＣ−ＭＩＳＦＥＴの製造工
程の説明は省略する。

まず、第４図に示すように、ｐ一形シリコン単結晶から
なる基板１の主面にｐ形不純物を導入してｐウエル９を
形成する。ｐウエル９は、５×ｌＱ　”　〜ｌ　Ｘ　Ｉ
　Ｑ　”　（ａｔｏｍｓ／ｃｄ）程度のＢＦ２を５０〜
７　ＱＫｅＶ程度のエネルギーでイオン打込みした後、
ＢＦｚ　を引き伸ばし拡散して形戒する。

ＢＦ．のイオン打込みは、基板１の主面に形成したＳｉ
Ｃｈからなる絶縁膜（図示せず）を通じて行う。続いて
、基板１の主面にｐ形不純物、例えば５　ｘ　ｌ　Ｑ　
”　〜ｌ　ｘ　ｌ　Ｑ　１３（ａｔｏｍｓ／ｃｄ）程度
のＢＦ２を４０〜５　ＱＫｅＶ程度のエネルギーでイオ
ン打込みした後、いわゆる選択酸化法（ＬＯＣＯＳ法）
を用いてｐウエル９の所定の主面にフィールド絶縁膜２
を形成し、同時にその下層にｐ形のチャネルストッパ領
域１１を形成する。フィールド絶縁膜２の膜厚は、６０
００〜８０００人程度である。次に、活性領域の主面の
絶縁膜を、例えばフッ酸水溶液で除去した後、基板１を
熱酸化して活性領域の主面にＳｉｇｈ　からなる“絶縁
膜１７を形戒する。続いて、この絶縁膜１７を通じて活
性領域の主面にｐ形不純物、例えばＢをイオン打込みし
てしきい値電圧（Ｖｔ舊）　を制御するためのチャネル
ドーブ層１２を形戒する。

次に、活性領域の主面の絶縁膜ｌ７を、例えばフッ酸水
溶液で除去した後、第５図に示すように、基板１を熱酸
化して活性領域の主面に、例えばＳｉＯ，からなるゲー
ト絶縁膜１３を形成する。ゲート絶縁膜ｌ３の膜厚は、
１００〜１５０人程度である。続いて、ＣＶＤ法を用い
てゲート絶縁膜１３の上層にフローティングゲート用の
ポリシリコン膜１８を堆積する。ポリシリコン膜１８の
膜厚は、２０００〜３０００人程度である。次に、ポリ
シリコン膜１８に、例えばＩ　Ｘ　１　０　”　（ａｔ
ｏｍｓ／ｃＩｌ）程度のＰを３０ＫｅＶ程度のエネルギ
ーでイオン打込みしてその抵抗値を低減した後、フィー
ルド絶縁膜２の中心線に沿ってポリシリコン膜ｌ８をエ
ッチングする。フィールド絶縁膜２は、後に形成される
ワード線ＷＬと直交する方向に延在しているので、ポリ
シリコン膜１８をエッチングする際に基板１の活性領域
の主面がエッチングされることはない。

次に、第６図に示すように、基板１を熱酸化してポリシ
リコン膜１８の表面にＳ　ｌ０２　からなる第二ゲート
絶縁膜１４を形成する。第二ゲート絶縁膜１４の膜厚は
、例えば２００〜３００Ａ程度である。続いて、ＣＶＤ
法を用いて第二ゲート絶縁！１４の上層にコントロール
ゲート（ワード線ＷＬ）用のポリシリコン膜ｌ９を堆積
する。ポリシリコン膜ｌ９の膜厚は、２０００〜３００
０人程度である。

次に、ポリシリコン膜ｌ９にリン処理を施してその抵抗
値を下げた後、第７図に示すように、ポリシリコン膜１
８、第二ゲート絶縁膜１４およびポリンリコン膜１９を
重ね切りでエッチングしてフローティングゲート３およ
びコントロールゲート４　（ワード線ＷＬ）を同時に形
成した後、基板１を熱酸化してフローティングゲート３
およびコントロールゲート４　（ワード線ＷＬ）のそれ
ぞれの側壁、ならびにコントロールゲート４　（ワード
線ＷＬ）上にＳ＋Ｃｈからなる絶縁膜１５を形成する。

絶縁膜１５の膜厚は、７０〜８０Ａ程度である。なお、
コントロールゲート４　（ワード線ＷＬ）は、ポリシリ
コン膜上にＷ，Ｔａ％ＴｉＳＭＯなどの高融点金属のシ
リサイド膜を積層した、いわゆるポリサイド構造の複合
膜や、上記高融点金属（またはそのシリサイド）の単層
膜で構成してもよい。

次に、第８図に示すように、活性領域の主面に不純物を
導入してソース領域５およびドレイン領域６を形成する
。ソース領域５およびドレイン領域６を形戒するには、
まずソース領域５を形成すべき活性領域の主面にソース
領域５ｂを形成するためにｎ形不純物を導入する。ｎ形
不純物を導入するには、例えばＩ　Ｘ　１　０”〜１　
１　Ｘ　Ｏ”　〔ａｔｏｍｓ／ｃＩＩ１〕程度のＰを５
　０ＫｅＶ程度のエネルギーでイオン打込みする。ｎ形
不純物は、フローティングゲート３およびコントロール
ゲート４　（ワード線ＷＬ）に対して自己整合的に導入
される。続いて、ドレイン領域６を形成すべき活性領域
の主面に領域１０を形成する為にｐ形不純物を導入する
。

ｐ形不純物を導入するには、例えば５８１０′３〜１，
　５　ｘ　ｌ　Ｑ　１（ａｔｏｍｓ／ｃ＋＋ｆ）程度の
ＢＦ２を６０ＫｅＶ程度のエネルギーでイオン打込みす
る。ｐ形不純物は、フローティングゲート３およびコン
トロールゲート４　〈ワード線ＷＬ）に対して自己整合
的に導入される。その後、基板１を窒素ガス中、１００
０℃程度で熱処理して上記ｎ形不純物およびｐ形不純物
の引き伸ばし拡散を行い、ソース領域５を形成すべき活
性領域の主面にｎ一半導体領域５ｂを形成するとともに
、ドレイン領域６を形成すべき活性領域の主面にｐ゜半
導体領域１０を形成する。引一半導体領域５ｂおよびｐ
ゝ半導体領域１０の接合深さは、それぞれ０．５μｍ程
度である。

次に、ｎ一半導体領域５ｂを形成した活性領域の主面に
ｎ形不純物を導入する。ｎ形不純物を導入するには、例
えば５　Ｘ　１　０”〜Ｉ　Ｘ　１　０”　（ａｔｏｍ
ｓ／ｃｊ）程度のＡｓを５　ＱＫｅＶ程度のエネルギー
でイオン打込みする。ｎ形不純物は、ブローティングゲ
ート３およびコントロールゲート４　（ワード線ＷＬ）
に対して自己整合的に導入される。

続いて、ｐ゛半導体領域１０を形成した活性領域の上面
にｎ形不純物を導入する。ｎ形不純物を導入するには、
例えばＩ　Ｘ　１　０”　〜５　Ｘ　１　０”　（ａｔ
ＯｍＳ／ｃＩＩ！〕程度のＡｓを６０ＫｅＶ程度のエネ
ルギーでイオン打込みする。ｎ形不純物は、フローティ
ングゲート３およびコントロールゲート４　（ワード線
ＷＬ）に対して自己整合的に導入される。

その後、基板ｌを窒素ガス中、１０００℃程度で熱処理
して上記したそれぞれのｎ形不純物の引き伸ばし拡散を
行い、ｎ一半導体領１１ｊ！５ｂ上にｎ゛半導体領域５
ａを形成するとともに、ｐ゛半導体領域１０上にｎ半導
体領域６を形戒する。ｎ゛半導体領域５ａおよびｎ半導
体領域６の接合深さは、それぞれ０．３μｍ程度である
。

次に、第９図に示すように、フローティングゲート３お
よびコントロールゲート４（ワード線ＷＬ〉の側壁にサ
イドウォールスベーサ１６を形戒する。サイドウォール
スペーサ１６は、例えば図示しない周辺回路のｎチャネ
ルＭＩＳＦＥＴおよびｐチャネルＭＩＳＦＥＴをＬ　Ｉ
）Ｄ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）　構
造にするためのサイドウォールスペ一サを形戒する際に
同時に形戒する。サイドウォールスペーサｌ６は、例え
ばＣＶＤ法を用いて堆積したＳｉｎ２からなる絶縁膜（
図示せず）をＲＩ　Ｅ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅ
ｔｃｈｉｎｇ）のような異方性ｘ−７チングで加工して
形成する。続いて、熱酸化して形成した絶縁膜１５およ
びサイドウォールスペーサ１６の上層に層間絶縁膜２０
を堆積する。層間絶縁膜２０は、例えば有機シランの熱
分解法で形成したＳｉ○，からなり、その膜厚はｌ５０
０人程度である。

次に、第１０図に示すように、層間絶縁膜２０およびゲ
ート絶縁膜１３をエッチングしてソース領域５の主面に
達するコンタクトホール８ａおよびドレイン領域６の主
面に達するコンタクトホール８ｂを同時に形戒した後、
ＣＶＤ法を用いて層間絶縁膜２０の上層に共通ソース線
ＳＬおよび導電層７用のポリシリコン膜２１を堆積する
。ポリシリコン膜２１の膜厚は、１０００〜１５００Ａ
程度である。続いて、ポリシリコン膜２１にリン処理を
施してその抵抗値を低減した後、ポリシリコン膜２１を
エッチングしてソース領域５に接続される共通ソース線
ＳＬおよびドレイン領域６に接続される導電層７を同時
に形成する。共通ソース線ＳＬおよび導電層７のそれぞ
れは、コントロールゲート４　（ワード線ＷＬ）の一部
を覆うように形成される。なお、共通ソース線ＳＬおよ
び導電層７は、ポリシリコン膜上にＷＳＴａ，Ｔｉ，Ｍ
ｏなどの高融点金属のシリサイド膜を積層したポリサイ
ド構造の複合膜や上記高融点金属（またはそのシリサイ
ド）の単層膜で構成してもよい。

次に、第１１図に示すように、ＣＶＤ法を用いて共通ソ
ース線ＳＬおよび導電層７の上層に、例えばＢＰＳＧか
らなる層間絶縁膜２２を堆積した後、基板１を熱処理し
て眉間絶縁膜２２を平坦化する。層間絶縁膜２２の膜厚
は、５０００〜６０００人程度である。続いて、眉間絶
縁膜２２をエッチングして導電層７に達するスルーホー
ル２３を形成した後、スバッタ法を用いて層間絶縁膜２
２の上層にデータ線ＤＬ用のＡｌ合金膜２４を堆積する
。ＡＩｌ合金膜２４の膜厚は、８０００人程度である。

最後に、Ａ１合金膜２４をエッチングして導電層７に接
続されるデータ線ＤＬを形成した後、データ線ＤＬの上
層に、例えばＰＳＧからなるパフシベーション膜２５を
堆積することにより、前記第１図〜第３図に示すメモリ
セルＱｍが完戒する。

以上のような構成からなる本実施例１によれば、下記の
ような効果が得られる。

（ｌ）．フィールド絶縁膜２をワード線ＷＬと直交する
方向に連続的に延在させ、フローティングゲート３とソ
ース領域５とが重なる領域の面積が全てのメモリセルＱ
ｍで等しくなる。従って、フローティングゲート３とソ
ース領域５との間に形戒されるカップリング容量が全て
のメモリセルＱｍで等しくなる結果、消去時に、ソース
領域に高電圧を印加した場合のフローティングゲート電
圧Ｖ，が全でのメモリセルＱｍで等しくなるので、デー
タ消去特性のばらつきが解消され、フラッシュＥＥＰＲ
ＯＭの電気的特性が向上する。

（２）．フィールド絶縁膜２をワード線ＷＬと直交する
方向に連続的に延在させ、フローティングゲート３用の
ポリシリコン膜ｌ８をエッチングする際およびコントロ
ールゲート４用のポリシリコン膜１９とフローティング
ゲート３用のポリシリコン膜１８を重ね切りでエッチン
グする際に、基板１の活性領域がエッチングされないよ
うにしたので、基板１の削れに起因する接合リーク電流
の発生を防止することができるので、フラッシュＥＥＦ
ＲＯＭの電気的特性が向上する。また、基板１の削れに
起因するソース領域５の断線を防止することができるの
で、フラッシュＥＥＰＲＯＭの製造歩留りが向上する。

（３）．ワード線ＷＬの上層を共通ソース線ＳＬおよび
導電層７で覆うようにしたので、パフシベーション膜２
５や層間絶縁膜２２を通じてゲート電極に達する水分な
どの異物を共通ソース線ＳＬおよび導電層７で遮蔽する
ことができる。その結果、データの書込み時にフローテ
ィングゲート３に注入されたエレクトロンの拡散を防止
することができるので、フラッシ．ＥＥＰＲＯＭのデー
タ保持特性が向上する。

（４）．ドレイン領域６の上層に形成した導電層７を介
してデータ線ＤＬをドレイン領域６に接続するようにし
たので、層間絶縁膜２２に形成されるスルーホール２３
のアスペクト比（スルーホールの深さ／スルーホールの
径〉を小さくすることができる。その結果、スルーホー
ル２３内に堆積されるデータ線ＤＬ用Ａｌ合金膜２４の
カバレージが向上するので、データ線ＤＬの接続信頼性
が向上する。

〔実施例２〕 本実施例２０半導体集積回路装置は、フラッシュＥＥＰ
ＲＯＭであり、第１３図はそのメモリセルアレイの構成
を示す平面図である。なお、第１３図では説明を簡単に
するために、フィールド絶縁膜以外の絶縁膜は図示して
いない。

第１３図に示すように、メモリセルＱｍは、図のＹ方向
に連続的に延在するフィールド絶縁膜２と、図のＸ方向
に延在するワード線ＷＬとが交差する領域に設けられて
いる。メモリセルＱｍ　は、フローティングゲート３お
よびコントロールケート４　（ワード線ＷＬ）からなる
二層構造のゲート電極と、ソース領域５およびドレイン
領域６からなるｎ形半導体領域とを有する単一のｎチャ
ネ゛ルＭＩＳＦＥＴで構成されている。ソース領域５゛
およびドレイン領域６は、フィールド絶縁膜２およびワ
ード線ＷＬを介して互いに分離されており、ソース領域
５には共通ソース線ＳＬが接続され、ドレイン領域６に
は導電層７を介してデータ線ＤＬが接続されている。共
通ソース線ＳＬは、図のＸ方向に延在し、データ線ＤＬ
は、図のＹ方向に延在している。

前記実施例１のフラッシ：ＬＥＥＰＲＯＭは、層間絶縁
膜２０の一部に設けたコンタクトホール８ａを通じて共
通ソース線ＳＬをソース領域５に接続し、同じく層間絶
縁膜２０の一部に設けたコンタクトホール８ｂを通じて
導電層７をドレイン領域６に接続する構成になっている
が、本実施例２のフラッシュＥＥＰＲＯＭにおいては、
共通ソースｗＡｓＬをソース慣域５に直接接続し、同じ
《導電層７もドレイン領域６に直接接続している。

第１４図は、第ｌ３図のＸｒＶ−ＸＩＶ線における基板
１の断面図である。第１４図に示すように、メモリセル
Ｑｍ　は、基板ｌに設けたｐウエル９の主面に設けられ
ている。メモリセルＱｆｆｌのソース領域５は、ｎ゛半
導体領域５ａおよびｎ一半導体領域５ｂからなる二重拡
散構造を有しており、ドレイン領域６の下層には、ｐ゛
半導体領域１０が設けられている。メモリセルＱｍのチ
ャネル領域には、チャネルドーブ層１２が設けられてお
り、その上層には、ゲート絶縁膜ｌ３が設けられている
。

フローティングゲート３およびコントロールゲート４　
（ワード線ＷＬ）は、フローティングゲート３上に設け
られた第二ゲート絶縁膜ｌ４を介して互いに絶縁されて
いる。フローティングゲート３およびコントロールゲー
ト４〈ワードＩＷＬ）の側壁には、絶縁膜１５およびに
サイドウォールスベーサ１６が設けられている。コント
ロールゲート４　（ワード線ＷＬ）上には、層間絶縁膜
２０が設けられている。

サイドウォールスペーサ１６および層間絶縁膜２０の上
層には、共通ソース線ＳＬおよび導電層７が設けられて
いる。共通ソース線ＳＬは、ソース領域５に直接接続さ
れており、導電層７は、ドレイン領域６に直接接続され
ている。

共通ソース線ＳＬおよび導電層７は、Ｙ方向に隣接する
メモリセルＱｍ　のサイドウォールスペーサ１６に対し
て、自己整合的に設けられている。

共通ソース線ＳＬおよび導電層７の上層には、眉間絶縁
膜２２が設けられており、層間絶縁膜２２の上層には、
データ線ＤＬが設けられている。

データ線ＤＬは、層間絶縁膜２２に設けられたスルーホ
ール２７を通じて導電層７と電気的に接続されている。

データ線ＤＬの上層には、パフシベーション膜２５が設
けられている。

次に、上記した構成からなるフラッシ．ＥＥＦＲＯＭの
製造方法を第１５図〜第１８図を用いて説明する。第１
５図〜第ｌ８図は、前記１４図と同じく第１３図のＸＩ
Ｖ−ＸＩＶ線における基板１の断面図である。

第１５図は、このフラッシ５ＥＥＰＲＯＭの製造工程の
中途段階を示しており、前記実施例ｌの第７６図に示す
製造工程に対応している。すなわち、基板１の主面にｐ
形不純物を導入した後、いわゆる選択酸化法（ＬＯＣＯ
Ｓ法）を用いてフィールド絶縁膜２を形成し、同時にそ
の下層にｐ形のチャネルストッパ領域１１を形成する。

フィールド絶縁膜２は、ワード線ＷＬと直交する方向に
延在するように形戒する。続いて、活性領域の主面にゲ
ート絶縁膜ｌ３を形成した後、フィールド絶縁膜２およ
びゲート絶縁膜ｌ３の上層にフローティングゲート用の
ポリシリコン膜１８を堆積し、フィールド絶縁膜２上の
ポリシリコン膜１８をその中心線に沿ってエッチングす
る。フィールド絶縁膜２は、後に形成されるワード線Ｗ
Ｌと直交るす方向に連続的に延在しているので、ポリシ
リコン膜ｌ８をエッチングすに際に基板１の活性領域の
主面がエッチングされることはない。続いて、基板１を
熱酸化してポリシリコン膜１８の表面に第二ゲート絶縁
膜１４を形成した後、その上層にコントロールゲート（
ワード線ＷＬ）用のポリシリコン膜１９を堆積し、リン
処理を施してその抵抗値を低減する。ここまでの工程は
、前記実施例１と同じである。次に、本実施例２では、
ポリシリコン膜１９の上層に層間絶縁膜２ｏを堆積する
。

層間絶縁膜２０は、コントロールゲート４　（ワード線
ＷＬ）を共通ソース線ＳＬおよび導電層７と絶縁するた
めに形成する。層間絶縁膜２ｏは、例えば有機シランの
熱分解法で形成する。

次に、第１６図に示すように、ポリシリコン膜１８、第
二ゲート絶縁膜１４、ポリシリコン膜１９および層間絶
縁膜２０を重ね切りでエッチングしてフローティングゲ
ート３およびコントロールゲート４（ワード線ＷＬ）を
同時に形成した後、基板ｌを熱酸化してフローティング
ゲート３およびコントロールゲート４　〈ワード線ＷＬ
）の側壁にＳｉ○，からなる絶縁膜１５を形戒する。続
いて、活性領域の主面に不純物を導入してソース領域５
およびドレイン領域６を形成する。ソース領域５および
ドレイン領域６は、前記実施例１と同じ方法で形成すれ
ばよいので、その説明は省略する。

次に、第１７図に示すように、フローティングゲート３
およびコントロールゲート４（ワード線ＷＬ）の側壁に
サイドウォールスペーサ１６を形成する。サイドウォー
ルスペーサ１６は、例えば図示しない屑辺回路のｎチャ
ネルＭＩＳＦＥＴおよびｐチャネルＭＩＳＦＥＴをＬＤ
Ｄ構造にするためのサイドウォールスペーサを形成する
際に同時に形成する。サイドウォールスベーサ１６は、
例えばＣＶＤ法を用いて堆積したＳｉｎ，からなる絶縁
膜をＲＩＥのような異方性エッチングで加工して形成す
る。本実施例２では、サイドゥオールスベーサ１６を形
成する際のエッチング工程でソース領域５およびドレイ
ン領域６の主面のゲート絶縁膜１３をオーバーエッチン
グして除去する。

このエッチング工程では、コントロールゲート４（ワー
ド線ＷＬ）上の層間絶縁膜２０も同時にエッチングされ
るので、その際にコントロールゲート４　（ワード線Ｗ
Ｌ）の表面が露出しないよう、あらかじめ層間絶縁膜２
０の膜厚は２０００〜３０００Ａ程度としておく。

次に、第１８図に示すように、ＣＶＤ法を用いて層間絶
縁膜２０およびサイドゥオールスペーサｌ６の上層にポ
リシリコン膜２１を堆積し、リン処理を施してその抵抗
値を低減した後、ポリシリコン膜２ｌをエッチングして
共通ソース線ＳＬおよび導電層７を同時に形戒する。共
通ソース線ＳＬおよび導電層７のそれぞれは、コントロ
ールゲート４　（ワードｌ［ＷＬ）の一部を覆うように
形成される。なお、コントロールゲート４　（ワード線
ＷＬ）や共通ソース線ＳＬ（導電層７）は、ポリシリコ
ン膜上にＷ，Ｔａ１Ｔ　ｉ，Ｍｏなどの高融点金属のシ
リサイド膜を積層した、いわゆるポリサイド構造の複合
膜や高融点金属（またはそのシリサイド）の単層膜で構
成してもよい。共通ソース線ＳＬおよび導電層７を形成
した後の工程は、前記実施例１と同じでよいので、その
説明は省略する。

このように、コントロールゲート４　（ワード線ＷＬ＞
上に層間絶縁膜２０を堆積し、次いでブローティングゲ
ート３およびコントロールケー｝４（ワード１ｌ！ＷＬ
）の側壁にサイドウオールスベーサ１６を形戒し、同時
にソース領域５およびドレイン領域６の主面のゲート絶
縁膜１３を除去した後、ソース領域５およびドレイン領
域６の主面が露出している状態で共通ソース線ＳＬ用の
ポリシリコン膜２１を堆積する本実施例２の製造方法に
よれば、共通ソース線ＳＬおよび導電層７のそれぞれは
、フローティングゲート３、コントロールゲート４　（
ワード線ＷＬ）およびサイドウオールスベーサ１６に対
して自己整合的に形戒される。

従って、本実施例２によれば、前記実施例１のようなコ
ンタクトホール３ａ，８ｂを形成する際のマスク合わせ
余裕が不要となり、その分ソース領域５およびドレイン
領域の面積を縮小することができるので、メモリセルＱ
ｍのサイズを縮小し、フラッシュＥＥＰＲＯＭの集積度
を向上させることができる。

〔実施例３〕 本実施例３の半導体集積回路装置は、フラッシ：ＬＥＥ
ＰＲＯＭであり、第ｌ９図はそのメモリセルアレイの構
成を示す平面図である。なお、第１９図では説明を簡単
にするために、フィールド絶縁膜以外の絶縁膜は図示し
ていない。

前記実施例１および実施例２のメモリセルアレイは、メ
モリセルＱｍを分離するフィールド絶縁膜２をワードＩ
ＷＬと直交する方向に延在し、このフィールド絶縁ＩＮ
２およびワード被ＷＬで周囲を囲まれたソース領域５に
共通ソース線ＳＬを接続した構成になっているが、本実
施例３のメモリセルアレイは、第１９図に示すように、
フィールド絶縁膜２のそれぞれを分離形成して島状に配
置している。従って、一本のワード線ＷＬに接続された
全てのメモリセルＱ＋ｎ　は、それらのソース領域５が
共有されているので、ソース領域５同士を接続するため
の共通ソース線ＳＬは存在しない。

一方、ドレイン領域６は、フィールド絶縁膜２および７
−ド＠ＷＬを介して互いに分離されており、各ドレイン
領域６には、コンタクトホール２８を通じてデータ線Ｄ
Ｌが接続されている。

第２０図は、第１９図のｘｘ−ｘｘ線における基板１の
断面図であり、第２１図は、第１９図のＸＸＩ−ＸＸＩ
線における基板１の断面図であり、第２２図は第１９図
のｘｘｎ−ｘｘｎ線における断面図である。

第２０図および第２１図に示すように、メモリセルＱｍ
は、基板ｌに設けたｐウエル９の主面に設けられている
。メモリセルＱｍのソース領域５は、ｎ゛半導体領域５
ａおよびｎ一半導体領域５ｂからなる二重拡牧構造を有
している。ドレイン領域６の下層には、ｐ゜半導体領域
１０が設けられている。メモリセルＱｍ同士を分離する
フィールド絶縁膜２の下層には、ｐ形のチャネルストッ
パ領域１１が設けられている。

フィールド絶縁膜２は、第２０図に示すように、ソース
領域５ｍの側壁が基板１の主面に対して垂直となってお
り、かつブローティングゲート３およびコントロールゲ
ート４　（ワード線ＷＬ）の側壁と同一面をなしている
。従って、フィールド絶縁膜２のソース領域５側の端部
には、いわゆるバーズ・ピーク（ｂｉｒｄ’ｓ　ｂｅａ
ｋ）　　と称される張り出し部が存在しない。

これに対し、第２１図に示すように、フィールド絶縁膜
２のＸ方向端部には、バーズ・ピークが存在する。つま
りフィールド絶縁膜２のＸ方向端部の厚さは、その中央
部に比べて小である。

ブローティングゲート３およびコントロールゲート４　
（ワードＩＩＷＬ）は、フローティングゲート３上に形
成された第二ゲート絶縁膜１４を介して互いに絶罎され
ている。フローティングゲート３およびコントロールゲ
ート４　（ワード線ＷＬ）の側壁には、熱酸化して形成
した絶縁膜ｌ５が設けられている。絶縁膜１５は、コン
トロールゲート４（ワード線ＷＬ）およびソース領域の
基板表面上にも設けられている。サイドウォールスベー
サ１６は第２０図に示すようにフローティングゲート３
、コントロールゲート４　（ワード線ＷＬ）およびフィ
ールド絶縁膜２の側壁に設けられている。

絶縁膜１５の上層には、層間絶縁膜２０が設けられてい
る。層間絶縁膜２０の上層には、データ線ＤＬが設けら
れている。第２１図および第２２図に示すようにデータ
線ＤＬは、層間絶縁膜２２およびゲート絶縁膜１３に設
けられたコンタクトホール２８を通じてドレイン領域６
と電気的に接続されている。データ線ＤＬの上層には、
パフシベーション膜２５が設けられている。

次に、上記した構成からなるフラッシュＥＥＰＲＯＭの
製造方法を第２３図〜第２６図を用いて説明する。第２
３図〜第２５図の各図において、（ａ）は前記第２０図
と同じく第１９図のｘｘ−ｘｘ線における基板１の断面
図であり、ら）は前記第２１図と同じく第１９図のＸＸ
　Ｉ−ＸＸ　Ｔ線における基板ｌの断面図である。

第２３図は、このフラッシュＥＥＰＲＯＭの製造工程の
中途段階を示しており、前記実施例１の第６図に示す製
造工程に対応している。すなわち、基板１の主面にｐ形
不純物を導入した後、いわゆる選択酸化法（ＬＯＣＯＳ
法）を用いてフィールド絶縁膜２を形成し、同時にその
下層にｐ形のチャネルストッパ領域ｌ１を形成する。フ
ィールド絶縁膜２は、前記実施例１の場合と同じく、ワ
ード線ＷＬと直交する方向に連続的に延在するように形
成する。続いて、活性領域の主面にゲート絶縁膜１３を
形成した後、フィールド絶縁膜２およびゲート絶縁膜ｌ
３の上層に７ローティングゲート用のポリシリコン膜ｌ
８を堆積し、このポリシリコン膜１８をフィールド絶縁
膜２の中心線に沿ってエッチングする。フィールド絶縁
膜２は、ワード線ＷＬと直交する方向に延在しているの
で、ポリシリコン膜ｌ８をエッチングする際に基板１の
活性領域の主面がエッチングされることはない。

その後、基板１を熱酸化してポリシリコン膜１８の表面
に第二ゲート絶縁膜１４を形成した後、その上層にコン
トロールゲート（ワード線ＷＬ）用のポリシリコン膜１
９を堆積し、リン処理を施してその抵抗値を低減する。

ここまでの工程は、前記実施例１と同じである。

次に、第２４図に示すように、ポリシリコン膜１８、第
二ゲート絶縁膜ｌ４およびポリシリコン膜１９を重ね切
りでエッチングしてフローティングゲート３およびコン
トロールゲート４　（ワード線ＷＬ＞を同時に形成する
。本実施例３では、このエッチング工程で使用したホト
レジストマスク２９ａをコントロールゲート４　（ワー
ド線ＷＬ）上に残したまま次の工程に移る。

続いて、第２５図に示すように、ホトレジストマスク２
９ａ上に第二のホトレジストマスク２９ｂを形成した後
、ソース領域５を形成すべき領域上のフィールド絶縁膜
２をエッチングして除去する。エッチングガスとしては
、例えば、ＣＦ．，ＣＨＦ３，Ａ　ｒをｌ：２：４０の
比でチャンバー内に流すことにより、シリコンとの選択
比を１０以上にできる。これにより、ワード線ＷＬと直
交する方向に延在していたフィールド絶縁膜２は、島状
に分離され、それぞれのソース領域５側の側壁が７ロー
ティングゲート３およびコントロールゲート４　（ワー
ド線ＷＬ）の側壁と同一面をなす。

次に、ホトレジストマスク２９ａ，２９ｂを除去した後
、第２６図に示すように、基板１を熱酸化してフィール
ド絶縁膜２の間のソース領域５を形成する基板１の表面
、フローティングゲート３およびコントロールゲート４
　（ワード線ＷＬ）の側壁ならびにコントロールゲート
４　（ワード線ＷＬ）上に絶縁膜１５を形成し、続いて
活性領域の主面に不純物を導入してソース領域５および
ドレイン領域６を形成する。ソース領域５およびドレイ
ン領域６は、前記実施例１と同じ方法で形成すればよい
ので、その説明は省略する。なお、フィールド絶縁膜２
の下層に形成されたチャネルストッパｆｉ域１１は、バ
ーズ・ピークの部分のチャネルストッパ領域１ｌに比べ
てｐ形不純物の濃度が高い。従って、フィールド絶縁膜
２を除去した領域に形成されるソース領域５は、その端
部が不純物濃度の高いチャネルストフパ領域１１と接す
るので、接合耐圧が低下し易いという問題があるが、ソ
ース領域５をｎ゛半導体領域５ａおよびｎ一半導体領域
５ｂの二重拡散構造とすることにより、ソース領域５の
端部の接合耐圧の低下を有効に防止することができる。

次に、絶縁膜１５の上層に堆積した層間絶縁膜２２をエ
ッチングしてドレイン領域６に達するコンタクトホール
２８を形成した後、層間絶縁膜２２の上層にデータ線Ｄ
Ｌを形成し、最後にデータ線ＤＬの上層にパフシベーシ
ョン膜２５を堆積することにより、前記第２０図．第２
１図および第２２図に示すメモリセルＱｍが完戊する。

以上のような構成からなる本実施例３によれば、下記の
ような効果が得られる。

（１）．フィールド絶縁膜２をワード線ＷＬと直交する
方向に延在し、フローティングゲート３用のポリシリコ
ン膜１８をエッチングする、およびコントロールゲート
４用のポリシリコン膜ｌ９とフローティングゲート３用
のポリシリコン膜１８を重ね切りでエッチングする際に
、基板１の活性領域がエッチングされないようにしたの
で、基板１の削れを防止することができる。その結果、
基板１の削れに起因する接合リーク電流の発生を防止す
ることかできるので、フラッシュＥＥＰＲＯＭの電気的
特性が向上する。また、基板１の削れに起因するソース
領域５の断線を防止することができるので、フラッシュ
ＥＥＰＲＯＭの製造歩留りが向上する。

（２），ワード線ＷＬと直交する方向に連続的に延在し
するフィールド絶縁膜２上にフローテイングゲート３お
よびコントロールゲート４　〈ワード線ＷＬ）を形成し
た後、ソース領域５を形成すべき領域のフィールド絶縁
膜２を除去することによって、フィールド絶縁膜２のソ
ース領域５側の側壁がフローティングゲート３およびコ
ントロールゲート４　（ワード線ＷＬ）の側壁と同一平
面をなすようにしたので、フローティングゲート３とソ
ース領域５とが重なる領域の面積が全てのメモリセルＱ
ｍで等しくなる。従って、フローティングゲート３とソ
ース領域５との間に形成されるカップリング容量が全て
のメモリセルＱｍで等しくなる結果、フローティングゲ
ート電圧■，が全でのメモリセルＱｍで等しくなるので
、データ消去特性のばらつきが解消され、フラッシュＥ
ＥＰＲＯＭの電気的特性が向上する。

（３）．第２７図に示すように、フィールド絶縁膜２の
Ｙ方向の端部とフローティングゲート３との間に合わせ
余裕を確保する必要がないので、Ｙ方向における各メモ
リセル間隔を小さくすることができる。その結果、フラ
ッシ：ＬＥＥＰＲＯＭの集積度を向上させることができ
る。

（４）．フローティングゲート３およびコントロールゲ
ート４　（ワード線ＷＬ）を形成する際に用いたホトレ
ジストマスク２９ａ上に第二のホトレジストマスク２９
ｂを形成してフィールド絶縁膜２をエッチングするので
、第二のホトレジストマスク２９ｂの合わせずれや回転
ずれに起因するコントロールゲート４　（ワード線ＷＬ
）の側壁の削れを防止することができる。

以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

前記実施例１〜実施例３では、データの消去を電気的に
一括して行うフラッシ．ＥＥＰＲＯＭに適用した場合に
ついて説明したが、このようなフラッシュＥＥＦＲＯＭ
を内蔵したマイクロコンピュータに適用することもでき
る。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。

（ｌ）．メモリセルを分離するフィールド絶縁膜をワー
ド線と直交する方向に連続的に延在させ、フィールド絶
縁膜およびワード線で周囲を囲まれたソース領域に共通
ソース線を接続する本願に発明によれば、フローティン
グゲートとソース領域とが重なる領域の面積が全てのメ
モリセルで等しくなるので、データ消去特性のばらつき
が解消され、ＥＥＰＲＯＭの電気的特性が向上する。

また、メモリセルを分離するフィールド絶縁膜をワード
線と直交する方向に連続的に延在して配置し、少なくと
もフローティングゲート用のポリシリコン膜およびコン
トロールゲート用のポリシリコン膜を重ね切りでエッチ
ングする工程まで、そのフィールド絶縁膜を残している
ので、フローティングゲート用のポリシリコン膜をエッ
チングする際の基板の削れが防止されるので、接合リー
ク電流の発生が防止され、ＥＥＰＲＯＭの電気的特性が
向上する。さらに、基板の削れに起因するソース領域の
断線を防止することができるので、ＥＥＰＲＯＭの製造
歩留りが向上する。

（２）．前記共通ソース線をゲート電極に対して自己整
合的に形成する本願の発明によれば、共通ソース線をソ
ース領域に接続するコンタクトホールが不要となるので
、メモリセルのサイズが縮小され、ＥＥＰＲＯＭの集積
度が向上する。

〔３）．ワード線と直交する方向に延在するフィールド
絶縁膜上に二層ゲート電極を形成した後、ソース領域を
形戒すべき領域のフィールド絶縁膜をエッチングで除去
し、ソース領域側の側壁が二層ゲート電極の側壁と同一
面をなすようなフィールド絶縁膜を形成する本願の発明
によれば、フローティングゲートとソース領域とが重な
る領域の面積が全てのメモリセルで等しくなるので、デ
ータ消去特性のばらつきが解消され、ＥＥＰＲＯＭの電
気的特性が向上する。

また、メモリセルを分離するフィールド絶縁膜をワード
線と直交する方向に延在している状態でフローティング
ゲート用のポリシリコン膜をエッチングするので、基板
の削れが防止される。その結果、基板の削れに起因する
接合リーク電流の発生を防止され、、ＥＥＰＲＯＭの電
気的特性が向上する。また、基板の削れに起因するソー
ス領域の断線が防止され、ＥＥＰＲＯＭの製造歩留りが
向上する。

さらに、フィールド絶縁膜のソース領域側の端部にバー
ズ・ピークが存在しないようになるので、メモリセルの
サイズが縮小され、ＥＥＦＲＯＭの集積度が向上する。

【図面の簡単な説明】

第１図は本発明の一実施例である半導体集積回路装置の
メモリセルアレイを示す半導体基板の要部平面図、 第２図は第１図の■一■線断面図、 第３図は第１図の■一■線断面図、 第４図（ａ），（ｂ）〜第１ｌ図（ａ），　（ｂ）はこ
の半導体集積回路装置の製造方法を示す半導体基板の要
部断面図、 第１２図はこの半導体集積回路装置のメモリセルアレイ
および一部の周辺回路の回路図、第ｌ３図は本発明の他
の実施例である半導体集積回路装置のメモリセルアレイ
を示す半導体基板の要部平面図、 第１４図は第ｌ図のＸｒＶ−ＸｒＶ線断面図、第１５図
〜第１８１！Ｉはこの半導体集積回路装置の製造方法を
示す半導体基板の要部断面図、１１９図は本発明の他の
実施例である半導体集積回路装置のメモリセルアレイを
示す半導体基板の要部平面図、 第２０図は第ｌ９図のｘｘ−ｘｘ線断面図、第２１図は
第１９図のＸＸＩ−ＸＸＩ線断面図、第２２図は第１９
図のｘｘｎ−ｘｘｎ線断面図、第２３図（ａ），（ｂ）
〜第２６図（ａ），（ｂ）はコノ半導体集積回路装置の
製造方法を示す半導体基板の要部断面図、 第２７図は従来の半導体集積回路装置のメモリセルアレ
イを示す半導体基板の要部平面図、第２８図〜第３０図
は従来の半導体集積回路装置の製造方法を示す半導体基
板の要部平面図である。 １．３０・・・半導体基板、２．３３・・・フィールド
絶縁膜、３．３５・・・フローティングゲート、４．３
６・・・コントロールゲート、５３１・・・ソース領域
、６．３２・・・ドレイン領域、７・・・導電層、８　
ａ＋　　８　ｂ＋　　４　ｕ＋　　Ｊ　’ｊ・・・コン
タクトホール、９・・・ｐウエル、１０・・・ｐ゜半導
体領域、ｌ１・・・チャネルストッパ領域、ｌ２・・・
チャネルドープ層、１３・・・ゲート絶縁膜、１４・・
・第二ゲート絶縁膜、１５．１７・・・絶縁膜、１６・
・・サイドウォールスペーサ、１８，１９．２１．３７
・・・ポリシリコン膜、２０．２２・・・層間絶縁膜、
２３．２７・・・スルーホール、２４・・・アルミニウ
ム合金膜、２５・・・パッシベーション膜、２９ａ，２
９ｂ・・・ホトレジストマスク、３８・・・溝、ＤＬ・
・・データ線、ＳＬ・・・共通ソース線、Ｗ　Ｌ・・・
ワード線。

Claims (1)

1. 【特許請求の範囲】 １、フローティングゲートおよびコントロールゲートか
   らなる二層ゲート電極構造のＭＩＳＦＥＴで構成され、
   ソース領域に高電圧を印加してデータの消去を行う不揮
   発性メモリセルを有する半導体集積回路装置であって、
   前記メモリセルを分離するフィールド絶縁膜をワード線
   と直交する方向に連続的に延在させ、前記フィールド絶
   縁膜およびワード線で周囲を囲まれたソース領域に共通
   ソース線を接続したことを特徴とする半導体集積回路装
   置。 ２、共通ソース線の一部がワード線上を覆っていること
   を特徴とする請求項１記載の半導体集積回路装置。 ３、メモリセルを構成するＭＩＳＦＥＴのソース領域は
   、高不純物濃度の半導体領域および低不純物濃度の半導
   体領域からなる二重拡散構造を有していることを特徴と
   する請求項１記載の半導体集積回路装置。 ４、メモリセルを構成するＭＩＳＦＥＴのドレイン領域
   の下層に前記ドレイン領域と異なる導電形の半導体領域
   を設けたことを特徴とする請求項１記載の半導体集積回
   路装置。 ５、メモリセルを構成するＭＩＳＦＥＴのドレイン領域
   に共通ソース線用の導電膜で構成された導電層を接続し
   、前記導電層にデータ線を接続したことを特徴とする請
   求項１記載の半導体集積回路装置。 ６、導電層の一部がワード線上を覆っていることを特徴
   とする請求項５記載の半導体集積回路装置。 ７、フローティングゲートおよびコントロールゲートか
   らなる二層ゲート電極に対して共通ソース線を自己整合
   的に形成することを特徴とする請求項１記載の半導体集
   積回路装置の製造方法。 ８、フローティングゲートおよびコントロールゲートか
   らなる二層ゲート電極の側壁にサイドウォールスペーサ
   を形成した後、前記二層電極およびサイドウォールスペ
   ーサに対して共通ソース線を自己整合的に形成すること
   を特徴とする請求項７記載の半導体集積回路装置の製造
   方法。 ９、フローティングゲートおよびコントロールゲートか
   らなる二層ゲート電極構造のＭＩＳＦＥＴで構成された
   不揮発性メモリセルを有する半導体集積回路装置であっ
   て、前記メモリセルを分離するフィールド絶縁膜のソー
   ス領域側の側壁は、前記二層ゲート電極の側壁と同一面
   をなしていることを特徴とする半導体集積回路装置。 １０、メモリセルを構成するＭＩＳＦＥＴのソース領域
   は、高不純物濃度の半導体領域および低不純物濃度の半
   導体領域からなる二重拡散構造を有していることを特徴
   とする請求項９記載の半導体集積回路装置。 １１、メモリセルを構成するＭＩＳＦＥＴのドレイン領
   域の下層に前記ドレイン領域と異なる導電形の半導体領
   域を設けたことを特徴とする請求項９記載の半導体集積
   回路装置。 １２、ワード線と直交する方向に延在するフィールド絶
   縁膜上にフローティングゲート用の導電膜およびコント
   ロールゲート用の導電膜を順次堆積し、前記フローティ
   ングゲート用の導電膜およびコントロールゲート用の導
   電膜を重ね切りでエッチングしてフローティングゲート
   およびコントロールゲートからなる二層ゲート電極を同
   時に形成した後、ソース領域を形成すべき領域の前記フ
   ィールド絶縁膜をエッチングで除去することを特徴とす
   る請求項９記載の半導体集積回路装置の製造方法。 １３、フローティングゲート用の導電膜およびコントロ
   ールゲート用の導電膜を重ね切りでエッチングする際に
   用いるホトレジストマスク上に第二のホトレジストマス
   クを形成してフィールド絶縁膜をエッチングすることを
   特徴とする請求項１２記載の半導体集積回路装置の製造
   方法。