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JP4937413B2 - 抵抗変化素子およびそれを用いた不揮発性半導体記憶装置 - Google Patents

抵抗変化素子およびそれを用いた不揮発性半導体記憶装置 Download PDF

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JP4937413B2 JP2010542014A JP2010542014A JP4937413B2 JP 4937413 B2 JP4937413 B2 JP 4937413B2 JP 2010542014 A JP2010542014 A JP 2010542014A JP 2010542014 A JP2010542014 A JP 2010542014A JP 4937413 B2 JP4937413 B2 JP 4937413B2
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Description

本発明は、安定に保持する抵抗値が電圧パルスの印加により変化する抵抗変化素子と、それを用いた不揮発性半導体記憶装置に関する。
近年、デジタル技術の進展に伴い、携帯型情報機器および情報家電などの電子機器が、よりいっそう高機能化している。そのため、不揮発性半導体記憶装置の大容量化、書き込み電力の低減、書き込み／読み出し時間の高速化、および長寿命化の要求が高まっている。
こうした要求に対して、既存のフローティングゲートを用いたフラッシュメモリの微細化が進められている。
他方、電圧パルスの印加により、安定に保持する抵抗値が変化する抵抗変化素子を記憶部に用いた不揮発性半導体記憶素子（抵抗変化型メモリ）の場合、メモリセルが単純な構造で構成することができるため、さらなる微細化、高速化、および低消費電力化が期待されている。
従来から１つのトランジスタと１つの記憶素子とを用いて安定したメモリ動作を行うメモリセルを構成し、このメモリセルを用いて高集積化が行われている。
例えば、１つのトランジスタと１つの抵抗変化素子を組み合わせて１つのメモリセルとする、いわゆる１Ｔ１Ｒ型のメモリセルの構成であって、上部電極直下のペロブスカイト構造を有する材料を使用した可変抵抗層の一部に抵抗変化領域を形成して抵抗変化素子とする構造が特許文献１で示されている。この特許文献１では、抵抗変化素子の下部電極と上部電極とで抵抗変化層に接する面積が異なる構造として、抵抗変化領域が面積の小さい下部電極直上に形成されるようにしている。したがって、従来よりも低い電圧の印加で、小さな接続サイズの電極近傍に確実な抵抗変化を得ることが可能であるので微細化および消費電力の低減化を行うことができる。
また、抵抗変化素子の材料としてペロブスカイト構造を有する材料以外の材料を用いた例が特許文献２に示されている（特許文献２の図１および図２）。この特許文献２では、抵抗変化層として鉄酸化物を用いることで、抵抗変化素子を作製するために必要な温度を４００℃以下にすることができ、半導体製造プロセスとの親和性が向上するとしている。
特開２００６−１２０７０１号公報 特開２００７−２８７７６１号公報
抵抗変化素子は、抵抗変化層を上部電極と下部電極で挟んだ構造であり、その抵抗変化は、抵抗変化材料によっては、上部電極と下部電極間に印加する極性の異なる電圧によって、上部電極もしくは、下部電極と抵抗変化層との界面近傍の抵抗変化層の抵抗が変化することで起こることが知られている。
抵抗変化素子の抵抗変化を安定的に行うためには、抵抗変化が起こる界面をどちらか一方に限定し、他方の界面では電圧の印加によらずその界面の抵抗が低抵抗状態から変化しないことが必要である。
しかし、特許文献２の図１に示された構造では、抵抗変化層と上部電極の界面と、抵抗変化層と下部電極の界面が同じ構造となるため、一方の界面を抵抗変化させながら他方の界面の抵抗変化を抑制することは困難である。特許文献２の図２には、この対策として抵抗変化層と下部電極との間に酸素濃度が濃い層を形成する方法が示されているが、この場合でも抵抗変化層と上部電極との界面を完全に低抵抗状態に保つことは難しく、大規模メモリにおける誤書き込みビット発生の原因となる。
そこで本発明は、これら従来の素子よりも誤書き込みの確率が抑制された抵抗変化素子と、それを用いた不揮発性半導体記憶装置を提供することを目的とする。
上記の目的を達成するために、本発明における抵抗変化素子の一形態は、基板と、前記基板上に形成された多層構造体とを含み、前記多層構造体は、第１電極と、第２電極と、当該電極間に配置され、当該電極間に印加される電圧の極性に応じて高抵抗状態と低抵抗状態とを遷移する抵抗変化膜と、で構成され、前記抵抗変化膜は、前記第１電極に接合された低濃度抵抗変化層（低濃度酸化物層）と、前記第２電極に接合された高濃度抵抗変化層（高濃度酸化物層）とが積層されて構成され、前記低濃度抵抗変化層における酸素濃度は、前記高濃度抵抗変化層における酸素濃度よりも低く、前記第１電極と前記低濃度抵抗変化層との接合面積が前記第２電極と前記高濃度抵抗変化層との接合面積より大きく、前記低濃度酸化物層および前記高濃度酸化物層が、化学量論的組成を有する酸化物と比較して原子比である酸素の含有量が少ない酸化物である酸素不足型の金属酸化物であり、前記金属酸化物は、タンタル酸化物、鉄酸化物、酸化チタン、酸化バナジウム、酸化コバルト、酸化ニッケル、酸化亜鉛、ニオブ酸化物、およびハフニウム酸化物から選ばれる材料からなることを特徴とする。これにより、低濃度抵抗変化層とそれに接する電極との接合面積が、高濃度抵抗変化層とそれに接する電極との接合面積よりも大きいので、誤書き込みの原因と考えられる低濃度抵抗変化層での抵抗変化現象が抑制される。
ここで、前記高濃度抵抗変化層は、前記第２電極の一つの面を完全に覆うようにパターニングされ、前記低濃度抵抗変化層は、前記高濃度抵抗変化層の、前記第２電極と接続されている端面の反対側の端面および側面を覆っている構成としてもよい。これにより、第２電極の上部近傍以外の高濃度抵抗変化層が除去されるので、その部分から低濃度抵抗変化層への酸素拡散が回避され、その分だけ低濃度抵抗変化層の酸素濃度増加が防止され、結果として、低濃度抵抗変化層と第１電極との界面での高抵抗化（誤書き込み）が発生する確率がより抑制される。
さらに、前記高濃度抵抗変化層の前記第２電極に接合されている面のうち前記第２電極に接合されていない領域が、酸素バリアで覆われていても良い。このような構成にすることにより、高濃度抵抗変化層から酸素が層間絶縁膜中に逃げ出したり、逆に層間絶縁膜から過分な酸素が導入されたりすることによる、前記高濃度抵抗変化層の酸素濃度の変化を防ぐことができ、前記抵抗変化素子の抵抗変化動作をより安定にすることができる。
また、前記第２電極の前記高濃度抵抗変化層に接合されている端面の反対側の端面が、前記第２電極の上方または下方に形成された配線の面に接続された構成としてもよい。より具体的には、前記第２電極が、前記高濃度抵抗変化層と前記配線との間に配された層間絶縁膜に設けられたビアホールを埋めるビアであり、前記高濃度抵抗変化層と前記配線とを電気的に接続する構成としてもよい。つまり、本発明の抵抗変化素子は、前記トランジスタのドレインまたはソース電極と前記下部電極とを電気的に接続するための前記ビアを、前記下部電極と同じ材料で形成することによって、前記ビアと前記下部電極を一体化させることもできる。これにより、プロセスの工数削減と微細化が可能となる。
なお、前記第２電極が、白金およびイリジウムまたはその混合物からなってもよい。また、前記第１電極が、銅、チタン、タングステン、タンタルおよびその窒化物から選ばれる少なくとも１種を含んでもよい。
さらに、複数のトランジスタが形成された基板上に前記複数の抵抗変化素子を形成し、前記抵抗変化素子の前記下部電極が各々別々の前記トランジスタのドレイン電極またはソース電極とビアを介して電気的に接続され、前記トランジスタのゲート電極はワード線に接続され、前記トランジスタのドレイン電極もしくはソース電極のうち前記抵抗変化素子の前記下部電極と電気的に接続されていない側の電極は前記ワード線と直交する方向に配置されたビット線に接続され、前記上部電極は共通プレート線に電気的に接続されることによって、１Ｔ１Ｒ型のメモリセルアレイを構成することができる。
つまり、上述のいずれかの抵抗変化素子と、当該抵抗変化素子にソースまたはドレインが接続されたトランジスタとからなるメモリセルが複数個から構成されるメモリブロックを備え、前記メモリブロックを構成する複数の前記抵抗変化素子の前記第１電極および前記低濃度抵抗変化層は、当該メモリブロックを構成する複数のメモリセルについて共通に形成されている構成としてもよい。このとき、前記メモリブロックを構成する複数の前記抵抗変化素子の前記高濃度抵抗変化層は、当該メモリブロックを構成する複数のメモリセルについて共通に形成されていてもよい。
このように前記上部電極と前記抵抗変化膜とを前記複数の抵抗変化素子で共通とする構造とすることによって、前記抵抗変化素子の前記下部電極側の接合面積に対する前記上部電極側の接合面積の比率を大きくすることができるので、前記上部電極側での抵抗変化を防ぐ効果をより高めることができる。これは、前記抵抗変化素子の抵抗変化動作がより安定することに繋がる。
本発明の抵抗変化素子は、上部電極と抵抗変化膜との接合面積が、下部電極と抵抗変化膜との接合面積より大きくかつ、下部電極側の抵抗変化膜中の酸素濃度が上部電極側より高い構造にすることによって、抵抗変化膜と下部電極との界面の抵抗は印加電圧によって変化するが、抵抗変化膜と上部電極との界面の抵抗は低抵抗状態から変化しないという効果を持つ。すなわち、メモリセル動作における誤書き込みを抑制することができるという効果が得られる。
よって、本発明により、より確実に抵抗変化動作をする抵抗変化素子および不揮発性半導体記憶装置が実現され、携帯型情報機器および情報家電などの電子機器が広く普及してきた今日において、微細化、高速化、および低消費電力化に好適な本発明に係る抵抗変化素子および不揮発性半導体記憶装置の実用的価値は極めて高い。
図１は、本発明の第１の実施の形態に係る抵抗変化素子の断面構成の一例を示す模式図である。 図２（ａ）は本発明の第１の実施の形態に係る抵抗変化素子の製造方法において、基板上に配線を形成する工程を示す上面の模式図、図２（ｂ）は同図の断面を示す模式図である。 図３（ａ）は本発明の第１の実施の形態に係る抵抗変化素子の製造方法において、ビアを形成するまでの工程を示す上面からの模式図、図３（ｂ）は同図の断面を示す模式図である。 図４（ａ）は本発明の第１の実施の形態に係る抵抗変化素子の製造方法において、下部電極を形成する工程を示す上面からの模式図、図４（ｂ）は同図の断面を示す模式図である。 図５（ａ）は本発明の第１の実施の形態に係る抵抗変化素子の製造方法において、層間絶縁膜の上面を下部電極の上面まで拡張する工程を示す上面からの模式図、図５（ｂ）は同図の断面を示す模式図である。 図６（ａ）は本発明の第１の実施の形態に係る抵抗変化素子の製造方法において、上部電極を形成するまでの工程を示す上面からの模式図、図６（ｂ）は同図の断面を示す模式図である。 図７（ａ）は本発明の第１の実施の形態に係る抵抗変化素子を用いて構成された不揮発性半導体記憶装置の構成を示す上面からの模式図、図７（ｂ）は同図の断面を示す模式図である。 図８は、本発明の抵抗変化素子の効果を説明するための抵抗変化素子の模式図である。 図９は、本発明の抵抗変化素子における抵抗変化動作において、下部電極と抵抗変化膜との接合面積および上部電極と抵抗変化膜との接合面積が与える影響を説明するための実測図である。 図１０は、本発明の第２の実施の形態に係る抵抗変化素子の断面構成の一例を示す模式図である。 図１１（ａ）は本発明の第２の実施の形態に係る抵抗変化素子の製造方法において、高濃度抵抗変化層を形成する工程を示す上面の模式図、図１１（ｂ）は同図の断面を示す模式図である。 図１２（ａ）は本発明の第２の実施の形態に係る抵抗変化素子の製造方法において、上部電極を形成するまでの工程を示す上面からの模式図、図１２（ｂ）は同図の断面を示す模式図である。 図１３は、本発明の第３の実施の形態に係る抵抗変化素子の断面構成の一例を示す模式図である。 図１４（ａ）は本発明の第３の実施の形態に係る抵抗変化素子の製造方法において、酸素バリア膜を形成するまでの工程を示す上面の模式図、図１４（ｂ）は同図の断面を示す模式図である。 図１５（ａ）は本発明の第３の実施の形態に係る抵抗変化素子の製造方法において、下部電極用溝を形成する工程を示す上面の模式図、図１５（ｂ）は同図の断面を示す模式図である。 図１６（ａ）は本発明の第３の実施の形態に係る抵抗変化素子の製造方法において、下部電極を形成する工程を示す上面の模式図、図１６（ｂ）は同図の断面を示す模式図である。 図１７（ａ）は本発明の第３の実施の形態に係る抵抗変化素子の製造方法において、上部電極を形成するまでの工程を示す上面からの模式図、図１７（ｂ）は同図の断面を示す模式図である。 図１８は、本発明の第４の実施の形態に係る抵抗変化素子の断面構成の一例を示す模式図である。
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、同じ要素については同じ符号を付して説明を省略する場合がある。
また、記憶部等の形状については模式的なものであり、その個数等についても図示しやすい個数としている。
なお、本発明において、「基板の上に形成する」とは、一般的な解釈に従って、基板の上に、直接、構造物を形成する場合と、基板の上に他のものを介して形成する場合との双方を意味する。また、「層間絶縁膜」とは、抵抗変化素子の製造プロセスにおいて１つのプロセスで形成される層間絶縁膜と、抵抗変化素子の製造プロセスにおいては複数のプロセスでそれぞれ形成された複数の層間絶縁膜が１つに合体してなる層間絶縁膜との双方を指す。また、「基板の厚み方向から見て」とは、「基板の厚み方向から透視してまたは透視しないで見て」という意味である。
（第１の実施の形態）
まず、本発明の第１の実施の形態における抵抗変化素子および不揮発性半導体記憶装置について説明する。
図１は、本発明の第１の実施の形態に係る抵抗変化素子１００の断面視における構成の一例を示す断面図である。
図１に示すとおり、本実施の形態による抵抗変化素子１００は、基板１０１の上に形成された配線１１０と、この配線１１０を覆うように形成された層間絶縁膜１０５と、層間絶縁膜１０５内に埋め込まれ、配線１１０の上面に電気的に接続されたビア１２０と、ビア１２０の上面に電気的に接続された下部電極２５０と、下部電極２５０の上面と電気的に接続され、かつ、下部電極２５０の上面を覆うように形成された抵抗変化膜２６５と、抵抗変化膜２６５の上に形成された上部電極２８０とで構成される。さらに、抵抗変化膜２６５は、上部電極２８０および下部電極２５０間に印加される電圧の極性に応じて高抵抗状態と低抵抗状態とを遷移するバイポーラ型の抵抗変化特性を有し、膜中の酸素濃度が、下部電極２５０との界面側（高濃度抵抗変化層２６０）で高く、上部電極２８０との界面側（低濃度抵抗変化層２７０）で低い構成となっている。つまり、低濃度抵抗変化層２７０における酸素濃度は、高濃度抵抗変化層２６０における酸素濃度よりも低い。
なお、上部電極２８０は、低濃度抵抗変化層２７０に接合された第１電極の一例であり、下部電極２５０は、高濃度抵抗変化層２６０に接合された第２電極の一例である。
さらに、高濃度抵抗変化層２６０と下部電極２５０との接合面積（接触面がなす面積）より、低濃度抵抗変化層２７０と上部電極２８０との接合面積の方が大きい構成となっている。また、抵抗変化膜２６５の側面と下部電極２５０の側面は一続きには繋がっていない。
このような構成とすることにより、抵抗変化は高濃度抵抗変化層２６０と下部電極２５０との界面でのみ起こるようになり、安定した抵抗変化動作を実現することができる。
次に、図２（ａ）および（ｂ）から図６（ａ）および（ｂ）を用いて、本実施の形態１の抵抗変化素子１００の製造方法を説明する。各図において（ａ）は上面を示す模式図、（ｂ）は各図（ａ）におけるＸ−Ｘ’線の断面を矢印方向から見た断面図である。
まず、基板１０１の上にスパッタ法やＣＶＤ法等を用いて配線用の導電膜を堆積後、露光プロセスを用いてマスキングしてエッチングすることにより、配線１１０を形成する（図２（ａ）および（ｂ））。この配線１１０には、Ａｌ、Ｃｕ、Ａｌ−Ｃｕ合金、Ｔｉ−Ａｌ−Ｎ合金等の材料を用いることができるが、本実施の形態では、スパッタ法により堆積したＡｌ膜を用いた。
また、配線１１０の厚さは２００ｎｍ以上４００ｎｍ以下、幅は約０．６μｍ、隣接する配線１１０同士の間隔（間隙）は約０．８μｍである。
次に、図３（ａ）および（ｂ）に示すように、ビア１２０を層間絶縁膜１０５中に埋め込まれるように形成するが、これは以下のようにすれば形成できる。すなわち、図２（ａ）および（ｂ）で示した構造の上に、例えばＣＶＤ法を用いてＴＥＯＳ−ＳｉＯからなる層間絶縁膜１０５を厚さ８００ｎｍ堆積し、例えばＣＭＰで４００ｎｍの研磨を行うことでその表面を略平坦にする。
なお、この層間絶縁膜１０５には、ＴＥＯＳ−ＳｉＯ以外にも、シリコン窒化（ＳｉＮ）膜、低誘電率材料であるシリコン炭窒化（ＳｉＣＮ）膜やシリコン炭酸化（ＳｉＯＣ）膜あるいはシリコンフッ素酸化（ＳｉＯＦ）膜等を用いてもよい。さらに、これら材料の積層構造を用いても良い。
その後、層間絶縁膜１０５に配線１１０に接続するためのビアホール（径２６０ｎｍ）を形成する。これらについては、一般的な半導体プロセスで用いられている技術を用いれば容易に形成することができる。
このようなビアホールを形成後、例えばＣＶＤ法を用いてタングステン（Ｗ）からなるビア１２０となる導体膜を形成した後、例えばＣＭＰを行うことで、図３（ａ）および（ｂ）に示すような構造を形成することができる。なお、ビア１２０としては、例えば、タングステン（Ｗ）以外にも、銅（Ｃｕ）、アルミニウム（Ａｌ）を用いることができる。
次に、図４（ａ）および（ｂ）に示すように、ビア１２０を含む層間絶縁膜１０５の上に、下部電極２５０を形成するが、これは以下のようにすれば形成できる。すなわち、スパッタ法やＣＶＤ法等を用いて金属電極層を形成後、露光プロセスを用いてマスキングしてエッチングすることにより、所定の寸法の下部電極２５０を形成する。
この下部電極２５０には、高濃度抵抗変化層２６０の機能を十分に引き出し、即ち抵抗変化させ易い電極として、貴金属材料、例えば白金（Ｐｔ）やイリジウム（Ｉｒ）もしくはこれらの混合物を用いるのが望ましい。本実施の形態では白金（Ｐｔ）を用いた。また、下部電極２５０の寸法は、０．５μｍ×０．５μｍ、膜厚は５０ｎｍとした。
次に、図５（ａ）および（ｂ）に示すように、下部電極２５０の上面の高さまで層間絶縁膜１０５を拡張するが、これは以下のようにすれば形成できる。すなわち、図４（ａ）および（ｂ）で示した構造の上に、例えばＣＶＤ法を用いてＴＥＯＳ−ＳｉＯからなる層間絶縁膜を堆積し、例えばＣＭＰを行うことでその表面を略平坦にすることで、層間絶縁膜１０５を上層に向かって拡張する。その後、層間絶縁膜１０５の表面をエッチバックし、層間絶縁膜１０５の表面の高さを下部電極２５０の高さまで下げる。ことのき、図５（ｂ）では、層間絶縁膜１０５の表面と下部電極２５０の上面の高さは一致するように示してあるが、必ずしも完全に一致する必要はなく下部電極２５０の上面が層間絶縁膜１０５より露出していれば良い。
このときのエッチバックには、アルゴン（Ａｒ）ミリング法やドライエッチング法が用いられる。本実施の形態では塩素（Ｃｌ）系ガスを用いたドライエッチング法を用いた。
次に、図６（ａ）および（ｂ）に示すように、化学量論的組成を有する酸化物と比較して原子比である酸素の含有量が少ない酸化物である酸素不足型の高濃度抵抗変化層２６０、低濃度抵抗変化層２７０および上部電極２８０を形成するが、ここではタンタル酸化物を用いた場合について説明する。これは以下のようにすれば形成できる。低濃度抵抗変化層２７０の好適な範囲としては、ＴａＯx（０＜ｘ＜２．５）、膜厚は３０ｎｍ以上１００ｎｍ以下が好ましい。高濃度抵抗変化層２６０としては、ＴａＯy（ｘ＜ｙ＜２．５）、膜厚は１ｎｍ以上８ｎｍ以下が好ましい。なお、スパッタリング時のアルゴンガス流量に対する酸素ガス流量比を調整することにより、ＴａＯxの化学式のｘの値を調整することができる。
具体的なスパッタリング時の工程に従って説明すると、まず、スパッタリング装置内に基板を設置し、スパッタリング装置内を７×１０-4Ｐａ程度まで真空引きする。そして、タンタルをターゲットとして、パワーを２５０Ｗ、アルゴンガスと酸素ガスとをあわせた全ガス圧力を３．３Ｐａ、基板の設定温度を３０℃にし、図５（ａ）および（ｂ）で示した構造の上に、スパッタリングを行う。酸素分圧比を１％から７％に変化させた場合、タンタル酸化物層中の酸素含有率（つまり、酸素原子のタンタル原子に対する組成比）は約４０％（ＴａＯ0.66）から約７０％（ＴａＯ2.3）へと変化する。タンタル酸化物層の組成についてはラザフォード後方散乱法を用いて測定できる。また、化学量論的組成を有する酸化物とは、タンタル酸化物の場合、絶縁体であるＴａ2Ｏ5をここでは指し、酸素不足型とすることで金属酸化物は導電性を有するようになる。
その後、露光プロセスを用いてマスキングしてエッチングすることにより、所定の寸法の上部電極２８０および、低濃度抵抗変化層２７０、高濃度抵抗変化層２６０を形成する。ここで上部電極２８０および、低濃度抵抗変化層２７０、高濃度抵抗変化層２６０の平面視における寸法は、下部電極２５０の寸法より大きくする必要があり、大きいほど本発明の効果がより得られる。
ここで抵抗変化膜２６５は、酸素濃度が低い抵抗変化膜である低濃度抵抗変化層２７０および酸素濃度が高い抵抗変化膜である高濃度抵抗変化層２６０の積層として形成されているが、低濃度抵抗変化層と高濃度抵抗変化層の界面が必ずしも明確に２層に分かれている必要は無く、連続的に変化する分布を持っていても同様の効果が得られる。このような酸素分布を持つ抵抗変化膜は、例えば、タンタル（Ｔａ）ターゲットを酸素（Ｏ2）イオンとアルゴン（Ａｒ）イオンでスパッタリングしてタンタル酸化膜を形成する反応性スパッタ法を用い、酸素（Ｏ2）イオンとアルゴン（Ａｒ）イオンの比率を変化させながら（酸素イオンの比率を減らしながら）タンタル酸化膜を成膜することによって形成することができる。
また、抵抗変化膜２６５としては酸素不足型のタンタル酸化膜以外にも、同様に酸素不足型の鉄を含む酸化膜や、その他の遷移金属酸化物である酸化チタン、酸化バナジウム、酸化コバルト、酸化ニッケル、酸化亜鉛、ニオブ酸化膜、ハフニウム酸化膜等から選ばれる少なくとも１種の遷移金属酸化物を用いることができ、成膜方法にはスパッタ法やＣＶＤ法等が用いられる。
この上部電極２８０には、下部電極２５０と同じ材料を用いることができるが、抵抗変化膜２６５の上部電極２８０側の界面の抵抗を低抵抗に保ち易い電極として、即ち抵抗変化しにくい電極として、銅（Ｃｕ）、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）およびその窒化物から選ばれる少なくとも１種を含む金属を用いても良い。またこれら材料の成膜方法にはスパッタ法やＣＶＤ法等が用いられる。
なお、本実施の形態では、下部電極２５０、抵抗変化膜２６５および上部電極２８０の平面視における形状として、正方形で示したが、本形状はこれに限定されるものではなく、長方形、楕円、円、多角形などの形状を用いても同様の効果が得られる。これについては後述する第２の実施の形態以降の説明においても同様である。
次に、本発明の抵抗変化素子の効果を示す実測データについて説明する。
図８に本発明者らが検討した抵抗変化素子８００の構造を示す。この構造は本発明と異なり、上部電極と抵抗変化膜との接合面積と、下部電極と抵抗変化膜との接合面積は一致している。図８に示す抵抗変化素子８００は、基板１０１と、その基板１０１上に形成された酸化物層１００１と、その酸化物層１００１上に形成された下部電極２５０と、上部電極２８０と、下部電極２５０および上部電極２８０に挟まれた抵抗変化膜２６５とを備えている。ここで、抵抗変化膜２６５は、酸素含有率が低い低濃度抵抗変化層２７０と、その低濃度抵抗変化層２７０上に形成され、低濃度抵抗変化層２７０より酸素含有率が高い高濃度抵抗変化層２６０とで構成されている。
ここで、抵抗変化膜２６５に用いられている材料である金属酸化物は、一般に酸素濃度が高いほど高抵抗になる性質を持つ。このため、作製された直後の上部電極２８０側の抵抗変化膜２６５の抵抗は、下部電極２５０側に比べて高い。
ここで、高濃度抵抗変化層２６０を形成した電極（ここでは、上部電極２８０）側が相対的に高電位となる、高抵抗化閾値電圧以上の電圧を印加することを、ＨＲ化電圧（高抵抗化電圧）を印加すると定義する。また、高濃度抵抗変化層を形成した電極側が相対的に低電位となる、低抵抗化閾値電圧以上の電圧を印加することを、ＬＲ化電圧（低抵抗化電圧）を印加すると定義する。
本発明者らは図８の構造を持つ抵抗変化素子８００を実際に作製し、検討した結果、ＬＲ化電圧（上部電極２８０側が下部電極２５０に対して相対的に負となる条件の電圧）を加えると、抵抗変化素子８００の抵抗値が低くなりやすく、ＨＲ化電圧（上部電極２８０側が下部電極２５０に対して相対的に正となる条件の電圧）を加えると抵抗変化素子８００の抵抗値が高くなりやすいことを確認した。
また図８の構造では高濃度抵抗変化層２６０が上部電極２８０のみに接するように作製された構成であるが、高濃度抵抗変化層が下部電極にのみに接するように作製した構成についてもＬＲ化電圧（下部電極側が上部電極に対して相対的に負となる条件の電圧）を加えると、抵抗変化素子の抵抗値が低くなりやすく、ＨＲ化電圧（下部電極側が上部電極に対して相対的に正となる条件の電圧）を加えると抵抗変化素子の抵抗値が高くなりやすいことを確認した。
特に、｜ＨＲ化電圧｜≧｜ＬＲ化電圧｜との条件で電圧を印加すると、ＨＲ化電圧の印加による高抵抗化、ＬＲ化電圧の印加による低抵抗化が安定して起こることを確認した。
電圧の印加によって抵抗変化膜の抵抗が変化する機構は完全には解明されていないが、電極と抵抗変化膜との界面付近において、電界によって酸素原子が集まったり、拡散したりすることで抵抗変化現象が発現していると考えられる。すなわち、電極に正の電圧を印加すれば負に帯電している酸素原子が電極近傍に集まり、高抵抗層を形成して、高抵抗化する。逆に負の電圧を印加すれば、酸素原子が抵抗変化層内に拡散して抵抗が下がると考えられる。
上述したメカニズムに基づいて鑑みるに、ＨＲ化電圧を印加することで高抵抗化しやすく、ＬＲ化電圧を印加することで低抵抗化しやすい理由としては、高濃度抵抗変化層を形成すると、高濃度抵抗変化層に集中して電圧がかかりやすくなるため、高濃度抵抗変化層を形成した側の電極における抵抗変化現象が支配的になるためであると考えられる。すなわち、高濃度抵抗変化層が形成された電極に相対的に正の電圧が印加されると、高濃度抵抗変化層に大きな電圧がかかり、酸素がこの高濃度抵抗変化層に注入され、ますます酸素含有率が高くなることで高抵抗化すると考えられる。
この抵抗変化素子の抵抗値が高い状態をメモリセルの“１”、低い状態をメモリセルの“０”に対応させて情報を記録・再生するのが不揮発性半導体記憶装置であり、ＬＲ化電圧およびＨＲ化電圧の印加によって、抵抗変化素子の抵抗値が適切に変化することが不揮発性半導体記憶装置のメモリセルとして重要である。つまり、高濃度抵抗変化層を形成した電極側のみで抵抗変化動作を行うことができれば誤書き込みが少なくなる。
しかし、稀にＬＲ化電圧を印加しても抵抗変化素子の抵抗値が小さくならず、高抵抗のままを保つ現象が発生する場合がある。特に｜ＬＲ化電圧｜の値を大きくしたときに顕著となる。ＬＲ化電圧の印加により高抵抗化する原因としては、本来抵抗変化しないはずの電極側、すなわち、高濃度抵抗変化層を形成した電極と反対の電極側において、抵抗変化現象が支配的に起こることで発生すると考えられる。この現象はメモリセルでの誤書き込みとなるため、発生しないようにする必要がある。
図９（ａ）〜（ｆ）に、抵抗変化素子８００の抵抗変化動作の一例を示す。
実験に用いた抵抗変化素子８００では、抵抗変化膜２６５はタンタル酸化膜（低濃度抵抗変化層２７０：ＴａＯ1.8、高濃度抵抗変化層２６０：ＴａＯ2.4）、低濃度抵抗変化層２７０および高濃度抵抗変化層２６０の膜厚は、それぞれ５０ｎｍおよび３ｎｍ、上部電極２８０および下部電極２５０はＩｒ、上部電極２８０および下部電極２５０の膜厚は３０ｎｍ、上部電極２８０および下部電極２５０と抵抗変化膜２６５との接合寸法は図９（ａ）および（ｄ）が０．５μｍ×０．５μｍ、図９（ｂ）および（ｅ）は１．０μｍ×１．０μｍ、図９（ｃ）および（ｆ）は２．０μｍ×２．０μｍとした。
なお、図９（ａ）〜（ｆ）に表示されている電圧は、下部電極２５０を基準にして上部電極２８０に印加される電圧を表示している。また電圧の印加の条件としては、図９（ａ）〜（ｃ）は高濃度抵抗変化層２６０を形成した側の電極（上部電極２８０）近傍において安定的に抵抗変化現象を起こさせることを目的として、｜ＨＲ化電圧｜＞｜ＬＲ化電圧｜との条件で電圧を印加した。具体的には｜ＨＲ化電圧｜を２．０Ｖ、｜ＬＲ化電圧｜を１．５Ｖとした。また、図９（ｄ）〜（ｆ）は高濃度抵抗変化層２６０を形成した電極（上部電極２８０）と反対の電極（下部電極２５０）側で抵抗変化現象を起こさせることを目的として、｜ＬＲ化電圧｜が大きな値となる条件で電圧を印加した。具体的には｜ＨＲ化電圧｜を１．５Ｖ、｜ＬＲ化電圧｜を２．０Ｖとした。
図９（ａ）〜（ｃ）の結果から、ＬＲ化電圧を印加すると低抵抗化し、ＨＲ化電圧を印加すると高抵抗化し、抵抗変化素子８００の抵抗変化動作が安定的に起こることを確認した。
また、図９（ｄ）〜（ｆ）はＬＲ化電圧を印加すると高抵抗化し、ＨＲ化電圧を印加すると低抵抗化することを確認した。
上述したメカニズムから推測するに、支配的に抵抗変化現象が起こっていると思われる電極は、図９（ａ）〜（ｃ）では高濃度抵抗変化層２６０を形成した電極（上部電極２８０）側であり、図９（ｄ）〜（ｆ）では、高濃度抵抗変化層２６０を形成した電極（上部電極２８０）側と反対の電極（下部電極２５０）側であると考えられる。
ここで、図９（ｂ）および（ｃ）では、上部電極２８０および下部電極２５０と抵抗変化膜２６５との接合面積が大きくなっても抵抗変化動作がほとんど変化していない（少しだけ抵抗変化の幅が小さくなっている）のに対し、図９（ｅ）および（ｆ）では、その接合面積が大きくなるにしたがって抵抗変化の幅がより急激に小さくなっていることが分かる。図９（ｄ）〜（ｆ）の結果は、接合面積が大きくなるにつれ、高濃度抵抗変化層２６０を形成した電極（上部電極２８０）側と反対側の電極（下部電極２５０）における抵抗変化現象が抑制されることを示していると言える。
したがって、図９（ｄ）〜（ｆ）に示される実験結果から分かるように、高濃度抵抗変化層２６０を形成した電極（上部電極２８０）側と反対側の電極（下部電極２５０）における抵抗変化現象を抑えるためには、高濃度抵抗変化層２６０を形成した電極（上部電極２８０）側と反対側の電極（下部電極２５０）における抵抗変化膜（つまり、低濃度抵抗変化層２７０）と電極（つまり、下部電極２５０）との接合面積を大きくすればよいといえる。
また、図９（ａ）〜（ｃ）に示される実験結果から分かるように、わずかではあるが、接合面積が大きくなるにつれ、高濃度抵抗変化層２６０を形成した電極（上部電極２８０）における抵抗変化現象が抑制されている。したがって、高濃度抵抗変化層２６０を形成した電極（上部電極２８０）における抵抗変化現象をより確実にさせるためには、高濃度抵抗変化層２６０と上部電極２８０との接合面積を小さくするのが好ましい。
以上のことから、低濃度抵抗変化層２７０と下部電極２５０との接合面積をできるだけ大きくとり、一方、高濃度抵抗変化層２６０と上部電極２８０との接合面積をできるだけ小さくとることで、抵抗変化動作が安定化されることが分かる。
この効果を活用して発明されたのが、本発明の抵抗変化素子であり、図１に示したように、酸素濃度が低い側の抵抗変化膜２６５（つまり、低濃度抵抗変化層２７０）と電極（上部電極２８０）との接合面積を、酸素濃度が高い側の抵抗変化膜２６５（つまり、高濃度抵抗変化層２６０）と電極（下部電極２５０）との接合面積より大きくする構成とすることで、ＬＲ化電圧およびＨＲ化電圧の印加に対する抵抗変化素子１００の抵抗変化動作を安定にすることができる。
次に、図７（ａ）および（ｂ）を用いて、本実施の形態による抵抗変化素子１００を用いた不揮発性半導体記憶装置５００について説明する。
図７（ａ）は、本実施の形態による抵抗変化素子１００を用いた不揮発性半導体記憶装置５００の上面を示す模式図、図７（ｂ）は図７（ａ）におけるＸ−Ｘ’線の断面を矢印方向から見た断面図である。
図７（ａ）および（ｂ）に示すように、本実施の形態による抵抗変化素子１００を用いた不揮発性半導体記憶装置５００は、トランジスタ（Ｔｒ）が形成された基板１０２と、この基板１０２を覆って形成された層間絶縁膜１０５と、この層間絶縁膜１０５内に形成されトランジスタ（Ｔｒ）のソース／ドレイン（ソースまたはドレイン）電極１０３と電気的に接続されたビア１２１と、層間絶縁膜１０５内に形成されビア１２１の上面と電気的に接続された配線１１０と、層間絶縁膜１０５内に形成され配線１１０の上面と電気的に接続されたビア１２０と、層間絶縁膜１０５内に形成されビア１２０の上面と電気的に接続された下部電極２５０と、を備えている。
さらに、本実施の形態による抵抗変化素子１００を用いた不揮発性半導体記憶装置５００は、層間絶縁膜１０５内に形成され、平面視において同形状に加工された高濃度抵抗変化層２６０、低濃度抵抗変化層２７０および上部電極２８０からなる積層構造を備え、高濃度抵抗変化層２６０はその下部界面において、少なくとも２個以上の隣接する下部電極２５０の上面と電気的に接続されている。さらに、上部電極２８０は、層間絶縁膜１０５内に形成されたビア１２２を通して共通プレート線１１３に電気的に接続されている。また、前記トランジスタの電極１０３のうち、高濃度抵抗変化層とビア１２１等で接続されていない方の電極はビット線１１２に接続される。このビット線１１２は、基板１０２表面に形成されたトランジスタで構成される読み出し回路（図示せず）に接続されている。さらに、図７（ａ）に示すように、トランジスタ（Ｔｒ）のゲート電極１０６に接続されるワード線１１１と、配線１１０で形成されるビット線１１２は、平面視で直交するように配置されている。
つまり、図７（ａ）および（ｂ）に示される不揮発性半導体記憶装置５００では、１個の抵抗変化素子１００とそれに直列に接続された１個のトランジスタ（Ｔｒ）との組を１ビット分のメモリセルとした場合に、複数のメモリセルからなるメモリブロックが形成されている。なお、複数のトランジスタ（Ｔｒ）は、素子分離部（ＳＴＩ；Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ． Ｉｓｏｌａｔｉｏｎ）１０４によって分離されている。
なお、図７（ａ）および（ｂ）では、全ての下部電極２５０が同一の高濃度抵抗変化層２６０に接続されているが、高濃度抵抗変化層２６０は不揮発性半導体記憶装置５００内で１つである必要は無く、複数の高濃度抵抗変化層２６０のそれぞれに対して複数（２個以上）の下部電極２５０が接続されていれば良く、同一の高濃度抵抗変化層２６０に接続された下部電極２５０を有する複数の抵抗変化素子１００とその抵抗変化素子１００の下部電極２５０に接続された複数のトランジスタ（Ｔｒ）により一つのメモリブロックが形成される。つまり、本発明に係る不揮発性半導体記憶装置では、メモリブロックを構成する複数の抵抗変化素子１００の上部電極２８０および低濃度抵抗変化層２７０が、このメモリブロックを構成する複数のメモリセルについて共通に形成されていればよく、必ずしも、高濃度抵抗変化層２６０は、このメモリブロックを構成する複数のメモリセルについて共通に形成されている必要はない。
このような構成とすることにより、下部電極２５０の寸法および下部電極２５０間の間隔を加工精度として可能な最小寸法にしながら、下部電極２５０と高濃度抵抗変化層２６０との接合面積に対して、上部電極２８０と低濃度抵抗変化層２７０との接合面積を十分に大きくすることができるので、高集積化と各抵抗変化素子１００の抵抗変化動作の安定化を実現することができる。さらに、高濃度抵抗変化層２６０、低濃度抵抗変化層２７０および上部電極２８０のパターニングにはメモリセルごと局所的な微細加工が不要となり、パターニング精度が緩和されることで容易にパターニングすることが可能となる。
なお、回路構成上、それぞれの下部電極２５０は、基板１０２に形成された別々のトランジスタ（Ｔｒ）のソース／ドレイン電極１０３に接続される必要があるため、寸法のより小さい下部電極２５０は、必ず寸法のより大きい上部電極２８０より基板に近い側に形成される。このため、本発明による抵抗変化素子１００では、高濃度抵抗変化層は、基板に近い側に形成される必要がある。
なお、不揮発性半導体記憶装置５００では、図１に示した抵抗変化素子１００を用いて説明したが、以下で説明する第２の実施の形態から第４の実施の形態による抵抗変化素子を用いても良い。
（第２の実施の形態）
次に、本発明の第２の実施の形態における抵抗変化素子について説明する。
図１０は、本発明の第２の実施の形態に係る抵抗変化素子１０００の断面視における構成の一例を示す断面図である。
本実施の形態による抵抗変化素子１０００と、第１の実施の形態による抵抗変化素子１００との違いは、高濃度抵抗変化層２６１が下部電極２５０の上部近傍にのみ形成されていることである。つまり、本実施の形態では、高濃度抵抗変化層２６１は、下部電極２５０の一つの面（ここでは、上面）を完全に覆うようにパターニングされ、かつ、低濃度抵抗変化層２７１は、高濃度抵抗変化層２６１の、下部電極２５０と接続されている端面（ここでは、下面）の反対側の端面（ここでは、上面）および側面を覆っている。
したがって、下部電極２５０までの作製工程は、第１の実施の形態と同様であり、第１の実施の形態と第２の実施の形態とで共通する要素については、同一名称を付して説明を省略する。
次に、図１１（ａ）および（ｂ）および図１２（ａ）および（ｂ）を用いて、本実施の形態の抵抗変化素子１０００の作製方法を説明する。各図において（ａ）は上面を示す模式図、（ｂ）は各図（ａ）におけるＸ−Ｘ’線の断面を矢印方向から見た断面図である。
図１１（ａ）および（ｂ）に示すように、下部電極２５０の上部近傍にのみ高濃度抵抗変化層２６１を形成するが、これは以下のようにすれば形成できる。図５（ａ）および（ｂ）で示した構造の上に、例えばスパッタ法を用いて高酸素濃度のタンタル酸化膜（ＴａＯ2.4）を膜厚３ｎｍ成膜し、露光プロセスを用いてマスキングしてエッチングすることにより、所定の寸法の高濃度抵抗変化層２６１を形成する。高濃度抵抗変化層２６１は平面視において、下部電極２５０を完全に覆うことが望ましく、加工による位置合せ精度を考慮し、下部電極２５０の寸法より大きくする必要がある。ここでは、０．６μｍ×０．６μｍの寸法とした。
次に図１２（ａ）および（ｂ）に示すように、低濃度抵抗変化層２７１および上部電極２８１を形成するが、これは以下のようにすれば形成できる。すなわち、図１１（ａ）および（ｂ）で示した構造の上に、例えばスパッタ法を用いて、酸素不足型タンタル酸化膜（ＴａＯ1.8）を膜厚５０ｎｍ成膜し、さらにその上に例えばスパッタ法を用いて膜厚５０ｎｍのＰｔ膜を成膜する。その後、露光プロセスを用いてマスキングしてエッチングすることにより、所定の寸法の上部電極２８１および、低濃度抵抗変化層２７１を形成する。ここで上部電極２８１および、低濃度抵抗変化層２７１の平面視における寸法は、高濃度抵抗変化層２６１の寸法より大きくする必要があり、大きいほど本発明の効果がより得られる。
ここでは、高濃度抵抗変化層２６１として高酸素濃度のタンタル酸化膜（ＴａＯ2.4）を用いる方法を説明したが、必ずしもタンタル酸化膜（ＴａＯ2.4）である必要は無く、低濃度抵抗変化層２７１の酸素不足型タンタル酸化膜（ＴａＯx）より酸素の多い酸素不足型タンタル酸化膜（ＴａＯy：ｙ＞ｘ）であれば良い。
また、上部電極２８１、低濃度抵抗変化層２７１および高濃度抵抗変化層２６１には、第１の実施の形態と同様の材料を用いることができる。
このように下部電極２５０の上部近傍のみに高濃度抵抗変化層２６１を形成し、それ以外の高濃度抵抗変化層を除去する構成とすることにより、以下に説明するような効果が得られる。つまり、通常の半導体素子の配線工程では４００℃程度の熱が加わり、この熱によって、高濃度抵抗変化層から低濃度抵抗変化層への酸素の拡散が発生し、低濃度抵抗変化層の酸素濃度が高くなってしまう。しかし、本実施の形態で示したように下部電極２５０の上部近傍以外の高濃度抵抗変化層を除去することによって、その部分からの酸素拡散をなくすことができるので、その分低濃度抵抗変化層の酸素濃度増加を防ぐことができる。
これにより低濃度抵抗変化層２７１と上部電極２８１との界面での高抵抗化（誤書き込み）が発生する確率を小さくすることが可能となる。
（第３の実施の形態）
次に、本発明の第３の実施の形態における抵抗変化素子について説明する。
図１３は、本発明の第３の実施の形態に係る抵抗変化素子１３００の断面視における構成の一例を示す断面図である。
本実施の形態による抵抗変化素子１３００と、第１の実施の形態による抵抗変化素子１００との違いは、層間絶縁膜１０５と高濃度抵抗変化層２６０との間に酸素バリア３００が形成されていることである。つまり、本実施の形態では、高濃度抵抗変化層２６０の下部電極２５０に接合されている面のうち下部電極２５０に接合されていない領域が、酸素バリア３００で覆われている。
したがって、ビア１２０までの作製工程は、第１の実施の形態と同様であり、第１の実施の形態と第３の実施の形態とで共通する要素については、同一名称を付して説明を省略する。
次に、図１４（ａ）および（ｂ）から図１７（ａ）および（ｂ）を用いて、本実施の形態の抵抗変化素子１３００の作製方法を説明する。各図において（ａ）は上面を示す模式図、（ｂ）は各図（ａ）におけるＸ−Ｘ’線の断面を矢印方向から見た断面図である。
図１４（ａ）および（ｂ）に示すように、ビア１２０が形成された基板表面（図３（ａ）および（ｂ））に、例えばＣＶＤ法を用いてＴＥＯＳ−ＳｉＯからなる層間絶縁膜を１０ｎｍ堆積して層間絶縁膜１０５を上層に向かって拡張する。さらに、例えばＣＶＤ法を用いてＳｉ3Ｎ4からなる酸素バリア膜３０１を２０ｎｍ堆積する。
なお、この層間絶縁膜１０５には、ＴＥＯＳ−ＳｉＯ以外にも、シリコン窒化（ＳｉＮ）膜、低誘電率材料であるシリコン炭窒化（ＳｉＣＮ）膜やシリコン炭酸化（ＳｉＯＣ）膜あるいはシリコンフッ素酸化（ＳｉＯＦ）膜等を用いてもよい。さらに、これら材料の積層構造を用いても良い。
次に、図１５（ａ）および（ｂ）に示すように、露光プロセスを用いてマスキングを行い、マスキングされていない部分を例えばドライエッチング法を用いてエッチングし、埋め込み下部電極を形成するための下部電極用溝２００を形成する。
図１５（ｂ）では、下部電極用溝２００の底部はビア１２０の上部より大きくかつ、同じ高さで示してあるが、必ずしもこのような関係である必要は無く、平面視において下部電極用溝２００の底部とビア１２０の上部は最低一部分が重なっていれば良い。さらに、下部電極用溝２００の底部の高さはビア１２０の上部より低くても良い。ここでは、下部電極用溝の平面視寸法０．６μｍ×０．６μｍ、深さは３０ｎｍとした。
次に、図１６（ａ）および（ｂ）に示すように、下部電極２５０を形成するが、これは次のようにすれば形成できる。図１５（ａ）および（ｂ）に示される下部電極用溝２００の表面に、例えばスパッタ法を用いて白金（Ｐｔ）を４０ｎｍ堆積させ、その表面を、例えば酸素バリア３００の表面が露出するまでＣＭＰを用いて平坦化する。この下部電極２５０には、貴金属材料、例えば白金（Ｐｔ）やイリジウム（Ｉｒ）もしくはこれらの混合物を用いるのが望ましい。また、堆積方法としては、スパッタ法だけでなく、めっき法等を用いても良い。
以降の工程は、第１の実施の形態の製造工程で示した、図６（ａ）および（ｂ）以降の工程と同様であり、このような工程を経ることによって、図１７（ａ）および（ｂ）で示した抵抗変化素子１３００を形成することができる。
このように、高濃度抵抗変化層２６０と層間絶縁膜１０５の間に酸素バリア３００を形成することにより、作製プロセス中の加熱による高濃度抵抗変化層２６０と層間絶縁膜１０５の間での酸素の拡散を防止することができるので、高濃度抵抗変化層２６０の酸素濃度の変動が小さくなる。これにより、抵抗変化動作の安定化と、製造方法の選択肢拡大の効果が得られる。
（第４の実施の形態）
次に、本発明の第４の実施の形態における抵抗変化素子について説明する。
図１８は、本発明の第４の実施の形態に係る抵抗変化素子１８００の断面視における構成の一例を示す断面図である。
本実施の形態による抵抗変化素子１８００と、第１の実施の形態による抵抗変化素子１００との違いは、図１において、層間絶縁膜１０５中に埋め込むように形成されたビア１２０と下部電極２５０とを一体化して、図１８に示した下部電極２５３にしていることである。つまり、本実施の形態では、下部電極２５３の高濃度抵抗変化層２６０に接合されている端面（ここでは、上面）の反対側の端面（ここでは、下面）が、下部電極２５３の上方または下方（ここでは、下方）に形成された配線１１０の面（ここでは、上面）に接続されている。そして、下部電極２５３は、高濃度抵抗変化層２６０と配線１１０との間に配された層間絶縁膜１０５に設けられたビアホールを埋めるビアであり、高濃度抵抗変化層２６０と配線１１０とを電気的に接続している。
本実施の形態の抵抗変化素子１８００は、図３（ａ）および（ｂ）においてビア１２０を形成する工程で、ビア１２０に埋め込む材料として、例えば白金（Ｐｔ）やイリジウム（Ｉｒ）などの下部電極に用いる材料を用い、その表面を例えばＣＭＰによって層間絶縁膜１０５の表面が露出するまで平坦化後、図６（ａ）および（ｂ）で示したように高濃度抵抗変化層２６０、低濃度抵抗変化層２７０、および上部電極２８０を形成することによって、作製することができる（図１８）。
このような構成とすることにより、作製プロセスの簡略化の効果が得られる。
なお、第４の実施の形態は、第１の実施の形態の構造（図１）において、層間絶縁膜１０５中に埋め込むように形成されたビア１２０と下部電極２５０とを一体化して、図１８に示した下部電極２５３にしているが、第２の実施の形態の構造（図１０）や第３の実施の形態の構造（図１３）においても、同様に、ビア１２０と下部電極２５０とを一体化することが可能である。
また、第３の実施の形態では、第１の実施の形態の構造（図１）において、層間絶縁膜１０５と高濃度抵抗変化層２６０との間に酸素バリア３００が形成されている例を示したが、これに限らず、第２、第４の実施の形態の構造（図１０、図１８）の構造においても、同様に、層間絶縁膜１０５と高濃度抵抗変化層２６０との間に酸素バリア３００を形成することが可能である。
以上、本発明に係る抵抗変化素子および不揮発性半導体記憶装置について、第１〜第４の実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の主旨を逸脱しない範囲で、各実施の形態において当業者が思いつく各種変形を施して得られる形態や、各実施の形態における構成要素を任意に組み合わせて実現される別の形態も、本発明に含まれる。
たとえば、図７に示される不揮発性半導体記憶装置は、第１の実施の形態における抵抗変化素子１００が複数個配置された構造を有したが、本発明に係る不揮発性半導体記憶装置は、このような構造に限定されるものではなく、第２〜第４の実施の形態における抵抗変化素子が複数個配置された構造を有してもよいし、各抵抗変化素子の上下が反転した構造（例えば、基板１０１に近いほうから、各メモリセルに共通の電極、低濃度抵抗変化層２７０および高濃度抵抗変化層２６０と、その上に積層された、メモリセルごとに独立した電極、ビア１２０および配線１１０とからなる構造）を有してもよい。
また、第１〜第４の実施の形態では、抵抗変化膜２６５の下層が高濃度抵抗変化層２６０であり、上層が低濃度抵抗変化層２７０であったが、本発明は、このような構造に限定されるものではなく、抵抗変化膜２６５の下層が低濃度抵抗変化層２７０であり、上層が高濃度抵抗変化層２６０であってもよい。つまり、本発明に係る抵抗変化素子は、低濃度抵抗変化層とそれに接する電極との接合面積が高濃度抵抗変化層とそれに接する電極との接合面積より大きいという条件を満たす限り、それら２つの層の上下関係には制約されない。
本発明の抵抗変化素子およびそれを用いた不揮発性半導体記憶装置は、集積度が高く低電力で、かつ高速の動作が可能で、しかも安定した書き込みおよび読み出し特性を有しており、デジタル家電、メモリカード、携帯型電話機およびパーソナルコンピュータなどの種々の電子機器に用いられる不揮発性半導体記憶素子および不揮発性半導体記憶装置として有用である。
１０１、１０２ 基板
１０３ ソース／ドレイン電極
１０４ ＳＴＩ
１０５ 層間絶縁膜
１０６ ゲート電極
１１０ 配線
１１１ ワード線
１１２ ビット線
１１３ 共通プレート線
１２０、１２１、１２２ ビア
２００ 下部電極用溝
２５０、２５３ 下部電極
２６０、２６１ 高濃度抵抗変化層
２６５ 抵抗変化膜
２７０、２７１ 低濃度抵抗変化層
２８０、２８１ 上部電極
３００ 酸素バリア
３０１ 酸素バリア膜
５００ 不揮発性半導体記憶装置
１００、８００、１０００、１３００、１８００ 抵抗変化素子
１００１ 酸化物層
Ｔｒ （ＭＯＳ）トランジスタ

Claims (9)

  1. 基板と、
    前記基板上に形成された多層構造体とを含み、
    前記多層構造体は、第１電極と、第２電極と、当該電極間に配置され、当該電極間に印加される電圧の極性に応じて高抵抗状態と低抵抗状態とを遷移する抵抗変化膜と、で構成され、
    前記抵抗変化膜は、前記第１電極に接合された低濃度酸化物層と、前記第２電極に接合された高濃度酸化物層とが積層されて構成され、
    前記低濃度酸化物層における酸素濃度は、前記高濃度酸化物層における酸素濃度よりも低く、
    前記第１電極と前記低濃度酸化物層との接合面積が前記第２電極と前記高濃度酸化物層との接合面積より大きく、
    前記低濃度酸化物層および前記高濃度酸化物層が、化学量論的組成を有する酸化物と比較して原子比である酸素の含有量が少ない酸化物である酸素不足型の金属酸化物であり、
    前記金属酸化物は、タンタル酸化物、鉄酸化物、酸化チタン、酸化バナジウム、酸化コバルト、酸化ニッケル、酸化亜鉛、ニオブ酸化物、およびハフニウム酸化物から選ばれる材料からなる
    抵抗変化素子。
  2. 前記高濃度酸化物層は、前記第２電極の一つの面を完全に覆うようにパターニングされ、
    前記低濃度酸化物層は、前記高濃度酸化物層の、前記第２電極と接続されている端面の反対側の端面および側面を覆っている
    請求項１に記載の抵抗変化素子。
  3. 前記高濃度酸化物層の前記第２電極に接合されている面のうち前記第２電極に接合されていない領域が、酸素バリアで覆われている
    請求項１または請求項２に記載の抵抗変化素子。
  4. 前記第２電極の前記高濃度酸化物層に接合されている端面の反対側の端面が、前記第２電極の上方または下方に形成された配線の面に接続されている
    請求項１から請求項３のいずれかに記載の抵抗変化素子。
  5. 前記第２電極は、前記高濃度酸化物層と前記配線との間に配された層間絶縁膜に設けられたビアホールを埋めるビアであり、前記高濃度酸化物層と前記配線とを電気的に接続している
    請求項４に記載の抵抗変化素子。
  6. 前記第２電極が、白金およびイリジウムまたはその混合物からなる
    請求項１から請求項５のいずれかに記載の抵抗変化素子。
  7. 前記第１電極が、銅、チタン、タングステン、タンタルおよびその窒化物から選ばれる少なくとも１種を含む
    請求項６に記載の抵抗変化素子。
  8. 請求項１から請求項７のいずれかに記載の抵抗変化素子と、当該抵抗変化素子にソースまたはドレインが接続されたトランジスタとからなるメモリセルが複数個から構成されるメモリブロックを備え、前記メモリブロックを構成する複数の前記抵抗変化素子の前記第１電極および前記低濃度酸化物層は、当該メモリブロックを構成する複数のメモリセルについて共通に形成されている
    不揮発性半導体記憶装置。
  9. 前記メモリブロックを構成する複数の前記抵抗変化素子の前記高濃度酸化物層は、当該メモリブロックを構成する複数のメモリセルについて共通に形成されている
    請求項８に記載の不揮発性半導体記憶装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015508226A (ja) * 2012-01-20 2015-03-16 マイクロン テクノロジー， インク． メモリセルおよびメモリセルの形成方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2549535B1 (en) * 2010-03-19 2015-11-04 Panasonic Intellectual Property Management Co., Ltd. Nonvolatile memory element and production method therefor
JP5457961B2 (ja) 2010-07-16 2014-04-02 株式会社東芝 半導体記憶装置
WO2012042828A1 (ja) * 2010-09-27 2012-04-05 パナソニック株式会社 メモリ素子、半導体記憶装置、メモリ素子の製造方法および半導体記憶装置の読み出し方法
JP5680927B2 (ja) * 2010-10-01 2015-03-04 シャープ株式会社 可変抵抗素子、及び、不揮発性半導体記憶装置
JP5241962B2 (ja) * 2010-10-08 2013-07-17 パナソニック株式会社 不揮発性記憶素子およびその製造方法
JP5648126B2 (ja) * 2011-06-10 2015-01-07 株式会社アルバック 抵抗変化素子及びその製造方法
JP2013004655A (ja) * 2011-06-15 2013-01-07 Sharp Corp 不揮発性半導体記憶装置およびその製造方法
JP5555821B1 (ja) 2012-11-14 2014-07-23 パナソニック株式会社 不揮発性記憶素子及びその製造方法
US20150380309A1 (en) * 2014-06-26 2015-12-31 Intermolecular Inc. Metal-insulator-semiconductor (MIS) contact with controlled defect density
US10930844B2 (en) * 2018-10-11 2021-02-23 International Business Machines Corporation Three-terminal oxygen intercalation neuromorphic devices
CN111430537B (zh) * 2019-01-09 2023-08-15 华邦电子股份有限公司 电阻式随机存取存储器
US10811603B2 (en) * 2019-02-19 2020-10-20 Winbond Electronics Corp. Resistive random access memory
TWI761193B (zh) 2021-04-28 2022-04-11 華邦電子股份有限公司 電阻式隨機存取記憶單元及其製造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006040946A (ja) * 2004-07-22 2006-02-09 Sony Corp 記憶素子
JP2007294745A (ja) * 2006-04-26 2007-11-08 Sony Corp 記憶素子及び記憶装置
JP2008021750A (ja) * 2006-07-11 2008-01-31 Matsushita Electric Ind Co Ltd 抵抗変化素子およびその製造方法、ならびにそれを用いた抵抗変化型メモリ
JP2008028248A (ja) * 2006-07-24 2008-02-07 Matsushita Electric Ind Co Ltd 抵抗変化素子とこれを用いた抵抗変化型メモリ
WO2008059701A1 (ja) * 2006-11-17 2008-05-22 Panasonic Corporation 不揮発性記憶素子、不揮発性記憶装置、不揮発性半導体装置、および不揮発性記憶素子の製造方法
WO2008107941A1 (ja) * 2007-03-01 2008-09-12 Fujitsu Limited 半導体装置及びその製造方法
JP2008251108A (ja) * 2007-03-30 2008-10-16 Toshiba Corp 情報記録再生装置
WO2008149484A1 (ja) * 2007-06-05 2008-12-11 Panasonic Corporation 不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3325868B2 (ja) * 2000-01-18 2002-09-17 ティーディーケイ株式会社 トンネル磁気抵抗効果素子の製造方法、薄膜磁気ヘッドの製造方法およびメモリ素子の製造方法
JP5013494B2 (ja) * 2001-04-06 2012-08-29 ルネサスエレクトロニクス株式会社 磁性メモリの製造方法
WO2004100266A1 (ja) 2003-05-09 2004-11-18 Matsushita Electric Industrial Co., Ltd. 不揮発性メモリおよびその製造方法
US6972238B2 (en) 2003-05-21 2005-12-06 Sharp Laboratories Of America, Inc. Oxygen content system and method for controlling memory resistance properties
KR100636321B1 (ko) * 2004-10-18 2006-10-18 삼성전자주식회사 다중 ｄｓｇ 채널을 갖는 오픈케이블 디지털 방송시스템과 그 디지털 방송 시스템에서의 홈 ｄｓｇ 채널획득 방법
JP2006120701A (ja) 2004-10-19 2006-05-11 Matsushita Electric Ind Co Ltd 可変抵抗素子とその駆動方法、および半導体装置
JP2006120707A (ja) 2004-10-19 2006-05-11 Matsushita Electric Ind Co Ltd 可変抵抗素子および半導体装置
KR100697282B1 (ko) 2005-03-28 2007-03-20 삼성전자주식회사 저항 메모리 셀, 그 형성 방법 및 이를 이용한 저항 메모리배열
JP2007026492A (ja) 2005-07-13 2007-02-01 Sony Corp 記憶装置及び半導体装置
JP4699932B2 (ja) 2006-04-13 2011-06-15 パナソニック株式会社 抵抗変化素子とそれを用いた抵抗変化型メモリならびにその製造方法
JP4105760B2 (ja) 2006-08-25 2008-06-25 松下電器産業株式会社 記憶素子およびメモリ装置並びに半導体集積回路
US7718989B2 (en) * 2006-12-28 2010-05-18 Macronix International Co., Ltd. Resistor random access memory cell device
JP4252110B2 (ja) 2007-03-29 2009-04-08 パナソニック株式会社 不揮発性記憶装置、不揮発性記憶素子および不揮発性記憶素子アレイ
WO2010119677A1 (ja) * 2009-04-14 2010-10-21 パナソニック株式会社 抵抗変化素子およびその製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006040946A (ja) * 2004-07-22 2006-02-09 Sony Corp 記憶素子
JP2007294745A (ja) * 2006-04-26 2007-11-08 Sony Corp 記憶素子及び記憶装置
JP2008021750A (ja) * 2006-07-11 2008-01-31 Matsushita Electric Ind Co Ltd 抵抗変化素子およびその製造方法、ならびにそれを用いた抵抗変化型メモリ
JP2008028248A (ja) * 2006-07-24 2008-02-07 Matsushita Electric Ind Co Ltd 抵抗変化素子とこれを用いた抵抗変化型メモリ
WO2008059701A1 (ja) * 2006-11-17 2008-05-22 Panasonic Corporation 不揮発性記憶素子、不揮発性記憶装置、不揮発性半導体装置、および不揮発性記憶素子の製造方法
WO2008107941A1 (ja) * 2007-03-01 2008-09-12 Fujitsu Limited 半導体装置及びその製造方法
JP2008251108A (ja) * 2007-03-30 2008-10-16 Toshiba Corp 情報記録再生装置
WO2008149484A1 (ja) * 2007-06-05 2008-12-11 Panasonic Corporation 不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015508226A (ja) * 2012-01-20 2015-03-16 マイクロン テクノロジー， インク． メモリセルおよびメモリセルの形成方法

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