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JP4167298B2 - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

不揮発性半導体記憶装置およびその製造方法 Download PDF

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Description

本発明は、抵抗変化層を用いたクロスポイント型の不揮発性半導体記憶装置に関し、特にダイオードを抵抗変化層に直列に挿入する構成に関する。
近年、電子機器におけるデジタル技術の進展に伴い、音楽、画像、情報等のデータを保存するために、大容量で、かつ不揮発性の半導体記憶装置の開発が活発に行われている。例えば、強誘電体を容量素子として用いる不揮発性半導体記憶装置は既に多くの分野で用いられている。さらに、このような強誘電体キャパシタを用いる不揮発性記憶装置に対して、電気的パルスの印加によって抵抗値が変化し、その状態を保持し続ける材料を用いた不揮発性半導体記憶装置（以下、ＲｅＲＡＭとよぶ）が、通常の半導体プロセスとの整合性を取りやすいという点で注目されている。
例えば、1つのトランジスタと１つの記憶部とで構成されるＲｅＲＡＭにおいて、既存のＤＲＡＭ工程をそのまま使用可能とするための装置構成が示されている（例えば、特許文献１参照）。このＲｅＲＡＭは、トランジスタとこのトランジスタのドレインに連結されている不揮発性の記憶部からなる。そして、この記憶部は、上部電極と下部電極の間に電流パルスによって抵抗が可逆的に変化する抵抗変化層を挟持して構成されている。抵抗変化層としては、ニッケル酸化膜（ＮｉＯ）、バナジウム酸化膜（Ｖ2Ｏ5）、亜鉛酸化膜（ＺｎＯ）、ニオブ酸化膜（Ｎｂ2Ｏ5）、チタン酸化膜（ＴｉＯ2）、タングステン酸化膜（ＷＯ3）またはコバルト酸化膜（ＣｏＯ）等が用いられている。このような遷移金属酸化膜は閾値以上の電圧または電流が印加されたときに特定の抵抗値を示し、その抵抗値は新たに電圧または電流が印加されるまでは、その抵抗値を保持しつづけることが知られており、かつ既存のＤＲＡＭ工程をそのまま使用して作製できるという特徴を有している。
上記例は１つのトランジスタと１つの不揮発性記憶部の構成からなるが、ペロブスカイト構造材料を用いたクロスポイント型のＲｅＲＡＭも示されている（例えば、特許文献２参照）。このＲｅＲＡＭは、基板の上にストライプ状の下部電極が形成され、下部電極を覆って全面にアクティブ層が形成されている。アクティブ層としては、電気的パルスによって抵抗が可逆的に変化する抵抗変化層が用いられる。アクティブ層の上には、下部電極に直交してストライプ状の上部電極が形成されている。このように、アクティブ層を挟んで下部電極と上部電極が交差している領域が記憶部になっており、下部電極と上部電極はそれぞれワード線またはビット線のいずれかとして機能する。このようなクロスポイント型構成とすることで、大容量化を実現できるとしている。
クロスポイント型のＲｅＲＡＭの場合には、クロスした交点に形成されている抵抗変化層の抵抗値を読み取るときに、他の行や列の抵抗変化層の影響を避けるために抵抗変化層に対して直列にダイオードを挿入することが行われている。
例えば、相互並行した間隔をもって配列された２以上のビット線と、相互並行した間隔をもって、上記ビット線と交差する方向に形成された２以上のワード線と、ビット線およびワード線の交差する位置であり、かつビット線上に形成された抵抗構造体と、この抵抗構造体およびワード線と接触するように抵抗構造体上に形成されたダイオード構造体とを備えた基板と、この基板上に形成された下部電極と、下部電極上に形成された抵抗構造体と、抵抗構造体上に形成されたダイオード構造体と、ダイオード構造体上に形成された上部電極と、を備えたＲｅＲＡＭが開示されている（例えば、特許文献３参照）。
このような構成とすることで、単位セル構造が１つのダイオード構造体と１つの抵抗構造体の連続積層構造とすることができ、アレイセル構造も簡単に実現することができるとしている。
また、クロスポイント型構成のＲｅＲＡＭにおいて、Ｘ方向の導電アレイラインと、Ｙ方向の導電アレイラインとの交点部分にメモリプラグが形成された構成も示されている（例えば、特許文献４参照）。このメモリプラグは７層から構成されており、２層の電極層に挟まれた複合金属酸化物が記憶素子であり、この記憶素子上に形成された金属−絶縁物−金属（ＭＩＭ）構造が非オーミック性素子を構成している。
なお、ＭＲＡＭ等においてもクロスポイント型構成が用いられており、同様な課題に対して種々の検討がなされている。例えば、ワード線、抵抗変化層パターン、半導体層パターンおよびビット線が積層された構成において、抵抗変化層パターンと半導体層パターンまたは半藤体層パターンとビット線がショットキーダイオードを形成するようにした構成も示されている（例えば、特許文献５参照）。
あるいは、複数のワード線と、複数のビット線と、メモリセルの抵抗性交点アレイとを有するＭＲＡＭにおいて、メモリセルはビット線と分離ダイオードに接続され、分離ダイオードはさらに個々のワード線に接続された構成も示されている（例えば、特許文献６参照）。この分離ダイオードとしては、ショットキー金属−半導体ダイオードとして形成され、金属部分はプラチナ（Ｐｔ）が好適であることが示されている。
特開２００４−３６３６０４号公報 特開２００３−６８９８４号公報 特開２００６−１４０４８９号公報 米国特許第６，７５３，５６１号明細書 特開２００３−１９７８８０号公報 特開２００３−２７３３３５号公報
上記第１の例には、スイッチング機能を有する１つのダイオードと１つの抵抗体との構成も記述されているが、抵抗体とダイオードとの具体的な構造についてはまったく記載も示唆もされていない。さらに、第２の例にはクロスポイント構成が示されているが、この例においてはダイオードを直列に接続することや、その具体的構造については上記と同様にまったく記載も示唆もされていない。
これらに対して、第３の例では、下部電極上に抵抗構造体を形成し、さらにこの抵抗構造体上にダイオード構造体を形成し、ダイオード構造体上に上部電極を形成する構成が示されており、このダイオード構造体はＮｉＯやＴｉＯ2等からなるｐ型酸化物とｎ型酸化物とで形成することが示されている。しかしながら、この第３の例に記載されているダイオード構造体は抵抗構造体と同じ外形寸法で形成されているので、ダイオード構造体の電流容量を大きくすることが困難である。ダイオードの電流容量が小さいと、書き込みに必要な電流を充分流すことができなく、ＲｅＲＡＭの安定な作動を阻害するという課題を有する。
また、第４の例では、メモリプラグ内に、抵抗変化層とＭＩＭ構造の非オーミック性素子のすべてを形成しているので、製造方法が複雑となる課題を有している。さらに、この構成では、非オーミック性素子が抵抗変化層と同じ形状とされているので電流容量を大きくすることもできない。このため、上記と同様にＲｅＲＡＭの安定な作動を阻害するという課題を有している。
本発明は、上記従来の課題を解決するもので、非オーミック性素子と抵抗変化層とを組み合わせたクロスポイント型構成において充分な電流容量を確保でき、安定な作動が可能な不揮発性半導体記憶装置を提供することを目的とする。
上記目的を達成するために本発明は、基板と、この基板上に形成されたストライプ形状の下層電極配線と、下層電極配線を含む基板上に配され、下層電極配線と対向している位置にコンタクトホールが形成された層間絶縁層と、下層電極配線に接続する抵抗変化層と、抵抗変化層と接続し、抵抗変化層上に形成された非オーミック性素子と、を備え、電気パルスの印加によって抵抗値が変化し、その状態を保持し続ける材料からなる前記抵抗変化層を用いたクロスポイント型の不揮発性半導体記憶装置であって、非オーミック性素子は複数層の半導体層の積層構成、金属電極体層と絶縁体層との積層構成または金属電極体層と半導体層との積層構成からなり、コンタクトホール中に上記積層構成のいずれか１層が埋め込み形成され、かつ積層構成のその他の層の内の半導体層もしくは絶縁体層はコンタクトホールの開口より大きな面積を有し、層間絶縁層上に形成されている構成からなる不揮発性半導体記憶装置を提供する。
このような構成とすることにより、非オーミック性素子の製造工程を簡略化できるだけでなく、素子特性のバラツキが小さく、再現性が良好で、かつ充分な電流容量を確保できる不揮発性半導体記憶装置を実現できる。
また、上記構成において、層間絶縁層、抵抗変化層および非オーミック性素子を１つの構成単位として、構成単位を複数個、積層してもよい。
このような構成とすることにより、非オーミック性素子の素子特性のバラツキが小さく、再現性が良好で、かつ充分な電流容量を確保しながら、非常に大容量の記憶部を有する不揮発性半導体記憶装置を実現できる。
また、上記構成において、非オーミック性素子を構成する積層構成のその他の層が、層間絶縁層上において下層電極配線に対して交差するストライプ形状に形成されていてもよい。このような構成とすることにより、上記積層構成のその他の層のパターン形成を容易にできる。また、その他の層として金属電極体層を有する場合には、この金属電極体層を上層電極配線の一部として用いることもできるので、製造工程をさらに簡略化できる。
また、上記構成において、非オーミック性素子上で非オーミック性素子に接続し、下層電極配線に交差するストライプ形状の上層電極配線をさらに有するようにしてもよい。このような構成とすることにより、非オーミック性素子とは独立して上層電極配線を設けることができるので、それぞれ最適な材料を選択することができる。また、例えばトランジスタ等の能動素子を含む半導体回路が形成されたシリコン単結晶基板上に抵抗変化層と非オーミック性素子を形成する場合に、上層電極配線と上記能動素子との電気的な接続も容易に行うことができる。
また、上記構成において、非オーミック性素子が、絶縁体層と、この絶縁体層を挟む金属電極体層との３層の積層構成からなるＭＩＭダイオードであり、抵抗変化層側の金属電極体層がコンタクトホール中に埋め込み形成されていてもよい。あるいは、非オーミック性素子が、半導体層と、この半導体層を挟む金属電極体層との３層の積層構成からなるＭＳＭダイオードであり、抵抗変化層側の金属電極体層がコンタクトホール中に埋め込み形成されていてもよい。
このような構成とすることにより、大きな電流容量を有し、かつ特性バラツキの小さな非オーミック性素子が容易に得られる。
また、上記構成において、非オーミック性素子が、ｐ型半導体層とｎ型半導体層との２層の積層構成からなるｐｎ接合ダイオードであり、ｐ型半導体層またはｎ型半導体層がコンタクトホール中に埋め込まれていてもよい。このような構成とすることにより、ダイオードの整流特性を利用することで、読み込みや書き込み時のクロストークをさらに低減することができる。また、そのための回路構成も簡略化できる。
また、上記構成において、非オーミック性素子が、半導体層と金属電極体層との２層の積層構成からなるショットキーダイオードであり、金属電極体層がコンタクトホール中に埋め込まれていてもよい。このようなショットキーダイオード構成の場合には、多数キャリアが支配的であるので電流容量を大きくでき、かつ高速動作を行うことができる。
また、本発明は、基板上にストライプ形状の下層電極配線を形成する工程と、下層電極配線を含む基板上に層間絶縁層を形成する工程と、層間絶縁層の下層電極配線と対向する位置にコンタクトホールを形成する工程と、層間絶縁層の表面側の一部を残して、コンタクトホール中に抵抗変化層を埋め込み形成する工程と、コンタクトホールの表面側に、非オーミック性素子を構成する、複数層の半導体層の積層構成、金属電極体層と絶縁体層との積層構成、または、金属電極体層と半導体層との積層構成のうちの少なくとも１層をさらに埋め込み形成する工程と、積層構成のうちの少なくとも１層以外の層の半導体層もしくは絶縁体層を層間絶縁層上に、少なくともコンタクトホールの開口より大きな面積に形成する工程と、を含み、電気パルスの印加によって抵抗値が変化し、その状態を保持し続ける材料からなる前記抵抗変化層を用いたクロスポイント型の不揮発性半導体記憶装置の製造方法を提供する。
このような方法とすることにより、非オーミック性素子を構成する積層構成の少なくとも１層をコンタクトホールに埋め込み、層間絶縁層と同一平面で、かつ非常に平滑な表面とすることができるので、非オーミック性素子の界面状態を良好にできる。この結果、電界集中等による耐圧の低下やそのバラツキを抑制でき、かつ電流容量を大きくすることができる。
また、上記方法において、 コンタクトホール中に前記抵抗変化層を埋め込み形成する工程は、コンタクトホール内および層間絶縁層上に、抵抗変化層と同一材料からなる第１堆積膜を形成する工程と、層間絶縁層の表面を覆う第１堆積膜を除去する工程と、を含み、
コンタクトホールの表面側に、非オーミック性素子を構成する積層構成のうちの少なくとも１層をさらに埋め込み形成する工程は、コンタクトホール中の第１堆積膜の一部を除去して、コンタクトホールおよび第１堆積膜により形作られる凹部を形成する工程と、凹部内および層間絶縁層上に、上述の１層と同一材料からなる第２堆積膜を形成する工程と、層間絶縁層上の第２堆積膜を除去する工程と、を含む方法としてもよい。
このような方法とすることにより、抵抗変化層と、非オーミック性素子を構成する積層構成のうちの１層とを、それぞれ確実にコンタクトホール中に埋め込み形成することができる。
また、上記方法において、層間絶縁層を形成する工程から非オーミック性素子を構成する積層構成のうちの少なくとも１層以外の層を層間絶縁層上に形成する工程までを、さらに繰り返して形成し、抵抗変化層と非オーミック性素子とを積層する方法としてもよい。このような方法とすることにより、さらに大容量の記憶部を有する不揮発性半導体記憶装置を実現できる。
また、上記方法において、非オーミック性素子を構成する上記積層構成のうちの少なくとも１層以外の層を、層間絶縁層上において下層電極配線に対して交差するストライプ形状に形成する方法としてもよい。このような方法とすることにより、上記積層構成の少なくとも１層以外の層のパターン形成工程を容易にできる。また、少なくとも１層以外の層として金属電極体層を含めて形成する場合には、この金属電極体層を上層電極配線の一部として用いることもできるので、製造工程をさらに簡略化できる。
また、上記方法において、非オーミック性素子上で、この非オーミック性素子に接続し、下層電極配線に交差するストライプ形状の上層電極配線をさらに形成する方法としてもよい。このような方法とすることにより、非オーミック性素子とは独立して上層電極配線を設けることができるので、それぞれ最適な材料を選択し、それぞれに適合したプロセスを行うことができる。また、例えばトランジスタ等の能動素子を含む半導体回路が形成されたシリコン単結晶基板を用いる場合には、上層電極配線と上記能動素子との電気的な接続も容易に行うことができる。
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
本発明の不揮発性半導体記憶装置は、それぞれの抵抗変化層に対して直列に非オーミック性素子を設けるクロスポイント構成において、非オーミック性素子を構成する層の少なくとも１層をコンタクトホール中に埋め込み形成したので、製造工程を簡略化しながら電流容量を大きく、かつ非オーミック性素子の特性を安定化できるという大きな効果を奏する。
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、同じ要素については同じ符号を付しており説明を省略する場合がある。また、トランジスタや記憶部等の形状については模式的なものであり、その個数等についても図示しやすい個数としている。
（第１の実施の形態）
図１は、本発明の第１の実施の形態にかかる不揮発性半導体記憶装置１０の構成を説明する図で、（ａ）は平面図、（ｂ）は１Ａ−１Ａ線に沿う断面を矢印方向から見た断面図を示す。なお、図１（ａ）の平面図においては、理解しやすくするために最上層の絶縁保護膜の一部を切り欠いて示している。また、図２は、記憶部１７と非オーミック性素子２０の構成を示すための要部の部分拡大図で、（ａ）は平面図、（ｂ）は２Ａ−２Ａ線に沿った断面図である。
本実施の形態の不揮発性半導体記憶装置１０は、基板１１と、この基板１１上に形成されたストライプ形状の下層電極配線１５と、下層電極配線１５を含む基板１１上に配され、下層電極配線１５と対向している位置にコンタクトホールが形成された層間絶縁層１６と、このコンタクトホール中に埋め込まれ、下層電極配線１５に接続する抵抗変化層１８と、抵抗変化層１８と接続し、抵抗変化層１８上に形成された非オーミック性素子２０とを備えている。
そして、上記非オーミック性素子２０は、本実施の形態では金属電極体層である埋め込み電極１９と上部電極２２と絶縁体層２１との３層の積層構成からなるＭＩＭダイオードであり、コンタクトホール中に上記積層構成のいずれか１層、すなわち金属電極体層である埋め込み電極１９がコンタクトホール中に埋め込み形成されている。また、上記積層構成のその他の層、すなわち絶縁体層２１と上部電極２２とは、コンタクトホールの開口より大きな形状（面積）を有し、かつ層間絶縁層１６上に形成されている。
さらに、本実施の形態の場合には、上記絶縁体層２１と上部電極２２とが下層電極配線１５に対して交差するストライプ形状で層間絶縁層上に形成されており、上部電極２２は上層電極配線の一部を構成している。そして、抵抗変化層１８と、この抵抗変化層１８に接続している領域の下層電極配線１５ａと、埋め込み電極１９とにより記憶部１７を構成している。抵抗変化層１８としては、鉄を含む酸化物、例えば四酸化三鉄（Ｆｅ3Ｏ4）が抵抗変化特性の安定性や作製の再現性等の面から好ましい。また、埋め込み電極１９、絶縁体層２１および上部電極２２との３層の積層構成で非オーミック性素子２０であるＭＩＭダイオードを構成している。なお、図１に示すように、絶縁体層２１と上部電極２２とは、記憶部１７と非オーミック性素子２０とがマトリクス状に形成された領域外まで延在されており、上部電極２２はこのマトリクス領域外で上層電極配線２７に接続している。また、マトリクス領域内では、上部電極２２が上層電極配線としても機能している。
さらに、本実施の形態においては、基板１１としてシリコン単結晶基板を用いてトランジスタ等の能動素子１２を集積した半導体回路を有する。図１では、能動素子１２は、ソース領域１２ａ、ドレイン領域１２ｂ、ゲート絶縁膜１２ｃおよびゲート電極１２ｄからなるトランジスタを示しているが、これらの能動素子１２だけでなく、一般にＤＲＡＭ等のメモリ回路に必要な素子を含む。
下層電極配線１５および上層電極配線２７は、記憶部１７および非オーミック性素子２０が形成されたマトリクス領域とは異なる領域において能動素子１２にそれぞれ接続されている。すなわち、図１においては、下層電極配線１５は、埋め込み導体２４、２５および半導体電極配線２６を介して能動素子１２のソース領域１２ａに接続されている。なお、上層電極配線２７についても、埋め込み導体２８を介して同様に別の能動素子（図示せず）に接続されている。
下層電極配線１５は、例えばＴｉ−Ａｌ−Ｎ合金、ＣｕあるいはＡｌを用いてスパッタリングにより成膜し、露光プロセスとエッチングプロセスを経ることで容易に形成できる。また、記憶部１７を構成する抵抗変化層１８は、上記した鉄酸化物である四酸化三鉄だけでなく、酸化チタン、酸化バナジウム、酸化コバルト、酸化ニッケル、酸化亜鉛、ニオブ酸化膜等の遷移金属酸化物を用い、スパッタリング法等で形成してもよい。このような遷移金属酸化物材料は、閾値以上の電圧または電流が印加されたときに特定の抵抗値を示し、その抵抗値は新たに一定の大きさのパルス電圧またはパルス電流が印加されるまでは、その抵抗値を維持しつづける。
また、層間絶縁層１６としては、絶縁性の酸化物材料を用いることができる。具体的には、ＣＶＤ法による酸化シリコン（ＳｉＯ）やオゾン（Ｏ3)とテトラエトキシシラン（ＴＥＯＳ）を用いてＣＶＤ法により形成したＴＥＯＳ−ＳｉＯ膜あるいはシリコン窒化（ＳｉＮ）膜を用いることができる。さらに、低誘電率材料であるシリコン炭窒化（ＳｉＣＮ）膜やシリコン炭酸化（ＳｉＯＣ）膜あるいはシリコンフッ素酸化（ＳｉＯＦ）膜等を用いてもよい。
次に、非オーミック性素子２０としては、例えば埋め込み電極１９、上部電極２２として、タンタル（Ｔａ）、アルミニウム（Ａｌ）、あるいはこれらの組み合わせを用い、絶縁体層２１として窒化シリコン（ＳｉＮ）を積層した構成のＭＩＭダイオードを用いることができる。なお、電極としてはＡｌだけでなく、ＴｉやＣｒを用いることもできるが、これらを用いる場合には配線抵抗が大きくなるため、さらにＡｌやＣｕ等からなる薄膜を積層形成することが望ましい。
図３は、本実施の形態の不揮発性半導体記憶装置１０の概略の回路構成を説明するブロック図である。図１に示すように、記憶部１７と非オーミック性素子２０とが直列に接続され、記憶部１７の一端が下層電極配線１５に接続され、非オーミック性素子２０の一端が上層電極配線２７に接続されている。下層電極配線１５は、ビット線デコーダ６および読み出し回路７に接続されている。また、上層電極配線２７は、ワード線デコーダ５に接続されている。このように、下層電極配線１５がビット線で、上層電極配線２７がワード線となり、これらがマトリクス状に配置されている。さらに、ビット線デコーダ６、ワード線デコーダ５および読み出し回路７で周辺回路が構成されるが、これらの周辺回路は例えばＭＯＳＦＥＴからなる能動素子１２により構成されている。
次に、図４から図７を用いて本実施の形態の不揮発性半導体記憶装置１０の製造方法について説明する。
図４は、能動素子１２が形成された基板１１上に、層間絶縁層１６までを形成し、さらにコンタクトホール２９を形成するまでの工程を示す図で、（ａ）は層間絶縁層１６を形成した状態の断面図、（ｂ）はコンタクトホール２９を形成した状態の平面図、（ｃ）は（ｂ）に示す４Ａ−４Ａ線での断面を矢印方向から見た断面図である。なお、（ａ）の断面図を含め、図５から図１０に示す断面図はすべて４Ａ−４Ａ線断面で示している。
図５は、抵抗変化層１８と埋め込み電極１９とをコンタクトホール２９に埋め込む工程を示す図で、（ａ）は抵抗変化層となる抵抗薄膜層１８１を形成した状態の断面図、（ｂ）はＣＭＰにより層間絶縁層１６上の抵抗薄膜層１８１を除去した状態の断面図、（ｃ）はさらにオーバポリッシュしてコンタクトホール２９中の抵抗変化層１８を一部除去した状態の断面図、（ｄ）は埋め込み電極１９となる電極薄膜層１９１を形成した状態の断面図である。
図６は、コンタクトホール２９中に、抵抗変化層１８と埋め込み電極１９を埋め込み形成した状態の図で、（ａ）は平面図、（ｂ）は４Ａ−４Ａ線での断面を矢印方向から見た断面図である。
さらに、図７は、絶縁体層２１と上部電極２２とを形成した状態の図で、（ａ）は平面図、（ｂ）は断面図である。
まず、図４（ａ）に示すように、複数の能動素子１２、半導体電極配線２６および半導体層間絶縁層１３、１４が形成されている基板１１上に、下層電極配線１５と層間絶縁層１６を形成する。半導体電極配線２６については、従来はアルミニウムが主に用いられていたが、最近では微細化しても低抵抗を実現できる銅が主に用いられている。また、半導体層間絶縁層１３、１４についても、配線間の寄生容量の低減のためにフッ素含有酸化物（例えば、ＳｉＯＦ）やカーボン含有窒化物（例えば、ＳｉＣＮ）あるいは有機樹脂材料（例えば、ポリイミド）が用いられている。本実施の形態の場合にも、半導体電極配線２６としては、例えば銅を用い、半導体層間絶縁層１３、１４としては、例えばフッ素含有酸化物であるＳｉＯＦを用いることができる。
なお、下層電極配線１５は、半導体層間絶縁層１４中に埋め込み形成されているが、これは以下のようにすれば形成できる。すなわち、半導体層間絶縁層１４に下層電極配線１５を埋め込むためのストライプ形状の溝と半導体電極配線２６に接続するためのコンタクトホールを形成する。これらについては、一般的な半導体プロセスで用いられている技術を用いれば容易に形成することができる。このような溝とコンタクトホールを形成後、下層電極配線１５となる導体膜を形成した後、例えばＣＭＰを行うことで、図４（ａ）に示すような形状の下層電極配線１５を形成することができる。なお、下層電極配線１５としては、上記したＴｉ−Ａｌ−Ｎ合金材料以外に、例えばＣｕ、Ａｌ、Ｔｉ−Ａｌ合金またはこれらの積層構成を用いてもよい。
次に、図４（ａ）に示すように、この下層電極配線１５を含む基板１１上に、例えばＣＶＤ法を用いてＴＥＯＳ−ＳｉＯからなる層間絶縁層１６を形成する。なお、この層間絶縁層１６としては、先述したように種々の材料を用いることができる。
さらに、その後、図４（ｂ）、（ｃ）に示すように、下層電極配線１５上の層間絶縁層１６に一定の配列ピッチでコンタクトホール２９を形成する。このコンタクトホール２９は、図４（ｂ）からわかるように、下層電極配線１５の幅より小さな外形としている。なお、図では四角形状としているが、円形状でも楕円形状でも、あるいはさらに他の形状であってもよい。このようなコンタクトホール２９は、一般的な半導体プロセスにより形成することができるので、詳細な説明は省略する。
次に、図５（ａ）に示すように、コンタクトホール２９を含む層間絶縁層１６上に、抵抗変化層１８となる抵抗薄膜層１８１（第１堆積膜）を形成する。本実施の形態では、抵抗変化層１８と同一材料のＦｅ3Ｏ4を、コンタクトホール２９内および層間絶縁層１６上にスパッタリング法により堆積して、抵抗薄膜層１８１は形成されている。なお、成膜方法としては、スパッタリング法に限らず、ＣＶＤ法やＡＬＤ法等を用いてもよい。
次に、図５（ｂ）に示すように、ＣＭＰプロセスを用いて層間絶縁層１６の表面を覆う抵抗薄膜層１８１のみを除去してコンタクトホール２９中に抵抗変化層１８を埋め込み形成する。
その後、図５（ｃ）に示すように、さらにオーバポリッシュを行うことで、コンタクトホール２９中の抵抗変化層１８の一部を除去する。これにより、図５（ｃ）の如く、コンタクトホール２９および抵抗変化層１８（第１堆積膜の残部）により形作られる凹部を形成することができる。このＣＭＰのオーバポリッシュ技術によれば、ＣＭＰの研磨パッドがコンタクトホール２９中に入り込める量（リセス量）分だけ、抵抗変化層１８の一部を除去できる。よって、ＣＭＰのオーバポリッシュ技術を用いると、凹部の深さ制御が容易となり好都合である。
なお、このように抵抗変化層１８の一部を除去する方法としては、オーバポリッシュだけでなく抵抗変化層１８をエッチバックする方法でもよい。
次に、図５（ｄ）に示すように、コンタクトホール２９（凹部）を含めて層間絶縁層１６上に、埋め込み電極１９となる電極薄膜層１９１（第２堆積膜）を形成する。この電極薄膜層１９１は、本実施の形態では、記憶部１７の一部で、かつ非オーミック性素子２０の一部ともなるもので、当該電極薄膜層１９１の材料としては、これらの記憶部１７の一部および非オーミック性素子２０の一部と同一材料のＡｌを用いた。なお、この電極薄膜層１９１のＡｌ材料は、図５（ｄ）に示す如く、凹部内および層間絶縁層１６上に堆積されている。
次に、図６に示すように、ＣＭＰプロセスを用いて層間絶縁層１６の表面を覆う電極薄膜層１９１のみを除去して、コンタクトホール２９中に埋め込み電極１９を埋め込み形成する。
次に、図７に示すように、埋め込み電極１９に接続するように絶縁体層２１と上部電極２２とを積層形成する。この場合に、これらの絶縁体層２１と上部電極２２とは層間絶縁層１６上に、少なくともコンタクトホール２９の開口より大きな形状（面積）で、かつ下層電極配線１５と交差するストライプ形状に形成する。本実施の形態では、埋め込み電極１９、上部電極２２としてアルミニウム（Ａｌ）、絶縁体層２１としてＳｉＮを用いた。ＳｉＮはスパッタリング法により形成することで、良好な絶縁性を有し、かつ緻密な薄膜を容易に形成できる。このようにして形成された非オーミック性素子２０であるＭＩＭダイオードを流れる電流（Ｉ）は（式１）により得られる。なお、下記の（式１）は、後述（第３の実施の形態）の金属−半導体−金属（ＭＳＭ）ダイオードを用いた場合であっても成り立つ。但し、ここでは、ＭＳＭダイオードを用いた場合の詳細な説明は省略する。
Ｉ＝Ｓ・α・Ｖ・ｅｘｐ（β・√Ｖ） （１）
ここで、α＝（ｎ・μ・ｑ・ｄ）ｅｘｐ（−Ｅ／ｋＴ）
β＝（１／ｋＴ）・√（ｑ3／（ｘ・ε0・εopt・ｄ））
なお、式（１）の記号は、それぞれ、Ｓ：ＭＩＭダイオードの面積（またはＭＳＭダイオードの面積）、ｎ：キャリア密度、μ：移動度、ｑ：電子の電荷、ｄ：絶縁体層の厚み（ＭＳＭダイオードの場合は半導体層の厚み）、Ｅ：トラップ深さ、ｋ：ボルツマン定数、Ｔ：絶対温度、ε0：真空の誘電率、εopt：絶縁体層（ＭＳＭダイオードの場合は半導体層）の光学的な比誘電率を指す。
（式１）からわかるように、ＭＩＭダイオードを流れる電流は、ＭＩＭダイオードの面積に比例する。また、電流は、絶縁体層２１の厚みを厚くすると、流れ難くなる。したがって、低電圧で大きな電流容量を得るためには、絶縁体層２１を薄く形成することが要求される。しかしながら、従来の構成のようにコンタクトホール中に抵抗変化層と非オーミック性素子とをすべて埋め込み形成する方式では、絶縁体層２１を薄く形成すると、絶縁体層２１自体の耐圧が低くなる場合がある。
また、絶縁体層２１を薄く形成すると、従来のＭＩＭダイオードの製造方法（例えば、ＵＳ６０３４８８２号やＵＳ７２６５０００号参照）では、ＭＩＭダイオードの製造の過程において、絶縁体層の外周領域での電極材料付着によるＭＩＭダイオードの上下の電極同士が接触してリークしやすくなる場合があると考えられる。つまり、同公報によれば、ＭＩＭダイオードを内蔵するメモリプラグは、ベタ状に形成された多層膜を適宜のマスクを用いて一括除去することにより製造されている。よって、絶縁体層２１を薄く形成した場合には、従来のＭＩＭダイオードの製造方法を用いると、このような多層膜から除去された電極材料のＭＩＭダイオードへの付着による、ＭＩＭダイオードにおける上下の電極同士の電気的な接触が懸念される。
これに対して、本実施の形態の場合には、図６に示すように埋め込み電極１９はコンタクトホール２９中に完全に埋め込まれており、しかもＣＭＰを行うことで表面を非常に平滑に加工することができる。このような平滑な面上に絶縁体層２１を形成した場合には、その膜厚を薄くしても緻密で連続した膜を得ることができる。よって、絶縁体層２１を薄く形成しても、絶縁体層２１自体の耐圧を適切に確保できる。さらに、埋め込み電極１９は絶縁体層２１により全体が覆われるので、絶縁体層２１の外周領域で埋め込み電極１９と上部電極２２とが接触してリークする現象も生じない。更に上部電極２２は、埋め込み電極１９より外側にも配されているので、非オーミック素子に流れる電流パスは、埋め込み電極の面積より外側に広がって形成される。この場合、コンタクト２９中の埋め込み電極１９から絶縁体層２１の方向に、電界による電気力線が広がるので、ＭＩＭダイオードの実効面積は、全ての層がコンタクトホール中に埋め込まれた従来のＭＩＭダイオードの面積に比べて大きくなる。したがって、従来に比べて大きな電流容量で、かつ特性ばらつきの小さいＭＩＭダイオード構成からなる非オーミック性素子２０を得ることができる。
上層電極配線２７は、記憶部１７と非オーミック性素子２０であるＭＩＭダイオードとがマトリクス状に形成された領域外で上部電極２２に接続するように形成されているが、この上層電極配線２７についても、下部電極配線１５と同様な材料を用いることができる。そして、この上層電極配線２７を形成するときに、埋め込み導体２８も同時に形成し、この埋め込み導体２８を介して半導体電極配線（図示せず）に接続し、図示しない位置に設けられている能動素子に電気的に接続する。
この後、上部電極２２および上層電極配線２７を覆う絶縁保護層２３を形成することで、図１に示すような不揮発性半導体記憶装置１０を製造することができる。
なお、本実施の形態では、絶縁体層２１としてＳｉＮを用いるＭＩＭダイオードの場合について説明したが、本発明はこれに限定されない。例えば、酸化タンタル（ＴａＯ）、アルミナ（ＡｌＯ）あるいはチタニア（ＴｉＯ）を用いてもよい。ＴａＯを用いる場合には、例えばＴａ膜を成膜した後、ドライ熱酸化法、ウエット熱酸化法、プラズマ酸化法あるいは反応性スパッタリング方式により直接ＴａＯx膜を形成する方法等、いずれの方法でもよい。
次に、図８から図１０を用いて、本実施の形態の変形例の製造方法について説明する。なお、図８から図１０においては、図面の簡単化のために層間絶縁層１４から上部の構成のみを示している。
図８は、層間絶縁層３０に設けたコンタクトホール２９に抵抗変化層を埋め込み形成する工程を示す図で、（ａ）はコンタクトホール２９を形成した状態の断面図、（ｂ）は抵抗変化層１８となる抵抗薄膜層１８１を形成した状態の断面図、（ｃ）はＣＭＰにより層間絶縁層３０上の抵抗薄膜層１８１を除去した状態の断面図、（ｄ）はさらにオーバポリッシュしてコンタクトホール２９中の抵抗変化層１８を一部除去した状態の断面図である。
図９は、コンタクトホール２９中に、抵抗変化層１８と埋め込み電極１９を埋め込み形成し、絶縁体層３４と上部電極３５とを層間絶縁層３１中に埋め込み形成するための溝３２を形成するまでの工程を示す図で、（ａ）は埋め込み電極１９となる電極薄膜層１９１を形成した状態の図で、（ｂ）はＣＭＰにより層間絶縁層３０上の電極薄膜層１９１を除去した状態の断面図、（ｃ）はさらに層間絶縁層３１を形成した状態の断面図、（ｄ）はこの層間絶縁層３１に溝３２を形成した状態の断面図である。
さらに、図１０は、溝３２中に絶縁体層３４と上部電極３５とを埋め込み形成する工程を示す図で、（ａ）は絶縁体層３４となる絶縁薄膜層３４１と上部電極３５となる電極薄膜層３５１とを溝３２を含む層間絶縁層３１上に形成した状態の断面図、（ｂ）はＣＭＰにより層間絶縁層３１上の電極薄膜層３５１と絶縁薄膜層３４１とを除去して溝３２中に埋め込んだ状態の断面図である。
まず、図８（ａ）に示すように、下層電極配線１５を含む基板（図示せず）上に、例えばＣＶＤ法を用いてＴＥＯＳ−ＳｉＯからなる第１絶縁層３０ａとこのＴＥＯＳ−ＳｉＯよりも硬質の、例えばＳｉＯＮからなる第２絶縁層３０ｂを形成する。この第１絶縁層３０ａと第２絶縁層３０ｂとにより層間絶縁層３０を構成している。第２絶縁層３０ｂは、ＣＭＰプロセスにおけるストッパとして作用し、この第２絶縁層３０ｂを形成することで、ＣＭＰプロセスを容易に、かつ確実に行うことができる。さらに、その後、下層電極配線１５上の層間絶縁層３０に一定の配列ピッチでコンタクトホール２９を形成する。このコンタクトホール２９は、下層電極配線１５の幅より小さな外形としており、図４から図７で説明した製造工程および形状と同じである。
次に、図８（ｂ）に示すように、コンタクトホール２９を含む層間絶縁層３０上に、抵抗変化層１８となる抵抗薄膜層１８１（第１堆積膜）を形成する。本実施の形態においても、抵抗変化層１８としてＦｅ3Ｏ4をスパッタリングにより形成した。なお、成膜方法としては、スパッタリングだけでなく、ＣＶＤ法やＡＬＤ法等を用いてもよい。
次に、図８（ｃ）に示すように、ＣＭＰプロセスを用いて層間絶縁層３０上の抵抗薄膜層１８１を除去してコンタクトホール２９中に抵抗変化層１８を埋め込み形成する。この場合に、層間絶縁層３０には、第２絶縁層３０ｂが設けられているので、この第２絶縁層３０ｂがストッパとして有効に作用し、層間絶縁層３０はほとんど研磨されずに抵抗薄膜層１８１のみを確実に除去することができる。
その後、図８（ｄ）に示すように、さらにオーバポリッシュを行うことで、コンタクトホール２９中の抵抗変化層１８の一部を除去する。このオーバポリッシュ時においても、第２絶縁層３０ｂを設けていることで層間絶縁層３０はほとんど研磨されることがない。なお、このように抵抗変化層１８の一部を除去する方法としては、オーバポリッシュだけでなくエッチバックする方法でもよい。
次に、図９（ａ）に示すように、コンタクトホール２９を含めて層間絶縁層３０上に、埋め込み電極１９となる電極薄膜層１９１（第２堆積膜）を形成する。この電極薄膜層１９１は、本実施の形態では記憶部１７の一部で、かつ非オーミック成素子２０の一部ともなるもので、Ａｌを用いた。
次に、図９（ｂ）に示すように、ＣＭＰプロセスを用いて層間絶縁層３０上の電極薄膜層１９１を除去して、コンタクトホール２９中に埋め込み電極１９を埋め込み形成する。この場合にも、層間絶縁層３０には、第２絶縁層３０ｂが設けられているので、この第２絶縁層３０ｂがストッパとして有効に作用し、層間絶縁層３０はほとんど研磨されずに電極薄膜層１９１のみを確実に除去することができる。
次に、図９（ｃ）に示すように、埋め込み電極１９を含めた層間絶縁層３０上に、さらに層間絶縁層３１を形成する。この層間絶縁層３１は、絶縁体層３４と上部電極３５とを埋め込むために必要な厚みに形成し、その材料としてはＴＥＯＳ−ＳｉＯを用いてもよいし、その他半導体装置において一般的に用いられている層間絶縁材料を用いてもよい。さらに、層間絶縁層３０と同じように、硬質の絶縁層を上層に形成する２層構成としてもよい。
次に、図９（ｄ）に示すように、埋め込み電極１９が露出し、かつ下層電極配線１５に交差するストライプ形状の溝３２を形成する。この加工は一般的な半導体プロセス、例えばドライエッチングにより行うことができる。
次に、図１０（ａ）に示すように、溝３２を含む層間絶縁層３１上に、絶縁体層３４となる絶縁薄膜層３４１と上部電極３５となる電極薄膜層３５１とを形成する。これらの材料としては、本実施の形態で説明した材料を同じように用いることができる。
次に、図１０（ｂ）に示すように、ＣＭＰプロセスにより層間絶縁層３１上の電極薄膜層３５１と絶縁薄膜層３４１とを除去して溝３２中に絶縁体層３４と上部電極３５とを埋め込む。このような工程により、抵抗変化層１８と、この抵抗変化層１８を挟む領域の下層電極配線１５ａと埋め込み電極１９とにより記憶部１７が構成され、埋め込み電極１９、絶縁体層３４および上部電極３５により非オーミック性素子３３が構成される。さらに、その後、上部電極を保護するための絶縁保護層（図示せず）を形成する。これにより、本実施の形態の変形例の製造方法による不揮発性半導体記憶装置を作製することができる。
上記のような製造方法により作製した不揮発性半導体記憶装置は、絶縁体層３４と上部電極３５とが層間絶縁層３１中に埋め込まれるので、記憶部１７と非オーミック性素子３３とをさらに積層する場合に、その積層工程を容易に行うことができる。
なお、本変形例の不揮発性半導体記憶装置では、図１０（ｂ）に示すように、上部電極３５の下面および両側面を覆うように、略Ｕ字状断面を有する絶縁体層３４が配されている。このため、層間絶縁層３１の絶縁材料や上部電極３５の金属材料の選択如何によっては、この絶縁体層３４にバリア膜の機能を持たせることができて有益な場合がある。
（第２の実施の形態）
図１１は、本発明の第２の実施の形態の不揮発性半導体記憶装置４０の構成を説明するための断面図である。この不揮発性半導体記憶装置４０は、図１に示す第１の実施の形態の不揮発性半導体記憶装置１０を基本構成としており、層間絶縁層、この層間絶縁層のコンタクトホール中に埋め込まれた抵抗変化層および非オーミック性素子を１つの構成単位として、この構成単位をこの基本構成の上にさらに２層積層した構成からなる。このように積層することにより、さらに大容量の不揮発性半導体記憶装置を実現することができる。
以下、本実施の形態の不揮発性半導体記憶装置４０の構成を簡単に説明する。なお、図１に示す不揮発性半導体記憶装置１０の場合には、絶縁体層２１と上部電極２２とは、記憶部１７と非オーミック性素子２０とがマトリクス状に形成された領域外で上層電極配線２７に接続する構成としている。一方、本実施の形態の不揮発性半導体記憶装置４０では、上層電極配線２７がマトリクス領域内の上部電極２２上にも延在して設けられているが、これについては第２段目および第３段目に付いても同じである。また、この不揮発性半導体記憶装置４０では、記憶部と非オーミック性素子とがそれぞれ３段ずつ積層されているので、第１段目、第２段目および第３段目のそれぞれの構成要件を理解しやすくするために、第１段目については第１、第２段目については第２、第３段目については第３を付して区別して表記する。
第１上層電極配線２７を含む第１層間絶縁層２３上に、さらに第２層間絶縁層４７が形成されている。この第２層間絶縁層４７には、第１記憶部１７に対応する位置にそれぞれコンタクトホールが設けられ、このコンタクトホール中に第２抵抗変化層４２と第２埋め込み電極４３とが埋め込み形成されている。そして、この第２埋め込み電極４３に接続し、第１上層電極配線２７に交差するストライプ形状に第２絶縁体層４５、第２上部電極４６および第２上層電極配線４９が形成されている。さらに、これらを埋め込むように第３層間絶縁層４８が形成されている。
第２上層電極配線４９と第３層間絶縁層４８上に第４層間絶縁層５２が形成されている。この第４層間絶縁層５２には、第１記憶部１７および第２記憶部４１に対応する位置にコンタクトホールが設けられ、このコンタクトホール中に第３抵抗変化層５４と第３埋め込み電極５５とが埋め込み形成されている。そして、この第３埋め込み電極５５に接続し、第２上層電極配線４９に交差するストライプ形状に第３絶縁体層５７、第３上部電極５８および第３上層電極配線５９が形成されている。さらに、これらを埋め込み保護するために絶縁保護層６０が形成されている。
なお、第２抵抗変化層４２、この第２抵抗変化層４２を挟む領域の第１上層電極配線２７ａおよび第２埋め込み電極４３で第２記憶部４１を構成している。また、第２埋め込み電極４３、第２絶縁体層４５および第２上部電極４６で第２非オーミック性素子４４を構成している。さらに、第３抵抗変化層５４、この第３抵抗変化層５４を挟む領域の第２上層電極配線４９ａおよび第３埋め込み電極５５で第３記憶部５３を構成している。また、第３埋め込み電極５５、第３絶縁体層５７および第３上部電極５８で第３非オーミック性素子５６を構成している。
また、下層電極配線１５は、埋め込み導体２４、２５と半導体電極配線２６を介して能動素子１２のソース領域１２ａに接続している。また、第１上層電極配線２７についても同様に、埋め込み導体（図示せず）と半導体電極配線（図示せず）とを介して別の能動素子（図示せず）に接続されている。さらに、第２上層電極配線４９は、図１１に示すように埋め込み導体２４、２５、５０、５１とは半導体電極配線２６を介して別の能動素子１２のソース領域１２ａに接続されている。また、第３上層電極配線５９についても、第１上層電極配線２７と同様に埋め込み導体（図示せず）と半導体電極配線（図示せず）とを介して別の能動素子（図示せず）に接続されている。
第１段目の下層電極配線１５と第１上層電極配線２７とは、それぞれビット線とワード線のいずれかとなり、図３に示す回路のビット線デコーダとワード線デコーダにそれぞれ接続される。また、第１上層電極配線２７と第２上層電極配線４９とは、同様にそれぞれビット線とワード線のいずれかとなり、図３に示す回路のビット線デコーダとワード線デコーダにそれぞれ接続される。ただし、第１段目において、第１上層電極配線２７がビット線を構成している場合には、第２段目においてもビット線を構成し、第２上層電極配線４９はワード線を構成するように設計されている。さらに、第２上層電極配線４９がワード線を構成する場合には、第３上層電極配線５９はビット線を構成するように設計されている。
以上のように、本実施の形態の不揮発性半導体記憶装置４０の場合には、それぞれの段に設けた記憶部１７、４１、５３に対して個別にそれぞれ非オーミック性素子２０、４４、５６が設けられているので、それぞれの段に設けられている記憶部１７、３３、４５の書き込みと読み出しを安定に、かつ確実に行うことができる。
このような多段構成の記憶部と非オーミック性素子を有する不揮発性半導体記憶装置４０の製造工程は、基本的には第１の形態の不揮発性半導体記憶装置１０において説明した２種類の製造工程のいずれかを繰り返せばよい。
（第３の実施の形態）
図１２は、本発明の第３の実施の形態にかかる不揮発性半導体記憶装置７０の要部である記憶部７５と非オーミック性素子７８の構成を示す断面図である。本実施の形態の不揮発性半導体記憶装置７０は、下層電極配線７１が少なくとも２層構成からなり、抵抗変化層７６に接続する面側には、抵抗変化層７６中に、下部配線７２（後述）を構成する金属成分が拡散し難く、しかも抵抗変化層７６を酸化、還元しないような導体材料を接続電極７３として用いている。そして、この接続電極７３の下部には、半導体プロセスにおいて一般的に用いられている、例えばＡｌまたはＣｕからなる導体材料を用いて下部配線７２が形成されている。
また、抵抗変化層７６と埋め込み電極７９との間にも、同様に接続電極７７が設けられている。これらの接続電極７３、７７は、例えば白金（Ｐｔ）、窒化チタン（ＴｉＮ）あるいは窒化タンタル（ＴａＮ）等の導体材料を用いることができる。さらに、埋め込み電極７９に接続し、下層電極配線７１に交差するストライプ形状に半導体層８０、上部電極８１および接続電極８２が形成されている。この接続電極８２はマトリクス領域外まで延在されて上層電極配線（図示せず）に接続されているが、接続電極８２を上層電極配線として機能するようにしてもよい。その他の構成については、第１の実施の形態の不揮発性半導体記憶装置１０と同じであるので説明を省略する。
このような構成において、抵抗変化層７６、この抵抗変化層７６を挟む領域の接続電極７３ａおよび埋め込み形成された接続電極７７で記憶部７５を構成している。また、金属電極体層である埋め込み電極７９と上部電極８１および半導体層８０とでＭＳＭダイオードからなる非オーミック性素子７８を構成している。そして、金属電極体層である埋め込み電極７９がコンタクトホール中に埋め込み形成されている。
本実施の形態の場合には、この非オーミック性素子７８として、埋め込み電極７９と上部電極８１をＡｌで形成し、半導体層８０として窒素欠損型シリコン窒化（ＳｉＮX）膜を用いたＭＳＭダイオードからなることが特徴である。なお、このような半導体特性を有するＳｉＮX膜は、例えばＳｉターゲットを用いた窒素ガス雰囲気中でのリアクティブスパッタリングにより形成することができる。例えば、室温条件で、チャンバーの圧力を０．１Ｐａ〜１Ｐａとし、Ａｒ／Ｎ2流量を１８ｓｃｃｍ／２ｓｃｃｍとして作製すればよい。
また、埋め込み電極７９と上部電極８１をＡｌでなく、Ｐｔで形成してもよい。半導体特性を有するＳｉＮxを上記の条件で、かつ１６ｎｍの厚みで作製した場合には、１．６Ｖの電圧印加で２．５×１０3Ａ／ｃｍ2の電流密度が得られ、０．８Ｖの電圧印加では５×１０2Ａ／ｃｍ2の電流密度が得られた。したがって、これらの電圧を基準として用いる場合には、オン／オフ比は５となり、不揮発性半導体記憶装置の非オーミック性素子として充分使用可能であることが確認できた。
なお、本実施の形態では、抵抗変化層７６の両面に接続電極７３、７７を設けたが、これらは必ずしも必須ではない。例えば、抵抗変化層７６の材料選択により、接続電極７３、７７が不要になる場合があり、この場合、第１の実施の形態の不揮発性半導体記憶装置１０と同様な構成としてもよい。
（第４の実施の形態）
図１３は、本発明の第４の実施の形態にかかる不揮発性半導体記憶装置９０の要部である記憶部９３と非オーミック性素子９６の構成を示す断面図である。本実施の形態の不揮発性半導体記憶装置９０は、非オーミック性素子９６がｐ型半導体層９７とｎ型半導体層９８との積層構成からなるｐｎ接合ダイオードにより構成されていることが特徴である。さらに、本実施の形態の場合には、非オーミック性素子９６を構成するｐ型半導体層９７が埋め込み電極９５とともにコンタクトホールに埋め込まれている点に特徴を有している。なお、ｐ型半導体層９７に代えて、ｎ型半導体層９８を埋め込み電極９５とともに埋め込み形成してもよい。
記憶部９３は、抵抗変化層９４、この抵抗変化層９４を挟む領域の下層電極配線９１ａおよび埋め込み電極９５により構成されており、下層電極配線９１、層間絶縁層９２および上部電極９９については、第１の実施の形態の不揮発性半導体記憶装置１０と同様な構成である。なお、上部電極９９はマトリクス領域外で上層電極配線（図示せず）に接続していることについても不揮発性半導体記憶装置１０と同様である。
このようなｐｎ接合ダイオードを構成するためのｐ型半導体材料としては、例えばＺｎＯ、ＣｄＯ、ＳｎＯ2、ＴｉＯ2、ＣｅＯ2、Ｆｅ3Ｏ4、ＷＯ3、Ｔａ2O5から選択
されたいずれかの材料を用い、ｎ型半導体材料としては、例えばＦｅ(1-y)Ｏ、ＮｉＯ、ＣｏＯ、Ｃｕ2Ｏ、ＭｎＯ2から選択されたいずれかの材料を用いることができる。さらに、ｐ型にドープしたシリコンとｎ型にドープしたシリコンを用いることもできる。
なお、本発明は、非オーミック性素子が第１の実施の形態で説明したＭＩＭダイオード、第２の実施の形態で説明したＭＳＭダイオードあるいは第３の実施の形態で説明したｐｎ接合型ダイオードだけでなく、例えば半導体層と埋め込み電極または半導体層と上部電極とでショットキー接続を構成するショットキーダイオードであってもよい。この場合の不揮発性半導体記憶装置の構成としては、図１に示す不揮発性半導体記憶装置１０あるいは図１２に示す不揮発性半導体記憶装置７０と同じような構成とすればよい。但し、非オーミック性素子が、半導体層と金属電極体層との２層の積層構成からなるショットキーダイオードの場合、金属電極体層である埋め込み電極をコンタクトホール中に埋め込む必要がある。なお、このショットキーダイオードを用いて、図１１に示すような積層構成の不揮発性半導体記憶装置４０と同じような構成とすることも可能である。
非オーミック性素子をショットキーダイオードとした場合には、以下のような効果を得ることができる。第１に、ショットキーダイオードはｐｎ接合ダイオードと異なり、多数キャリア素子であるから、少数キャリアの蓄積ということがなく、高速アクセスが可能になる。第２に、ｐｎ接合を形成する必要がないので、ダイオード構成が簡単になり、かつその製造工程も簡略化できる。第３に、ｐｎ接合は温度による特性変化が問題となるが、ショットキー接合は温度に対して安定であるので、製造工程時の加熱条件等についての制約を広げることができる。
さらに、例えばｐｎ接合ダイオードを用いる場合には、ダイオードの順方向閾値は高い（約０．５Ｖ）が、例えばチタンシリサイドとｎ型シリコンとの界面を有するショットキーダイオードにおいては、順方向の閾値電圧は０．２Ｖとなるので、読み出しや書き込み時のディスターブを抑制することが可能となる。
（第５の実施の形態）
図１４は、本発明の第５の実施の形態にかかる不揮発性半導体記憶装置１００の要部である記憶部１０３と非オーミック性素子１０６の構成を示す図で、（ａ）は平面図、（ｂ）は１４Ａ−１４Ａ線の断面を矢印方向から見た断面図である。本実施の形態の不揮発性半導体記憶装置１００は、第１の実施の形態の不揮発性半導体記憶装置１０と基本構成は同じであるが、非オーミック性素子１０６を構成する絶縁体層１０７と上部電極１０８が、それぞれの記憶部１０３ごとに分離して形成されていることが特徴である。このため、上層電極配線１１０は、この非オーミック性素子１０６を埋め込むように形成された層間絶縁層１０９上で、上部電極１０８に接続し、かつ下層電極配線１０１に交差するストライプ形状に形成されている。
このような構成とすることにより、非オーミック性素子１０６とは独立して上層電極配線１１を設けることができるので、それぞれ最適な材料を選択することができる。また、上層電極配線１１０をマトリクス領域外に設けたコンタクトホール中の埋め込み導体（図示せず）を介して能動素子（図示せず）に接続する工程を簡略化できる。
なお、記憶部１０３は、抵抗変化層１０４、この抵抗変化層１０４を挟む領域の下層電極配線１０１ａおよび埋め込み電極１０５により構成されている。そして、非オーミック性素子１０６は、金属電極体層である埋め込み電極１０５と上部電極１０８および絶縁体層１０７により構成されたＭＩＭダイオードからなる。このように非オーミック性素子１０６をＭＩＭダイオードとした場合には、ダイオード面積を大きく、かつ絶縁体層１０７を薄く形成することができる。したがって、電流容量を大きくすることができるだけでなく、特性ばらつきを低減することも可能となる。
さらに、非オーミック性素子１０６としてはＭＩＭダイオードに限定されず、絶縁体層１０７の代わりに半導体層を用いれば、ＭＳＭダイオード、ｐｎ接合型ダイオードあるいはショットキー接合ダイオードのいずれの構成とすることも可能である。また、第３の実施の形態から第５の実施の形態の不揮発性半導体記憶装置においても、第２の実施の形態の不揮発性半導体記憶装置のように積層構成とすることもできる。
なお、本実施の形態では、非オーミック性素子１０６を記憶部１０３ごとに分離して設けたが、複数個ずつまとめて分離してもよい。
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態の創出がなされ得る。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
例えば、以上に例示した各実施形態では、抵抗変化層がコンタクトホール中に埋め込まれているが、これは飽くまで一例に過ぎない。ここでは、図示を省略するが、下層電極配線の表層部分を抵抗変化層として構成することにより、抵抗変化層をコンタクトホールの外側に配置してもよい。そして、この場合、抵抗変化層と非オーミック素子との間は、コンタクトホール中に埋め込み形成された適宜の導電体を用いて電気的な接続を行えばよい。
本発明の不揮発性半導体記憶装置は、製造方法を簡略化しながら、かつ非オーミック性素子の特性ばらつきや耐圧の安定化に加えて電流容量を大きくすることができるので、不揮発性記憶装置を用いる種々の電子機器分野に有用である。
図１（ａ）は本発明の第１の実施の形態にかかる不揮発性半導体記憶装置の構成を説明する平面図であり、図１（ｂ）は１Ａ−１Ａ線の断面を矢印方向から見た断面図である。 図２（ａ）は第１の実施の形態における不揮発性半導体記憶装置の記憶部と非オーミック性素子の構成を示すための要部の部分拡大図の平面図であり、図２（ｂ）は２Ａ−２Ａ線の断面を矢印方向から見た断面図である。 図３は第１の実施の形態の不揮発性半導体記憶装置の概略の回路構成を説明するブロック図である。 図４は第１の実施の形態の不揮発性半導体記憶装置の製造方法において、能動素子が形成された基板上に層間絶縁層までを形成し、さらにコンタクトホールを形成するまでの工程を示す図である。図４（ａ）は層間絶縁層を形成した状態の断面図であり、図４（ｂ）はコンタクトホールを形成した状態の平面図であり、図４（ｃ）は図４（ｂ）に示す３Ａ−３Ａ線の断面を矢印方向から見た断面図である。 図５は第１の実施の形態の不揮発性半導体記憶装置の製造方法において、抵抗変化層と埋め込み電極とをコンタクトホールに埋め込む工程を示す図である。図５（ａ）は抵抗変化層となる抵抗薄膜層を形成した状態の断面図であり、図５（ｂ）はＣＭＰにより層間絶縁層上の抵抗薄膜層を除去した状態の断面図であり、図５（ｃ）はさらにオーバポリッシュしてコンタクトホール中の抵抗変化層を一部除去した状態の断面図であり、図５（ｄ）は埋め込み電極となる電極薄膜層を形成した状態の断面図である。 図６は、第１の実施の形態の不揮発性半導体記憶装置の製造方法において、コンタクトホール中に抵抗変化層と埋め込み電極を埋め込み形成した状態の図である。図６（ａ）は平面図であり、図６（ｂ）は（ａ）に示す４Ａ−４Ａ線の断面を矢印方向から見た断面図である。 図７は、第１の実施の形態の不揮発性半導体記憶装置の製造方法において、絶縁体層と上部電極とを形成した状態の図である。図７（ａ）は平面図であり、図７（ｂ）は図７（ａ）に示す４Ａ−４Ａ線の断面を矢印方向から見た断面図である。 図８は、第１の実施の形態の不揮発性半導体記憶装置の変形例の製造方法であって、層間絶縁層に設けたコンタクトホールに抵抗変化層を埋め込み形成する工程を示す図である。図８（ａ）はコンタクトホールを形成した状態の断面図であり、図８（ｂ）は抵抗変化層となる抵抗薄膜層を形成した状態の断面図であり、図８（ｃ）はＣＭＰにより層間絶縁層上の抵抗薄膜層を除去した状態の断面図であり、図８（ｄ）はさらにオーバポリッシュしてコンタクトホール中の抵抗変化層を一部除去した状態の断面図である。 図９は、第１の実施の形態の不揮発性半導体記憶装置の変形例の製造方法であって、コンタクトホール中に抵抗変化層と埋め込み電極を埋め込み形成し、絶縁体層と上部電極とを層間絶縁層中に埋め込み形成するための溝を形成するまでの工程を示す図である。図９（ａ）は埋め込み電極となる電極薄膜層を形成した状態の図であり、図９（ｂ）はＣＭＰにより層間絶縁層上の電極薄膜層を除去した状態の断面図であり、図９（ｃ）はさらに層間絶縁層を形成した状態の断面図であり、図９（ｄ）はこの層間絶縁層に溝を形成した状態の断面図である。 図１０は、第１の実施の形態の不揮発性半導体記憶装置の変形例の製造方法であって、溝中に絶縁体層と上部電極とを埋め込み形成する工程を示す図である。図１０（ａ）は絶縁体層となる絶縁薄膜層と上部電極となる電極薄膜層とを溝を含む層間絶縁層上に形成した状態の断面図であり、図１０（ｂ）はＣＭＰにより層間絶縁層上の電極薄膜層と絶縁薄膜層とを除去して溝中に埋め込んだ状態の断面図である。 図１１は、本発明の第２の実施の形態の不揮発性半導体記憶装置の構成を説明するための断面図である。 図１２は、本発明の第３の実施の形態にかかる不揮発性半導体記憶装置の要部である記憶部と非オーミック性素子の構成を示す断面図である。 図１３は、本発明の第４の実施の形態にかかる不揮発性半導体記憶装置の要部である記憶部と非オーミック性素子の構成を示す断面図である。 図１４は、本発明の第５の実施の形態にかかる不揮発性半導体記憶装置の要部である記憶部と非オーミック性素子の構成を示す図である。図１４（ａ）は平面図であり、図１４（ｂ）は１４Ａ−１４Ａ線での断面を矢印方向から見た断面図である。
符号の説明
５ ワード線デコーダ
６ ビット線デコーダ
７ 読み出し回路
１０，４０，７０，９０，１００ 不揮発性半導体記憶装置（ＲｅＲＡＭ）
１１ 基板
１２ 能動素子
１２ａ ソース領域
１２ｂ ドレイン領域
１２ｃ ゲート絶縁膜
１２ｄ ゲート電極
１３，１４ 半導体層間絶縁層
１５，１５ａ，７１，９１，９１ａ，１０１，１０１ａ 下層電極配線
１６，３０，３１，９２，１０９ 層間絶縁層
１７ 記憶部（第１記憶部）
１８，７６，９４，１０４ 抵抗変化層
１９，７９，９５，１０５ 埋め込み電極（金属電極体層）
２０ 非オーミック性素子（第１非オーミック性素子）
２１，３４，１０７ 絶縁体層
２２，３５，８１，９９，１０８ 上部電極
２３ 絶縁保護層（第１層間絶縁層）
２４，２５，２８，５０，５１ 埋め込み導体
２６ 半導体電極配線
２７，２７ａ 上層電極配線（第１上層電極配線）
２９ コンタクトホール
３０ａ 第１絶縁層
３０ｂ 第２絶縁層
３２ 溝
４１ 第２記憶部（記憶部）
４２ 第２抵抗変化層
４３ 第２埋め込み電極
４４ 第２非オーミック性素子（非オーミック性素子）
４５ 第２絶縁体層
４６ 第２上部電極
４７ 第２層間絶縁層
４８ 第３層間絶縁層
４９，４９ａ 第２上層電極配線
５２ 第４層間絶縁層
５３ 第３記憶部（記憶部）
５４ 第３抵抗変化層
５５ 第３埋め込み電極
５６ 第３非オーミック性素子（非オーミック性素子）
５７ 第３絶縁体層
５８ 第３上部電極
５９ 第３上層電極配線
６０ 絶縁保護層
７５ 記憶部
７２ 下部配線
７３，７３ａ，７７，８２ 接続電極
７５，９３，１０３ 記憶部
７８，９６，１０６ 非オーミック性素子
８０ 半導体層
９７ ｐ型半導体層
９８ ｎ型半導体層
１１０ 上層電極配線
１８１ 抵抗薄膜層
１９１，３５１ 電極薄膜層
３４１ 絶縁薄膜層

Claims (13)

  1. 基板と、
    前記基板上に形成されたストライプ形状の下層電極配線と、
    前記下層電極配線を含む前記基板上に配され、前記下層電極配線と対向している位置にコンタクトホールが形成された層間絶縁層と、
    前記下層電極配線に接続する抵抗変化層と、
    前記抵抗変化層と接続し、前記抵抗変化層上に形成された非オーミック性素子と、
    を備え、電気パルスの印加によって抵抗値が変化し、その状態を保持し続ける材料からなる前記抵抗変化層を用いたクロスポイント型の不揮発性半導体記憶装置であって、
    前記非オーミック性素子は、複数層の半導体層の積層構成、金属電極体層と絶縁体層との積層構成、または、金属電極体層と半導体層との積層構成からなり、前記コンタクトホール中に前記積層構成のいずれか１層が埋め込み形成され、かつ前記積層構成のその他の層の内の半導体層もしくは絶縁体層は、前記コンタクトホールの開口より大きな面積を有し、前記層間絶縁層上に形成されていることを特徴とする不揮発性半導体記憶装置。
  2. 前記層間絶縁層、前記抵抗変化層および前記非オーミック性素子を１つの構成単位として、前記構成単位を複数個、積層したことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  3. 前記非オーミック性素子を構成する前記積層構成の前記その他の層が、前記層間絶縁層上において前記下層電極配線に対して交差するストライプ形状に形成されていることを特徴とする請求項１または請求項２に記載の不揮発性半導体記憶装置。
  4. 前記非オーミック性素子上で前記非オーミック性素子に接続し、前記下層電極配線に交差するストライプ形状の上層電極配線をさらに有することを特徴とする請求項１から請求項３までのいずれか１項に記載の不揮発性半導体記憶装置。
  5. 前記非オーミック性素子が、絶縁体層と、前記絶縁体層を挟む金属電極体層との３層の積層構成からなるＭＩＭダイオードであり、前記抵抗変化層側の前記金属電極体層が前記コンタクトホール中に埋め込み形成されていることを特徴とする請求項１から請求項４までのいずれか１項に記載の不揮発性半導体記憶装置。
  6. 前記非オーミック性素子が、半導体層と、前記半導体層を挟む金属電極体層との３層の積層構成からなるＭＳＭダイオードであり、前記抵抗変化層側の前記金属電極体層が前記コンタクトホール中に埋め込み形成されていることを特徴とする請求項１から請求項４までのいずれか１項に記載の不揮発性半導体記憶装置。
  7. 前記非オーミック性素子が、ｐ型半導体層とｎ型半導体層との２層の積層構成からなるｐｎ接合ダイオードであり、前記ｐ型半導体層または前記ｎ型半導体層が前記コンタクトホール中に埋め込まれていることを特徴とする請求項１から請求項４までのいずれか１項に記載の不揮発性半導体記憶装置。
  8. 前記非オーミック性素子が、半導体層と金属電極体層との２層の積層構成からなるショットキーダイオードであり、前記金属電極体層が前記コンタクトホール中に埋め込まれていることを特徴とする請求項１から請求項４までのいずれか１項に記載の不揮発性半導体記憶装置。
  9. 基板上にストライプ形状の下層電極配線を形成する工程と、
    前記下層電極配線を含む前記基板上に層間絶縁層を形成する工程と、
    前記層間絶縁層の前記下層電極配線と対向する位置にコンタクトホールを形成する工程と、
    前記層間絶縁層の表面側の一部を残して、前記コンタクトホール中に抵抗変化層を埋め込み形成する工程と、
    前記コンタクトホールの表面側に、非オーミック性素子を構成する、複数層の半導体層の積層構成、金属電極体層と絶縁体層との積層構成、または、金属電極体層と半導体層との積層構成のうちの少なくとも１層をさらに埋め込み形成する工程と、
    前記積層構成のうちの前記少なくとも１層以外の層の半導体層もしくは絶縁体層を前記層間絶縁層上に、少なくとも前記コンタクトホールの開口より大きな面積に形成する工程と、を含み、電気パルスの印加によって抵抗値が変化し、その状態を保持し続ける材料からなる前記抵抗変化層を用いたクロスポイント型の不揮発性半導体記憶装置の製造方法。
  10. 前記コンタクトホール中に前記抵抗変化層を埋め込み形成する工程は、前記コンタクトホール内および前記層間絶縁層上に、前記抵抗変化層と同一材料からなる第１堆積膜を形成する工程と、前記層間絶縁層の表面を覆う前記第１堆積膜を除去する工程と、を含み、
    前記コンタクトホールの表面側に前記積層構成のうちの少なくとも１層をさらに埋め込み形成する工程は、前記コンタクトホール中の前記第１堆積膜の一部を除去して、前記コンタクトホールおよび前記第１堆積膜により形作られる凹部を形成する工程と、前記凹部内および前記層間絶縁層上に、前記少なくとも１層と同一材料からなる第２堆積膜を形成する工程と、前記層間絶縁層の表面を覆う前記第２堆積膜を除去する工程と、を含むことを特徴とする請求項９に記載の不揮発性半導体記憶装置の製造方法。
  11. 請求項９または請求項１０に記載の各工程を、複数回繰り返すことにより、前記抵抗変化層と前記非オーミック性素子とを積層することを特徴とする不揮発性半導体記憶装置の製造方法。
  12. 前記非オーミック性素子を構成する前記積層構成のうちの前記少なくとも１層以外の層を、前記層間絶縁層上において前記下層電極配線に対して交差するストライプ形状に形成することを特徴とする請求項９から請求項１１までのいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
  13. 前記非オーミック性素子上で前記非オーミック性素子に接続し、前記下層電極配線に交差するストライプ形状の上層電極配線をさらに形成することを特徴とする請求項９から請求項１１までのいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
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