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JP4105760B2 - 記憶素子およびメモリ装置並びに半導体集積回路 - Google Patents

記憶素子およびメモリ装置並びに半導体集積回路 Download PDF

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Description

本発明は、記憶素子およびメモリ装置並びに半導体集積回路（以下、「記憶素子等」と略す）に係り、更に詳しくは、印加される電圧に応じて抵抗値が変化する抵抗変化型の記憶素子等に関する。
電子機器におけるデジタル技術の進展に伴い、画像などのデータを保存するため、不揮発性記憶素子の大容量化、書き込み電力の低減、書き込み／読み出し時間の高速化、および長寿命化の要求が高まっている。こうした要求に対して、既存のフローティングゲートを用いたＦＬＡＳＨメモリの微細化には限界があると言われている。そこで、上記要求に応える目的で、ペロブスカイト材料（例えば、Pr(1-X)CaXMnO3(PCMO)、LaSrMnO3(LSMO)、GdBaCoXOY(GBCO)など）を用いた不揮発性記憶素子が提案されている（特許文献１）。この技術は、ペロブスカイト材料に所定の極性の異なるパルス電圧（または同極性で電圧値の異なるパルス電圧）を与えてその抵抗値を増大または減少させ、その結果、変化した抵抗値を利用して、データを素子の抵抗値に転換して記憶させるというものである。
また、遷移金属酸化膜（ＮｉＯ、Ｖ2Ｏ5、ＺｎＯ、Ｎｂ2Ｏ5、ＴｉＯ2、ＷＯ3、またはＣｏＯ）に上記パルス電圧を印加することにより、当該遷移金属酸化膜の抵抗値が変化することを利用した不揮発性記憶素子もある（特許文献２参照）。
また、アモルファス酸化物（例えば、Ｔｉ、Ｖ、Ｆｅ、Ｃｏ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｈｆ、Ｔａ、Ｗ、Ｇｅ、Ｓｉの中から選ばれる１つ以上の元素の酸化物）にＡｇまたはＣｕの電極を設けて電圧を印加することによって、電極材料であるＡｇまたはＣｕをイオン化して薄膜中に拡散させ、アモルファス酸化物の抵抗値を変化させた不揮発性記憶素子もある（特許文献３参照）。なお、このような抵抗変化材料をメモリセルとして用い、さらに個々のメモリセル選択のためのトランジスタと組み合わせて構成することにより、不揮発性の記憶素子の動作が実現される。
さらに、代表的な抵抗変化薄膜材料であるスピネル構造酸化物を用いた不揮発性の記憶素子も提案されている（特許文献４参照）。なお、後述するように、抵抗変化膜の抵抗値が低い場合には課題が生じ得るが、その課題を解決するために、低抵抗の抵抗変化膜に高抵抗層を積層する構成が提案されている（特許文献５および非特許文献１参照）。
米国特許第６２０４１３９号明細書 特開２００４−３６３６０４号公報 特開２００４−３４２８４３号公報 特開２００６−８０２５９号公報 特開２００５−３１７９７６号公報 Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ ２００５年８６巻０９３５０９頁
しかしながら、抵抗変化薄膜の材料として、特許文献１の高温超伝導材料やCMR材料のようなペロブスカイト構造を有する酸化物を用いる場合や、特許文献２の遷移金属酸化物材料を用いる場合には、同一の製造条件の下で複数の記憶素子を製造しても、各々の記憶素子が示す抵抗変化特性が互いに等しくならず、ばらつくことがある。例えば、同一条件の下に製造した各々の記憶素子に対して同一のパルス電圧を印加しても、各々の記憶素子が互いに異なる抵抗値（異なる抵抗変化特性）を示す場合がある。すなわち、記憶素子の再現性（同じ特性を有する素子を繰り返し製造することができる割合）に乏しく、歩留まりが悪い場合がある。
また、特許文献３の不揮発性記憶素子（アモルファス酸化物材料とＡｇまたはＣｕ 電極による不揮発性記憶素子）では、抵抗変化薄膜がアモルファス構造であるため、長期間使用時には当該薄膜の結晶化に起因する特性変化が生じる可能性がある。
また、特許文献４の不揮発性素子としてＦｅ3Ｏ4を抵抗変化膜とした場合では、抵抗変化特性には優れているものの、抵抗変化膜に電圧が印加されると、抵抗変化膜が低抵抗であるために大きい駆動電流が流れ、その結果、抵抗変化膜、および抵抗変化膜を挟む電極とのコンタクトおよび配線などにダメージを与えるおそれがあるという課題があった。また、抵抗変化膜にフォーミング電圧を印加する場合であって、抵抗変化膜の抵抗値が低いときには、寄生配線抵抗の大きさとの関係から、フォーミングに十分な電圧が抵抗変化膜に印加されないという課題もあった。これらの課題は、抵抗変化膜の信頼性の確保という点でも重要である。
さらに、特許文献５および非特許文献１に開示されているように、低抵抗値の抵抗変化膜に高抵抗層を積層した場合、抵抗変化膜の低抵抗値と高抵抗値の比、すなわち抵抗変化率が減少するという課題が新たに生じることになる。
本発明は、このような事情に鑑みてなされたものであり、抵抗変化膜の抵抗値（抵抗変化特性）ばらつきを少なくすることにより、抵抗値の再現性を改善して製造歩留まりに優れ、かつ長時間使用に耐え得る、抵抗変化型の記憶素子等を提供することを目的とする。
また、本発明の他の目的は、抵抗変化膜が適切な抵抗値を持つことによって、高い信頼性を実現することができる抵抗変化型の記憶素子等を提供することにある。
さらに、本発明の他の目的は、積層構造を備えることによって、抵抗変化膜が適当な抵抗変化率を保持することができるとともに、高速で抵抗変化することができる記憶素子等を提供することにある。
抵抗変化膜中の主たる層としてＦｅ3Ｏ4（マグネタイト)からなる層を備える記憶素子において、この抵抗変化膜中にＦｅ2Ｏ3からなる層またはＭＦｅ2Ｏ4で表されるスピネル構造酸化物（ＭはＦｅを除く金属元素）を少なくとも１層形成することにより、従来の抵抗変化膜に比べて、抵抗変化膜の抵抗値（抵抗変化特性）のばらつきを抑制できることが判明した。また、上記構成により、抵抗変化膜が適切な抵抗値を持つこととなり、その結果、ダメージを与えない適切な電流が流れ、かつフォーミング電圧印加の際に適切な電圧が印加されることとなるため、信頼性が向上することが判明した。さらに、積層構造を備えることによって、結晶構造の差などにより生じる各抵抗層の内部応力を低減することができるので、抵抗変化膜が大きな抵抗変化率を保持することができるとともに、高速で抵抗変化することができることが判明した。
よって、本発明はこのような知見に基づき案出されたものであり、本発明の記憶素子は、第１電極と、第２電極と、前記第1電極と前記第２電極とに接続するように両電極間に介在させ、両電極間の電圧に基づいて抵抗値が変化する抵抗変化膜とを備え、前記抵抗変化膜はＦｅ3Ｏ4からなる層およびＦｅ2Ｏ3またはＭＦｅ2Ｏ4で表されるスピネル構造酸化物（ＭはＦｅを除く金属元素）からなる層を含み、前記Ｆｅ3Ｏ4からなる層が前記Ｆｅ2Ｏ3または前記スピネル構造酸化物からなる層より厚く形成されている素子である。
これにより、記憶素子の抵抗値の再現性を改善して記憶素子を歩留まり良く製造できる。
なお、このような抵抗変化膜は、アモルファス構造ではなく多結晶構造を有する。したがって、本発明の記憶素子は、従来の記憶素子よりも、長時間使用しても特性変化が生じにくい。
また、本発明の記憶素子は、半導体基板と、前記半導体基板の上に互いに平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、前記不揮発性記憶素子のそれぞれは、前記第１の電極配線と前記第２電極配線との間に介在させ、前記第１電極配線および前記第２電極配線間の電圧に基づいて抵抗値が変化する抵抗変化膜を備え、前記抵抗変化膜は、Ｆｅ3０4からなる層およびＦｅ2Ｏ3またはＭＦｅ2Ｏ4で表されるスピネル構造酸化物（ＭはＦｅを除く金属元素）からなる層を含み、前記Ｆｅ3０4からなる層が前記Ｆｅ2Ｏ3または前記スピネル構造酸化物からなる層より厚く形成されている素子である。
このように構成することによって、いわゆるクロスポイント型の記憶素子を実現することができる。
前記抵抗変化膜と前記第1電極との界面近傍、および、前記抵抗変化膜と前記第２電極との界面近傍のうちの少なくとも何れか一方に、前記Ｆｅ2Ｏ3または前記スピネル構造酸化物からなる層が形成されていてもよい。
前記抵抗変化膜の厚みは１ｎｍ以上２００ｎｍ以下であることが好ましい。
これにより、抵抗変化膜のパターンニングプロセスにおいてリソグラフィーを使用する場合には、抵抗変化膜を加工し易くなる。また、記憶素子の抵抗値を変化させるパルス電圧の電圧値が低くて済み好適である。
また、前記Ｆｅ2Ｏ3または前記スピネル構造酸化物からなる層の厚みが、前記抵抗変化膜の厚みの２０％を超える場合には、パルス電圧によって記憶素子の抵抗値を変化させることが困難になることから、前記Ｆｅ2Ｏ3からなる層の厚みは、前記抵抗変化膜の厚みの２０％以下であることが好ましい。
前記スピネル構造酸化物は、ＭＦｅ2Ｏ4で表される酸化物であって、しかもＭがＭｎ，Ｃｏ，Ｎｉ，ＣｕおよびＺｎから選択された少なくとも１種の元素であることが好ましい。
前記第１電極および前記第２電極のうちの少なくとも何れか一方が、Ａｇ、Ａｕ、Ｐｔ、Ｒｕ、ＲｕＯ2、Ｉｒ、ＩｒＯ2、 ＴｉＯ、 ＴｉＮ、 ＴｉＡｌＮのうちの何れかの材料を用いて構成された電極であっても良い。
これらの材料は、記憶素子製造プロセス時の加熱に対し安定な特性を持ち電極材料として好適である。
前記記憶素子は、前記第１電極と前記第２電極との間に所定のパルス電圧を印加することにより、前記抵抗値の変化に対応して、1ビットまたは多ビットのデータが記憶される素子であっても良い。
また、前記記憶素子は、前記第１電極と前記第２電極との間に所定の電圧を印加することにより、前記抵抗値の変化に応じた電流値に対応して、１ビットまたは多数ビットのデータが再生される素子であっても良い。
また、本発明のメモリ装置は、第１方向に延びる複数のワード線と、前記ワード線に交差して第２方向に延びる複数のビット線と、前記複数のビット線に一対一で対応して前記第２方向に延びる複数のプレート線と、前記ワード線と前記ビット線との間の交差点に対応して設けられた複数のトランジスタと、前記複数のトランジスタに一対一で対応する複数の記憶素子と、前記複数のワード線に接続して前記ワード線への電圧印加を制御するワード線駆動部と、前記複数のビット線と前記複数のプレート線とに接続して、前記ビット線および前記プレート線への電圧印加を制御するビット線／プレート線駆動部と、を備え、前記複数のトランジスタのうちの一つと、前記一つのトランジスタに対応する前記複数の記憶素子のうちの一つと、が、前記複数のビット線のうちの何れか１本と前記1本のビット線に対応する前記複数のプレート線のうちの何れか１本との間に直列に接続され、前記一つのトランジスタのゲートが、前記複数のワード線のうちの何れか１本に接続されるとともに、前記一つのトランジスタのドレインおよびソースが、前記１本のビット線と前記一つの記憶素子との間に接続され、前記一つの記憶素子は、前記一つのトランジスタに接続される第１電極と、前記1本のプレート線に接続される第２電極と、前記第１電極と前記第２電極とに接続される抵抗変化膜と、を有し、前記抵抗変化膜が、Ｆｅ3Ｏ4からなる層およびＦｅ2Ｏ3またはＭＦｅ2Ｏ4で表されるスピネル構造酸化物（ＭはＦｅを除く金属元素）からなる層を含み、前記Ｆｅ3Ｏ4からなる層が前記Ｆｅ2Ｏ3または前記スピネル構造酸化物からなる層より厚く形成されている装置である。
このようなメモリ装置によれば、メモリ装置の大半の領域を占有する、上記記憶素子を備えたメモリアレイを精度良く製造できるので、従来のメモリ装置よりも格段に歩留まりを改善でき好適である。
また、記憶素子を構成する抵抗変化膜は、アモルファス構造ではなく多結晶構造を有する。したがって、本発明のメモリ装置は、従来のメモリ装置よりも長時間使用してもメモリアレイとしての信頼性を維持できる。
ここで、前記ワード線駆動部は、所定のデータを記憶する前記記憶素子に対応する前記トランジスタのゲートに接続されたワード線に対し、前記トランジスタのドレインおよびソース間の導通を図るための活性化電圧を印加し、前記ビット線／プレート線駆動部は、前記所定のデータを記憶する前記記憶素子に対応する前記トランジスタに接続されたビット線に対し、第１パルス電圧を印加するとともに、前記ビット線に対応するプレート線に対し、第２パルス電圧を印加しても良い。
また、前記ワード線駆動部は、予め記憶された所定のデータを再生する前記記憶素子に対応する前記トランジスタのゲートに接続されたワード線に対し、前記トランジスタのドレインおよびソース間の導通を図るための活性化電圧を印加し、前記ビット線／プレート線駆動部は、前記所定のデータを再生する前記記憶素子に対応する前記トランジスタに接続されたビット線に対し、第１再生電圧を印加するとともに、前記ビット線に対応するプレート線に対し、第２再生電圧を印加しても良い。
また、本発明の半導体集積回路は、上記のメモリ装置と、記憶モードおよび再生モードを有して、所定の演算を実行する論理回路と、を備え、前記論理回路は、前記記憶モードにおいて、前記メモリ装置にビットデータを記憶させるように前記メモリ装置を制御し、前記再生モードにおいて、前記メモリ装置に記憶されたビットデータを再生させるように前記メモリ装置を制御する回路である。
このような半導体集積回路によれば、格段に製造歩留が高まったメモリ装置に大量のデータを高速に記憶させることができ好適である。
また、本発明の半導体集積回路は、上記のメモリ装置と、プログラム実行モードとプログラム書き換えモードとを有するプロセッサと、を備え、前記プロセッサは、前記プログラム実行モードにおいて、前記メモリ装置に記憶されたプログラムを実行し、前記プログラム書き換えモードにおいて、前記メモリ装置に記憶されたプログラムを外部から入力されたプログラムに書き換えるように構成される回路である。
このような半導体集積回路によれば、格段に製造歩留が高まったメモリ装置に用いて１つのプロセッサ（ＬＳＩ）で異なる機能が実現でき（いわゆるre-configurable）好適である。
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
本発明によれば、抵抗変化膜の抵抗値（抵抗変化特性）のばらつきを少なくすることにより、抵抗値の再現性を改善して製造歩留まりに優れ、かつ長時間使用に耐え得る、抵抗変化型の記憶素子等が得られる。
また、本発明によれば、抵抗変化膜が適切な抵抗値を持つこととなり、その結果、ダメージを与えない適切な電流を流し、かつフォーミング電圧印加の際に適切な電圧が印加されることとなるため、信頼性を向上させることができる抵抗変化型の記憶素子等が得られる。
さらに、積層構造を備えることによって、結晶構造の差などにより生じる各抵抗層の内部応力を低減することができるので、抵抗変化膜は大きな抵抗変化率を保持することができるとともに、高速で抵抗変化する記憶素子等が得られる。
以下、本発明の実施の形態を、図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は省略する。
（第１実施形態）
図１は、本実施形態の記憶素子の一構成例を示した図である。
図１に示した記憶素子（Ａ）は、基板４と、基板４上に形成された下部電極３と、上部電極１と、両電極１、３に挟まれた抵抗変化薄膜２と、を備える。
この記憶素子（Ａ）を駆動する電源５は、上部電極１と下部電極３との間に所定の電圧を印加可能に構成されている。電源５によって所定の条件を満たす電圧（例えばパルス電圧）が印加されると、記憶素子（Ａ）の抵抗変化薄膜２の抵抗値は、増加または減少する。例えば、所定の閾値電圧よりも大きなパルス電圧が印加された場合、記憶素子（Ａ）の抵抗変化薄膜２の抵抗値が増加または減少する一方で、当該閾値電圧よりも小さなパルス電圧が印加された場合、記憶素子（Ａ）の抵抗変化薄膜２の抵抗変化に何等影響を及ぼさない（つまり、記憶素子（Ａ）の抵抗変化薄膜２の抵抗値は変化しない）。
上部電極１および下部電極３の材料としては、例えば、Ｐｔ（白金）、Ｒｕ（ルテニウム）、Ｉｒ（イリジウム）、Ａｇ（銀）、Ａｕ（金）、ＲｕＯ2（酸化ルテニウム）、ＩｒＯ2（酸化イリジウム）、ＴｉＯ（酸化チタン）、ＴｉＮ（窒化チタン）およびＴｉＡｌＮ（窒化チタンアルミニウム）がある。
ところで、抵抗変化薄膜２は、通常、基板４を約３００℃程度にまで加熱して形成されることから、抵抗変化薄膜２と基板４との間の下部電極３に用いる材料は、このような製造プロセス時の加熱に対し安定な特性を持つ材料を用いることが好ましく、上記材料は何れも、この要件を満たす。
ここで、本実施形態の抵抗変化薄膜２は、主たる構成元素（主たる層）としてのスピネル構造のＦｅ3Ｏ4（マグネタイト）からなる層（以下、「Ｆｅ3Ｏ4層」と略す）であるが、後記の抵抗値ばらつき抑制効果を発揮させる観点から、この抵抗変化薄膜２は、従たる構成元素（従たる層）としてのＦｅ2Ｏ3からなる層（以下、「Ｆｅ2Ｏ3層」と略す）またはＭＦｅ2Ｏ4で表されるスピネル構造酸化物（ＭはＦｅを除く金属元素）からなる層（以下、「スピネル構造酸化物層」と略す）を少なくとも一層含んでいる。なお本明細書において、「主たる層としてのＦｅ3Ｏ4層」、「従たる層としてのＦｅ2Ｏ3層」、および「従たる層としてのＭＦｅ2Ｏ4で表されるスピネル構造酸化物（ＭはＦｅを除く金属元素）」とは、Ｆｅ2Ｏ3層またはスピネル構造酸化物層が、Ｆｅ3Ｏ4層より薄く形成されること（言い換えれば、Ｆｅ3Ｏ4層が、Ｆｅ2Ｏ3層またはスピネル構造酸化物層より厚く形成されること）を意味する。
つまり、当該抵抗変化薄膜２は、Ｆｅ3Ｏ4層とＦｅ2Ｏ3層またはスピネル構造酸化物層とを含み、Ｆｅ3Ｏ4層が、Ｆｅ2Ｏ3層またはスピネル構造酸化物層より厚く形成されている。なお、Ｆｅ2Ｏ3層またはスピネル構造酸化物層の厚みが、抗変化薄膜２の厚みの２０％を超える場合、パルス電圧によって記憶素子の抵抗値を変化させることが非常に困難になる。よって、Ｆｅ2Ｏ3層またはスピネル構造酸化物層の厚みが、抵抗変化薄膜２の厚みの２０％以下である方が好ましい。
なお第１の実施例では、従たる層がＦｅ2Ｏ3層の場合について説明する。本件発明者等は、Ｆｅ2Ｏ3層の結晶構造を、赤外線吸収スペクトル測定装置（PERKIN ELMER社製のSYSTEM2000 FR-IR）により分析し確認した。
図２は、横軸に波数(Wave number)をとり、縦軸に吸収度（Absorbance）をとって、本実施形態のγ-Ｆｅ2Ｏ3（マグヘマイト）層の結晶構造の赤外線吸収スペクトルカーブを示した図である。
図２によれば、約６８０ｃｍ-1〜７３０ｃｍ-1にかけてのブロードな赤外線吸収スペクトルの吸収度ピークが存在することから、ここでの従たる層としてのＦｅ2Ｏ3層がスピネル構造のγ-Ｆｅ2Ｏ3（マグヘマイト）であることが確認できた。
また、抵抗変化薄膜２の厚みを１μm以下にすれば、パルス電圧印加によって記憶素子の抵抗値を変化させることが充分に可能である。よって、抵抗変化薄膜２の厚みは１μm以下であることが好ましい。
また、抵抗変化薄膜２の厚みとしては、パターンニングプロセスにおいてリソグラフィーを使用する場合には、抵抗変化薄膜２の厚みが薄いほど加工し易いという理由から、２００ｎｍ以下であることが好ましい。更に、抵抗変化薄膜２の厚みが薄いほど、記憶素子の抵抗値を変化させるパルス電圧の電圧値が低くて済み好適である。但し、この抵抗変化薄膜２の厚みは、電圧印加時のブレークダウンを回避する観点から少なくとも１０ｎｍ以上であることが好ましい。
なお本明細書において、「Ｆｅ3Ｏ4層」とは、Ｆｅ3Ｏ4が略１００％含有される部分を指し、「Ｆｅ2Ｏ3層」とは、Ｆｅ2Ｏ3が略１００％含有される部分を指すものとするが、Ｆｅ2Ｏ3が略１００％含有される部分およびＦｅ3Ｏ4が略１００％含有される部分が抵抗変化薄膜２内に存在すれば、以下に述べる抵抗値ばらつきの抑制効果が発揮され、必ずしもＦｅ2Ｏ3層とＦｅ3Ｏ4層との間の界面が、明瞭に特定される必要はなく、当該界面に、Ｆｅ2Ｏ3とＦｅ3Ｏ4とが混在する領域があっても構わない。
次に、一例として抵抗変化薄膜２中にＦｅ2Ｏ3層を少なくとも一層含ませた効果を詳しく説明する。
本実施形態の抵抗変化薄膜２を用いた記憶素子（Ａ）が試作されるとともに、その比較例として、従来の抵抗変化薄膜を用いた記憶素子（Ｂ）が試作されている。
以下、各記憶素子（Ａ）、（Ｂ）の構成、製法および特性を順に説明する。
＜記憶素子（Ａ）＞
図３は、本実施形態による記憶素子の抵抗変化薄膜の層構造例を示した図である。
記憶素子（Ａ）の抵抗変化薄膜２は、図３に示す如く、主たる層としてのＦｅ3Ｏ4層２ａを有し、この層２ａの内側に、従たる層としてのＦｅ2Ｏ3層２ｂを一層内包するように構成されている。
例えば、抵抗変化薄膜２のトータルの厚みは１００ｎｍであれば、Ｆｅ2Ｏ3層２ｂの厚みは１０ｎｍにすれば良い。このため、抵抗変化薄膜２中のＦｅ3Ｏ4層２ａは、トータルとして９０ｎｍの厚みに形成されている。
次に、記憶素子（Ａ）の抵抗変化薄膜２の製法の一例を説明する。
図１から理解されるとおり、基板４上に０．２μｍの厚みのＰｔからなる下部電極３がスパッタリング法により形成される。
次に、Ｆｅ3Ｏ4およびＦｅ2Ｏ3のターゲット材料を用いたスパッタリング法により、下部電極３上に、以下に述べる仕様の抵抗変化薄膜２が形成される。つまり、抵抗変化薄膜２を形成する際には、図３に示すように、まず、約５０ｎｍの厚みのＦｅ3Ｏ4層２ａが形成され、その上に約１０ｎｍの厚みのＦｅ2Ｏ3層２ｂが形成され、その上に再び約４０ｎｍの厚みのＦｅ3Ｏ4層２ａが形成され、トータル厚み約１００ｎｍの抵抗変化薄膜２が作成されている。
次に、抵抗変化薄膜２上に０．２μｍの厚みのＰｔからなる上部電極１が、スパッタリング法により形成される。
このようにして、主たる層としてのＦｅ3０4層２ａの内側に、従たる層としてのＦｅ2Ｏ3層２ｂを１つ内包させた抵抗変化薄膜２が得られ、記憶素子（Ａ）が製造された。
次に、上述の記憶素子（Ａ）に対し、２種類のパルス電圧（正極性パルス電圧および負極性パルス電圧）を交互に印加し、パルス電圧を１回印加するたびに記憶素子（Ａ）の抵抗値が測定された。なお、正極性パルス電圧は、上部電極１が下部電極３に対して「正」になるパルス電圧であり、ここでは、正極性パルス電圧の電圧値は「＋２Ｖ」であり、そのパルス幅が「１００ｎｓｅｃ」である。また、負極性パルス電圧は、上部電極１が下部電極３に対して「負」になるパルス電圧であり、ここでは、負極性パルス電圧の電圧値が「−２Ｖ」であり、そのパルス幅が「１００ｎｓｅｃ」である。また、ここでは、記憶素子の抵抗値を求めるために、上部電極１と下部電極３との間に測定電圧（記憶素子の抵抗変化に影響を及ぼさない電圧、ここでは、「０．５Ｖ」）が印加されている。つまり、測定電圧の電圧値と測定電圧印加時に流れる電流の電流値とを用いて記憶素子の抵抗値が算出される。
図４は、記憶素子（Ａ）の抵抗値ばらつき量を検証した測定結果を示す図である。
図４によれば、記憶素子（Ａ）の抵抗値は、正極性パルス電圧が印加されると減少し、負極性パルス電圧が印加されると増加することが分かる。ここでは、上記２種類のパルス電圧が交互に印加されているので、記憶素子（Ａ）の抵抗は、図４に示す如く、正極性パルス電圧が印加されると高抵抗の状態（他方の状態よりも高い抵抗値を示す状態）から低抵抗の状態（他方の状態よりも低い抵抗値を示す状態）に、負極性パルス電圧が印加されると低抵抗の状態から高抵抗の状態に、周期的に変化している。測定開始初期の抵抗値が一般的にはばらつく傾向にあるが、図４では、パルス電圧の印加の繰り返しに対して抵抗値の変化がほぼ一定になるようなデータが示されている。なお図４に示した記憶素子の各抵抗値は、この測定で検出された最も大きな抵抗値（以下、「最大抵抗値」と略す）を用いて規格化されている。この記憶素子（Ａ）の最大抵抗値は「略２０ｋΩ」であった。
＜比較例としての記憶素子（Ｂ）＞
記憶素子（Ａ）の比較対象としての記憶素子（Ｂ）の抵抗変化薄膜は、単一のＦｅ3Ｏ4層により構成されている。
次に、記憶素子（Ｂ）の抵抗変化薄膜の製法の一例を説明する。
基板４（図１参照）上に０．２μｍの厚みのＰｔからなる下部電極がスパッタリング法により形成される。次に、Ｆｅ3Ｏ4のターゲット材料を用いたスパッタリング法により、下部電極３上に単一のＦｅ3Ｏ4層が０．１μｍ（１００ｎｍ）の厚みに形成される。次に、抵抗変化薄膜２上に、０．２μｍの厚みのＰｔからなる上部電極１が形成される。このようにして、記憶素子（Ｂ）が製造されている。
次に、上述の記憶素子（Ｂ）に対し、記憶素子（Ａ）の場合と同様に、上記２種類のパルス電圧（正極性パルス電圧および負極性パルス電圧）が交互に印加され、パルス電圧を１回印加するたびに記憶素子（Ｂ）の抵抗値が測定された。
図５は、記憶素子（Ｂ）の抵抗値ばらつき量を検証した測定結果を示す図である。
図５によれば、記憶素子（Ｂ）の抵抗値は、記憶素子（Ａ）と同様に、正極性パルス電圧が印加されると減少し、負極性パルス電圧が印加されると増加する挙動を示すことが分かる。しかし、図５から理解されるとおり、記憶素子（Ａ）に比べ、記憶素子（Ｂ）の変化した抵抗値は、一定ではなく大幅にばらつく結果となった。このため、記憶素子（Ｂ）にパルス電圧の印加が繰り返される場合、その抵抗値がばらつくことから、記憶素子（Ｂ）は、安定した記憶素子として使えない。なお、図５に示した記憶素子の各抵抗値は、最大抵抗値を用いて規格化された値である。この記憶素子（Ｂ）の最大抵抗値は「１．２ｋΩ」であった。
次に、多数の記憶素子（Ａ）および多数の記憶素子（Ｂ）を試作することにより、記憶素子（Ａ）の抵抗の統計ばらつきが、記憶素子（Ｂ）の抵抗の統計ばらつきより勝ることを検証した結果を述べる。
ここでは、同一の成膜条件の下、記憶素子（Ａ）が形成された基板、および記憶素子（Ｂ）が形成された基板が各々１０個、試作されている。１個の基板中には、多数の記憶素子（Ａ）または記憶素子（Ｂ）が形成され、個々の基板から５個の記憶素子（Ａ）または５個の記憶素子（Ｂ）がランダムに選別されている。選別された記憶素子（Ａ）および記憶素子（Ｂ）の各々に対し上述と同様の実験を行い、抵抗値が測定された。
具体的には、記憶素子（Ａ）および記憶素子（Ｂ）に対し、２種類のパルス電圧を交互に計４０回印加して、１個の記憶素子（Ａ）または記憶素子（Ｂ）について４０個の抵抗値が測定されている。このような測定が５０個の記憶素子（Ａ）および５０個の記憶素子（Ｂ）の全てに実行され、その結果、記憶素子（Ａ）および記憶素子（Ｂ）の各々について、トータル２０００個の測定データ（抵抗値）が得られた。
図６は、記憶素子（Ａ）の抵抗値の統計ばらつきの分布結果を示した図であり、図７は、記憶素子（Ｂ）の抵抗値の統計ばらつきの分布結果を示した図である。なお、図６および図７において、高抵抗側に集中する抵抗値の平均値を「１」とするよう、各測定データ（抵抗値）は規格化されている。
図６および図７の比較から、記憶素子（Ａ）の抵抗値の統計ばらつきは、記憶素子（Ｂ）の抵抗値の統計ばらつきに比べて少なくなり、記憶素子（Ｂ）の測定データ（抵抗値）が特定の抵抗値（ここでは２つの抵抗値）に集中することが分かった。
以上に述べた検証結果より、本実施形態の記憶素子（Ａ）によれば、記憶素子（Ａ）の抵抗値のばらつきが、従来の記憶素子（Ｂ）に比べて改善できる。このため、記憶素子（Ａ）では、安定した記録再生特性が実現する。また、記憶素子（Ａ）の抵抗値の再現性が高まり、その結果、記憶素子（Ａ）の抵抗値ばらつきに起因する不良率が削減でき、記憶素子（Ａ）を歩留まり良く製造できる。
次に、本実施形態の記憶素子（Ａ）をメモリとして用いた場合の動作例を、図面を参照して説明する。
最初に、記憶素子（Ａ）を動作させる回路の一例を述べる。
＜回路構成＞
図８は、本実施形態の記憶素子を動作させる回路例を示した図である。
ここでは、記憶素子（Ａ）はメモリとして使用され、１ビットデータの処理を行うものとする。
なお以下の説明では、記憶素子（Ａ）の抵抗値は、高抵抗において初期化されるものとし、記憶素子（Ａ）の抵抗値が「高抵抗」であれば「０」の状態とし、記憶素子（Ａ）の抵抗値が「低抵抗」であれば「１」の状態とする。
図８において、記憶素子（Ａ）の上部電極１（図１参照）は端子１０１−１に接続され、記憶素子（Ａ）の下部電極３（図１参照）は、端子１０１−２に接続されている。
図９は、記録時における本実施形態の記憶素子の動作を説明する図である。
図９（ａ）の端子１０１−２が接地（グランド；ＧＮＤ）されている。そして、端子１０１−２に対し同図の端子１０１−１に所定の閾値電圧以上の「正極性」となる記録用のパルス電圧（以下、「正極性パルス」と略す）が記憶素子（Ａ）に印加される場合には、図９（ｂ）に示すように、記憶素子（Ａ）の抵抗値は、高抵抗の「Ｒｂ」から低抵抗の「Ｒａ」に減少する。
逆に、図９（ａ）の端子１０１−２に対し同図の端子１０１−１に所定の閾値電圧以上の「負極性」となる記録用のパルス電圧（以下、「負極性パルス」と略す）が記憶素子（Ａ）に印加される場合には、記憶素子（Ａ）の抵抗値は低抵抗の「Ｒａ」から高抵抗の「Ｒｂ」へ増加する。すなわち、図９（ａ）に示した矢印の向きに電流が流れるようにパルス電圧が印加されると記憶素子（Ａ）の抵抗値が減少する一方、同図に示した矢印に対して逆向きに電流が流れるようにパルス電圧が印加されると、記憶素子（Ａ）の抵抗値が増加する。
図１０は、再生時における本実施形態の記憶素子の動作を説明する図である。
図１０（ａ）の端子１０１−２が接地（グランド；ＧＮＤ）されている。そして、端子１０１−２に対し同図の端子１０１−１に、所定の閾値電圧未満の、記憶素子（Ａ）の抵抗値の変化を及ぼさない電圧（再生用の電圧）を印加する場合、記憶素子（Ａ）の抵抗値に応じた出力電流が流れる。つまり、図１０（ｂ）に示すように、記憶素子（Ａ）の抵抗値が低抵抗の「Ｒａ」のときには電流値「Ｉａ」を有する出力電流が流れ、記憶素子（Ａ）の抵抗値が高抵抗の「Ｒｂ」のときには電流値「Ｉｂ」を有する出力電流が流れる。
次に、記憶素子（Ａ）の記憶動作、リセット動作および再生動作の各動作例について図面を参照しつつ、詳細に説明する。
〔記憶〕
記憶素子（Ａ）に「１」を表す１ビットデータを書き込む（記憶する）場合には、図９（ａ）に示した端子１０１−２が接地され、端子１０１−１に記憶用の正極正パルスが印加される。このパルス電圧の電圧値は、例えば「＋２Ｖ」に設定され、そのパルス幅は、「１００ｎｓｅｃ」に設定されている。このように、記憶素子（Ａ）には正極性パルスが印加されるので、記憶素子（Ａ）の抵抗値は、「１」に対応する低抵抗の状態になる。これにより、記憶素子（Ａ）は「１」を表す１ビットデータを記憶できる。
〔リセット〕
記憶素子（Ａ）の状態を初期の「０」の状態にリセットする場合、図９（ａ）に示した端子１０１−２が接地され、端子１０１−１にリセット用の負極性パルスが印加される。このパルス電圧の電圧値は、例えば「−２Ｖ」に設定され、そのパルス幅が「１００ｎｓｅｃ」に設定されている。このように、記憶素子（Ａ）には負極性パルスが印加されるので、記憶素子（Ａ）の抵抗値は、「０」に対応する高抵抗の状態に戻る。これにより、記憶素子（Ａ）の記憶状態は初期状態「０」にリセットされる。
〔再生〕
記憶素子（Ａ）の状態を再生する場合、図１０（ａ）に示した端子１０１−２が接地され、端子１０１−１に再生用の電圧（以下、「再生電圧」という）が印加される。再生電圧の電圧値は、例えば「＋０．５Ｖ」に設定されている。記憶素子（Ａ）には再生電圧が印加されると、記憶素子（Ａ）の抵抗値に応じた電流値を有する電流が端子１０１−１と端子１０１−２との間に流れる。
そして、端子１０１−１と端子１０１−２との間を流れる電流の電流値を検知することにより、この電流値と再生電圧の電圧値（０．５Ｖ）とに基づいて、記憶素子（Ａ）の抵抗値が求まる。このため、記憶素子（Ａ）の抵抗値が高抵抗の「Ｒｂ」であれば、記憶素子（Ａ）は「０」の状態と分かり、記憶素子（Ａ）の抵抗値が低抵抗の「Ｒａ」であれば、記憶素子（Ａ）は「１」の状態と分かり、これにより、記憶素子（Ａ）のビットデータが再生できる。
以上に述べた如く、抵抗値のばらつきを抑えた記憶素子（Ａ）を、メモリとして利用できる。なお記憶素子（Ａ）を構成する抵抗変化薄膜２は、アモルファス構造ではなく多結晶構造を有する。よって、この記憶素子（Ａ）は、従来の記憶素子よりも長時間使用してもメモリとしての信頼性が維持できる。なお、端子１０１−１、１０１−２の各々に印加される記録、リセットおよび再生用の各電圧は、上述の数値に限定されない。記憶時において、記憶素子に適合する所定レベル以上の正極性パルスが端子１０１−１、１０１−２の各々に電圧を印加されれば良い。同様に、リセット時において、記憶素子に適合する所定レベル以上の負極性パルスが端子１０１−１、１０１−２の各々に電圧を印加されれば良い。
（変形例１）
図１１は、変形例１による記憶素子の抵抗変化薄膜の層構造例を示した図である。
第１実施形態の記憶素子（Ａ）は、Ｆｅ3Ｏ4層２ａの内側にＦｅ2Ｏ3層２ｂを一層内包するように構成されているが、ここでは、その変形例１の記憶素子（Ａ'）の構成を述べる。なお便宜上、図１１の抵抗変化薄膜、Ｆｅ3Ｏ4層、およびＦｅ2Ｏ3層の参照符号は、図３の抵抗変化薄膜、Ｆｅ3Ｏ4層、およびＦｅ2Ｏ3層の参照符号と同じ符号を用いる。
図１１の記憶素子（Ａ'）の抵抗変化薄膜２では、５層のＦｅ2Ｏ3層２ｂおよび６層のＦｅ3Ｏ4層２ａが交互に形成されている構成が例示されている。両者の層の厚みの一例としては、Ｆｅ3Ｏ4層２ａの厚みが１０ｎｍであり、Ｆｅ2Ｏ3層２ｂの厚みが６ｎｍであって、これらの層２ａ、２ｂのトータルの厚みが９０ｎｍである。
次に、この記憶素子（Ａ'）の製造方法を説明する。
但し、抵抗変化薄膜２の製造方法を除き、記憶素子（Ａ'）の製造方法は、記憶素子（Ａ）の製造方法と同じであり、ここでは、両者に共通する製造方法の説明は省く。
最初に、下部電極３上にＦｅ3Ｏ4のターゲットを用いたスパッタリング法により１０ｎｍの厚みのＦｅ3Ｏ4層２ａが形成される。その後、このＦｅ3Ｏ4層２ａ上に、Ｆｅ2Ｏ3のターゲットを用いたスパッタリング法による６ｎｍの厚みのＦｅ2Ｏ3層２ｂの形成とＦｅ3Ｏ4のターゲットを用いたスパッタリング法による１０ｎｍの厚みのＦｅ3Ｏ4層２ａの形成が交互に５回実行される。このようにして、図１１に示した抵抗変化薄膜２を有する記憶素子（Ａ'）が製造されている。
次に、上述の記憶素子（Ａ'）に対して、記憶素子（Ａ）と同様の検証実験が実行された。当該記憶素子（Ａ'）の検証結果は、記憶素子（Ａ）とほぼ同等の結果（図４および図６参照）になった。なお記憶素子（Ａ'）の抵抗値は、記憶素子（Ａ'）の最大抵抗値を用いて規格化されたうえで評価されている。この記憶素子（Ａ'）の最大抵抗値は「略１．５ＭΩ」であった。
本変形例によれば、記憶素子（Ａ'）の抵抗値ばらつきが、従来の記憶素子（Ｂ）の抵抗値ばらつきに比べて改善できる。また、Ｆｅ2Ｏ3層２ｂの層数を変えることより、最大抵抗値を変化させることが可能になり、記憶素子（Ａ'）をその所望の最大抵抗値に調整できるという利点もある。
（変形例２）
図１２は、変形例２による記憶素子の抵抗変化薄膜の層構造例を示した図である。
第１実施形態の記憶素子（Ａ）は、Ｆｅ3Ｏ4層２ａの内側にＦｅ2Ｏ3層２ｂを一層内包するように構成されているが、ここでは、その変形例２の記憶素子（Ａ''）の構成を述べる。なお便宜上、図１２の抵抗変化薄膜、Ｆｅ3Ｏ4層、およびＦｅ2Ｏ3層の参照符号は、図３の抵抗変化薄膜、Ｆｅ3Ｏ4層、およびＦｅ2Ｏ3層の参照符号と同じ符号を用いる。
図１２の記憶素子（Ａ''）の抵抗変化薄膜２では、Ｆｅ3Ｏ4層２ａの表面（図１の上部電極１に近い側の上部電極１との界面近傍）にＦｅ2Ｏ3層２ｂを一層設けた構成が例示されている。両者の層の厚みの一例（配分例）としては、Ｆｅ3Ｏ4層２ａの厚みが８０ｎｍであり、Ｆｅ2Ｏ3層２ｂの厚みが２０ｎｍであって、これらの層２ａ、２ｂのトータルの厚みが１００ｎｍである。
なお、Ｆｅ3Ｏ4層２ａの裏面にＦｅ2Ｏ3層２ｂを一層設けた構成であっても良い。
次に、この記憶素子（Ａ''）の製造方法を説明する。
但し、抵抗変化薄膜２の製造方法を除き、記憶素子（Ａ''）の製造方法は、記憶素子（Ａ）の製造方法と同じであり、ここでは、両者に共通する製造方法の説明は省く。
最初に、下部電極３上にＦｅ3Ｏ4のターゲットを用いたスパッタリング法により８０ｎｍの厚みのＦｅ3Ｏ4層２ａが形成される。その後、このＦｅ3Ｏ4層２ａ上にＦｅ2Ｏ3のターゲットを用いたスパッタリング法による２０ｎｍの厚みのＦｅ2Ｏ3層２ｂが形成される。このようにして、図１２に示した抵抗変化薄膜２を有する記憶素子（Ａ''）が製造されている。
次に、上述の記憶素子（Ａ''）に対して、記憶素子（Ａ）と同様の検証実験が実行された。当該記憶素子（Ａ''）の検証結果は、記憶素子（Ａ）とほぼ同等の結果（図４および図６参照）になった。なお記憶素子（Ａ''）の抵抗値は、記憶素子（Ａ''）の最大抵抗値を用いて規格化されたうえで評価されている。この記憶素子（Ａ''）の最大抵抗値は「略４０ｋΩ」であった。
本変形例によれば、記憶素子（Ａ''）の抵抗値のばらつきが、従来の記憶素子（Ｂ）に比べて改善できる。また、記憶素子（Ａ''）は、２回のスパッタリング法により簡易に製造でき好適である。
（変形例３）
図１３は、変形例３による記憶素子の抵抗変化薄膜の層構造例を示した図である。
第１実施形態の記憶素子（Ａ）は、Ｆｅ3Ｏ4層２ａの内側にＦｅ2Ｏ3層２ｂを一層内包するように構成されているが、ここでは、その変形例３の記憶素子（Ａ'''）の構成を述べる。なお便宜上、図１３の抵抗変化薄膜、Ｆｅ3Ｏ4層、およびＦｅ2Ｏ3層の参照符号は、図３の抵抗変化薄膜、Ｆｅ3Ｏ4層、およびＦｅ2Ｏ3層の参照符号と同じ符号を用いる。
図１３の記憶素子（Ａ'''）の抵抗変化薄膜２では、Ｆｅ3Ｏ4層２ａの表面（図１の上部電極１に近い側の上部電極１との界面近傍）にＦｅ2Ｏ3層２ｂを一層設け、Ｆｅ3Ｏ4層２ａの裏面（図１の下部電極３に近い側の下部電極３との界面近傍）にＦｅ2Ｏ3層２ｂを一層設けた構成が例示されている。両者の層の厚みの一例（配分例）としては、Ｆｅ3Ｏ4層２ａの厚みが８０ｎｍであり、Ｆｅ3Ｏ4層２ａの両側のＦｅ2Ｏ3層２ｂの厚みが１０ｎｍであって、これらの層２ａ、２ｂのトータルの厚みが１００ｎｍである。
次に、この記憶素子（Ａ'''）の製造方法を説明する。
但し、抵抗変化薄膜２の製造方法を除き、記憶素子（Ａ'''）の製造方法は、記憶素子（Ａ）の製造方法と同じであり、ここでは、両者に共通する製造方法の説明は省く。
最初に、下部電極３上にＦｅ2Ｏ3のターゲットを用いたスパッタリング法による１０ｎｍの厚みのＦｅ2Ｏ3層２ｂが形成される。その後、このＦｅ2Ｏ3層２ｂ上にＦｅ3Ｏ4のターゲットを用いたスパッタリング法により８０ｎｍの厚みのＦｅ3Ｏ4層２ａが形成される。そして再び、このＦｅ3Ｏ4層２ａ上にＦｅ2Ｏ3のターゲットを用いたスパッタリング法による１０ｎｍの厚みのＦｅ2Ｏ3層２ｂが形成される。このようにして、図１３に示した抵抗変化薄膜２を有する記憶素子（Ａ'''）が製造されている。
次に、上述の記憶素子（Ａ'''）に対して、記憶素子（Ａ）と同様の検証実験が実行された。当該記憶素子（Ａ'''）の検証結果は、記憶素子（Ａ）とほぼ同等の結果（図４および図６参照）になった。なお記憶素子（Ａ'''）の抵抗値は、記憶素子（Ａ'''）の最大抵抗値を用いて規格化されたうえで評価されている。この記憶素子（Ａ'''）の最大抵抗値は「略６０ｋΩ」であった。
本変形例によれば、記憶素子（Ａ'''）の抵抗値のばらつきが、従来の記憶素子（Ｂ）に比べて改善できる。
（変形例４）
Ｆｅ2Ｏ3層２ｂは、本実施形態で述べたスピネル構造のγ-Ｆｅ2Ｏ3（マグヘマイト）からなる層に限らず、コランダム構造のα-Ｆｅ2Ｏ3（ヘマタイト）からなる層であっても、γ-Ｆｅ2Ｏ3層２ｂと同様の抵抗値ばらつき抑制効果を発揮し、γ-Ｆｅ2Ｏ3（マグヘマイト）およびα-Ｆｅ2Ｏ3（ヘマタイト）の両方からなる層であっても、γ-Ｆｅ2Ｏ3層２ｂと同様の抵抗値ばらつき抑制効果を発揮する。
なお、α-Ｆｅ2Ｏ3層の結晶構造は、図１４に示した赤外線吸収スペクトルの分析結果の約６５０ｃｍ-1〜６６０ｃｍ―1にかけての急峻な吸収度ピークにより確認される。また、γ-Ｆｅ2Ｏ3（マグヘマイト）およびα-Ｆｅ2Ｏ3（ヘマタイト）の両方からなる層の結晶構造は、図１５に示した赤外線吸収スペクトルの分析結果によれば、約６５０ｃｍ-1〜６６０ｃｍ―1にかけての急峻な吸収度ピークおよび約６８０ｃｍ-1〜７３０ｃｍ―1にかけてのブロードな吸収度ピークにより確認された。
（変形例５）
本実施形態では、Ｆｅ3Ｏ4層２ａとＦｅ2Ｏ3層２ｂの製造方法として、Ｆｅ3０4のターゲットとＦｅ2Ｏ3のターゲットを用いたスパッタリング法が例示されているが、Ｆｅ3Ｏ4層とＦｅ2Ｏ3層の製造方法はこれに限定されない。例えばＦｅのターゲットに対するスパッタリング用の放電ガス（例えばアルゴンガス）中に所望の量の酸素ガスを混入させれば、ターゲットを交換することなく、Ｆｅ3Ｏ4層およびＦｅ2Ｏ3層が反応性スパッタリング法により基板上に形成できる。
（変形例６）
本実施形態では、記憶素子（Ａ）が２つの抵抗値の状態を有し、これらの２つの抵抗値に数値を割り当てて「１ビット」のデータが読み書きできる構成を述べたが、図１６に示す如く、３つ以上の抵抗値（図１６では５個の抵抗の状態が例示されている）の各々に数値を割り当てて「多ビット」のデータが読み書きできるように構成しても良い。なおこの場合、多ビットデータの値に応じて、印加するパルス電圧の電圧値または回数を適切に調整すれば良い。例えば、図１６に示した変形例６による記憶素子の多値化例であれば、「＋３Ｖ」の正極性パルス電圧を記憶素子に印加することにより、記憶素子の抵抗値（規格値）が、「１」から「０．０１」に変わり、「−１Ｖ」の負極性パルス電圧を４回記憶素子に印加することにより、「０．０１」から「１」に戻るようになっている。こうすれば、記憶素子は、「０．０１」と「１」の間で、５つの異なる抵抗値をとることが可能になり、当該記憶素子の抵抗値に基づいて「多ビット」のデータが読み書きできるようになる。
（第２実施形態）
図１７乃至図２０は、本発明の第２実施形態の構成を示す図である。図１７（ａ）にクロスポイント型の不揮発性記憶素子３２０の構成について、半導体チップの基板表面３２１から見た概略平面図を示す。図１７（ａ）に示されているように、不揮発性記憶素子３２０は、基板上に互いに平行に形成された複数の下部電極３２２と、これらの下部電極３２２の上方に、その基板の主面に平行な面内において互いに平行に、しかも複数の下部電極３２２に立体交差するように形成された複数の上部電極３２３とを備えている。そして、これらの下部電極３２２と複数の上部電極３２３との間に抵抗変化膜３２４が挟持されている。換言すると、不揮発性記憶素子３２０は、基板上に形成されたストライプ状の下部電極３２２と、この下部電極３２２と立体交差するストライプ状の上部電極３２３とが抵抗変化膜３２４を挟んで構成されている。
なお、本実施形態では、下部電極３２２と上部電極３２３とが直角に立体交差しているが、本発明はこの態様に限定されるわけではない。また、本実施の形態では、不揮発性記憶素子３２０が、８本の下部電極３２２ａ，３２２ｂ，３２２ｃ，３２２ｄ，３２２ｅ，３２２ｆ，３２２ｇ，および３２２ｈと、８本の上部電極３２３ａ，３２３ｂ，３２３ｃ，３２３ｄ，３２３ｅ，３２３ｆ，３２３ｇ，および３２３ｈとを備えているが、これは例示であり、下部電極３２２および上部電極３２３の数は任意であることは言うまでもない。
これらの複数の下部電極３２２と複数の上部電極３２３との立体交差点は、記憶部３２５として機能する。したがって、複数の記憶部３２５がマトリクス状に形成されていることになる。この複数の記憶部３２５は、それぞれが電気的パルスの印加により抵抗値を増加または減少する特性を有している。
図１７（ｂ）は、図１７（ａ）の不揮発性記憶素子３２０をＡ−Ａ線の断面を矢印方向から見た概略断面図である。図１７（ｂ）に示すように、半導体チップの基板３２６上に下部電極３２２が形成され、下部電極３２２の上部は第１の層間絶縁膜３２７に覆われている。この下部電極３２２上に第１の層間絶縁膜３２７を貫通して形成されたストライプ状の溝３２８に、抵抗変化膜３２４を構成するＦｅ3Ｏ4層３２９が埋め込まれる。そして、第１の層間絶縁膜３２７およびＦｅ3Ｏ4層３２９の上には、スピネル構造酸化物層３３０および上部電極３２３が形成される。このスピネル構造酸化物層３３０とＦｅ3Ｏ4層３２９とを１層ずつ含む多層の抵抗層によって、抵抗変化膜３２４が構成されている。なお、Ｆｅ3Ｏ4層３２９およびスピネル構造酸化物層３３０は、ストライプ状の上部電極３２３とストライプ状の下部電極３２２の交点部分のみに形成されている。
また、図１７（ｂ）に示すように、記憶部３２５を構成するＦｅ3Ｏ4層３２９は、少なくとも隣り合う記憶部３２５から電気的に分離されている。なお、抵抗変化膜３２４は、スピネル構造酸化物層３３０とＦｅ3Ｏ4層３２９とを少なくとも１層ずつ含む多層の抵抗膜層から構成されていればよく、それ以外の抵抗層が付加されていてもよい。
そして、スピネル構造酸化物層３３０、上部電極３２３および第１の層間絶縁膜３２７の上には、第２の層間絶縁膜３３２がスピネル構造酸化物層３３０および上部電極３２３を覆うようにして形成される。この第２の層間絶縁膜３３２により、不揮発性記憶素子３２０の記憶部３２５が保護されている。
上記のように構成された不揮発性記憶素子３２０において、下部電極３２２および上部電極３２３を介して電気的パルスが記憶部３２５に印加されることにより、記憶部３２５の抵抗変化膜３２４の抵抗値が増加または減少する。この抵抗値の変化により情報の記憶または読み出しを行う。したがって、隣り合うメモリセル（記憶部）間を電気的に分離し、さらに微細化が可能な素子構造を実現することができる。また、クロスポイント型の不揮発性記憶素子の場合、二次元的に隣り合うメモリセル間を電気的に分離し、さらに微細化が可能な素子構造を実現することができる。
図１８（ａ）は、図１７（ｂ）に示したクロスポイント型の不揮発性記憶素子３２０の構成単位である記憶素子の一部Ｂの領域を拡大して示した概略断面図である。図１８（ａ）では、３つの記憶部３２５からなる記憶素子の断面図を示している。また、図１８（ｂ）は図１８（ａ）のＣの方向から見た、断面形状が３つの記憶部３２５からなる記憶素子の概略断面図である。
図１８（ａ）に示すように、基板３２６上に、下部電極３２２と上部電極３２３とに挟まれた抵抗変化膜３２４が形成されている。この抵抗変化膜３２４によって記憶部３２５が構成されている。図１８（ａ）に示す断面形状から、３つの記憶部３２５が形成されていることがわかる。
抵抗変化膜３２４はスピネル構造酸化物層３３０とＦｅ3Ｏ4層３２９とを少なくとも１層ずつ含む多層の抵抗膜層から構成されている。なお、図１８（ａ）では、抵抗変化膜３２４が、スピネル構造酸化物層３３０とＦｅ3Ｏ4層３２９とを１層ずつ含む２層の抵抗膜層から構成されているが、さらに他の抵抗層が付加されてもよい。
なお、この構造においても、抵抗変化膜３２４は、スピネル構造酸化物層３３０および組成の異なるスピネル構造酸化物であるＦｅ3Ｏ4層３２９で構成されるので、同じ結晶構造からなる各抵抗層の内部応力を低減することができる。その結果、抵抗変化膜３２４は大きな抵抗変化率を保持することができるとともに、高速で抵抗変化することが可能となる。したがって、抵抗変化膜３２４の一部を含む記憶部３２５に記録された情報を低電流で読み出しができるだけではなく、情報を書き換えるときの電圧および電流も低くすることができる。
上述したように構成された本実施形態の不揮発性記憶素子において、下部電極３２２および上部電極３２３を介して電気的パルスが記憶部３２５に印加されることにより、記憶部３２５の抵抗変化膜３２４の抵抗値が増加または減少する。この抵抗値の変化により情報の記憶または読み出しを行う。
ここで、抵抗変化膜は、抵抗変化特性に優れたＦｅ3Ｏ4層だけでなく、スピネル構造酸化物層を組み合わせた多層の抵抗膜層によって構成することにより、適切な抵抗値を持つこととなり、その結果、適切な電流を流すことができ、適切なフォーミング電圧を印加することができるようになる。さらに、隣り合うメモリセル間を電気的に分離してクロストークの発生を抑えることができるため、微細化が可能な素子構造を実現することができる。また、従来のＣＭＯＳ等のプレーナプロセスの層間絶縁膜形成工程、エッチング工程および積層材料の埋込工程等との親和性をさらに図ることができる。
次に本実施の形態で示した図１８（ａ）に示す不揮発性記憶素子の製造方法について説明する。図１９（ａ）乃至図１９（ｄ）並びに図２０（ａ）および図２０（ｂ）は、図１８（ａ）に示した不揮発性記憶素子のプロセスフローを順に示している。すなわち、本実施の形態の不揮発性記憶素子の製造方法は、図１９および図２０に順に示すように、基板３２６上に下部電極３２２を形成する工程と、下部電極３２２上に抵抗変化膜３２４を形成する抵抗膜形成工程と、抵抗変化膜３２４上に上部電極３２３を形成する工程とから構成される。さらに、抵抗膜形成工程は、スピネル構造酸化物層３３０とＦｅ3Ｏ4層３２９とを少なくとも１層ずつ含む多層の抵抗膜層からなる抵抗膜を形成し、かつスピネル構造酸化物層３３０およびＦｅ3Ｏ4層３２９は組成の異なるスピネル構造酸化物の材料から形成されることを特徴としている。
なお、上記で述べたように抵抗変化膜３２４は３層以上で構成されてもよいが、本実施形態では、スピネル構造酸化物層３３０とＦｅ3Ｏ4層３２９とを１層ずつ含む２層の構成の抵抗膜層で抵抗変化膜が構成される場合を例示している。
ここでは、スピネル構造酸化物層３３０の例として、スピネル構造酸化物であるＺｎＦｅ2Ｏ4を使用している。
図１９（ａ）に示すように、例えば、Ｓｉ材料の基板３２６上にＡｌ材料からなる下部電極３２２を、蒸着法およびエッチング法によって、幅０．１μｍ、厚さ０．１μｍで所定方向に伸張するように複数本形成する。さらに、ＣＶＤ法等により第１の層間絶縁膜３２７としての弗素ドープの酸化膜を、基板３２６および下部電極３２２を覆うようにして厚さ１６０ｎｍとなるように堆積する。
そして、例えば、ドライエッチング法により下部電極３２２と同じ幅０．１μｍ、長さ０．７μｍの溝３２８を形成する。次に図１９（ｂ）に示すように、この溝３２８に対して遷移金属の酸化膜材料をスパッタ法により供給することによって、Ｆｅ3Ｏ4層３２９を、厚さ１７０ｎｍとなるように形成する。
次に、図１９（ｃ）に示すように、第１の層間絶縁膜３２７上に積層されたＦｅ3Ｏ4層３２９は、ＣＭＰ（化学的機械的研磨）技術を用いて第１の層間絶縁膜３２７の表面が露出するまで除去されて、溝３２８の中に積層されたものだけが残される。そして、図１９（ｄ）に示すように、ＣＭＰ技術により平坦化されたＦｅ3Ｏ4層３２９および第１の層間絶縁膜３２７上に、例えば、厚さ３５ｎｍのＺｎＦｅ2Ｏ4材料からなるスピネル構造酸化物層３３０がスパッタ法により形成された後、Ａｌ材料からなる上部電極３２３が、例えば蒸着法により厚さ０．１μｍでスピネル構造酸化物層３３０の上部に形成される。
そして、図２０（ａ）に示すように、ストライプ状の上部電極３２３が、幅０．１μｍ、間隔０．１μｍで下部電極３２２と直角に交差するようにフォトリソグラフィにより形成される。その後、ストライプ状の上部電極３２３をマスクとして、スピネル構造酸化物層３３０も、例えばドライエッチングにより、幅０．１μｍ、間隔０．１μｍでストライプ状に形成される。
さらに、図２０（ｂ）に示すように、スピネル構造酸化物層３３０および上部電極３２３を覆うようにして、第２の層間絶縁膜３３２が、第１の層間絶縁膜３２７上に、例えばＣＶＤ法等により弗素ドープの酸化膜として０．３μｍの厚さに形成される。
スピネル構造酸化物層３３０として３５ｎｍの厚さのＺｎＦｅ2Ｏ4層を、Ｆｅ3Ｏ4層３２９として１６０ｎｍの厚さのＦｅ3Ｏ4層を用いた場合の不揮発性記憶素子の動作結果を図２１に示す。
図２１に示す動作結果から、上部電極３２３および下部電極３２２を介して、極性の異なるパルス幅１００ｎｓｅｃ、電圧１．６Ｖの電気的パルスが交互に不揮発性記憶素子に印加された場合に、２つの異なる抵抗値６００Ω、８ＫΩを交互に安定に取っていることがわかる。ここでは、パルス印加回数が１２００回を超えるまで実験を行っており、この間、２つの異なる抵抗値を安定に取り続けた。後述する図２６に示す動作結果と比較して、Ｆｅ3Ｏ4値に対する高抵抗値の値は１桁以上大きい値となっている。また、低抵抗値６００Ω、高抵抗値８ＫΩといった適切な抵抗値であれば、数Ｖのパルス電圧で数ｍＡ前後のパルス電流が流れることとなるため、不揮発性記憶素子が低電流で動作していることがわかる。
なお、抵抗変化膜の厚さは、ここでは、Ｆｅ3Ｏ4層３２９が１６０ｎｍ、スピネル構造酸化物層３３０が３５ｎｍで、総計１９５ｎｍとしている。この抵抗変化膜の厚さが１ｎｍ未満では、下部電極３２２の界面の影響などを受けて結晶性が十分でないことがあり、良好な電気特性が得られないことがある。また、抵抗変化膜の厚さが２００ｎｍを超えると、他の回路領域などを形成する微細化された半導体プロセスとのマッチングが十分にとれないことがある。そのうえに、抵抗変化膜が厚くなることにより抵抗値が増大するため、抵抗変化膜が抵抗変化を起こすための電圧値が高くなるという問題が生じることもある。したがって、抵抗変化膜の厚さは１ｎｍ以上、２００ｎｍ以下である構成にすることが望ましく、このようにすることにより、微細化された半導体プロセスとの親和性に富み、結晶性が良好で適切な抵抗値を持つ抵抗変化膜が得られることとなる。
なお、本実施の形態ではＦｅ3Ｏ4層上にスピネル構造酸化物層が積層している構成を例に説明したが、本発明はこれに限定されるわけではなく、スピネル構造酸化物層上にＦｅ3Ｏ4層が積層されている構成であってもよい。これは、スピネル構造酸化物の抵抗値がＦｅ3Ｏ4層よりも高いことによって上述したような効果が奏されるためである。
また、本実施の形態では、ライン状に形成された上部電極および下部電極の交点部分のみにスピネル構造酸化物層とＦｅ3Ｏ4層が形成および積層されている構成を例に説明したが、本発明がＦｅ3Ｏ4層およびスピネル構造酸化物層がライン状に形成されている構成であってもよいことは明らかである。
また、本実施の形態では、Ｆｅ3Ｏ4層とスピネル構造酸化物層とが１層ずつ形成された抵抗変化膜を用いて説明したが、第１実施形態において説明したように、このような１層ずつのスピネル構造酸化物層とＦｅ3Ｏ4層とが繰り返し積層される積層構造の抵抗変化膜を用いて、不揮発性記憶素子が形成されていてもよい。さらに、スピネル構造酸化物層とＦｅ3Ｏ4層とを同時に形成して複合化した構造の抵抗変化膜を用いて不揮発性記憶素子が形成されていてもよい。
なお、本実施の形態では、配線材料としてＡｌまたはＷを用いているが、半導体プロセスで用いられるＰｔまたはＣｕなどを用いてもよい。
さらに、本実施の形態では、電極材料としてＷを用いているが、他の電極材料であるＣｕ、Ｐｔ、Ａｌ、ＴｉＮ、ＴａＮおよびＴｉＡｌＮ等を用いてもよい。
［第２の実施の形態に対する比較例］
［比較例１］
比較例１として、抵抗変化膜がＦｅ3Ｏ4層のみからなる不揮発性記憶素子について説明する。この場合の不揮発性記憶素子は、本実施の形態の場合のようにＭＦｅ2Ｏ4で表されるスピネル構造酸化物（ＭはＦｅを除く金属元素）層３３０が形成されておらず、Ｆｅ3Ｏ4層に直接上部電極が積層される構成となっている。
図２２は、比較例に係る不揮発性記憶素子における、抵抗値とパルス印加回数との関係を示すグラフである。なお、ここでの不揮発性記憶素子は、厚さ１５９ｎｍのＦｅ3Ｏ4層のみからなる抵抗変化膜を備えている。また、そのように構成された不揮発性記憶素子に対して、上部電極および下部電極を介し、極性の異なるパルス幅１００ｎｓｅｃ、電圧１．５Ｖの電気的パルスが交互に印加された場合の結果が、図２２に示されている。
図２２から、２つの異なる抵抗値１００Ωから３００Ω、８００Ωから１．３ＫΩを交互に取っていることがわかる。しかしながら、この比較例のように、抵抗変化膜をＦｅ3Ｏ4層のみから構成した場合、パルス印加回数が８０回程度で２つの異なる抵抗値がバラツキを持つようになり、低抵抗値に対する高抵抗値の値が５から１０倍とあまり大きくない。このように、比較例では、パルス印加回数が８０回程度と少ないにもかかわらず、これ以降の動作が安定しなくなる。
他方、本実施の形態２に係る不揮発性記憶素子の動作では、抵抗変化率が１３以上であり、比較例１と比べて抵抗変化率が高くなる。また、図２１からもわかるように、低抵抗値と高抵抗値とが繰り返し安定した値で変化を繰り返している。このことより、本実施の形態２のように、抵抗変化膜３４５がスピネル構造酸化物層３３０とＦｅ3Ｏ4層３２９とを少なくとも１層ずつ含む多層の抵抗膜層からなる構成が、不揮発性記憶素子の安定な動作に効果的であることがわかる。
［比較例２］
比較例２として、スピネル構造酸化物層３３０であるＺｎＦｅ2Ｏ4のみを抵抗変化膜３２４として用いた素子について説明する。実験結果を図２３に図示する。このスピネル構造酸化物ＺｎＦｅ2Ｏ4はＭＦｅ2Ｏ4で表示される組成であり、かつＭがＺｎと選択されていて、１８７ｎｍの厚さに積層されている。上部電極３２３および下部電極３２２を介して極性の異なるパルス幅１０００ｍｓｅｃ、電圧６．５Ｖの電気的パルスが交互に不揮発性記憶素子に印加されて、２つの異なる抵抗値８００ＫΩ、２ＭΩを交互に取っていることがわかる。しかし、パルス幅が非常に長い、抵抗変化率が小さいといった課題がある。さらに、動作電圧が高い課題も見られる。
［比較例３］
比較例３として、ＭがＭｎと選択されたＭｎＦｅ2Ｏ4をスピネル構造酸化物層３３０のみを抵抗変化膜３２４として用いた素子について説明する。実験結果を図２４に図示する。このスピネル構造酸化物ＭｎＦｅ2Ｏ4は、基板温度４００℃で１２２ｎｍの厚さで成膜されている。上部電極３２３および下部電極３２２を介して極性の異なるパルス幅１００ｍｓｅｃ、電圧４Ｖの電気的パルスが交互に不揮発性記憶素子に印加されて、２つの異なる抵抗値１．１から１．５ＭΩ、２ＭΩを交互に安定に取っていることがわかる。しかし、パルス幅が非常に長い、抵抗変化率が小さいといった課題がある。さらに、動作電圧が高い課題も見られる。
図２１から図２４を参照して説明したように、ＺｎＦｅ2Ｏ4をはじめとするスピネル構造酸化物層３３０と、Ｆｅ3Ｏ4層３２９とを積層して構成された抵抗変化膜３２４を備えた不揮発性記憶素子３２０を動作させると、スピネル構造酸化物層３３０のみで構成された抵抗変化膜を備える場合と比べて、情報の書き換えのための電気的パルスを非常に高速化することができる。さらに、書き換え電圧および書き換え電流を低下させることもできる。そして、不揮発性記憶素子の抵抗変化領域を適切に高抵抗化させることもできるため、適切な値の電圧値で安定して低電流動作を行うことが可能となる。
このようにスピネル構造酸化物層およびＦｅ3Ｏ4層の積層構造を用いることにより生じる効果の要因は明らかでないが、同じ結晶構造の酸化物を堆積しているため層間の界面が良好に形成され、かつ各抵抗層での構成材料の差による残留応力が低いので、Ｆｅ3Ｏ4層およびスピネル構造酸化物層において電気伝導に関与するＦｅの３ｄ軌道などの電子軌道間の電子移動が阻害されないことなどによると考えられる。
なお、本実施の形態では、Ｆｅ3Ｏ4を使用したが、同様の特性を示すものであれば、遷移金属の酸化物などを使用してもよい。また、Ｆｅ3Ｏ4層の抵抗率は１×１０-4Ωｃｍ以上、５×１０-2Ωｃｍ以下のものを用いることが望ましい。この抵抗率の範囲は、Ｆｅ3Ｏ4が結晶構造としてスピネル構造をとると考えられる場合の範囲である。
また、本実施形態では、スピネル構造酸化物層の材料としてＺｎＦｅ2Ｏ4を使用したが、同様の特性を示すものであれば、遷移金属の酸化物（例えば、ＮｉＦｅ2Ｏ4、ＣｏＦｅ2Ｏ4およびＣｕＦｅ2Ｏ4など）のスピネル構造酸化物を使用してもよい。また、スピネル構造酸化物層の抵抗率は１０Ωｃｍ以上、１０7Ωｃｍ以下のものを用いることが望ましい。ここで、ＺｎＦｅ2Ｏ4、ＮｉＦｅ2Ｏ4の場合には、抵抗率は１０Ωｃｍ以上１０4Ωｃｍ以下である。ＣｏＦｅ2Ｏ4場合には、抵抗率は１０4Ωｃｍ以上１０7Ωｃｍ以下である。さらに、ＣｕＦｅ2Ｏ4などの場合には、抵抗率は１０2Ωｃｍ以上１０5Ωｃｍ以下である。
上述したように、本実施の形態に係る不揮発性記憶素子は、Ｆｅ3Ｏ4層およびスピネル構造酸化物層を有する抵抗変化膜を備えるクロスポイント型の記憶素子であるが、本発明はクロスポイント型のものに限られるわけではなく、例えば、１トランジスタ／１不揮発性記憶部の記憶素子が、本実施の形態の場合と同様の抵抗変化膜を備えるような構成であってもよい。
（第３実施形態）
本実施形態では、第１実施形態で述べた記憶素子（Ａ）の応用例として、当該記憶素子（Ａ）を組み込んだメモリ装置２００の構成および動作を説明する。
＜メモリ装置２００の構成＞
図２５は、本実施形態のメモリ装置の一構成例を示したブロック図である。
メモリ装置２００は、メモリアレイ２０１と、アドレスバッファ２０２と、制御部２０３と、行デコーダ２０４と、ワード線ドライバ２０５と、列デコーダ２０６と、ビット線／プレート線ドライバ２０７とを備える。
メモリアレイ２０１には、図２５に示すように、第１方向に延びる２本のワード線Ｗ１、Ｗ２と、ワード線Ｗ１、Ｗ２と交差して第２方向に延びる２本のビット線Ｂ１、Ｂ２と、ビット線Ｂ１、Ｂ２に一対一で対応して第２方向に延びる２本のプレート線Ｐ１、Ｐ２と、ワード線Ｗ１、Ｗ２とビット線Ｂ１、Ｂ２との間の各交差点に対応してマトリクス状に設けられた４個のトランジスタＴ２１１、Ｔ２１２、Ｔ２２１、Ｔ２２２と、トランジスタＴ２１１、Ｔ２１２、Ｔ２２１、Ｔ２２２に一対一で対応してマトリクス状に設けられた４個のメモリセルＭＣ２１１、ＭＣ２１２、ＭＣ２２１、ＭＣ２２２と、がある。勿論、ここで述べた個数や本数に限られるものでなく、例えば、図２５のメモリ装置２００では、メモリアレイ２０１中に４つのメモリセルＭＣ２１１、ＭＣ２１２、ＭＣ２２１、ＭＣ２２２を含む例が示されているが、５つ以上のメモリセルをマトリックス状に配列するよう、メモリアレイを構成しても良い。
なおメモリセルＭＣ２１１、ＭＣ２１２、ＭＣ２２１、ＭＣ２２２の各々は、第１実施形態の図８に示した記憶素子（Ａ）に相当する。
ここで、トランジスタＴ２１１およびメモリセルＭＣ２１１は、ビット線Ｂ１とプレート線Ｐ１との間において、トランジスタＴ２１１のソースとメモリセル２１１の端子１０１−１（図８参照）とが接続されるようにして直列に並んでいる。より詳しくは、トランジスタＴ２１１は、ビット線Ｂ１とメモリセルＭＣ２１１の間で、ビット線Ｂ１とメモリセルＭＣ２１１に接続され、メモリセルＭＣ２１１は、トランジスタＴ２１１とプレート線Ｐ１との間で、トランジスタＴ２１１とプレート線Ｐ１に接続されている。なお、トランジスタＴ２１１のドレインはビット線Ｂ１に接続され、メモリセルＭＣ２１１の端子１０１−２（図８参照）は、プレート線Ｐ１に接続されている。また、トランジスタＴ２１１のゲートがワード線Ｗ１に接続されている。
なおここで、他の３個のトランジスタＴ２１２、Ｔ２２１、Ｔ２２２およびこれらのトランジスタＴ２１２、Ｔ２２１、Ｔ２２２と直列配置される３個のメモリセルＭＣ２１２、ＭＣ２１１、ＭＣ２２２の接続状態は、上記説明および図２５の図示内容を参酌すれば容易に理解できることから、ここでは、これらの接続状態の説明は省く。
これにより、トランジスタＴ２１１、Ｔ２１２、Ｔ２２１、Ｔ２２２の各々のゲートに、ワード線Ｗ１またはワード線Ｗ２を介して所定の電圧（活性化電圧）が印加されると、トランジスタＴ２１１、Ｔ２１２、Ｔ２２１、Ｔ２２２のドレインとソース間が導通する。
アドレスバッファ２０２は、外部回路（不図示）からアドレス信号ＡＤＤＲＥＳＳを受け取り、このアドレス信号ＡＤＤＲＥＳＳに基づいて行アドレス信号ＲＯＷを行デコーダ２０４に出力するとともに、列アドレス信号ＣＯＬＵＭＮを列デコーダ２０６に出力する。アドレス信号ＡＤＤＲＥＳＳは、メモリセルＭＣ２１１、ＭＣ２１２、ＭＣ２２１、ＭＣ２２２のうちの選択されるメモリセルのアドレスを示す信号である。行アドレス信号ＲＯＷは、アドレス信号ＡＤＤＲＥＳＳに示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号ＣＯＬＵＭＮは、アドレス信号ＡＤＤＲＥＳＳに示されたアドレスのうちの列のアドレスを示す信号である。
制御部２０３は、外部回路から受け取ったモード選択信号ＭＯＤＥに応じて、記憶モード、リセットモード、および再生モードのうちのいずれか１つのモードを選択する。
制御部２０３は、記憶モードでは、外部回路から受け取った入力データＤｉｎに応じて、「記憶電圧印加」を指示する制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。制御部２０３は、再生モードでは、「再生電圧印加」を指示する制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。制御部２０３は、再生モードでは、更に、ビット線／プレート線ドライバ２０７から出力される信号ＩＲＥＡＤを受け取り、この信号ＩＲＥＡＤに応じたビット値を示す出力データＤｏｕｔを外部回路へ出力する。なお、この信号ＩＲＥＡＤは、再生モード時にプレート線Ｐ１、Ｐ２を流れる電流の電流値を示す信号である。また、制御部２０３は、リセットモードでは、メモリセルＭＣ２１１、ＭＣ２１２、ＭＣ２２１、ＭＣ２２２の記憶状態を確認し、その記憶状態に応じて、「リセット電圧印加」を指示する制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。
行デコーダ２０４は、アドレスバッファ２０２から出力された行アドレス信号ＲＯＷを受け取り、この行アドレス信号ＲＯＷに応じて、２本のワード線Ｗ１、Ｗ２のうちのいずれか一方を選択する。ワード線ドライバ２０５は、行デコーダ２０４の出力信号に基づいて行デコーダ２０４によって選択されたワード線に活性化電圧を印加する。
列デコーダ２０６は、アドレスバッファ２０２から列アドレス信号ＣＯＬＵＭＮを受け取り、この列アドレス信号ＣＯＬＵＭＮに応じて、２本のビット線Ｂ１、Ｂ２のうちいずれか一方を選択するとともに、２本のプレート線Ｐ１、Ｐ２のうちのいずれか一方を選択する。
ビット線／プレート線ドライバ２０７は、制御部２０３から「記憶電圧印加」を指示する制御信号ＣＯＮＴを受け取ると、列デコーダ２０６の出力信号に基づいて列デコーダ２０６によって選択されたビット線に記憶電圧ＶWRITEを印加するとともに、列デコーダ２０６によって選択されたプレート線を接地状態にする。
また、ビット線／プレート線ドライバ２０７は、制御部２０３から「再生電圧印加」を指示する制御信号ＣＯＮＴを受け取ると、列デコーダ２０６の出力信号に基づいて列デコーダ２０６によって選択されたビット線に再生電圧ＶREADを印加するとともに、列デコーダ２０６によって選択されたプレート線を接地状態にする。その後、ビット線／プレート線ドライバ２０７は、そのプレート線を流れる電流の電流値を示す信号ＩＲＥＡＤを制御部２０３に出力する。
また、ビット線／プレート線ドライバ２０７は、制御部２０３から「リセット電圧印加」を指示する制御信号ＣＯＮＴを受けると、列デコーダ２０６の出力信号に基づいて列デコーダ２０６によって選択されたビット線にリセット電圧ＶRESETを印加するとともに、列デコーダ２０６によって選択されたプレート線を接地状態にする。
なおここで、記憶電圧ＶWRITEの電圧値は、例えば「＋２Ｖ」に設定され、そのパルス幅が「１００ｎｓｅｃ」に設定される。また、再生電圧ＶREADの電圧値は、例えば「＋０．５Ｖ」に設定される。更に、リセット電圧ＶRESETの電圧値は、例えば「−２Ｖ」に設定され、そのパルス幅が「１００ｎｓｅｃ」に設定される。
＜メモリ装置２００の動作＞
次に、図２５に示したメモリ装置２００の動作例を説明する。
このメモリ装置２００の動作には、メモリセルに入力データＤｉｎを書き込む記憶モードと、メモリセルに書き込まれたデータをリセットするリセットモードと、メモリセルに書き込まれたデータを出力データＤｏｕｔとして出力（再生）する再生モードとが存在する。以下、これらの各モードの動作を順番に述べる。
なお以下の説明の便宜上、メモリセルＭＣ２１１、ＭＣ２１２、ＭＣ２２１、ＭＣ２２２は、高抵抗の状態に初期化されているものとし、アドレス信号ＡＤＤＲＥＳＳは、メモリセルＭＣ２１１のアドレスを示す信号であるとする。
〔記憶モード〕
まず、メモリ装置２００の記憶モードの動作例を説明する。
制御部２０３は、外部回路から入力データＤｉｎを受け取る。そして、制御部２０３は、この入力データＤｉｎが「１」である場合には、「記憶電圧印加」を示す制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。一方、制御部２０３は、入力データＤｉｎが「０」である場合には、制御信号ＣＯＮＴを出力しない。
次に、ビット線／プレート線ドライバ２０７は、制御部２０３から「記憶電圧印加」を示す制御信号ＣＯＮＴを受け取ると、列デコーダ２０６によって選択されたビット線Ｂ１に記憶電圧ＶWRITEを印加する。また、ビット線／プレート線ドライバ２０７は、列デコーダ２０６によって選択されたプレート線Ｐ１を接地状態にする。
なおこの場合、ワード線ドライバ２０５は、行デコーダ２０４によって選択されたワード線Ｗ１に活性化電圧を印加されている。これにより、トランジスタＴ２１１のドレインおよびソース間が導通状態になっている。
このため、電圧値を「＋２Ｖ」およびパルス幅を「１００ｎｓｅｃ」に設定させた記憶電圧ＶWRITEとしてのパルス電圧（正極性パルス）が、メモリセルＭＣ２１１には印加され、これにより、メモリセルＭＣ２１１の抵抗値は、高抵抗の状態から低抵抗の状態になる。一方、メモリセルＭＣ２２１、ＭＣ２２２には正極性パルスが印加されず、メモリセルＭＣ２１２と直列接続されたトランジスタＴ２１２のゲートには活性化電圧が印加されないので、これらのメモリセルＭＣ２１２、ＭＣ２２１、ＭＣ２２２の抵抗状態は変化しない。
このようにして、メモリセルＭＣ２１１の抵抗状態のみを、低抵抗の状態に変化でき、これにより、メモリセルＭＣ２１１に、低抵抗の状態に対応する「１」を示す１ビットデータが書き込まれる（１ビットデータを記憶できる）。
なおメモリセルＭＣ２１１への書き込みが完了すると、アドレスバッファ２０２に新たなアドレス信号ＡＤＤＲＥＳＳが入力されて、上述のメモリ装置２００の記憶モードの動作が、メモリセルＭＣ２１１以外のメモリセルに対して繰り返される。
〔再生モード〕
次に、メモリ装置２００の再生モードの動作例を説明する。
制御部２０３は、「再生電圧印加」を指示する制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。
次に、ビット線／プレート線ドライバ２０７は、制御部２０３から「再生電圧印加」を示す制御信号ＣＯＮＴを受け取ると、列デコーダ２０６によって選択されたビット線Ｂ１に再生電圧ＶREADを印加する。また、ビット線／プレート線ドライバ２０７は、列デコーダ２０６によって選択されたプレート線Ｐ１を接地状態にする。
なおこの場合、ワード線ドライバ２０５は、行デコーダ２０４によって選択されたワード線Ｗ１に活性化電圧を印加している。これにより、トランジスタＴ２１１のドレインおよびソース間が導通状態になっている。
このため、電圧値を「＋０．５Ｖ」に設定させた再生電圧ＶREADとしての測定電圧が、メモリセルＭＣ２１１には印加され、これにより、メモリセルＭＣ２１１の抵抗値に応じた電流値を示す電流がメモリセルＭＣ２１１を通って、プレート線Ｐ１に流れ込む。
なおメモリセルＭＣ２２１、ＭＣ２２２には測定電圧が印加されず、メモリセルＭＣ２１２と直列接続されたトランジスタＴ２１２のゲートには活性化電圧が印加されないので、メモリセルＭＣ２１２、ＭＣ２２１、ＭＣ２２２には上記電流が流れない。
次に、ビット線／プレート線ドライバ２０７は、プレート線Ｐ１を流れる電流の電流値を測定し、その測定値を示す信号ＩＲＥＡＤを制御部２０３に出力する。
次に、制御部２０３は、その信号ＩＲＥＡＤに示された電流値に応じた出力データＤｏｕｔを外部に出力する。例えば、メモリセルＭＣ２１１が低抵抗の状態のときに流れる電流の電流値であれば、制御部２０３は、「１」を示す出力データＤｏｕｔを出力する。
このようにして、メモリセルＭＣ２１１のみにメモリセルＭＣ２１１の抵抗値の状態を反映させた電流を流せ、当該電流がプレート線Ｐ１に流出するので、メモリセルＭＣ２１１から１ビットデータを読み出される（１ビットデータを再生できる）。
なお、メモリセルＭＣ２１１からの読み出しが完了すると、アドレスバッファ２０２に新たなアドレス信号ＡＤＤＲＥＳＳが入力されて、上述のメモリ装置２００の再生モードの動作が、メモリセルＭＣ２１１以外のメモリセルに対して繰り返される。
〔リセットモード〕
次に、メモリ装置２００のリセットモードの動作例を説明する。
まず、制御部２０３は、上記再生モードの動作実行によってメモリセルＭＣ２１１の抵抗値の状態（記憶状態）を取得する。
次に、制御部２０３は、メモリセルＭＣ２１１が「１」を示すビットデータを記憶していると判定した場合（メモリセルＭＣ２１１が低抵抗の状態にあると判定した場合）には、「リセット電圧印加」を示す制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。また、制御部２０３は、メモリセルＮＣ２１１が「０」を示すビットデータを記憶していると判定した場合（メモリセルＭＣ２１１が高抵抗の状態にあると判定した場合）には、上記制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７出力しない。
次に、ビット線／プレート線ドライバ２０７は、制御部２０３から「リセット電圧印加」を示す制御信号ＣＯＮＴを受け取った場合には、列デコーダ２０６によって選択されたビット線Ｂ１にリセット電圧ＶRESETを印加する。また、ビット線／プレート線ドライバ２０７は、列デコーダ２０６によって選択されたプレート線Ｐ１を接地状態にする。
なおこの場合、ワード線ドライバ２０５は、行デコーダ２０４によって選択されたワード線Ｗ１に活性化電圧を印加されている。これにより、トランジスタＴ２１１のドレインおよびソース間が導通状態になっている。
このため、電圧値を「−２Ｖ」およびパルス幅を「１００ｎｓｅｃ」に設定させたリセット電圧ＶRESETとしてのパルス電圧（負極性パルス）が、メモリセルＭＣ２１１には印加され、これにより、メモリセルＭＣ２１１の抵抗値は、低抵抗の状態から高抵抗の状態になる。一方、メモリセルＭＣ２２１、ＭＣ２２２には負極性パルスが印加されず、メモリセルＭＣ２１２と直列接続されたトランジスタＴ２１２のゲートには活性化電圧が印加されないので、これらのメモリセルＭＣ２１２、ＭＣ２２１、ＭＣ２２２の抵抗状態は変化しない。
このようにして、メモリセルＭＣ２１１の抵抗状態のみを、高抵抗の状態に変化でき、これにより、メモリセルＭＣ２１１に記憶された低抵抗の状態に対応する「１」を示す１ビットデータを、高抵抗の状態に対応する「０」を示すようにリセットできる。
なおメモリセルＭＣ２１１のリセットが完了すると、アドレスバッファ２０２に新たなアドレス信号ＡＤＤＲＥＳＳが入力されて、上述のメモリ装置２００のリセットモードの動作が、メモリセルＭＣ２１１以外のメモリセルに対して繰り返される。
以上に説明したように、第１実施形態で述べた記憶素子（Ａ）をメモリセルＭＣ２１１、ＭＣ２１２、ＭＣ２２１、ＭＣ２２２としてメモリアレイ２０１に組み込み、このメモリアレイ２０１を用いてメモリ装置２００を構成できる。このため、本実施形態のメモリ装置２００は、メモリセルＭＣ２１１、ＭＣ２１２、ＭＣ２２１、ＭＣ２２２の抵抗ばらつきを抑制でき、その結果、メモリセルＭＣ２１１、ＭＣ２１２、ＭＣ２２１、ＭＣ２２２の抵抗値ばらつきに起因する不良率が削減でき、メモリ装置２００を歩留まり良く製造できる。特に、本実施形態のメモリ装置２００によれば、メモリ装置２００の大半の領域を占有する、記憶素子（Ａ）を備えたメモリアレイ２０１を精度良く製造することができるので、従来のメモリ装置よりも、格段に歩留まりを改善でき好適である。
なお、記憶素子（Ａ）を構成する抵抗変化薄膜は、アモルファス構造ではなく多結晶構造を有する。したがって、このメモリ装置２００は、従来のメモリ装置よりも長時間使用してもメモリアレイとしての信頼性を維持できる。
（第４実施形態）
本実施形態では、第３実施形態で述べたメモリ装置２００の応用例として、当該メモリ装置２００を組み込んだ第１半導体集積回路（Embedded-RAM）３００（以下、「半導体集積回路３００」と略す）の構成および動作を説明する。
＜半導体集積回路３００の構成＞
図２６は、本実施形態の半導体集積回路（Embedded-RAM）の一構成例を示したブロック図である。この半導体集積回路３００は、第３実施形態（図２５）で述べたメモリ装置２００と、論理回路３０１とを備え、１つの半導体チップ上に形成される回路である。このメモリ装置２００は、ここでは、データＲＡＭとして使用されるが、メモリ装置２００の構成は、第３実施形態で詳述したので、省略する。論理回路３０１は、所定の演算（例えば、音声データ・画像データの符号化／ 復号化）を行う回路であり、その演算の際に、メモリ装置２００を利用する。すなわち、論理回路３０１は、メモリ装置２００に対するアドレス信号ＡＤＤＲＥＳＳおよびモード選択信号ＭＯＤＥを制御するよう構成され、これにより、メモリ装置２００へのデータの書き込み／読み出しが実行される。
＜半導体集積回路３００の動作＞
次に、図２６に示した半導体集積回路３００の動作を説明する。この半導体集積回路３００の動作には、メモリ装置２００に所定のデータ（ビットデータ）を書き込む書込処理（記憶モード）と、メモリ装置２００に書き込んだデータを読み出す読出処理（再生モード）と、メモリ装置２００に書き込んだデータをリセットするリセット処理（リセットモード）とが存在する。以下、これらの各処理の動作を順番に述べる。なお以下の動作においては、第３実施形態で説明したメモリ装置２００の「記憶モード」、「再生モード」および「リセットモード」の各動作が利用されるが、ここでは、メモリ装置２００の詳細な動作説明は省く。
〔書込処理〕
まず、半導体集積回路３００によるメモリ装置２００への書込処理を説明する。
論理回路３０１は、メモリ装置２００に所定のデータ（例えば、符号化動画像データ等）を書き込むために、メモリ装置２００の「記憶モード」を示すモード選択信号ＭＯＤＥを制御部２０３に出力する。
次に、論理回路３０１は、その所定のデータを書き込むメモリセルを選択するために、アドレス信号ＡＤＤＲＥＳＳをメモリ装置２００のアドレスバッファ２０２に順次出力する。これにより、メモリ装置２００では、アドレス信号ＡＤＤＲＥＳＳに応じたメモリセルが順次選択される。
次に、論理回路３０１は、その所定のデータを１ビットずつ、１ビットデータＤｉｎとしてメモリ装置２００の制御部２０３に出力する。
次に、メモリ装置２００では、第３実施形態で説明した記憶モードと同様の動作が行われる。これにより、メモリ装置２００にその所定のデータが１ビットずつ書き込まれる。
〔読出処理〕
次に、半導体集積回路３００によるメモリ装置２００からの読出処理を説明する。
論理回路３０１は、メモリ装置２００に書き込んだデータを読み出すために、メモリ装置２００の「再生モード」を示すモード選択信号ＭＯＤＥを制御部２０３に出力する。
次に、論理回路３０１は、書き込まれたデータを読み出すメモリセルを選択するために、アドレス信号ＡＤＤＲＥＳＳをメモリ装置２００のアドレスバッファ２０２に順次出力する。これにより、メモリ装置２００では、アドレス信号ＡＤＤＲＥＳＳに応じたメモリセルが順次選択される。
次に、メモリ装置２００では、第３実施形態で説明した再生モードと同様の動作が行われる。これにより、メモリ装置２００に記憶されたデータが１ビットずつ、出力データＤｏｕｔとして読み出される。
〔リセット処理〕
次に、半導体集積回路３００によるメモリ装置２００へのリセット処理を説明する。
論理回路３０１は、メモリ装置２００に記憶されたデータをリセットするために、メモリ装置２００の「リセットモード」を示すモード選択信号ＭＯＤＥを制御部２０３に出力する。
次に、論理回路３０１は、メモリ装置２００に記憶されたデータをリセットするメモリセルを選択するために、アドレス信号ＡＤＤＲＥＳＳをメモリ装置２００のアドレスバッファ２０２に順次出力する。これにより、メモリ装置２００では、アドレス信号ＡＤＤＲＥＳＳに応じたメモリセルが順次選択される。
次に、メモリ装置２００では、第３実施形態で説明したリセットモードと同様の動作が行われる。これにより、メモリ装置２００に記憶されたデータが１ビットずつ、リセットされる。
以上に説明したように、第３実施形態で述べたメモリ装置２００を用いて半導体集積回路３００を構成できる。このため、本実施形態の半導体集積回路３００は、メモリ装置２００内のメモリセルＭＣ２１１、ＭＣ２１２、ＭＣ２２１、ＭＣ２２２の抵抗ばらつきを抑制でき、その結果、メモリセルＭＣ２１１、ＭＣ２１２、ＭＣ２２１、ＭＣ２２２の抵抗値ばらつきに起因する不良率が削減でき、半導体集積回路４００を歩留まり良く製造できる。
そして、本実施形態の半導体集積回路３００によれば、格段に製造歩留が高まったメモリ装置２００に大量のデータを高速に記憶させることができ好適である。
（第５実施形態）
本実施形態では、第３実施形態で述べたメモリ装置２００の他の応用例として、メモリ装置２００を組み込んだ第２半導体集積回路（reconfigurableＬＳＩ）４００の構成および動作を説明する。
＜第２半導体集積回路の構成＞
図２７は、本実施形態の半導体集積回路（reconfigurableＬＳＩ）の一構成例を示したブロック図である。
この半導体集積回路４００は、第３実施形態（図２５）で述べたメモリ装置２００と、プロセッサ４０１と、インターフェイス４０２を備えてなり、これらが、１つの半導体チップ上に形成されている。メモリ装置２００は、ここでは、プログラムＲＯＭとして使用され、プロセッサ４０１の動作に必要なプログラムを記憶するが、メモリ装置２００の構成は、第３実施形態で詳述したので、省略する。プロセッサ４０１は、メモリ装置２００に記憶されたプログラムに従って動作し、メモリ装置２００およびインターフェイス４０２を制御する。なお、外部機器（不図示）から入力されたプログラムが、インターフェイス４０２を介してメモリ装置２００に順次出力される。
＜第２半導体集積回路４００の動作＞
次に、図２７に示した半導体集積回路（reconfigurable ＬＳＩ）４００の動作を説明する。この半導体集積回路４００による動作には、記憶されたプログラムに従って動作するプログラム実行処理（プログラム実行モード）と、メモリ装置２００に記憶されたプログラムを別の新たなプログラムに書き換えるプログラム書き換え処理（プログラム書き換えモード）とが存在する。なお以下の動作においては、第３実施形態で説明したメモリ装置２００の「記憶モード」、「再生モード」および「リセットモード」の各動作が利用されるが、ここでは、メモリ装置２００の詳細な動作説明は省く。
〔プログラム実行処理〕
まず、半導体集積回路４００のプログラム実行処理を説明する。
プロセッサ４０１は、メモリ装置２００に記憶されたプログラムを読み出すために、メモリ装置２００の「再生モード」を示すモード選択信号ＭＯＤＥを制御部２０３に出力する。
次に、プロセッサ４０１は、その必要なプログラムが書き込まれたメモリセルを示すアドレス信号ＡＤＤＲＥＳＳをメモリ装置２００のアドレスバッファ２０２に順次出力する。これにより、メモリ装置２００では、アドレス信号ＡＤＤＲＥＳＳに応じたメモリセルが順次選択される。
次に、メモリ装置２００では、第３実施形態で説明した再生モードと同様の動作が行われる。これにより、メモリ装置２００に記憶されたプログラムが出力データＤｏｕｔとして１ビットずつ、読み出される。
このようにして、プロセッサ４０１は、読み出したプログラムに従って所定の演算を行える。
〔プログラム書き換え処理〕
次に、半導体集積回路４００のプログラム書き換え処理を説明する。
プロセッサ４０１は、メモリ装置２００に記憶されたプログラム（書換対象となるプログラム）を消去するために、メモリ装置２００の「リセットモード」を示すモード選択信号ＭＯＤＥを制御部２０３に出力する。
次に、プロセッサ４０１は、書き換え対象となるプログラムを記憶するメモリセルの位置を示すアドレス信号ＡＤＤＲＥＳＳをメモリ装置２００のアドレスバッファ２０２に順次出力する。これにより、メモリ装置２００では、アドレス信号ＡＤＤＲＥＳＳに応じたメモリセルが順次選択される。
次に、メモリ装置２００では、第３実施形態で説明したリセットモードと同様の動作が行われる。これにより、メモリセルに記憶されたプログラムが１ビットずつ、リセットされる。
次に、プロセッサ４０１は、メモリセルのリセット動作が完了すると、新たなプログラムを書き込むために、メモリ装置２００の「記憶モード」を示すモード選択信号ＭＯＤＥを制御部２０３に出力する。
次に、プロセッサ４０１は、新たなプログラムを記憶すべきメモリセルの位置を示すアドレス信号ＡＤＤＲＥＳＳをメモリ装置２００のアドレスバッファ２０２に順次出力する。これにより、メモリ装置２００では、アドレス信号ＡＤＤＲＥＳＳに応じたメモリセルが順次選択される。
次に、プロセッサ４０１は、外部からインターフェイス４０２を介して１ビットずつ、メモリ装置２００の制御部２０３に出力する。メモリ装置２００では、第３実施形態で説明した記憶モードと同様の処理が行われる。これにより、新たなプログラムがメモリ装置２００に１ビットずつ記憶される。
このように、メモリ装置２００は書き換え可能な不揮発性メモリであるため、記憶するプログラムの内容を書き換えることができる。つまり、プロセッサ５０１において実現される機能が容易に改変できる。また、複数のプログラムをメモリ装置２００に記憶しておき、読み出すプログラムに応じてプロセッサ４０１で実現される機能を変更することも可能である。
以上に説明したように、第３実施形態で述べたメモリ装置２００を用いて半導体集積回路４００を構成できる。このため、本実施形態の半導体集積回路４００は、メモリ装置２００内のメモリセルＭＣ２１１、ＭＣ２１２、ＭＣ２２１、ＭＣ２２２の抵抗ばらつきを抑制でき、その結果、メモリセルＭＣ２１１、ＭＣ２１２、ＭＣ２２１、ＭＣ２２２の抵抗値ばらつきに起因する不良率が削減でき、半導体集積回路４００を歩留まり良く製造できる。
そして、本実施形態の半導体集積回路４００によれば、格段に製造歩留が高まったメモリ装置２００に用いて１つのプロセッサ（ＬＳＩ）で異なる機能が実現でき（いわゆるre-configurable）好適である。
なお、上記第３、第４および第５実施形態の説明においては、記憶電圧ＶWRITEの電圧値（＋２Ｖ）とパルス幅（１００ｎｓｅｃ）、および、リセット電圧ＶRESETの電圧値（−２Ｖ）とパルス幅（１００ｎｓｅｃ）を例示したが、記憶素子の抵抗状態の変化させるために必要なパルス電圧の条件を満たせば他の電圧値やパルス幅を用いても良い。
また、上記第３、第４および第５実施形態では、第１実施形態で述べた抵抗変化型素子を「記憶素子」として利用する例を説明したが、利用の用途はこれに限定されない。例えば、第１実施形態で述べた記憶素子（Ａ）の他の利用形態として、第１実施形態で述べた記憶素子（Ａ）を、複数の信号の切り替えを決定するスイッチング素子、周波数の切り替えに用いられる抵抗変化素子、複数の信号の混合比率を決定する抵抗変化素子、または、コンデンサーとの組み合わせで時定数を決定する時定数変化素子として用いることができる。図２８は、第１実施形態で述べた記憶素子と同様に構成された抵抗変化型素子の他の用途例を示したブロック図である。図２８（ａ）は、この抵抗変化型素子を用いた周波数可変回路の構成を示したブロック図であり、図２８（ｂ）は、この抵抗変化型素子を用いたミキシング回路の構成を示したブロック図である。なお図２８において、抵抗変化型素子１０２および、これに接続される電源５とスイッチＳＷａ、ＳＷｂ以外の素子の構成および動作の説明は省略する。
図２８（ａ）および図２８（ｂ）において、抵抗変化型素子１０２の抵抗値を変化させる場合、スイッチＳＷａ、ＳＷｂを切り替えて抵抗変化型素子１０２と電源５とを電気的に接続する。次に、電源５によって所定のパルス電圧が抵抗変化型素子１０２に印加される。これにより、抵抗変化型素子１０２の抵抗値が変化する。そして、スイッチＳＷａ、ＳＷｂを元の接続状態に戻せば、抵抗変化型素子１０２の抵抗値を容易に改変できる。このような抵抗変化型素子１０２を使用することにより、図２８（ａ）に示した周波数可変回路や、図２８（ｂ）に示した２つの信号の混合比率を変えるミキシング回路を構成できる。
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
本発明の記憶素子は、抵抗値ばらつきに起因する不良率が削減され、高い歩留まりで製造することができ、しかも高速動作が可能であるために、例えば、不揮発性メモリ等の抵抗変化素子として利用できる。
第１実施形態の記憶素子（Ａ）の一構成例を示した図である。 横軸に波数(Wave number)をとり、縦軸に吸収度（Absorbance）をとり、第１実施形態のγ-Ｆｅ2Ｏ3（マグヘマイト）層の結晶構造の赤外線吸収スペクトルカーブを示した図である。 第１実施形態による記憶素子（Ａ）の抵抗変化薄膜の層構造例を示した図である。 記憶素子（Ａ）の抵抗値ばらつき量を検証した測定結果を示す図である。 記憶素子（Ｂ）の抵抗値ばらつき量を検証した測定結果を示す図である。 記憶素子（Ａ）の抵抗値の統計ばらつきの分布結果を示した図である。 記憶素子（Ｂ）の抵抗値の統計ばらつきの分布結果を示した図である。 第１実施形態の記憶素子を動作させる回路の一構成例を示した図である。 記録時における第１実施形態の記憶素子の動作を説明する図である。 再生時における第１実施形態の記憶素子の動作を説明する図である。 変形例１による記憶素子の抵抗変化薄膜の層構造例を示した図である。 変形例２による記憶素子の抵抗変化薄膜の層構造例を示した図である。 変形例３による記憶素子の抵抗変化薄膜の層構造例を示した図である。 横軸に波数(Wave number)をとり、縦軸に吸収度（Absorbance）をとり、α-Ｆｅ2Ｏ3層の結晶構造の赤外線吸収スペクトルカーブを示した図である。 横軸に波数(Wave number)をとり、縦軸に吸収度（Absorbance）をとり、γ-Ｆｅ2Ｏ3（マグヘマイト）およびα-Ｆｅ2Ｏ3（ヘマタイト）の両方からなる層の結晶構造の赤外線吸収スペクトルカーブを示した図である。 変形例６による記憶素子の多値化例を示した図である。 本発明の第２実施形態における不揮発性記憶素子を示す図で、（ａ）はクロスポイント型の不揮発性記憶素子の構成を基板表面から見た概略平面図、（ｂ）は（ａ）のＡ−Ａ線の断面を矢印方向から見た概略断面図である。 （ａ）は図１７（ｂ）の不揮発性記憶素子の一部ＢをＡ−Ａ線の断面から矢印方向に見て拡大して示した概略断面図、（ｂ）は（ａ）のＣの方向から見た概略断面図である。 （ａ）から（ｄ）は本発明の第２実施形態で用いた不揮発性記憶素子の製造方法を示す工程断面図である。 （ａ）、（ｂ）は本発明の第２実施形態で用いた不揮発性記憶素子の製造方法を示す工程断面図である。 本発明の第２実施形態における不揮発性記憶素子の動作結果を示す図である。 不揮発性記憶素子の抵抗変化膜がＦｅ3Ｏ4層のみからなる比較例１における動作結果を示す図である。 不揮発性記憶素子の抵抗変化膜がスピネル構造酸化物層（ＺｎＦｅ2Ｏ4）のみからなる比較例２における動作結果を示す図である。 不揮発性記憶素子の抵抗変化膜がスピネル構造酸化物層（ＭｎＦｅ2Ｏ4）のみからなる比較例３における動作結果を示す図である。 第３実施形態のメモリ装置の一構成例を示したブロック図である。 第４実施形態の半導体集積回路（Embedded-RAM）の一構成例を示したブロック図である。 第５実施形態の半導体集積回路（reconfigurableＬＳＩ）の一構成例を示したブロック図である。 第１実施形態で述べた記憶素子と同様に構成された抵抗変化型素子の他の用途例を示したブロック図である。
符号の説明
１ 上部電極
２ 抵抗変化薄膜
２ａ Ｆｅ3０4層
２ｂ Ｆｅ2Ｏ3層
３ 下部電極
４ 基板
５ 電源
１０１−１、１０１−２ 端子
２００ メモリ装置
２０１ メモリアレイ
２０２ アドレスバッファ
２０３ 制御部
２０４ 行デコーダ
２０５ ワード線ドライバ
２０６ 列デコーダ
２０７ ビット線／プレート線ドライバ
３００ 半導体集積回路
３０１ 論理回路
４００ 半導体集積回路
４０１ プロセッサ
４０２ インターフェイス
３２０，３３１， 不揮発性記憶素子
３２１ 基板表面
３２２，３２２ａ，３２２ｂ，３２２ｃ，３２２ｄ，３２２ｅ，３２２ｆ，３２２ｇ，３２２ｈ， 下部電極
３２３，３２３ａ，３２３ｂ，３２３ｃ，３２３ｄ，３２３ｅ，３２３ｆ，３２３ｇ，３２３ｈ 上部電極
３２４ 抵抗変化膜
３２５ 記憶部
３２６ 基板
３２７ 第１の層間絶縁膜
３２８ 溝
３２９ Ｆｅ3Ｏ4層
３３０ スピネル構造酸化物層
３３２ 第２の層間絶縁膜
Ａ 記憶素子
ＭＣ２１１、ＭＣ２１２、ＭＣ２２１、ＭＣ２２２ メモリセル
Ｗ１、Ｗ２ ワード線
Ｂ１、Ｂ２ ビット線
Ｐ１、Ｐ２ プレート線

Claims (14)

  1. 第１電極と、第２電極と、前記第１電極と前記第２電極とに接続するように両電極間に介在させ、両電極間の電圧に基づいて抵抗値が変化する抵抗変化膜とを備え、
    前記抵抗変化膜はＦｅ3Ｏ4からなる層およびＦｅ2Ｏ3またはＭＦｅ2Ｏ4で表されるスピネル構造酸化物（ＭはＦｅを除く金属元素）からなる層を含み、前記Ｆｅ3Ｏ4からなる層が前記Ｆｅ2Ｏ3または前記スピネル構造酸化物からなる層より厚く形成されている、記憶素子。
  2. 半導体基板と、前記半導体基板の上に互いに平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、
    前記不揮発性記憶素子のそれぞれは、前記第１の電極配線と前記第２電極配線との間に介在させ、前記第１電極配線および前記第２電極配線間の電圧に基づいて抵抗値が変化する抵抗変化膜を備え、
    前記抵抗変化膜は、Ｆｅ3Ｏ4からなる層およびＦｅ2Ｏ3またはＭＦｅ2Ｏ4で表されるスピネル構造酸化物（ＭはＦｅを除く金属元素）からなる層を含み、前記Ｆｅ3Ｏ4からなる層が前記Ｆｅ2Ｏ3または前記スピネル構造酸化物からなる層より厚く形成されている、記憶素子。
  3. 前記抵抗変化膜と前記第１電極との界面近傍、および、前記抵抗変化膜と前記第２電極との界面近傍のうちの少なくとも何れか一方に、前記Ｆｅ2Ｏ3または前記スピネル構造酸化物からなる層が形成されている請求項１または請求項２に記載の記憶素子。
  4. 前記抵抗変化膜の厚みは１ｎｍ以上２００ｎｍ以下である請求項１または請求項２に記載の記憶素子。
  5. 前記Ｆｅ2Ｏ3または前記スピネル構造酸化物からなる層の厚みは、前記抵抗変化膜の厚みの２０％以下である請求項１または請求項２に記載の記憶素子。
  6. 前記スピネル構造酸化物は、ＭがＭｎ，Ｃｏ，Ｎｉ，ＣｕおよびＺｎから選択された少なくとも１種の元素である、請求項1または請求項２に記載の記憶素子。
  7. 前記第１電極および前記第２電極のうちの少なくとも何れか一方が、Ａｇ、Ａｕ、Ｐｔ、Ｒｕ、ＲｕＯ2、Ｉｒ、ＩｒＯ2、 ＴｉＯ、 ＴｉＮ、 ＴｉＡｌＮのうちの何れかの材料を用いて構成された電極である請求項１または請求項２に記載の記憶素子。
  8. 前記第１電極と前記第２電極との間に所定のパルス電圧を印加することにより、前記抵抗値の変化に対応して、1ビットまたは多ビットのデータが記憶される請求項１または請求項２に記載の記憶素子。
  9. 前記第１電極と前記第２電極との間に所定の電圧を印加することにより、前記抵抗値の変化に応じた電流値に対応して、１ビットまたは多数ビットのデータが再生される請求項１または請求項２に記載の記憶素子。
  10. 第１方向に延びる複数のワード線と、前記ワード線に交差して第２方向に延びる複数のビット線と、前記複数のビット線に一対一で対応して前記第２方向に延びる複数のプレート線と、前記ワード線と前記ビット線との間の交差点に対応して設けられた複数のトランジスタと、前記複数のトランジスタに一対一で対応する複数の記憶素子と、前記複数のワード線に接続して前記ワード線への電圧印加を制御するワード線駆動部と、前記複数のビット線と前記複数のプレート線とに接続して、前記ビット線および前記プレート線への電圧印加を制御するビット線／プレート線駆動部と、を備え、
    前記複数のトランジスタのうちの一つと、前記一つのトランジスタに対応する前記複数の記憶素子のうちの一つと、が、前記複数のビット線のうちの何れか１本と前記１本のビット線に対応する前記複数のプレート線のうちの何れか１本との間に直列に接続され、
    前記一つのトランジスタのゲートが、前記複数のワード線のうちの何れか１本に接続されるとともに、前記一つのトランジスタのドレインおよびソースが、前記１本のビット線と前記一つの記憶素子との間に接続され、
    前記一つの記憶素子は、前記一つのトランジスタに接続される第１電極と、前記1本のプレート線に接続される第２電極と、前記第１電極と前記第２電極とに接続される抵抗変化膜と、を有し、
    前記抵抗変化膜が、Ｆｅ3Ｏ4からなる層およびＦｅ2Ｏ3またはＭＦｅ2Ｏ4で表されるスピネル構造酸化物（ＭはＦｅを除く金属元素）からなる層を含み、前記Ｆｅ3Ｏ4からなる層が前記Ｆｅ2Ｏ3または前記スピネル構造酸化物からなる層より厚く形成されている、メモリ装置。
  11. 前記ワード線駆動部は、所定のデータを記憶する予定の前記記憶素子に対応する前記トランジスタのゲートに接続されたワード線に対し、前記トランジスタのドレインおよびソース間の導通を図るための活性化電圧を印加し、
    前記ビット線／プレート線駆動部は、前記所定のデータを記憶する予定の前記記憶素子に対応する前記トランジスタに接続されたビット線に対し、第１パルス電圧を印加するとともに、前記ビット線に対応するプレート線に対し、第２パルス電圧を印加する、請求項１０記載のメモリ装置。
  12. 前記ワード線駆動部は、予め記憶された所定のデータを再生する予定の前記記憶素子に対応する前記トランジスタのゲートに接続されたワード線に対し、前記トランジスタのドレインおよびソース間の導通を図るための活性化電圧を印加し、
    前記ビット線／プレート線駆動部は、前記所定のデータを再生する予定の前記記憶素子に対応する前記トランジスタに接続されたビット線に対し、第１再生電圧を印加するとともに、前記ビット線に対応するプレート線に対し、第２再生電圧を印加する、請求項１０に記載のメモリ装置。
  13. 請求項１０乃至１２の何れかに記載のメモリ装置と、記憶モードおよび再生モードを有して、所定の演算を実行する論理回路と、を備え、
    前記論理回路は、前記記憶モードにおいて、前記メモリ装置にビットデータを記憶させるように前記メモリ装置を制御し、前記再生モードにおいて、前記メモリ装置に記憶されたビットデータを再生させるように前記メモリ装置を制御する、半導体集積回路。
  14. 請求項１０乃至１２の何れかに記載のメモリ装置と、プログラム実行モードとプログラム書き換えモードとを有するプロセッサと、を備え、
    前記プロセッサは、前記プログラム実行モードにおいて、前記メモリ装置に記憶されたプログラムを実行し、前記プログラム書き換えモードにおいて、前記メモリ装置に記憶されたプログラムを外部から入力されたプログラムに書き換えるように構成される、半導体集積回路。
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