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JP2007026492A - 記憶装置及び半導体装置 - Google Patents

記憶装置及び半導体装置 Download PDF

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Abstract

【課題】 製造プロセスの容易性を担保すると共に、高速駆動を実現することができる記憶装置を提供する。
【解決手段】 第１の電極と第２の電極との間に記憶層が挟まれて構成されたメモリ素子と、メモリ素子と直列に接続されたＭＯＳトランジスタとを有してメモリセルが構成され、隣接する複数のメモリセルにより構成されるメモリブロックを２以上備える記憶装置であって、同一メモリブロックのメモリ素子の第１の電極を同一層により共通に形成すると共に、第１の電極に対してメモリブロック毎に任意の電圧を印加できる様に構成する。
【選択図】 図２

Description

本発明は記憶装置及び半導体装置に関する。詳しくは、電気抵抗の状態により情報を記憶し保持する記憶素子を用いたメモリセルによって構成された記憶装置及び半導体装置に係るものである。
コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のＤＲＡＭ（Dynamic Random Access Memory）が広く使用されている。
しかし、ＤＲＡＭは電源を切ると情報が消えてしまう揮発性メモリであるため、情報が消えない不揮発性メモリが望まれている。
そして、将来有望とされている不揮発性メモリとして、ＦｅＲＡＭ（強誘電体メモリ）、ＭＲＡＭ（磁気メモリ）、相変化メモリ、ＰＭＣ（Programmable Metallization Cell）やＲＲＡＭ等の抵抗変化型メモリが提案されている。
これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能である。また、これらのメモリの場合、不揮発性とすることにより、リフレッシュ動作を不要にして、その分消費電力を低減することができると考えられる。
更に、ＰＭＣやＲＲＡＭ等の抵抗変化型の不揮発性メモリでは、電圧や電流を印加することにより抵抗値が変化する特性を有する材料を、情報を記憶し保持させる記憶層に用いており、記憶層を挟んで２つの電極を設けて、これら２つの電極に電圧や電流を印加するといった比較的簡単な構成であるため、記憶素子の微細化が容易である。
なお、ＰＭＣは、２つの電極の間に、所定の金属を含むイオン導電体を挟んだ構造であり、更に２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませることにより、２つの電極間に電圧を印加した場合に、イオン導電体の抵抗或いはキャパシタンス等の電気特性が変化する特性を利用している。
具体的には、イオン導電体はカルコゲナイトと金属の固溶体（例えば、アモルファスＧｅＳまたはアモルファスＧｅＳｅ）よりなり、２つの電極のいずれか一方の電極には、Ａｇ，Ｃｕ或いはＺｎを含んでいる（例えば、特許文献１参照。）。
また、ＲＲＡＭの構成としては、例えば、２つの電極間に多結晶ＰｒＣａＭｎＯ３薄膜を挟み、２つの電極に電圧パルス、或いは電流パルスを印加することによって、記録膜であるＰｒＣａＭｎＯ３の抵抗値が大きく変化する構成が紹介されている（例えば、非特許文献１参照。）。そして、情報の記録（書き込み）時と消去時とで、極性の異なる電圧パルスを印加している。
また、ＲＲＡＭの他の構成として、例えば、Ｃｒが微量ドープされたＳｒＺｒＯ３（単結晶または多結晶）を２つの電極で挟み込み、それらの電極から電流を流すことによって、記録膜の抵抗が変化する構成が紹介されている（例えば、非特許文献２参照。）。
この非特許文献２には、記憶層のＩ−Ｖ特性が示され、記録及び消去の際の閾値電圧は±０．５Ｖとなっている。この構成でも、電圧パルスの印加により情報の記録及び消去が可能であり、必要なパルス電圧は±１．１Ｖ、電圧パルス幅は２ｍｓであるとされている。更に、高速の記録及び消去も可能であり、電圧パルス幅１００ｎｓでの動作が報告されている。この場合、必要なパルス電圧は±５Ｖとなっている。
しかし、ＦｅＲＡＭは、現状では、非破壊読み出しを行なうことが難しく、破壊読み出しになるために読み出し速度が遅い。また、読み出し或いは記録による分極反転の回数に制限があるため、書き換え可能な回数に限界がある。
また、ＭＲＡＭは、記録に磁界を必要とし、配線に流す電流により磁界を発生させているため、記録を行なう際に大きい電流量が必要となる。
更に、相変化メモリは、同一極性かつ異なる大きさの電圧パルスを印加することによって記録を行うメモリであるが、この相変化メモリは温度によってスイッチングを起こすため、環境温度の変化に敏感であるという問題がある。
また、特許文献１に記載のＰＭＣでは、アモルファスＧｅＳやアモルファスＧｅＳｅの結晶化温度が２００℃程度であり、イオン導電体が結晶化されると特性が劣化してしまうため、実際に記憶素子を作製する際の工程、例えばＣＶＤ絶縁膜や保護膜等を形成する工程における、高い温度に耐えられないという問題がある。
また、非特許文献１及び非特許文献２に記載のＲＲＡＭの構成で提案されている記憶層の材料は、いずれも結晶性の材料であるため、６００℃程度の温度処理が必要であること、提案されている材料の単結晶を製造することが極めて難しいこと、多結晶を使用すると粒界の影響があるために微細化が難しくなること、等の問題を有する。
更に、上述したＲＲＡＭにおいて、パルス電圧を印加して情報の記録や消去を行なうことが提案されているが、提案されている構成では印加したパルス電圧のパルス幅に依存して記録後の記憶層の抵抗値が変化してしまう。また、このように記録後の抵抗値が記録のパルス幅に依存するということは、同一パルスを繰り返して印加した場合においても、抵抗値が変化することを間接的に示している。
例えば、前述した非特許文献１では、同一極性のパルスを印加する場合において、そのパルス幅により、記録後の抵抗値が大きく変化することが報告されている。パルス幅が５０ｎｓ以下の短い場合には、記録による抵抗変化率は小さくなり、また、パルス幅が１００ｎｓ以上の長い場合には、一定値に飽和するのではなく、パルス幅が長くなるに従って、逆に、記録前の抵抗値に近づくという特徴を有している。また、非特許文献１では、記憶層とアクセス制御用のＭＯＳトランジスタとを直列に接続し、それらをアレイ状に配したメモリ構造の特性を紹介しているが、ここでは、パルス幅を１０ｎｓ〜１００ｎｓの範囲で変化させたところ、記録後の記憶層の抵抗値がパルス幅により変化することが報告されている。パルス幅が更に長い場合には、記憶層の特性から抵抗が再び減少することが予想される。
即ち、ＲＲＡＭでは、記録後の抵抗値がパルス電圧の大きさやパルス幅に依存するため、パルス電圧の大きさやパルス幅にバラツキがあると、記録後の抵抗値にバラツキを生じる。
従って、１００ｎｓ程度よりも短いパルス電圧では、記録による抵抗変化率が小さく、記録後の抵抗値のバラツキの影響を受けやすくなるため、安定して記録を行なうことが困難である。
そこで、このような短いパルス電圧で記録を行なう場合には、確実に記録を行なうために、記録後に情報の内容を確認する過程（ベリファイ）を行う必要がある。
例えば、記録前に、記憶素子に既に記録されている情報の内容（記憶層の抵抗値）を読み出して確認する過程を行い、確認した内容（抵抗値）とこれから記録する内容（抵抗値）との関係に対応して記録を行なう。或いは、例えば、記録後に、記憶素子に記録されている情報の内容を読み出して確認する工程を行ない、所望の抵抗値と異なっていた場合には、再記録を行なって所望の抵抗値に補正する。
従って、記録に要する時間が長くなり、例えば、データの重ね書き等を高速で行なうことが困難になる。
以上の様な問題を解決するために、両端の間に閾値電圧以上の電圧を印加することにより、抵抗値が変化する特性を有する抵抗変化型記憶素子（以下、メモリ素子と言う）と、メモリ素子と直列に接続された、回路素子とを有してメモリセルが構成され、メモリ素子及び回路素子の両端の間に印加された電圧が閾値電圧より大きいある電圧以上であるときには、メモリ素子の抵抗値を高い状態から低い状態へ変化させた後におけるメモリセルのメモリ素子及び回路素子の合成抵抗値が、電圧の大きさによらずほぼ一定値となる特性を有する記憶装置が提案され（例えば、特許文献２参照。）、この様な記憶装置によって安定した記録を実現すると共に、情報の記録に要する時間の短縮化を実現している。
ここで、メモリ素子と回路素子（例えばＭＯＳトランジスタ）からなるメモリセルがマトリクス状に配置され、メモリ素子の一端がＭＯＳトランジスタと接続され、ＭＯＳトランジスタのゲートが行方向に沿って配列されたワード線Ｗに接続され、メモリ素子の他端が列方向に沿って配列されたビット線Ｂに接続されたメモリアレイについては、ＭＯＳトランジスタの他端と接続されたソース線Ｓの形態により（１）ソース線がビット線と平行であるメモリアレイ（以下、ビットソース線平行型メモリアレイと称する。）及び（２）ソース線がビット線と垂直であるメモリアレイ（以下、ビットソース線垂直型メモリアレイと称する。）に大別することができる。
以下、それぞれのメモリアレイについて説明を行う。
なお、メモリ素子を抵抗値が高い状態から低い状態へ変化させる動作を書き込みと定義し、メモリ素子を抵抗値が低い状態から高い状態へ変化させる動作を消去と定義し、「ビット線電位＞ソース線電位」の条件で書き込みを行なうことを「データ０のライト」と定義し、「ビット線電位＜ソース線電位」の条件で書き込みを行なうことを「データ１のライト」と定義するものとする。
（１）ビットソース線平行型メモリアレイ（図６参照。）
ビットソース線平行型メモリアレイのメモリセルのうち、図６中符合ａで示すメモリセル（書き込み対象メモリセル）に書き込みを行なう場合には、書き込み対象メモリセルと接続されたワード線（選択ワード線）をハイレベル（以下、Ｈレベルと称する。）とし、書き込み対象メモリセルの接続されたビット線（選択ビット線）にＶＤＤ、書き込み対象メモリセルに接続されたソース線（選択ソース線）に０Ｖを印加してデータ０のライトを行い、選択ワード線をＨレベルとし、選択ビット線に０Ｖ、選択ソース線にＶＤＤを印加してデータ１のライトを行なう。なお、書き込み対象メモリセルに接続されていないワード線（非選択ワード線）、書き込み対象メモリセルに接続されていないビット線（非選択ビット線）及び書き込み対象メモリセルに接続されていないソース線（非選択ソース線）は０Ｖが印加されている。
この時、図６中符合ｂで示す書き込み対象メモリセルと同行のメモリセルについては、選択ワード線に接続されているものの、ビット−ソース間の電位差が０Ｖであるために書き込みが行なわれることはない。また、図６中符合ｃで示す書き込み対象メモリセルと同列のメモリセルについては、選択ワード線に接続されていないために書き込みが行なわれることはない。
ビットソース線平行型メモリアレイでは、書き込み動作は簡単であるものの、単位メモリセルあたりに縦方向にビット線とソース線の２本を配置する必要があるために、メモリセルの面積が増大してしまう。
（２）ビットソース線垂直型メモリアレイ（図７参照。）
ビットソース線垂直型メモリアレイのメモリセルに書き込みを行なう場合は、（２−１）ソース線駆動方式、（２−２）中間電位固定方式及び（２−３）一括消去方式の３つの方法が考えられる。以下、それぞれの書き込み方式について説明を行う。
（２−１）ソース線駆動方式
ソース線駆動方式では、ビットソース線垂直型メモリアレイのメモリセルのうち、図７中符合ａで示す書き込み対象メモリセルに書き込みを行なう場合に、選択ワード線をＨレベルとし、選択ビット線にＶＤＤ、選択ソース線に０Ｖを印加してデータ０のライトを行ない、選択ワード線をＨレベルとし、選択ビット線に０Ｖ、選択ソース線にＶＤＤを印加すると共に非選択ビット線にＶＤＤを印加してデータ１のライトを行なう。なお、非選択ワード線及び非選択ソース線は０Ｖが印加されており、データ０のライト時の非選択ビット線は０Ｖが印加されている。
この時、図７中符合ｂで示す書き込み対象メモリセルと同行のメモリセルについては、選択ワード線に接続されているものの、ビット−ソース間の電位差が０Ｖであるために書き込みが行なわれることはない。また、図７中符合ｃで示す書き込み対象メモリセルと同列のメモリセルについては、選択ワード線に接続されていないために書き込みが行なわれることはない。
ビットソース線垂直型メモリセルは、ビット線とソース線が垂直に配置されているために、ビットソース線平行型メモリアレイと比較するとメモリセルの面積縮小が可能である。
しかし、ビットソース線垂直型メモリアレイでソース線駆動方式を採用した場合には、データ１のライト時にソース線と連動させて非選択ビット線にＶＤＤを印加しなければならず消費電力が増大してしまう。更に、個々のメモリセルに対してデータ０のライトとデータ１のライトを行なう場合には、ソース線に０Ｖ及びＶＤＤを印加しなければならず、即ち、ソース線の電位を０Ｖ及びＶＤＤに２回設定しなければならず、２サイクルを要してしまう。
（２−２）中間電位固定方式
中間電位固定方式では、ビットソース垂直型メモリアレイのメモリセルのうち、図７中符合ａで示す書き込み対象メモリセルに書き込みを行なう場合に、選択ワード線をＨレベルとし、選択ビット線にＶＤＤ、選択ソース線に０ＶとＶＤＤの中間電位（例えばＶＤＤ／２）を印加してデータ０のライトを行ない、選択ワード線をＨレベルとし、選択ビット線に０Ｖ、選択ソース線に０ＶとＶＤＤの中間電位（例えばＶＤＤ／２）を印加してデータ１のライトを行なう。なお、非選択ワード線は０Ｖが印加されており、非選択ビット線及び非選択ソース線には０ＶとＶＤＤの中間電位（例えばＶＤＤ／２）が印加されている。
この時、図７中符合ｂで示す書き込み対象メモリセルと同行のメモリセルについては、選択ワード線に接続されているものの、ビット−ソース間の電位差が０Ｖであるために書き込みが行なわれることはない。また、図７中符合ｃで示す書き込み対象メモリセルと同列のメモリセルについては、選択ワード線に接続されていないために書き込みが行なわれることはない。
ビットソース線垂直型メモリセルは、ビット線とソース線が垂直に配置されているために、ビットソース線平行型メモリアレイと比較するとメモリセルの面積縮小が可能である点は上記の通りである。更に、ビットソース線垂直型メモリアレイで中間電位固定方式を採用した場合には、書き込み動作が簡単である。
しかし、ビット線とソース線に印加される電位差がＶＤＤ／２となり、上記したソース線駆動方式や後述する一括消去方式と比較するとビット線とソース線の電位差が小さい。
（２−３）一括消去方式
一括消去方式では、予め全てのメモリセルに第１の書き込みを行ない（例えば、全てのソース線に０Ｖを印加した状態で、ビット線に一斉にＶＤＤを印加し若しくはビット線に逐次ＶＤＤを印加することにより全てのメモリセルにデータ０のライトを行ない）、続いて、入力データに応じて第１の書き込みとは逆方向のデータの書き込みである第２の書き込みを行なう（例えば、ソース線にＶＤＤを印加した状態で、入力データに応じてビット線を０Ｖに設定することによりデータ１のライトを行なう）ものである。
ビットソース線垂直型メモリセルは、ビット線とソース線が垂直に配置されているために、ビットソース線平行型メモリアレイと比較するとメモリセルの面積縮小が可能である点は上記の通りである。更に、ビットソース線垂直型メモリアレイで一括消去方式を採用した場合には、ソース線駆動方式の様にソース線に印加する電位を頻繁に変更することもないために低消費電力で高速動作が実現し、また、ビット線とソース線に印加される電位差もＶＤＤである。
しかし、メモリセル毎のランダムアクセスができない。即ち、一括消去方式では予め全てのメモリセルに第１の書き込みを行なった後に第２の書き込みを行なうために、データ書き込み単位は全てのメモリアレイ単位ということになり（データ書き込みのためのアクセス単位がメモリアレイ全体ということになり）、メモリセル毎のランダムアクセスができないのである。
ところで、上記したビットソース線平行型メモリアレイ及びビットソース線垂直型メモリアレイの構成の場合には、１ビットセル毎にメモリ素子の分離加工が必要となる。
そこで、メモリ素子を製造する際のパターニング精度を緩和して、メモリ素子の製造歩留まりの向上を実現すべく、メモリ素子を構成するイオン配給層をメモリセル毎にパターニングすることなく全てのメモリセルで共通のものとして構成する技術が提案されている（例えば、特許文献３参照。）。
特表２００２−５３６８４０号公報 Ｗ．Ｗ．Ｚｈｕａｎｇ他著、「Novel Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory (RRAM)」，Technical Digest "International Electron Devices Meeting"，２００２年，ｐ．１９３ Ａ．Ｂｅｃｋ他著，「Reproducible switching effect in thin oxide films for memory applications」，Applied Physics Letters，２０００年，ｖｏｌ．７７，ｐ．１３９−１４１ 特願２００４−２２１２１号明細書 特願２００４−２１４６０３号明細書
しかしながら、メモリ素子を構成するイオン配給層をメモリセル毎にパターニングすることなく全てのメモリセルで共通のものとして構成する技術を採用した場合は、即ち、全てのソース線に共通の電位を印加する様に記憶装置や半導体装置を構成した場合には、メモリ素子を高速で駆動することが困難になってしまう。
具体的には、ソース線駆動方式では、データ１のライトを行なう際にソース線にＶＤＤを印加する必要があるが、単一のソース線にＶＤＤを印加する場合と比較すると、全てのソース線にＶＤＤを印加する場合には消費電流が増大し、メモリ素子の高速駆動が困難になってしまう。
また、一括消去方式では、第１の書き込み時若しくは第２の書き込み時にソース線にＶＤＤを印加（全てのメモリセルにデータ０のライトを行なった後に入力データに応じてデータ１のライトを行う場合には第２の書き込み時にソース線にＶＤＤを印加し、全てのメモリセルにデータ１のライトを行なった後に入力データに応じてデータ０のライトを行う場合には第１の書き込み時にソース線にＶＤＤを印加）する必要があるが、単一のソース線にＶＤＤを印加する場合と比較すると、全てのソース線にＶＤＤを印加する場合には消費電流が増大し、メモリ素子の高速駆動が困難になってしまう。
なお、特許文献３に記載のメモリアレイの形態についても、ビットソース線平行型メモリアレイとビットソース線垂直型メモリアレイが考えられ、メモリアレイの書き込み方法についても、ソース線駆動方式、中間電位固定方式及び一括消去方式が考えら得るが、メモリセルの小型化を図ると共に、確実な書き込みを実現すべくビット線とソース線の電位差を充分に確保するためには、ビットソース線垂直型メモリアレイの形態を採り、ソース線駆動方式若しくは一括消去方式を採用する必要があると言えるため、ここでは、メモリアレイの形態はビットソース線垂直型であり、書き込み方式としてはソース線駆動方式若しくは一括消去方式を採用するものとして説明を行う。
本発明は以上の点に鑑みて創案されたものであって、製造プロセスの容易性を担保すると共に、高速駆動が可能な記憶装置及び半導体装置を提供することを目的とするものである。
上記の目的を達成するために、本発明に係る記憶装置は、第１の電極と第２の電極との間に記憶層が挟まれて構成され、前記第１の電極と第２の電極との間に第１の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の電極と第２の電極との間に前記第１の閾値信号とは極性が異なる第２の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する記憶素子を有してメモリセルが構成され、隣接する複数の前記メモリセルにより構成されるメモリブロックを２以上備える記憶装置であって、同一メモリブロックの前記記憶素子の前記第１の電極が同一層により共通に形成されると共に、前記第１の電極に対して前記メモリブロック毎に任意の電圧を印加できる様に構成されている。
また、上記の目的を達成するために、本発明に係る半導体装置は、第１の電極と第２の電極との間に記憶層が挟まれて構成され、前記第１の電極と第２の電極との間に第１の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の電極と第２の電極との間に前記第１の閾値信号とは極性が異なる第２の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する記憶素子を有してメモリセルが構成され、隣接する複数の前記メモリセルにより構成されるメモリブロックを２以上備えると共に、同一メモリブロックの前記記憶素子の第１の電極が同一層により共通に形成された半導体装置であって、前記第１の電極に対して前記メモリブロック毎に任意の電圧を印加する電圧制御手段を備える。
ここで、同一メモリブロックの記憶素子の第１の電極が同一層により共通に形成されたことによって、記憶素子を製造する際に、共通に形成されている第１の電極についてはメモリセル毎の局所的なパターニング加工等が不要となり、パターニング精度が緩和されて容易にパターニングを行なうことが可能となる。
また、第１の電極に対してメモリブロック毎に任意の電圧を印加できるために、高速駆動が実現する。
なお、２以上のメモリブロックを備えることとしたのは、単一のメモリブロックの場合には、特許文献３に記載のメモリアレイと同様の構成となり、高速駆動の実現ができないからである。
上記した本発明の記憶装置及び半導体装置では、メモリ素子の製造時に容易にパターニングを行なうことができると共に、メモリ素子の高速駆動が実現する。
以下、本発明の実施の形態について図面を参照しながら説明し、本発明の理解に供する。
なお、本実施例では、縦方向に１６ビットのメモリセル、横方向に１６ビットのメモリセルが配列された計２５６ビットのメモリアレイを例に挙げて説明を行う。
図１は本発明を適用した記憶装置の一例を説明するための模式的な断面図であり、ここで示す記憶装置は、メモリセルを構成するメモリ素子１０がマトリクス状に配置されて構成され、メモリ素子は、下部電極１と上部電極４との間に、高抵抗膜２とイオン源層３が挟まれて成り、これら高抵抗膜及びイオン源層により情報を記憶する記憶層が構成されている。
イオン源層３には、Ａｇ，Ｃｕ，Ｚｎから選ばれた１種以上の元素（金属元素）と、Ｓ，Ｓｅ，Ｔｅから選ばれた１種以上の元素（カルコゲナイド元素）とを含有する。そして、金属元素がイオン化することにより、メモリ素子の抵抗値が変化する。即ち、この金属元素（Ａｇ，Ｃｕ，Ｚｎ）はイオン源となるものである。
高抵抗膜２は、イオン源層よりも抵抗率の高い材料、例えば、絶縁体或いは半導体を用いて構成される。具体的には、例えば、酸化珪素、窒化珪素、希土類酸化膜、希土類窒化膜、アモルファスシリコン、アモルファスゲルマニウム、更には、アモルファスカルコゲナイド等の材料を用いることが可能である。
上述のイオン源層として、具体的には、例えばＣｕＴｅＧｅＧｄ膜を用いることができる。このＣｕＴｅＧｅＧｄ膜は、組成により抵抗率が異なるが、Ｃｕ，Ｔｅ，Ｇｄは金属元素であるため抵抗を低くすることは、少なくともカルコゲナイドとしてＳ或いはＳｅを用いた場合に比べて容易である。
アモルファスカルコゲナイド薄膜の中では、ＧｅＴｅは非常に抵抗率が低く、１×１０４Ωｃｍ程度である。これに対して、例えば、ＧｅＳｅは１×１０１３Ωｃｍ程度であり、ＧｓＳＴｅは１×１０１１Ωｃｍ程度である（「機能材料」１９９０年５月号ｐ７６参照。）。
この様に、ＧｅＴｅを母材とする材料、或いはＴｅを含有する材料に、Ｃｕ，Ｇｄ等の金属を含有させることにより、抵抗を低くすることができる。そして、厚さ２０ｎｍ、セル面積０．４μｍ２のＣｕＴｅＧｅＧｄ膜の抵抗値は、１００Ω程度以下とすることが可能である。
これに対して、高抵抗膜２に用いられるガドリニウム酸化膜の抵抗値は高く、比較的薄い膜厚でも容易に１００ｋΩ以上、更には１ＭΩとすることが可能である。
また、図１の構成において、それぞれのメモリ素子は、半導体基板１１に形成されたＭＯＳトランジスタＴｒの上方に形成されている。
このＭＯＳトランジスタＴｒは、半導体基板１１内の素子分離層１２により分離された領域に形成されたソース／ドレイン領域１３と、ゲート電極１４とから成る。ゲート電極１４の壁面には、サイドウォール絶縁層が形成されている。
また、ゲート電極１４は、記憶装置の一方のアドレス配線であるワード線ＷＬを兼ねている
そして、ＭＯＳトランジスタＴｒのソース／ドレイン領域１３の一方と、メモリ素子の下部電極とが、プラグ層１５、金属配線層１６及びプラグ層１７を介して電気的に接続されている。
ＭＯＳトランジスタＴｒのソース／ドレイン領域１３の他方は、プラグ層１５を介して金属配線層１６に接続されている。この金属配線層１６は、記憶装置の他方のアドレス配線であるビット線に接続されている。
また、本発明を適用した記憶装置の一例では、所定数のメモリセルにより単位メモリブロックを構成しており、同一メモリブロック内の各メモリセルを構成するメモリ素子は高抵抗膜、イオン源層及び上部電極の各層を共有する様に構成されている。換言すると、同一メモリブロック内の各メモリ素子が、それぞれ同一層の高抵抗膜、イオン源層及び上部電極により構成されている。
一方、下部電極１は、メモリセル毎に個別に形成されており、各メモリセルが電気的に分離されている。このメモリセル毎に個別に形成された下部電極によって、各下部電極１に対応した位置に、各メモリセルのメモリ素子が規定されるのである。なお、下部電極１は、各々対応する選択用のＭＯＳトランジスタＴｒに接続されている。
また、メモリ素子の一端が選択用のＭＯＳトランジスタＴｒのソース／ドレインの一方に接続され、ＭＯＳトランジスタＴｒのソース／ドレインの他方がビット線に接続され、ＭＯＳトランジスタＴｒのゲートがワード線に接続されている。
そして、メモリ素子の他端が、同一メモリブロック内全体に共通に形成されたプレート電極ＰＬに接続されている。このプレート電極ＰＬを通じて、同メモリ一ブロック内の各メモリ素子に同一の電位が印加される。
以下、具体的な実施例を挙げて、それぞれの実施例の書き込みについて説明を行う。
なお、以下では、全てのメモリセル（１６ビット×１６ビット（横方向×縦方向））を構成するメモリ素子が、それぞれ同一層の高抵抗膜、イオン源層及び上部電極により構成されている場合における共通の高抵抗膜、イオン源層及び上部電極を単体プレートと称し、同一メモリブロック内の各メモリセルを構成するメモリセルが、それぞれ同一層の高抵抗膜、イオン源層及び上部電極により構成されている場合における共通の高抵抗膜、イオン源層及び上部電極を分割プレートと称する。
また、データ入出力のビット幅は４とする。すなわち１６本のビット線から４本のビット線を選択して、書き込みを行うものとする。
（実施例１）
図２は、１６ビット×４ビット（横方向×縦方向）のメモリセルを単位メモリブロックとする記憶装置を説明するための模式図である。
ここで示す記憶装置では、２５６ビットのメモリアレイを１６ビット×４ビット（横方向×縦方向）のメモリセルを単位メモリブロックとして縦方向に４つのメモリブロックが構成されており、単位メモリブロック（１６ビット×４ビット（横方向×縦方向））内のメモリセルを構成するメモリ素子は、それぞれ同一層の高抵抗膜、イオン源層及び上部電極により構成されている。即ち、実施例１では、単体プレートを縦方向に４分割して分割プレートを構成したものである。
また、ワード線はワードドライバＷＤに接続され、ビット線はデータドライバＤＤに接続され、それぞれの分割プレートの上部電極は対応するプレートドライバＰＤに接続されている。即ち、それぞれの分割プレートの上部電極は電圧制御手段としてのプレートドライバに接続され、プレートドライバによってそれぞれの分割プレートの上部電極に任意の電圧が印加できる様に構成されている。
図２で示す様に構成された記憶装置の書き込みは、上記したビットソース線垂直型メモリアレイのソース線駆動方式と同様に行う。
上記したビットソース線垂直型メモリアレイのソース線駆動方式と同様にして書き込みを行なった場合には、単体プレートの場合と比較すると分割プレートの電気容量が小さいために高速に分割プレート面を駆動することができ記憶装置の高速書き込み（高速駆動）が実現すると共に、消費電力を低減することができる。但し、実施例１の場合であっても、データ１のライトを行なう際に非選択ビット線にＶＤＤを印加しなければならないという問題は残される。なお、プレート面の分割数は、分割による面積増加と高速低消費電流動作との兼ね合いで決定されることとなる。
（実施例２）
図３は、４ビット×１６ビット（横方向×縦方向）のメモリセルを単位メモリブロックとする記憶装置を説明するための模式図である。
ここで示す記憶装置では、２５６ビットのメモリアレイを４ビット×１６ビット（横方向×縦方向）のメモリセルを単位メモリブロックとして横方向に４つのメモリブロックが構成されており、単位メモリブロック（４ビット×１６ビット（横方向×縦方向））内のメモリセルを構成するメモリ素子は、それぞれ同一層の高抵抗膜、イオン源層及び上部電極により構成されている。即ち、実施例２では、単体プレートを横方向に４分割して分割プレートを構成したものである。
また、ワード線はワードドライバＷＤに接続され、ビット線はデータドライバＤＤに接続され、それぞれの分割プレートの上部電極は対応するプレートドライバＰＤに接続されている。即ち、それぞれの分割プレートの上部電極は電圧制御手段としてのプレートドライバに接続され、プレートドライバによってそれぞれの分割プレートの上部電極に任意の電圧が印加できる様に構成されている。
図３で示す様に構成された記憶装置の書き込みは、実施例１と同様に行う。
上記した実施例１と同様にして書き込みを行なった場合には、実施例１と同様に、単体プレートの場合と比較すると分割プレートの電気容量が小さいために高速に分割プレート面を駆動することができ記憶装置の高速書き込み（高速駆動）が実現すると共に、消費電力を低減することができる。
また、単体プレートの場合には、非選択メモリセルのビット−ソース間の電位差を０Ｖとすべく、データ１のライト時に単体プレートに印加する電位と連動させてビット線電位を動作させる必要があるが、実施例２の場合には、選択メモリセルに対応する分割プレート（選択分割プレート）以外の分割プレート（非選択分割プレート）に印加する電位は動作させる必要が無く０Ｖに固定することができるために、非選択ビット線の電位も０Ｖに固定することができ、ビット線電位をソース線と連動させる必要がなくなり、低消費電力動作が実現する。
なお、プレート面の分割数は、分割による面積増加と高速低消費電力動作との兼ね合いで決定されることとなる。
（実施例３）
図４は、４ビット×４ビット（横方向×縦方向）のメモリセルを単位メモリブロックとする記憶装置を説明するための模式図である。
ここで示す記憶装置では、２５６ビットのメモリアレイを４ビット×４ビット（横方向×縦方向）のメモリセルを単位メモリブロックとして縦横４つずつのメモリブロックが構成されており、単位メモリブロック（４ビット×４ビット（縦方向×横方向））内のメモリセルを構成するメモリ素子は、それぞれ同一層の高抵抗膜、イオン源層及び上部電極により構成されている。即ち、実施例３では、単体プレートを縦横方向にそれぞれ４分割して分割プレートを構成したものである。
また、ワード線はワードドライバＷＤに接続され、ビット線はデータドライバＤＤに接続され、それぞれの分割プレートの上部電極は対応するプレートドライバＰＤに接続されている。即ち、それぞれの分割プレートの上部電極は電圧制御手段としてのプレートドライバに接続され、プレートドライバによってそれぞれの分割プレートの上部電極に任意の電圧が印加できる様に構成されている。
なお、図４では１６個のプレートドライバ（図示は一部を省略）が設けられ、それぞれの分割プレートの上部電極とプレートドライバが一対一に対応する場合を例に挙げて説明を行っているが、プレートドライバは選択分割プレートに所定の電位を印加することができる構成であれば充分であり、図５（ａ）で示す様に、列毎にプレートドライバＰＤが設けられ、プレートセレクタＰＳで選択された分割プレートに所定の電位を印加することができる様な構成としても良いし、図５（ｂ）で示す様に、行毎にプレートドライバＰＤが設けられ、プレートセレクタＰＳで選択された分割プレートに所定の電位を印加することができる様な構成としても良い。
図４で示す様に構成された記憶装置で、実施例１と同様にして書き込みを行なった場合についても、上記した実施例２と同様の効果が期待できる。
また、図４で示す様に構成された記憶装置で、選択分割プレートのみの電位を変動させ、非選択分割プレートの電位を固定した状態で上記したビットソース線垂直型メモリアレイの一括消去方式と同様にして書き込みを行なった場合には、単体プレートの場合と比較すると分割プレートの電気容量が小さいために、高速駆動が実現し、そのため高速アクセスが可能となる。
更に、単体プレートの場合と比較すると、データの書き込みが分割プレート単位ということになり（データ書き込みのためのアクセス単位が分割プレートということになり）、アクセス単位が小さくなり、きめ細かな書き込みが実現する。即ち、よりランダムアクセスに近い形態が実現する。なお、アクセス単位を出力ビット幅と同じにすることによって、完全なランダムアクセスが可能となる。
上記した実施例１〜実施例３で示す様に、単体プレートを分割して分割プレートを構成し、各分割プレートに独立して電圧を印加することによって、駆動速度の向上が実現する。
なお、メモリアレイ及び周辺回路をそれぞれ有する複数の小容量の記憶装置を配置し、即ち、単純に全体の容量を複数の小容量の記憶装置で分担する様に記憶装置を構成した場合であっても同様の効果を実現することができるものの、複数の小容量の記憶装置を配置した場合には大幅な面積増大を招いてしまうために、本発明では周辺回路をそのままにして単体プレートの分割を行なっている。
以下、メモリセルサイズが１×１μｍであり、分割プレート同士の間隙が２μｍであり、６４ｋビットのメモリアレイを駆動するワード線ドライバの横サイズが５０μｍ（小容量のメモリアレイを駆動するワード線ドライバの横サイズは４５μｍ）、６４ｋビットのメモリアレイを駆動するデータ入出力回路の縦サイズが８０μｍ（小容量のメモリアレイを駆動するデータ入出力回路の縦サイズは７０μｍ）とすると、（１）２５６ビット×２５６ビット＝６４ｋビットの記憶装置、（２）１６ｋビットの小容量の記憶装置を４つ配置した記憶装置、（３）単体プレートを縦横２分割して４個の分割プレートとした記憶装置及び（４）単体プレートを縦横８分割して６４個の分割プレートとした記憶装置についての面積を求める。
（１）６４ｋビットの記憶装置
（６４ｋビットの記憶装置の縦サイズ）＝（６４ｋビットの記憶装置の縦方向のメモリアレイのサイズ）＋（データ入出力回路の縦サイズ）＝２５６μｍ＋８０μｍ＝３３６μｍとなり、
（６４ｋビットの記憶装置の横サイズ）＝（６４ｋビットの記憶装置の横方向のメモリアレイのサイズ）＋（ワード線ドライバの横サイズ）＝２５６＋５０＝３０６μｍとなる。
従って、６４ｋビットの記憶装置の面積は１０２８９６μｍ２となる。
（２）１６ｋビットの小容量の記憶装置を４つ配置した記憶装置
（１６ｋビットの記憶装置の縦サイズ）＝（１６ビットの記憶装置のメモリアレイのサイズ）＋（データ入出力回路の縦サイズ）＝１２８μｍ＋７０μｍ＝１９８μｍとなり、
（１６ｋビットの記憶装置の横サイズ）＝（１６ビットの記憶装置のメモリアレイのサイズ）＋（ワード線ドライバの横サイズ）＝１２８μｍ＋４５μｍ＝１７３μｍとなる。
従って、１６ｋビットの記憶装置の面積は３４２５４μｍ２となり、４つの１６ｋビットの記憶装置の合計面積は１３７０１６μｍ２となり、６４ｋビットの記憶装置と比べて約３３％の面積増となる。
なお、面積増となるのは、メモリアレイのサイズが縦横で半分になったとしても周辺回路のサイズは若干小さくなるに留まるからである。
（３）単体プレートを縦横２分割して４個の分割プレートとした記憶装置
（４個の分割プレートとした記憶装置の縦サイズ）＝（縦方向のメモリアレイのサイズ）＋（分割プレート同士の間隙）＋（データ入出力回路の縦サイズ）＝２５６μｍ＋２μｍ＋８０μｍ＝３３８μｍとなり、
（４個の分割プレートとした記憶装置の横サイズ）＝（横方向のメモリアレイのサイズ）＋（分割プレート同士の間隙）＋（ワード線ドライバの横サイズ）＝２５６μｍ＋２μｍ＋５０μｍ＝３０８μｍとなる。
従って、単体プレートを縦横２分割して４個の分割プレートとした記憶装置の面積は１０４０１４μｍ２となり、６４ｋビットの記憶装置と比べて約１％程度の面積増に過ぎない。
（４）単体プレートを縦横８分割して６４個の分割プレートとした記憶装置
（６４個の分割プレートとした記憶装置の縦サイズ）＝（縦方向のメモリアレイのサイズ）＋（分割プレート同士の間隙）＋（データ入出力回路の縦サイズ）＝２５６μｍ＋１４μｍ＋８０μｍ＝３５０μｍとなり、
（６４個の分割プレートとした記憶装置の横サイズ）＝（横方向のメモリアレイのサイズ）＋（分割プレート同士の間隙）＋（ワード線ドライバの横サイズ）＝２５６μｍ＋１４μｍ＋５０μｍ＝３３０μｍとなる。
従って、単体プレートを縦横８分割して６４個の分割プレートとした記憶装置の面積は１１５５００μｍ２となり、６４ｋビットの記憶装置と比べて約１２％程度の面積増である。
上記（１）〜（４）の具体例を考慮すると、上記の通り、複数の小容量の記憶装置を配置するよりも、周辺回路はそのままにして単体プレートを分割した方が記憶装置の面積増加を抑制することができる。
本発明を適用した記憶装置の一例を説明するための模式的な断面図である。 実施例１の記憶装置を説明するための模式図である。 実施例２の記憶装置を説明するための模式図である。 実施例３の記憶装置を説明するための模式図である。 実施例３の記憶装置の変形例を説明するための模式図である。 ビットソース線平行型メモリアレイの書き込みを説明するための模式図である。 ビットソース線垂直型メモリアレイの書き込みを説明するための模式図である。
符号の説明
１ 下部電極
２ 高抵抗膜
３ イオン源層
４ 上部電極
１０ 抵抗変化型記憶素子（メモリ素子）
１１ 半導体基板
１２ 素子分離層
１３ ソース／ドレイン領域
１４ ゲート電極
１５ プラグ層
１６ 金属配線層
１７ プラグ層
Ｔｒ ＭＯＳトランジスタ
ＷＬ ワード線
ＰＬ プレート電極

Claims (2)

  1. 第１の電極と第２の電極との間に記憶層が挟まれて構成され、前記第１の電極と第２の電極との間に第１の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の電極と第２の電極との間に前記第１の閾値信号とは極性が異なる第２の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する記憶素子を有してメモリセルが構成され、
    隣接する複数の前記メモリセルにより構成されるメモリブロックを２以上備える記憶装置であって、
    同一メモリブロックの前記記憶素子の前記第１の電極が同一層により共通に形成されると共に、
    前記第１の電極に対して前記メモリブロック毎に任意の電圧を印加できる
    記憶装置。
  2. 第１の電極と第２の電極との間に記憶層が挟まれて構成され、前記第１の電極と第２の電極との間に第１の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の電極と第２の電極との間に前記第１の閾値信号とは極性が異なる第２の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する記憶素子を有してメモリセルが構成され、
    隣接する複数の前記メモリセルにより構成されるメモリブロックを２以上備えると共に、同一メモリブロックの前記記憶素子の第１の電極が同一層により共通に形成された半導体装置であって、
    前記第１の電極に対して前記メモリブロック毎に任意の電圧を印加する電圧制御手段を備える
    半導体装置。
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