JP4749563B2 - 多層プリント配線板および多層プリント配線板の製造方法 - Google Patents
多層プリント配線板および多層プリント配線板の製造方法 Download PDFInfo
- Publication number
- JP4749563B2 JP4749563B2 JP2001047599A JP2001047599A JP4749563B2 JP 4749563 B2 JP4749563 B2 JP 4749563B2 JP 2001047599 A JP2001047599 A JP 2001047599A JP 2001047599 A JP2001047599 A JP 2001047599A JP 4749563 B2 JP4749563 B2 JP 4749563B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- printed wiring
- wiring board
- multilayer printed
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15172—Fan-out arrangement of the internal vias
- H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
- H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
- H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
【発明の属する技術分野】
本発明は、ビルドアップ多層プリント配線板に関し、特にICチップなどの電子部品を内蔵する多層プリント配線板及び多層プリント配線板の製造方法に関するのもである。
【0002】
【従来の技術】
ICチップは、ワイヤーボンディング、TAB、フリップチップなどの実装方法によって、プリント配線板との電気的接続を取っていた。
ワイヤーボンディングは、プリント配線板にICチップを接着剤によりダイボンディングさせて、該プリント配線板のパッドとICチップのパッドとを金線などのワイヤーで接続させた後、ICチップ並びにワイヤーを守るために熱硬化性樹脂あるいは熱可塑性樹脂などの封止樹脂を施していた。
TABは、ICチップのバンプとプリント配線板のパッドとをリードと呼ばれる線を半田などによって一括して接続させた後、樹脂による封止を行っていた。
フリップチップは、ICチップとプリント配線板のパッド部とをバンプを介して接続させて、バンプとの隙間に樹脂を充填させることによって行っていた。
【0003】
【発明が解決しようとする課題】
しかしながら、それぞれの実装方法は、ICチップとプリント配線板の間に接続用のリード部品(ワイヤー、リード、バンプ)を介して電気的接続を行っている。それらの各リード部品は、切断、腐食し易く、これにより、ICチップとの接続が途絶えたり、誤作動の原因となることがあった。
また、それぞれの実装方法は、ICチップを保護するためにエポキシ樹脂等の熱可塑性樹脂によって封止を行っているが、その樹脂を充填する際に気泡を含有すると、気泡が起点となって、リード部品の破壊やICパッドの腐食、信頼性の低下を招いてしまう。熱可塑性樹脂による封止は、それぞれの部品に合わせて樹脂装填用プランジャー、金型を作成する必要が有り、また、熱硬化性樹脂であってもリード部品、ソルダーレジストなどの材質などを考慮した樹脂を選定しなくては成らないために、それぞれにおいてコスト的にも高くなる原因にもなった。
【0004】
本発明は上述した課題を解決するためになされたものであり、その目的とするところは、リード部品を介さないで、ICチップと直接電気的接続し得る多層プリント配線板及び多層プリント配線板の製造方法を提案することを目的とする。
【0005】
【課題を解決するための手段】
本発明者は鋭意研究した結果、樹脂絶縁性基板に開口部、通孔やザグリ部を設けてICチップなどの電子部品を予め内蔵させて、層間絶縁層を積層し、該ICチップのダイパッド上に、フォトエッチングあるいはレーザにより、バイアホールを設けて、導電層である導体回路を形成させた後、更に、層間絶縁層と導電層を繰り返して、多層プリント配線板を設けることによって、封止樹脂を用いず、リードレスによってICチップとの電気的接続を取ることができる構造を案出した。
【0006】
更に、本発明者は、樹脂絶縁性基板に開口部、通孔やザグリ部を設けてICチップなどの電子部品を予め内蔵させて、層間絶縁層を積層し、該ICチップのダイパッド上に、フォトエッチングあるいはレーザにより、バイアホールを設けて、導電層である導体回路を形成させた後、更に、層間絶縁層と導電層を繰り返して、多層プリント配線板の表層にもICチップなどの電子部品を実装させた構造を提案した。それによって、封止樹脂を用いず、リードレスによってICチップとの電気的接続を取ることができる。また、それぞれの機能が異なるICチップなどの電子部品を実装させることができ、より高機能な多層プリント配線板を得ることができる。具体例として、内蔵ICチップには、キャシュメモリを埋め込み、表層には、演算機能を有するICチップを実装させることによって、歩留まりの低いキャシュメモリをICチップと別に製造しながら、ICチップとキャシュメモリとを近接して配置することが可能になる。
【0007】
また更に、本発明者は、鋭意研究した結果、樹脂絶縁性基板に開口部、通孔やザグリ部を設けてICチップなどの電子部品を予め収容させて、該ICチップのダイパッドには少なくとも2層構造からなる仲介層を形成させることを案出した。仲介層の上層には層間絶縁層を積層し、該ICチップの仲介層であるバイアホール上に、フォトエッチングあるいはレーザにより、バイアホールを設けて、導電層である導体回路を形成させた後、更に、層間絶縁層と導電層を繰り返して、多層プリント配線板を設けることによって、封止樹脂を用いず、リードレスによってICチップとの電気的接続を取ることができる。また、ICチップ部分に仲介層が形成されていることから、ICチップ部分には平坦化されるので、上層の層間絶縁層も平坦化されて、膜厚みも均一になる。更に、前述の仲介層によって、上層のバイアホールを形成する際も、形状の安定性を保つことができる。
【0008】
本発明で定義される仲介層について説明する。
仲介層は、従来のICチップ実装技術を用いることなく、半導体素子であるICチップとプリント配線板と直接接続を取るために設けられた中間の仲介層を意味する。特徴としては、2層以上の金属層で形成され、半導体素子であるICチップのダイパッドよりも大きくさせることにある。それによって、電気的接続や位置合わせ性を向上させるものであり、かつ、ダイパッドにダメージを与えることなくレーザやフォトエッチングによるバイアホール加工を可能にするものである。そのため、プリント配線板へのICチップの埋め込み、収容、収納や接続を確実にすることができる。また、仲介層上には、直接、プリント配線板の導体層である金属を形成することを可能にする。その導体層の一例としては、層間樹脂絶縁層のバイアホールや基板上のスルーホールなどがある。
【0009】
ICチップのダイパッドに仲介層を設ける理由は、次の通りである。ICチップのダイパッドは一般的にアルミニウムなどで製造されている。仲介層を形成させていないダイパッドのままで、フォトエッチングにより層間絶縁層のバイアホールを形成させた時、ダイパッドのままであれば露光、現像後にダイパッドの表層に樹脂が残りやすかった。それに、現像液の付着によりダイパッドの変色を引き起こした。一方、レーザの場合、ビア径がダイパッド径より大きいときには、ダイパッド及びパシベーション(ICの保護膜)がレーザによって破壊される。また、後工程に、酸や酸化剤あるいはエッチング液に浸漬させたり、種々のアニール工程を経ると、ICチップのダイパッドの変色、溶解が発生した。更に、ICチップのダイパッドは、20〜60μm程度の径で作られており、バイアホールはそれより大きいので位置ずれの際に未接続が発生しやすい。
【0010】
これに対して、ダイパッド上に銅等からなる仲介層を設けることで、溶剤の使用が可能となりダイパッド上の樹脂残りを防ぐことができる。また、後工程の際に酸や酸化剤あるいはエッチング液に浸漬させたり、種々のアニール工程を経てもダイパッドの変色、溶解が発生しない。これにより、ダイパッドとバイアホールとの接続性や信頼性を向上させる。更に、ICチップのダイパッド上に20μmよりも大きな径の仲介層を介在させることで、バイアホールを確実に接続させることができる。望ましいのは、仲介層は、バイアホール径と同等以上のものがよい。
【0011】
それぞれに多層プリント配線板だけで機能を果たしてもいるが、場合によっては半導体装置としてのパッケージ基板としての機能させるために外部基板であるマザーボードやドーターボードとの接続のため、BGA(半田バンプ)やPGA(導電性接続ピン)を配設させてもよい。また、この構成は、従来の実装方法で接続した場合よりも配線長を短くできて、ループインダクタンスも低減できる。
【0012】
本願発明に用いられるICチップなどの電子部品を内蔵させる樹脂製基板としては、エポキシ樹脂、BT樹脂、フェノール樹脂などにガラスエポキシ樹脂などの補強材や心材を含浸させた樹脂、エポキシ樹脂を含浸させたプリプレグを積層させたものなどが用いられるが、一般的にプリント配線板で使用されるものを用いることができる。それ以外にも両面銅張積層板、片面板、金属膜を有しない樹脂板、樹脂フィルムを用いることができる。ただし、350℃以上の温度を加えると樹脂は、溶解、炭化をしてしまう。また、セラミックでは、外形加工性に劣るので使用することができない。
【0013】
コア基板等の予め樹脂製絶縁基板にICチップなどの電子部品を収容するキャビティをザグリ、通孔、開口を形成したものに該ICチップを接着剤などで接合させる。
【0014】
ICチップを内蔵させたコア基板の全面に蒸着、スパッタリングなどを行い、全面に導電性の金属膜(第1薄膜層)を形成させる。その金属としては、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅などがよい。厚みとしては、0.001〜2.0μmの間で形成させるのがよい。0.001μm未満では、全面に均一に積層できない。2.0μmを越えるものを形成させることは困難であり、効果が高まるのもでもなかった。クロムの場合には0.1μmの厚みが望ましい。
【0015】
第1薄膜層により、ダイパッドの被覆を行い、仲介層とICチップにダイパッドとの界面の密着性を高めることができる。また、これら金属でダイパッドを被覆することで、界面への湿分の侵入を防ぎ、ダイパッドの溶解、腐食を防止し、信頼性を高めることができる。また、この第1薄膜層によって、リードのない実装方法によりICチップとの接続を取ることができる。ここで、クロム、ニッケル、チタンを用いることが、金属との密着性やよく、また、界面への湿分の侵入を防ぐために望ましい。
【0016】
第1薄膜層上に、スパッタ、蒸着、又は、無電解めっきにより第2薄膜層を形成させる。その金属としてはニッケル、銅、金、銀などがある。電気特性、経済性、また、後程で形成される厚付け層は主に銅であることから、銅を用いるとよい。
【0017】
ここで第2薄膜層を設ける理由は、第1薄膜層では、後述する厚付け層を形成するための電解めっき用のリードを取ることができ難いためである。第2薄膜層36は、厚付けのリードとして用いられる。その厚みは0.01〜5.0μmの範囲で行うのがよい。0.01μm未満では、リードとしての役割を果たし得ず、5.0μmを越えると、エッチングの際、下層の第1薄膜層がより多く削れて隙間ができてしまい、湿分が侵入し易くなり、信頼性が低下するからである。
【0018】
第2薄膜層上に、無電解あるいは電解めっきにより厚付けさせる。形成される金属の種類としてはニッケル、銅、金、銀、亜鉛、鉄などがある。電気特性、経済性、仲介層としての強度や構造上の耐性、また、後程で形成されるビルドアップである導体層は主に銅であることから、銅を用い電解めっきで形成するのが望ましい。その厚みは1〜20μmの範囲で行うのがよい。1μmより薄いと、上層のバイアホールとの接続信頼性が低下し、20μmよりも厚くなると、エッチングの際にアンダーカットが起こってしまい、形成される仲介層とバイアホールと界面に隙間が発生するからである。また、場合によっては、第1薄膜層上に直接厚付けめっきしても、さらに、多層に積層してもよい。
【0019】
その後、エッチングレジストを形成して、露光、現像して仲介層以外の部分の金属を露出させてエッチングを行い、ICチップのダイパッド上に第1薄膜層、第2薄膜層、厚付け層からなる仲介層を形成させる。
【0020】
また、上記仲介層の製造方法以外にも、ICチップ及びコア基板の上に形成した金属膜上にドライフィルムレジストを形成して仲介層に該当する部分を除去させて、電解めっきによって厚付けした後、レジストを剥離してエッチング液によって、同様にICチップのダイパッド上に仲介層を形成させることもできる。
【0021】
【発明の実施の形態】
以下、本発明の実施形態について図を参照して説明する。
先ず、本発明の第1実施形態に係る多層プリント配線板の構成について、多層プリント配線板10の断面を示す図6を参照して説明する。
【0022】
図6に示すように多層プリント配線板10は、ICチップ20を収容するコア基板30と、層間樹脂絶縁層50、層間樹脂絶縁層150とからなる。層間樹脂絶縁層50には、バイアホール60および導体回路58が形成され、層間樹脂絶縁層150には、バイアホール160および導体回路158が形成されている。
【0023】
ICチップ20には、パッシベーション膜24が被覆され、該パッシベーション膜24の開口内に入出力端子を構成するダイパッド24が配設されている。アルミニウム製のダイパッド24の上には、仲介層38が形成されている。該仲介層38は、第1薄膜層33、第2薄膜層36、厚付け膜37の3層構造からなる。
【0024】
層間樹脂絶縁層150の上には、ソルダーレジスト層70が配設されている。ソルダーレジスト層70の開口部71下の導体回路158には、図示しないドータボード、マザーボード等の外部基板と接続するための半田バンプ76が設けられている。
【0025】
本実施形態の多層プリント配線板10では、コア基板30にICチップ20を予め内蔵させて、該ICチップ20のダイパッド24には仲介層を38を配設させている。このため、リード部品や封止樹脂を用いず、ICチップと多層プリント配線板(パッケージ基板)との電気的接続を取ることができる。また、ICチップ部分に仲介層38が形成されていることから、ICチップ部分には平坦化されるので、上層の層間絶縁層50も平坦化されて、膜厚みも均一になる。更に、仲介層によって、上層のバイアホール60を形成する際も形状の安定性を保つことができる。
【0026】
更に、ダイパッド24上に銅製の仲介層38を設けることで、ダイパッド24上の樹脂残りを防ぐことができ、また、後工程の際に酸や酸化剤あるいはエッチング液に浸漬させたり、種々のアニール工程を経てもダイパッド24の変色、溶解が発生しない。これにより、ICチップのダイパッドとバイアホールとの接続性や信頼性を向上させる。更に、40μm前後の径のダイパッド24上に60μm径以上の仲介層38を介在させることで、60μm径のバイアホールを確実に接続させることができる。
【0027】
引き続き、図6を参照して上述した多層プリント配線板の製造方法について、図1〜図5を参照して説明する。
【0028】
(1)先ず、ガラスクロス等の心材にエポキシ等の樹脂を含浸させたプリプレグを積層した絶縁樹脂基板(コア基板)30を出発材料とする(図1(A)参照)。次に、コア基板30の片面に、ザグリ加工でICチップ収容用の凹部32を形成する(図1(B)参照)。ここでは、ザグリ加工により凹部を設けているが、開口を設けた絶縁樹脂基板と開口を設けない樹脂絶縁基板とを張り合わせることで、収容部を備えるコア基板を形成できる。
【0029】
(2)その後、凹部32に、印刷機を用いて接着材料34を塗布する。このとき、塗布以外にも、ポッティングなどをしてもよい。次に、ICチップ20を接着材料34上に載置する(図1(C)参照)。
【0030】
(3)そして、ICチップ20の上面を押す、もしくは叩いて凹部32内に完全に収容させる(図1(D)参照)。これにより、コア基板30を平滑にすることができる。
【0031】
(4)その後、ICチップ20を収容させたコア基板30の全面に蒸着、スパッタリングなどを行い、全面に導電性の第1薄膜層33を形成させる(図2(A))。その金属としては、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅などがよい。特に、ニッケル、クロム、チタンを用いることが、金属との密着性がよく、また、界面への湿分の侵入を防ぐために望ましい。厚みとしては、0.001〜2.0μmの間で形成させるのがよい。特に、0.1〜1.0μmが望ましい。クロムの場合には0.1μmの厚みが望ましい。
【0032】
第1薄膜層33により、ダイパッド24の被覆を行い、仲介層とICチップにダイパッド24との界面の密着性を高めることができる。また、これら金属でダイパッド24を被覆することで、界面への湿分の侵入を防ぎ、ダイパッドの溶解、腐食を防止し、信頼性を高めることができる。また、この第1薄膜層33によって、リードのない実装方法によりICチップとの接続を取ることができる。
【0033】
(5)第1薄膜層33上に、スパッタ、蒸着、又は、無電解めっきにより、第2薄膜層36を形成させる(図2(B))。その金属としてはニッケル、銅、金、銀などがある。電気特性、経済性、また、後程で形成されるビルドアップである導体層は主に銅であることから、銅を用いるとよい。なお、第1薄膜層33上に、第2薄膜層36を設けることなく厚付け層を直接形成することもできる。
【0034】
第2薄膜層を設ける理由は、第1薄膜層では、後述する厚付け層を形成するための電解めっき用のリードを取ることができ難いためである。第2薄膜層36は、厚付けのリードとして用いられる。その厚みは0.01〜5.0μmの範囲で行うのがよい。0.01μm未満では、リードとしての役割を果たし得ず、5.0μmを越えると、エッチングの際、下層の第1薄膜層がより多く削れて隙間ができてしまい、湿分が侵入し易くなり、信頼性が低下するからである。なお、望ましい第1薄膜層と第2薄膜層との組み合わせは、クロム−銅、クロム−ニッケル、チタン−銅、チタン−ニッケルである。金属との接合性や電気伝達性という点で他の組み合わせよりも優れる。
【0035】
(6)その後、レジストを塗布し、露光、現像してICチップのダイパッドの上部に開口を設けるようにメッキレジスト35を設け、以下の条件で電解めっきを施し、電解めっき膜(厚付け膜)37を設ける(図2(C))。
【0036】
【0037】
メッキレジスト35を除去した後、メッキレジスト35下の無電解第2薄膜層36、第1薄膜層33をエッチングで除去することで、ICチップのダイパッド24上に仲介層38を形成する(図2(D))。ここでは、メッキレジストにより仲介層を形成したが、無電解第2薄膜層36の上に電解めっき膜を均一に形成した後、エッチングレジストを形成して、露光、現像して仲介層以外の部分の金属を露出させてエッチングを行い、ICチップのダイパッド上に仲介層を形成させることも可能である。電解めっき膜は、ニッケル、銅、金、銀、亜鉛、鉄により形成するのが望ましく、厚みは1〜20μmの範囲がよい。それより厚くなると、エッチングの際にアンダーカットが起こってしまい、形成される仲介層とバイアホールと界面に隙間が発生することがあるからである。
【0038】
(7)次に、基板にエッチング液をスプレイで吹きつけ、仲介層38の表面をエッチングすることにより粗化面38αを形成する(図3(A)参照)。なお、粗化面は、無電解めっき、酸化還元処理により形成することもできる。図3(A)中の仲介層38を拡大して図7(A)に示し、図7(A)のB矢視を図7(B)に示す。仲介層38は、第1薄膜層33、第2薄膜層36、厚付け膜37の3層構造からなる。図7(A)に示すように、仲介は円形に形成されているが、この代わりに、図7(C)に示すように楕円形に、図7(D)に示すように矩形に、図7(E)に示すように小判型に形成することも可能である。
【0039】
(8)上記工程を経た基板に、厚さ50μmの熱硬化型樹脂シートを温度50〜150℃まで昇温しながら圧力5kg/cm2で真空圧着ラミネートし、層間樹脂絶縁層50を設ける(図3(B)参照)。真空圧着時の真空度は、10mmHgである。
【0040】
(9)次に、波長10.4μmのCO2ガスレーザにて、ビーム径5mm、トップハットモード、パルス幅5.0μ秒、マスクの穴径0.5mm、1ショットの条件で、層間樹脂絶縁層50に直径80μmのバイアホール用開口48を設ける(図3(C)参照)。クロム酸を用いて、開口48内の樹脂残りを除去する。ダイパッド24上に銅製の仲介層38を設けることで、ダイパッド24上の樹脂残りを防ぐことができ、これにより、ダイパッド24と後述するバイアホール60との接続性や信頼性を向上させる。更に、40μm径前後のダイパッド24上に60μm以上の径の仲介層38を介在させることで、60μm径のバイアホール用開口48を確実に接続させることができる。なお、ここでは、過マンガン酸を用いて樹脂残さを除去したが、酸素プラズマを用いてデスミア処理を行うことも可能である。
【0041】
(10)次に、クロム酸、過マンガン酸塩などの酸化剤等に浸漬させることによって、層間樹脂絶縁層50の粗化面50αを設ける(図3(D)参照)。該粗化面50αは、0.1〜5μmの範囲で形成されることがよい。その一例として、過マンガン酸ナトリウム溶液50g/l、温度60℃中に5〜25分間浸漬させることによって、2〜3μmの粗化面50αを設ける。上記以外には、日本真空技術株式会社製のSV−4540を用いてプラズマ処理を行い、層間樹脂絶縁層50の表面に粗化面50αを形成することもできる。この際、不活性ガスとしてはアルゴンガスを使用し、電力200W、ガス圧0.6Pa、温度70℃の条件で、2分間プラズマ処理を実施する。
【0042】
(11)粗化面50αが形成された層間樹脂絶縁層50上に、金属層52を設ける(図4(A)参照)。金属層52は、無電解めっきによって形成させる。予め層間樹脂絶縁層50の表層にパラジウムなどの触媒を付与させて、無電解めっき液に5〜60分間浸漬させることにより、0.1〜5μmの範囲でめっき膜である金属層52を設ける。その一例として、
〔無電解めっき水溶液〕
NiSO4 0.003 mol/l
酒石酸 0.200 mol/l
硫酸銅 0.030 mol/l
HCHO 0.050 mol/l
NaOH 0.100 mol/l
α、α′−ビピルジル 100 mg/l
ポリエチレングリコール(PEG) 0.10 g/l
34℃の液温度で40分間浸漬させた。
上記以外でも上述したプラズマ処理と同じ装置を用い、内部のアルゴンガスを交換した後、Ni及びCuをターゲットにしたスパッタリングを、気圧0.6Pa、温度80℃、電力200W、時間5分間の条件で行い、Ni/Cu金属層52を層間樹脂絶縁層50の表面に形成することもできる。このとき、形成されるNi/Cu金属層52の厚さは0.2μmである。
【0043】
(12)上記処理を終えた基板30に、市販の感光性ドライフィルムを貼り付け、クロムガラスマスクを載置して、40mJ/cm2で露光した後、0.8%炭酸ナトリウムで現像処理し、厚さ25μmのめっきレジスト54を設ける。次に、以下の条件で電解めっきを施して、厚さ18μmの電解めっき膜56を形成する(図4(B)参照)。なお、電解めっき水溶液中の添加剤は、アトテックジャパン社製のカパラシドHLである。
【0044】
【0045】
(13)めっきレジスト54を5%NaOHで剥離除去した後、そのめっきレジスト下のNi−Cu合金層52を硝酸および硫酸と過酸化水素の混合液を用いるエッチングにて溶解除去し、Ni−Cu合金層52と電解めっき膜56からなる厚さ16μmの導体回路58及びバイアホール60を形成し、第二銅錯体と有機酸とを含有するエッチング液によって、粗化面58α、60αを形成する(図4(C)参照)。
【0046】
(14)次いで、上記(9)〜(13)の工程を、繰り返すことにより、さらに上層の層間樹脂絶縁層150及び導体回路158(バイアホール160を含む)を形成する(図5(A)参照)。
【0047】
(15)次に、ジエチレングリコールジメチルエーテル(DMDG)に60重量%の濃度になるように溶解させた、クレゾールノボラック型エポキシ樹脂(日本化薬社製)のエポキシ基50%をアクリル化した感光性付与のオリゴマー(分子量4000)46.67重量部、メチルエチルケトンに溶解させた80重量%のビスフェノールA型エポキシ樹脂(油化シェル社製、商品名:エピコート1001)15重量部、イミダゾール硬化剤(四国化成社製、商品名:2E4MZ−CN)1.6重量部、感光性モノマーである多官能アクリルモノマー(共栄化学社製、商品名:R604)3重量部、同じく多価アクリルモノマー(共栄化学社製、商品名:DPE6A)1.5重量部、分散系消泡剤(サンノプコ社製、商品名:S−65)0.71重量部を容器にとり、攪拌、混合して混合組成物を調整し、この混合組成物に対して光重量開始剤としてベンゾフェノン(関東化学社製)2.0重量部、光増感剤としてのミヒラーケトン(関東化学社製)0.2重量部を加えて、粘度を25℃で2.0Pa・sに調整したソルダーレジスト組成物(有機樹脂絶縁材料)を得る。
なお、粘度測定は、B型粘度計(東京計器社製、DVL−B型)で60rpmの場合はローターNo.4、6rpmの場合はローターNo.3によった。
【0048】
(16)次に、基板30に、上記ソルダーレジスト組成物を20μmの厚さで塗布し、70℃で20分間、70℃で30分間の条件で乾燥処理を行った後、ソルダーレジストレジスト開口部のパターンが描画された厚さ5mmのフォトマスクをソルダーレジスト層70に密着させて1000mJ/cm2の紫外線で露光し、DMTG溶液で現像処理し、ランド径620μm、開口径460μmの開口71を形成する(図5(B)参照)。
【0049】
(17)次に、ソルダーレジスト層(有機樹脂絶縁層)70を形成した基板を、塩化ニッケル(2.3×10-1mol/l)、次亞リン酸ナトリウム(2.8×10-1mol/l)、クエン酸ナトリウム(1.6×10-1mol/l)を含むpH=4.5の無電解ニッケルめっき液に20分間浸漬して、開口部71に厚さ5μmのニッケルめっき層72を形成する。さらに、その基板を、シアン化金カリウム(7.6×10-3mol/l)、塩化アンモニウム(1.9×10-1mol/l)、クエン酸ナトリウム(1.2×10-1mol/l)、次亜リン酸ナトリウム(1.7×10-1mol/l)を含む無電解めっき液に80℃の条件で7.5分間浸漬して、ニッケルめっき層72上に厚さ0.03μmの金めっき層74を形成することで、導体回路158に半田パッド75を形成する(図5(C)参照)。
【0050】
(18)この後、ソルダーレジスト層70の開口部71に、はんだペーストを印刷して、200℃でリフローすることにより、半田バンプ76を形成する。これにより、ICチップ20を内蔵し、半田バンプ76を有する多層プリント配線板10を得ることができる(図6参照)。
【0051】
上述した実施形態では、層間樹脂絶縁層50、150に熱硬化型シクロオレフィン系樹脂シート、エポキシ系樹脂シートを用いることができる。このエポキシ系樹脂シートには、難溶性樹脂、可溶性粒子、硬化剤、その他の成分が含有されている。それぞれについて以下に説明する。
【0052】
本発明の製造方法において使用し得る熱硬化型樹脂シートは、酸または酸化剤に可溶性の粒子(以下、可溶性粒子という)が酸または酸化剤に難溶性の樹脂(以下、難溶性樹脂という)中に分散したものである。
なお、本発明で使用する「難溶性」「可溶性」という語は、同一の酸または酸化剤からなる溶液に同一時間浸漬した場合に、相対的に溶解速度の早いものを便宜上「可溶性」と呼び、相対的に溶解速度の遅いものを便宜上「難溶性」と呼ぶ。
【0053】
上記可溶性粒子としては、例えば、酸または酸化剤に可溶性の樹脂粒子(以下、可溶性樹脂粒子)、酸または酸化剤に可溶性の無機粒子(以下、可溶性無機粒子)、酸または酸化剤に可溶性の金属粒子(以下、可溶性金属粒子)等が挙げられる。これらの可溶性粒子は、単独で用いても良いし、2種以上併用してもよい。
【0054】
上記可溶性粒子の形状は特に限定されず、球状、破砕状等が挙げられる。また、上記可溶性粒子の形状は、一様な形状であることが望ましい。均一な粗さの凹凸を有する粗化面を形成することができるからである。
【0055】
上記可溶性粒子の平均粒径としては、0.1〜10μmが望ましい。この粒径の範囲であれば、2種類以上の異なる粒径のものを含有してもよい。すなわち、平均粒径が0.1〜0.5μmの可溶性粒子と平均粒径が1〜3μmの可溶性粒子とを含有する等である。これにより、より複雑な粗化面を形成することができ、導体回路との密着性にも優れる。なお、本発明において、可溶性粒子の粒径とは、可溶性粒子の一番長い部分の長さである。
【0056】
上記可溶性樹脂粒子としては、熱硬化性樹脂、熱可塑性樹脂等からなるものが挙げられ、酸あるいは酸化剤からなる溶液に浸漬した場合に、上記難溶性樹脂よりも溶解速度が速いものであれば特に限定されない。
上記可溶性樹脂粒子の具体例としては、例えば、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリフェニレン樹脂、ポリオレフィン樹脂、フッ素樹脂等からなるものが挙げられ、これらの樹脂の一種からなるものであってもよいし、2種以上の樹脂の混合物からなるものであってもよい。
【0057】
また、上記可溶性樹脂粒子としては、ゴムからなる樹脂粒子を用いることもできる。上記ゴムとしては、例えば、ポリブタジエンゴム、エポキシ変性、ウレタン変性、(メタ)アクリロニトリル変性等の各種変性ポリブタジエンゴム、カルボキシル基を含有した(メタ)アクリロニトリル・ブタジエンゴム等が挙げられる。これらのゴムを使用することにより、可溶性樹脂粒子が酸あるいは酸化剤に溶解しやすくなる。つまり、酸を用いて可溶性樹脂粒子を溶解する際には、強酸以外の酸でも溶解することができ、酸化剤を用いて可溶性樹脂粒子を溶解する際には、比較的酸化力の弱い過マンガン酸塩でも溶解することができる。また、クロム酸を用いた場合でも、低濃度で溶解することができる。そのため、酸や酸化剤が樹脂表面に残留することがなく、後述するように、粗化面形成後、塩化パラジウム等の触媒を付与する際に、触媒が付与されなたかったり、触媒が酸化されたりすることがない。
【0058】
上記可溶性無機粒子としては、例えば、アルミニウム化合物、カルシウム化合物、カリウム化合物、マグネシウム化合物およびケイ素化合物からなる群より選択される少なくとも一種からなる粒子等が挙げられる。
【0059】
上記アルミニウム化合物としては、例えば、アルミナ、水酸化アルミニウム等が挙げられ、上記カルシウム化合物としては、例えば、炭酸カルシウム、水酸化カルシウム等が挙げられ、上記カリウム化合物としては、炭酸カリウム等が挙げられ、上記マグネシウム化合物としては、マグネシア、ドロマイト、塩基性炭酸マグネシウム等が挙げられ、上記ケイ素化合物としては、シリカ、ゼオライト等が挙げられる。これらは単独で用いても良いし、2種以上併用してもよい。
【0060】
上記可溶性金属粒子としては、例えば、銅、ニッケル、鉄、亜鉛、鉛、金、銀、アルミニウム、マグネシウム、カルシウムおよびケイ素からなる群より選択される少なくとも一種からなる粒子等が挙げられる。また、これらの可溶性金属粒子は、絶縁性を確保するために、表層が樹脂等により被覆されていてもよい。
【0061】
上記可溶性粒子を、2種以上混合して用いる場合、混合する2種の可溶性粒子の組み合わせとしては、樹脂粒子と無機粒子との組み合わせが望ましい。両者とも導電性が低くいため樹脂フィルムの絶縁性を確保することができるとともに、難溶性樹脂との間で熱膨張の調整が図りやすく、樹脂フィルムからなる層間樹脂絶縁層にクラックが発生せず、層間樹脂絶縁層と導体回路との間で剥離が発生しないからである。
【0062】
上記難溶性樹脂としては、層間樹脂絶縁層に酸または酸化剤を用いて粗化面を形成する際に、粗化面の形状を保持できるものであれば特に限定されず、例えば、熱硬化性樹脂、熱可塑性樹脂、これらの複合体等が挙げられる。また、これらの樹脂に感光性を付与した感光性樹脂であってもよい。感光性樹脂を用いることにより、層間樹脂絶縁層に露光、現像処理を用いてバイアホール用開口を形成することできる。
これらのなかでは、熱硬化性樹脂を含有しているものが望ましい。それにより、めっき液あるいは種々の加熱処理によっても粗化面の形状を保持することができるからである。
【0063】
上記難溶性樹脂の具体例としては、例えば、エポキシ樹脂、フェノール樹脂、フェノキシ樹脂、ポリイミド樹脂、ポリフェニレン樹脂、ポリオレフィン樹脂、フッ素樹脂等が挙げられる。これらの樹脂は単独で用いてもよいし、2種以上を併用してもよい。熱硬化性樹脂、熱可塑性樹脂、それらの複合体であってもよい。
さらには、1分子中に、2個以上のエポキシ基を有するエポキシ樹脂がより望ましい。前述の粗化面を形成することができるばかりでなく、耐熱性等にも優れてるため、ヒートサイクル条件下においても、金属層に応力の集中が発生せず、金属層の剥離などが起きにくいからである。
【0064】
上記エポキシ樹脂としては、例えば、クレゾールノボラック型エポキシ樹脂、ビスフェノールA型エポキシ樹脂、ビスフェノールF型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、アルキルフェノールノボラック型エポキシ樹脂、ビフェノールF型エポキシ樹脂、ナフタレン型エポキシ樹脂、ジシクロペンタジエン型エポキシ樹脂、フェノール類とフェノール性水酸基を有する芳香族アルデヒドとの縮合物のエポキシ化物、トリグリシジルイソシアヌレート、脂環式エポキシ樹脂等が挙げられる。これらは、単独で用いてもよく、2種以上を併用してもよい。それにより、耐熱性等に優れるものとなる。
【0065】
本発明で用いる樹脂フィルムにおいて、上記可溶性粒子は、上記難溶性樹脂中にほぼ均一に分散されていることが望ましい。均一な粗さの凹凸を有する粗化面を形成することができ、樹脂フィルムにバイアホールやスルーホールを形成しても、その上に形成する導体回路の金属層の密着性を確保することができるからである。また、粗化面を形成する表層部だけに可溶性粒子を含有する樹脂フィルムを用いてもよい。それによって、樹脂フィルムの表層部以外は酸または酸化剤にさらされることがないため、層間樹脂絶縁層を介した導体回路間の絶縁性が確実に保たれる。
【0066】
上記樹脂フィルムにおいて、難溶性樹脂中に分散している可溶性粒子の配合量は、樹脂フィルムに対して、3〜40重量%が望ましい。可溶性粒子の配合量が3重量%未満では、所望の凹凸を有する粗化面を形成することができない場合があり、40重量%を超えると、酸または酸化剤を用いて可溶性粒子を溶解した際に、樹脂フィルムの深部まで溶解してしまい、樹脂フィルムからなる層間樹脂絶縁層を介した導体回路間の絶縁性を維持できず、短絡の原因となる場合がある。
【0067】
上記樹脂フィルムは、上記可溶性粒子、上記難溶性樹脂以外に、硬化剤、その他の成分等を含有していることが望ましい。
上記硬化剤としては、例えば、イミダゾール系硬化剤、アミン系硬化剤、グアニジン系硬化剤、これらの硬化剤のエポキシアダクトやこれらの硬化剤をマイクロカプセル化したもの、トリフェニルホスフィン、テトラフェニルホスフォニウム・テトラフェニルボレート等の有機ホスフィン系化合物等が挙げられる。
【0068】
上記硬化剤の含有量は、樹脂フィルムに対して0.05〜10重量%であることが望ましい。0.05重量%未満では、樹脂フィルムの硬化が不十分であるため、酸や酸化剤が樹脂フィルムに侵入する度合いが大きくなり、樹脂フィルムの絶縁性が損なわれることがある。一方、10重量%を超えると、過剰な硬化剤成分が樹脂の組成を変性させることがあり、信頼性の低下を招いたりしてしまうことがある。
【0069】
上記その他の成分としては、例えば、粗化面の形成に影響しない無機化合物あるいは樹脂等のフィラーが挙げられる。上記無機化合物としては、例えば、シリカ、アルミナ、ドロマイト等が挙げられ、上記樹脂としては、例えば、ポリイミド樹脂、ポリアクリル樹脂、ポリアミドイミド樹脂、ポリフェニレン樹脂、メラニン樹脂、オレフィン系樹脂等が挙げられる。これらのフィラーを含有させることによって、熱膨脹係数の整合や耐熱性、耐薬品性の向上などを図り多層プリント配線板の性能を向上させることができる。
【0070】
また、上記樹脂フィルムは、溶剤を含有していてもよい。上記溶剤としては、例えば、アセトン、メチルエチルケトン、シクロヘキサノン等のケトン類、酢酸エチル、酢酸ブチル、セロソルブアセテートやトルエン、キシレン等の芳香族炭化水素等が挙げられる。これらは単独で用いてもよいし、2種類以上併用してもよい。ただし、これらの層間樹脂絶縁層は、350℃以上の温度を加えると溶解、炭化をしてしまう。
【0071】
上記樹脂フィルムを張り付けた後、レーザで開口させて、層間樹脂絶縁層にバイアホールを開口させる。その後、酸あるいは酸化剤に浸漬させて、層間樹脂絶縁層に粗化層を形成する。酸としては、硫酸、リン酸、塩酸、蟻酸などの強酸を用いることができ、酸化剤としてはクロム酸、クロム硫酸、過マンガン塩酸などを用いることができる。それにより、可溶性粒子を溶解あるいは脱落させることによって層間樹脂絶縁層の表面に粗化層を形成させる。その粗化層の形成された層間樹脂絶縁層に、Pbなどの触媒を付与させた後、無電解めっきを施す。無電解めっき膜上にレジストを施して露光、現像を経てめっきレジストの非形成部を形成させる。該非形成部に電解めっきを施してレジストを剥離、エッチングによって層間樹脂絶縁層上の無電解めっき膜を除去してバイアホールと導体回路を形成させた。
【0072】
図8(A)は、第1実施形態に係る多層プリント配線板10の斜視図であり、図8(B)は、該多層プリント配線板10の一部を拡大して示す説明図である。第1実施形態の多層プリント配線板10の表面には、千鳥格子状に半田バンプ(ボールグリットアレー)76が基板全面に配設されている。第1実施形態では、ICチップ20上にも半田バンプ76を形成することで、ICチップ20からの配線長さを短縮することができる。
【0073】
図9(A)は、第1実施形態の改変例に係る多層プリント配線板10の斜視図であり、図9(B)は、該多層プリント配線板10の一部を拡大して示す説明図である。改変例の多層プリント配線板10の表面には、千鳥格子状に半田バンプ(ボールグリットアレー)76がICチップ20上を除く四隅に配設されている。この改変例では、ICチップ20上を避けることで、ICチップからの熱的、電磁的影響を半田バンプ76が受け難い利点がある。
【0074】
引き続き、本発明の第1実施形態の別改変例に係る多層プリント配線板について、図10を参照して説明する。上述した第1実施形態では、BGAを配設した場合で説明した。第2実施形態では、第1実施形態とほぼ同様であるが、図10に示すように導電性接続ピン96を介して接続を取るPGA方式に構成されている。
【0075】
次に、本発明の第2実施形態に係る多層プリント配線板について、図11を参照して説明する。
上述した第1実施形態では、コア基板30にザグリで設けた凹部32にICチップを収容した。これに対して、第2実施形態では、コア基板30に形成した通孔32にICチップ20を収容してある。この第2実施形態では、ICチップ20の裏面側にヒートシンクを直接取り付けることができるため、ICチップ20を効率的に冷却できる利点がある。
【0076】
次に、本発明の第3実施形態に係る多層プリント配線板について、図12を参照して説明する。
上述した第1実施形態では、多層プリント配線板内にICチップを収容した。これに対して、第3実施形態では、多層プリント配線板内にICチップ20を収容すると共に、表面にICチップ120を載置してある。内蔵のICチップ20としては、発熱量の比較的小さいキャシュメモリが用いられ、表面のICチップ120としては、演算用のCPUが載置されている。
【0077】
ICチップ20のダイパッド24と、ICチップ120のダイパッド124とは、仲介層38−バイアホール60−導体回路58−バイアホール160−導体回路158−半田バンプ76Uを介して接続されている。一方、ICチップ120のダイパッド124と、ドータボード90のパッド92とは、半田バンプ76U−導体回路158−バイアホール160−導体回路58−バイアホール60−スルーホール136−バイアホール60−導体回路58−バイアホール160−導体回路158−半田バンプ76Uを介して接続されている。
【0078】
第3実施形態では、歩留まりの低いキャシュメモリ20をCPU用のICチップ120と別に製造しながら、ICチップ120とキャシュメモリ20とを近接して配置することが可能になり、ICチップの高速動作が可能となる。この第3実施形態では、ICチップを内蔵すると共に表面に載置することで、それぞれの機能が異なるICチップなどの電子部品を実装させることができ、より高機能な多層プリント配線板を得ることができる。
【0079】
【発明の効果】
本発明の構造により、リード部品を介さずに、ICチップとプリント配線板との接続を取ることができる。そのため、樹脂封止も不要となる。更に、リード部品や封止樹脂に起因する不具合が起きないので、接続性や信頼性が向上する。また、ICチップのダイパッドとプリント配線板の導電層が直接接続されているので、電気特性も向上させることができる。
更に、従来のICチップの実装方法に比べて、ICチップ〜基板〜外部基板までの配線長も短くできて、ループインダクタンスを低減できる効果もある。
【図面の簡単な説明】
【図1】 図1(A)、(B)、(C)、(D)は、本発明の第1実施形態に係る多層プリント配線板の製造工程図である。
【図2】 図2(A)、(B)、(C)、(D)は、本発明の第1実施形態に係る多層プリント配線板の製造工程図である。
【図3】 図3(A)、(B)、(C)、(D)は、本発明の第1実施形態に係る多層プリント配線板の製造工程図である。
【図4】 図4(A)、(B)、(C)は、本発明の第1実施形態に係る多層プリント配線板の製造工程図である。
【図5】 図5(A)、(B)、(C)は、本発明の第1実施形態に係る多層プリント配線板の製造工程図である。
【図6】 本発明の第1実施形態に係る多層プリント配線板の断面図である。
【図7】 図7(A)は、図3(A)中の仲介層を拡大して示す図であり、図7(B)は、図7(A)のB矢視図であり、図7(C)、図7(D)、図7(E)は、仲介層の改変例の説明図である。
【図8】 図8(A)は、第1実施形態に係る多層プリント配線板の斜視図であり、図8(B)は、該多層プリント配線板の一部を拡大して示す説明図である。
【図9】 図9(A)は、第1実施形態の改変例に係る多層プリント配線板の斜視図であり、図9(B)は、該多層プリント配線板の一部を拡大して示す説明図である。
【図10】 本発明の第1実施形態の別改変例に係る多層プリント配線板の断面図である。
【図11】 本発明の第2実施形態に係る多層プリント配線板の断面図である。
【図12】 本発明の第3実施形態に係る多層プリント配線板の断面図である。
【符号の説明】
20 ICチップ(電子部品)
24 ダイパッド
30 コア基板
32 凹部
33 第1薄膜層
36 第2薄膜層
37 電解めっき膜(厚付け膜)
38 仲介層
50 層間樹脂絶縁層
58 導体回路
60 バイアホール
70 ソルダーレジスト層
76 半田バンプ
90 ドータボード
96 導電性接続ピン
97 導電性接着剤
120 ICチップ(電子部品)
150 層間樹脂絶縁層
158 導体回路
160 バイアホール
Claims (12)
- ICチップが内蔵された基板上に層間樹脂絶縁層と導体層とが繰り返し形成される多層プリント配線板において、
前記ICチップのパッド上には、最下層の層間樹脂絶縁層のバイアホールと接続するための仲介層が形成されており、
該仲介層は、前記パッド部分から順に積層された第1薄膜層、第2薄膜層および銅で構成された厚付け層を有しており、
前記仲介層は、前記最下層の層間樹脂絶縁層のバイアホールの直下に設けられていることを特徴とする多層プリント配線板。 - 前記仲介層の幅は、パッドの幅の1.0〜30倍であることを特徴とする請求項1の多層プリント配線板。
- 前記第1薄膜層は、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅の中から選ばれる1種類以上であることを特徴とする請求項1または請求項2に記載の多層プリント配線板。
- 前記第2薄膜層は、ニッケル、銅、金、銀の中から選ばれる1種類以上であることを特徴とする請求項1〜請求項3のいずれか1に記載の多層プリント配線板。
- 前記第1薄膜層および前記第2薄膜層はそれぞれ、クロムおよび銅と、クロムおよびニッケルと、チタンおよび銅と、チタンおよびニッケルのいずれか1の組み合わせで構成されていることを特徴とする請求項1〜請求項4のいずれか1に記載の多層プリント配線板。
- 前記第1薄膜層の厚さは、0.001〜2.0μmの範囲であることを特徴とする請求項1〜請求項5のいずれか1に記載の多層プリント配線板。
- 前記第2薄膜層の厚さは、0.01〜5.0μmの範囲であることを特徴とする請求項1〜請求項6のいずれか1に記載の多層プリント配線板。
- ICチップが内蔵された基板上に層間樹脂絶縁層と導体層とが繰り返し形成される多層プリント配線板において、少なくとも(a)〜(c)を経て、ICチップのパッド上に仲介層を形成させる多層プリント配線板の製造方法:
(a)前記ICチップが埋め込まれた基板の全面に第1薄膜層、第2薄膜層を形成する工程
(b)前記薄膜層上にレジストを施して、前記ICチップのパッド上に設けられたレジストの非形成部に銅で構成された厚付け層を形成する工程
(c)エッチングにより薄膜層を除去する工程。 - 前記第1薄膜層は、スパッタ、蒸着のいずれかで行われる請求項8に記載の多層プリント配線板の製造方法。
- 前記第2薄膜層は、スパッタ、蒸着、無電解めっきのいずれかで行われる請求項8または請求項9に記載の多層プリント配線板の製造方法。
- 前記厚付け層は、無電解めっきおよび電解銅めっきのいずれかで行われることを特徴とする請求項8〜請求項10のいずれか1に記載の多層プリント配線板の製造方法。
- 前記基板には、前記ICチップを収容するための通孔が設けられていることを特徴とする請求項8〜請求項11のいずれか1に記載の多層プリント配線板の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001047599A JP4749563B2 (ja) | 2000-02-25 | 2001-02-23 | 多層プリント配線板および多層プリント配線板の製造方法 |
Applications Claiming Priority (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000049121 | 2000-02-25 | ||
JP2000-49121 | 2000-02-25 | ||
JP2000049121 | 2000-02-25 | ||
JP2000105212 | 2000-04-06 | ||
JP2000105212 | 2000-04-06 | ||
JP2000-105212 | 2000-04-06 | ||
JP2001047599A JP4749563B2 (ja) | 2000-02-25 | 2001-02-23 | 多層プリント配線板および多層プリント配線板の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001352174A JP2001352174A (ja) | 2001-12-21 |
JP4749563B2 true JP4749563B2 (ja) | 2011-08-17 |
Family
ID=27342480
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001047599A Expired - Lifetime JP4749563B2 (ja) | 2000-02-25 | 2001-02-23 | 多層プリント配線板および多層プリント配線板の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4749563B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3678239B2 (ja) | 2003-06-30 | 2005-08-03 | セイコーエプソン株式会社 | 半導体装置及びその製造方法、回路基板並びに電子機器 |
JP2006351565A (ja) * | 2005-06-13 | 2006-12-28 | Shinko Electric Ind Co Ltd | 積層型半導体パッケージ |
US8692135B2 (en) | 2008-08-27 | 2014-04-08 | Nec Corporation | Wiring board capable of containing functional element and method for manufacturing same |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09186190A (ja) * | 1995-12-29 | 1997-07-15 | Casio Comput Co Ltd | 突起電極の構造およびその形成方法 |
JPH09321408A (ja) * | 1996-05-31 | 1997-12-12 | Nec Corp | 電子回路基板の高密度実装構造 |
JPH11233678A (ja) * | 1998-02-16 | 1999-08-27 | Sumitomo Metal Electronics Devices Inc | Icパッケージの製造方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6425427A (en) * | 1987-07-21 | 1989-01-27 | Nec Corp | Connection of semiconductor element |
-
2001
- 2001-02-23 JP JP2001047599A patent/JP4749563B2/ja not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09186190A (ja) * | 1995-12-29 | 1997-07-15 | Casio Comput Co Ltd | 突起電極の構造およびその形成方法 |
JPH09321408A (ja) * | 1996-05-31 | 1997-12-12 | Nec Corp | 電子回路基板の高密度実装構造 |
JPH11233678A (ja) * | 1998-02-16 | 1999-08-27 | Sumitomo Metal Electronics Devices Inc | Icパッケージの製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2001352174A (ja) | 2001-12-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4854845B2 (ja) | 多層プリント配線板 | |
JP4270769B2 (ja) | 多層プリント配線板の製造方法 | |
JP4108285B2 (ja) | 多層プリント配線板の製造方法 | |
JP4869488B2 (ja) | 多層プリント配線板の製造方法 | |
JP4248157B2 (ja) | 多層プリント配線板 | |
JP4771608B2 (ja) | プリント配線板 | |
JP4957638B2 (ja) | 多層プリント配線板及び多層プリント配線板の製造方法 | |
JP4137389B2 (ja) | 半導体素子を内蔵する多層プリント配線板の製造方法 | |
JP4243922B2 (ja) | 多層プリント配線板 | |
JP4931283B2 (ja) | プリント配線板及びプリント配線板の製造方法 | |
JP4854846B2 (ja) | 多層プリント配線板の製造方法 | |
JP4475836B2 (ja) | 半導体素子の製造方法 | |
JP4934900B2 (ja) | 多層プリント配線板の製造方法 | |
JP4618919B2 (ja) | 半導体素子を内蔵する多層プリント配線板の製造方法 | |
JP4854847B2 (ja) | 多層プリント配線板および多層プリント配線板の製造方法 | |
JP4108270B2 (ja) | 多層プリント配線板およびその製造方法 | |
JP4722961B2 (ja) | 半導体素子を内蔵する多層プリント配線板の製造方法 | |
JP4549366B2 (ja) | 多層プリント配線板 | |
JP4033639B2 (ja) | 多層プリント配線板 | |
JP4049554B2 (ja) | 多層プリント配線板および多層プリント配線板の製造方法 | |
JP4458716B2 (ja) | 多層プリント配線板および多層プリント配線板の製造方法 | |
JP4749563B2 (ja) | 多層プリント配線板および多層プリント配線板の製造方法 | |
JP4785268B2 (ja) | 半導体素子を内蔵した多層プリント配線板 | |
JP4141115B2 (ja) | 多層プリント配線板の製造方法 | |
JP4651643B2 (ja) | 多層プリント配線板 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050901 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080122 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100922 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100928 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101124 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110225 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110421 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110517 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110518 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4749563 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140527 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |