JP4908784B2 - 表示素子の駆動回路、画像表示装置、テレビジョン装置 - Google Patents

Description

この発明は、表示素子の駆動回路に関し、特に、発光素子を階調データに対応する明るさで発光させるための駆動回路に適用して好適なものである。

従来技術としての特許文献１においては、発光素子をパルス幅変調と振幅変調とを組み合わせた階段状駆動波形で駆動させるための駆動回路を簡略かつ低廉に構成するための駆動方法および駆動回路が記載されている。

特開２００３−３１６３１２号公報（図１２参照）

しかしながら、上述した従来の駆動回路には次のような問題があった。すなわち、特許文献１に記載された発明においては、階調数の増加に伴って、伝送するデータ線数が増加してしまう。そのため、階調数が増加した場合であっても、データ線数の増加を抑制することができる技術の開発が熱望されていた。

したがって、この発明の目的は、伝送経路や伝送線の数の低減化を図ることができる駆動回路を提供することにある。

本願に係わる発明の一つは以下のように構成される駆動回路の発明である。
この発明は、表示素子が接続される配線に印加する変調信号を出力する変調回路と、前記変調信号の波形の少なくとも一部分の波高値を決定する波高値データと、前記変調信号の波形の少なくとも一部分のパルス幅を決定するパルス幅データと、を含むパラレルデータフォーマットの変調データが入力され、前記入力された変調データを、前記変調データのビット数よりも少ない数の伝送経路で伝送可能にするために、前記伝送経路の数と同じ個数のシリアルデータフォーマットのデータにシリアル化し、前記シリアル化したデータを前記伝送経路を介して前記変調回路に出力する出力回路とを有し、前記伝送経路は複数あり、前記出力回路は、複数の伝送経路の内の所定の伝送経路には、シリアル化された前記パルス幅データを出力せずにシリアル化された前記波高値データを出力し、前記所定の伝送経路以外の他の所定の伝送経路には、シリアル化された前記波高値データを出力せずにシリアル化された前記パルス幅データを出力することを特徴とする表示素子の駆動回路である。

このような構成によれば、伝送経路の数の低減化を図ることができる。

この発明において、
前記出力回路が、前記所定の伝送経路と前記他の所定の伝送経路の少なくともいずれかにおいて、前記波高値データを構成するデータビット及び前記パルス幅データを構成するデータビットのいずれも伝送しない時間に、当該伝送経路の信号レベルを規定するためのダミーデータとして任意のデータビットを出力するように構成されており、
前記波高値データを構成するデータビット及び前記パルス幅データを構成するデータビットのいずれも伝送しない前記時間は、一つの変調信号を発生するための前記波高値データのビット数と、該一つの変調信号を発生するための前記パルス幅データのビット数とが互いに異なっており、且つ、前記波高値データのビット数と前記パルス幅データのビット数の少なくとも一方が前記シリアルデータフォーマットのデータの時系列方向のビット数
で割り切れる値でないために、生じる時間である、構成を好適に採用できる。

このような構成によれば、シリアル化を実行する際のデータ設定の自由度を高くすることができる。

この発明において、
前記出力回路が、前記所定の伝送経路において、前記波高値データを構成するデータビットを伝送しない時間に、当該伝送経路の信号レベルを規定するためのダミーデータとして任意のデータビットを出力するように構成されており、
前記波高値データを構成するデータビットを伝送しない前記時間は、一つの変調信号を発生するための前記波高値データのビット数と、該一つの変調信号を発生するための前記パルス幅データのビット数とが互いに異なっており、且つ、前記波高値データのビット数が前記シリアルデータフォーマットのデータの時系列方向のビット数で割り切れる値でないために、生じる時間であり、
前記任意のデータビットは、それぞれ値の異なる複数の前記波高値データを構成する各データビットの並びに対して同じ箇所に位置するように出力される、構成を好適に採用できる。

若しくは、
前記出力回路が、前記他の所定の伝送経路において、前記パルス幅データを構成するデータビットを伝送しない時間に、当該伝送経路の信号レベルを規定するためのダミーデータとして任意のデータビットを出力するように構成されており、
前記パルス幅データを構成するデータビットを伝送しない前記時間は、一つの変調信号を発生するための前記波高値データのビット数と、該一つの変調信号を発生するための前記パルス幅データのビット数とが互いに異なっており、且つ、前記パルス幅データのビット数が前記シリアルデータフォーマットのデータの時系列方向のビット数で割り切れる値でないために、生じる時間であり、
前記任意のデータビットは、それぞれ値の異なる複数の前記パルス幅データを構成する各データビットの並びに対して同じ箇所に位置するように出力される、構成を好適に採用できる。

これらの構成に依れば、任意のデータビットをデータビットの並びに挿入する場合であっても、変調回路における所望のデータの再生を容易に行うことができる。

また、表示素子が接続される配線に印加する変調信号を出力する変調回路と、
前記変調信号の波形の少なくとも一部分の波高値を決定する波高値データと、前記変調信号の波形の少なくとも一部分のパルス幅を決定するパルス幅データと、を含むパラレルデータフォーマットの変調データが入力され、前記入力された変調データを、前記変調データのビット数よりも少ない数の伝送経路で伝送可能にするために、前記伝送経路の数と同じ個数のシリアルデータフォーマットのデータにシリアル化し、前記シリアル化したデータを前記伝送経路を介して前記変調回路に出力する出力回路とを有し、
前記伝送経路が、前記波高値データを構成するデータビットの少なくとも一部および前記パルス幅データを構成するデータビットの少なくとも一部を共に伝送する伝送経路を少なくとも含んでおり、
前記変調回路は、
該伝送経路を経由して伝送されるデータビットを記憶する記憶回路と、
前記記憶回路から前記波高値データを構成するデータビットを読み出して、波高値データとして出力するとともに、前記記憶回路から前記パルス幅データを構成するデータビットを読み出して、パルス幅データとして出力する制御回路と、
を有する構成を採用できる。

なおこの発明において、波高値データおよびパルス幅データのシリアル化によりデータ非伝送時間が生じた場合に、前述の発明と同様に任意のデータビットを出力するように構成することもできる。

このような構成によれば、異なるデータ属性のデータを混在化してシリアル伝送することができる。

特に、この構成において、前記記憶回路は、入力されるデータビットを記憶する複数の記憶素子を有しており、
前記複数の記憶素子は直列に接続されており、
各記憶素子は、新たなデータビットが入力されるのに同期して、記憶していたデータビットを直列に接続されている次の記憶素子に入力し、入力された新たなデータビットを記憶するように構成されており、
該直列に接続されている複数の記憶素子の一部の記憶素子から前記波高値データを構成するデータビットを出力し、他の一部の記憶素子から前記パルス幅データを構成するデータビットを出力する構成を好適に採用できる。

なお以上述べた各発明において、前記波高値データは前記変調信号の最大波高値の部分の波高値を決定するデータである構成や、前記パルス幅データは前記変調信号の立ち下がりのタイミングを決定するデータである構成を好適に採用できる。

また本願は、画像表示装置の発明を含んでおり、この画像表示装置は前述の駆動回路と、該駆動回路から出力される変調信号に従って画像を表示する表示部によって構成される。

また本願はテレビジョン装置の発明を含んでおり、このテレビジョン装置は、前述の画像表示装置と、テレビ信号を受信して該画像表示装置に画像データを供給する受信回路とによって構成される。

本発明によれば、伝送経路や伝送線の数の低減化を図ることができる。

以下に図面を参照して、この発明の最良な実施の形態を例示的に詳しく説明する。ただし、この実施の形態に記載されている構成部品の寸法、材質、形状、その相対配置などは、特に特定的な記載がない限りは、この発明の範囲をそれらのみに限定する趣旨のものではない。なお、以下の実施形態の全図においては、同一または対応する部分には同一の符号を付す。

（テレビジョン装置の実施の形態）
まず、図１２を用いて本発明が適用可能なテレビジョン装置について説明する。図１２は、本発明に係るテレビジョン装置のブロック図である。テレビジョン装置は、セットトップボックス（ＳＴＢ）５０１と、画像表示装置５０２と、を備える。

セットトップボックス（ＳＴＢ）５０１は、受信回路５０３およびＩ／Ｆ部５０４を有する。受信回路５０３は、チューナーやデコーダ等からなり、衛星放送や地上波等のテレビ信号、ネットワークを介したデータ放送等を受信し、復号化した映像データをＩ／Ｆ部５０４に出力する。Ｉ／Ｆ部５０４は、映像データを画像表示装置５０２の表示フォーマットに変換して画像表示装置５０２に画像データを出力する。

画像表示装置５０２は、表示パネル２００、制御回路５０５、駆動回路５０６を有する。画像表示装置５０２に含まれる制御回路５０５は、入力した画像データに表示パネル２００に適した補正処理等の画像処理を施すともに、駆動回路５０６に画像データ及び各種制御信号を出力する。制御回路５０５は、一例として図１におけるタイミング発生回路４が挙げられる。駆動回路５０６は、入力された画像データに基づいて、表示パネル２００に駆動信号を出力し、表示パネル２００上にはテレビ映像が表示されることとなる。駆動回路５０６は、一例として図１における変調回路２や走査回路３が挙げられる。表示パネル２００は、以下の実施の形態では図１に示すようにマルチ電子源１を例に挙げる。マルチ電子源１として、例えば、ＦＥＤ、ＰＤＰ、ＬＣＤディスプレイ、ＬＥＤ、ＥＬディスプレイ等の種々の表示パネルを用いることができる。

なお、受信回路５０３とＩ／Ｆ部５０４は、セットトップボックス（ＳＴＢ）５０１として画像表示装置５０２とは別の筐体に収められていてもよいし、また画像表示装置５０２と同一の筐体に収められていてもよい。

まず、この発明の第１の実施形態による表示装置の駆動回路について説明する。図１にこの第１の実施形態による駆動回路を示す。

変調信号の変調方法としては、変調信号の時間幅を変調するパルス幅変調や変調信号の振幅を変調する振幅変調を採用できる。単純なパルス幅変調であれば変調信号の振幅を一定としてパルス幅を階調データ（表示したい明るさを示すデータであって、例えば輝度データ）に応じて決定すればよい。その場合変調回路には階調データを直接入力すればよい。また単純な振幅変調であれば変調信号のパルス幅を一定として振幅を階調データに応じて決定すればよい。その場合も変調回路には階調データを直接入力すればよい。

一方本願発明者は、単純なパルス幅変調や単純な振幅変調ではなく、変調信号のパルス幅制御と振幅制御との両方を階調データに基づいて設定する構成を検討している。この構成においては、変調回路が、ある変調信号のパルスの波形を規定するために、該変調信号の少なくとも一部の波高値（振幅）を決定するための回路である波高値設定回路と、該変調信号の少なくとも一部の波高値から他の波高値（変調信号の振幅の基準となる基準レベル（例えばグランドレベルなど）を含む）に遷移させるタイミングを決定するための回路であるタイミング設定回路を有する構成を好適に採用できる。この場合、表示したい明るさに１対１に対応した大きさの値を持つ階調データを直接変調回路に入力するよりも、波高値設定回路で波高値を設定するのに参照するデータである波高値データとタイミング設定回路でタイミングを設定するのに参照するデータであるタイミングデータとをそれぞれ発生させて（階調データのフォーマット変換を行って）、その波高値データとタイミングデータとを変調回路に入力する構成を好適に採用できる。

ここで説明する実施形態においては、このように波高値データとタイミングデータとを変調回路に入力する場合の最も好適な形態を説明する。

図１に示すように、マルチ電子源１を駆動する第１の実施形態による駆動回路においては、変調回路２、走査回路３、タイミング発生回路４、データ変換回路５、出力回路としてのパラレル／シリアル変換回路６、マルチ電源回路７および走査電源回路８を有して構成されている。この駆動回路は、画像表示装置における画像表示部の一部を構成する。

マルチ電子源１は表示素子として表面伝導型放出素子１００１を有している。ここでは表示素子として表面伝導型放出素子を用いているが、表示素子としてはスピント型の電子放出素子や、エレクトロルミネッセンス素子など種々の素子を用いることができる。なお、表示素子として表面伝導型放出素子などの電子放出素子を用いる場合は、電子放出素子が放出する電子が蛍光体に照射されることで光が生じる。この光によって画像が表示される。光の明るさは電子放出素子からの所定時間内（ここで示す形態においては、線順次走査の１選択期間内）における電子の照射量で制御することができる。電子放出素子からの電子の照射量は電子放出素子に印加される電圧の大きさ、時間幅によって制御できる。従って、走査信号の電位と変調信号の電位との電位差や走査信号印加期間内の変調信号の印加時間を制御することで所望の照射量を得ることができる。

マルチ電子源１は複数の表示素子をマトリックス駆動できるように接続する複数の走査配線１００２と複数の変調配線１００３を有している。この走査配線１００２に前記走査信号が印加され、変調配線１００３に変調信号が印加される。

変調回路２は、マルチ電子源１の変調配線である列方向配線に接続されている。この変調回路２には、先に述べた波高値データであるＰＨＭ（Pulse Height Modulation）デー
タとパルス幅データ（タイミングデータ）であるＰＷＭ（Pulse Width Modulation）データとがそれぞれ入力される。変調回路２には、出力回路としてのパラレル／シリアル変換回路６によりシリアル変換されたＰＨＭデータとＰＷＭデータとが入力される。なお波高値データであるＰＨＭデータとタイミングデータであるＰＷＭデータはそれぞれ単独では要求される明るさと１対１に対応するデータではないが、双方を変調回路で参照することによって要求される明るさを実現するための変調信号を発生できるものである。従って、変調データとして変調回路に入力される波高値データであるＰＨＭデータとタイミングデータであるＰＷＭデータとは、要求される階調に対応する階調データを構成するデータと言える。変調回路２は入力された変調データに応じて変調信号を発生させる回路である。変調回路２は、パラレル／シリアル変換回路６から入力された変調データに基づいて変調した変調信号を、複数の電子源にそれぞれ接続する列方向配線に与える、変調手段として機能する。

走査回路３は、マルチ電子源１の行方向配線に接続されており、変調回路２の出力によって駆動されるべき表示素子が接続される走査配線に選択信号（走査信号）を供給する回路である。一般的には、一行ずつ順次行選択する線順次走査が行われるが、これに限定されるものではなく、飛び越し走査や複数行を選択したり面状に選択したりすることも可能である。すなわち、走査回路３は、マルチ電子源１に含まれる複数電子源のうち駆動対象となる複数の電子源が接続される行方向配線に対して所定時間に選択電位を与え、それ以外の時間に非選択電位を与えて、行選択をする選択手段として機能する。

タイミング発生回路４は、変調回路２、走査回路３、データ変換回路５およびパラレル／シリアル変換回路６の各回路のタイミング信号を発生する回路である。

データ変換回路５は、外部からマルチ電子源１に要求する明るさを示す階調データ（輝度データ）を変調回路２に適した駆動波形データフォーマットに変換するデータ変換を行う回路である。

パラレル／シリアル変換回路６は、データ変換回路５から出力されたパラレルデータである階調データをＰＨＭデータおよびＰＷＭデータごとにそれぞれパラレルデータをシリアルデータに変換する回路である。このパラレル／シリアル変換回路６に入力されるデータフォーマットおよび、パラレル／シリアル変換回路６から出力されるデータフォーマットについて、図２および図４を用いて説明する。

図２に、パラレル／シリアル変換回路６に入力される駆動波形データのフォーマットを示す。これは、データ変換回路５が出力するデータのフォーマットである。図２に示すように、この駆動波形データは、タイミング発生回路４により発生されたタイミング信号の１つであるシフトクロック１に同期し、ＲＧＢに対してそれぞれ個別に、２ビットのＰＨＭデータと１０ビットのＰＷＭデータとがパラレルに構成されたデータフォーマットである。すなわち、パラレル／シリアル変換回路６に入力される状態においては、赤色の光を
発生する蛍光体に対応する電子放出素子に印加する変調信号を発生させるための階調データは１２ビットのパラレルデータ（２ビットの波高値データと１０ビットのタイミングデータ）である。他の色についても同様である。すなわち一つの変調信号パルスを形成するためのデータはこの段階では並列数が１２、時系列方向のビット数が１のデータフォーマットを有する。ここでは、ＰＨＭデータを２ビット、ＰＷＭデータを１０ビットとした構成の例について説明するが、必ずしもこのような構成に限定されるものではない。

また、図３に、パラレル／シリアル変換回路から出力される駆動波形データのフォーマットを示す。図３に示す駆動波形データは、タイミング発生回路４により発生されたタイミング信号の一つであるシフトクロック２に同期し、ＰＨＭデータとＰＷＭデータとを、それぞれ個別に、４ビットごとにデータをシリアル化したデータフォーマットである。なお、４ビットに対して不足したデータが存在した場合、すなわちデータ非伝送時間が生じた場合には、不足分を充填するように、疑似データとしてのダミーデータが出力される。後述するように変調回路においてダミーデータは無視できるように構成しているので、ダミーデータとしては任意のデータを使用できる。具体的には、伝送経路に出力する信号レベルを強制的に０レベル（ローレベル）もしくは１レベル（ハイレベル）に規定する構成を好適に採用できる。

このシリアル化により、図２に示す１２ビットのパラレルデータの並列数１２が、並列数４に減少され、時系列方向のビット数は１から４に増えている。具体的には、２ビットのパラレルデータ（並列数が２、時系列方向のビット数が１）であったPHMデータが並列
数が１、時系列方向のビット数が４のフォーマットに変換されている。また、１０ビットのパラレルデータ（並列数が１０、時系列方向のビット数が１）であったPWMデータが並
列数が３、時系列方向のビット数が４のフォーマットに変換されている。

ここで、以下の条件を考える。すなわち、
（１）ＰＨＭデータとＰＷＭデータが混在しないようにするという条件、
である。

この条件を満たす場合、ＰＨＭデータのビット数と、ＰＷＭデータのビット数によっては、前記使用可能な時間のうちＰＨＭデータを構成するデータビットもしくはＰＷＭデータを構成するデータビットを伝送しない時間が発生する。これがＰＨＭデータのビット数とＰＷＭデータのビット数の不整合によって生じる時間である。

またここで示す実施形態では好適な実施の形態として以下の２つの条件を満たすように構成している。すなわち、
（２）一つの伝送経路において、一つの変調信号を形成するためのＰＨＭデータを伝送する時間として使用可能な時間（ここでは４ビットの信号をシリアルに伝送するための時間）と、他の一つの伝送経路において、前記一つの変調信号を形成するためのＰＷＭデータを伝送する時間として使用可能な時間（４ビットの信号をシリアルに伝送するための時間）とを等しくするという条件、
（３）各伝送経路の伝送速度（単位時間あたりに伝送可能なビット数）を同一にするという条件、
である。

この２つの条件を採用すると、条件（１）によって生じる、ビット数の不整合に依って生じる前記時間を解消しにくくなる。

この時間に伝送経路の信号レベルが不定になってしまうと誤動作が生じる恐れがある。そこで本実施形態では、該時間に任意のデータ（ダミーデータ）を出力するように構成す
ることでこの問題を解消している。

具体的には、２ビットのPHMデータを４ビットのデータとして出力する構成を採用する
。ここではPHMデータは４つの条件（ここでは変調信号が有するべき最大波高値がどの波
高値になるかを指定する条件）を指定できればよいので、２ビット、すなわち、１０進法では、０、１、２、３の値を有する。これを４ビットに変換する。４ビットのデータは１０進法では０から１５までの任意の値を指定できる。従って、もともとの４つの値０、１、２、３を０から１５までの任意の値に変換して送信することができる。ただし、変調回路側で４ビットのデータから特定の２ビットのみを取り出すことで元のPHMデータを再現できるように構成するためには、もとの２ビットのデータ、すなわち、”００”、”０１”、”１０”、”１１”の同じ箇所に、任意のデータビットを挿入するのが好ましい。具体的には、２ビットのデータの前、若しくは後、若しくは途中にデータビットを挿入する構成を採用できる。本実施形態のように複数のデータビットを挿入する場合は、それらの挿入箇所を組み合わせて用いることもできる。例えば、２ビットのデータの前に任意のデータビットとして”００”を挿入すると、上記４つの値は、”００００”、”０００１”、”００１０”、”００１１”となる。この場合、このデータを受信する変調回路では、前半の２つのビットを無視すればよい。挿入されるデータビットは無視することができるので、”００”である必要はなく、他の任意のデータビットを採用できる。また、例えば、２ビットのデータの途中に任意のデータビットとして”１”を挿入し、末尾に任意のデータビットとして”０”を挿入する、という構成も採用できる。この場合、上記４つの値は、”０１００”、”０１１０”、”１１００”、”１１１０”となる。変調回路側では、先頭のビットと３桁目のビットから元の２ビットのPHMデータを再現できる。

もともとの４つの値、０、１、２、３（１０進法）を、０から１５までの任意の値として、７、８、９、１０（１０進法）に置換して送信することもできる。この場合は４ビットの信号が、”０１１１”、”１０００”、”１００１”、”１０１０”となり、特定の２つのビットを抽出するだけでは元のPHMデータを再現することができない。従って、本
実施形態では、もとのデータのとりうる各値（伝送状態に応じた値。ここではハイレベル、ローレベルの２状態で伝送するので、２進法で表記した値）に対して、同じ位置に任意のビットを付加した値に変換して送信している。信号の伝送状態としては、２値伝送（ハイレベルとローレベルの２つの状態から伝送状態を選択する構成）を好適に採用できるが、他の伝送状態（例えば４つの伝送状態を選択できる構成）も採用できる。すなわち、データビットは０か１に限るものではない。

PWMデータも同様である。もともと１０ビットのPWMデータを１２ビット（一つの伝送経路でシリアルに４ビット伝送する。これを３つの伝送経路で行うので、全部で１２ビットのデータとなる）に変換する変換方法としては種々の変換方法を採用可能である。変調回路側で、特定のビットを無視して元の１０ビットのPWMデータを再現できるようにするた
めに、本実施形態では、元のPWMデータの全ての値に対して同じ２箇所に任意のビットを
付加して１２ビット化するように構成している。

マルチ電源回路７は、複数の電源値を出力可能に構成された電源回路であり、変調回路２を制御するための回路である。マルチ電源回路７は、一般的に電圧源回路であるが、必ずしもこれに限定されるものではない。

走査電源回路８は、複数の電源値を出力する電源回路であり、走査回路３を制御する回路である。走査電源回路８は、一般的には、電圧源回路であるが、必ずしもこれに限定されるものではない。

次に、変調回路２について説明する。図４に、変調回路２の内部構成を示す。図４に示
すように、変調回路２は、シフトレジスタ９、ＰＷＭ回路１０および出力段回路１１を有して構成されている。

シフトレジスタ９には、パラレル／シリアル変換回路６によりシリアル変換されたＰＨＭシリアルデータおよびＰＷＭシリアルデータが入力される。また、シフトレジスタ９によりマルチ電子源１の列方向配線に応じた変調データである、ＰＨＭパラレルデータおよびＰＷＭパラレルデータが転送される。

ＰＷＭ回路１０には、シフトレジスタ９からマルチ電子源１の列方向配線に応じた変調データであるＰＨＭパラレルデータおよびＰＷＭパラレルデータが入力される。そして、ＰＷＭ回路１０により、出力段回路１１が出力する複数の信号レベル（信号の電位であり波高値に相当する）の出力タイミングを指定するための信号が、出力段回路１１に対して出力される。

また、シフトレジスタ９およびＰＷＭ回路１０の制御を行うためのタイミング信号が、タイミング発生回路４から入力される。出力段回路１１は、マルチ電源回路７に接続され、後述する駆動波形を有した変調信号を出力する回路である。図５に、シフトレジスタ９の内部構成を示し、図６に、図４に示すＰＷＭ回路１０として列方向配線１本当たりに備わる回路構成の一例を示し、図７に、図４に示す出力段回路１１における列方向配線の１本当たりに備わる回路の一例を示す。

図５に示すように、シフトレジスタ９は、複数の制御回路１２および複数の記憶回路１３を有して構成される。この第１の実施形態においては、Ｄフリップフロップ回路、ＲＳフリップフロップ回路およびアンドゲート回路を用いた構成を例に説明するが、制御回路１２および記憶回路１３は、これに限定されるものではない。

図５に示すように、第１の記憶回路１３ａには、パラレル／シリアル変換回路６でシリアル変換されたＰＨＭシリアルデータが入力される。そして、この第１の記憶回路１３ａにより、マルチ電子源１の列方向配線に応じた変調データであるＰＨＭパラレルデータが転送される。

第２の記憶回路１３ｂには、パラレル／シリアル変換回路６でシリアル変換されたＰＷＭシリアルデータが入力される。なおここで、シリアルデータと称しているが、これはフォーマット変換前のデータに対して、少なくとも一部に対するシリアル化を行って並列数を減らしたデータであることをいうのであって、並列数が１に限るものではない。実際ここで示す形態ではこのPWMシリアルデータは並列数が３である。従って、第２の記憶回路１３ｂもその並列数に合わせて３系統備えることになる。ただし図５では全てを図示することで不明瞭になることを避けるためそれら３系統を集合的に表記している。この第２の記憶回路１３ｂにより、マルチ電子源１の列方向配線に応じた変調データであるＰＷＭパラレルデータが転送される。

また、制御回路１２には、タイミング発生回路４において発生されたタイミング信号の１つであるシフトスタートパルスとシフトクロックとが入力される。また、制御回路１２により、マルチ電子源１の列方向配線に応じた変調データであるＰＨＭシリアルデータおよびＰＷＭデータを第１の記憶回路１３ａおよび第２の記憶回路１３ｂに記録するための制御信号が発生される。

この制御回路１２が発生した記録制御信号に応じて、ＰＨＭシリアルデータが第１の記憶回路１３ａに記録されるとともに、ＰＷＭシリアルデータが第２の記憶回路１３ｂに記録される。

第１の記憶回路１３ａおよび第２の記憶回路１３ｂから出力されるデータは、パラレルに構成されており、マルチ電子源１の列方向配線に応じて、一括してＰＷＭ回路１０に出力される。

具体的には、４ビットの時系列方向のＰＷＭシリアルデータが図５に示す第２の記憶回路１３ｂの４つのフリップフロップで順次に転送される。該４ビットの時系列方向のＰＷＭシリアルデータが４つのフリップフロップに記憶された状態において、出力タイミングがフリップフロップに対して指定されることで４ビットのパラレルデータが出力される。これを３系統夫々で並列に行うことによって、１２ビットのＰＷＭパラレルデータが出力される。ただし、２ビットはダミーデータなので、該ダミーデータは無視され、実際には１０ビットのＰＷＭパラレルデータが出力される。

また、４ビットの時系列方向のＰＨＭシリアルデータが第１の記憶回路１３ａに入力される。ただし４ビットのうちの２ビットはダミーデータであるので、記憶回路１３ａはダミーデータを除く２ビットを記憶できるように２つのフリップフロップで構成されている。これによってＰＨＭシリアルデータはパラレル化される。

次に、図６を用いて、ＰＷＭ回路１０について説明する。なお、図６に示すＰＷＭ回路１０は、あくまで一例であり、必ずしもこの回路構成に限定されるものではない。

ここで示す実施形態のように、変調信号の振幅方向の制御と時間幅方向の制御との両方を行って変調信号を発生させる構成においては、種々の複雑な変調信号波形を発生させることができる。例えば、変調信号のパルス全体の時間幅の単位時間（クロック信号をカウントすることで時間幅を設定する構成においてはカウントの対象となるクロック信号の一周期がこれに相当する。）毎に個別に波高値制御すべく波高値データを各単位時間に対応させて発生させる構成も採用できる。しかしこのような複雑な構成をとる必要はない。具体的には、波高値データであるＰＨＭデータとしては、一つの変調信号の波形のうちの少なくとも一点の波高値を要求される明るさに対応して規定できる情報を含んでいればよい。具体的には、少なくとも一点の波高値を規定する情報としては、変調信号における最大波高値を特定する情報を好適に採用できる。なお波高値の大小は電位の大小とは限らない。例えば走査信号の選択電位が変調信号のオン状態に対応する電位よりも高い電位である場合は、変調信号の波高値は、電位が低い方が大きいことになる。

またタイミングデータであるＰＷＭデータとしては、例えば、変調信号の波形の各波高値の部分夫々の遷移タイミング（ある波高値に制御されている状態から他の波高値に遷移するための制御を開始するタイミング）を規定する情報を全て含む構成にすることもできる。しかしこのような複雑な構成をとる必要はない。具体的には、タイミングデータであるＰＷＭデータとしては、変調信号の信号レベルを他のレベルに遷移させるタイミングを、要求される明るさに対応して少なくとも１箇所規定できる情報を含んでいればよい。具体的には、ある変調信号において、その変調信号が使用する波高値のうちの最大の波高値からより小さい波高値に遷移させるタイミングを規定できるデータをタイミングデータとして用いる構成を好適に採用できる。なおデータに基づくタイミングの規定の方法は種々のものを採用できる。基準時点からの経過時間を計時する構成を採用し、タイミングデータがその計時時間を直接若しくは間接的に指定する構成を好適に採用できる。具体的には計時はクロックのカウントによって行う構成を好適に採用できる。この場合計時時間の指定はカウント数を直接若しくは間接的に指定することで行うことができる。

この第１の実施形態によるＰＷＭ回路１０は、ラッチ回路として、ＰＷＭパラレルデータ用ラッチ回路１４およびＰＨＭパラレルデータ用ラッチ回路１５を有している。また、
このＰＷＭ回路１０には、カウンタ関連の回路として、カウンタ回路１６およびカウンタクリア信号発生回路１７が設けられている。なお、この第１の実施形態においては、カウンタクリア信号発生回路１７をＤフリップフロップ回路とＸＯＲ回路とを用いて構成しているが、この回路構成は、あくまでも一例であり、必ずしもこの回路構成に限定されるものではない。

また、ＰＷＭ回路１０は、デコード回路として、ＰＨＭデータデコード回路１８および初期データセット信号デコード回路１９が設けられ、記憶回路として、Ｖ１スタートデータ記憶回路２０、Ｖ２スタートデータ記憶回路２１、Ｖ３スタートデータ記憶回路２２、Ｖ４スタートデータ記憶回路２３、Ｖ１エンドデータ記憶回路２４、Ｖ２エンドデータ記憶回路２５、Ｖ３エンドデータ記憶回路２６、およびＶ４エンドデータ記憶回路２７が設けられている。

また、ＰＷＭ回路１０は、エンドデータ選択回路として、Ｖ１エンドデータ選択回路２８、Ｖ２エンドデータ選択回路２９、Ｖ３エンドデータ選択回路３０、およびＶ４エンドデータ選択回路３１を有し、データ比較回路として、Ｖ１スタートデータ比較器３２、Ｖ２スタートデータ比較器３３、Ｖ３スタートデータ比較器３４、Ｖ４スタートデータ比較器３５、Ｖ１エンドデータ比較器３６、Ｖ２エンドデータ比較器３７、Ｖ３エンドデータ比較器３８およびＶ４エンドデータ比較器３９を有している。

また、ＰＷＭ回路１０は、パルス幅発生回路として、Ｖ１パルス幅発生回路４０、Ｖ２パルス幅発生回路４１、Ｖ３パルス幅発生回路４２およびＶ４パルス幅発生回路４３を有している。

次に、以上のように構成されたこの第１の実施形態によるＰＷＭ回路１０について説明する。

まず、ＰＷＭパラレルデータ用ラッチ回路１４は、シフトレジスタ９内の第２の記憶回路１３ｂに記録されたマルチ電子源１の列方向配線に応じた変調データであるＰＷＭパラレルデータを、タイミング発生回路４により発生されたタイミング信号の一つであるロード信号のタイミングに応じてラッチするための回路である。

また、ＰＨＭパラレルデータ用ラッチ回路１５は、シフトレジスタ９内の第１の記憶回路１３ａに記録されたマルチ電子源１の列方向配線に応じた変調データであるＰＨＭパラレルデータを、タイミング発生回路４により発生されたタイミング信号の一つであるロード信号のタイミングに応じてラッチするための回路である。

また、カウンタ回路１６は、タイミング発生回路４により発生されたタイミング信号の一つであるＰＷＭクロックと、カウンタクリア信号発生回路１７により発生されたカウンタクリア信号とに基づいて、内部タイミングを規定するカウントデータを、Ｖ１スタートデータ比較器３２、Ｖ１スタートデータ比較器３２、Ｖ２スタートデータ比較器３３、Ｖ３スタートデータ比較器３４、Ｖ４スタートデータ比較器３５、Ｖ１エンドデータ比較器３６、Ｖ２エンドデータ比較器３７、Ｖ３エンドデータ比較器３８およびＶ４エンドデータ比較器３９に出力するための回路である。

また、カウンタクリア信号発生回路１７は、タイミング発生回路４により発生されたタイミング信号の一つであるロード信号とＰＷＭクロックとから、内部タイミングを規定するカウンタのクリア信号を発生するための回路である。

ＰＨＭデータデコード回路１８は、ＰＨＭパラレルデータ用ラッチ回路１５によってラ
ッチされたＰＨＭパラレルデータに応じて、Ｖ１エンドデータ選択回路２８、Ｖ２エンドデータ選択回路２９およびＶ３エンドデータ選択回路３０の選択信号を発生するデコード回路である。

この第１の実施形態においては、２ビットのＰＨＭパラレルデータに応じて４つの選択信号が発生される。すなわち、ＰＨＭデータ＝”００”の場合には、Ｖ１エンドデータ選択回路２８の選択信号に”１”が入力され、そのほかの選択回路の選択信号は”０”となる。ここで、”００”は、バイナリ表示の数値を示す。また、ＰＨＭデータ＝”０１”の場合は、Ｖ２エンドデータ選択回路２９の選択信号に”１”が入力され、他の選択回路の選択信号は、”０”となる。また、ＰＨＭデータ＝”１０”の場合はＶ３エンドデータ選択回路３０の選択信号に”１”が入力され、他の選択回路の選択信号は”０”となる。ＰＨＭデータ＝”１１”の場合はＶ４エンドデータ選択回路３１の選択信号に”１”が入力され、他の選択回路の選択信号は”０”となる。

また、ＰＷＭ回路１０における初期データセット信号デコード回路１９は、タイミング発生回路４において発生されたタイミング信号の一つである初期データセット信号に応じて、Ｖ１スタートデータ記憶回路２０、Ｖ２スタートデータ記憶回路２１、Ｖ３スタートデータ記憶回路２２、Ｖ４スタートデータ記憶回路２３、Ｖ１エンドデータ記憶回路２４、Ｖ２エンドデータ記憶回路２５、Ｖ３エンドデータ記憶回路２６およびＶ４エンドデータ記憶回路２７に、ＰＷＭパラレルデータ用ラッチ回路１４によってラッチされたＰＷＭデータを記録するための書込み信号を発生するデコード回路である。

この第１の実施形態においては、３ビットの初期データセット信号に応じて８本の選択信号が発生される。

すなわち、初期データセット信号＝”０００”の場合、Ｖ１スタートデータ記憶回路２０の書込信号だけがオンになり、ＰＷＭパラレルデータ用ラッチ回路１４によりラッチされたＶ１への波高値遷移（波高値を大きくする方向の遷移）を開始する位置を指定するデータ（Ｖ１スタートデータ：これはＰＷＭデータと同じ経路で予め与えら得るタイミング指定用データである）が、Ｖ１スタートデータ記憶回路２０に記録される。

初期データセット信号＝”００１”の場合、Ｖ２スタートデータ記憶回路２１の書込信号だけがオンになり、ＰＷＭパラレルデータ用ラッチ回路１４によりラッチされたＶ２への波高値遷移（波高値を大きくする方向の遷移）を開始する位置を指定するデータ（Ｖ２スタートデータ：これはＰＷＭデータと同じ経路で予め与えられるタイミング指定用データである）が、Ｖ２スタートデータ記憶回路２１に記録される。

初期データセット信号＝”０１０”の場合、Ｖ３スタートデータ記憶回路２２の書込信号だけがオンになり、ＰＷＭパラレルデータ用ラッチ回路１４によりラッチされたＶ３への波高値遷移（波高値を大きくする方向の遷移）を開始する位置を指定するデータ（Ｖ３スタートデータ：これはＰＷＭデータと同じ経路で予め与えられるタイミング指定用データである）がＶ３スタートデータ記憶回路２２に記録される。

初期データセット信号＝”０１１”の場合、Ｖ４スタートデータ記憶回路２３の書込信号だけがオンになり、ＰＷＭパラレルデータ用ラッチ回路１４によりラッチされたＶ４への波高値遷移（波高値を大きくする方向の遷移）を開始する位置を指定するデータ（Ｖ４スタートデータ：これはＰＷＭデータと同じ経路で予め与えられるタイミング指定用データである）がＶ４スタートデータ記憶回路２３に記録される。

初期データセット信号＝”１００”の場合、Ｖ１エンドデータ記憶回路２４の書込信号
だけがオンになり、ＰＷＭパラレルデータ用ラッチ回路１４によりラッチされたＶ１からより低い波高値への遷移を開始する位置を指定するデータ（Ｖ１エンドデータ：これはＰＷＭデータと同じ経路で予め与えられるタイミング指定用データである）がＶ１エンドデータ記憶回路２４に記録される。

初期データセット信号＝”１０１”の場合、Ｖ２エンドデータ記憶回路２５の書込信号だけがオンになり、ＰＷＭパラレルデータ用ラッチ回路１４によりラッチされたＶ２からより低い波高値への遷移を開始する位置を指定するデータ（Ｖ２エンドデータ：これはＰＷＭデータと同じ経路で予め与えられるタイミング指定用データである）がＶ２エンドデータ記憶回路２５に記録される。

初期データセット信号＝”１１０”の場合、Ｖ３エンドデータ記憶回路２６の書込信号だけがオンになり、ＰＷＭパラレルデータ用ラッチ回路１４によりラッチされたＶ３からより低い波高値への遷移を開始する位置を指定するデータ（Ｖ３エンドデータ：これはＰＷＭデータと同じ経路で予め与えられるタイミング指定用データである）がＶ３エンドデータ記憶回路２６に記録される。

初期データセット信号＝”１１１”の場合、Ｖ４エンドデータ記憶回路２７の書込信号だけがオンになり、ＰＷＭパラレルデータ用ラッチ回路１４によりラッチされたＶ４からより低い波高値への遷移を開始する位置を指定するデータ（Ｖ４エンドデータ：これはＰＷＭデータと同じ経路で予め与えられるタイミング指定用データである）がＶ４エンドデータ記憶回路２７に記録される。

これらのスタート位置指定データ及びエンド位置指定データが記録されるデータ記憶回路２０〜２７に、装置起動時を含む画像非表示期間中に、駆動波形を形成するための上述のパラメータ（Ｖ１スタートデータ、Ｖ２スタートデータ、Ｖ３スタートデータ、Ｖ４スタートデータ、Ｖ１エンドデータ、Ｖ２エンドデータ、Ｖ３エンドデータおよびＶ４エンドデータ）が順次転送される。これにより、データ記憶回路２０〜２７に、パラメータ（Ｖ１スタートデータ、Ｖ２スタートデータ、Ｖ３スタートデータ、Ｖ４スタートデータ、Ｖ１エンドデータ、Ｖ２エンドデータ、Ｖ３エンドデータおよびＶ４エンドデータ）が記録される。

また、ＰＷＭ回路１０におけるＶ１エンドデータ選択回路２８は、ＰＷＭパラレルデータ用ラッチ回路１４によりラッチされたＰＷＭデータとＶ１エンドデータ記憶回路２４に記録されたＶ１エンドデータとのいずれかを選択する選択回路である。この選択は、ＰＨＭデータデコード回路１８から出力されるＰＨＭデータに応じた選択信号により実行される。

また、Ｖ２エンドデータ選択回路２９は、ＰＨＭデータデコード回路１８から出力されるＰＨＭデータに応じた選択信号により、ＰＷＭパラレルデータ用ラッチ回路１４によりラッチされたＰＷＭデータと、Ｖ２エンドデータ記憶回路２５に記録されたＶ２エンドデータとのいずれかを選択する選択回路である。

同様に、Ｖ３エンドデータ選択回路３０は、ＰＨＭデータデコード回路１８から出力されるＰＨＭデータに応じた選択信号により、ＰＷＭパラレルデータ用ラッチ回路１４によってラッチされたＰＷＭデータとＶ３エンドデータ記憶回路２６に記録されたＶ３エンドデータとのいずれかを選択する選択回路である。

また、同様に、Ｖ４エンドデータ選択回路３１は、ＰＨＭデータデコード回路１８から出力されるＰＨＭデータに応じた選択信号により、ＰＷＭパラレルデータ用ラッチ回路１
４によりラッチされたＰＷＭデータとＶ４エンドデータ記憶回路２６に記録されたＶ４エンドデータとのいずれかを選択する選択回路である。

Ｖ１からＶ４エンドデータ選択回路は、選択信号が”１”の場合に、ＰＷＭデータを選択し、選択信号が”０”の場合に、対応するエンドデータ記憶回路に記憶されたエンドデータを選択する。

また、Ｖ１スタートデータ比較器３２は、Ｖ１スタートデータ記憶回路２０に記録されたＶ１スタートデータと、内部タイミングを規定するカウンタ回路１６のカウントデータとが一致したときに、Ｖ１スタートパルスを発生するための比較器である。Ｖ２スタートデータ比較器３３は、Ｖ２スタートデータ記憶回路２１に記録されたＶ２スタートデータと、カウンタ回路１６のカウントデータとが一致したときに、Ｖ２スタートパルスを発生するための比較器である。Ｖ３スタートデータ比較器３４は、Ｖ３スタートデータ記憶回路２２に記録されたＶ３スタートデータと、カウンタ回路１６のカウントデータとが一致したときに、Ｖ３スタートパルスを発生する比較器である。Ｖ４スタートデータ比較器３５は、Ｖ４スタートデータ記憶回路２３に記録されたＶ４スタートデータと、カウンタ回路１６のカウントデータとが一致したときに、Ｖ４スタートパルスを発生する比較器である。

また、Ｖ１エンドデータ比較器３６は、Ｖ１エンドデータ選択回路２８により選択されたＶ１エンドデータまたはＰＷＭデータと、カウンタ回路１６のカウントデータとが一致したときに、Ｖ１エンドパルスを発生する比較器である。Ｖ２エンドデータ比較器３７は、Ｖ２エンドデータ選択回路２９により選択されたＶ２エンドデータもしくはＰＷＭデータと、カウンタ回路１６のカウントデータとが一致したときに、Ｖ２エンドパルスを発生する比較器である。Ｖ３エンドデータ比較器３８は、Ｖ３エンドデータ選択回路３０により選択されたＶ３エンドデータまたはＰＷＭデータと、カウンタ回路１６のカウントデータとが一致したときに、Ｖ３エンドパルスを発生する比較器である。Ｖ４エンドデータ比較器３９は、Ｖ４エンドデータ選択回路３１により選択されたＶ４エンドデータまたはＰＷＭデータと、カウンタ回路１６のカウントデータとが一致したときに、Ｖ４エンドパルスを発生する比較器である。

また、Ｖ１パルス幅発生回路４０は、パルス幅波形ＴＶ１を出力するＰＷＭ回路である。パルス幅波形ＴＶ１は、Ｖ１スタートデータ比較器３２において発生されたＶ１スタートパルスで立ち上がり、Ｖ１エンドデータ比較器３６において発生されたＶ１エンドパルスで立ち下がる波形である。

また、Ｖ２パルス幅発生回路４１は、パルス幅波形ＴＶ２を出力するＰＷＭ回路である。パルス幅波形ＴＶ２は、Ｖ２スタートデータ比較器３３において発生されたＶ２スタートパルスで立ち上がり、Ｖ２エンドデータ比較器３７において発生されたＶ２エンドパルスで立ち下がる波形である。

また、Ｖ３パルス幅発生回路４２は、パルス幅波形ＴＶ３を出力するＰＷＭ回路である。このパルス幅波形ＴＶ３は、Ｖ３スタートデータ比較器３４において発生されたＶ３スタートパルスで立ち上がり、Ｖ３エンドデータ比較器３８において発生されたＶ３エンドパルスで立ち下がる波形である。

また、Ｖ４パルス幅発生回路４３は、パルス幅波形ＴＶ４を出力するＰＷＭ回路である。このパルス幅波形ＴＶ４は、Ｖ４スタートデータ比較器３５において発生されたＶ４スタートパルスで立ち上がり、Ｖ４エンドデータ比較器３９において発生されたＶ４エンドパルスで立ち下がるパルス幅波形である。

なお、この第１の実施形態においては、ＰＷＭ回路として、ＲＳフリップフロップ回路における、セット入力にスタートパルスを入力し、リセット入力にエンドパルスを入力する回路を採用しているが、必ずしもこのような構成に限定されるものではない。

また、図７に示すように、電位Ｖ１〜Ｖ４は、０＜Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４であり、それぞれＰＷＭ出力波形ＴＶ１、ＴＶ２、ＴＶ３およびＴＶ４に対応して出力される。また、トランジスタＱ１、Ｑ２、Ｑ３およびＱ４は、オンすることによりそれぞれ電位Ｖ１〜Ｖ４を出力端子ＯＵＴＰＵＴに出力可能に構成されている。なお、トランジスタＱ１〜Ｑ４については、ペアトランジスタにより構成することも可能である。

次に、以上のように構成された変調回路２の出力端子ＯＵＴＰＵＴから出力される駆動波形について、図８を参照しつつ説明する。

図８Ａに、ＰＨＭデータ＝”１１”の場合において、電位Ｖ１〜Ｖ４を用いた駆動波形を示す。図８Ａに示すように、電位Ｖ１の立ち上がり位置については、Ｖ１スタートデータ記憶回路２０に記憶されたＶ１スタートデータにより規定される。また、電位Ｖ２の立ち上がり位置は、Ｖ２スタートデータ記憶回路２１に記憶されたＶ２スタートデータにより規定される。また、電位Ｖ３の立ち上がり位置は、Ｖ３スタートデータ記憶回路２２に記憶されたＶ３スタートデータにより規定され、電位Ｖ４の立ち上がり位置がＶ４スタートデータ記憶回路２３に記憶されたＶ４スタートデータにより規定される。

他方、電位Ｖ１の立ち下がり位置については、Ｖ１エンドデータ記憶回路２４に記憶されたＶ１エンドデータにより規定され、電位Ｖ２の立ち下がり位置がＶ２エンドデータ記憶回路２５に記憶されたＶ２エンドデータにより規定され、電位Ｖ３の立ち下がり位置はＶ３エンドデータ記憶回路２６に記憶されたＶ３エンドデータにより規定され、電位Ｖ４の立ち下がり位置はＰＷＭデータにより規定される。

図８Ｂに、ＰＨＭデータ＝”１０”の場合において、電位Ｖ１〜Ｖ３まで使用した駆動波形を示す。

図８Ｂに示すように、電位Ｖ１の立ち上がり位置はＶ１スタートデータ記憶回路２０に記憶されたＶ１スタートデータにより規定され、電位Ｖ２の立ち上がり位置は、Ｖ２スタートデータ記憶回路２１に記憶されたＶ２スタートデータにより規定され、電位Ｖ３の立ち上がり位置は、Ｖ３スタートデータ記憶回路２２に記憶されたＶ３スタートデータにより規定される。

他方、電位Ｖ１の立ち下がり位置は、Ｖ１エンドデータ記憶回路２４に記憶されたＶ１エンドデータにより規定され、電位Ｖ２の立ち下がり位置は、Ｖ２エンドデータ記憶回路２５に記憶されたＶ２エンドデータにより規定され、電位Ｖ３の立ち下がり位置は、ＰＷＭデータにより規定される。

また、図８Ｃに、ＰＨＭデータ＝”０１”の場合において、電位Ｖ１とＶ２を使用した駆動波形を示す。

図８Ｃに示すように、電位Ｖ１の立ち上がり位置は、Ｖ１スタートデータ記憶回路２０に記憶されたＶ１スタートデータにより規定され、電位Ｖ２の立ち上がり位置は、Ｖ２スタートデータ記憶回路２１に記憶されたＶ２スタートデータにより規定され、電位Ｖ１の立ち下がり位置は、Ｖ１エンドデータ記憶回路２４に記憶されたＶ１エンドデータにより規定され、電位Ｖ２の立ち下がり位置は、ＰＷＭデータにより規定される。

図８Ｄに、ＰＨＭデータ＝”０１”の場合において、電位Ｖ１を使用した駆動波形を示す。図８Ｄに示すように、電位Ｖ１の立ち上がり位置は、Ｖ１スタートデータ記憶回路２０に記憶されたＶ１スタートデータにより規定され、電位Ｖ１の立ち下がり位置は、ＰＷＭデータにより規定される。

以上から明らかなように、本実施形態においては、各階調データに対応する変調信号は、それぞれの最大波高値に制御される部分のパルス幅が階調データを構成するタイミングデータ（ＰＷＭデータ）で決まる（変調される）ことになる。各変調信号のその他の部分（最大波高値に制御される部分以外の部分）の形状は、Ｖ１スタートデータ、Ｖ２スタートデータ、Ｖ３スタートデータ、Ｖ４スタートデータ、Ｖ３エンドデータ、Ｖ２エンドデータ、Ｖ１エンドデータによって階調データに依らずに決定することができる。ただし、変調信号のどの部分のパルス幅を階調データに対応づけて決定するかは、この構成に限るものではない。本実施形態では、２番目以降の波高値（前記Ｖ２、Ｖ３、Ｖ４に相当）を用いる変調信号においては、変調信号の立ち上がりの部分と立ち下がりの部分において、波高値が基準レベルから直接その変調信号における最大波高値まで立ち上がらないように途中の波高値を経由させている。これによって変調信号の印加によって生じるリンギングが抑制できる。具体的には変調信号の立ち上がり部分と立ち下がり部分が階段形状になるように構成しており、これは、Ｖ１スタートデータ、Ｖ２スタートデータ、Ｖ３スタートデータ、Ｖ４スタートデータ、Ｖ３エンドデータ、Ｖ２エンドデータ、Ｖ１エンドデータを階段形状が得られるタイミングに設定することで実現している。

以上説明したように、この第１の実施形態による表示素子の駆動回路によれば、ＰＷＭデータとＰＨＭデータとを、それぞれを構成するデータビットのビット数より少ない伝送経路（伝送線）により変調回路２に伝送するようにシリアル化していることにより、振幅変調とパルス幅変調とを併用した変調を行うための異なる属性を有する２種類のデータを、構成において伝送線数を大幅に増やすことなく伝送することが可能となる。

特にこの実施形態においては、パラレル／シリアル変換回路から変調回路に階調データを伝送する伝送経路のいずれにおいても、属性の異なるデータである波高値データとタイミングデータとを混在させないようにしている。そのため、パラレル／シリアル変換回路から変調回路に階調データを伝送した後で、波高値データとタイミングデータとを分離するための構成を設けなくてもよいというメリットがある。

（第２の実施形態）
次に、この発明の第２の実施形態について説明する。なお、この第２の実施形態による駆動回路の概略は、第１の実施形態におけると同様である。すなわち、図１に示すように、この第２の実施形態による駆動装置は、変調回路２、走査回路３、タイミング発生回路４、データ変換回路５、パラレル／シリアル変換回路６、マルチ電源回路７および走査電源回路８を有して構成され、マルチ電子源１を駆動する回路である。

また、走査回路３は、マルチ電子源１の行方向配線に接続され、変調回路２の出力をマルチ電子源１のいずれの行に信号を供給するかを選択するための回路である。そして、一般的には、一行ずつ順次行選択するようにした線順次走査が実行されるが、必ずしも線順次走査に限定されるものではなく、飛び越し走査や、複数行を同時に選択したり、面状に選択したりすることも可能である。すなわち、走査回路３は、マルチ電子源１に含まれる複数電子源のうちの駆動対象となる複数の電子源が接続される行方向配線に対して所定時間選択電位を供給し、その他の時間に非選択電位を供給することにより、行選択を行う選択手段である。なお、以下に説明する変調回路２およびこの変調回路２にシリアルデータの供給する周辺回路以外の回路構成については、第１の実施形態におけると同様であるの
で、その説明を省略する。

次に、この発明の第２の実施形態による変調回路２およびシリアルデータの供給について説明する。図９に、変調回路２の内部構成および、変調回路２にシリアルデータを供給する周辺回路を示す。図９に示すように、この第２の実施形態による変調回路２は、第１の実施形態におけると同様に、シフトレジスタ９、ＰＷＭ回路１０および出力段回路１１を有して構成されている。なお、出力段回路１１は、マルチ電源回路７に接続され、後述する駆動波形を有する変調信号を出力するための回路である。

データ変換回路５は、外部からマルチ電子源１の輝度階調制御する輝度階調データを変調回路２に適した駆動波形データフォーマットにデータ変換を行うための回路である。

パラレル／シリアル変換回路６は、データ変換回路５から供給された輝度階調データを、ＰＨＭデータおよびＰＷＭデータのいずれのデータの属性に関わらず、一律のパラレルデータとして取り扱い、そのパラレルデータをシリアル差動データに変換する回路である。この第２の実施形態においては、差動データの場合を例にして説明するが、必ずしも差動データに限定されるものではなく、具体的に、例えば、シングルエンドデータや擬似差動データなどを利用することも可能である。

次に、図２および図１０を用いて、パラレル／シリアル変換回路６に入力されるデータフォーマット、およびパラレル／シリアル変換回路６から出力されるデータフォーマットについて説明をする。なお、パラレル／シリアル変換回路に入力される駆動波形データのフォーマットは、第１の実施形態におけると同様であるので、説明を省略する。図１０に、本実施形態のパラレル／シリアル変換回路から出力される駆動波形データのフォーマットを示す。

すなわち、図２に示すように、第２の実施形態による駆動波形データは、第１の実施形態におけると同様に、ＲＧＢでそれぞれ個別に、２ビットのＰＨＭデータと１０ビットのＰＷＭデータとがパラレルに構成されたデータフォーマットである。そして、この駆動波形データは、タイミング発生回路４からデータ変換回路５に供給されるタイミング信号の１つであるシフトクロック１に同期されている。なお、この第２の実施形態においては、ＰＨＭデータを２ビット、ＰＷＭデータを１０ビットとした場合を例に説明するが、必ずしも１０ビットに限定されるものではなく、それ以外のビット数を採用することも可能である。

図１０に示すように、この第２の実施形態によるシリアルデータは、タイミング発生回路４から発生されたタイミング信号の１つであるシフトクロック２に同期されて、ＰＨＭデータおよびＰＷＭデータのいずれであるかというデータの属性とは無関係に、一律のデータとして４ビットごとにデータをシリアル化したデータフォーマットである。なお、この第２の実施形態においては、シフトクロックの立ち上がりと立ち下がりとの両エッジにおいて、トリガをかける構成を採用しているが、必ずしも、このような構成に限定されるものではない。さらに、この第２の実施形態においては、データビット数が４の倍数となる値（４で割り切れる値）としているが、データビット数が４で割り切れない場合、すなわち、データ非伝送時間が生じる場合には、４ビットに足りないデータに、疑似データとしてのダミーデータが充填されて出力される。

また、図９に示すように、変調回路２は、マルチ電子源１の列方向配線に接続されている。この変調回路２は、パラレル／シリアル変換回路６によってＰＨＭデータとＰＷＭデータとが一律にシリアル変換された変調データ（階調データ）に応じて、マルチ電子源１に変調信号を供給するための回路である。すなわち、この変調回路２は、パラレル／シリアル変換回路６から入力された変調データに基づいて、変調された変調信号を複数の電子源にそれぞれ接続する列方向配線に与える変調手段として機能する。

次に、この第２の実施形態による変調回路２に設けられるシフトレジスタ９について説明する。図１１に、この第２の実施形態によるシフトレジスタ９の内部構成を示す。

図１１に示すように、この第２の実施形態によるシフトレジスタ９には、パラレル／シリアル変換回路６によってシリアル変換されたＰＨＭシリアルデータおよびＰＷＭシリアルデータが入力される。また、シフトレジスタ９からは、マルチ電子源１の列方向配線に応じた変調データであるＰＨＭパラレルデータおよびＰＷＭパラレルデータが出力される。図１０に示すように、一つの表示素子を１つの選択期間の間変調するための変調信号を発生するのに用いるデータは、パラレル／シリアル変換回路６に並列数１２のパラレルデータとして入力され、並列数３、時系列方向のビット数４のフォーマットにシリアル変換される。すなわち図１１に示すシフトレジスタ９には３系統（並列数３）の信号がシリアルデータとして入力されている。

シフトレジスタ９から出力された変調データとしてのＰＨＭパラレルデータおよびＰＷＭパラレルデータは、ＰＷＭ回路１０に供給される。このＰＷＭ回路１０は、出力段回路１１において、それぞれの出力電圧に応じた出力を発生させるための回路である。また、タイミング発生回路４からは、シフトレジスタ９およびＰＷＭ回路１０を制御するためのタイミング信号が供給される。

また、図１１に示すように、この第２の実施形態によるシフトレジスタ９は、複数の制御回路５２および複数の記憶回路５３を有して構成される。なお、この第２の実施形態においては、制御回路５２および記憶回路５３を、Ｄフリップフロップ回路、ＲＳフリップフロップ回路およびオアゲート回路を用いて構成する場合を例として説明するが、必ずしもこのような回路構成に限定されるものではない。

記憶回路５３ａ、記憶回路５３ｂ、記憶回路５３ｃ、はそれぞれシリアル化された３系統のデータをパラレルデータに変換する回路を構成する。記憶回路５３ｂ、記憶回路５３ｃには、PHMデータとPWMデータが混在しない２系統のシリアルデータがそれぞれ入力される。シリアルデータは記憶素子であるフリップフロップで転送され、所定のタイミングでパラレルデータとして出力される。記憶回路５３ａには、パラレル／シリアル変換回路６で一律にシリアル変換されたＰＨＭデータおよびＰＷＭデータを内包したシリアルデータの中で、特にＰＨＭデータとＰＷＭデータとがシリアルに混在されたデータが入力される。記憶回路５３ａでは記憶素子であるフリップフロップが４つ直列に接続されている。各フリップフロップは入力されるデータビットを記憶すると共に、次段のフリップフロップに記憶していたデータビットを入力する。この４つのフリップフロップによって４ビットのシリアルデータを保持する。そのうちの２ビットのデータをＰＨＭデータとして出力し、他の２ビットをＰＷＭデータとして出力する。記憶回路５３ａが出力する２ビットのＰＷＭデータは、記憶回路５３ｂが出力する４ビットのＰＷＭデータ、及び記憶回路５３ｃが出力する４ビットのＰＷＭデータと共に１０ビットのＰＷＭパラレルデータを構成するデータとなる。これによってマルチ電子源１の列方向配線に応じた変調データであるＰＨＭパラレルデータとＰＷＭパラレルデータとがＰＷＭ回路１０に出力される。

また、制御回路５２には、タイミング発生回路４により発生されたタイミング信号の一つである、シフトスタートパルスとシフトクロックとが供給される。この制御回路５２は、マルチ電子源１の列方向配線に応じた変調データであるＰＨＭシリアルデータおよびＰＷＭデータを一律に記憶回路５３に記録するための制御信号を発生する回路である。ここで、シフトパルスは、タイミング発生回路４において発生されたタイミング信号の１つである差動シフトクロックから形成されたクロックである。そして、このクロックの立ち上がりと立ち下がりとの両エッジのタイミングにおいてデータが転送される構成が採用されている。

そして、制御回路５２により発生された記録制御信号に応じて、シリアルデータが記憶回路５３に記録される。記憶回路５３から出力される出力データは、パラレルに構成されている。この出力データは、マルチ電子源１の列方向配線に応じて、一括してＰＷＭ回路１０に供給される。

以上のようにして、この第２の実施形態による表示素子の駆動回路が構成されている。

この第２の実施形態による画像表示装置の駆動回路によれば、第１の実施形態と同様の効果を得ることができるとともに、構成においても伝送線数を大幅に増やすことなく、振幅変調とパルス幅変調とを併用した２つの属性のデータを伝送することが可能となる。特にこの第２の実施形態においては、波高値データとタイミングデータとを分別して出力できる記憶回路を変調回路が有するように構成することで、波高値データとタイミングデータを混在させてシリアル化することが可能になっている。これによってダミーデータを不要にする、もしくは必要なダミーデータを減らすことができる。

以上、この発明の実施形態について具体的に説明したが、この発明は、上述の実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。

例えば、上述の実施形態において挙げたＰＷＭ回路、シフトレジスタ、出力段回路、ＰＨＭデータおよびＰＷＭデータの構成はあくまでも例に過ぎず、必要に応じてこれと異なる構成を採用することも可能である。

以上説明したように、この発明によれば、波高値およびパルス幅が変調された変調信号を決定する波高値データビットとパルス幅データビットとをシリアル化することにより、伝送経路や伝送線の数の低減化を図ることができるので、階調数が増加した場合であっても、伝送するためのデータ線数の増加を抑制することが可能となる。

この発明の第１の実施形態による駆動回路のブロック図である。 この発明の第１の実施形態による変調回路におけるパラレル／シリアル変換回路に入力される変調信号データのフォーマットを示す略線図である。 この発明の第１の実施形態による変調回路におけるパラレル／シリアル変換回路から出力されるシリアルデータのフォーマットを示す略線図である。 この発明の第１の実施形態による駆動回路における変調回路のブロック図である。 この発明の第１の実施形態による変調回路におけるシフトレジスタのブロック図である。 この発明の第１の実施形態による変調回路におけるＰＷＭ回路のブロック図である。 この発明の第１の実施形態による変調回路における出力段回路のブロック図である。 この発明の第１の実施形態による変調回路における出力段回路の出力駆動波形の一例を示す波形図である。 この発明の第２の実施形態による駆動回路における変調回路のブロック図である。 この発明の第２の実施形態による変調回路におけるパラレル／シリアル変換回路から出力されるシリアルデータのフォーマットを示す略線図である。 この発明の第２の実施形態による駆動回路の変調回路におけるシフトレジスタのブロック図である。 本発明に係るテレビジョン装置のブロック図である。

符号の説明

１ マルチ電子源
２ 変調回路
３ 走査回路
４ タイミング発生回路
５ データ変換回路
６ シリアル変換回路
７ マルチ電源回路
８ 走査電源回路
９ シフトレジスタ
１０ ＰＷＭ回路
１１ 出力段回路
１２，５２ 制御回路
１３，５３ 記憶回路
１４ ＰＷＭパラレルデータ用ラッチ回路
１５ ＰＨＭパラレルデータ用ラッチ回路
１６ カウンタ回路
１７ カウンタクリア信号発生回路
１８ データデコード回路
１９ 初期データセット信号デコード回路
２０ Ｖ１スタートデータ記憶回路
２１ Ｖ２スタートデータ記憶回路
２２ Ｖ３スタートデータ記憶回路
２３ Ｖ４スタートデータ記憶回路
２４ Ｖ１エンドデータ記憶回路
２５ Ｖ２エンドデータ記憶回路
２６ Ｖ３エンドデータ記憶回路
２７ Ｖ４エンドデータ記憶回路
２８ Ｖ１エンドデータ選択回路
２９ Ｖ２エンドデータ選択回路
３０ Ｖ３エンドデータ選択回路
３１ Ｖ４エンドデータ選択回路
３２ Ｖ１スタートデータ比較器
３３ Ｖ２スタートデータ比較器
３４ Ｖ３スタートデータ比較器
３５ Ｖ４スタートデータ比較器
３６ Ｖ１エンドデータ比較器
３７ Ｖ２エンドデータ比較器
３８ Ｖ３エンドデータ比較器
３９ Ｖ４エンドデータ比較器
４０ Ｖ１パルス幅発生回路
４１ Ｖ２パルス幅発生回路
４２ Ｖ３パルス幅発生回路
４３ Ｖ４パルス幅発生回路
ＯＵＴＰＵＴ 出力端子
Ｑ１，Ｑ２，Ｑ３，Ｑ４ トランジスタ
ＴＶ１，ＴＶ２，ＴＶ３，ＴＶ４ パルス幅波形
Ｖ１〜Ｖ４ 電位
５０１ ＳＴＢ
５０２ 画像表示装置
５０３ 受信回路
５０４ Ｉ／Ｆ部
５０５ 制御回路
５０６ 駆動回路
２００ 表示パネル

Claims (10)

1. 表示素子が接続される配線に印加する変調信号を出力する変調回路と、
   前記変調信号の波形の少なくとも一部分の波高値を決定する波高値データと、前記変調信号の波形の少なくとも一部分のパルス幅を決定するパルス幅データと、を含むパラレルデータフォーマットの変調データが入力され、前記入力された変調データを、前記変調データのビット数よりも少ない数の伝送経路で伝送可能にするために、前記伝送経路の数と同じ個数のシリアルデータフォーマットのデータにシリアル化し、前記シリアル化したデータを前記伝送経路を介して前記変調回路に出力する出力回路とを有し、
   前記伝送経路は複数あり、
   前記出力回路は、
   複数の伝送経路の内の所定の伝送経路には、シリアル化された前記パルス幅データを出力せずにシリアル化された前記波高値データを出力し、前記所定の伝送経路以外の他の所定の伝送経路には、シリアル化された前記波高値データを出力せずにシリアル化された前記パルス幅データを出力することを特徴とする表示素子の駆動回路。
2. 前記出力回路が、前記所定の伝送経路と前記他の所定の伝送経路の少なくともいずれかにおいて、前記波高値データを構成するデータビット及び前記パルス幅データを構成するデータビットのいずれも伝送しない時間に、当該伝送経路の信号レベルを規定するためのダミーデータとして任意のデータビットを出力するように構成されており、
   前記波高値データを構成するデータビット及び前記パルス幅データを構成するデータビットのいずれも伝送しない前記時間は、一つの変調信号を発生するための前記波高値データのビット数と、該一つの変調信号を発生するための前記パルス幅データのビット数とが互いに異なっており、且つ、前記波高値データのビット数と前記パルス幅データのビット数の少なくとも一方が前記シリアルデータフォーマットのデータの時系列方向のビット数で割り切れる値でないために、生じる時間である
   請求項１記載の表示素子の駆動回路。
3. 前記出力回路が、前記所定の伝送経路において、前記波高値データを構成するデータビットを伝送しない時間に、当該伝送経路の信号レベルを規定するためのダミーデータとして任意のデータビットを出力するように構成されており、
   前記波高値データを構成するデータビットを伝送しない前記時間は、一つの変調信号を発生するための前記波高値データのビット数と、該一つの変調信号を発生するための前記パルス幅データのビット数とが互いに異なっており、且つ、前記波高値データのビット数が前記シリアルデータフォーマットのデータの時系列方向のビット数で割り切れる値でないために、生じる時間であり、
   前記任意のデータビットは、それぞれ値の異なる複数の前記波高値データを構成する各データビットの並びに対して同じ箇所に位置するように出力される
   請求項１記載の表示素子の駆動回路。
4. 前記出力回路が、前記他の所定の伝送経路において、前記パルス幅データを構成するデータビットを伝送しない時間に、当該伝送経路の信号レベルを規定するためのダミーデータとして任意のデータビットを出力するように構成されており、
   前記パルス幅データを構成するデータビットを伝送しない前記時間は、一つの変調信号を発生するための前記波高値データのビット数と、該一つの変調信号を発生するための前記パルス幅データのビット数とが互いに異なっており、且つ、前記パルス幅データのビット数が前記シリアルデータフォーマットのデータの時系列方向のビット数で割り切れる値でないために、生じる時間であり、
   前記任意のデータビットは、それぞれ値の異なる複数の前記パルス幅データを構成する各データビットの並びに対して同じ箇所に位置するように出力される
   請求項１記載の表示素子の駆動回路。
5. 表示素子が接続される配線に印加する変調信号を出力する変調回路と、
   前記変調信号の波形の少なくとも一部分の波高値を決定する波高値データと、前記変調信号の波形の少なくとも一部分のパルス幅を決定するパルス幅データと、を含むパラレルデータフォーマットの変調データが入力され、前記入力された変調データを、前記変調データのビット数よりも少ない数の伝送経路で伝送可能にするために、前記伝送経路の数と同じ個数のシリアルデータフォーマットのデータにシリアル化し、前記シリアル化したデータを前記伝送経路を介して前記変調回路に出力する出力回路とを有し、
   前記伝送経路が、前記波高値データを構成するデータビットの少なくとも一部および前記パルス幅データを構成するデータビットの少なくとも一部を共に伝送する伝送経路を少なくとも含んでおり、
   前記変調回路は、
   該伝送経路を経由して伝送されるデータビットを記憶する記憶回路と、
   前記記憶回路から前記波高値データを構成するデータビットを読み出して、波高値データとして出力するとともに、前記記憶回路から前記パルス幅データを構成するデータビットを読み出して、パルス幅データとして出力する制御回路と、
   を含むことを特徴とする表示素子の駆動回路。
6. 前記記憶回路は、入力されるデータビットを記憶する複数の記憶素子を有しており、
   前記複数の記憶素子は直列に接続されており、
   各記憶素子は、新たなデータビットが入力されるのに同期して、記憶していたデータビットを直列に接続されている次の記憶素子に入力し、入力された新たなデータビットを記憶するように構成されており、
   該直列に接続されている複数の記憶素子の一部の記憶素子から前記波高値データを構成するデータビットを出力し、他の一部の記憶素子から前記パルス幅データを構成するデータビットを出力する
   請求項５記載の表示素子の駆動回路。
7. 前記波高値データは前記変調信号の最大波高値の部分の波高値を決定するデータである請求項１乃至６のいずれか１項に記載の表示素子の駆動回路。
8. 前記パルス幅データは前記変調信号の立ち下がりのタイミングを決定するデータである請求項１乃至７のいずれか１項に記載の表示素子の駆動回路。
9. 請求項１乃至８のいずれか１項の駆動回路と、
   該駆動回路から出力される変調信号に従って画像を表示する表示部と、
   を含む画像表示装置。
10. 請求項９に記載の画像表示装置と、
    テレビ信号を受信して該画像表示装置に画像データを供給する受信回路と、
    を含むテレビジョン装置。
    

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