JP4876518B2 - 電子部品の製造方法 - Google Patents

Description

本発明は、コンデンサ、コイル、抵抗等の電気素子が形成可能な基板を有する電子部品であって、特にデカップリングコンデンサが形成され、更にＣＰＵ等の半導体素子を実装が可能な基板からなる電子部品に関するものである。

近年、ＬＳＩなどの集積回路の動作周波数の高周波化に伴い、クロックの立ち上がり時間が非常に短くなっている。更に、低消費電力化による電源電圧の低減化が進められることもあり、ＬＳＩの動作に伴う電源負荷が急激に変動したときなどにＬＳＩの動作電源電圧が不安定になりやすくなり、この電源電圧を安定させる必要がある。

このため、ＬＳＩの電圧電源ラインとグランドラインとの間にデカップリングコンデンサを配置し、動作電源電圧を安定化する方法が採られている。

この動作電源電圧を安定化させるためには、デカップリングコンデンサの等価直列インダクタンスの低下と大容量化が必要である。更に、デカップリングコンデンサの機能を最大限に発揮させるために、デカップリングコンデンサは、できる限りＬＳＩの近くに配置し、ＬＳＩとデカップリングコンデンサとの間の配線の低インダクタンス化を図る必要がある。

かかる問題点を解決するために、実装基板と、その実装基板の搭載される半導体チップのと間にインターポーザーを配置し、そのインターポーザーに貫通ビア電極（スルーホール電極）を設け、その表面上にコンデンサを形成した半導体装置が開示されている（特許文献１）。そして、同文献に記載されたインターポーザーに用いられる絶縁体は、シリコン、ガラスを使用し、シリコンまたはガラス基板上に薄膜技術を用いてコンデンサを形成されている。
特開２００１−３２６３０５号公報

しかしながら、上記半導体装置等の電子部品には、以下のような問題があった。

第１に貫通ビア形成に伴う問題点である。

貫通ビア電極（スルーホール）を設けたインターポーザー基板を有する電子部品においては、貫通ビア電極のパターンニング領域確保のため、ビア電極径（または面積）は極力小さく設計するが求められており、一般的には５０〜１００μｍ程度、場合によっては５０μｍ未満のビア電極径が求められている。このような小径のビア電極を安定に形成するにはインターポーザー基板を形成するウエハの厚さを薄くする必要がある。例えば、５０〜１００μｍ程度のビア径が求められている場合は、ウエハの厚さを１００〜２００μｍ程度にする必要がある。また、５０μｍ未満のビア径が求められている場合は、ウエハの厚さを１００μｍ以下にしなければならない場合も生じる。

しかしながら、ウエハにシリコンやガラスを用いてその厚みを薄くすると、ウエハの強度が低下すると共に、ウエハ全体が反り易くなる。特に、ウエハの強度の低下は各加工プロセスにおけるハンドリングに影響し、またウエハ自体の破損等の問題が発生することもあった。

また、シリコンやガラスを用いた基板にビア電極を形成する場合には、基板内での配線は困難であり、貫通タイプとなる。そのため、ＣＰＵ等のＩＣに形成された接続用電極の電極ピッチが狭い場合、それと接続するインターポーザー基板のＩＣ側ビア電極ピッチ幅も狭くなる。更に、ＩＣ側から貫通ビア電極を通じて搭載基板側に露出する電極ピッチ幅も同様に狭くなる。このため、狭ピッチ幅の電極同士を接続することになり、製造歩留まりが悪化する要因になりやすい。

第２の問題点としては、コスト的なものが挙げられる。

例えば、シリコン基板に貫通ビアを形成するには、次のような工程を経て形成される。

まず、フォトリソグラフ技術を使ってシリコン基板上にレジストパターンを形成し、ＩＣＰ（誘導結合プラズマ）等のドライエッチャを使ってエッチングにより、貫通させない適当の深さまでビアを形成する。その後、シリコン基板の表面を熱酸化処理によりＳｉＯ₂膜を形成し絶縁層を形成する。そして、Ｃｕ等を電気めっきするための下地膜を形成す
るために、ＣＶＤ（Chemical Vapor Deposition）法等を使用して基板表面およびビア内
面に下地導体層を形成し、ビアフィルめっき等により、Ｃｕ等を基板表面およびビア内に堆積させる。次にＣＭＰ（Chemical Mechanical Polishing）を使って基板表面まで研磨
を行って、ビア内にＣｕ等の導電材料が充填される。更に、基板裏面側をビア電極が露出するまで研磨し、基板裏面を熱酸化処理により絶縁層を形成して貫通ビア電極を形成する。

以上のようにシリコン基板に貫通ビアを形成するには高価な真空成膜法や加工技術等のプロセスを多用した複雑な工程を必要とするために、製造コスト上高価なものになりやすかった。更に、シリコン基板上に薄膜コンデンサを形成するためには基板表面の表面粗さ（Ｒａ）を数ｎｍ程度に鏡面化処理されている必要があるので、基板材料のコストとしても高価である。

そこで、本発明は、安価で加工が容易で、かつ製造歩留まりの良好な電子部品、特にデカップリングコンデンサを有するインターポーザー基板を提供することにある。

本発明に係る電子部品は、半導体素子に接続し得る、少なくともコンデンサを形成した基板であって、前記基板の少なくとも一方の主面上にコンデンサが設けられ、前記基板はセラミックス骨材とガラス材料とを有するガラスセラミックスで構成された絶縁体と、この絶縁体内部に形成され、基板の両主面上に露出した複数のビア電極とを備えたことを特徴とする。

ここで、基板上に形成する素子はコンデンサ以外にもコイルや抵抗体を形成しても良い。また、コンデンサを形成する基板主面上に半導体素子を接続することが好ましい。前記コンデンサをデカップリングコンデンサとして用いる場合に低インダクタンスを図ることができるからである。また、内部に形成されるビア電極は、３次元に配線した構造でも良く、各シート面方向に配線パターンをもたない形状で、基板の両主面を単純に電気的に接続するような、単純貫通電極構造であっても良い。

また、前記基板のビア電極は、基板の両主面上に露出しており、一方の主面上に露出したビア電極数と他方の主面上に露出したビア電極数とが異なることが好ましい。更には、半導体素子を接続し得る基板主面上に露出したビア電極数より、その他方の主面上に露出したビア電極数が少ないことが好ましい。すなわち、前記他方の主面上には外部素子が接
続されることになるが、その外部素子接続面側に形成するビア電極数を少なくすることが好ましい。更に、そのビア電極のピッチ幅を大きくすることが好ましい。

また、前記基板のビア電極は、半導体素子に接続する主面上に露出したビア電極の面積より、その他方の主面上、すなわち外部素子接続面に露出したビア電極の面積が大きいことが好ましい。なお、主面上に露出するビア電極の形状は、円形に限らず、多角形等特に限定するものではない。

また、前記基板は、多層基板からなり、半導体素子に接続する主面を有する層の厚みを、その他方の主面を有する層の厚みより薄くすることが好ましい。具体的には、半導体素子に接続する主面を有する層の厚みを２０〜８０μｍとし、その他方の主面を有する層の厚み、すなわち、外部素子接続面を有する層の厚みを５０〜１６０μｍとすることが好ましい。

また、基板上に形成するコンデンサは、少なくとも下部電極膜と誘電体薄膜と上部電極膜とを有し、少なくとも誘電体薄膜は薄膜プロセスで形成されていることが好ましい。ここで、薄膜プロセスとは、スパッタ法やＣＶＤ法等の気相法およびＭＯＤ法やゾルゲル法法の溶液法等を示し、膜厚が５００ｎｍ以下程度の薄膜を形成しうるプロセスをいう。

また、前記コンデンサは、前記基板の少なくとも一方の主面上に露出したビア電極の直上に形成されたことを特徴とすることが好ましい。

また、前記の電子部品の一方の主面上に半導体素子が接続され、この接続面とは反対側の主面にＣＰＵパッケージが接続され、半導体装置を形成することが好ましい。すなわち、本発明に係る電子部品をインターポーザー基板として用いることが好ましい。その際、電子部品をＣＰＵパッケージ上に搭載しても良く、ＣＰＵパッケージ内に埋設しても良い。

また、本発明に係る電子部品の製造方法は、セラミックス骨材とガラス材料を有するグリーンシートに所定のビアホールを形成する工程と、前記ビアホールに電極を充填する工程と、グリーンシート表面に所定の電極パターンを形成する工程と、所定のビア電極と電極パターンが形成されたグリーンシートを積層する工程と、積層して得られた積層体を焼成する工程と、焼成により得られた焼成体の少なくとも一方の主面をポリッシング加工して、その加工面上に下部電極と誘電体薄膜と上部電極とを順次積層したコンデンサを形成する工程と、半導体素子を接続しうる半導体素子接続電極を形成する工程とを有する電子部品の製造方法であって、前記コンデンサの誘電体薄膜は薄膜形成プロセスにより形成されたことを特徴とする。

また、前記電子部品の製造方法であって、前記セラミックス骨材とガラス材料を有するグリーンシートに所定のビアホールを形成する工程は、前記半導体素子接続電極を形成する側のグリーンシートの厚さを半導体素子接続電極を形成する側とは反対側のグリーンシートの厚さよりも薄いシートを用いてビアホールを形成することをが好ましい。半導体素子を接続しうる半導体素子接続電極を形成するグリーンシートを比較的に薄いシートを用いることにより、より、小さなスルーホールを形成することができる。よって、ビア電極のピッチを小さく、その面積（またはその径）を小さくできる。具体的には、焼成後厚みで２０〜８０μｍとなるようなシートを用いることが好ましい。一方で、半導体素子接続電極を形成する側とは反対側、すなわち、外部素子接続面側のグリーンシートは比較的厚いシートを用いることが好ましい。厚いシートを用いることにより、積層数を少なくすることができる。また、比較的厚いシートを用いることにより、より大きなスルーホールを形成することができ、ビア電極の面積（または径）を大きくすることが可能になる。具体
的には焼成後厚みで５０〜１６０μｍとなるようなシートを用いることが好ましい。

また、前記電子部品の製造方法であって、少なくとも焼成により得られた焼成体の少なくとも一方の主面をポリッシング加工した後に、他方の主面上に厚膜法で外部素子接続電極を形成する工程を有することが好ましい。

また、前記電子部品の製造方法であって、前記コンデンサを形成する工程は、下部導電層、誘電体層、上部導電層を順次形成後に各層を一括してエッチングすることによりコンデンサを形成することが好ましい。

本発明によれば、次のような効果を奏することができる。

本発明に係る電子部品は、シリコン基板やガラス基板に比べて、熱的または化学的に安定なガラスセラミックスを用いて基板を形成するために、広い範囲の条件を選択して薄膜コンデンサが形成可能であり、更に、基板内部に自由な多層配線可能な構成で半導体素子の搭載が可能となる。また、基板にビア電極を形成する場合に、高価な真空成膜法や加工技術等のプロセスを多用する必要がないので、シリコン等のウエハを用いて基板を作成するものに比べて、安価に半導体装置等が製造できる。

また、一方の主面上に露出したビア電極数と他方の主面上に露出したビア電極数とが異なる、更には、半導体素子を接続し得る基板主面上に露出したビア電極数より、その他方の主面上、すなわち外部素子接続面に露出したビア電極数が少ないために、外部素子接続面に露出するビア電極ピッチを大きくすることができ、外部素子との接続がより確実なものとすることができ製造歩留まりが向上する。また、ピッチを大きくするために、厚膜法を用いて外部素子接続電極を形成することが可能となり、薄膜法を用いて形成する場合に比べ安価に形成することが可能となる。

また、半導体素子に接続する主面上に露出したビア電極の面積より、他方の主面上、すなわち外部素子接続面に露出したビア電極の面積が大きいために、電極ピッチを大きくすることと同様に、外部素子との接続をより確実なものとすることができる。また、外部素子接続面に露出したビア電極の面積を大きくすることにより、大電流を流すことができる。

半導体素子搭載面側の内部配線を利用することにより、基板表面に形成するコンデンサに関してパターンニングプロセスを簡略することができる。また、半導体素子接続面に露出したビア電極面積が小さいので、より多くのコンデンサを形成できる。

また、前記基板は、多層基板からなり、半導体素子に接続する主面を有する層の厚みを、その他方の主面を有する層の厚みより薄くすることにより、半導体素子搭載面に露出するのビア電極面積をより小さくすることができ、すなわち、層厚みを薄くすることにより、より小さな面積のスルーホールの形成が可能になる。

また、前記基板の少なくとも一方の主面上に露出したビア電極の直上にコンデンサを形成することにより、コンデンサを効率よく設計することができるために、充分な電極重なり面積を持つことになり、コンデンサ容量を大きくすることができる。また、コンデンサを薄膜プロセスで形成する際に、下部電極膜、誘電体膜、上部電極膜を一括してエッチングすることにより形成でき、プロセスの簡略化が可能である。更に、コンデンサの上部電極と下部電極を同一形状にすることにより、コンデンサ容量を効率的に取得することができる。

また、本発明に係る半導体装置は、前記電子部品をインターポーザーとして用いているので、安価で製造歩留まりの良好な装置を得ることができる。

また、本発明に係る電子部品の製造方法は、シリコン基板やガラス基板に比べて、熱的または化学的に安定なガラスセラミックスを用いた基板上に薄膜プロセスによりコンデンサを形成するために、広い範囲の条件を選択して薄膜コンデンサが形成可能であり、更に、基板内部に自由な多層配線可能な構成で半導体素子の搭載が可能となる。また、シリコン等のウエハに比べ安価に半導体装置が製造できる。

また、前記セラミックス骨材とガラス材料を有するグリーンシートに所定のビアホールを形成する工程で、半導体素子接続電極を形成する側のグリーンシートの厚さを半導体素子接続電極を形成する側とは反対側のグリーンシートの厚さよりも薄いシートを用いてビアホールを形成するので、当該グリーンシートに小さな面積のスルーホールを形成することができる。よって、より狭ピッチのビア電極の形成が可能になる。

また、少なくとも焼成により得られた焼成体の少なくとも一方の主面をラッピング（平坦化）加工した後に、他方の主面上に厚膜法で外部素子接続電極を形成するので、比較的安価に外部素子接続電極を形成することができる。

また、前記コンデンサを形成する際に、下部導電層、誘電体層、上部導電層を順次形成後に各層を一括してエッチングするので、容易に薄膜コンデンサを形成することができる。

以下、図面を参照して、本発明の実施の形態について詳細に説明する。

図１には本発明に係る電子部品の一実施形態を示す断面図である。

本発明に係る電子部品は、基板１０と基板上にコンデンサ２０とが設けられている。そして、基板１０はセラミックス骨材とガラス材料とのガラスセラミックスで構成された絶縁体１１とビア電極１２とを備えている。ビア電極１２は、基板１０の両主面上に露出しており、基板内部で配線される。基板上に設けられるコンデンサ２０は下部電極膜２１と上部電極膜２２と誘電体薄膜２３とから構成され、主面上に露出した複数のビア電極１２の間に形成される。また、下部電極２１および上部電極２２は主面上に露出したビア電極１２と電気的に接続され、ビア電極１２が露出した面に形成される電極部分が、半導体素子に接続される半導体素子接続電極３０として機能し、半導体素子接続電極３０に半導体素子（図示せず）がバンプ接続することになる。更に、コンデンサの上部電極上には保護膜４０が設けられる。

基板１２の内部構造（配線構成）について、図２および図３を参照しつつ詳細に説明する。

図２に本発明に係る基板の外観斜視図を示す。複数のビア電極１２が基板表面に露出し、この電極に半導体素子接続電極を介して半導体素子がバンプ接続され搭載される。図３には本発明に係る基板の分解斜視図を示す。これは、４層からなる基板を例示している。第１層１０１は半導体素子接続面Ａに露出する複数のビア電極１２１を有している。そして、これらのビア電極１２１は第１層１０１、第２層１０２、第３層１０３の配線パターン１３１、１３２、１３３とビア電極１２２、１２３を介して第４層のビア電極１２４へ三次元的に配線される。内部の配線を同図に示すようにすることにより、第４層の外部素
子接続面Ｂでは、ビア電極１２４のピッチ幅を半導体接続面のビア電極ピッチに対して２倍にすることができる。また、ビア電極面積も大きな面積となる。

このような構成をとることにより、狭ピッチの電極を有する半導体素子を搭載できると共に、外部素子には大電流を流すことができる。また、外部素子接続面側のビアピッチが大きくなることにより、厚膜法を用いて外部端子接続電極を形成することが可能となり、薄膜法を用いて形成する場合に比べ安価に形成することが可能となる。更に、外部素子との接続はビア面積、ビアピッチを大きくできるので、接続ずれを抑えることができ、製品の歩留まりが向上する。

本発明に係る電子部品は、セラミック骨材とガラス材料の複合材料からなる低温焼成基板を用い、これらの各層にビアホールを形成すると共に、導体パターンを形成して基板の表裏面の導通が得られる基板を構成する。よって、Ｓｉ等の基板を使用する電子部品に比べて、安価となる。

ここで、絶縁体１１に用いられるガラスセラミックスの構成材料は特に制限はないが、セラミック骨材は、例えば、アルミナ、マグネシア、スピネル、シリカ、ムライト、フォルステライト、ステアタイト、コージェライト、ジルコニア等の少なくとも一種から適宜選択すればよい。特に、基板の強高度化のためアルミナが好ましい。

ガラス材料については、例えば、ホウケイ酸ガラス、鉛ホウケイ酸ガラス、ホウケイ酸バリウムガラス、ホウケイ酸ストロンチウムガラス、ホウケイ酸亜鉛ガラス等の一般的なガラスフリットを用いることができる。特に、溶融温度および強度等からホウケイ酸ストロンチウムガラスが好ましい。ガラスセラミックス中のガラス材料の含有率は、５０体積％以上、好ましくは６０〜８０体積％である。ガラスの含有率が５０％未満であると、ガラス−セラミックスのコンポジット構造になりにくく、強度、成形性、加工性等が低下する。一方で、ガラス量が多くなりすぎると強度が低下する。

次に、図４に本発明に係る電子部品の他の実施形態の断面図を示す。

基板上に設けられるコンデンサ２０が、基板上に露出するビア電極１２の直上に構成されていること以外は、図１に示す、本発明に係る電子部品と同様である。

すなわち、本発明に係る他の実施形態の電子部品は、基板１０と基板上にコンデンサ２０が設けられている。そして、基板１０はセラミックス骨材とガラス材料とのガラスセラミックスで構成された絶縁体１１とビア電極１２とを備えている。ビア電極１２は、基板１０の両主面上に露出しており、基板内部で配線される。基板上に設けられるコンデンサ２０は下部電極膜２１と上部電極膜２２と誘電体薄膜２３とから構成され、その少なくとも一つは主面上に露出したビア電極１２の直上に形成され、ビア電極１２と下部電極膜２１とが電気的に接続されている。また、コンデンサの上部電極膜上には保護膜４０が設けられる。更に、上部電極２２は主面上に露出したビア電極１２上に、半導体素子に接続される半導体素子接続電極３０を形成される。

ビア電極の直上にコンデンサが設けられる構成のために、コンデンサ容量を大きくすることができる。すなわち、後述するように、コンデンサを効率よく設計することができるために、充分な電極重なり面積を持つことになる。

なお、全てのビア電極の直上にコンデンサを形成する必要はなく、一部、ビア電極間にコンデンサを設けても良い。

また、基板の配線パターンも図１に示す実施形態と同様に、半導体素子が搭載される面に露出するビア電極のピッチよりも、外部素子接続面に露出するビア電極のピッチが大きく、そのビア電極面積も大きく構成される。そのために、狭ピッチの電極を有する半導体素子を搭載できると共に、外部素子接続電極には大電流を流すことができる。また、外部素子接続面側のビアピッチが大きくなることにより、厚膜法を用いて外部素子接続電極を形成することが可能となり、薄膜法を用いて形成する場合に比べ安価に形成することが可能となる。更に、外部素子接続面側でははビア面積、ビアピッチを大きくできるので、接続ずれを抑えることができ、製品の歩留まりが向上する。

なお、ここでは、基板上にコンデンサを形成した例を示すが、これらコンデンサに加えて、コイルや抵抗等の素子を形成しても良い。

次に図５〜図７を参照し、本発明に係る電子部品の製造方法について詳細に説明する。

図５は本発明に係る基板の積層工程を示す図である。同図に示すように、所望の厚さのグリーンシート５１１〜５１４を用意する。グリーンシートの形成方法は、セラミックス粉末およびガラス粉末をバインダ、溶剤等のビヒクルに混合し、これらを混練してペーストとし、このペーストを用いて、例えばドクターブレード法、押し出し法等により、２５〜１９０μｍ程度の厚さのグリーンシートを所定枚数作製する。ここで、グリーンシートの厚さは、後述する形成するスルーホールの径により適宜選択することができる。骨材のセラミック粉末は１〜８μｍ程度、ガラスの粒径は、０．１〜５μｍ程度であることが好ましい。ビヒクルのバインダとしては、エチルセルロース樹脂、ポリビニルブチラール樹脂、メタクリル樹脂、ブチルメタアクリレート等のアクリル系樹脂等を用いることができる。溶剤はエチルセルロース、テルピネオール、ブチルカルビトール等を用いることができる。また、その他各種分散材、活性剤、可塑剤等から、目的に応じて適宜選択すればよい。

次いで、前記各グリーンシートの所定の位置に所定数のスルーホールを形成し導体ペーストを充填し、また、導体ペーストを印刷して所望の回路パターンを形成する。導体ペーストは、導電材料、バインダー、溶剤、（ガラスフリット）等を混合して作製する。導電材料として、Ａｕ、Ａｇ、Ｃｕ、Ｐｔ、Ｐｄ等の金属やこれらの合金を用いることができる。導電材料の含有率は、８０〜９５重量％程度であることが好ましい。

グリーンシート５１１（第１層）は、ＣＰＵ等の半導体素子の搭載面を有し、ＣＰＵの電極の数に対応する数のスルーホールビア５５１を形成する。なお、図４に示す他の実施形態に係る基板では、ＣＰＵ電極数に加えてコンデンサ用のビアホールを形成することになる。一方、グリーンシート５１４（第４層）は、外部素子と接続する外部端子接続面を有し、グリーンシート５１１に形成したスルーホール数より、少数のスルーホール５５４を形成することが好ましい。また、グリーンシート５１２、５１３にも所望数のスルーホール５５２、５５３を形成する。スルーホール形成には、レーザー加工機を使用する。ここで、少なくとも半導体素子の搭載面を有するグリーンシート５１１にスルーホールを形成する場合、半導体素子の搭載面の反対面からレーザー光を照射して形成する。これは、レーザー光によるビア形成では光が入る側のビア径が大きく、その反対側が小さくなるためビアの断面の形状は台形となるので、導体ペーストを充填してビア電極を形成すると、より小さな口径のビア電極を半導体素子の搭載面に形成できるためである。

また、レーザー光によるより小径のスルーホールを形成するためには、シートの厚みをより薄くする方が好ましい。よって、シートの厚みについては、ＣＰＵ側の層となるシート５１１（およびシート５１２）は１０〜６０μｍ程度の小径のスルーホールが容易に開けられるよう２０〜４０μｍ程度の薄いシートを使用し、その反対面を構成する層となる
シート５１４（およびシート５１３）はより厚い８０〜１６０μｍ程度のシートで大きな電流に耐えられるよう１００〜１５０μｍ程度の大径のスルーホールを形成することが好ましい。

その後スクリーン印刷法等を用いて前記各シート上に必要とする導体パターン５３０を導体ペーストで形成する。この導体パターン形成と同時に、前記スルーホールにも導体ペーストを充填し、ビア電極５２１、５２２、５２３、５２４を形成する。

そして、各グリーンシートを積層し、４０〜１２０℃、５０〜１０００ｋｇｆ／ｃｍ²
程度で熱プレスを行い、グリーンシート５１１〜５１４を一体化した積層体を得る。これより、３次元の配線パターンが形成され、半導体素子搭載面のスルーホール数よりも外部素子接続面のスルーホール数を少なくすることができ、他の素子との接続ずれ、すなわち製造歩留まりを向上させることができる。

また、前記のように、ビア電極はその断面が台形となるが、グリーンシートの積層については、より小さな面積のビア電極面を半導体素子搭載面側となるようにし、導体ペーストが印刷された側の反対側がくるように順次積層する。そこに導体ペーストが充填されるため、上記構成にすることにより、より小さな口径のビア電極を基板表面に形成することができる。

なお、ここでは、シート積層法による基板の形成方法を説明したが、印刷法等により基板を形成しても良い。

次いで積層体は脱バインダ処理をして、その後焼成される。脱バインダ処理では、積層体のバインダを熱処理により取り除くために、少なくともバインダの分解温度程度で熱処理する。更に、１０００℃以下好ましくは８００〜１０００℃程度、更に好ましくは８５０〜９００℃程度で約５〜１５分程度保持することにより焼成する。焼成雰囲気としては、酸化性雰囲気、中性雰囲気で焼成することができる。具体的は空気、酸素、窒素等の中で、またはこれらの混合ガス中で焼成される。中でも、簡易で、低コストであるという点で空気が好ましい。但し、導電材料としてＣｕを用いる時には、不活性ガス中で焼成することが好ましい。

なお、焼成工程については、基板の平面方向の収縮を行わせずに垂直方向のみを収縮させる焼成方法（無収縮焼成）を適用してもよい。

図６は焼成後の基板の加工工程を示す図である。

図６（ａ）は積層、焼成後の基板を示す図である。焼成後の基板１００は、一般的に焼成工程により反りが生じるため、基板の両面に対してラッピング（平坦化）加工、すなわち基板研削を行って基板の平坦化処理を行う必要がある。図６（ｂ）はラッピング処理後の基板の断面を示した図である。第１層および第４層に相当する部分が研削され、所定厚さの基板１０を作成する。更に、基板表面に薄膜コンデンサ等の素子を形成するには、基板の平坦化処理後に基板の薄膜コンデンサ等を形成する面に対して鏡面化（ポリッシング）処理を行う。ポリッシング工程はＣＭＰ（ケミカル・メカニカル・ポリッシング）等を用いて行う。

また、図６（ｃ）に示すようにラッピング後の基板１０の外部素子接続側に電極（外部素子接続電極５０）を形成する場合は、上記ラッピング処理を行った後にスクリーン印刷法等で導体ペーストを印刷し焼成することにより焼結電極により外部素子接続用電極５０を形成することも可能である。その際の鏡面化処理は前記外部端子接続電極５０を形成し
た後に行うことが好ましい。

続いて、前記基板１０にコンデンサを形成する。図７は前記工程により得られた基板上に図１の実施の形態に係る薄膜コンデンサを形成する際の工程を示す図である。

まず鏡面化された基板１０表面にコンデンサ用の下部電極膜用の導体層２１０を形成する（図７（ａ））。導体層２１０は、スパッタ法等の薄膜法（気相法）等で形成する。導体層２１０の導体材料は、導電性を有すれば特に制限はない。例えば、Ａｕ、Ｐｔ、Ａｇ、Ｉｒ、Ｒｕ、Ｃｏ、Ｎｉ、Ｆｅ、Ｃｕ、Ａｌ等の金属またはこれらの合金、Ｓｉ、ＧａＡｓ、ＧａＰ、ＩｎＰ、ＳｉＣ等の半導体、ＩＴＯ、ＺｎＯ、ＳｎＯ₂等の導電性金属酸
化物を用いることができる。但し、誘電体層形成する際に酸化雰囲気で熱処理されるため、少なくとも下部導体は耐酸化性の金、白金等の金属が好ましい。

その後、フォトリソグラフィ技術を使用して、必要とするパターニングを行い下部電極膜２１を形成する（同図（ｂ））。、その後、ＭＯＤ（メタル・オーガニック・デコンポジッション）法等の溶液法やスパッタ法等の気相法を用いて誘電体層２３０を形成（同図（ｃ））し、またこの誘電体層に対して必要なパターニングを行い誘電体薄膜２３を形成する（同図（ｄ））。誘電体薄膜の誘電体材料は、特に限定されず、例えばＢａ_xＳｒ_1-XＴｉＯ₃、Ｂｉ層状化合物またはＢａＴｉＯ₃、ＳｒＴｉＯ₃やこれらに他の金属を添加し
たり、置換した化合物等を用いることができる。

そして、更に前記誘電体薄膜２３上に、スパッタ法等の薄膜法（気相法）により上部導体膜となる導体層２２０を形成（同図（ｅ））し、フォトリソグラフィ技術を使用して必要なパターニングを行い上部電極膜２２を形成（同図（ｆ））し、最後にパッシベーション層（保護層）４００を形成（同図（ｇ））し、フォトリソグラフィ技術を使用して必要なパターニングを行い、保護用のパッシベーション膜（保護膜）４０を形成する（同図（ｈ））。このパッシベーション層４００をエッチングして露出した電極部が基板上に搭載される半導体素子との半導体素子接続電極３０となる。

以上の工程を経て、基板１０上に複数のコンデンサ２０が形成された電子部品を得ることができる（同図（ｈ））。

図８は、図４に係る他の実施の形態に係る薄膜コンデンサを基板上に形成する際の工程を示す図である。

まず、図８に示すように、図５、図６に示した工程により作製した基板１０上に、下部電極膜となる下部導電層２１０、誘電体薄膜となる誘電体層２３０、上部電極膜となる上部導電層２２０を順次形成する（図８（ａ））。次いで、各導電層２１０、２２０と誘電体層２３０を一括して、所定のパターンにエッチングする（同図（ｂ））。そのとき、表面に露出するビア電極１２の直上に下部電極膜２１が形成され、電気的な接続が得られるようにパターンニングする。エッチングとしてはＩＣＰ等の反応性ガスのプラズマによるエッチングが好ましく、これにより複数のコンデンサを一度に形成することができる。また、下部電極膜、誘電体膜、上部電極膜を、それぞれ各膜をパターンニングして形成する場合、パターンニングのずれを考慮して設計することになり、コンデンサ容量が若干低下することになるが、各層を一括して形成するので、ずれを考慮することなく効率よく設計でき、最大限の電極重なり面積をとることができるので、大きなコンデンサ容量を得ることができる。
なお、各層の形成法や材料等は、前記第１の実施の形態と同様である。

つづいて、パッシベーション層４００を形成し（同図（ｃ））、フォトリソグラフィ技
術を用いてパッシベーション膜４０を形成し（同図（ｄ））、更に、半導体素子と接続される半導体素子接続電極３０を形成する（同図（ｅ））。

この製造工程は、エッチングによるパターニングプロセスが第１の実施形態の製造工程に比べて、少なくすることができる。一般にパターニングプロセスはフォトリソグラフィ技術を用いてエッチングレジストパターン（フォトレジストパターン）を形成し、その後ＩＣＰ等の反応性ガスのプラズマによるエッチングを行うため、製造時間、製造能力、および製造コスト等を要するプロセスであり、一回でも低減できることは製造上極めて有意義なことである。

更に一般に薄膜で構成されるコデンサの導体膜および誘電体膜は１００ｎｍ程度で極めて薄い厚みで構成されるため、それぞれの膜毎でエッチングを止めることは極めて難しく、また量産時はウエハレベルの大きな基板で処理されるため、ウエハレベルで均一にエッチングの深さを制御するのは困難となる。しかし、当該他の実施の形態に係る製造方法では一括して形成できるのでその心配はない。

また上部電極と下部電極のズレが無いため効率的にコンデンサ容量が得られる。また、第２の実施の形態に係る製造プロセスの最後の工程で半導体素子搭載用の電極が形成されるため、コンデンサが占有する面積にとらわれず半導体素子搭載用電極の面積が設定できるので、十分な強度を持った電極を設計できる。

図９、図１０には、本発明に係る電子部品をＣＰＵとそのパッケージとのインターポーザーとして用いた半導体装置の断面図を示す。

図９には本発明に係る電子部品をインターポーザーとしてＣＰＵパッケージ上に搭載した状態の断面図である。同図において、インターポーザーである本発明に係る電子部品１は、樹脂で形成されたＣＰＵパッケージ７とＣＰＵ８との間にバンプ１０１、８０１を介して設けられ、ＣＰＵパッケージ７上に搭載される。ここで、ＣＰＵパッケージ７側の電極ピン７０１と電子部品（インターポーザー）１との接続は、ＣＰＵパッケージ７を製造する際にＣＰＵパッケージ内の配線導体７０２と電子部品１に形成するバンプにより接続してもよく、またはＣＰＵパッケージ７内の配線導体パターンを形成するための導体膜形成工程で行われる乾式または湿式メッキ等により電子部品の外部端子接続電極に直接接続させてもよい。

また、ＣＰＵ８と電子部品（インターポーザー）１は、バンプ８０１を介して接続させている。このバンプ８０１は、ＣＰＵのダイの側に形成されたものでも、電子部品の外部端子接続電極上に形成されたものでもよい。

図１０は本発明に係る電子部品をインターポーザーとしてＣＰＵパッケージに埋設した状態の断面図である。インターポーザーがＣＰＵパッケージ内に埋設されている以外は図９と同様である。すなわち、インターポーザーである本発明に係る電子部品１は、樹脂で形成されたＣＰＵパッケージ７内にＣＰＵ８と接続する側の面を露出させた状態で埋設されている。ここで、ＣＰＵパッケージ７側の電極ピン７０１と電子部品１との接続は、ＣＰＵパッケージ７を製造する際にＣＰＵパッケージ内の配線導体７０２と電子部品１に形成するバンプにより接続してもよく、またはＣＰＵパッケージ７内の配線導体パターンを形成するための導体膜形成工程で行われる乾式または湿式メッキ等により電子部品の外部端子接続電極に直接接続させてもよい。

また、ＣＰＵ８と電子部品１は、バンプ８０１を介して接続させている。このバンプ８０１は、ＣＰＵのダイの側に形成されたものでも、電子部品の外部端子接続電極上に形成
されたものでもよい。

インターポーザーをＣＰＵパッケージ内に埋設することにより、素子の低背化やインターポーザーとパッケージとの強度的に安定した接続が得られる。

本発明に係る電子部品は、コンデンサ、コイル、抵抗等の電気素子が形成可能な多層配線基板であって、特にデカップリングコンデンサが形成され、半導体素子が実装可能なインターポーザーとして用いることができる。

本発明に係る電子部品の一実施形態を示す断面図である。 本発明に係る基板の外観斜視図を示す。 本発明に係る基板の分解斜視図を示す。 本発明に係る電子部品の他の実施形態の断面図を示す。 本発明に係る基板の積層工程を示す図である。 焼成後の基板の加工工程を示す図である。 図１の実施の形態に係る薄膜コンデンサを基板上に形成する際の工程を示す図である。 図４に係る他の実施の形態に係る薄膜コンデンサを基板上に形成する際の工程を示す図である。 本発明に係る電子部品（インターポーザー）をＣＰＵパッケージ上に搭載した状態の断面図である。 本発明に係る電子部品（インターポーザー）をＣＰＵパッケージ内に埋設した状態の断面図である。

符号の説明

１ 電子部品（インターポーザー）
１０ 基板
１１ 絶縁体
１２、１２１、１２２、１２３、１２４、５２１、５２２、５２３、５２４ ビア電極
１００ 積層体
１０１ 第１層
１０２ 第２層
１０３ 第３層
１０４ 第４層
１３１、１３２、１３３、５３０ 電極パターン
２０ コンデンサ
２１ 下部電極膜
２２ 誘電体膜
２３ 上部電極膜
２１０、２２０ 導電層
２３０ 誘電体層
３０ 半導体素子接続電極
４０ パッシベーション膜
４００ パッシベーション層
５０ 外部端子接続電極
５１１、５１２、５１３、５１４ グリーンシート
５５１、５５２、５５３、５５４ スルーホール

Claims (4)

1. セラミックス骨材とガラス材料を有するグリーンシートに所定のビアホールを形成する工程と、
   前記ビアホールに電極を充填する工程と、
   前記グリーンシート表面に所定の電極パターンを形成する工程と、
   所定のビア電極と電極パターンが形成された複数の前記グリーンシートを積層する工程と、
   積層して得られた積層体を焼成する工程と、
   焼成により得られた焼成体の少なくとも一方の主面を平坦化加工した後に鏡面化加工して、その加工面上に下部電極と誘電体薄膜と上部電極とを順次積層したコンデンサを形成する工程と、
   半導体素子を接続しうる半導体素子接続電極を前記一方の主面上に露出した前記ビア電極上に形成する工程とを有する電子部品の製造方法であって、
   前記所定のビアホールを形成する工程では、前記複数の前記グリーンシートのうち前記一方の主面側に配置されるグリーンシートに台形の断面形状を有するビアホールを形成し、当該台形の断面形状を有するビアホールは、前記一方の主面側のビア径が、当該グリーンシートにおける前記一方の主面側と反対の他方の主面側のビア径よりも小さくなるように形成され、
   前記コンデンサの誘電体薄膜は薄膜形成プロセスにより形成されたことを特徴とする電子部品の製造方法。
2. 前記電子部品の製造方法であって、前記セラミックス骨材とガラス材料を有するグリーンシートに所定のビアホールを形成する工程は、前記半導体素子接続電極を形成する側のグリーンシートの厚さを半導体素子接続電極を形成する側とは反対側のグリーンシートの厚さよりも薄いシートを用いてビアホールを形成することを特徴とする請求項１に記載の電子部品の製造方法。
3. 前記電子部品の製造方法であって、少なくとも焼成により得られた焼成体の少なくとも一方の主面をラッピング加工した後に、当該焼成体の他方の主面に厚膜法で外部素子接続電極を形成する工程を有することを特徴とする請求項１または２の何れかに記載の電子部品の製造方法。
4. 前記電子部品の製造方法であって、前記コンデンサを形成する工程は、下部導電層、誘電体層、上部導電層を順次形成後に各層を一括してエッチングすることによりコンデンサを形成することを特徴とする請求項１〜３の何れかに記載の電子部品の製造方法。