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JP4869088B2 - 半導体記憶装置及びその書き込み方法 - Google Patents

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Description

本発明は、フローティングゲート型の不揮発性半導体記憶装置及びその書き込み方法に関する。
フローティングゲートを有する従来のＮＡＮＤ型フラッシュメモリのｎ型メモリセルにおいて、データの書き込み、消去、読み出しは、次のように行われる。
データの書き込みは、コントロールゲート電極に正の高電圧を印加することで、フローティングゲート電極下のチャネルからトンネル酸化膜を通してのＦＮトンネリングにより、電荷がフローティングゲート電極に注入される。これにより、セルトランジスタのしきい値電圧を増加させる。データの消去は、基板側に正電圧を印加することで、ＦＮトンネリングによりフローティングゲート電極から基板へ電子を引き抜く。これにより、セルトランジスタのしきい値電圧を低下させる。データの読み出しは、任意のコントロールゲート電極の電圧印加時の電流量で判別を行う。
このような従来の電荷蓄積型フラッシュメモリでは、隣接したフローティングゲート電極中の電荷の影響により見かけ上のしきい値電圧が変化する、いわゆるYupin効果が避けられず、セルの動作特性が劣化する問題があった。また、従来の電荷蓄積型トランジスタで生じるこのYupin効果は、セルのさらなる微細化によってより顕著になってくる。これにより、回路動作が複雑化し、セルの微細化を抑制する要因の一つとなっていた。
尚、この出願の発明に関連する先行技術文献情報としては、次のようなものがある。
K.Terabe, T.Hasegawa, T.Nakayama & M.Aono. Ouantized conductance atomic switch. Nature 433,47-50(2005)
本発明は、セルサイズの微細化で顕著になる、隣接セル間の電荷の影響によるしきい値変動を抑制することが可能な半導体記憶装置及びその書き込み方法を提供する。
本発明の第１の視点による半導体記憶装置の書き込み方法は、ＳＯＩ層と、前記ＳＯＩ層下に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜下に形成されたバックゲート電極と、前記ＳＯＩ層上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成されたフローティングゲート電極と、前記フローティングゲート電極と空洞部を介して対向して形成されたコントロールゲート電極とで構成されたフローティングゲート型トランジスタを有するＮＡＮＤデバイスを備えた半導体記憶装置であって、前記バックゲート電極及び前記ＳＯＩ層間の電圧印加により、前記バックゲート電極上方の前記ＳＯＩ層内にチャネル層を形成させることが可能であり、前記フローティングゲート電極と前記コントロールゲート電極とを導通させる電気的パスを前記空洞部に形成又は消滅させることにより、前記ＳＯＩ層と前記コントロールゲート電極との間の容量を制御する。
本発明の第２の視点による半導体記憶装置は、ＳＯＩ層と、前記ＳＯＩ層下に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜下に形成されたバックゲート電極と、前記ＳＯＩ層上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成されたフローティングゲート電極と、前記フローティングゲート電極と空洞部を介して対向して形成されたコントロールゲート電極とで構成されたフローティングゲート型トランジスタを有するＮＡＮＤデバイスを備えた半導体記憶装置であって、前記バックゲート電極及び前記ＳＯＩ層間の電圧印加により、前記バックゲート電極上方の前記ＳＯＩ層内にチャネル層を形成させることが可能であり、前記フローティングゲート電極と前記コントロールゲート電極とを導通させる電気的パスを前記空洞部に形成又は消滅させることにより、前記ＳＯＩ層と前記コントロールゲート電極との間の容量を制御する。
本発明は、セルサイズの微細化で顕著になる、隣接セル間の電荷の影響によるしきい値変動を抑制することが可能な半導体記憶装置及びその書き込み方法を提供する。
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
尚、以下に説明する本発明の一実施形態は、不揮発性半導体記憶装置のうち、例えば、フローティングゲート型フラッシＥＥＰＲＯＭに適用することが可能である。
［１］基本構造
図１は、本発明の一実施形態に係る半導体記憶装置のメモリセルの基本構造の断面図を示す。以下に、本発明の一実施形態に係る半導体記憶装置のメモリセルの基本構造について説明する。
図１に示すように、半導体基板１１上にはゲート絶縁膜１２が形成され、半導体基板１１内にはソース／ドレイン拡散層１３が形成されている。ゲート絶縁膜１２上にはフローティングゲート電極ＦＧが形成され、このフローティングゲート電極ＦＧの上方にはフローティングゲート電極ＦＧと対向してコントロールゲート電極ＣＧが形成されている。そして、フローティングゲート電極ＦＧと電極ＣＧとの間には層間部１０が形成されている。
このような基本構造を有するトランジスタＴｒは、例えば、フローティングゲート型のメモリセルに用いられる。ここで、フローティングゲート型フラッシュメモリにおいて、従来は電荷蓄積型トランジスタが使われていたのに対し、本実施形態では非電荷蓄積型トランジスタが使われる。
つまり、従来は、フローティングゲート電極への電荷注入・放出によりフローティングゲート電極中の電荷量が操作され、セルトランジスタのしきい値の制御が行われていた。これに対し、本実施形態では、メモリセルをフローティングゲート電極ＦＧ中の電荷量の操作によってではなく、フローティングゲート電極ＦＧとコントロールゲート電極ＣＧとの間の電気的パスの生成・消滅の制御によって実現されるセルトランジスタＴｒのキャパシタ容量の操作によりしきい値の制御が行われる。
このような非電荷蓄積型トランジスタＴｒを実現するためには、コントロールゲート電極ＣＧとフローティングゲート電極ＦＧに挟まれた層間部１０において、両側の電極ＣＧ、ＦＧと電荷の享受を行うことができる構造にする。具体的には、以下のような構造が望ましい。
（ａ）層間部１０は固体電解質からなる層と空洞部とで構成され、コントロールゲート電極ＣＧとフローティングゲート電極ＦＧ間の電荷の享受により、抵抗値が大幅に変化する（絶縁体⇔導体）ものが望ましい。
（ｂ）前記固体電解質は、Ａｇ２Ｓ、Ａｇ２Ｓｅ、Ｃｕ２Ｓ、又はＣｕ２Ｓｅであることが望ましい。
［２］実施形態
ここでは、上述する基本構造を実現するための一実施形態について、まず単体トランジスタＴｒの構造・動作を説明する。
［２−１］構造
図２及び図３は、本発明の一実施形態に係る半導体記憶装置のメモリセルの断面図を示す。以下に、本発明の一実施形態に係る半導体記憶装置のメモリセルの構造について説明する。
図２の構造は、半導体基板１１上にゲート絶縁膜１２が形成され、半導体基板１１内にはソース／ドレイン拡散層１３が形成されている。ゲート絶縁膜１２上にはフローティングゲート電極ＦＧが形成され、このフローティングゲート電極ＦＧの上方にはコントロールゲート電極ＣＧが形成されている。コントロールゲート電極ＣＧは、固体電解質からなる固体電界質層３１と導電性材料からなる導電層３２で構成されている。固体電解質層３１が下側に配置され、導電層３２が上側に配置されている。固体電解質層３１と導電層３２は接触しており、固体電解質層３１とフローティングゲート電極ＦＧの間には空洞部２０が設けられている。
図３の構造は、半導体基板１１上にゲート絶縁膜１２が形成され、半導体基板１１内にはソース／ドレイン拡散層１３が形成されている。ゲート絶縁膜１２上にはフローティングゲート電極ＦＧが形成され、このフローティングゲート電極ＦＧの上方にはコントロールゲート電極ＣＧが形成されている。フローティングゲート電極ＦＧは、固体電解質からなる固体電界質層３１と導電性材料からなる導電層３２で構成されている。固体電解質層３１が上側に配置され、導電層３２が下側に配置されている。固体電解質層３１と導電層３２は接触しており、固体電解質層３１とコントロールゲート電極ＣＧの間には空洞部２０が設けられている。
図２において、コントロールゲート電極ＣＧの固体電解質層３１は、Ａｇ２Ｓ、Ａｇ２Ｓｅ、Ｃｕ２Ｓ、又はＣｕ２Ｓｅであり、コントロールゲート電極ＣＧの導電層３２は、前記固体電解質層３１の陽イオン金属元素で構成されている。また、フローティングゲート電極ＦＧは、導電性材料で構成されている。例えば、固体電解質層３１に硫化銀（Ａｇ２Ｓ）を用いると、導電層３２は銀（Ａｇ）であり、フローティングゲート電極ＦＧはＡｌ、Ｃｕ、Ｐｔ、Ａｕ、Ａｇ、Ｗ、Ｎｉ、Ｃｏ、Ｐｏｌｙ−Ｓｉのいずれかを使用する。
図３において、フローティングゲート電極ＦＧの固体電解質層３１は、Ａｇ２Ｓ、Ａｇ２Ｓｅ、Ｃｕ２Ｓ、又はＣｕ２Ｓｅであり、フローティングゲート電極ＦＧの導電層３２は、固体電解質層３１の陽イオン金属元素で構成されている。また、コントロールゲート電極ＣＧは、導電性材料で構成されている。例えば、固体電解質層３１に硫化銀（Ａｇ２Ｓ）を用いると、導電層３２は銀（Ａｇ）であり、コントロールゲート電極ＣＧはＡｌ、Ｃｕ、Ｐｔ、Ａｕ、Ａｇ、Ｗ、Ｎｉ、Ｃｏ、ｐｏｌｙ−Ｓｉのいずれかを使用する。
固体電解質層３１及び導電層３２は、同じ膜厚でもよいし、異なる膜厚でもよい。固体電解質層３１及び導電層３２の膜厚は、例えば２ｎｍから２００ｎｍが望ましい。
空洞部２０は、真空又は不活性ガスが充填されていることが望ましい。不活性ガスとしては、例えば、窒素（Ｎ２）、アルゴン（Ａｒ）、キセノン（Ｘｅ）、ネオン（Ｎｅ）等があげられる。
空洞部２０の幅（フローティングゲート電極ＦＧとコントロールゲート電極ＣＧとの距離）は、２ｎｍ以上が望ましい。このような幅であれば、ダイレクトトンネリングが起こらず、７ＭｅＶ／ｃｍ程度の電界がフローティングゲート電極ＦＧとコントロールゲート電極ＣＧ間に生じたときにＦＮトンネリングが起こるからである。
ゲート絶縁膜１２の材料としては、例えば、ＳｉＯ２等があげられる。
尚、実際のデバイス構築時において、書き込み特性及び信頼性を考慮すると、例えば、空洞部２０の距離は２ｎｍから１０ｎｍが望ましい。また、ゲート絶縁膜１２にＳｉＯ２を用いたときには、空洞部２０の幅は４ｎｍから１０ｎｍが望ましい。
［２−２］書き込み動作
ここでは、固体電解質層３１に硫化銀（Ａｇ２Ｓ）を用い、導電層３２に銀（Ａｇ）を用いた場合を例にあげ、書き込み動作について説明する。
（第１の書き込み動作）
第１の書き込み動作は、空洞部２０に電気的パスがない状態から電気的パスを形成する場合の動作である。つまり、セルトランジスタＴｒの容量を増加させ、セルトランジスタＴｒのしきい値電圧Ｖｔｈを下げる場合である。
図４は、本発明の一実施形態に係る半導体記憶装置の第１の書き込み動作を説明するための模式図を示す。以下に、本発明の一実施形態に係る半導体記憶装置の第１の書き込み動作について説明する。
まず、初期状態について説明する。初期状態は、フローティングゲート電極ＦＧとコントロールゲート電極ＣＧとの間の空洞部２０に電気的パスがない。このため、直列接続された２つのキャパシタＣ１、Ｃ２が存在する。つまり、フローティングゲート電極ＦＧと半導体基板１１との間には平行平板キャパシタＣ１が形成され、フローティングゲート電極ＦＧとコントロールゲート電極ＣＧとの間には平行平板キャパシタＣ２が形成されている。
このような初期状態では、Ｉｄ−Ｖｇ曲線に示すように、コントロールゲート電極ＣＧに所定値Ｖ’よりも高い電圧を印加しなければ電流Ｉｄは流れない。つまり、トランジスタＴｒのしきい値電圧Ｖｔｈは高く保たれている。
次に、電圧印加時について説明する。ここでは、半導体基板１１よりもコントロールゲート電極ＣＧに高電圧を印加するために、半導体基板１１を０Ｖとし、コントロールゲート電極ＣＧに正電圧Ｖｐｐを印加する。この正電圧Ｖｐｐは、フローティングゲート電極ＦＧと半導体基板１１との間、フローティングゲート電極ＦＧとコントロールゲート電極ＣＧとの間を電子がＦＮトンネルするのに十分な電圧（例えば、２０Ｖ）とする。
上記の電圧印加を行うと、半導体基板１１又はフローティングゲート電極ＦＧからコントロールゲート電極ＣＧに抜けてきた電子ｅが固体電解質層（Ａｇ２Ｓ）３１に侵入する。これにより、固体電解質層（Ａｇ２Ｓ）３１の空洞部２０側の表面において銀の還元反応が起こり、銀原子が析出する。つまり、固体電解質層（Ａｇ２Ｓ）３１の空洞部２０側の表面には、銀原子フィラメント２１が形成される。
固体電解質層（Ａｇ２Ｓ）３１へ電子ｅの注入が続くと、銀原子の析出は起こり続ける。この際、固体電解質層（Ａｇ２Ｓ）３１の銀の不足は、導電層（Ａｇ）３２の銀の供給により補われる。そして、銀原子フィラメント２１は、フローティングゲート電極ＦＧに向かって成長していき、やがてフローティングゲート電極ＦＧにコンタクトする。このとき、フローティングゲート電極ＦＧとコントロールゲート電極ＣＧとは、電気的に導通状態になる。これは、非特許文献１と同様の現象を利用することを考えたものであり、電圧印加終了後もコンタクト状態は保たれる。
電気的パス形成時において、コントロールゲート電極ＣＧと半導体基板１１との間のキャパシタは、フローティングゲート電極ＦＧと半導体基板１１との間の平行平板キャパシタＣ１となる。このため、電気的パス形成時では、初期状態よりもセルトランジスタＴｒの容量は増加する。従って、Ｉｄ−Ｖｇ曲線に示すように、コントロールゲート電極ＣＧに所定値Ｖ’よりも低い電圧の印加で電流Ｉｄは流れる。
以上のように、第１の書き込み動作では、空洞部２０に電気的パス（銀原子フィラメント２１）が形成されることで、Ｉｄ−Ｖｇ曲線が負の方向にシフトし、セルトランジスタＴｒのしきい値電圧Ｖｔｈの減少が起こる。尚、このＩｄ−Ｖｇ曲線の変化は、電荷蓄積型フラッシュメモリにおける消去と同様の効果がある。
（第２の書き込み動作）
第２の書き込み動作は、空洞部２０に電気的パスが存在する状態から電気的パスを消滅させる場合の動作である。つまり、セルトランジスタＴｒの容量を減少させ、セルトランジスタＴｒのしきい値電圧Ｖｔｈを上げる場合である。
図５は、本発明の一実施形態に係る半導体記憶装置の第２の書き込み動作を説明するための模式図を示す。以下に、本発明の一実施形態に係る半導体記憶装置の第２の書き込み動作について説明する。
まず、初期状態について説明する。初期状態は、フローティングゲート電極ＦＧとコントロールゲート電極ＣＧとの間の空洞部２０に電気的パス（銀原子フィラメント２１）が形成されている。このため、フローティングゲート電極ＦＧと半導体基板１１との間には、平行平板キャパシタＣ１が形成されている。
このような初期状態では、Ｉｄ−Ｖｇ曲線に示すように、セルトランジスタＴｒのしきい値電圧Ｖｔｈが低い状態となっている。
次に、電圧印加時について説明する。ここでは、コントロールゲート電極ＣＧよりも半導体基板１１に高電圧を印加するために、コントロールゲート電極ＣＧを０Ｖとし、半導体基板１１に正電圧Ｖｐｐを印加する。この正電圧Ｖｐｐは、フローティングゲート電極ＦＧから半導体基板１１側へ電子ｅを引き抜くのに十分足りうる電圧（例えば、２０Ｖ）とする。
上記の電圧印加を行うと、導電層（Ａｇ）３２と固体電解質層（Ａｇ２Ｓ）３１との界面において還元反応が起こり、一方、銀原子フィラメント２１と固体電解質層（Ａｇ２Ｓ）３１との界面では酸化反応が起こる。これにより、銀原子フィラメント２１は、固体電解質層（Ａｇ２Ｓ）３１に溶け込んでいく。
半導体基板１１への電子ｅの注入が続くと、銀原子フィラメント２１がコントロールゲート電極ＣＧ側に消失していく。このため、フローティングゲート電極ＦＧとコントロールゲート電極ＣＧの電気的パスが消失し、フローティングゲート電極ＦＧとコントロールゲート電極ＣＧが電気的に絶縁される。
電気的パス消滅時では、直列接続された２つのキャパシタＣ１、Ｃ２が形成される。つまり、フローティングゲート電極ＦＧと半導体基板１１との間には平行平板キャパシタＣ１が形成され、フローティングゲート電極ＦＧとコントロールゲート電極ＣＧとの間には平行平板キャパシタＣ２が形成されている。このため、電気的パス消滅時では、初期状態よりもセルトランジスタＴｒの容量は減少する。従って、Ｉｄ−Ｖｇ曲線に示すように、セルトランジスタＴｒのしきい値電圧Ｖｔｈは高まる。
以上のように、第２の書き込み動作では、空洞部２０の電気的パス（銀原子フィラメント２１）を消滅させることで、Ｉｄ−Ｖｇ曲線が正の方向にシフトし、セルトランジスタＴｒのしきい値電圧Ｖｔｈの増加が起こる。尚、このＩｄ−Ｖｇ曲線の変化は、電荷蓄積型フラッシュメモリにおける書き込みと同様の効果がある。
［２−３］読み出し動作
本実施形態では、フローティングゲート電極ＦＧとコントロールゲート電極ＣＧとの間の電気的パスの生成・消滅の制御によって、セルトランジスＴｒのキャパシタ容量が増減する。その結果、セルトランジスタＴｒのしきい値電圧Ｖｔｈも変化する。
そこで、読み出し動作では、このような現象を利用して、コントロールゲート電極ＣＧの電圧印加時の電流量Ｉｄでデータの判別を行う。
［２−４］不揮発性メモリデバイスへの適用
ここでは、上記メモリセルトランジスタをＮＡＮＤ型不揮発性メモリデバイスへ適用した場合について説明する。
（第１の実施形態）
図６は、従来技術によるＮＡＮＤ型フラッシュメモリのメモリセルアレイのうち、隣り合った３つのセルの断面図を示す。図７は、本発明の非電荷蓄積型メモリセルを適用した第１の実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルアレイのうち、隣り合った３つのセルの断面図を示す。
図６に示すように、従来技術における各メモリセルは、フローティングゲート電極ＦＧを有する電荷蓄積型のトランジスタＴｒである。コントロールゲート電極ＣＧとフローティングゲート電極ＦＧとの間には、１０ｎｍ程度の絶縁層３３が存在する。また、各メモリセル間は、層間絶縁層３４で絶縁されている。この層間絶縁層３４は、例えばＳｉＯ２である。
このような従来技術におけるＮＡＮＤ型不揮発性メモリに今回提案した本発明の非電荷蓄積型メモリセル（図２又は図３）を適用する場合には、図６に示した従来のＮＡＮＤ型フラッシュメモリの各メモリセルを、図２又は図３に示したメモリセルに置き換えるだけでよい。
すなわち、図７に示すように、コントロールゲート電極ＣＧは固体電界質層３１と導電層３２とで構成され、コントロールゲート電極ＣＧとフローティングゲート電極ＦＧとの間に空洞部２０を設ける。
尚、図７の各メモリセルは、図２の形態のメモリセルであるが、図３の形態であっても構わない。
（第２の実施形態）
図７に示す非電荷蓄積型メモリセルを適用したＮＡＮＤ型不揮発性メモリデバイスでは、同じＮＡＮＤセルアレイに、コントロールゲート電極ＣＧとフローティングゲート電極ＦＧとの間が金属フィラメントにより電気的に繋がっていたセルと、コントロールゲート電極ＦＧとフローティングゲート電極ＣＧとの間が電気的に繋がっていないセルとが混在する場合がある。ここで、前者を「書き込み状態」のセル、後者を「消去状態」のセルと呼ぶことにする。
書き込み時及び読み出し時、従来の電荷蓄積型メモリセルアレイでは、非選択セルのコントロールゲート電極ＣＧに、電圧Ｖｐａｓｓ又は電圧Ｖｒｅａｄがそれぞれ印加される。これに対し、本実施形態の非電荷蓄積型メモリセルアレイでは、「書き込み状態」の非選択セルの基板１１とフローティングゲート電極ＦＧとの間に、電圧Ｖｐａｓｓ及び電圧Ｖｒｅａｄが印加されることになる。
従来のＮＡＮＤデバイスでは、一般に、電圧Ｖｐａｓｓ＝８〜１２Ｖ、電圧Ｖｒｅａｄ＝４〜６Ｖである。このとき、本実施形態において、特に問題であるのが書き込み時である。具体的には、「書き込み状態」である非選択セルにおいて、電圧Ｖｐａｓｓにより基板１１とフローティングゲート電極ＦＧとの間でＦＮトンネリングが生じる場合、０Ｖに設定されるべき選択ＮＡＮＤセルアレイのチャネル電位が上昇し、選択セルにおいて基板１１とフローティングゲート電極ＦＧとの間の電界が減少して書き込みができなくなる可能性がある。
従来のＮＡＮＤデバイスでは、絶縁膜１２、３３はＳｉＯ２からなり、絶縁膜１２、３３の膜厚は１０ｎｍ程度が適当であるが、基板１１とフローティングゲート電極ＦＧとの間に、もし８〜１２Ｖの電圧ＶｐａｓｓがかかるとＦＮトンネリングが生じる。この電圧Ｖｐａｓｓを低減し、例えば５Ｖ程度に抑えることができれば、ＦＮトンネリングは起こらない。しかし、非選択セルアレイのチャネル電位の上昇が低減されることになり、非選択セルアレイ内の選択ワード線を含むセルが「消去状態」のセルである場合、コントロールゲート電極ＣＧとフローティングゲート電極ＦＧとの間及び基板１１とフローティングゲート電極ＦＧとの間でＦＮトンネリングが生じ、意図しない書き込みが起り得る。
よって、今回提案した本実施形態の非電荷蓄積型メモリセルを用いたＮＡＮＤデバイスにおいては、非選択セルのコントロールゲート電極ＣＧに電圧Ｖｐａｓｓ及び電圧Ｖｒｅａｄを印加することによって非選択セルのチャネルをＯＮ状態にする従来方式よりも、非選択セルのコントロールゲート電極ＣＧ以外の電極で非選択セルのチャネルを制御できる構造である方が動作上望ましい。
そこで、このような動作が可能なデバイス構造として、バックゲートを有した構造及び動作手法が考えられる。そのデバイス構造を示したものを図８に示す。
図８に示すように、半導体基板１１の上方にＳＯＩ（Silicon On Insulator）層３５が形成されている。このＳＯＩ層３５は、例えば５〜１００ｎｍ程度の膜厚を有し、例えば単結晶Ｓｉ又は多結晶Ｓｉからなる。ＳＯＩ層３５の上側には、図２又は図３に示したゲートスタック構造が形成されている（本図では図２の構造を適用している）。
各メモリセルＭＣ１、ＭＣ２、ＭＣ３のトランジスタＴｒ−１、Ｔｒ−２、Ｔｒ−３は、ゲートスタック構造の直下に絶縁膜３６を挟んでバックゲートＢＧ−１、ＢＧ−２、ＢＧ−３を有している。絶縁膜３６は、例えば４〜１００ｎｍ程度の膜厚を有し、例えばＳｉＯ２からなる。バックゲートＢＧ−１、ＢＧ−２、ＢＧ−３に使用する材料は、例えばＡｌ、Ｃｕ、Ｐｔ、Ａｕ、Ａｇ、Ｗ、Ｎｉ、Ｃｏ、Ｐｏｌｙ−Ｓｉである。バックゲートＢＧ−１、ＢＧ−２、ＢＧ−３の膜厚は、例えば１０〜１０００ｎｍ程度である。
拡散層１３は、ＳＯＩ層３５の上面から下面に渡って形成されている。各バックゲートＢＧ−１、ＢＧ−２、ＢＧ−３と基板１１との間隔は例えば３０〜１００ｎｍであり、両者は層間絶縁層３４で絶縁されている。
次に、図９を用いて、書き込み時の動作について説明する。ここで、メモリセルＭＣ１及びメモリセルＭＣ２は「書き込み状態」のセル、メモリセルＭＣ３は「消去状態」のセルである。以下、メモリセルＭＣ２に書き込みを行う場合について説明する。
まず、非選択セルＭＣ１及びＭＣ３のバックゲートＢＧ−１及びＢＧ−３に、例えば４〜６Ｖの電圧Ｖｐａｓｓを印加する。これにより、メモリセルＭＣ１及びＭＣ３のＳＯＩ層３５の下部にチャネル３７が形成される。
次に、選択セルＭＣ２のコントロールゲート電極ＣＧの導電層３２に例えばＶｐｇｍ＝２０Ｖを印加する。このとき、選択セルＭＣ２の拡散層１３及びチャネル３７には、バックゲート電圧の印加により形成された非選択セルＭＣ１及びＭＣ３のチャネル３７を介して、ビット線からの０Ｖが転送され、書き込みが可能となっている。つまり、「書き込み状態」の非選択セルＭＣ１のコントロールゲート電極ＣＧに電圧Ｖｐａｓｓを印加することなく、選択セルＭＣ２の書き込みが可能となっている。
以上のように、本実施形態では、バックゲートを有するメモリセルを用い、上記書き込み動作を行うことによって、非選択セルが「書き込み状態」であっても、非選択セルのコントロールゲート電極ＣＧに電圧Ｖｐａｓｓを印加する必要がないので、非選択セルのフローティングゲート電極ＦＧに電子注入が起こることは無い。よって、選択セルの書き込み不良の心配が無くなる。
［３］実施形態の効果
上記本発明の一実施形態によれば、コントロールゲート電極ＣＧ及び半導体基板１１間の印加電圧を調整することで、フローティングゲート電極ＦＧとコントロールゲート電極ＣＧとの間に電気的パスを生成したり消滅させたりする。これにより、コントロールゲート電極ＣＧ及び半導体基板１１間の容量が増減し、しきい値電圧Ｖｔｈの制御が行われる。このように本発明の一実施形態では、非電荷蓄積型トランジスタを実現できる。このため、従来の電荷蓄積型トランジスタで生じるYupin効果は、本実施形態では本質的に起こらない。従って、隣接セル間の電荷の影響によるしきい値変動を無視できる。
また、従来の電荷蓄積型トランジスタで生じるYupin効果は、セルのさらなる微細化によって、より顕著になってくる。これにより、回路動作の複雑化、微細化の制限を招いていた。これに対し、本実施形態では、Yupin効果は生じないため、上述する従来の問題も回避できる。
また、従来の電荷蓄積型トランジスタでは、フローティングゲート電極への電子の注入及びフローティングゲート電極からの電子の放出を十分に行うために、十分なカップリング比を稼ぐことが必要であった。このため、メモリセルを３次元の構造にする必要があり、加工が複雑かつ困難になり、Yupin効果によるメモリセルの微細化の制限だけでなく、プロセスコストの増大が余儀なくされていた。これに対し、本実施形態では、平行平板キャパシタ構造で動作が可能である。これにより、平面セル構造をとることができるため、加工が簡便になり、プロセスコストの低減が可能となる。
尚、本実施形態は、ＮＡＮＤ型、ＮＯＲ型のいずれのフラッシュメモリにも適用可能である。
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
本発明の一実施形態に係わる半導体記憶装置のメモリセルの基本構造を示す断面図。 本発明の一実施形態に係わる半導体記憶装置のメモリセルを示す断面図。 本発明の一実施形態に係わる半導体記憶装置の他のメモリセルを示す断面図。 本発明の一実施形態に係る半導体記憶装置の第１の書き込み動作を説明するための模式図。 本発明の一実施形態に係る半導体記憶装置の第２の書き込み動作を説明するための模式図。 従来技術によるＮＡＮＤ型フラッシュメモリのメモリセルアレイを示す断面図。 本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルアレイを示す断面図。 本発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルアレイを示す断面図。 本発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み動作を説明するための図。
符号の説明
１０…層間部、１１…半導体基板、１２…ゲート絶縁膜、１３…ソース／ドレイン拡散層、２０…空洞部、２１…銀原子フィラメント、３１…固体電解質層、３２…導電層、３３、３６…絶縁膜、３４…層間絶縁膜、３５…ＳＯＩ層、３７…チャネル、ＦＧ…フローティングゲート電極、ＣＧ…コントロールゲート電極、ＭＣｎ…メモリセル、ＢＧ−ｎ…バックゲート、Ｔｒ−ｎ…トランジスタ。

Claims (5)

  1. ＳＯＩ層と、
    前記ＳＯＩ層下に形成された第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜下に形成されたバックゲート電極と、
    前記ＳＯＩ層上に形成された第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜上に形成されたフローティングゲート電極と、
    前記フローティングゲート電極と空洞部を介して対向して形成されたコントロールゲート電極と
    で構成されたフローティングゲート型トランジスタを有するＮＡＮＤデバイスを備えた半導体記憶装置であって、
    前記バックゲート電極及び前記ＳＯＩ層間の電圧印加により、前記バックゲート電極上方の前記ＳＯＩ層内にチャネル層を形成させることが可能であり、
    前記フローティングゲート電極と前記コントロールゲート電極とを導通させる電気的パスを前記空洞部に形成又は消滅させることにより、前記ＳＯＩ層と前記コントロールゲート電極との間の容量を制御することを特徴とする半導体記憶装置の書き込み方法。
  2. 前記フローティングゲート電極及び前記コントロールゲート電極の一方は、前記空洞部に対向する固体電解質層と前記固体電解質層に接する導電層とを有し、
    前記バックゲート電極及び前記ＳＯＩ層間の電圧印加により形成された非選択セルのチャネル層と、選択セルの前記ＳＯＩ層内におけるソース／ドレイン拡散層と、が電気的に接続され、
    前記電気的パスの形成又は消滅は、前記コントロールゲート電極及び前記ＳＯＩ層間の電圧印加により行われることを特徴とする請求項１に記載の半導体記憶装置の書き込み方法。
  3. 前記バックゲート電極に前記ＳＯＩ層より高い電圧を印加することで非選択セルのチャネル層と選択セルの前記ＳＯＩ層内におけるソース／ドレイン拡散層とが電気的に接続され、
    前記コントロールゲート電極に前記ＳＯＩ層より高い電圧を印加することで前記空洞部に前記電気的パスを形成し、前記容量を増加させ、
    前記ＳＯＩ層に前記コントロールゲート電極より高い電圧を印加することで前記空洞部の前記電気的パスを消滅させ、前記容量を減少させる
    ことを特徴とする請求項１に記載の半導体記憶装置の書き込み方法。
  4. ＳＯＩ層と、
    前記ＳＯＩ層下に形成された第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜下に形成されたバックゲート電極と、
    前記ＳＯＩ層上に形成された第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜上に形成されたフローティングゲート電極と、
    前記フローティングゲート電極と空洞部を介して対向して形成されたコントロールゲート電極と
    で構成されたフローティングゲート型トランジスタを有するＮＡＮＤデバイスを備えた半導体記憶装置であって、
    前記バックゲート電極及び前記ＳＯＩ層間の電圧印加により、前記バックゲート電極上方の前記ＳＯＩ層内にチャネル層を形成させることが可能であり、
    前記フローティングゲート電極と前記コントロールゲート電極とを導通させる電気的パスを前記空洞部に形成又は消滅させることにより、前記ＳＯＩ層と前記コントロールゲート電極との間の容量を制御することを特徴とする半導体記憶装置。
  5. 前記フローティングゲート電極及び前記コントロールゲート電極の一方は、前記空洞部に対向する固体電解質層と前記固体電解質層に接する導電層とを有し、
    前記固体電解質層の材料は、Ａｇ２Ｓ、Ａｇ２Ｓｅ、Ｃｕ２Ｓ、又はＣｕ２Ｓｅであり、
    前記導電層は、前記固体電解質の前記材料の陽イオン金属元素で構成されていることを特徴とする請求項４に記載の半導体記憶装置。
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