JP4725263B2 - トランスファーゲート回路並びにそれを用いた集積回路装置及び電子機器 - Google Patents
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Description
本実施形態の集積回路装置10の構成例を図1に示す。本実施形態では、集積回路装置10の短辺である第1の辺SD1から対向する第3の辺SD3へと向かう方向を第1の方向D1とし、D1の反対方向を第3の方向D3としている。また集積回路装置10の長辺である第2の辺SD2から対向する第4の辺SD4へと向かう方向を第2の方向D2とし、D2の反対方向を第4の方向D4としている。なお、図1では集積回路装置10の左辺が第1の辺SD1で、右辺が第3の辺SD3になっているが、左辺が第3の辺SD3で、右辺が第1の辺SD1であってもよい。
2.1.階調電圧データ
本実施形態の集積回路装置では、プログラマブルROM20に記憶されるデータは、階調電圧を調整する調整データであってもよい。そして、階調電圧生成回路(γ補正回路)は、プログラマブルROM20に記憶された調整データに基づいて、階調電圧を生成する。以下、階調電圧生成回路(γ補正回路)の動作について説明する。
本実施形態の集積回路装置では、プログラマブルROM20に記憶されるデータは、パネル電圧を調整する調整データであってもよい。該パネル電圧を調整する調整データは、例えば、対向電極VCOMに与えられる電圧を調整するためのデータであってもよい。
本実施の形態の集積回路装置では、プログラマブルROM20に記憶されるデータはこれらに限られるものではない。例えば、プログラマブルROM20には、表示ドライバ調整データとして、所与のタイミングを調整する調整データが記憶されていてもよい。すなわち、該調整データに基づいて、メモリのリフレッシュ周期や表示タイミングを制御する各種の制御信号が生成されてもよい。あるいは、プログラマブルROM20には、表示ドライバ調整データとして、集積回路装置の起動シーケンス設定を調整する調整データが記憶されていてもよい。
3.1.プログラマブルROMの全体構成
図8は、集積回路装置10内に配置されたプログラマブルROM20を示している。プログラマブルROM20は、大別して、メモリセルアレイブロック200と、コントロール回路ブロック202とを有している。メモリセルアレイブロック200とコントロール回路ブロック202とは、集積回路装置10の長辺方向であるD1方向にて隣接している。
図10は、図8に示すメモリセルアレイブロック200に配置される単層ゲートのメモリセルMCの平面図である。図11は、単層ゲートのメモリセルMCの等価回路図である。
3.3.1.平面レイアウト
図18は、メモリセルアレイブロック200及びその一部を拡大して示す平面図である。メモリセルアレイブロック200は、集積回路装置10の短辺方向(D2方向)の中心位置に、メインワード線ドライバMWLDrv及びコントロールゲート線ドライバCGDrvの形成領域250が設けられる。この形成領域250を境に、メモリセルアレイブロック200は第1,第2の領域に2分割されている。本実施形態では、第1,第2の領域にそれぞれ8個のカラムブロックが設けられ、計16個のカラムブロック0〜カラムブロック15が設けられている。1カラムブロック内にはD2方向にて8個のメモリセルMCが配置されている。本実施形態では、図3(A)に示す集積回路装置10の短辺の長さWを800μmとし、一メモリセルMCのD2方向の長さに基づいて、長さWに納められるメモリセルMCの個数として、16カラム×8メモリセルの設計となった。プログラマブルROM20の記憶容量を増減するには、ワード線の数を増減させれば良い。また、メインワード線ドライバMWLDrv及びコントロールゲート線ドライバCGDrvは、2分割された領域毎に一つずつ、計各2つが設けられている。なお、各一つのメインワード線ドライバMWLDrv及びコントロールゲート線ドライバCGDrvを、メモリアレイブロック200の端部に設けても良い。
図18には、メモリセル領域260及びサブワード線デコーダ領域270に共通のウェルレイアウトが図示されている。メモリセル領域260内の一つのメモリセルMCを形成するために、3つのウェルが用いられている。一つは、メインワード線MWLに沿った方向(D2方向)に延びるP型ウェルPWEL(広義には第1導電型の表層ウェル)であり、他の一つはそのP型ウェルPWELを囲む環状N型ウェルNWEL1(広義には第2導電型の環状表層ウェル)であり、さらに他の一つが環状N型ウェルNWEL1の側方にてメインワード線MWLに沿った方向(D2方向)に延びる帯状N型ウェルNWEL2(広義には第2導電型の帯状表層ウェル)である。なお、環状N型ウェルNWEL1の一方の長辺領域をNWEL1−1とし、他方の長辺領域(NWEL2側)をNWEL1−2とする。
図19は、図18にて隣り合う2つのメモリセルMCの平面レイアウトである。図20は、図19のC−C’断面を示し、一つのメモリセルMCの断面図である。なお、図19のC−C’の破断線のうち、D2方向の破線で示す断面は図20では省略されている。また、図19のC−C’破断線のうちD1方向の寸法と、図20のD1方向の寸法とは、必ずしも一致していない部分がある。
次に、図8に示すコントロール回路ブロック202について説明する。図22はコントロール回路ブロック202のブロック図であり、図23はコントロール回路ブロック202のレイアウト図である。コントロール回路ブロック202は、メモリセルアレイブロック200内のメモリセルMCへのデータのプログラム(書き込み)、読み出し及び消去を制御するための回路ブロックである。このコントロール回路ブロック202には、図22に示すように、電源回路300、コントロール回路302、Xプリデコーダ304、Yプリデコーダ306、センスアンプ回路308、データ出力回路310、プログラムドライバ312、データ入力回路314及び上述したカラムドライバ316(CLDrv)を有している。なお、図23に示すインプット/アウトプットバッファ318は、図22のデータ出力回路310及びデータ入力回路314を含んでいる。電源回路300は、VPPスイッチ300−1、VCGスイッチ300−2及びERS(消去)スイッチ300−3を有している。
3.4.1.各モードでの印加電圧
図24は、スタンバイ(Stdby)、消去(Ers)、プログラム(Pgm)及びリード(Read)の各モードの時の選択メモリセルへの印加電圧を示している。図25は、非選択メインワード線に接続された選択カラム内のメモリセルへの各モード時の印加電圧を示している。図26は、選択メインワード線に接続された非選択カラム内のメモリセルへの各モード時の印加電圧を示している。
図24〜図26において、図11の第1のトランスファーゲート240の制御について説明する。P型MOSトランジスタXfer(P)とN型MOSトランジスタXfer(N)とから成る第1のトランスファーゲート240は、一般に、P型MOSトランジスタXfer(P)とN型MOSトランジスタXfer(N)の各ゲートに論理の異なる電圧を印加して、第1のトランスファーゲート240を全体としてオン、オフさせるのが通常である。例えば、図24に示す選択メモリセルのリード(Read)時と、図24〜図26に示すメモリセルの一括消去時(Ers)には(広義には第1の接続モード)、N型MOSトランジスタXfer(N)のゲートに接続されたサブワード線SWLを3Vとし、P型MOSトランジスタXfer(P)のゲートに接続された反転サブワード線XSWLを0Vとして、P型MOSトランジスタXfer(P)とN型MOSトランジスタXfer(N)を共にオンさせている。逆に、図24〜図26に示すメモリセルのスタンバイ(Stdby)時や、図25及び図26に示す非選択メモリセルのプログラム(Pgm)とリード(Read)時は、N型MOSトランジスタXfer(N)のゲートに接続されたサブワード線SWLを0Vとし、P型MOSトランジスタXfer(P)のゲートに接続された反転サブワード線XSWLを3V(プログラム時は8V)として、P型MOSトランジスタXfer(P)とN型MOSトランジスタXfer(N)を共にオフさせている。
書き込み速度として、プログラマブルROM20の記憶容量が4Kbitである場合、全記憶領域に書き込む速度として1秒程度の書き込み速度が要求される。この場合、一つのメモリセル(単セルともいう)MCへの書き込み速度は1ms/Byte程度となる。
図29は、図24〜図27に示すサブード線SWL及び反転サブワード線XSWLの電圧を生成するサブワード線デコーダSWLDecの回路図である。図29に示すサブワード線デコーダSWLDecは、図30に示す従来の8個のトランジスタから成るサブワード線デコーダSWLDecよりも、トランジスタ数を2個減らした6個のトランジスタにて構成される。
図31(A)(B)に本実施形態の集積回路装置10を含む電子機器(電気光学装置)の例を示す。なお電子機器は図31(A)(B)に示されるもの以外の構成要素(例えばカメラ、操作部又は電源等)を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、PDA、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。
Claims (16)
- 第1ラインと第2ラインとの間に設けられ、P型及びN型MOSトランジスタを有し、前記第1ラインと前記第2ラインとを接続/非接続するトランスファーゲートと、
前記トランスファーゲートの前記P型及びN型MOSトランジスタのゲートに印加される電圧を制御して、前記トランスファーゲートでの接続/非接続を制御する制御回路と、
を有し、
前記制御回路は、第1の接続モードでは、前記P型及びN型MOSトランジスタのゲートにそれぞれ異なる論理の電圧を印加して、前記P型MOSトランジスタと前記N型MOSトランジスタとを共にオンさせ、前記第1の接続モードよりも高い電圧が前記第1または第2のラインに供給される第2の接続モード時には、前記P型及びN型MOSトランジスタのゲートに同一論理の電圧を印加して、前記P型MOSトランジスタをオンさせ、前記N型MOSトランジスタをオフさせることを特徴とするトランスファーゲート回路。 - 請求項1において、
前記第2の接続モード時に前記第1または第2のラインに供給される前記電圧は、前記N型MOSトランジスタにチャネル電流が流れない時のブレークダウン電圧であるオフ耐圧より低いことを特徴とするトランスファーゲート回路。 - 請求項2において、
前記第2の接続モード時に前記第1または第2のラインに供給される前記電圧は、前記第1の接続モード時に前記N型MOSトランジスタのゲートに印加される電源電圧よりも高いことを特徴とするトランスファーゲート回路。 - 請求項2または3において、
前記第2の接続モード時に前記第1または第2のラインに供給される前記電圧は、前記N型MOSトランジスタの全動作領域の中で最も低いブレークダウン電圧であるオン耐圧よりも高いことを特徴とするトランスファーゲート回路。 - 請求項1乃至4のいずれかにおいて、
前記N型MOSトランジスタのチャネル長及びチャネル幅は、前記第1の接続モード時に求められる電流駆動能力を満足するように設計されていることを特徴とするトランスファーゲート回路。 - 複数のワード線の1本に接続された複数のメモリセルと、前記複数のメモリセルに接続された複数のビット線と、前記複数のワード線の少なくとも1本を選択するワード線デコーダとを含むメモリブロックを有し、
前記複数のメモリセルの各々は、前記複数のビット線の1本に接続されるトランスファーゲートを有し、前記トランスファーゲートは、前記ワード線デコーダに接続されたP型及びN型MOSトランジスタを有し、
前記複数のワード線の1本に接続された前記複数のメモリセルが選択された時であって、リード及び消去モードでは、前記ワード線デコーダより前記P型及びN型MOSトランジスタのゲートにそれぞれ異なる論理の電圧を印加して、前記P型MOSトランジスタと前記N型MOSトランジスタとを共にオンさせ、プログラムモードでは、前記ワード線デコーダより前記P型及びN型MOSトランジスタのゲートに同一論理の電圧を印加して、前記P型MOSトランジスタをオンさせ、前記N型MOSトランジスタをオフさせることを特徴とする集積回路装置。 - 請求項6において、
前記プログラムモード時に前記選択メモリセルに接続されたビット線に供給される最大電圧は、前記N型MOSトランジスタにチャネル電流が流れない時のブレークダウン電圧であるオフ耐圧より低いことを特徴とする集積回路装置。 - 請求項6または7において、
前記プログラムモード時に前記選択メモリセルに接続されたビット線に供給される最大電圧は、前記リード及び消去モード時に前記N型MOSトランジスタのゲートに印加される電源電圧よりも高いことを特徴とする集積回路装置。 - 請求項6または7において、
前記プログラムモード時に前記選択メモリセルに接続されたビット線に供給される最大電圧は、前記N型MOSトランジスタの全動作領域の中で最も低いブレークダウン電圧であるオン耐圧よりも高いことを特徴とする集積回路装置。 - 請求項6乃至9のいずれかにおいて、
前記1本のワード線は、1本のメインワード線と複数本のサブワード線とに階層化され、
前記ワード線デコーダは、前記1本のメインワード線と、前記複数本のサブワード線の一つとの間に設けられたサブワード線デコーダであることを特徴とする集積回路装置。 - 請求項10において、
前記複数のメモリセルの各々は、
半導体基板に形成された書き込み/読み出しトランジスタ及び消去トランジスタと、
前記書き込み/読み出しトランジスタ及び前記消去トランジスタの各ゲートに共用されるフローティングゲートと、
前記半導体基板に形成されており、前記フローティングゲートが絶縁層を介して対向する位置に形成された不純物領域にて形成されるコントロールゲートと、を有し、
前記書き込み/読み出しトランジスタと前記ビット線との間に、前記トランスファーゲートが接続されていることを特徴とする集積回路装置。 - 請求項11において、
前記半導体基板をP型としたとき、前記半導体基板に形成されるN型深層ウェルと、前記N型深層ウェル上に形成されたP型表層ウェルと、前記N型深層ウェル上にて前記P型表層ウェルを囲むN型環状表層ウェルと、前記P型表層ウェル及び前記N型環状表層ウェルに形成された最表層不純物領域とで形成されるトリプルウェル構造を有し、
前記コントロールゲート、前記書き込み/読み出しトランジスタ及び前記N型MOSトランジスタは前記P型表層ウェルに形成され、
前記N型環状表層ウェルは、2つの長辺領域を有し、
前記2つの長辺領域の一方に、前記消去トランジスタが形成され、
前記2つの長辺領域の他方に隣り合って、N型帯状表層ウェルが形成され、
前記N型帯状表層ウェルに、前記P型MOSトランジスタが形成されていることを特徴とする集積回路装置。 - 請求項11または12において、
前記複数のメモリセルが配列されたメモリセルアレイブロックは、中心領域を境に第1,第2領域に分割され、前記第1,第2領域に配置された前記複数のメモリセルのメインワード線をそれぞれ駆動する2つのメインワード線ドライバと、前記第1,第2領域に配置された前記複数のメモリセルの各々の前記コントロールゲートをそれぞれ駆動する2つのコントロールゲートドライバとが配置されていることを特徴とする集積回路装置。 - 請求項13において、
前記メモリセルアレイブロックは前記複数のメインワード線が延びる方向にて分割された複数のカラムブロックを有し、
前記1本のサブワード線が、前記複数のカラムブロック毎に配置され、
前記複数のカラムブロックの各々は、前記複数のワード線が延びる方向でさらに分割されたメモリセル領域及びサブワード線デコーダ領域を有し、
前記メモリセル領域及び前記サブワード線デコーダ領域は、前記半導体基板上に形成された共通のウェル領域に形成されていることを特徴とする集積回路装置。 - 請求項14において、
前記サブワード線デコーダ領域に配置された前記サブワード線デコーダを形成するトランジスタが、前記P型表層ウェル及び前記N型帯状表層ウェルに形成されていることを特徴とする集積回路装置。 - 請求項6乃至15のいずれかに記載の集積回路装置と、
前記集積回路装置により駆動される表示パネルと、
を含むことを特徴とする電子機器。
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