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JP4725263B2 - トランスファーゲート回路並びにそれを用いた集積回路装置及び電子機器 - Google Patents

トランスファーゲート回路並びにそれを用いた集積回路装置及び電子機器 Download PDF

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JP4725263B2 JP2005267595A JP2005267595A JP4725263B2 JP 4725263 B2 JP4725263 B2 JP 4725263B2 JP 2005267595 A JP2005267595 A JP 2005267595A JP 2005267595 A JP2005267595 A JP 2005267595A JP 4725263 B2 JP4725263 B2 JP 4725263B2
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Description

本発明は、トランスファーゲート回路並びにそれを用いた集積回路装置及び電子機器に関する。
液晶パネルなどの表示パネルを駆動する集積回路装置として表示ドライバ(LCDドライバ)がある。この表示ドライバでは、低コスト化のためにチップサイズの縮小が要求される。
しかしながら、携帯電話機などに組み込まれる表示パネルの大きさはほぼ一定である。従って、微細プロセスを採用し、表示ドライバの集積回路装置を単純にシュリンクしてチップサイズを縮小しようとすると、実装が困難になるなどの問題を招く。
また、ユーザが表示ドライバを液晶パネルに実装して表示装置を製造するにあたり、表示ドライバ側にて種々の調整が必要である。例えば、表示ドライバをパネルの仕様(アモルファスTFT、低温ポリシリコンTFT、QCIF、QVGA、VGA等)や駆動条件の仕様に合わせる調整や、あるいはパネル間の表示特性にばらつきがないように調整することである。ICメーカ側でも、IC検査時に、発振周波数、出力電圧の調整や、冗長メモリへの切換などが必要となっている。
従来は、ユーザ側の調整は、外付けのEPROM(ELECTRICAL ERASABLE PROGRAMABLE READ ONLY MEMORY)、外付けのトリマ抵抗(可変抵抗)により行なわれていた。ICメーカ側での冗長メモリへの切換などは、集積回路装置内に設けたヒューズ素子の溶断により行なわれていた。
しかし、部品の外付け作業はユーザにとって煩雑であり、トリマ抵抗は高価でサイズも大きく、壊れ易いと言う欠点もある。ICメーカ側にとっても、ヒューズ素子の切断、その後の動作確認の作業も煩雑である。
そこで、本発明者等は、上述の調整のためのデータを表示ドライバ内部に取り込むことを試みた。
ここで、二層のゲートを要するスタックゲート型の不揮性記憶装置と比して、簡易な製造工程で、かつ安価なコストで製造できる不揮発性記憶装置として、特許文献1に記載の不揮発性記憶装置が提案されている。特許文献1に記載の不揮発性記憶装置は、コントロールゲートが半導体層内のN型の不純物領域であり、フローティングゲート電極が、一層のポリシリコン層などの導電層からなる(以下、「単層ゲート型の不揮発性記憶装置」ということもある)。このような単層ゲート型の不揮発性記憶装置は、ゲート電極を積層する必要がないため、通常のCMOSトランジスタのプロセスと同様にして形成することができる。
この種の不揮発性記憶装置をビット線に接続するために、各メモリセル内にトランスファーゲートが用いられる。このトランスファーゲートを構成するP型及びN型MOSトランジスタは、プログラム及びリード時の双方に求められる要求を満足するように設計しなければならない。
ここで、特許文献2の図2及び図3に、2つのN型MOSトランジスタからなるゲート、または2つのP型MOSトランジスタからなるゲートを有し、同一導電型の2つのトランジスタの一方のみオン、他方はオフさせることが開示されている。
特開昭63−166274号公報 特開2000−148064
本発明の目的は、耐圧確保のために、比較的低電圧の信号をオン・オフするリード時等の第1の接続モードと、比較的高電圧の信号をオン・オフするプログラム時等の第2の接続モード時で、P型及びN型MOSトランジスタの制御を変更したトランスファーゲート回路を提供することにある。
本発明の他の目的は、主としてユーザが設定する調整データを内部記憶するメモリセルとビット線とを接続/非接続するスイッチとして、プログラム時とリード時とでP型及びN型MOSトランジスタの制御を変更したトランスファーゲート回路を備えた集積回路装置及び電子機器を提供することにある。
本発明の一態様に係るトランスファーゲート回路は、第1ラインと第2ラインとの間に設けられ、P型及びN型MOSトランジスタを有し、前記第1ラインと前記第2ラインとを接続/非接続するトランスファーゲートと、前記トランスファーゲートの前記P型及びN型MOSトランジスタのゲートに印加される電圧を制御して、前記トランスファーゲートでの接続/非接続を制御する制御回路と、を有し、前記制御回路は、第1の接続モードでは、前記P型及びN型MOSトランジスタのゲートにそれぞれ異なる論理の電圧を印加して、前記P型MOSトランジスタと前記N型MOSトランジスタとを共にオンさせ、前記第1の接続モードよりも高い電圧が前記第1または第2のラインに供給される第2の接続モード時には、前記P型及びN型MOSトランジスタのゲートに同一論理の電圧を印加して、前記P型MOSトランジスタをオンさせ、前記N型MOSトランジスタをオフさせることを特徴とする。
N型MOSトランジスタでは、全動作領域(つまり、オン時)の中で最も低いブレークダウン電圧であるオン耐圧よりも、チャネル電流が流れない時(つまりオフ時)のブレークダウン電圧であるオフ耐圧の方が高い。オン耐圧を高くするには、ゲート長を長くしなければならない。ゲート長を長くすると、電流駆動能力が低下するので、ゲート幅も長くする必要があり、結局N型MOSトランジスタのサイズが大型化する。
本発明の一態様では、第1の接続モードよりも高い電圧が第1または第2のラインに供給される第2の接続モード時には、N型MOSトランジスタをオフさせている。よって、第2の接続モード時には、N型MOSトランジスタはオフ耐圧を利用することができ、N型MOSトランジスタのゲート長及びゲート幅を短くして小型化できる。この第2の接続モードでは、P型MOSトランジスタのみによって電流駆動される。
以上のことから、本発明の一態様では、第2の接続モード時に第1または第2のラインに供給される電圧は、前記N型MOSトランジスタにチャネル電流が流れない時のブレークダウン電圧であるオフ耐圧より低くすればよい。
本発明の一態様では、第2の接続モード時に第1または第2のラインに供給される電圧は、第1の接続モード時にN型MOSトランジスタのゲートに印加される電源電圧よりも高くすることができ、さらには、オン耐圧よりも高くすることができる。こうして、高速駆動が実現できる。
本発明の一態様では、N型MOSトランジスタのチャネル長及びチャネル幅は、第1の接続モード時に求められる電流駆動能力を満足するように設計することができる。
第2の接続モード時ではオフ耐圧を用いることができるので、オン耐圧は第1の接続モードのみ考慮すれば足りるからである。第2の接続モード時にオン耐圧を満足する条件の下で、第1の接続モード時での電流駆動能力を満足するように、N型MOSトランジスタのチャネル長及びチャネル幅を決定すればよい。
本発明の他の態様に係る集積回路装置は、複数のワード線の1本に接続された複数のメモリセルと、前記複数のメモリセルに接続された複数のビット線と、前記複数のワード線の少なくとも1本を選択するワード線デコーダとを含むメモリブロックを有し、前記複数のメモリセルの各々は、前記複数のビット線の1本に接続されるトランスファーゲートを有し、前記トランスファーゲートは、前記ワード線デコーダに接続されたP型及びN型MOSトランジスタを有し、前記複数のワード線の1本に接続された前記複数のメモリセルが選択された時であって、リード及び消去モードでは、前記ワード線デコーダより前記P型及びN型MOSトランジスタのゲートにそれぞれ異なる論理の電圧を印加して、前記P型MOSトランジスタと前記N型MOSトランジスタとを共にオンさせ、プログラムモードでは、前記ワード線デコーダより前記P型及びN型MOSトランジスタのゲートに同一論理の電圧を印加して、前記P型MOSトランジスタをオンさせ、前記N型MOSトランジスタをオフさせることを特徴とする。
本発明の他の態様は、本発明の一態様に係るトランスファーゲートを、メモリセルとビット線との間に接続した集積回路装置を定義している。第1の接続モードに相当するリード及び消去モードとは異なり、第2の接続モードに相当するプログラムモードでは、P型MOSトランジスタのみをオンさせている。これにより、プログラムモード時のN型MOSトランジスタの耐圧としてオフ耐圧を用いることができる。
本発明の他の態様でも、プログラムモード時に前記選択メモリセルに接続されたビット線に供給される最大電圧は、N型MOSトランジスタのオフ耐圧より低く、リード及び消去モード時にN型MOSトランジスタのゲートに印加される電源電圧よりも高く、さらにはオン耐圧よりも高くできる。これにより、耐圧を確保しながらプログラム時の書き込み速度を高速化できる。
本発明の他の態様では、1本のワード線を、1本のメインワード線と複数本のサブワード線とに階層化することができる。この場合、ワード線デコーダとは、1本のメインワード線と複数本のサブワード線の一つとの間に設けられたサブワード線デコーダを意味する。
本発明の他の態様では、複数のメモリセルの各々は、半導体基板に形成された書き込み/読み出しトランジスタ及び消去トランジスタと、前記書き込み/読み出しトランジスタ及び前記消去トランジスタの各ゲートに共用されるフローティングゲートと、前記半導体基板に形成されており、前記フローティングゲートが絶縁層を介して対向する位置に形成された不純物領域にて形成されるコントロールゲートと、を有し、前記書き込み/読み出しトランジスタと前記ビット線との間に、前記トランスファーゲートを接続することができる。
フローティングゲートのみの「単層ゲート」構造であるが、書き込みと消去とをチャネルの導電型が異なるMOSトランジスタで行なっている点が従来技術と異なる。書き込み領域と同一の箇所で消去をする場合と比して消去の電圧に対する耐圧を向上させることができる。
本発明の他の態様では、前記半導体基板をP型としたとき、前記半導体基板に形成されるN型深層ウェルと、前記N型深層ウェル上に形成されたP型表層ウェルと、前記N型深層ウェル上にて前記P型表層ウェルを囲むN型環状表層ウェルと、前記P型表層ウェル及び前記N型環状表層ウェルに形成された最表層不純物領域とで形成されるトリプルウェル構造を有し、前記コントロールゲート、前記書き込み/読み出しトランジスタ及び前記N型MOSトランジスタは前記P型表層ウェルに形成され、前記N型環状表層ウェルは、2つの長辺領域を有し、前記2つの長辺領域の一方に、前記消去トランジスタが形成され、前記2つの長辺領域の他方に隣り合って、N型帯状表層ウェルが形成され、前記N型帯状表層ウェルに、前記P型MOSトランジスタを形成することができる。
このように、メモリセルをトリプルウェル構造にて形成している。特に、書き込み/読み出しトランジスタ及びコントロールゲートが形成されるP型表層ウェルを、消去トランジスタが形成されるN型環状表層ウェルで囲み、かつ、それらの下層にN型の深層ウェルを配置することで、P型表層ウェルを半導体基板から電気的に分離でき、両者を異なる電位に設定することが可能となる。
本発明の一態様では、前記複数のメモリセルが配列されたメモリセルアレイブロックは、中心領域を境に第1,第2領域に分割され、前記第1,第2領域に配置された前記複数のメモリセルのメインワード線をそれぞれ駆動する2つのメインワード線ドライバと、前記第1,第2領域に配置された前記複数のメモリセルの各々の前記コントロールゲートをそれぞれ駆動する2つのコントロールゲートを設けることができる。
こうすると、ワード線及びコントロールゲートの長さを半減させて信号遅延を防止し、かつ、各ドライバから最短距離で駆動できる。
本発明の他の態様では、前記メモリセルアレイブロックは前記複数のメインワード線が延びる方向にて分割された複数のカラムブロックを有し、前記1本のサブワード線が、前記複数のカラムブロック毎に配置され、前記複数のカラムブロックの各々は、前記複数のワード線が延びる方向でさらに分割されたメモリセル領域及びサブワード線デコーダ領域を有し、前記メモリセル領域及び前記サブワード線デコーダ領域を、前記半導体基板上に形成された共通のウェル領域に形成することができる。
このように、前記メモリセル領域及び前記サブワード線デコーダ領域を、別々のウェルを設けなくて良いので、メモリセルアレイブロックの小面積化が図れる。
この場合、前記サブワード線デコーダ領域に配置された前記サブワード線デコーダを形成するトランジスタを、前記P型表層ウェル及び前記N型帯状表層ウェルに形成することができる。
また本発明のさらに他の態様は、上記のいずれかに記載の集積回路装置と、前記集積回路装置により駆動される表示パネルとを含む電子機器を定義している。
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
1.集積回路装置の構成
本実施形態の集積回路装置10の構成例を図1に示す。本実施形態では、集積回路装置10の短辺である第1の辺SD1から対向する第3の辺SD3へと向かう方向を第1の方向D1とし、D1の反対方向を第3の方向D3としている。また集積回路装置10の長辺である第2の辺SD2から対向する第4の辺SD4へと向かう方向を第2の方向D2とし、D2の反対方向を第4の方向D4としている。なお、図1では集積回路装置10の左辺が第1の辺SD1で、右辺が第3の辺SD3になっているが、左辺が第3の辺SD3で、右辺が第1の辺SD1であってもよい。
図1に示すように本実施形態の集積回路装置10は、D1方向に沿って配置される第1〜第Nの回路ブロックCB1〜CBN(Nは2以上の整数)を含む。本実施形態では回路ブロックCB1〜CBNがD1方向に並んでいる。
また集積回路装置10は、第1〜第Nの回路ブロックCB1〜CBNのD2方向側に辺SD4に沿って設けられる出力側I/F領域12(広義には第1のインターフェース領域)を含む。また第1〜第Nの回路ブロックCB1〜CBNのD4方向側に辺SD2に沿って設けられる入力側I/F領域14(広義には第2のインターフェース領域)を含む。
また第1〜第Nの回路ブロックCB1〜CBNは、少なくとも2つ(或いは3つ)の異なる回路ブロック(異なる機能を持つ回路ブロック)を含むことができる。集積回路装置10が表示ドライバである本実施形態では、プログラマブルROMブロック(広義にはメモリブロック)は必須であり、そのプログラマブルROMブロックからのデータの行く先の回路ブロック、例えばロジック回路(ゲートアレイブロック)あるいは電源回路ブロックが必須である。
例えば図2に種々のタイプの表示ドライバとそれが内蔵する回路ブロックの例を示す。
図3(A)(B)に本実施形態の表示ドライバの集積回路装置10の平面レイアウトの例を示す。図3(A)(B)は、メモリ内蔵のアモルファスTFTパネル用の例であり、図3(A)は例えばQCIF、32階調用の表示ドライバをターゲットとし、図3(B)はQVGA、64階調用の表示ドライバをターゲットとしている。
図3(A)では、プログラマブルROM20は、電源回路PB及びロジック回路LBの間にある。換言すれば、プログラマブルROM20は、D1方向にて電源回路PB及びロジック回路LBの各ブロックに隣接している。
一方、図3(B)では、プログラマブルROM20のブロックは、D1方向にて電源回路PBのブロックに隣接している。
この理由は、プログラマブルROM20から読み出されるデータの主たる行く先が、電源回路PB及び/またはロジック回路LBだからである。つまり、プログラマブルROM20からのデータをショートパスで電源回路PB及び/またはロジック回路LBに供給できる。なお、プログラマブルROM20から読み出されるデータについては後述する。
図3(A)(B)では、上述した3つのブロック以外に、表示データが記憶されるメモリMB1〜MB4と、その各メモリに隣接して配置されるデータドライバDB1〜DB4と、階調電圧生成回路GBと、1または2個の走査ドライバSB(またはSB1,SB2)を含む。
図4(A)に本実施形態の集積回路装置10のD2方向に沿った断面図の例を示す。ここでW1、WB、W2は、各々、出力側I/F領域12、回路ブロックCB1〜CBN、入力側I/F領域14のD2方向での幅である。またWは集積回路装置10のD2方向での幅である。
本実施形態では図4(A)に示すように、D2方向において、回路ブロックCB1〜CBNと出力側、入力側I/F領域12、14との間に他の回路ブロックが介在しない構成にできる。従って、W1+WB+W2≦W<W1+2×WB+W2とすることができ、細長の集積回路装置を実現できる。具体的には、D2方向での幅Wは、W<2mmとすることができ、更に具体的にはW<1.5mmとすることができる。なおチップの検査やマウンティングを考慮すると、W>0.9mmであることが望ましい。また長辺方向での長さLD(図3(A)(B)参照)は、15mm<LD<27mmとすることができる。またチップ形状比SP=LD/Wは、SP>10とすることができ、更に具体的にはSP>12とすることができる。
図4(B)は、2以上の複数の回路ブロックがD2方向に沿って配置される比較例を示す。またD2方向において、回路ブロック間や、回路ブロックとI/F領域の間に配線領域が形成される。従って集積回路装置500のD2方向(短辺方向)での幅Wが大きくなり、スリムな細長チップを実現できない。従って微細プロセスを利用してチップをシュリンクしても、D1方向(長辺方向)での長さLDも短くなってしまい、出力ピッチが狭ピッチになるため、実装の困難化を招く。
また本実施形態では複数の回路ブロックCB1〜CBNがD1方向に沿って配置されるため、製品の仕様変更等に容易に対応できる。即ち共通のプラットフォームを用いて様々な仕様の製品を設計できるため、設計効率を向上できる。
2.プログラマブルROMのデータ
2.1.階調電圧データ
本実施形態の集積回路装置では、プログラマブルROM20に記憶されるデータは、階調電圧を調整する調整データであってもよい。そして、階調電圧生成回路(γ補正回路)は、プログラマブルROM20に記憶された調整データに基づいて、階調電圧を生成する。以下、階調電圧生成回路(γ補正回路)の動作について説明する。
図5は、図3(A)に示す回路ブロックのうち、プログラマブルROM20、ロジック回路LB及び階調電圧生成回路(γ補正回路)GBを示している。
プログラマブルROM20には、階調電圧を調整するための調整データが、例えばユーザ(表示装置製造メーカ)により入力される。調整レジスタ126は、ロジック回路LB内に設けられている。調整レジスタ126は、階調電圧を調整可能な種々の設定データを設定することができる。プログラムROM20に記憶された調整データを調整レジスタ126へ読み出すことにより、設定データが出力される。調整レジスタ126から読み出された設定データが、階調電圧生成回路GBに供給される。
階調電圧生成回路GBは、選択用電圧生成回路122と、階調電圧選択回路124とを有する。選択用電圧生成回路122(電圧分割回路)は、電源回路PBで生成された高電圧の電源電圧VDDH、VSSHに基づいて、選択用電圧を出力する。具体的には選択用電圧生成回路122は、直列に接続された複数の抵抗素子を有するラダー抵抗回路を含む。そしてVDDH、VSSHを、このラダー抵抗回路により分割した電圧を、選択用電圧として出力する。階調電圧選択回路124は、調整レジスタ126より供給された階調特性の設定データに基づいて、選択用電圧の中から、例えば64階調の場合には64個の電圧を選択して、階調電圧V0〜V63として出力する。このようにすれば表示パネルに応じた最適な階調特性(γ補正特性)の階調電圧を生成できる。
調整レジスタ126は、振幅調整レジスタ130、傾き調整レジスタ132、微調整レジスタ134を含んでいてもよい。振幅調整レジスタ130、傾き調整レジスタ132、微調整レジスタ134には、階調特性のデータが設定されている。
例えば、プログラマブルROM20に記憶された5ビットの設定データを振幅調整レジスタ130へ読み出すことで、図6(A)のB1、B2に示すように電源電圧VDDH、VSSHの電圧レベルが変化し、階調電圧の振幅調整が可能になる。
また、プログラマブルROM20に記憶された設定データを傾き調整レジスタ132へ読み出すことで、図6(B)のB3〜B6に示すように、階調レベルの4ポイントにおける階調電圧が変化し、階調特性の傾き調整が可能になる。即ち傾き調整レジスタ132に設定される各4ビットの設定データVRP0〜VRP3に基づいて、ラダー抵抗を構成する抵抗素子RL1,RL3,RL10,RL12の抵抗値が変化し、B3に示すような傾き調整が可能になる。
また、プログラマブルROM20に記憶された微調整レジスタ134へ読み出すことで、図6(C)のB7〜B14に示すように、階調レベルの8ポイントにおける階調電圧が変化し、階調特性の微調整が可能になる。即ち微調整レジスタ134に設定される各3ビットの設定データVP1〜VP8に基づいて、8to1セレクタ141〜148が、8つの抵抗素子RL2,RL4〜RL9,RL11の各8個のタップのうちから1つのタップをそれぞれ選択し、選択されたタップの電圧をVOP1〜OP8として出力する。これにより図6(C)のB7〜B14に示すような微調整が可能になる。
階調アンプ部150は、8to1セレクタ142〜148の出力VOP1〜VOP8やVDDH、VSSHに基づいて、階調電圧V0〜V63を出力する。具体的には階調アンプ部150は、VOP1〜VPOP8が入力される第1〜第8のインピーダンス変換回路(ボルテージフォロワ接続された演算増幅器)を含む。そして例えば第1〜第8のインピーダンス変換回路のうちの隣り合うインピーダンス変換回路の出力電圧を抵抗分割することで、階調電圧V1〜V62が生成される。
以上のような調整を行えば、表示パネルの種類に応じた最適な階調特性(γ特性)を得ることができ、表示品質を向上できる。そして、本実施形態では、プログラマブルROM20には、表示パネルの種類に応じた最適な階調特性(γ特性)を得るための調整データが記憶されている。そのため、表示パネルの種類毎に最適な階調特性(γ特性)を得ることができ、表示品質を向上することができる。
また、本実施の形態では、プログラマブルROM20と、ロジック回路ブロックLBとは、第1の方向D1に沿って隣接して配置されてなる。このようにすれば、プログラマブルROM20からの調整データの信号線をショートパスでロジック回路ブロックLBに接続できるため、配線領域を原因とするチップ面積の増加を防止できる。
さらに、本実施形態では図3(A)に示すようにロジック回路ブロックLBと階調電圧生成回路ブロックGBをD1方向に沿って隣接して配置させてもよい。このようにすれば、ロジック回路ブロックLBからの信号線を、ショートパスで階調電圧生成回路ブロックGBに接続できるため、配線領域を原因とするチップ面積の増加を防止できる。
2.2.パネル設定電圧データ
本実施形態の集積回路装置では、プログラマブルROM20に記憶されるデータは、パネル電圧を調整する調整データであってもよい。該パネル電圧を調整する調整データは、例えば、対向電極VCOMに与えられる電圧を調整するためのデータであってもよい。
図7に、電気光学装置を含む表示装置の構成例のブロック図を示す。図7の表示装置は、液晶装置としての機能を実現する。そして、電気光学装置は、液晶パネルとしての機能を実現する。
液晶装置160(広義には表示装置)は、スイッチング素子としてTFTを用いた液晶パネル(広義には表示パネル)162、データ線駆動回路170、走査線駆動回路180、コントローラ190、電源回路192を含む。
TFTのゲート電極は走査線Gに接続され、TFTのソース電極はデータ線Sに接続され、TFTのドレイン電極は画素電極PEに接続されている。この画素電極PEと、液晶素子(広義には電気光学物質)を挟んで対向する対向電極VCOM(コモン電極)との間には、液晶容量CL(液晶素子)及び補助容量CSが形成されている。そして、TFT、画素電極PE等が形成されるアクティブマトリクス基板と、対向電極VCOMが形成される対向基板との間に液晶が封入され、画素電極PEと対向電極VCOMの間の印加電圧に応じて画素の透過率が変化するようになっている。
本実施の形態では、プログラマブルROM20には、対向電極VCOMに与えられる電圧を調整する調整データが記憶されていてもよい。そして、該調整データに基づいて、電源回路192の電圧が調整され、対向電極VCOMに与えられる。該調整データを、表示パネル毎に設定することで、表示品質を向上することができる。
本実施の形態では、図3(A)に示すように、プログラマブルROM20と電源回路ブロックPBとは、第1の方向D1に沿って隣接して配置されてなる。このようにすれば、プログラマブルROM20からの調整データの信号線を、ショートパスで電源回路ブロックPBに接続できるため、配線領域を原因とするチップ面積の増加を防止できる。
2.3.その他のユーザ設定情報
本実施の形態の集積回路装置では、プログラマブルROM20に記憶されるデータはこれらに限られるものではない。例えば、プログラマブルROM20には、表示ドライバ調整データとして、所与のタイミングを調整する調整データが記憶されていてもよい。すなわち、該調整データに基づいて、メモリのリフレッシュ周期や表示タイミングを制御する各種の制御信号が生成されてもよい。あるいは、プログラマブルROM20には、表示ドライバ調整データとして、集積回路装置の起動シーケンス設定を調整する調整データが記憶されていてもよい。
以上の調整データは、ユーザによりプログラミングされるものであるが、ICメーカがIC製造・検査過程で調整するデータを記憶させても良い。
3.プログラマブルROM
3.1.プログラマブルROMの全体構成
図8は、集積回路装置10内に配置されたプログラマブルROM20を示している。プログラマブルROM20は、大別して、メモリセルアレイブロック200と、コントロール回路ブロック202とを有している。メモリセルアレイブロック200とコントロール回路ブロック202とは、集積回路装置10の長辺方向であるD1方向にて隣接している。
メモリセルアレイブロック200には、複数のワード線WLと複数のビット線BLとが設けられている。複数のワード線WLは、集積回路装置10の短辺方向であるD2方向に沿って延びている。複数のビット線BLは、集積回路装置10の長辺方向であるD1方向に沿って延びている。この理由は次の通りである。
プログラマブルROM20の記憶容量は、ユーザ側の仕様等により機種毎に増減可能である。本実施形態では、記憶容量の増減は、ワード線WLの本数を変更することで対処する。つまり、ワード線WLの長さは、記憶容量が変更されても一定である。この結果、1本のワード線WLに接続されるメモリセルの個数は固定となる。ワード線WLの本数を増やせば、プログラムROM20の記憶容量は増大される。プログラムROM20の記憶容量を増大させても、メモリセルアレイブロック200は、集積回路装置10の短辺方向(D2方向)には長くならない。よって、図1にて説明したスリムな形状を維持できる。
他の理由として、プログラマブルROM20の記憶容量を増減させても、コントロール回路ブロック202は、集積回路装置10の短辺方向(D2方向)には長くならない。よって、図1にて説明したスリムな形状を維持できる。比較例である図9では、プログラムROM20の記憶容量を増大させた結果、メモリセルアレイブロック200が集積回路装置10の短辺方向(D2方向)に長くなる。この場合、コントロール回路ブロック202の回路設計をやり直さなければならない。しかし、比較例である図9のレイアウトを90°回転させた本実施形態の図8のレイアウトでは、その必要はない。よって、プログラマブルROM20の記憶容量を増減させても、特にコントロール回路ブロック202の設計の効率化を実現できる。
さらに他の理由として、ビット線BLが集積回路装置10の長辺方向であるD1方向に沿って延びており、そのビット線BLの延長線上にコントロール回路ブロック202を配置できる。コントロール回路ブロック202の一つの機能は、ビット線BLを介して読み出されたデータをセンスアンプにて検出し、他の回路ブロックに供給するものである。上述のレイアウトにより、図9の比較例と比べれば、メモリセルアレイブロック200から読み出されたデータをショートパスでコントロール回路ブロック202へ供給できる。
3.2.単層ゲートのメモリセル
図10は、図8に示すメモリセルアレイブロック200に配置される単層ゲートのメモリセルMCの平面図である。図11は、単層ゲートのメモリセルMCの等価回路図である。
図10において、このメモリセルMCは、コントロールゲート部分210と、書き込み/読み出しトランジスタ220と、消去トランジスタ230とを有し、この3つの領域にポリシリコンにて形成されたフローティングゲートFGが延びている。図11に示すように、このメモリセルMCは、書き込み/読み出しトランジスタ220のドレインとビット線BLとの間に設けられた第1のトランスファーゲート240を有する。第1のトランスファーゲート240は、サブワード線SWLの論理と、反転サブワード線XSWLとの論理により、書き込み/読み出しトランジスタ220のドレインとビット線BLとの接続/非接続を行なう。この第1のトランスファーゲート240は、P型MOSトランジスタXfer(P)と、N型MOSトランジスタXfer(N)とで構成される。なお、ワード線を階層化しない場合は、第1のトランスファーゲート240は、ワード線及び反転ワード線の各論理により制御される。
単層ゲートとは、コントロールゲートCGが、半導体基板(例えばP型、広義には第1導電型)のP型ウェルPWEL内に形成されたN型(広義には第2導電型)不純物層NCUにて形成されているため、ポリシリコンのフローティングゲートFGが一層のみ形成されていることを意味する。つまり、コントロールゲートCG及びフローティングゲートFGの二層ゲートをポリシリコンで形成するものではない。このコントロールゲートCGと、それに対向するフローティングゲートFGとにより、カップリング容量が形成される。
本発明の一態様でも、フローティングゲートのみの「単層ゲート」構造であるが、書き込みと消去とをチャネルの導電型が異なるMOSトランジスタで行なっている点が従来技術と異なる。このように、書き込みと消去とを異なるMOSトランジスタで行う利点は以下の通りである。消去は、容量結合の小さい箇所に電圧を印加して、容量結合の大きい箇所を0Vにすることで、FNトンネル電流によりフローティングゲートに注入されている電子を引き抜くことで行われる。従来例としてあげられる単層ゲート型の不揮発性記憶装置としては、書き込みと消去とを同一のMOSトランジスタ(同一箇所)で行うタイプのものがある。単層ゲート型の不揮発性記憶装置では、コントロールゲートとフローティングゲート電極との間の容量を書き込みの領域の容量と比して大きくする必要があるため、書き込み領域の容量が小さくなるように設計されている。つまり、消去の際には、容量結合の小さい箇所に消去のための大きな電圧を印加しなくてはならないことになる。
しかし、特に、微細な不揮発性記憶装置の場合には、消去の際に印加する電圧に対して十分な耐圧を確保することができず、MOSトランジスタが破壊されてしまうことがある。そのため、本実施形態に係るプログラマブルROMブロックでは、書き込みと消去とを異なるMOSトランジスタで行い、かつ、それぞれのMOSトランジスタのチャネルの導電型を異ならせている。消去を行うMOSトランジスタとして、例えばPチャネル型のMOSトランジスタを形成すると、この消去のためのMOSトランジスタは、N型ウェルの上に形成されることになる。そのため、消去の際に、N型ウエルと、基板(半導体層)のジャンクション耐圧までの電圧を印加することができることになる。その結果、書き込み領域と同一の箇所で消去をする場合と比して消去の電圧に対する耐圧を向上させることができ、微細化が図られ信頼性が向上する。
なお、本実施形態の集積回路装置10では、LV(Low Voltage)系(例えば1.8V)、MV系(Middle Voltage)系(例えば3V)及びHV(High Voltage)系(例えば20V)が存在するが、メモリセルMCはMV系の耐圧構造である。書き込み/読み出しトランジスタ220及びN型MOSトランジスタXfer(N)はMV系のN型MOSトランジスタであり、消去トランジスタ230及びP型MOSトランジスタXfer(P)はMV系のP型MOSトランジスタである。
図12は、メモリセルMCへのデータ書き込み(プログラム)動作を示している。コントロールゲートCGに例えば8Vを印加し、書き込みトランジスタ220のドレインにビット線BL及び第1のトランスファーゲート240を介して例えば8Vを印加する。書き込み/読み出しトランジスタ220のソース及びP型ウェルPWELの電位は0Vである。それにより、書き込み/読み出しトランジスタ220のチャネルでホットエレクトロンを発生させて、その電子を書き込み/読み出しトランジスタ220のフローティングゲートに引き込む。この結果、書き込み/読み出しトランジスタ220のしきい値Vthは、図13に示すように初期状態より高くなる。
一方、消去時には、図14に示すように、消去トランジスタ230のドレインに例えば20Vを印加し、コントロールゲートCGは接地される。消去トランジスタ230のソース及びN型ウェルNWELの電位は例えば20Vである。こうすると、コントロールゲートCGとN型ウェルNWELとの間に高い電圧がかかるために、フローティングゲートFGの電子をN型ウェルNWEL側に引き込む。このFN(Fowler-Nordheim)トンネル電流により、データが消去される。このとき、図15に示すように、書き込み/読み出しトランジスタ220のしきい値Vthは、初期状態よりも低い負のしきい値となる。
データ読み出し時には、図16及び図17に示すように、コントロールゲートCGを接地し、書き込み/読み出しトランジスタ220のドレインに例えば1Vを印加する。このとき、書き込み/読み出しトランジスタ220のソース及びP型ウェルPWELの電位は0Vである。図16に示す書き込み状態では、フローティングゲートFGは電子過剰なので、チャネルに電流は流れない。一方、図17に示す消去状態では、フローティングゲートFGは正孔過剰なのでチャネルに電子が流れる。その電流の有無で、データ読み出しが可能となる。
なお、本実施形態のプログラマブルROM20は、上述したように主としてユーザが従来のEPROMやトリマ抵抗の代わりとして調整データを記憶させ、あるいはICメーカが製造・検査段階にて調整データを記憶させる不揮発性メモリとして使用される。このため、書き換え回数を5回程度補償すれば足りるものである。
3.3.メモリセルアレイブロック
3.3.1.平面レイアウト
図18は、メモリセルアレイブロック200及びその一部を拡大して示す平面図である。メモリセルアレイブロック200は、集積回路装置10の短辺方向(D2方向)の中心位置に、メインワード線ドライバMWLDrv及びコントロールゲート線ドライバCGDrvの形成領域250が設けられる。この形成領域250を境に、メモリセルアレイブロック200は第1,第2の領域に2分割されている。本実施形態では、第1,第2の領域にそれぞれ8個のカラムブロックが設けられ、計16個のカラムブロック0〜カラムブロック15が設けられている。1カラムブロック内にはD2方向にて8個のメモリセルMCが配置されている。本実施形態では、図3(A)に示す集積回路装置10の短辺の長さWを800μmとし、一メモリセルMCのD2方向の長さに基づいて、長さWに納められるメモリセルMCの個数として、16カラム×8メモリセルの設計となった。プログラマブルROM20の記憶容量を増減するには、ワード線の数を増減させれば良い。また、メインワード線ドライバMWLDrv及びコントロールゲート線ドライバCGDrvは、2分割された領域毎に一つずつ、計各2つが設けられている。なお、各一つのメインワード線ドライバMWLDrv及びコントロールゲート線ドライバCGDrvを、メモリアレイブロック200の端部に設けても良い。
図18では、一つのメインワード線ドライバMWLDrvにより駆動されるメインワード線MWLは計34本設けられている。2本はICメーカのテストビット用のメモリセルに接続されたテスト用メインワード線T1,T0であり、残りの32本がユーザ用のメインワード線MWL0−MWL31である。また、一つのコントロールゲート線ドライバCGDrvにより駆動されるコントロールゲート線CG(図10に示すN型不純物層NCU)が、メインワード線MWLと平行に延びている。
16個のカラムブロック0〜カラムブロック15の各々は、メモリセル領域260とサブワード線デコーダ領域270を有する。サブワード線デコーダ領域270には、各メインワード線MWLに接続されたサブワード線デコーダSWLDecが設けられている。また、コントロール回路ブロック202の領域には、各サブワード線デコーダ領域270毎に、カラムドライバCLDrvが設けられている。各サブワード線デコーダ領域270に配置された全サブワード線デコーダSWLDecに、カラムドライバCLDrvの出力線が共通接続されている。
一つのサブワード線デコーダSWLDecより、隣接するメモリセル領域260内に向けて、サブワード線SWLと反転サブワード線XSWLが延びている。一つのカラムブロック内では、メモリセル領域260内に、サブワード線SWLと反転サブワード線XSWLとに共通接続された例えば8個のメモリセルMCが配置されている。
図18に示すレイアウトでは、メインワード線ドライバMWLDrvにより1本のメインワード線MWLが選択され、かつ、カラムドライバCLDrvにより1つのカラムブロックが選択されることで、一つのサブワード線デコーダSWLDecが選択される。この選択されたサブワード線デコーダSWLDecに接続された8個のメモリセルMCが選択セルとなり、データのプログラム(書き込み)または読み出しが行われる。データの消去時には、全てのメモリセルが選択され、一括で消去される。
3.3.2メモリセル領域及びサブワード線デコーダ領域のウェルレイアウト
図18には、メモリセル領域260及びサブワード線デコーダ領域270に共通のウェルレイアウトが図示されている。メモリセル領域260内の一つのメモリセルMCを形成するために、3つのウェルが用いられている。一つは、メインワード線MWLに沿った方向(D2方向)に延びるP型ウェルPWEL(広義には第1導電型の表層ウェル)であり、他の一つはそのP型ウェルPWELを囲む環状N型ウェルNWEL1(広義には第2導電型の環状表層ウェル)であり、さらに他の一つが環状N型ウェルNWEL1の側方にてメインワード線MWLに沿った方向(D2方向)に延びる帯状N型ウェルNWEL2(広義には第2導電型の帯状表層ウェル)である。なお、環状N型ウェルNWEL1の一方の長辺領域をNWEL1−1とし、他方の長辺領域(NWEL2側)をNWEL1−2とする。
一つのメモリセルMCは、図18に示す1メモリセルの長さ領域Lに亘って、3つのウェル(PWEL,NWEL1,NWEL2)上に形成される。また、各メモリセル領域260内の長さ領域Lには、図18に示すように、一つのサブワード線デコーダSWLDecに共通接続される8個のメモリセルMCが形成される。
なお、図18において、環状N型ウェルNWEL1と、帯状N型ウェルNWEL2とをそれぞれ囲むP型不純物リング280(広義には第1導電型の不純物リング)が設けられているが、これについては後述する。
図18において、サブワード線デコーダ領域270にも上述した3つのウェル(PWEL,NWEL1,NWEL2)が形成される。ただし、サブワード線デコーダSWLDecを構成するトランジスタの形成領域は、図18にてドット領域として示すP型ウェルPWEL及び帯状N型ウェルNWEL2上であり、環状N型ウェルNWEL1上には形成されない。
3.3.3.メモリセルの平面レイアウト及び断面構造
図19は、図18にて隣り合う2つのメモリセルMCの平面レイアウトである。図20は、図19のC−C’断面を示し、一つのメモリセルMCの断面図である。なお、図19のC−C’の破断線のうち、D2方向の破線で示す断面は図20では省略されている。また、図19のC−C’破断線のうちD1方向の寸法と、図20のD1方向の寸法とは、必ずしも一致していない部分がある。
図19において、2つのメモリセルMCは、平面視でミラー配置される。図19に示すように、メモリセルMCは、3つのウェル(PWEL,NWEL1,NWEL2)に跨って形成されることは上述した。環状N型ウェルNWEL1の外縁領域内側の下層と、帯状N型ウェルNWEL2の下層には、図20に示すように、深層N型ウェルDNWEL(広義には第2導電型の深層ウェル)が設けられている。図20に示すように、深層N型ウェルDNWEL上の3つのウェル(PWEL,NWEL1,NWEL2)内にはP型またはN型の不純物領域(広義には最表層不純物領域)が設けられるので、本実施形態のメモリセルMCはトリプルウェル構造である。これにより、P型基板PsubとP型ウェルPWELとを別電位に設定できる。なお、P型基板Psub上にはプログラマブルROM20だけが形成されるのでなく、他の回路ブロックも形成され、バックゲート電圧印加等のニーズがあるので、必ずしもP型基板Psubの電位を接地電位に固定するとは限らない。
図19及び図20に示すように、環状N型ウェルNWEL1の一方の長辺領域NWEL1−1と、P型ウェルPWELの上層には、図示しない絶縁膜を介して、ポリシリコンによるフローティングゲートFGが形成されている。このフローティングゲートFGは、PWELに形成された書き込み/読み出しトランジスタ220と、環状N型ウェルNWEL1の一方の長辺領域NWEL1−1に形成された消去トランジスタ230の共通ゲートとして機能する。さらに、フローティングゲートFGと絶縁膜を介して対向するP型ウェルPWEL領域には、N型不純物領域NCUが形成される。このN型不純物領域NCUは、コントロールゲート電圧VCGが印加されて、コントロールゲートCGとして機能する。
P型ウェルPWELには、図11に示す第1のトランスファーゲート240のN型MOSトランジスタXfer(N)が設けられている。また、帯状N型ウェルNWEL2には、第1のトランスファーゲート240のP型MOSトランジスタXfer(P)が設けられている。なお、図19に示すようにP型MOSトランジスタXfer(P)は複数設けられ、これらは並列接続されることでゲート幅を確保してドライブ能力を確保している。
なお、環状N型ウェルNWEL1の他方の長辺領域NWEL1−2には、N型不純物領域が設けられるだけで、アクティブ素子は設けられない。この他方の長辺領域NWEL1−2は、一方の長辺領域NWEL1−1と連結されてP型ウェルPWELを環状に囲むためだけに設けられている。他方の長辺領域NWEL1−2が形成されないと、たとえ深層N型ウェルDNWELを配置したとしても、P型ウェルPWELをP型基板Psubと電気的に分離できないからである。
本実施形態では、深層N型ウェルDNWELの上層であって、P型ウェルPWELと、その外側の環状N型ウェルNWEL1とは離間されている。この離間スペースG1は、消去時に20Vが印加される環状N型ウェルNWEL1と、VSS電位に設定されるP型ウェルPWELとの間で20Vの耐圧確保のためである。本実施形態では、離間スペースの距離G1を1μmとした。なお、環状N型ウェルNWEL1とP型ウェルPWELとの間で耐圧が確保されれば、離間スペースG1は必要ではない。例えば、設計ルールが0.25μmであれば離間スペースG1は不要であるが、0.18μmの設計ルールでは離間スペースG1により耐圧を確保しても良い。
次に、環状N型ウェルNWEL1と、帯状N型ウェルNWEL2との間にも、離間スペースG2が設けられている。特に、この離間スペースG2の領域には、環状N型ウェルNWEL1と帯状N型ウェルNWEL2とを電気的に分離するために、深層N型ウェルDNWELも配置されない。代りに、深層P型ウェルDPWEL(広義には、第1導電型の環状深層ウェル)が形成されている。この深層P型ウェルDPWELは、P型基板Psbよりも不純物濃度が若干濃く、表層のP型ウェルPWELよりも濃度は薄くして、環状N型ウェルNWEL1と帯状N型ウェルNWEL2との間の耐圧を上げるために設けられている。なお、この深層P型ウェルDPWELは、図18の環状N型ウェルNWEL1と、帯状N型ウェルNWEL2とを囲って環状に配置される。
加えて、本実施形態では、離間スペースG2の表層に、平面視でリング状にP型不純物層(P型リング、広義には第1導電型の不純物リング)280を配置した。このP型リング280の形成領域は図18に示す通り、環状N型ウェルNWEL1及び帯状N型ウェルNWEL2の双方を囲っている。
このP型リング280を設けることで、離間スペースG2の上を寄生トランジスタのゲートとなり得る金属配線が跨いだとしても、寄生トランジスタがオンして離間スペースG2内の電位が反転することを防止するためである。なお、本実施形態では離間スペースG2の長さ=4.5μmとし、離間スペースG2の中心に位置するP型リング280の幅は0.5μmとした。ただし、電位反転防止の観点からは、寄生トランジスタのゲートとなり得るポリシリコン層や第1層金属配線は、離間スペースG2を跨いで形成されないこことした。第二層以上の金属配線は、離間スペースG2を跨いでも良い設計とした。
図20の変形例として、図21を挙げることができる。図21では、離間スペースG2に環状の深層P型ウェルDPWELを設けずに、代りに環状の表層P型ウェルSPWEL(広義には第1導電型の環状表層ウェル)を設けた。P型リング280は、環状の表層P型ウェルSPWEL内に形成されている。なお、環状N型ウェルNWEL1の他方の長辺領域NWEL1−1と表層P型ウェルSPWELとの離間スペースG1(例えば1μm)は、上述と同じ理由で20Vの耐圧確保のために設けられている。
3.3.4.コントロール回路ブロック
次に、図8に示すコントロール回路ブロック202について説明する。図22はコントロール回路ブロック202のブロック図であり、図23はコントロール回路ブロック202のレイアウト図である。コントロール回路ブロック202は、メモリセルアレイブロック200内のメモリセルMCへのデータのプログラム(書き込み)、読み出し及び消去を制御するための回路ブロックである。このコントロール回路ブロック202には、図22に示すように、電源回路300、コントロール回路302、Xプリデコーダ304、Yプリデコーダ306、センスアンプ回路308、データ出力回路310、プログラムドライバ312、データ入力回路314及び上述したカラムドライバ316(CLDrv)を有している。なお、図23に示すインプット/アウトプットバッファ318は、図22のデータ出力回路310及びデータ入力回路314を含んでいる。電源回路300は、VPPスイッチ300−1、VCGスイッチ300−2及びERS(消去)スイッチ300−3を有している。
図23に示すように、メモリセルアレイブロック200とコントロール回路ブロック202は、D1方向で隣接している。そして、メモリセルアレイブロック200より読み出されるデータは、コントロール回路ブロック202を経由して、コントロール回路ブロック202内のインプット/アウトプットバッファ318を介して、メモリセルアレイブロック200のビット線BLが延びる方向(D1方向)に沿って出力される。
ここで、図3(A)(B)にて説明したように、プログラマブルROM20は、そのデータの転送先であるロジック回路LBか電源回路PBのブロックに対して、D1方向にて隣接配置される。さらに加えて、プログラマブルROM20のコントロール回路ブロック202が、データの転送先であるロジック回路LBか電源回路PBのブロックに対して、D1方向にて隣接配置されれば、よりショートパスにてデータを供給できる。
3.4.プログラマブルROMの動作例
3.4.1.各モードでの印加電圧
図24は、スタンバイ(Stdby)、消去(Ers)、プログラム(Pgm)及びリード(Read)の各モードの時の選択メモリセルへの印加電圧を示している。図25は、非選択メインワード線に接続された選択カラム内のメモリセルへの各モード時の印加電圧を示している。図26は、選択メインワード線に接続された非選択カラム内のメモリセルへの各モード時の印加電圧を示している。
これらの動作電圧のうち、消去、プログラム及びリード時の動作電圧は、図12、図14、図16及び図17にて説明した通りである。スタンバイ時では、いずれのメモリセルに対しても、メインワード線、サブワード線、カラムは非選択状態であり、コントロールゲートCGの電圧、消去端子ERSの電圧及びビット線BLの電圧のいずれも0Vとなる。
3.4.2.選択メモリセルのプログラム時のトランスファーゲート制御
図24〜図26において、図11の第1のトランスファーゲート240の制御について説明する。P型MOSトランジスタXfer(P)とN型MOSトランジスタXfer(N)とから成る第1のトランスファーゲート240は、一般に、P型MOSトランジスタXfer(P)とN型MOSトランジスタXfer(N)の各ゲートに論理の異なる電圧を印加して、第1のトランスファーゲート240を全体としてオン、オフさせるのが通常である。例えば、図24に示す選択メモリセルのリード(Read)時と、図24〜図26に示すメモリセルの一括消去時(Ers)には(広義には第1の接続モード)、N型MOSトランジスタXfer(N)のゲートに接続されたサブワード線SWLを3Vとし、P型MOSトランジスタXfer(P)のゲートに接続された反転サブワード線XSWLを0Vとして、P型MOSトランジスタXfer(P)とN型MOSトランジスタXfer(N)を共にオンさせている。逆に、図24〜図26に示すメモリセルのスタンバイ(Stdby)時や、図25及び図26に示す非選択メモリセルのプログラム(Pgm)とリード(Read)時は、N型MOSトランジスタXfer(N)のゲートに接続されたサブワード線SWLを0Vとし、P型MOSトランジスタXfer(P)のゲートに接続された反転サブワード線XSWLを3V(プログラム時は8V)として、P型MOSトランジスタXfer(P)とN型MOSトランジスタXfer(N)を共にオフさせている。
本実施形態の特徴的動作例は、図24に示す選択メモリセルのプログラム(Pgm)時(広義には第2の接続モード)の動作であり、P型MOSトランジスタXfer(P)とN型MOSトランジスタXfer(N)とに同一論理の電圧0Vを印加している。この結果、選択メモリセルに接続されたトランスファーゲート240では、プログラム(Pgm)時にのみ、P型MOSトランジスタXfer(P)はオンされ、N型MOSトランジスタXfer(N)はオフされる。
このように、選択メモリセルに接続された第1のトランスファーゲート240のN型MOSトランジスタXfer(N)を、プログラム(Pgm)時にオフする理由は以下の通りである。
図27は、ゲート長0.6μm、ゲート幅10μmのMV(3V)系N型MOSトランジスタXfer(N)のオン耐圧及びオフ耐圧を示す特性図である。図27は、ゲート電圧を0Vから8Vまで変化させ、かつ、各ゲート電圧下でドレイン電圧(横軸)を上昇させた時のドレイン電流(縦軸)を測定した特性図である。各ゲート電圧下で流れるドレイン電流が無限大となるブレークダウン時のドレイン電圧がブレークダウン電圧である。この各ゲート電圧毎のブレークダウン電圧をプロットした曲線を、ここでは耐圧曲線Rと定義する。
本明細書においてオフ耐圧とは、N型MOSトランジスタXfer(N)にチャネル電流が流れない時、つまりN型MOSトランジスタXfer(N)がOFFである時のブレークダウン電圧またはその直前の電圧であり、図27の特性図ではオフ耐圧=12V程度である。つまり、N型MOSトランジスタXfer(N)のOFF時(ゲート電圧がしきい値以下の時)に、ドレイン(ビット線BL)にオフ耐圧の電圧(例えば12V)以上の電圧が印加されると、ドレイン電流は無限大となりN型MOSトランジスタXfer(N)はブレークダウンする。換言すれば、N型MOSトランジスタXfer(N)がOFFされていれば、オフ耐圧の電圧(例えば12V)未満の電圧をドレイン電圧(ビット線BLの電圧)として印加しても、N型MOSトランジスタXfer(N)はブレークダウンしないことを意味する。
一方、本明細書においてオン耐圧とは、N型MOSトランジスタXfer(N)の全動作領域(オン時)の中で最も低いブレークダウン電圧を意味し、オン耐圧<オフ耐圧である。図27では、耐圧曲線Rがほぼ垂直に起立する付近のオン耐圧は9V程度である。このオン耐圧は、トランジスタのゲート長Lに依存し、ゲート長Lが長いとオン耐圧は高く、短いと低くなる。つまり、プログラム(Pgm)時にN型MOSトランジスタXfer(N)をオンさせる従来技術では、オン耐圧を高くするためにチャネル長Lを大きくしなければならない。チャネル長Lを大きくするとトランジスタの電流駆動能力は低くなってしまうので、チャネル幅Wも大きくする必要があり、トランジスタサイズが大型化した。
本実施形態では、図24〜図26に示すように、プログラム(Pgm)時にビット線BLの電圧は8V(例えば論理の“H”に対応)または0V(例えば論理の“L”に対応)となる。ここで、第1のトランスファーゲート240の構成要素であるN型MOSトランジスタXfer(N)はMV(3V)系であるので、図24〜図26に示すように、プログラム(Pgm)時以外では、ドレイン電圧(ビット線BLの電圧)は0Vか1V程度であり、ゲート電圧(サブワード線SWLへの印加電圧)は3V(MV系の電源電圧VDD)か0V(MV系の電源電圧VSS)である。
このように、本実施形態では、MV(3V)系のN型MOSトランジスタXfer(N)に、プログラム(Pgm)時にMV系の電源電圧VDD=3Vよりも高い電圧8Vをビット線BLに印加させている。
しかし、本実施形態では、MV(3V)系のN型MOSトランジスタXfer(N)のドレイン(ビット線BL)に電源電圧(3V)よりはるかに高い電圧8Vが印加されるプログラム(Pgm)時では、図24〜図26に示すように、ゲート電圧(サブワード線SWLの電圧)は0Vであり、N型MOSトランジスタXfer(N)はオフされている。よって、このときのN型MOSトランジスタXfer(N)の耐圧は、図27に示すオフ耐圧(12V)であるので、N型MOSトランジスタXfer(N)はブレークダウンしない。
特に、図24に示すように、選択メモリセルMCに接続された第1のトランスファーゲート240は、プログラム(Pgm)時にはオンさせなければならない。この際、N型MOSトランジスタXfer(N)はオフされるが、P型MOSトランジスタXfer(P)がオンされているので、P型MOSトランジスタXfer(P)の電流駆動能力により、選択メモリセルMCを“H”または“L”にプログラムすることができる。
このN型MOSトランジスタXfer(N)は、図24〜図26に示すように、ドレイン(ビット線BL)に3Vが印加された時にオンされる(つまり、サブワード線SWLが3V)。しかし、N型MOSトランジスタXfer(N)はMV(3V)系のトランジスタであり、3V印加時には充分なオン耐圧を保障できる。結局、プログラム時に特に、N型MOSトランジスタXfer(N)をオフすることで、プログラム時はオフ耐圧のみを考慮すればよいのでチャネル長Lを最短とすることができる。リード時に高速性を求められることから、チャネル長Lが短ければN型MOSトランジスタXfer(N)は、リード時に高い電流駆動能力を発揮してリード時間を短縮できる。つまり、N型MOSトランジスタのチャネル長及びチャネル幅は、プログラム時でなくリード時に求められる電流駆動能力に従って設計すればよい。なお、本実施形態ではゲート長L=0.6μmを実現できた。つまり、図27に示すのチャネル長0.6umのトランジスタの場合では、P/N両方オンさせると9Vまでしか印加できないが、本実施形態ではオフ耐圧の12Vまで印加できる。
3.4.3.書き込み(プログラム)速度の改善
書き込み速度として、プログラマブルROM20の記憶容量が4Kbitである場合、全記憶領域に書き込む速度として1秒程度の書き込み速度が要求される。この場合、一つのメモリセル(単セルともいう)MCへの書き込み速度は1ms/Byte程度となる。
書き込み速度の改善策として、書き込み電圧(ビット線BL)を上昇させると良い。図28の横軸は書き込み電圧VPPを示し、縦軸は書き込み速度Tpgm(sec)を示している。
図28に示すように、書き込み電圧VPPが高いほど、書き込み速度が速いことが分かる。このことから、上述した実施形態では、書き込み電圧(ビット線BLの電圧)を8Vとしたが、それよりも高く、例えば図27に示すオン耐圧(9V程度)よりも高い書き込み電圧としても良い。上述した通り、プログラム時にはN型MOSトランジスタXfer(N)はオフされるので、書き込み電圧をオン耐圧(9V程度)よりも高くしても、このN型MOSトランジスタXfer(N)はオフ耐圧(12V)まで耐圧があり、ブレークダウンしないからである。書き込み電圧はオフ耐圧(12V)よりも低くするという条件下であれば、P型MOSトランジスタXfer(P)にて高い電流駆動能力を発揮して、書き込み速度を改善できる。なお、N型MOSトランジスタXfer(N)と同一チャネル長のP型MOSトランジスタXfer(P)は、N型MOSトランジスタXfer(N)よりもオン耐圧が高いので、P型MOSトランジスタXfer(P)がブレークダウンすることはない。
3.4.4.サブワード線デコーダの構成
図29は、図24〜図27に示すサブード線SWL及び反転サブワード線XSWLの電圧を生成するサブワード線デコーダSWLDecの回路図である。図29に示すサブワード線デコーダSWLDecは、図30に示す従来の8個のトランジスタから成るサブワード線デコーダSWLDecよりも、トランジスタ数を2個減らした6個のトランジスタにて構成される。
図29において、このサブワード線デコーダSWLDecは、ソースに電圧VPPの電圧供給線が接続された第1のP型MOSトランジスタ600と、この第1のP型トランジスタ600のドレインに直列接続された第2のトランスファーゲート610とを有する。第2のトランスファーゲート610は、第2のP型MOSトランジスタ612及び第1のN型MOSトランジスタ614から構成される。
さらに、このサブワード線デコーダSWLDecは、ソースが接地された第2のN型MOSトランジスタ620と、この第2のN型トランジスタ620のドレインに直列接続された第3のトランスファーゲート630とを有する。第3のトランスファーゲート630は、第3のP型MOSトランジスタ632及び第3のN型MOSトランジスタ634から構成される。
第1のP型MOSトランジスタ600及び第1のN型MOSトランジスタ614の各ゲートに、複数のメインワード線MWLの1本が接続され、第2のP型MOSトランジスタ612のゲートに、第1のN型MOSトランジスタ614のゲートに接続されたメインワード線MWLと対をなす反転メインワード線XMWLが接続されている。
第1のN型MOSトランジスタ614及び第2のP型MOSトランジスタ612の共通ソースに、対応するカラムドライバCLDrvの出力XCLが供給されている。
第2のN型MOSトランジスタ620及び第3のP型MOSトランジスタ632の各ゲートに、第1のP型MOSトランジスタ600のドレインが共通接続されている。第3のN型MOSトランジスタ634のゲートに、プログラム線PGMが接続され、第3のN型MOSトランジスタ634及び第3のP型MOSトランジスタ632の共通ソースに、反転プログラム線XPGMが接続されている。
第2のN型MOSトランジスタ620のドレインが、対応するサブワード線SWLに接続され、第1のP型MOSトランジスタ600のドレインが、対応する反転サブワード線XSWLと接続されている。
上述の構成において、サブワード線デコーダSWLDecを6個のトランジスタにて構成できた理由は、信号線XCL,XPGMをトランジスタのゲートでなくソースに接続したことである。図24〜図26を真理値表として一般の手法でサブワード線デコーダSWLDecのロジック回路を構成すると、図30に示すように、信号線CL,PGMはゲート線となるからである。本実施形態では、信号線XCL,XPGMをトランジスタのソースに接続することで、6個のトランジスタでサブワード線デコーダSWLDecを構成することができた。
図18に示すように、サブワード線デコーダSWLDecはメモリセルアレイブロック内に、同時にリードまたはプログラムする個数(本実施形態では8個)のメモリセルMC毎に一つ設けられる。よって、一つのサブワード線デコーダSWLDecを構成するのにトランジスタ2個分の専有面積を減少できるので、メモリセルアレイブロックの小面積化に大いに寄与できる。
4.電子機器
図31(A)(B)に本実施形態の集積回路装置10を含む電子機器(電気光学装置)の例を示す。なお電子機器は図31(A)(B)に示されるもの以外の構成要素(例えばカメラ、操作部又は電源等)を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、PDA、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。
図31(A)(B)においてホストデバイス410は、例えばMPU(Micro Processor Unit)、ベースバンドエンジン(ベースバンドプロセッサ)などである。このホストデバイス410は、表示ドライバである集積回路装置10の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図31(B)の画像処理コントローラ(表示コントローラ)420は、ホストデバイス410に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。
表示パネル400は、複数のデータ線(ソース線)と、複数の走査線(ゲート線)と、データ線及び走査線により特定される複数の画素を有する。そして、各画素領域における電気光学素子(狭義には、液晶素子)の光学特性を変化させることで、表示動作を実現する。この表示パネル400は、TFT、TFDなどのスイッチング素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお表示パネル400は、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外のパネルであってもよい。
図31(A)の場合には、集積回路装置10としてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置10は、ホストデバイス410からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、表示パネルを駆動する。一方、図31(B)の場合には、集積回路装置10としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス410からの画像データは、画像処理コントローラ420の内蔵メモリに書き込まれる。そして集積回路装置10は、画像処理コントローラ420の制御の下で、表示パネル400を駆動する。
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語(第1のインターフェース領域、第2のインターフェース領域等)と共に記載された用語(出力側I/F領域、入力側I/F領域等)は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置や電子機器の構成、配置、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
例えば、本発明では、プログラマブルROMを搭載する半導体基板の第1導電型をN型とすることもできる。
本実施形態の集積回路装置の構成例を示す図である。 種々のタイプの表示ドライバとそれが内蔵する回路ブロックの例を示す図である。 図3(A)(B)は本実施形態の集積回路装置の平面レイアウト例を示す図である。 図4(A)(B)は集積回路装置の断面図の例を示す図である。 図3(A)に示す回路ブロックのうち、プログラマブルROM、ロジック回路及び階調電圧生成回路の関係を示すブロック図である。 図6(A)(B)(C)は図5の回路によって調整される階調電圧を示す特性図である。 電気光学装置を含む表示装置の構成例のブロック図である。 集積回路装置内のプログラマブルROMブロックのレイアウトを示す図である。 図8に対する比較例のレイアウトを示す図である。 プログラマブルROM内に配置される単層ゲートのメモリセルの平面図である。 図10に示すメモリセルの等価回路図である。 図10のA−A’断面を示し、メモリセルでのプログラム(書き込み)原理を示す図である。 プログラム後の書き込み/読み出しトランジスタのしきい値の推移を説明する図である。 図10のB−B’断面を示し、メモリセルでの消去原理を示す図である。 消去後の書き込み/読み出しトランジスタのしきい値の推移を説明する図である。 図10のA−A’断面を示し、書き込み状態のメモリセルからのデータ読み出し原理を示す図である。 図10のA−A’断面を示し、消去状態のメモリセルからのデータ読み出し原理を示す図である。 プログラマブルROMのメモリセルアレイブロックの平面図である。 隣り合う2つのメモリセルの平面図である。 図19のC−C’断面図である。 図20の変形例を示す図である。 プログラマブルROMのブロック図である。 プログラマブルROM全体の平面的レイアウトを示す図である。 選択メモリセルの各モードでの動作電圧を示す特性図である。 非選択メインワード線に接続された選択カラム内のメモリセルの各モードでの動作電圧を示す特性図である。 選択ワード線に接続された非選択カラム内のメモリセルの動作電圧を示す特性図である。 N型MOSトランジスタのオン耐圧とオフ耐圧とを示す特性図である。 トランスファーゲートの書き込み速度の改善を説明するための特性図である。 本実施形態のサブワード線デコーダの回路図である。 従来のサブワード線デコーダの回路図である。 図31(A)(B)は電子機器の構成例を示す図である。
符号の説明
CB1〜CBN 第1〜第Nの回路ブロック、10 集積回路装置、12 出力側I/F領域、14 入力側I/F領域、20 プログラマブルROM、200 メモリセルアレイブロック、202 コントロール回路ブロック、210 コントロールゲート部分、220 書き込み/読み出しトランジスタ、230 消去トランジスタ、240 第1のトランスファーゲート、250 メインワード線・コントロールゲート線ドライバ領域、260 メモリセル領域、270 サブワード線デコーダ領域、280 P型リング、300 電源回路、302 コントロール回路、304 Xプリデコーダ、306 Yプリデコーダ、308 センスアンプ回路、310 データ出力回路、312 プログラムドライバ、314 データ入力回路、318 インプット/アウトプットバッファ、600 第1のP型MOSトランジスタ、610 第2のトランスファーゲート、612 第2のP型MOSトランジスタ、614 第1のN型MOSトランジスタ、620 第2のN型MOSトランジスタ、630 第3のトランスファーゲート、632 第3のP型MOSトランジスタ、634 第3のN型MOSトランジスタ、BL ビット線、CG(NCU) コントロールゲート、CLDrv カラムドライバ、FG フローティングゲート、LB ロジック回路(ゲートアレイ)、MC メモリセル、NWEL1 環状N型ウェル、NWEL2 帯状N型ウェル、PB 電源回路、PWEL P型ウェル、Xfer(P) トランスファーゲートのPMOS、Xfer(N) トランスファーゲートのNMOS、MWL メインワード線、SWL サブワード線

Claims (16)

  1. 第1ラインと第2ラインとの間に設けられ、P型及びN型MOSトランジスタを有し、前記第1ラインと前記第2ラインとを接続/非接続するトランスファーゲートと、
    前記トランスファーゲートの前記P型及びN型MOSトランジスタのゲートに印加される電圧を制御して、前記トランスファーゲートでの接続/非接続を制御する制御回路と、
    を有し、
    前記制御回路は、第1の接続モードでは、前記P型及びN型MOSトランジスタのゲートにそれぞれ異なる論理の電圧を印加して、前記P型MOSトランジスタと前記N型MOSトランジスタとを共にオンさせ、前記第1の接続モードよりも高い電圧が前記第1または第2のラインに供給される第2の接続モード時には、前記P型及びN型MOSトランジスタのゲートに同一論理の電圧を印加して、前記P型MOSトランジスタをオンさせ、前記N型MOSトランジスタをオフさせることを特徴とするトランスファーゲート回路。
  2. 請求項1において、
    前記第2の接続モード時に前記第1または第2のラインに供給される前記電圧は、前記N型MOSトランジスタにチャネル電流が流れない時のブレークダウン電圧であるオフ耐圧より低いことを特徴とするトランスファーゲート回路。
  3. 請求項2において、
    前記第2の接続モード時に前記第1または第2のラインに供給される前記電圧は、前記第1の接続モード時に前記N型MOSトランジスタのゲートに印加される電源電圧よりも高いことを特徴とするトランスファーゲート回路。
  4. 請求項2または3において、
    前記第2の接続モード時に前記第1または第2のラインに供給される前記電圧は、前記N型MOSトランジスタの全動作領域の中で最も低いブレークダウン電圧であるオン耐圧よりも高いことを特徴とするトランスファーゲート回路。
  5. 請求項1乃至4のいずれかにおいて、
    前記N型MOSトランジスタのチャネル長及びチャネル幅は、前記第1の接続モード時に求められる電流駆動能力を満足するように設計されていることを特徴とするトランスファーゲート回路。
  6. 複数のワード線の1本に接続された複数のメモリセルと、前記複数のメモリセルに接続された複数のビット線と、前記複数のワード線の少なくとも1本を選択するワード線デコーダとを含むメモリブロックを有し、
    前記複数のメモリセルの各々は、前記複数のビット線の1本に接続されるトランスファーゲートを有し、前記トランスファーゲートは、前記ワード線デコーダに接続されたP型及びN型MOSトランジスタを有し、
    前記複数のワード線の1本に接続された前記複数のメモリセルが選択された時であって、リード及び消去モードでは、前記ワード線デコーダより前記P型及びN型MOSトランジスタのゲートにそれぞれ異なる論理の電圧を印加して、前記P型MOSトランジスタと前記N型MOSトランジスタとを共にオンさせ、プログラムモードでは、前記ワード線デコーダより前記P型及びN型MOSトランジスタのゲートに同一論理の電圧を印加して、前記P型MOSトランジスタをオンさせ、前記N型MOSトランジスタをオフさせることを特徴とする集積回路装置。
  7. 請求項6において、
    前記プログラムモード時に前記選択メモリセルに接続されたビット線に供給される最大電圧は、前記N型MOSトランジスタにチャネル電流が流れない時のブレークダウン電圧であるオフ耐圧より低いことを特徴とする集積回路装置。
  8. 請求項6または7において、
    前記プログラムモード時に前記選択メモリセルに接続されたビット線に供給される最大電圧は、前記リード及び消去モード時に前記N型MOSトランジスタのゲートに印加される電源電圧よりも高いことを特徴とする集積回路装置。
  9. 請求項6または7において、
    前記プログラムモード時に前記選択メモリセルに接続されたビット線に供給される最大電圧は、前記N型MOSトランジスタの全動作領域の中で最も低いブレークダウン電圧であるオン耐圧よりも高いことを特徴とする集積回路装置。
  10. 請求項6乃至9のいずれかにおいて、
    前記1本のワード線は、1本のメインワード線と複数本のサブワード線とに階層化され、
    前記ワード線デコーダは、前記1本のメインワード線と、前記複数本のサブワード線の一つとの間に設けられたサブワード線デコーダであることを特徴とする集積回路装置。
  11. 請求項10において、
    前記複数のメモリセルの各々は、
    半導体基板に形成された書き込み/読み出しトランジスタ及び消去トランジスタと、
    前記書き込み/読み出しトランジスタ及び前記消去トランジスタの各ゲートに共用されるフローティングゲートと、
    前記半導体基板に形成されており、前記フローティングゲートが絶縁層を介して対向する位置に形成された不純物領域にて形成されるコントロールゲートと、を有し、
    前記書き込み/読み出しトランジスタと前記ビット線との間に、前記トランスファーゲートが接続されていることを特徴とする集積回路装置。
  12. 請求項11において、
    前記半導体基板をP型としたとき、前記半導体基板に形成されるN型深層ウェルと、前記N型深層ウェル上に形成されたP型表層ウェルと、前記N型深層ウェル上にて前記P型表層ウェルを囲むN型環状表層ウェルと、前記P型表層ウェル及び前記N型環状表層ウェルに形成された最表層不純物領域とで形成されるトリプルウェル構造を有し、
    前記コントロールゲート、前記書き込み/読み出しトランジスタ及び前記N型MOSトランジスタは前記P型表層ウェルに形成され、
    前記N型環状表層ウェルは、2つの長辺領域を有し、
    前記2つの長辺領域の一方に、前記消去トランジスタが形成され、
    前記2つの長辺領域の他方に隣り合って、N型帯状表層ウェルが形成され、
    前記N型帯状表層ウェルに、前記P型MOSトランジスタが形成されていることを特徴とする集積回路装置。
  13. 請求項11または12において、
    前記複数のメモリセルが配列されたメモリセルアレイブロックは、中心領域を境に第1,第2領域に分割され、前記第1,第2領域に配置された前記複数のメモリセルのメインワード線をそれぞれ駆動する2つのメインワード線ドライバと、前記第1,第2領域に配置された前記複数のメモリセルの各々の前記コントロールゲートをそれぞれ駆動する2つのコントロールゲートドライバとが配置されていることを特徴とする集積回路装置。
  14. 請求項13において、
    前記メモリセルアレイブロックは前記複数のメインワード線が延びる方向にて分割された複数のカラムブロックを有し、
    前記1本のサブワード線が、前記複数のカラムブロック毎に配置され、
    前記複数のカラムブロックの各々は、前記複数のワード線が延びる方向でさらに分割されたメモリセル領域及びサブワード線デコーダ領域を有し、
    前記メモリセル領域及び前記サブワード線デコーダ領域は、前記半導体基板上に形成された共通のウェル領域に形成されていることを特徴とする集積回路装置。
  15. 請求項14において、
    前記サブワード線デコーダ領域に配置された前記サブワード線デコーダを形成するトランジスタが、前記P型表層ウェル及び前記N型帯状表層ウェルに形成されていることを特徴とする集積回路装置。
  16. 請求項6乃至15のいずれかに記載の集積回路装置と、
    前記集積回路装置により駆動される表示パネルと、
    を含むことを特徴とする電子機器。
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JPS6276814A (ja) * 1985-09-30 1987-04-08 Toshiba Corp 相補性絶縁ゲ−ト型トランスファゲ−ト
JPH04156512A (ja) * 1990-10-19 1992-05-29 Matsushita Electron Corp 液晶表示装置
JPH07221642A (ja) * 1994-02-02 1995-08-18 Hitachi Ltd 半導体集積回路
JP3667821B2 (ja) * 1995-06-28 2005-07-06 株式会社東芝 不揮発性半導体メモリ
JP3830258B2 (ja) * 1997-12-24 2006-10-04 株式会社ルネサステクノロジ 半導体記憶装置及びデータ処理装置
JP3949027B2 (ja) * 2002-08-06 2007-07-25 富士通株式会社 アナログスイッチ回路

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