JP4712183B2 - 同期型半導体装置、及び試験システム - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、同期型半導体装置、及び試験システムに関するものであり、特に、初期不良スクリーニングためのバーンイン・ストレス試験を効率的に実行する機能を備えた同期型半導体装置、及び試験システムに関するものである。
【０００２】
【従来の技術】
半導体装置の酸化膜中に可動なイオン化不純物等が残存すると、実使用においてこの不純物等が熱的及び電気的なストレス等により移動して、耐圧劣化や線間ショート等の恒久不良が生じてしまう虞がある。そこで、このような潜在的不良品を製品の出荷前に初期不良品として排除するため、熱的及び電気的なストレスを印加してスクリーニングを実行する、いわゆるバーンイン・ストレス試験が行なわれている。
【０００３】
同期型半導体装置においても同様にバーンイン・ストレス試験が行なわれる。同期型半導体装置は、内部動作を外部クロックに同期して実行するため、デバイス内部に電気的ストレスを印加するためには、外部クロックに同期して動作設定することが必要となる。
【０００４】
例えば、同期型ダイナミックランダムアクセスメモリ（以下、ＳＤＲＡＭと記す）では、ワード線が選択され電源電圧以上に昇圧された電圧がＭＯＳトランジスタのゲートに印加されている状態で、電気的ストレスが最も大きな状態となる。そして、デバイス全体に電気的ストレスを印加するためには、選択ワード線を順次変更していく必要がある。また近年、高速動作への要求から、１つのコマンド入力で一連のデータアクセス動作を実行して高速なサイクル動作を可能とする次世代ＳＤＲＡＭも開発されているが、この製品についてもバーンイン・ストレス試験が必要であることは言うまでもない。
【０００５】
通常のＳＤＲＡＭに関する従来技術として、図１０にワード線の制御回路と、図１１に動作波形を示す。この従来技術においては、制御コマンドＣＭＤと、プリチャージコマンドＰＲＥ ＣＭＤを外部クロックＣＬＫの立ち上がりエッジに同期して入力する構成である。コマンドラッチ回路１００、１００のラッチ回路１１０、１１０における一方の入力には外部クロックＣＬＫ、ＣＬＫが入力され、他方の入力にはコマンドＣＭＤ、ＰＲＥ ＣＭＤと外部クロックＣＬＫ、ＣＬＫとを受けるＮＡＮＤ回路１３０、１３０の出力が入力される。そして、外部クロックＣＬＫ、ＣＬＫのハイレベル時に制御コマンドＣＭＤ、あるいはプリチャージコマンドＰＲＥ ＣＭＤがハイレベルであればこのコマンド状態をラッチする。後段のワンショット回路１２０、１２０では、ラッチ動作に伴うラッチ回路１１０、１１０の出力信号におけるローレベル遷移をトリガとして、奇数段のインバータ列（図１０では、３段を例示）で設定されるパルス幅のロウレベルパルス信号を出力する。このパルス信号は内部アクティブ信号ＡＣＴＶ、あるいは内部プリチャージ信号ＰＲＥであり、外部クロックＣＬＫ、ＣＬＫの立ち上がりエッジに同期して交互に制御回路２００内のラッチ回路２１０のセット、リセットを繰り返してワード線の活性化信号ＷＬのセット、リセットを行なう。そしてリセット時には、次ワード線の選択が行なわれることによりデバイス全体に順次電気的ストレスを印加していく。
【０００６】
また、次世代ＳＤＲＡＭに関する従来技術として、図１２にワード線の制御回路と、図１３に動作波形を示す。この従来技術においては、図１０におけるコマンドラッチ回路１００、１００と同一の回路ブロック１００を備えており、外部クロックＣＬＫの立ち上がりエッジに同期して制御コマンドＣＭＤが入力される。そして、後段のワンショット回路１２０により、所定のロウレベルのパルス信号が出力される。このロウレベルパルス信号が内部アクティブ信号ＡＣＴＶであり、制御回路２００に入力されワード線の活性化信号ＷＬを出力する。
【０００７】
内部アクティブ信号ＡＣＴＶは内部タイマ３００にも入力される。内部タイマ３００は、図１２に示すように例えば偶数段のインバータ列で構成されるものであり、所定時間ｔ１を計測するものであれば他の構成でも構わない。所定時間ｔ１の経過後、内部プリチャージ信号ＰＲＥとしてロウレベルのパルス信号を出力し、制御回路２００内のラッチ回路２１０をリセットしてワード線の活性化信号ＷＬを解除する。次世代ＳＤＲＡＭでは、１つのコマンド入力で一連のデータアクセス動作を実行するため、内部アクティブ信号ＡＣＴＶから内部タイマ３００で設定される所定時間ｔ１の経過後、自動的に内部プリチャージ信号ＰＲＥを発行する構成となっている。
【０００８】
ワード線の活性化信号ＷＬにより、図示しない回路により選択されたロウアドレスに該当するワード線が活性化され、内部タイマ３００により設定された所定時間ｔ１の間、同期型半導体装置内部に電気的ストレスを印加する。所定時間ｔ1の経過後、ワード線の活性化は解除され次のワード線を設定して外部クロックＣＬＫの立ち上がりエッジを待って同様の動作を繰り返して、デバイス全体に順次、電気的ストレスを印加していく。
【０００９】
【発明が解決しようとする課題】
しかしながら、前記通常のＳＤＲＡＭについては、ワード線のアクティブ期間とプリチャージ期間とが、外部クロックＣＬＫのサイクル毎に交互に繰り返される。従って、ワード線が活性化されデバイスに電気的ストレスが印加される期間は実試験時間の半分になってしまい、それ以上の割合で効率的に電気的ストレスを印加して試験を実施することができず、試験時間の短縮化を図れないため問題である。
【００１０】
また、前記次世代ＳＤＲＡＭについては、高速動作の要請から高周波数の外部クロックＣＬＫに対して動作させる必要がある。そこで、内部タイマ３００により計測される所定時間ｔ１は、データアクセス動作の実力に応じた短い時間に設定される。一方、バーンイン・ストレス試験においては、試験環境等の制約から最高のパフォーマンスで動作させることはできず、試験時の外部クロックＣＬＫの周波数は同期型半導体装置の能力に対して余裕があることが一般的である。従って、ワード線が活性化される所定時間ｔ１のデューティは小さなものとなってしまい効率的な電気的なストレス印加ができず問題である。
【００１１】
本発明は前記従来技術の問題点を解消するためになされたものであり、バーンイン・ストレス試験を効率的に実行するため、デバイスへの電気的ストレスの印加効率を高めた同期型半導体装置、及び試験システムを提供することを目的とする。
【００１２】
【課題を解決するための手段】
前記目的を達成するために、請求項１に係る同期型半導体装置は、内部に電圧ストレスが印加されている状態である活性状態と内部に電圧ストレスが印加されていない状態である非活性状態とを交互に繰り返して活性状態でのバーンイン試験を実行する同期型半導体装置において、外部から入力され内部状態を活性状態にした後に非活性状態に戻す通常動作モードでの動作シーケンスを指示するコマンドを、外部から入力される同期信号の第１同期タイミングに同期してラッチするラッチ手段と、外部から入力され内部状態を非活性状態にする指示を与える非活性指示信号を検出する非活性指示検出手段と、検出された非活性指示信号を試験モードにおいて取り込み内部状態を非活性状態に指示する非活性信号を出力する試験時非活性手段と、通常動作モードにおいて、ラッチ手段にラッチされたコマンドに応じて内部状態が活性状態にされてから第１の所定時間経過後に、内部状態を非活性状態に指示する非活性信号を出力する通常動作時非活性手段と、試験モードにおいて、通常動作時非活性手段が非活性信号を出力するのを抑止する抑止手段とを備え、試験モードでは、非活性指示信号が入力されることに応じて非活性信号が出力され、第２の所定時間経過後に入力されラッチ手段にラッチされるコマンドに応じてラッチ手段から活性信号が出力されることを特徴とする。
【００１３】
請求項１の同期型半導体装置では、非活性状態との間で動作状態を交互に繰り返しながら活性状態でのバーンイン試験を実行する際、活性状態の所定時間前に、非活性指示検出手段により非活性指示信号を検出して、試験時非活性手段により非活性状態の指示を行なった後、ラッチ手段により同期信号の第１同期タイミングに同期して同期活性信号をラッチして活性状態に移行する。試験モードでは、非活性指示信号が入力されることに応じて非活性信号が出力され、所定時間経過後に入力されラッチ手段にラッチされるコマンドに応じてラッチ手段から活性信号が出力される。
【００１４】
これにより、活性状態を行う同期信号の第１同期タイミングの所定時間前に非活性状態を設定することができるので、同期型半導体装置の通常動作時における同期信号に同期する同期活性信号を利用しながら、試験時における活性状態の期間を任意に設定することができ、試験において必要となる活性状態を効率よく設定することができる。そして、活性状態の時間割合を高めることができるので、試験時間の短縮化を図ることができる。
【００１５】
また、請求項２に係る同期型半導体装置は、内部に電圧ストレスが印加されている状態である活性状態と内部に電圧ストレスが印加されていない状態である非活性状態とを交互に繰り返して活性状態でのバーンイン試験を実行する同期型半導体装置において、外部から入力され内部状態を活性状態にした後に非活性状態に戻す通常動作モードでの動作シーケンスを指示するコマンドを、外部から入力される同期信号の第１同期タイミングに同期してラッチするラッチ手段と、通常動作モードにおいて、コマンドをラッチしたラッチ手段から出力される信号を、内部状態を活性状態に指示する活性信号として出力すると共に、活性信号に引き続く第１の所定時間経過後に、内部状態を非活性状態に指示する非活性信号を出力するユーザーモードシーケンス回路と、試験モードにおいて、コマンドをラッチしたラッチ手段から出力される信号を、内部状態を非活性状態に指示する非活性信号として出力すると共に、非活性信号に引き続く第２の所定時間経過後に活性信号を出力するテストモードシーケンス回路とを備え、試験モードでは、ユーザーモードシーケンス回路の機能が停止され、テストモードシーケンス回路によって、コマンドが入力されることに応じて非活性信号が出力され、所定時間経過後に活性信号が出力されることを特徴とする。
【００１６】
請求項２の同期型半導体装置では、非活性状態との間で動作状態を交互に繰り返しながら活性状態でのバーンイン試験を実行する際、ラッチ手段により同期信号の第１同期タイミングに同期して活性状態にした後に非活性状態に戻す通常動作モードでの動作シーケンスを指示するコマンドをラッチする。コマンドの活性信号は内部状態を非活性状態に指示する非活性信号として出力されると共に、所定時間経過後に、活性信号が出力される。試験モードでは、コマンドが入力されることに応じて非活性信号が出力され、所定時間経過後に活性信号が出力される。
【００１７】
これにより、非活性状態に移行させる同期信号の第１同期タイミングの所定時間後に活性状態を設定することができるので、同期型半導体装置の通常動作時における同期信号に同期する活性信号を試験モード時には非活性信号として利用しながら、試験時における活性状態の期間を任意に設定することができ、試験において必要となる活性状態を効率よく設定することができる。そして、活性状態の時間割合を高めることができるので、試験時間の短縮化を図ることができる。
【００１８】
【００１９】
【００２０】
【００２１】
また、請求項３に係る同期型半導体装置は、請求項１に記載の同期型半導体装置において、指示検出手段は、非活性指示信号を同期信号における第２同期タイミングに同期して検出することを特徴とする。
【００２２】
請求項３の同期型半導体装置では、非活性指示信号は、同期信号における第２同期タイミングに同期して同期型半導体装置内部に取り込まれる。
【００２３】
これにより、非活性指示信号の同期型半導体装置への取り込みが、通常使用時では使用していない同期信号の第２同期タイミングに同期して行なわれ、同期信号における第１同期タイミングと第２同期タイミングとの関係を任意に設定することができるので、活性状態に移行させる同期信号の第１同期タイミングに先立つ任意の所定時間前に非活性状態を設定することができ、同期型半導体装置の通常動作時における同期信号に同期する同期活性信号を利用しながら、試験時における活性状態の期間を任意に設定することができ、試験において必要となる活性状態を効率よく設定することができる。そして、活性状態の時間割合を高めることができるので、試験時間の短縮化を図ることができる。また、同期信号の第１同期タイミングに対する第２同期タイミングと第１同期制御信号との入力タイミングを試験毎、あるいは試験期間中に任意に調整することができ、試験効率を常に最適化することができる。
【００２４】
また、請求項４に係る同期型半導体装置は、請求項２に記載の同期型半導体装置において、テストモードシーケンス回路は、コマンドをラッチしたラッチ手段から出力される信号を非活性信号として出力する試験時非活性手段と、非活性信号をトリガとして第２の所定時間を計時した後活性信号を出力する計時手段とを備えることを特徴とする。
【００２５】
請求項４の同期型半導体装置では、テストモードシーケンス回路は、試験時非活性手段と計時手段とを備えて構成される。試験時非活性手段によりコマンドをラッチしたラッチ手段から出力される信号を非活性信号として出力し、計時手段により非活性信号をトリガとして所定時間を計時した後活性信号が出力される。
【００２６】
【００２７】
【００２８】
【００２９】
【００３０】
【００３１】
【００３２】
【００３３】
【００３４】
【００３５】
【００３６】
また、請求項５に係る同期型半導体装置の試験システムは、請求項１又は３に記載される同期型半導体装置のバーンイン試験を実行する試験システムにおいて、同期型半導体装置に同期信号を供給する同期信号供給手段と、コマンドを、同期信号の第１同期タイミングに同期して供給するコマンド供給手段と、非活性指示信号を前記同期型半導体装置に供給する非活性指示信号供給手段とを備え、試験モードでは、同期型半導体装置は、非活性指示信号が供給されることに応じて非活性状態とされ、第２の所定時間経過後にコマンドが供給されることに応じて活性状態とされることを特徴とする。
【００３７】
請求項５の同期型半導体装置の試験システムでは、非活性状態との間で動作状態を交互に繰り返しながら活性状態での試験を実行する際、同期信号供給手段により同期信号を供給すると共に、活性状態の所定時間前に非活性指示信号供給手段により非活性指示信号を供給し、その後、コマンド供給手段により同期信号の第１同期タイミングに同期してコマンドを供給する。
【００３８】
これにより、活性状態を行わせるための同期信号の第１同期タイミングから所定時間前に非活性指示信号を供給することができるので、同期型半導体装置の通常動作時における同期信号及びこの信号に同期するコマンドを供給しながら、試験時における同期型半導体装置の活性状態の期間を任意に設定することができ、試験において必要となる活性状態の時間割合を高めて試験時間の短縮化を図ることができる試験システムを提供することができる。
【００３９】
また、請求項６に係る同期型半導体装置の試験システムは、請求項２又は４に記載される同期型半導体装置バーンイン試験を実行する試験システムにおいて、同期型半導体装置に同期信号を供給する同期信号供給手段と、コマンドを、同期信号の第１同期タイミングに同期して供給するコマンド供給手段とを備え、試験モードでは、同期型半導体装置は、コマンドが供給されることに応じて非活性状態とされ、第２の所定時間経過後に活性状態とされることを特徴とする。
【００４０】
請求項６の同期型半導体装置の試験システムでは、非活性状態との間で動作状態を交互に繰り返しながら活性状態での試験を実行する際、同期信号供給手段により同期信号を供給すると共に、コマンド供給手段により同期信号の第１同期タイミングに同期してコマンドを供給する。試験モードでは、テストモードシーケンス回路は、活性状態を指示するコマンドの供給に応じて非活性状態を指示すると共に、引き続く所定時間経過後に活性状態を指示する。
【００４１】
これにより、非活性状態を行わせるための同期信号の第１同期タイミングからの所定時間後に活性信号を供給することができるので、同期型半導体装置の通常動作時における同期信号に同期する活性信号を試験モード時には非活性信号として供給しながら、試験時における同期型半導体装置の活性状態の期間を任意に設定することができ、試験において必要となる活性状態の時間割合を高めて試験時間の短縮化を図ることができる試験システムを提供することができる。
【００４２】
また、請求項５に記載の同期型半導体装置の試験システムにより、請求項１または３の少なくとも何れか１に記載の同期型半導体装置を、活性状態と非活性状態とを交互に繰り返しながら活性状態において試験すれば、同期型半導体装置の通常動作時における同期信号及びこの信号に同期する同期活性信号を供給しながら、試験時において非活性信号を任意のタイミングで供給して活性状態の期間を任意に設定することができ、試験において必要となる活性状態の時間割合を高めて試験時間の短縮化を図ることができる試験システムを提供することができる。
【００４３】
また、請求項６に記載の同期型半導体装置の試験システムにより、請求項２または４の少なくとも何れか１に記載の同期型半導体装置を、活性状態と非活性状態とを交互に繰り返しながら活性状態において試験すれば、同期型半導体装置の通常動作時における同期信号に同期する活性信号を試験モード時には非活性信号として供給しながら、試験時において活性信号を任意のタイミングで供給して活性状態の期間を任意に設定することができ、試験において必要となる活性状態の時間割合を高めて試験時間の短縮化を図ることができる試験システムを提供することができる。
【００４４】
また、活性状態と非活性状態とを交互に繰り返して活性状態での試験を実行する際、活性状態の所定時間前に、非活性信号により非活性状態に移行した後、同期信号の第１同期タイミングに同期して同期活性信号をラッチして活性状態に移行する同期型半導体装置の試験方法によれば、非活性信号のタイミングを任意に設定することができるので、同期型半導体装置の通常動作時における同期信号に同期する同期活性信号を利用しながら、試験において必要となる活性状態の時間割合を高めることができ、試験時間の短縮化を図ることができる。
【００４５】
また、活性状態と非活性状態とを交互に繰り返して活性状態での試験を実行する際、同期信号における第１同期タイミングに同期した非活性信号により非活性状態に移行した所定時間後に、活性信号により活性状態に移行する同期型半導体装置の試験方法によれば、活性信号のタイミングを任意に設定することができるので、同期型半導体装置の通常動作時における同期信号に同期する活性信号を試験モード時には非活性信号として利用しながら、試験において必要となる活性状態の時間割合を高めることができ、試験時間の短縮化を図ることができる。
【００４６】
【発明の実施の形態】
以下、本発明の同期型半導体装置について具体化した第１乃至第３実施形態を図１乃至図９に基づき図面を参照しつつ詳細に説明する。本実施形態では、１コマンド入力で一連のデータアクセス動作を実行する次世代ＳＤＲＡＭがバーンイン・ストレス試験を受ける場合を例にとり説明する。図１は、第１実施形態の回路ブロック図である。図２は、第１実施形態のワード線の制御回路を示す回路図である。図３は、第１実施形態の動作波形を示す波形図である。図４は、第２実施形態の回路ブロック図である。図５は、第２実施形態のワード線の制御回路を示す回路図である。図６は、第２実施形態の動作波形を示す波形図である。図７は、第３実施形態の回路ブロック図である。図８は、第３実施形態のワード線の制御回路を示す回路図である。図９は、第３実施形態の動作波形を示す波形図である。尚、従来技術における構成要素と同一の構成要素については同一の番号を付し、ここでの説明は省略する。
【００４７】
図１に示す第１実施形態の回路ブロック構成では、次世代ＳＤＲＡＭにおいて、活性状態と非活性状態とを１サイクルとしてアクセス動作を行う回路として、テストモードシーケンス回路１０とユーザーモードシーケンス回路４００との２系統の回路がある。ここで活性状態とは、メモリセルへのアクセスのために昇圧電圧が印加されたワード線が、メモリセルへのスイッチ用ＭＯＳトランジスタのゲートに入力される期間を示し、この時のゲート酸化膜中の電界がＳＤＲＡＭにおいて最も厳しい電気的ストレス状態となることをいう。また非活性状態とは、メモリアクセス後のビット線等のプリチャージ期間を示し、この時同時に、ロウアドレスを切り替えて次活性状態における選択ワード線の設定動作を行う期間である。
【００４８】
テストモードシーケンス回路１０とユーザーモードシーケンス回路４００との２系統の回路は、それぞれバーンイン・ストレス試験時、及び通常の使用時でのアクセス動作において動作する回路である。次世代ＳＤＲＡＭでは、通常動作時での高速アクセスを実現するため、ユーザーモードシーケンス回路４００でのサイクルタイムを数十ｎｓｅｃで動作させる必要がある。これに対して、バーンイン・ストレス試験は、高温環境で行なわれ同時に多数の同期型半導体装置を試験する等の制約から、テストモードシーケンス回路１０でのサイクルタイムを短縮することはできない。
【００４９】
従って、ユーザーモードシーケンス回路４００では、アクセス動作に必要なＡＣＴＶ回路を先行して動作させ、アクセス動作の完了後にプリチャージ動作を行うＰＲＥ回路を動作させることにより、サイクルタイムの短縮化を図っている。一方、テストモードシーケンス回路１０では、効率的なバーンイン・ストレス試験のため活性期間の時間割合を大きくする必要から、必要最小限の非活性期間としてプリチャージ動作を行うＰＲＥ回路を動作させた後、活性状態であるアクセス動作を行うＡＣＴＶ回路を動作させる。
【００５０】
テストモードシーケンス回路１０とユーザーモードシーケンス回路４００との切替は、テストモード入力信号ＴＴＳＴが入力されているテストモード判定回路６０により行なわれる。そして、テストモード判定回路６０の設定に基づき、外部クロックＣＬＫに同期してコマンドラッチ回路１００にラッチされた制御コマンドＣＭＤに応じて、テストモードシーケンス回路１０、あるいはユーザーモードシーケンス回路４００が動作する。ここで、制御コマンドＣＭＤは、外部端子から入力された信号自身、又は１あるいは２以上の外部端子から入力された信号に基づき内部コマンドデコーダ等で変換されたコマンドである。
【００５１】
図２に示す第１実施形態における具体的なワード線の制御回路例では、テストモードシーケンス回路１０は、２つのＮＡＮＤゲート１１、１２とＮＡＮＤゲート１２の出力信号が入力される内部タイマ１３から構成されている。また、ユーザーモードシーケンス回路４００も同様に、２つのＮＡＮＤゲート７１、７２とＮＡＮＤゲート７２の出力信号が入力される内部タイマ７３から構成されている。そして、テストモードシーケンス回路１０とユーザーモードシーケンス回路４００との出力信号は、アクティブ信号及びプリチャージ信号毎にそれぞれＮＡＮＤゲート７４、７５でまとめられている。ＮＡＮＤゲート７４の出力信号は、内部アクティブ信号ＡＣＴＶとして、またＮＡＮＤゲート７５の出力信号は、内部プリチャージ信号ＰＲＥとして、次段の制御回路２００に入力され、ワード線の活性化信号ＷＬのセット・リセットを行なう。
【００５２】
一方、テストモード判定回路６０におけるバッファ部６１の出力信号であるテストモード入力信号ＴＴＳＴの同相信号がＮＡＮＤゲート１１、１２に入力され、バーンイン・ストレス試験時にテストモードシーケンス回路１０を動作させる。また、テストモード判定回路６０における反転部６２を介してテストモード入力信号ＴＴＳＴの逆相信号がＮＡＮＤゲート７１、７２に入力され、通常動作時にユーザーモードシーケンス回路４００を動作させる。更に、コマンドラッチ回路１００により外部クロックＣＬＫに同期してラッチされた制御コマンドＣＭＤに基づくローレベルのパルス信号がＮＡＮＤゲート１１、７１、７２に入力されている。また、ＮＡＮＤゲート１２には、内部プリチャージ信号ＰＲＥが入力されている。
【００５３】
図３の動作波形に基づき、図２の制御回路の動作を説明する。図３は、バーイン・ストレス試験時の動作波形を示す。即ち、テストモードシーケンス回路１０が動作している場合である。制御コマンドＣＭＤとして、アクセスコマンドＲＥＡＤ ＣＭＤをコマンドラッチ回路１００が受け付けると、コマンドラッチ回路１００は外部クロックＣＬＫに同期してローレベルパルスを出力する。このパルス信号は、ＮＡＮＤゲート１１、７１、７２に入力されるが、テストモード入力信号ＴＴＳＴが活性となっている（ハイレベル）ことから、ローレベルパルスを受け付けられるのはテストモードシーケンス回路１０のＮＡＮＤゲート１１である。このローレベルパルスはＮＡＮＤゲート１１で反転され、ハイレベルのパルスとしてＮＡＮＤゲート７５に入力される。テストモード判定回路６０の反転部６２の出力信号がローレベルで固定されているため、ＮＡＮＤゲート７２の出力信号及び内部タイマ７３の出力信号は共にハイレベルに固定されている。従って、ＮＡＮＤゲート７５は、ハイレベルパルスを反転してローレベルの内部プリチャージ信号ＰＲＥを出力し、制御回路２００を介してワード線の活性化信号ＷＬをリセットする。
【００５４】
同時に、内部プリチャージ信号ＰＲＥはＮＡＮＤゲート１２に入力され、ＮＡＮＤゲート１２は出力信号としてハイレベル信号を出力する。このハイレベル信号は、内部タイマ１３によりｔＲＰの遅延の後、ＮＡＮＤゲート７４に入力される。ＮＡＮＤゲートの他方の入力信号レベルがハイレベルであるため、ＮＡＮＤゲート７４の出力信号はローレベルに反転する。即ち、内部アクティブ信号ＡＣＴＶを出力し、制御回路２００を介してワード線の活性化信号ＷＬをセットする。内部タイマ１３の計測時間ｔＲＰを適宜に設定してやれば、必要最小限のプリチャージ期間の後、ワード線を活性化することができ、バーイン・ストレス試験において、電気的ストレスを最大限の時間割合で印加することができ、効率的にバーイン・ストレス試験を実施することができる。
【００５５】
ここで、コマンドラッチ回路１００は、請求項２におけるラッチ手段の一例であり、内部タイマ１３は、請求項４における計時手段の一例である。また、外部クロックＣＬＫが、請求項２における同期信号の一例であり、その立ち上がりエッジが、請求項２における第１同期タイミングの一例である。更に、制御コマンドＣＭＤとしてのアクセスコマンドＲＥＡＤ ＣＭＤが、請求項２におけるコマンドの一例である。
【００５６】
尚、通常動作時においては、テストモード入力信号ＴＴＳＴがローレベルで非活性となっているので、アクセスコマンドＲＥＡＤ ＣＭＤに基づくローレベルパルスは、ユーザーモードシーケンス回路４００に受け入れられる。即ち、ローレベルパルスが入力されたＮＡＮＤゲート７１はハイレベルパルスを出力し、ＮＡＮＤゲート７４を介して内部アクティブ信号ＡＣＴＶを出力してワード線の活性化信号ＷＬをセットする。一方、ローレベルパルスはＮＡＮＤゲート７２にも同時に入力されるので、ＮＡＮＤゲート７２の出力にもハイレベルパルスが出力され、内部タイマ７３を介してｔ１の遅延の後、内部プリチャージ信号ＰＲＥを出力してワード線の活性化信号ＷＬをリセットする。デバイス内部にてｔ１の時間を計測するので、１つのアクセスコマンドＲＥＡＤ ＣＭＤで１サイクルの動作が行われることとなる。
【００５７】
次に、第２実施形態について説明する。図４に示す回路ブロック図において、コマンドラッチ回路１００、テストモード判定回路６０、ユーザーモードシーケンス回路４１０については第１実施形態における回路と同様の回路構成である。第２実施形態においては、新たにプリチャージ制御回路３０を備えており、バーイン・ストレス試験時にプリチャージ制御信号ＴＰＲＥを入力することにより、テストモードシーケンス回路２０にプリチャージ動作を行わせる。
【００５８】
図５に示す第２実施形態における具体的なワード線の制御回路例では、テストモードシーケンス回路２０は１つのＮＡＮＤゲート２１から構成されている。また、ユーザーモードシーケンス回路４１０は、１つのＮＡＮＤゲート７２とその出力信号が入力される内部タイマ７３から構成されている。そして、テストモードシーケンス回路２０とユーザーモードシーケンス回路４１０との出力信号は、プリチャージ信号についてＮＡＮＤゲート７５でまとめられ、内部プリチャージ信号ＰＲＥとして制御回路２００に入力されている。尚、アクティブ信号については、コマンドラッチ回路１００の出力信号が直接内部アクティブ信号ＡＣＴＶとして制御回路２００に入力されている。
【００５９】
テストモード判定回路６０のバッファ部６１の出力信号は、テストモード入力信号ＴＴＳＴの同相信号としてＮＡＮＤゲート２１に入力され、バーンイン・ストレス試験時にテストモードシーケンス回路２０を動作させる。また、テストモード判定回路６０の反転部６２の出力信号は、テストモード入力信号ＴＴＳＴの逆相信号としてＮＡＮＤゲート７２に入力され、通常使用時にユーザーモードシーケンス回路４１０を動作させる。更に、コマンドラッチ回路１００の出力信号である制御コマンドＣＭＤに基づくローレベルパルス信号は、内部アクティブ信号ＡＣＴＶとして直接制御回路２００に入力されると共に、ＮＡＮＤゲート７２に入力されている。また、ＮＡＮＤゲート２１には、プリチャージ制御回路３０を介してプリチャージ制御信号ＴＰＲＥが入力されている。
【００６０】
図６の動作波形に基づき、図５の制御回路の動作を説明する。図６は、バーイン・ストレス試験時の動作波形を示す。即ち、テストモードシーケンス回路２０が動作している場合である。制御コマンドＣＭＤとしてのアクセスコマンドＲＥＡＤ ＣＭＤに先立ち入力されるローレベルパルスであるプリチャージ制御信号ＴＰＲＥは、ＮＡＮＤゲート２１、及びＮＡＮＤゲート７５を介して内部プリチャージ信号ＰＲＥを生成し、制御回路２００を介してワード線の活性化信号ＷＬをリセットする。
【００６１】
外部クロックＣＬＫに同期したアクセスコマンドＲＥＡＤ ＣＭＤは、プリチャージ制御信号ＴＰＲＥから所定時間遅れてコマンドラッチ回路１００に入力され、内部アクティブ信号ＡＣＴＶであるローレベルパルス信号として、直接制御回路２００に入力されてワード線の活性化信号ＷＬをセットする。
【００６２】
即ち、プリチャージ制御信号ＴＰＲＥを、アクセスコマンドＲＥＡＤ ＣＭＤの同期信号である外部クロックＣＬＫに対して、適宜の所定時間だけ先行させて設定してやれば、内部プリチャージ信号ＰＲＥによる制御回路２００を介してのワード線の活性化信号ＷＬのリセット期間を、必要最小限のプリチャージ期間として、その後の期間をワード線活性化期間とすることができ、バーイン・ストレス試験において電気的ストレスを最大限の時間割合で印加して効率的にバーイン・ストレス試験を実施することができる。
【００６３】
ここで、コマンドラッチ回路１００は、請求項１におけるラッチ手段の一例であり、プリチャージ制御回路３０は、非活性指示検出手段の一例である。また、テストモードシーケンス回路２０は、試験時非活性手段の一例である。また、外部クロックＣＬＫが、請求項１における同期信号の一例であり、その立ち上がりエッジが、請求項１における第１同期タイミングの一例である。更に、制御コマンドＣＭＤとしてのアクセスコマンドＲＥＡＤ ＣＭＤが、請求項１におけるコマンドの一例である。また、プリチャージ制御信号ＴＰＲＥが、請求項１における非活性指示信号の一例であり
【００６４】
尚、通常使用時においては、テストモード入力信号ＴＴＳＴがローレベルで非活性となっているので、テストモードシーケンス回路２０のＮＡＮＤゲート２１の出力はハイレベルで固定され、アクセスコマンドＲＥＡＤ ＣＭＤに基づくローレベルパルスはユーザーモードシーケンス回路４１０に受け入れられる。即ち、ローレベルパルスは、直接内部アクティブ信号ＡＣＴＶとしてワード線の活性化信号ＷＬをセットする。同時にＮＡＮＤゲート７２にも入力され、その出力信号であるハイレベルパルスは内部タイマ７３を介してｔ１の遅延の後、内部プリチャージ信号ＰＲＥを出力してワード線の活性化信号ＷＬをリセットする。デバイス内部にてｔ１の時間を計測するので、１つのアクセスコマンドＲＥＡＤ ＣＭＤで１サイクルの動作が行われることとなる。
【００６５】
次に、第３実施形態について説明する。図７に示す回路ブロック図において、コマンドラッチ回路１００、テストモード判定回路６０、ユーザーモードシーケンス回路４１０、及びテストモードシーケンス回路２０については第２実施形態における回路と同様の回路構成である。第３実施形態においては、プリチャージ制御回路３０に代えて、新たにＣＬＫ立ち下がり検出回路４０及びプリチャージ制御回路５０を備えており、バーイン・ストレス試験時に、外部クロックＣＬＫの立ち下がりに同期してプリチャージ制御信号ＴＸＰＲＥを入力することにより、テストモードシーケンス回路２０にプリチャージ動作を行わせる。
【００６６】
図８に示す第３実施形態における具体的なワード線の制御回路例では、第２実施形態と同様に、テストモード判定回路６０のバッファ部６１の出力信号は、ＮＡＮＤゲート２１に入力されバーンイン・ストレス試験時にテストモードシーケンス回路２０を動作させ、テストモード判定回路６０の反転部６２の出力信号は、ＮＡＮＤゲート７２に入力され、通常使用時にユーザーモードシーケンス回路４１０を動作させる。更に、コマンドラッチ回路１００のローレベルパルス信号は、内部アクティブ信号ＡＣＴＶとして直接制御回路２００に入力されると共に、ＮＡＮＤゲート７２に入力されている。また、ＮＡＮＤゲート２１には、プリチャージ制御回路５０の出力信号が入力されている。
【００６７】
プリチャージ制御回路５０の出力信号は、外部クロックＣＬＫの立ち下がりに同期してプリチャージ制御信号ＴＸＰＲＥを取り込む回路であり、プリチャージ制御信号ＴＸＰＲＥの反転信号とＣＬＫ立ち下がり検出回路４０の出力信号とのＮＡＮＤゲート出力を出力信号としている。ＣＬＫ立ち下がり検出回路４０は、外部クロックＣＬＫの立ち下がりタイミングに同期して、所定幅（図８の例では、インバータゲート３段分の遅延時間）のハイレベルパルスを出力する。従って、このハイレベルパルス期間に、ローレベルのプリチャージ制御信号ＴＸＰＲＥが入力された場合に、プリチャージ制御回路５０は、ローレベルパルスを出力する。
【００６８】
図９の動作波形に基づき、図８の制御回路の動作を説明する。図９は、バーイン・ストレス試験時の動作波形である。制御コマンドＣＭＤとしてのアクセスコマンドＲＥＡＤ ＣＭＤは外部クロックＣＬＫの立ち上がりエッジに同期して入力されるが、これに先立つ外部クロックＣＬＫの立ち下がりエッジに同期してプリチャージ制御信号ＴＸＰＲＥのローレベル信号を取り込むプリチャージ制御回路５０は、ＮＡＮＤゲート２１、及びＮＡＮＤゲート７５を介して内部プリチャージ信号ＰＲＥを出力し、制御回路２００を介してワード線の活性化信号ＷＬをリセットする。
【００６９】
その後の外部クロックＣＬＫの立ち上がりエッジに同期して、アクセスコマンドＲＥＡＤ ＣＭＤがプリチャージ制御信号ＴＸＰＲＥから所定時間遅れてコマンドラッチ回路１００に入力され、内部アクティブ信号ＡＣＴＶであるローレベルパルス信号を生成して、直接制御回路２００に入力されてワード線の活性化信号ＷＬをセットする。
【００７０】
即ち、プリチャージ制御信号ＴＸＰＲＥを外部クロックＣＬＫの立ち下がりエッジに同期して入力するので、アクセスコマンドＲＥＡＤ ＣＭＤを同期させる外部クロック信号ＣＬＫの立ち上がりエッジに対して、この立ち下がりエッジのタイミングを適宜の所定時間だけ先行させて設定してやれば、内部プリチャージ信号ＰＲＥによる制御回路２００によるワード線の活性化信号ＷＬのリセット期間を必要最小限のプリチャージ期間として、その後の期間をワード線活性化期間とすることができ、バーイン・ストレス試験において電気的ストレスを最大限の時間割合で印加して効率的にバーイン・ストレス試験を実施することができる。
【００７１】
ここで、コマンドラッチ回路１００は、請求項１におけるラッチ手段の一例であり、ＣＬＫ立ち下がり検出手段４０、プリチャージ制御回路５０は、請求項１における非活性指示検出手段の一例である。また、外部クロックＣＬＫが、請求項１における同期信号の一例であり、その立ち上がりエッジが、請求項１における第１同期タイミングの一例である。更に、制御コマンドＣＭＤとしてのアクセスコマンドＲＥＡＤ ＣＭＤが、請求項１におけるコマンドの一例である。また、外部クロックＣＬＫの立ち下がりエッジが、請求項４における第２同期タイミングの一例であり、プリチャージ制御信号ＴＸＰＲＥが、請求項１における非活性指示信号の一例である。
【００７２】
尚、通常使用時では、第２実施形態と同様の動作をし、デバイス内部にてｔ１の時間を計測するので、１つのアクセスコマンドＲＥＡＤ ＣＭＤで１サイクルの動作が行われることとなる。
【００７３】
上記第１乃至第３実施形態における同期型半導体装置のバーンイン・ストレス試験を実施するに当っては、同時に多数の同期型半導体装置を試験できることが効率的であるため、試験基板には多数の同期型半導体装置を搭載できるようにすることが一般的である。また、温度や湿度等の試験環境を設定する必要から、試験基板は恒温槽等の環境試験槽に収納されていることが一般的である。そのため、試験に係る同期型半導体装置個々に、外部クロックＣＬＫ、制御コマンドＣＭＤやプリチャージコマンドＰＲＥ ＣＭＤ等の各種コマンド、プリチャージ制御信号ＴＰＲＥ、ＴＸＰＲＥやテストモード入力信号ＴＴＳＴ等の各種制御信号を供給する必要があり、更に、信号供給装置から試験槽内までの配線負荷等の影響等を考慮しなければならない。従って、第１乃至第３実施形態に係る同期型半導体装置についての試験システムでは、外部クロックＣＬＫ、制御コマンドＣＭＤやプリチャージコマンドＰＲＥ ＣＭＤ等の各種コマンド、プリチャージ制御信号ＴＰＲＥ、ＴＸＰＲＥやテストモード入力信号ＴＴＳＴ等の各種制御信号を適宜なタイミングで供給することができると共に、試験基板上に多数配置された同期型半導体装置のそれぞれに信号を確実に供給することができるドライバを有する試験システムを使用する必要がある。即ち、ドライバとして十分な電流供給能力を有するハイ及びロー２値の出力が可能である出力バッファや、更にハイインピーダンス状態を有する３値の出力バッファを備えており、駆動レベル及び駆動タイミングが相互に制御された試験システムであり、予め入力され記憶された外部クロックＣＬＫの周波数、適合したプリチャージ期間に合致したプリチャージ制御信号ＴＰＲＥ、ＴＸＰＲＥの入力タイミングや、外部クロックＣＬＫのクロックデューティ比に基づき、あるいは他の設定手段からの指令に基づき、所定の制御信号を出力することができる。
【００７４】
ここで、第１乃至第３実施形態における外部クロックＣＬＫは、請求項５、又は６における同期信号供給手段から供給される同期信号の一例であり、その立ち上がりエッジが、請求項５、又は６における第１同期タイミングの一例である。
【００７５】
第１実施形態において、制御コマンドＣＭＤであるアクセスコマンドＲＥＡＤ ＣＭＤが、請求項６におけるコマンド供給手段から供給されるコマンドの一例である。
【００７６】
第２実施形態において、制御コマンドＣＭＤであるアクセスコマンドＲＥＡＤ ＣＭＤが、請求項５におけるコマンド供給手段から供給されるコマンドであり、また、プリチャージ制御信号ＴＰＲＥが、請求項５における非活性指示信号供給手段から供給される非活性指示信号である。
【００７７】
第３実施形態において、制御コマンドＣＭＤであるアクセスコマンドＲＥＡＤ ＣＭＤが、請求項５におけるコマンド供給手段から供給されるコマンドであり、また、プリチャージ制御信号ＴＸＰＲＥが、請求項５における非活性指示信号供給手段から供給される非活性指示信号である。
【００７８】
以上詳細に説明したとおり、第１実施形態に係る同期型半導体装置では、バーンイン・ストレス試験時に、効率的に試験を実行するため活性期間の時間割合を大きくする必要から、テストモードシーケンス回路１０において、必要最小限の非活性期間としてプリチャージ動作を行うＰＲＥ回路を動作させた後、活性状態であるアクセス動作を行うＡＣＴＶ回路を動作させる。このときの必要最小限の非活性期間を内部タイマ１３の計測時間ｔＰＲを適宜に設定することにより実行することができるので、必要最小限のプリチャージ期間の後、ワード線を活性化することができ、バーイン・ストレス試験において電気的ストレスを最大限の時間割合で印加することができ、効率的にバーイン・ストレス試験を実施することができる。
【００７９】
また、第２実施形態に係る同期型半導体装置では、プリチャージ制御信号ＴＰＲＥを、アクセスコマンドＲＥＡＤ ＣＭＤの同期信号である外部クロックＣＬＫに対して、適宜の所定時間だけ先行させて設定してやれば、内部プリチャージ信号ＰＲＥによる制御回路２００を介してのワード線の活性化信号ＷＬのリセット期間を、必要最小限のプリチャージ期間として、その後の期間をワード線活性化期間とすることができ、バーイン・ストレス試験において電気的ストレスを最大限の時間割合で印加して効率的にバーイン・ストレス試験を実施することができる。
【００８０】
更に、第３実施形態に係る同期型半導体装置では、プリチャージ制御信号ＴＸＰＲＥを外部クロックＣＬＫの立ち下がりエッジに同期して入力するので、アクセスコマンドＲＥＡＤ ＣＭＤを同期させる外部クロック信号ＣＬＫの立ち上がりエッジに対して、この立ち下がりエッジのタイミングを適宜の所定時間だけ先行させて設定してやれば、内部プリチャージ信号ＰＲＥによる制御回路２００によるワード線の活性化信号ＷＬのリセット期間を必要最小限のプリチャージ期間として、その後の期間をワード線活性化期間とすることができ、バーイン・ストレス試験において電気的ストレスを最大限の時間割合で印加して効率的にバーイン・ストレス試験を実施することができる。
【００８１】
上記第１乃至第３実施形態における同期型半導体装置のバーンイン・ストレス試験を実施する試験システムにおいては、ドライバとして十分な電流供給能力を有する２値あるいは３値の出力が可能である出力バッファを備えており、駆動レベル及び駆動タイミングが相互に制御された試験システムであり、予め入力され記憶された外部クロックＣＬＫの周波数、適合したプリチャージ期間に合致したプリチャージ制御信号ＴＰＲＥ、ＴＸＰＲＥの入力タイミングや、外部クロックＣＬＫのクロックデューティ比に基づき、あるいは他の設定手段からの指令に基づき、所定の制御信号を出力することができる。
【００８２】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、第２実施形態においては、制御コマンドＣＭＤとしてのアクセスコマンドＲＥＡＤ ＣＭＤに先立ち入力されるローレベルパルスであるプリチャージ制御信号ＴＰＲＥの入力タイミングを適宜に設定して、プリチャージ制御信号ＴＰＲＥにより必要最小限のプリチャージ期間を設定する構成を例に説明をしたが、アクティブ信号とプリチャージ信号との関係を逆転してもよい。即ち、外部クロックの立ち上がりタイミングに同期してプリチャージコマンドＰＲＥ ＣＭＤを受け付けた後、適宜な所定期間を経て非同期のアクティブ信号を入力することにより、活性状態に移行させることもできる。この場合も、同期信号から非同期のアクティブ信号までの所定期間を適宜に設定してやれば、必要最小限のプリチャージ期間の後、その後の期間をワード線活性化期間とすることができ、バーイン・ストレス試験において電気的ストレスを最大限の時間割合で印加して効率的にバーイン・ストレス試験を実施することができる。ここで、非同期のアクティブ信号が、請求項２における活性信号である。
【００８３】
また、第３実施形態においては、制御コマンドＣＭＤとしてのアクセスコマンドＲＥＡＤ ＣＭＤを外部クロックＣＬＫの立ち上がりエッジに同期して入力し、これに先立つ外部クロックＣＬＫの立ち下がりエッジに同期してプリチャージ制御信号ＴＸＰＲＥのローレベル信号を取り込む構成を例に説明をしたが、アクティブ信号とプリチャージ信号との関係を逆転してもよい。即ち、外部クロックの立ち上がりタイミングに同期してプリチャージコマンドＰＲＥ ＣＭＤを受け付けた後、適宜な所定期間を経て外部クロックＣＬＫの立ち下がりタイミングに同期してアクセスコマンドＲＥＡＤ ＣＭＤを入力する構成とすることもできる。この場合も、プリチャージコマンドＰＲＥ ＣＭＤからアクセスコマンドＲＥＡＤ ＣＭＤまでの所定期間を適宜に設定してやれば、必要最小限のプリチャージ期間の後、その後の期間をワード線活性化期間とすることができ、バーイン・ストレス試験において電気的ストレスを最大限の時間割合で印加して効率的にバーイン・ストレス試験を実施することができる。ここで、外部クロックＣＬＫの立ち下がりタイミングに同期するアクセスコマンドＲＥＡＤ ＣＭＤが、請求項２におけるコマンドである。
【００８４】
（付記１） 活性状態と非活性状態とを交互に繰り返しながら前記活性状態における試験を実行する試験モードを有する同期型半導体装置において、
同期信号における第１同期タイミングに同期して同期活性信号をラッチするラッチ手段と、
前記活性状態に先立つ所定時間前に、非活性信号を検出する非活性検出手段と、
前記非活性検出手段により検出した前記非活性信号により、前記非活性状態を指示する非活性手段とを備えることを特徴とする同期型半導体装置。
（付記２） 活性状態と非活性状態とを交互に繰り返しながら前記活性状態における試験を実行する試験モードを有する同期型半導体装置において、
同期信号における第１同期タイミングに同期して同期非活性信号をラッチするラッチ手段と、
前記非活性状態に引き続く所定時間経過後に、活性信号を検出する活性検出手段と、
前記活性検出手段により検出した前記活性信号により、前記活性状態を指示する活性手段とを備えることを特徴とする同期型半導体装置。
（付記３） 前記非活性信号は、外部から入力される１あるいは２以上の第１非同期制御信号に基づき生成される信号であることを特徴とする付記１に記載の同期型半導体装置。
（付記４） 前記非活性信号は、外部から入力され、前記同期信号における第２同期タイミングに同期した１あるいは２以上の第１同期制御信号に基づき生成される信号であることを特徴とする付記１に記載の同期型半導体装置。
（付記５） 前記活性検出手段は、前記同期非活性信号自身あるいは前記同期非活性信号に基づき生成された信号から所定遅延時間を計測する遅延手段であり、
前記活性信号は、前記遅延手段の入力信号であることを特徴とする付記２に記載の同期型半導体装置。
（付記６） 前記同期非活性信号は、通常動作時における同期活性信号であることを特徴とする付記５に記載の同期型半導体装置。
（付記７） 前記活性信号は、外部から入力される１あるいは２以上の第２非同期制御信号に基づき生成される信号であることを特徴とする付記２に記載の同期型半導体装置。
（付記８） 前記活性信号は、外部から入力され、前記同期信号における第２同期タイミングに同期した１あるいは２以上の第２同期制御信号に基づき生成される信号であることを特徴とする付記２に記載の同期型半導体装置。
（付記９） 活性状態と非活性状態とを交互に繰り返しながら前記活性状態における試験を実行する同期型半導体装置の試験システムにおいて、
同期信号を前記同期型半導体装置に供給する同期信号供給手段と、
前記同期信号における第１同期タイミングに同期して同期活性信号を前記同期型半導体装置に供給する同期活性信号供給手段と、
前記活性状態に先立つ所定時間前に、非活性信号を前記同期型半導体装置に供給する非活性信号供給手段とを備えることを特徴とする同期型半導体装置の試験システム。
（付記１０） 活性状態と非活性状態とを交互に繰り返しながら前記活性状態における試験を実行する同期型半導体装置の試験システムにおいて、
同期信号を前記同期型半導体装置に供給する同期信号供給手段と、
前記同期信号における第１同期タイミングに同期して同期非活性信号を前記同期型半導体装置に供給する同期非活性信号供給手段と、
前記非活性状態に引き続く所定時間経過後に、活性信号を前記同期型半導体装置に供給する活性信号供給手段とを備えることを特徴とする同期型半導体装置の試験システム。
（付記１１） 付記１、３、又は４の少なくとも何れか１に記載の同期型半導体装置を、活性状態と非活性状態とを交互に繰り返しながら、前記活性状態において試験することを特徴とする付記９に記載の同期型半導体装置の試験システム。
（付記１２） 付記２、５乃至８の少なくとも何れか１に記載の同期型半導体装置を、活性状態と非活性状態とを交互に繰り返しながら、前記活性状態において試験することを特徴とする付記１０に記載の同期型半導体装置の試験システム。
（付記１３） 活性状態と非活性状態とを交互に繰り返しながら前記活性状態における試験を実行する同期型半導体装置の試験方法において、
前記活性状態に先立つ所定時間前に、非活性信号を検出して前記非活性状態に移行した後、
同期信号における第１同期タイミングに同期して同期活性信号をラッチして前記活性状態に移行することを特徴とする同期型半導体装置の試験方法。
（付記１４） 活性状態と非活性状態とを交互に繰り返しながら前記活性状態における試験を実行する同期型半導体装置の試験方法において、
同期信号における第１同期タイミングに同期して同期非活性信号をラッチして前記非活性状態に移行した後、
前記非活性状態に引き続く所定時間経過後に、活性信号を検出して前記活性状態に移行することを特徴とする同期型半導体装置の試験方法。
【００８５】
【発明の効果】
本発明によれば、試験時における非活性状態の期間を必要最小限にして、活性状態の期間を任意に設定して活性状態の時間割合を高めることにより、バーンイン・ストレス試験を効率的に実行して、デバイスへの電気的ストレスの印加効率を高めた同期型半導体装置、及び試験システムを提供することが可能となる。
【図面の簡単な説明】
【図１】 第１実施形態の回路ブロック図である。
【図２】 第１実施形態のワード線の制御回路を示す回路図である。
【図３】 第１実施形態の動作波形を示す波形図である。
【図４】 第２実施形態の回路ブロック図である。
【図５】 第２実施形態のワード線の制御回路を示す回路図である。
【図６】 第２実施形態の動作波形を示す波形図である。
【図７】 第３実施形態の回路ブロック図である。
【図８】 第３実施形態のワード線の制御回路を示す回路図である。
【図９】 第３実施形態の動作波形を示す波形図である。
【図１０】 従来技術のワード線の制御回路を示す回路図である。
【図１１】 従来技術の動作波形を示す波形図である。
【図１２】 他の従来技術のワード線の制御回路を示す回路図である。
【図１３】 他の従来技術の動作波形を示す波形図である。
【符号の説明】
１０、２０ テストモードシーケンス回路
１３ 内部タイマ
３０、５０ プリチャージ制御回路
４０ ＣＬＫ立ち下がり検出回路
６０ テストモード判定回路
１００ コマンドラッチ回路
２００ 制御回路
４００ ユーザーモードシーケンス回路
【発明の属する技術分野】
本発明は、同期型半導体装置、及び試験システムに関するものであり、特に、初期不良スクリーニングためのバーンイン・ストレス試験を効率的に実行する機能を備えた同期型半導体装置、及び試験システムに関するものである。
【０００２】
【従来の技術】
半導体装置の酸化膜中に可動なイオン化不純物等が残存すると、実使用においてこの不純物等が熱的及び電気的なストレス等により移動して、耐圧劣化や線間ショート等の恒久不良が生じてしまう虞がある。そこで、このような潜在的不良品を製品の出荷前に初期不良品として排除するため、熱的及び電気的なストレスを印加してスクリーニングを実行する、いわゆるバーンイン・ストレス試験が行なわれている。
【０００３】
同期型半導体装置においても同様にバーンイン・ストレス試験が行なわれる。同期型半導体装置は、内部動作を外部クロックに同期して実行するため、デバイス内部に電気的ストレスを印加するためには、外部クロックに同期して動作設定することが必要となる。
【０００４】
例えば、同期型ダイナミックランダムアクセスメモリ（以下、ＳＤＲＡＭと記す）では、ワード線が選択され電源電圧以上に昇圧された電圧がＭＯＳトランジスタのゲートに印加されている状態で、電気的ストレスが最も大きな状態となる。そして、デバイス全体に電気的ストレスを印加するためには、選択ワード線を順次変更していく必要がある。また近年、高速動作への要求から、１つのコマンド入力で一連のデータアクセス動作を実行して高速なサイクル動作を可能とする次世代ＳＤＲＡＭも開発されているが、この製品についてもバーンイン・ストレス試験が必要であることは言うまでもない。
【０００５】
通常のＳＤＲＡＭに関する従来技術として、図１０にワード線の制御回路と、図１１に動作波形を示す。この従来技術においては、制御コマンドＣＭＤと、プリチャージコマンドＰＲＥ ＣＭＤを外部クロックＣＬＫの立ち上がりエッジに同期して入力する構成である。コマンドラッチ回路１００、１００のラッチ回路１１０、１１０における一方の入力には外部クロックＣＬＫ、ＣＬＫが入力され、他方の入力にはコマンドＣＭＤ、ＰＲＥ ＣＭＤと外部クロックＣＬＫ、ＣＬＫとを受けるＮＡＮＤ回路１３０、１３０の出力が入力される。そして、外部クロックＣＬＫ、ＣＬＫのハイレベル時に制御コマンドＣＭＤ、あるいはプリチャージコマンドＰＲＥ ＣＭＤがハイレベルであればこのコマンド状態をラッチする。後段のワンショット回路１２０、１２０では、ラッチ動作に伴うラッチ回路１１０、１１０の出力信号におけるローレベル遷移をトリガとして、奇数段のインバータ列（図１０では、３段を例示）で設定されるパルス幅のロウレベルパルス信号を出力する。このパルス信号は内部アクティブ信号ＡＣＴＶ、あるいは内部プリチャージ信号ＰＲＥであり、外部クロックＣＬＫ、ＣＬＫの立ち上がりエッジに同期して交互に制御回路２００内のラッチ回路２１０のセット、リセットを繰り返してワード線の活性化信号ＷＬのセット、リセットを行なう。そしてリセット時には、次ワード線の選択が行なわれることによりデバイス全体に順次電気的ストレスを印加していく。
【０００６】
また、次世代ＳＤＲＡＭに関する従来技術として、図１２にワード線の制御回路と、図１３に動作波形を示す。この従来技術においては、図１０におけるコマンドラッチ回路１００、１００と同一の回路ブロック１００を備えており、外部クロックＣＬＫの立ち上がりエッジに同期して制御コマンドＣＭＤが入力される。そして、後段のワンショット回路１２０により、所定のロウレベルのパルス信号が出力される。このロウレベルパルス信号が内部アクティブ信号ＡＣＴＶであり、制御回路２００に入力されワード線の活性化信号ＷＬを出力する。
【０００７】
内部アクティブ信号ＡＣＴＶは内部タイマ３００にも入力される。内部タイマ３００は、図１２に示すように例えば偶数段のインバータ列で構成されるものであり、所定時間ｔ１を計測するものであれば他の構成でも構わない。所定時間ｔ１の経過後、内部プリチャージ信号ＰＲＥとしてロウレベルのパルス信号を出力し、制御回路２００内のラッチ回路２１０をリセットしてワード線の活性化信号ＷＬを解除する。次世代ＳＤＲＡＭでは、１つのコマンド入力で一連のデータアクセス動作を実行するため、内部アクティブ信号ＡＣＴＶから内部タイマ３００で設定される所定時間ｔ１の経過後、自動的に内部プリチャージ信号ＰＲＥを発行する構成となっている。
【０００８】
ワード線の活性化信号ＷＬにより、図示しない回路により選択されたロウアドレスに該当するワード線が活性化され、内部タイマ３００により設定された所定時間ｔ１の間、同期型半導体装置内部に電気的ストレスを印加する。所定時間ｔ1の経過後、ワード線の活性化は解除され次のワード線を設定して外部クロックＣＬＫの立ち上がりエッジを待って同様の動作を繰り返して、デバイス全体に順次、電気的ストレスを印加していく。
【０００９】
【発明が解決しようとする課題】
しかしながら、前記通常のＳＤＲＡＭについては、ワード線のアクティブ期間とプリチャージ期間とが、外部クロックＣＬＫのサイクル毎に交互に繰り返される。従って、ワード線が活性化されデバイスに電気的ストレスが印加される期間は実試験時間の半分になってしまい、それ以上の割合で効率的に電気的ストレスを印加して試験を実施することができず、試験時間の短縮化を図れないため問題である。
【００１０】
また、前記次世代ＳＤＲＡＭについては、高速動作の要請から高周波数の外部クロックＣＬＫに対して動作させる必要がある。そこで、内部タイマ３００により計測される所定時間ｔ１は、データアクセス動作の実力に応じた短い時間に設定される。一方、バーンイン・ストレス試験においては、試験環境等の制約から最高のパフォーマンスで動作させることはできず、試験時の外部クロックＣＬＫの周波数は同期型半導体装置の能力に対して余裕があることが一般的である。従って、ワード線が活性化される所定時間ｔ１のデューティは小さなものとなってしまい効率的な電気的なストレス印加ができず問題である。
【００１１】
本発明は前記従来技術の問題点を解消するためになされたものであり、バーンイン・ストレス試験を効率的に実行するため、デバイスへの電気的ストレスの印加効率を高めた同期型半導体装置、及び試験システムを提供することを目的とする。
【００１２】
【課題を解決するための手段】
前記目的を達成するために、請求項１に係る同期型半導体装置は、内部に電圧ストレスが印加されている状態である活性状態と内部に電圧ストレスが印加されていない状態である非活性状態とを交互に繰り返して活性状態でのバーンイン試験を実行する同期型半導体装置において、外部から入力され内部状態を活性状態にした後に非活性状態に戻す通常動作モードでの動作シーケンスを指示するコマンドを、外部から入力される同期信号の第１同期タイミングに同期してラッチするラッチ手段と、外部から入力され内部状態を非活性状態にする指示を与える非活性指示信号を検出する非活性指示検出手段と、検出された非活性指示信号を試験モードにおいて取り込み内部状態を非活性状態に指示する非活性信号を出力する試験時非活性手段と、通常動作モードにおいて、ラッチ手段にラッチされたコマンドに応じて内部状態が活性状態にされてから第１の所定時間経過後に、内部状態を非活性状態に指示する非活性信号を出力する通常動作時非活性手段と、試験モードにおいて、通常動作時非活性手段が非活性信号を出力するのを抑止する抑止手段とを備え、試験モードでは、非活性指示信号が入力されることに応じて非活性信号が出力され、第２の所定時間経過後に入力されラッチ手段にラッチされるコマンドに応じてラッチ手段から活性信号が出力されることを特徴とする。
【００１３】
請求項１の同期型半導体装置では、非活性状態との間で動作状態を交互に繰り返しながら活性状態でのバーンイン試験を実行する際、活性状態の所定時間前に、非活性指示検出手段により非活性指示信号を検出して、試験時非活性手段により非活性状態の指示を行なった後、ラッチ手段により同期信号の第１同期タイミングに同期して同期活性信号をラッチして活性状態に移行する。試験モードでは、非活性指示信号が入力されることに応じて非活性信号が出力され、所定時間経過後に入力されラッチ手段にラッチされるコマンドに応じてラッチ手段から活性信号が出力される。
【００１４】
これにより、活性状態を行う同期信号の第１同期タイミングの所定時間前に非活性状態を設定することができるので、同期型半導体装置の通常動作時における同期信号に同期する同期活性信号を利用しながら、試験時における活性状態の期間を任意に設定することができ、試験において必要となる活性状態を効率よく設定することができる。そして、活性状態の時間割合を高めることができるので、試験時間の短縮化を図ることができる。
【００１５】
また、請求項２に係る同期型半導体装置は、内部に電圧ストレスが印加されている状態である活性状態と内部に電圧ストレスが印加されていない状態である非活性状態とを交互に繰り返して活性状態でのバーンイン試験を実行する同期型半導体装置において、外部から入力され内部状態を活性状態にした後に非活性状態に戻す通常動作モードでの動作シーケンスを指示するコマンドを、外部から入力される同期信号の第１同期タイミングに同期してラッチするラッチ手段と、通常動作モードにおいて、コマンドをラッチしたラッチ手段から出力される信号を、内部状態を活性状態に指示する活性信号として出力すると共に、活性信号に引き続く第１の所定時間経過後に、内部状態を非活性状態に指示する非活性信号を出力するユーザーモードシーケンス回路と、試験モードにおいて、コマンドをラッチしたラッチ手段から出力される信号を、内部状態を非活性状態に指示する非活性信号として出力すると共に、非活性信号に引き続く第２の所定時間経過後に活性信号を出力するテストモードシーケンス回路とを備え、試験モードでは、ユーザーモードシーケンス回路の機能が停止され、テストモードシーケンス回路によって、コマンドが入力されることに応じて非活性信号が出力され、所定時間経過後に活性信号が出力されることを特徴とする。
【００１６】
請求項２の同期型半導体装置では、非活性状態との間で動作状態を交互に繰り返しながら活性状態でのバーンイン試験を実行する際、ラッチ手段により同期信号の第１同期タイミングに同期して活性状態にした後に非活性状態に戻す通常動作モードでの動作シーケンスを指示するコマンドをラッチする。コマンドの活性信号は内部状態を非活性状態に指示する非活性信号として出力されると共に、所定時間経過後に、活性信号が出力される。試験モードでは、コマンドが入力されることに応じて非活性信号が出力され、所定時間経過後に活性信号が出力される。
【００１７】
これにより、非活性状態に移行させる同期信号の第１同期タイミングの所定時間後に活性状態を設定することができるので、同期型半導体装置の通常動作時における同期信号に同期する活性信号を試験モード時には非活性信号として利用しながら、試験時における活性状態の期間を任意に設定することができ、試験において必要となる活性状態を効率よく設定することができる。そして、活性状態の時間割合を高めることができるので、試験時間の短縮化を図ることができる。
【００１８】
【００１９】
【００２０】
【００２１】
また、請求項３に係る同期型半導体装置は、請求項１に記載の同期型半導体装置において、指示検出手段は、非活性指示信号を同期信号における第２同期タイミングに同期して検出することを特徴とする。
【００２２】
請求項３の同期型半導体装置では、非活性指示信号は、同期信号における第２同期タイミングに同期して同期型半導体装置内部に取り込まれる。
【００２３】
これにより、非活性指示信号の同期型半導体装置への取り込みが、通常使用時では使用していない同期信号の第２同期タイミングに同期して行なわれ、同期信号における第１同期タイミングと第２同期タイミングとの関係を任意に設定することができるので、活性状態に移行させる同期信号の第１同期タイミングに先立つ任意の所定時間前に非活性状態を設定することができ、同期型半導体装置の通常動作時における同期信号に同期する同期活性信号を利用しながら、試験時における活性状態の期間を任意に設定することができ、試験において必要となる活性状態を効率よく設定することができる。そして、活性状態の時間割合を高めることができるので、試験時間の短縮化を図ることができる。また、同期信号の第１同期タイミングに対する第２同期タイミングと第１同期制御信号との入力タイミングを試験毎、あるいは試験期間中に任意に調整することができ、試験効率を常に最適化することができる。
【００２４】
また、請求項４に係る同期型半導体装置は、請求項２に記載の同期型半導体装置において、テストモードシーケンス回路は、コマンドをラッチしたラッチ手段から出力される信号を非活性信号として出力する試験時非活性手段と、非活性信号をトリガとして第２の所定時間を計時した後活性信号を出力する計時手段とを備えることを特徴とする。
【００２５】
請求項４の同期型半導体装置では、テストモードシーケンス回路は、試験時非活性手段と計時手段とを備えて構成される。試験時非活性手段によりコマンドをラッチしたラッチ手段から出力される信号を非活性信号として出力し、計時手段により非活性信号をトリガとして所定時間を計時した後活性信号が出力される。
【００２６】
【００２７】
【００２８】
【００２９】
【００３０】
【００３１】
【００３２】
【００３３】
【００３４】
【００３５】
【００３６】
また、請求項５に係る同期型半導体装置の試験システムは、請求項１又は３に記載される同期型半導体装置のバーンイン試験を実行する試験システムにおいて、同期型半導体装置に同期信号を供給する同期信号供給手段と、コマンドを、同期信号の第１同期タイミングに同期して供給するコマンド供給手段と、非活性指示信号を前記同期型半導体装置に供給する非活性指示信号供給手段とを備え、試験モードでは、同期型半導体装置は、非活性指示信号が供給されることに応じて非活性状態とされ、第２の所定時間経過後にコマンドが供給されることに応じて活性状態とされることを特徴とする。
【００３７】
請求項５の同期型半導体装置の試験システムでは、非活性状態との間で動作状態を交互に繰り返しながら活性状態での試験を実行する際、同期信号供給手段により同期信号を供給すると共に、活性状態の所定時間前に非活性指示信号供給手段により非活性指示信号を供給し、その後、コマンド供給手段により同期信号の第１同期タイミングに同期してコマンドを供給する。
【００３８】
これにより、活性状態を行わせるための同期信号の第１同期タイミングから所定時間前に非活性指示信号を供給することができるので、同期型半導体装置の通常動作時における同期信号及びこの信号に同期するコマンドを供給しながら、試験時における同期型半導体装置の活性状態の期間を任意に設定することができ、試験において必要となる活性状態の時間割合を高めて試験時間の短縮化を図ることができる試験システムを提供することができる。
【００３９】
また、請求項６に係る同期型半導体装置の試験システムは、請求項２又は４に記載される同期型半導体装置バーンイン試験を実行する試験システムにおいて、同期型半導体装置に同期信号を供給する同期信号供給手段と、コマンドを、同期信号の第１同期タイミングに同期して供給するコマンド供給手段とを備え、試験モードでは、同期型半導体装置は、コマンドが供給されることに応じて非活性状態とされ、第２の所定時間経過後に活性状態とされることを特徴とする。
【００４０】
請求項６の同期型半導体装置の試験システムでは、非活性状態との間で動作状態を交互に繰り返しながら活性状態での試験を実行する際、同期信号供給手段により同期信号を供給すると共に、コマンド供給手段により同期信号の第１同期タイミングに同期してコマンドを供給する。試験モードでは、テストモードシーケンス回路は、活性状態を指示するコマンドの供給に応じて非活性状態を指示すると共に、引き続く所定時間経過後に活性状態を指示する。
【００４１】
これにより、非活性状態を行わせるための同期信号の第１同期タイミングからの所定時間後に活性信号を供給することができるので、同期型半導体装置の通常動作時における同期信号に同期する活性信号を試験モード時には非活性信号として供給しながら、試験時における同期型半導体装置の活性状態の期間を任意に設定することができ、試験において必要となる活性状態の時間割合を高めて試験時間の短縮化を図ることができる試験システムを提供することができる。
【００４２】
また、請求項５に記載の同期型半導体装置の試験システムにより、請求項１または３の少なくとも何れか１に記載の同期型半導体装置を、活性状態と非活性状態とを交互に繰り返しながら活性状態において試験すれば、同期型半導体装置の通常動作時における同期信号及びこの信号に同期する同期活性信号を供給しながら、試験時において非活性信号を任意のタイミングで供給して活性状態の期間を任意に設定することができ、試験において必要となる活性状態の時間割合を高めて試験時間の短縮化を図ることができる試験システムを提供することができる。
【００４３】
また、請求項６に記載の同期型半導体装置の試験システムにより、請求項２または４の少なくとも何れか１に記載の同期型半導体装置を、活性状態と非活性状態とを交互に繰り返しながら活性状態において試験すれば、同期型半導体装置の通常動作時における同期信号に同期する活性信号を試験モード時には非活性信号として供給しながら、試験時において活性信号を任意のタイミングで供給して活性状態の期間を任意に設定することができ、試験において必要となる活性状態の時間割合を高めて試験時間の短縮化を図ることができる試験システムを提供することができる。
【００４４】
また、活性状態と非活性状態とを交互に繰り返して活性状態での試験を実行する際、活性状態の所定時間前に、非活性信号により非活性状態に移行した後、同期信号の第１同期タイミングに同期して同期活性信号をラッチして活性状態に移行する同期型半導体装置の試験方法によれば、非活性信号のタイミングを任意に設定することができるので、同期型半導体装置の通常動作時における同期信号に同期する同期活性信号を利用しながら、試験において必要となる活性状態の時間割合を高めることができ、試験時間の短縮化を図ることができる。
【００４５】
また、活性状態と非活性状態とを交互に繰り返して活性状態での試験を実行する際、同期信号における第１同期タイミングに同期した非活性信号により非活性状態に移行した所定時間後に、活性信号により活性状態に移行する同期型半導体装置の試験方法によれば、活性信号のタイミングを任意に設定することができるので、同期型半導体装置の通常動作時における同期信号に同期する活性信号を試験モード時には非活性信号として利用しながら、試験において必要となる活性状態の時間割合を高めることができ、試験時間の短縮化を図ることができる。
【００４６】
【発明の実施の形態】
以下、本発明の同期型半導体装置について具体化した第１乃至第３実施形態を図１乃至図９に基づき図面を参照しつつ詳細に説明する。本実施形態では、１コマンド入力で一連のデータアクセス動作を実行する次世代ＳＤＲＡＭがバーンイン・ストレス試験を受ける場合を例にとり説明する。図１は、第１実施形態の回路ブロック図である。図２は、第１実施形態のワード線の制御回路を示す回路図である。図３は、第１実施形態の動作波形を示す波形図である。図４は、第２実施形態の回路ブロック図である。図５は、第２実施形態のワード線の制御回路を示す回路図である。図６は、第２実施形態の動作波形を示す波形図である。図７は、第３実施形態の回路ブロック図である。図８は、第３実施形態のワード線の制御回路を示す回路図である。図９は、第３実施形態の動作波形を示す波形図である。尚、従来技術における構成要素と同一の構成要素については同一の番号を付し、ここでの説明は省略する。
【００４７】
図１に示す第１実施形態の回路ブロック構成では、次世代ＳＤＲＡＭにおいて、活性状態と非活性状態とを１サイクルとしてアクセス動作を行う回路として、テストモードシーケンス回路１０とユーザーモードシーケンス回路４００との２系統の回路がある。ここで活性状態とは、メモリセルへのアクセスのために昇圧電圧が印加されたワード線が、メモリセルへのスイッチ用ＭＯＳトランジスタのゲートに入力される期間を示し、この時のゲート酸化膜中の電界がＳＤＲＡＭにおいて最も厳しい電気的ストレス状態となることをいう。また非活性状態とは、メモリアクセス後のビット線等のプリチャージ期間を示し、この時同時に、ロウアドレスを切り替えて次活性状態における選択ワード線の設定動作を行う期間である。
【００４８】
テストモードシーケンス回路１０とユーザーモードシーケンス回路４００との２系統の回路は、それぞれバーンイン・ストレス試験時、及び通常の使用時でのアクセス動作において動作する回路である。次世代ＳＤＲＡＭでは、通常動作時での高速アクセスを実現するため、ユーザーモードシーケンス回路４００でのサイクルタイムを数十ｎｓｅｃで動作させる必要がある。これに対して、バーンイン・ストレス試験は、高温環境で行なわれ同時に多数の同期型半導体装置を試験する等の制約から、テストモードシーケンス回路１０でのサイクルタイムを短縮することはできない。
【００４９】
従って、ユーザーモードシーケンス回路４００では、アクセス動作に必要なＡＣＴＶ回路を先行して動作させ、アクセス動作の完了後にプリチャージ動作を行うＰＲＥ回路を動作させることにより、サイクルタイムの短縮化を図っている。一方、テストモードシーケンス回路１０では、効率的なバーンイン・ストレス試験のため活性期間の時間割合を大きくする必要から、必要最小限の非活性期間としてプリチャージ動作を行うＰＲＥ回路を動作させた後、活性状態であるアクセス動作を行うＡＣＴＶ回路を動作させる。
【００５０】
テストモードシーケンス回路１０とユーザーモードシーケンス回路４００との切替は、テストモード入力信号ＴＴＳＴが入力されているテストモード判定回路６０により行なわれる。そして、テストモード判定回路６０の設定に基づき、外部クロックＣＬＫに同期してコマンドラッチ回路１００にラッチされた制御コマンドＣＭＤに応じて、テストモードシーケンス回路１０、あるいはユーザーモードシーケンス回路４００が動作する。ここで、制御コマンドＣＭＤは、外部端子から入力された信号自身、又は１あるいは２以上の外部端子から入力された信号に基づき内部コマンドデコーダ等で変換されたコマンドである。
【００５１】
図２に示す第１実施形態における具体的なワード線の制御回路例では、テストモードシーケンス回路１０は、２つのＮＡＮＤゲート１１、１２とＮＡＮＤゲート１２の出力信号が入力される内部タイマ１３から構成されている。また、ユーザーモードシーケンス回路４００も同様に、２つのＮＡＮＤゲート７１、７２とＮＡＮＤゲート７２の出力信号が入力される内部タイマ７３から構成されている。そして、テストモードシーケンス回路１０とユーザーモードシーケンス回路４００との出力信号は、アクティブ信号及びプリチャージ信号毎にそれぞれＮＡＮＤゲート７４、７５でまとめられている。ＮＡＮＤゲート７４の出力信号は、内部アクティブ信号ＡＣＴＶとして、またＮＡＮＤゲート７５の出力信号は、内部プリチャージ信号ＰＲＥとして、次段の制御回路２００に入力され、ワード線の活性化信号ＷＬのセット・リセットを行なう。
【００５２】
一方、テストモード判定回路６０におけるバッファ部６１の出力信号であるテストモード入力信号ＴＴＳＴの同相信号がＮＡＮＤゲート１１、１２に入力され、バーンイン・ストレス試験時にテストモードシーケンス回路１０を動作させる。また、テストモード判定回路６０における反転部６２を介してテストモード入力信号ＴＴＳＴの逆相信号がＮＡＮＤゲート７１、７２に入力され、通常動作時にユーザーモードシーケンス回路４００を動作させる。更に、コマンドラッチ回路１００により外部クロックＣＬＫに同期してラッチされた制御コマンドＣＭＤに基づくローレベルのパルス信号がＮＡＮＤゲート１１、７１、７２に入力されている。また、ＮＡＮＤゲート１２には、内部プリチャージ信号ＰＲＥが入力されている。
【００５３】
図３の動作波形に基づき、図２の制御回路の動作を説明する。図３は、バーイン・ストレス試験時の動作波形を示す。即ち、テストモードシーケンス回路１０が動作している場合である。制御コマンドＣＭＤとして、アクセスコマンドＲＥＡＤ ＣＭＤをコマンドラッチ回路１００が受け付けると、コマンドラッチ回路１００は外部クロックＣＬＫに同期してローレベルパルスを出力する。このパルス信号は、ＮＡＮＤゲート１１、７１、７２に入力されるが、テストモード入力信号ＴＴＳＴが活性となっている（ハイレベル）ことから、ローレベルパルスを受け付けられるのはテストモードシーケンス回路１０のＮＡＮＤゲート１１である。このローレベルパルスはＮＡＮＤゲート１１で反転され、ハイレベルのパルスとしてＮＡＮＤゲート７５に入力される。テストモード判定回路６０の反転部６２の出力信号がローレベルで固定されているため、ＮＡＮＤゲート７２の出力信号及び内部タイマ７３の出力信号は共にハイレベルに固定されている。従って、ＮＡＮＤゲート７５は、ハイレベルパルスを反転してローレベルの内部プリチャージ信号ＰＲＥを出力し、制御回路２００を介してワード線の活性化信号ＷＬをリセットする。
【００５４】
同時に、内部プリチャージ信号ＰＲＥはＮＡＮＤゲート１２に入力され、ＮＡＮＤゲート１２は出力信号としてハイレベル信号を出力する。このハイレベル信号は、内部タイマ１３によりｔＲＰの遅延の後、ＮＡＮＤゲート７４に入力される。ＮＡＮＤゲートの他方の入力信号レベルがハイレベルであるため、ＮＡＮＤゲート７４の出力信号はローレベルに反転する。即ち、内部アクティブ信号ＡＣＴＶを出力し、制御回路２００を介してワード線の活性化信号ＷＬをセットする。内部タイマ１３の計測時間ｔＲＰを適宜に設定してやれば、必要最小限のプリチャージ期間の後、ワード線を活性化することができ、バーイン・ストレス試験において、電気的ストレスを最大限の時間割合で印加することができ、効率的にバーイン・ストレス試験を実施することができる。
【００５５】
ここで、コマンドラッチ回路１００は、請求項２におけるラッチ手段の一例であり、内部タイマ１３は、請求項４における計時手段の一例である。また、外部クロックＣＬＫが、請求項２における同期信号の一例であり、その立ち上がりエッジが、請求項２における第１同期タイミングの一例である。更に、制御コマンドＣＭＤとしてのアクセスコマンドＲＥＡＤ ＣＭＤが、請求項２におけるコマンドの一例である。
【００５６】
尚、通常動作時においては、テストモード入力信号ＴＴＳＴがローレベルで非活性となっているので、アクセスコマンドＲＥＡＤ ＣＭＤに基づくローレベルパルスは、ユーザーモードシーケンス回路４００に受け入れられる。即ち、ローレベルパルスが入力されたＮＡＮＤゲート７１はハイレベルパルスを出力し、ＮＡＮＤゲート７４を介して内部アクティブ信号ＡＣＴＶを出力してワード線の活性化信号ＷＬをセットする。一方、ローレベルパルスはＮＡＮＤゲート７２にも同時に入力されるので、ＮＡＮＤゲート７２の出力にもハイレベルパルスが出力され、内部タイマ７３を介してｔ１の遅延の後、内部プリチャージ信号ＰＲＥを出力してワード線の活性化信号ＷＬをリセットする。デバイス内部にてｔ１の時間を計測するので、１つのアクセスコマンドＲＥＡＤ ＣＭＤで１サイクルの動作が行われることとなる。
【００５７】
次に、第２実施形態について説明する。図４に示す回路ブロック図において、コマンドラッチ回路１００、テストモード判定回路６０、ユーザーモードシーケンス回路４１０については第１実施形態における回路と同様の回路構成である。第２実施形態においては、新たにプリチャージ制御回路３０を備えており、バーイン・ストレス試験時にプリチャージ制御信号ＴＰＲＥを入力することにより、テストモードシーケンス回路２０にプリチャージ動作を行わせる。
【００５８】
図５に示す第２実施形態における具体的なワード線の制御回路例では、テストモードシーケンス回路２０は１つのＮＡＮＤゲート２１から構成されている。また、ユーザーモードシーケンス回路４１０は、１つのＮＡＮＤゲート７２とその出力信号が入力される内部タイマ７３から構成されている。そして、テストモードシーケンス回路２０とユーザーモードシーケンス回路４１０との出力信号は、プリチャージ信号についてＮＡＮＤゲート７５でまとめられ、内部プリチャージ信号ＰＲＥとして制御回路２００に入力されている。尚、アクティブ信号については、コマンドラッチ回路１００の出力信号が直接内部アクティブ信号ＡＣＴＶとして制御回路２００に入力されている。
【００５９】
テストモード判定回路６０のバッファ部６１の出力信号は、テストモード入力信号ＴＴＳＴの同相信号としてＮＡＮＤゲート２１に入力され、バーンイン・ストレス試験時にテストモードシーケンス回路２０を動作させる。また、テストモード判定回路６０の反転部６２の出力信号は、テストモード入力信号ＴＴＳＴの逆相信号としてＮＡＮＤゲート７２に入力され、通常使用時にユーザーモードシーケンス回路４１０を動作させる。更に、コマンドラッチ回路１００の出力信号である制御コマンドＣＭＤに基づくローレベルパルス信号は、内部アクティブ信号ＡＣＴＶとして直接制御回路２００に入力されると共に、ＮＡＮＤゲート７２に入力されている。また、ＮＡＮＤゲート２１には、プリチャージ制御回路３０を介してプリチャージ制御信号ＴＰＲＥが入力されている。
【００６０】
図６の動作波形に基づき、図５の制御回路の動作を説明する。図６は、バーイン・ストレス試験時の動作波形を示す。即ち、テストモードシーケンス回路２０が動作している場合である。制御コマンドＣＭＤとしてのアクセスコマンドＲＥＡＤ ＣＭＤに先立ち入力されるローレベルパルスであるプリチャージ制御信号ＴＰＲＥは、ＮＡＮＤゲート２１、及びＮＡＮＤゲート７５を介して内部プリチャージ信号ＰＲＥを生成し、制御回路２００を介してワード線の活性化信号ＷＬをリセットする。
【００６１】
外部クロックＣＬＫに同期したアクセスコマンドＲＥＡＤ ＣＭＤは、プリチャージ制御信号ＴＰＲＥから所定時間遅れてコマンドラッチ回路１００に入力され、内部アクティブ信号ＡＣＴＶであるローレベルパルス信号として、直接制御回路２００に入力されてワード線の活性化信号ＷＬをセットする。
【００６２】
即ち、プリチャージ制御信号ＴＰＲＥを、アクセスコマンドＲＥＡＤ ＣＭＤの同期信号である外部クロックＣＬＫに対して、適宜の所定時間だけ先行させて設定してやれば、内部プリチャージ信号ＰＲＥによる制御回路２００を介してのワード線の活性化信号ＷＬのリセット期間を、必要最小限のプリチャージ期間として、その後の期間をワード線活性化期間とすることができ、バーイン・ストレス試験において電気的ストレスを最大限の時間割合で印加して効率的にバーイン・ストレス試験を実施することができる。
【００６３】
ここで、コマンドラッチ回路１００は、請求項１におけるラッチ手段の一例であり、プリチャージ制御回路３０は、非活性指示検出手段の一例である。また、テストモードシーケンス回路２０は、試験時非活性手段の一例である。また、外部クロックＣＬＫが、請求項１における同期信号の一例であり、その立ち上がりエッジが、請求項１における第１同期タイミングの一例である。更に、制御コマンドＣＭＤとしてのアクセスコマンドＲＥＡＤ ＣＭＤが、請求項１におけるコマンドの一例である。また、プリチャージ制御信号ＴＰＲＥが、請求項１における非活性指示信号の一例であり
【００６４】
尚、通常使用時においては、テストモード入力信号ＴＴＳＴがローレベルで非活性となっているので、テストモードシーケンス回路２０のＮＡＮＤゲート２１の出力はハイレベルで固定され、アクセスコマンドＲＥＡＤ ＣＭＤに基づくローレベルパルスはユーザーモードシーケンス回路４１０に受け入れられる。即ち、ローレベルパルスは、直接内部アクティブ信号ＡＣＴＶとしてワード線の活性化信号ＷＬをセットする。同時にＮＡＮＤゲート７２にも入力され、その出力信号であるハイレベルパルスは内部タイマ７３を介してｔ１の遅延の後、内部プリチャージ信号ＰＲＥを出力してワード線の活性化信号ＷＬをリセットする。デバイス内部にてｔ１の時間を計測するので、１つのアクセスコマンドＲＥＡＤ ＣＭＤで１サイクルの動作が行われることとなる。
【００６５】
次に、第３実施形態について説明する。図７に示す回路ブロック図において、コマンドラッチ回路１００、テストモード判定回路６０、ユーザーモードシーケンス回路４１０、及びテストモードシーケンス回路２０については第２実施形態における回路と同様の回路構成である。第３実施形態においては、プリチャージ制御回路３０に代えて、新たにＣＬＫ立ち下がり検出回路４０及びプリチャージ制御回路５０を備えており、バーイン・ストレス試験時に、外部クロックＣＬＫの立ち下がりに同期してプリチャージ制御信号ＴＸＰＲＥを入力することにより、テストモードシーケンス回路２０にプリチャージ動作を行わせる。
【００６６】
図８に示す第３実施形態における具体的なワード線の制御回路例では、第２実施形態と同様に、テストモード判定回路６０のバッファ部６１の出力信号は、ＮＡＮＤゲート２１に入力されバーンイン・ストレス試験時にテストモードシーケンス回路２０を動作させ、テストモード判定回路６０の反転部６２の出力信号は、ＮＡＮＤゲート７２に入力され、通常使用時にユーザーモードシーケンス回路４１０を動作させる。更に、コマンドラッチ回路１００のローレベルパルス信号は、内部アクティブ信号ＡＣＴＶとして直接制御回路２００に入力されると共に、ＮＡＮＤゲート７２に入力されている。また、ＮＡＮＤゲート２１には、プリチャージ制御回路５０の出力信号が入力されている。
【００６７】
プリチャージ制御回路５０の出力信号は、外部クロックＣＬＫの立ち下がりに同期してプリチャージ制御信号ＴＸＰＲＥを取り込む回路であり、プリチャージ制御信号ＴＸＰＲＥの反転信号とＣＬＫ立ち下がり検出回路４０の出力信号とのＮＡＮＤゲート出力を出力信号としている。ＣＬＫ立ち下がり検出回路４０は、外部クロックＣＬＫの立ち下がりタイミングに同期して、所定幅（図８の例では、インバータゲート３段分の遅延時間）のハイレベルパルスを出力する。従って、このハイレベルパルス期間に、ローレベルのプリチャージ制御信号ＴＸＰＲＥが入力された場合に、プリチャージ制御回路５０は、ローレベルパルスを出力する。
【００６８】
図９の動作波形に基づき、図８の制御回路の動作を説明する。図９は、バーイン・ストレス試験時の動作波形である。制御コマンドＣＭＤとしてのアクセスコマンドＲＥＡＤ ＣＭＤは外部クロックＣＬＫの立ち上がりエッジに同期して入力されるが、これに先立つ外部クロックＣＬＫの立ち下がりエッジに同期してプリチャージ制御信号ＴＸＰＲＥのローレベル信号を取り込むプリチャージ制御回路５０は、ＮＡＮＤゲート２１、及びＮＡＮＤゲート７５を介して内部プリチャージ信号ＰＲＥを出力し、制御回路２００を介してワード線の活性化信号ＷＬをリセットする。
【００６９】
その後の外部クロックＣＬＫの立ち上がりエッジに同期して、アクセスコマンドＲＥＡＤ ＣＭＤがプリチャージ制御信号ＴＸＰＲＥから所定時間遅れてコマンドラッチ回路１００に入力され、内部アクティブ信号ＡＣＴＶであるローレベルパルス信号を生成して、直接制御回路２００に入力されてワード線の活性化信号ＷＬをセットする。
【００７０】
即ち、プリチャージ制御信号ＴＸＰＲＥを外部クロックＣＬＫの立ち下がりエッジに同期して入力するので、アクセスコマンドＲＥＡＤ ＣＭＤを同期させる外部クロック信号ＣＬＫの立ち上がりエッジに対して、この立ち下がりエッジのタイミングを適宜の所定時間だけ先行させて設定してやれば、内部プリチャージ信号ＰＲＥによる制御回路２００によるワード線の活性化信号ＷＬのリセット期間を必要最小限のプリチャージ期間として、その後の期間をワード線活性化期間とすることができ、バーイン・ストレス試験において電気的ストレスを最大限の時間割合で印加して効率的にバーイン・ストレス試験を実施することができる。
【００７１】
ここで、コマンドラッチ回路１００は、請求項１におけるラッチ手段の一例であり、ＣＬＫ立ち下がり検出手段４０、プリチャージ制御回路５０は、請求項１における非活性指示検出手段の一例である。また、外部クロックＣＬＫが、請求項１における同期信号の一例であり、その立ち上がりエッジが、請求項１における第１同期タイミングの一例である。更に、制御コマンドＣＭＤとしてのアクセスコマンドＲＥＡＤ ＣＭＤが、請求項１におけるコマンドの一例である。また、外部クロックＣＬＫの立ち下がりエッジが、請求項４における第２同期タイミングの一例であり、プリチャージ制御信号ＴＸＰＲＥが、請求項１における非活性指示信号の一例である。
【００７２】
尚、通常使用時では、第２実施形態と同様の動作をし、デバイス内部にてｔ１の時間を計測するので、１つのアクセスコマンドＲＥＡＤ ＣＭＤで１サイクルの動作が行われることとなる。
【００７３】
上記第１乃至第３実施形態における同期型半導体装置のバーンイン・ストレス試験を実施するに当っては、同時に多数の同期型半導体装置を試験できることが効率的であるため、試験基板には多数の同期型半導体装置を搭載できるようにすることが一般的である。また、温度や湿度等の試験環境を設定する必要から、試験基板は恒温槽等の環境試験槽に収納されていることが一般的である。そのため、試験に係る同期型半導体装置個々に、外部クロックＣＬＫ、制御コマンドＣＭＤやプリチャージコマンドＰＲＥ ＣＭＤ等の各種コマンド、プリチャージ制御信号ＴＰＲＥ、ＴＸＰＲＥやテストモード入力信号ＴＴＳＴ等の各種制御信号を供給する必要があり、更に、信号供給装置から試験槽内までの配線負荷等の影響等を考慮しなければならない。従って、第１乃至第３実施形態に係る同期型半導体装置についての試験システムでは、外部クロックＣＬＫ、制御コマンドＣＭＤやプリチャージコマンドＰＲＥ ＣＭＤ等の各種コマンド、プリチャージ制御信号ＴＰＲＥ、ＴＸＰＲＥやテストモード入力信号ＴＴＳＴ等の各種制御信号を適宜なタイミングで供給することができると共に、試験基板上に多数配置された同期型半導体装置のそれぞれに信号を確実に供給することができるドライバを有する試験システムを使用する必要がある。即ち、ドライバとして十分な電流供給能力を有するハイ及びロー２値の出力が可能である出力バッファや、更にハイインピーダンス状態を有する３値の出力バッファを備えており、駆動レベル及び駆動タイミングが相互に制御された試験システムであり、予め入力され記憶された外部クロックＣＬＫの周波数、適合したプリチャージ期間に合致したプリチャージ制御信号ＴＰＲＥ、ＴＸＰＲＥの入力タイミングや、外部クロックＣＬＫのクロックデューティ比に基づき、あるいは他の設定手段からの指令に基づき、所定の制御信号を出力することができる。
【００７４】
ここで、第１乃至第３実施形態における外部クロックＣＬＫは、請求項５、又は６における同期信号供給手段から供給される同期信号の一例であり、その立ち上がりエッジが、請求項５、又は６における第１同期タイミングの一例である。
【００７５】
第１実施形態において、制御コマンドＣＭＤであるアクセスコマンドＲＥＡＤ ＣＭＤが、請求項６におけるコマンド供給手段から供給されるコマンドの一例である。
【００７６】
第２実施形態において、制御コマンドＣＭＤであるアクセスコマンドＲＥＡＤ ＣＭＤが、請求項５におけるコマンド供給手段から供給されるコマンドであり、また、プリチャージ制御信号ＴＰＲＥが、請求項５における非活性指示信号供給手段から供給される非活性指示信号である。
【００７７】
第３実施形態において、制御コマンドＣＭＤであるアクセスコマンドＲＥＡＤ ＣＭＤが、請求項５におけるコマンド供給手段から供給されるコマンドであり、また、プリチャージ制御信号ＴＸＰＲＥが、請求項５における非活性指示信号供給手段から供給される非活性指示信号である。
【００７８】
以上詳細に説明したとおり、第１実施形態に係る同期型半導体装置では、バーンイン・ストレス試験時に、効率的に試験を実行するため活性期間の時間割合を大きくする必要から、テストモードシーケンス回路１０において、必要最小限の非活性期間としてプリチャージ動作を行うＰＲＥ回路を動作させた後、活性状態であるアクセス動作を行うＡＣＴＶ回路を動作させる。このときの必要最小限の非活性期間を内部タイマ１３の計測時間ｔＰＲを適宜に設定することにより実行することができるので、必要最小限のプリチャージ期間の後、ワード線を活性化することができ、バーイン・ストレス試験において電気的ストレスを最大限の時間割合で印加することができ、効率的にバーイン・ストレス試験を実施することができる。
【００７９】
また、第２実施形態に係る同期型半導体装置では、プリチャージ制御信号ＴＰＲＥを、アクセスコマンドＲＥＡＤ ＣＭＤの同期信号である外部クロックＣＬＫに対して、適宜の所定時間だけ先行させて設定してやれば、内部プリチャージ信号ＰＲＥによる制御回路２００を介してのワード線の活性化信号ＷＬのリセット期間を、必要最小限のプリチャージ期間として、その後の期間をワード線活性化期間とすることができ、バーイン・ストレス試験において電気的ストレスを最大限の時間割合で印加して効率的にバーイン・ストレス試験を実施することができる。
【００８０】
更に、第３実施形態に係る同期型半導体装置では、プリチャージ制御信号ＴＸＰＲＥを外部クロックＣＬＫの立ち下がりエッジに同期して入力するので、アクセスコマンドＲＥＡＤ ＣＭＤを同期させる外部クロック信号ＣＬＫの立ち上がりエッジに対して、この立ち下がりエッジのタイミングを適宜の所定時間だけ先行させて設定してやれば、内部プリチャージ信号ＰＲＥによる制御回路２００によるワード線の活性化信号ＷＬのリセット期間を必要最小限のプリチャージ期間として、その後の期間をワード線活性化期間とすることができ、バーイン・ストレス試験において電気的ストレスを最大限の時間割合で印加して効率的にバーイン・ストレス試験を実施することができる。
【００８１】
上記第１乃至第３実施形態における同期型半導体装置のバーンイン・ストレス試験を実施する試験システムにおいては、ドライバとして十分な電流供給能力を有する２値あるいは３値の出力が可能である出力バッファを備えており、駆動レベル及び駆動タイミングが相互に制御された試験システムであり、予め入力され記憶された外部クロックＣＬＫの周波数、適合したプリチャージ期間に合致したプリチャージ制御信号ＴＰＲＥ、ＴＸＰＲＥの入力タイミングや、外部クロックＣＬＫのクロックデューティ比に基づき、あるいは他の設定手段からの指令に基づき、所定の制御信号を出力することができる。
【００８２】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、第２実施形態においては、制御コマンドＣＭＤとしてのアクセスコマンドＲＥＡＤ ＣＭＤに先立ち入力されるローレベルパルスであるプリチャージ制御信号ＴＰＲＥの入力タイミングを適宜に設定して、プリチャージ制御信号ＴＰＲＥにより必要最小限のプリチャージ期間を設定する構成を例に説明をしたが、アクティブ信号とプリチャージ信号との関係を逆転してもよい。即ち、外部クロックの立ち上がりタイミングに同期してプリチャージコマンドＰＲＥ ＣＭＤを受け付けた後、適宜な所定期間を経て非同期のアクティブ信号を入力することにより、活性状態に移行させることもできる。この場合も、同期信号から非同期のアクティブ信号までの所定期間を適宜に設定してやれば、必要最小限のプリチャージ期間の後、その後の期間をワード線活性化期間とすることができ、バーイン・ストレス試験において電気的ストレスを最大限の時間割合で印加して効率的にバーイン・ストレス試験を実施することができる。ここで、非同期のアクティブ信号が、請求項２における活性信号である。
【００８３】
また、第３実施形態においては、制御コマンドＣＭＤとしてのアクセスコマンドＲＥＡＤ ＣＭＤを外部クロックＣＬＫの立ち上がりエッジに同期して入力し、これに先立つ外部クロックＣＬＫの立ち下がりエッジに同期してプリチャージ制御信号ＴＸＰＲＥのローレベル信号を取り込む構成を例に説明をしたが、アクティブ信号とプリチャージ信号との関係を逆転してもよい。即ち、外部クロックの立ち上がりタイミングに同期してプリチャージコマンドＰＲＥ ＣＭＤを受け付けた後、適宜な所定期間を経て外部クロックＣＬＫの立ち下がりタイミングに同期してアクセスコマンドＲＥＡＤ ＣＭＤを入力する構成とすることもできる。この場合も、プリチャージコマンドＰＲＥ ＣＭＤからアクセスコマンドＲＥＡＤ ＣＭＤまでの所定期間を適宜に設定してやれば、必要最小限のプリチャージ期間の後、その後の期間をワード線活性化期間とすることができ、バーイン・ストレス試験において電気的ストレスを最大限の時間割合で印加して効率的にバーイン・ストレス試験を実施することができる。ここで、外部クロックＣＬＫの立ち下がりタイミングに同期するアクセスコマンドＲＥＡＤ ＣＭＤが、請求項２におけるコマンドである。
【００８４】
（付記１） 活性状態と非活性状態とを交互に繰り返しながら前記活性状態における試験を実行する試験モードを有する同期型半導体装置において、
同期信号における第１同期タイミングに同期して同期活性信号をラッチするラッチ手段と、
前記活性状態に先立つ所定時間前に、非活性信号を検出する非活性検出手段と、
前記非活性検出手段により検出した前記非活性信号により、前記非活性状態を指示する非活性手段とを備えることを特徴とする同期型半導体装置。
（付記２） 活性状態と非活性状態とを交互に繰り返しながら前記活性状態における試験を実行する試験モードを有する同期型半導体装置において、
同期信号における第１同期タイミングに同期して同期非活性信号をラッチするラッチ手段と、
前記非活性状態に引き続く所定時間経過後に、活性信号を検出する活性検出手段と、
前記活性検出手段により検出した前記活性信号により、前記活性状態を指示する活性手段とを備えることを特徴とする同期型半導体装置。
（付記３） 前記非活性信号は、外部から入力される１あるいは２以上の第１非同期制御信号に基づき生成される信号であることを特徴とする付記１に記載の同期型半導体装置。
（付記４） 前記非活性信号は、外部から入力され、前記同期信号における第２同期タイミングに同期した１あるいは２以上の第１同期制御信号に基づき生成される信号であることを特徴とする付記１に記載の同期型半導体装置。
（付記５） 前記活性検出手段は、前記同期非活性信号自身あるいは前記同期非活性信号に基づき生成された信号から所定遅延時間を計測する遅延手段であり、
前記活性信号は、前記遅延手段の入力信号であることを特徴とする付記２に記載の同期型半導体装置。
（付記６） 前記同期非活性信号は、通常動作時における同期活性信号であることを特徴とする付記５に記載の同期型半導体装置。
（付記７） 前記活性信号は、外部から入力される１あるいは２以上の第２非同期制御信号に基づき生成される信号であることを特徴とする付記２に記載の同期型半導体装置。
（付記８） 前記活性信号は、外部から入力され、前記同期信号における第２同期タイミングに同期した１あるいは２以上の第２同期制御信号に基づき生成される信号であることを特徴とする付記２に記載の同期型半導体装置。
（付記９） 活性状態と非活性状態とを交互に繰り返しながら前記活性状態における試験を実行する同期型半導体装置の試験システムにおいて、
同期信号を前記同期型半導体装置に供給する同期信号供給手段と、
前記同期信号における第１同期タイミングに同期して同期活性信号を前記同期型半導体装置に供給する同期活性信号供給手段と、
前記活性状態に先立つ所定時間前に、非活性信号を前記同期型半導体装置に供給する非活性信号供給手段とを備えることを特徴とする同期型半導体装置の試験システム。
（付記１０） 活性状態と非活性状態とを交互に繰り返しながら前記活性状態における試験を実行する同期型半導体装置の試験システムにおいて、
同期信号を前記同期型半導体装置に供給する同期信号供給手段と、
前記同期信号における第１同期タイミングに同期して同期非活性信号を前記同期型半導体装置に供給する同期非活性信号供給手段と、
前記非活性状態に引き続く所定時間経過後に、活性信号を前記同期型半導体装置に供給する活性信号供給手段とを備えることを特徴とする同期型半導体装置の試験システム。
（付記１１） 付記１、３、又は４の少なくとも何れか１に記載の同期型半導体装置を、活性状態と非活性状態とを交互に繰り返しながら、前記活性状態において試験することを特徴とする付記９に記載の同期型半導体装置の試験システム。
（付記１２） 付記２、５乃至８の少なくとも何れか１に記載の同期型半導体装置を、活性状態と非活性状態とを交互に繰り返しながら、前記活性状態において試験することを特徴とする付記１０に記載の同期型半導体装置の試験システム。
（付記１３） 活性状態と非活性状態とを交互に繰り返しながら前記活性状態における試験を実行する同期型半導体装置の試験方法において、
前記活性状態に先立つ所定時間前に、非活性信号を検出して前記非活性状態に移行した後、
同期信号における第１同期タイミングに同期して同期活性信号をラッチして前記活性状態に移行することを特徴とする同期型半導体装置の試験方法。
（付記１４） 活性状態と非活性状態とを交互に繰り返しながら前記活性状態における試験を実行する同期型半導体装置の試験方法において、
同期信号における第１同期タイミングに同期して同期非活性信号をラッチして前記非活性状態に移行した後、
前記非活性状態に引き続く所定時間経過後に、活性信号を検出して前記活性状態に移行することを特徴とする同期型半導体装置の試験方法。
【００８５】
【発明の効果】
本発明によれば、試験時における非活性状態の期間を必要最小限にして、活性状態の期間を任意に設定して活性状態の時間割合を高めることにより、バーンイン・ストレス試験を効率的に実行して、デバイスへの電気的ストレスの印加効率を高めた同期型半導体装置、及び試験システムを提供することが可能となる。
【図面の簡単な説明】
【図１】 第１実施形態の回路ブロック図である。
【図２】 第１実施形態のワード線の制御回路を示す回路図である。
【図３】 第１実施形態の動作波形を示す波形図である。
【図４】 第２実施形態の回路ブロック図である。
【図５】 第２実施形態のワード線の制御回路を示す回路図である。
【図６】 第２実施形態の動作波形を示す波形図である。
【図７】 第３実施形態の回路ブロック図である。
【図８】 第３実施形態のワード線の制御回路を示す回路図である。
【図９】 第３実施形態の動作波形を示す波形図である。
【図１０】 従来技術のワード線の制御回路を示す回路図である。
【図１１】 従来技術の動作波形を示す波形図である。
【図１２】 他の従来技術のワード線の制御回路を示す回路図である。
【図１３】 他の従来技術の動作波形を示す波形図である。
【符号の説明】
１０、２０ テストモードシーケンス回路
１３ 内部タイマ
３０、５０ プリチャージ制御回路
４０ ＣＬＫ立ち下がり検出回路
６０ テストモード判定回路
１００ コマンドラッチ回路
２００ 制御回路
４００ ユーザーモードシーケンス回路
Claims (6)
- 内部に電圧ストレスが印加されている状態である活性状態と内部に電圧ストレスが印加されていない状態である非活性状態とを交互に繰り返しながら前記活性状態におけるバーンイン試験を実行する試験モードを有する同期型半導体装置において、
外部から入力され内部状態を前記活性状態にした後に前記非活性状態に戻す通常動作モードでの動作シーケンスを指示するコマンドを、外部から入力される同期信号における第１同期タイミングに同期してラッチするラッチ手段と、
外部から入力され前記内部状態を前記非活性状態にする指示を与える非活性指示信号を検出する非活性指示検出手段と、
前記非活性指示検出手段により検出される前記非活性指示信号を前記試験モードにおいて取り込み前記内部状態を前記非活性状態に指示する非活性信号を出力する試験時非活性手段と、
前記通常動作モードにおいて、前記ラッチ手段にラッチされた前記コマンドに応じて前記内部状態が前記活性状態にされてから第１の所定時間経過後に、前記内部状態を前記非活性状態に指示する前記非活性信号を出力する通常動作時非活性手段と、
前記試験モードにおいて、前記通常動作時非活性手段が前記非活性信号を出力するのを抑止する抑止手段とを備え、
前記試験モードでは、前記非活性指示信号が入力されることに応じて前記非活性信号が出力され、第２の所定時間経過後に入力され前記ラッチ手段にラッチされる前記コマンドに応じて前記ラッチ手段から活性信号が出力されることを特徴とする同期型半導体装置。 - 内部に電圧ストレスが印加されている状態である活性状態と内部に電圧ストレスが印加されていない状態である非活性状態とを交互に繰り返しながら前記活性状態におけるバーンイン試験を実行する試験モードを有する同期型半導体装置において、
外部から入力され内部状態を前記活性状態にした後に前記非活性状態に戻す通常動作モードでの動作シーケンスを指示するコマンドを、外部から入力される同期信号における第１同期タイミングに同期してラッチするラッチ手段と、
前記通常動作モードにおいて、前記コマンドをラッチした前記ラッチ手段から出力される信号を、前記内部状態を前記活性状態に指示する活性信号として出力すると共に、前記活性信号に引き続く第１の所定時間経過後に、前記内部状態を前記非活性状態に指示する非活性信号を出力するユーザーモードシーケンス回路と、
前記試験モードにおいて、前記コマンドをラッチした前記ラッチ手段から出力される信号を、前記内部状態を前記非活性状態に指示する非活性信号として出力すると共に、前記非活性信号に引き続く第２の所定時間経過後に前記活性信号を出力するテストモードシーケンス回路とを備え、
前記試験モードでは、前記ユーザーモードシーケンス回路の機能が停止され、前記テストモードシーケンス回路によって、前記コマンドが入力されることに応じて前記非活性信号が出力され、前記第２の所定時間経過後に前記活性信号が出力されることを特徴とする同期型半導体装置。 - 前記非活性指示検出手段は、前記非活性指示信号を前記同期信号における第２同期タイミングに同期して検出することを特徴とする請求項１に記載の同期型半導体装置。
- 前記テストモードシーケンス回路は、
前記コマンドをラッチした前記ラッチ手段から出力される信号を前記非活性信号として出力する試験時非活性手段と、
前記非活性信号をトリガとして前記第２の所定時間を計時した後に前記活性信号を出力する計時手段とを備えることを特徴とする請求項２に記載の同期型半導体装置。 - 請求項１又は３に記載される同期型半導体装置のバーンイン試験を実行する試験システムにおいて、
前記同期信号を前記同期型半導体装置に供給する同期信号供給手段と、
前記コマンドを、前記同期信号における第１同期タイミングに同期して前記同期型半導体装置に供給するコマンド供給手段と、
前記非活性指示信号を前記同期型半導体装置に供給する非活性指示信号供給手段とを備え、
前記試験モードでは、前記同期型半導体装置は、前記非活性指示信号が供給されることに応じて前記非活性状態とされ、前記第２の所定時間経過後に前記コマンドが供給されることに応じて前記活性状態とされることを特徴とする同期型半導体装置の試験システム。 - 請求項２又は４に記載される同期型半導体装置のバーンイン試験を実行する試験システムにおいて、
前記同期信号を前記同期型半導体装置に供給する同期信号供給手段と、
前記コマンドを、前記同期信号における第１同期タイミングに同期して前記同期型半導体装置に供給するコマンド供給手段とを備え、
前記試験モードでは、前記同期型半導体装置は、前記コマンドが供給されることに応じて前記非活性状態とされ、前記第２の所定時間経過後に前記活性状態とされることを特徴とする同期型半導体装置の試験システム。
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| DE10136700B4 (de) * | 2001-07-27 | 2008-03-27 | Qimonda Ag | Verfahren zum Testen einer zu testenden Schaltungseinheit und Testvorrichtung |
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| KR100557948B1 (ko) * | 2003-06-20 | 2006-03-10 | 주식회사 하이닉스반도체 | 메모리 장치의 테스트 방법 |
| JP4242741B2 (ja) * | 2003-09-19 | 2009-03-25 | パナソニック株式会社 | デバッグ用信号処理回路 |
| KR100573828B1 (ko) * | 2003-12-29 | 2006-04-26 | 주식회사 하이닉스반도체 | 셀데이터의 손실을 방지하기 위한 반도체 메모리 소자 |
| US7408832B2 (en) * | 2006-03-21 | 2008-08-05 | Mediatek Inc. | Memory control method and apparatuses |
| JP4299856B2 (ja) * | 2006-12-14 | 2009-07-22 | エルピーダメモリ株式会社 | 半導体装置 |
| TWI423256B (zh) * | 2008-10-29 | 2014-01-11 | Etron Technology Inc | 資料感測裝置與方法 |
| US8213242B2 (en) * | 2010-09-23 | 2012-07-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory cells having a row-based read and/or write support circuitry |
| JP2012203970A (ja) * | 2011-03-28 | 2012-10-22 | Elpida Memory Inc | 半導体装置及び半導体装置の制御方法 |
| JP2013004136A (ja) | 2011-06-15 | 2013-01-07 | Elpida Memory Inc | 半導体装置 |
| KR20160002106A (ko) | 2014-06-30 | 2016-01-07 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그의 동작방법 |
| CN105207657B (zh) * | 2015-09-18 | 2017-12-22 | 芯佰微电子（北京）有限公司 | 一种利用负电压进入芯片测试模式的电路 |
| US11139014B2 (en) * | 2019-11-05 | 2021-10-05 | Micron Technology, Inc. | Quick precharge for memory sensing |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000021197A (ja) * | 1998-06-30 | 2000-01-21 | Nec Corp | 半導体記憶装置 |
Family Cites Families (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5161159A (en) * | 1990-08-17 | 1992-11-03 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with multiple clocking for test mode entry |
| JP2762833B2 (ja) * | 1992-02-27 | 1998-06-04 | 日本電気株式会社 | ダイナミック型ランダムアクセスメモリ装置 |
| US5394443A (en) * | 1993-12-23 | 1995-02-28 | Unisys Corporation | Multiple interval single phase clock |
| US5627478A (en) * | 1995-07-06 | 1997-05-06 | Micron Technology, Inc. | Apparatus for disabling and re-enabling access to IC test functions |
| US5619461A (en) * | 1995-07-28 | 1997-04-08 | Micron Quantum Devices, Inc. | Memory system having internal state monitoring circuit |
| US5965902A (en) * | 1995-09-19 | 1999-10-12 | Micron Technology | Method and apparatus for testing of dielectric defects in a packaged semiconductor memory device |
| US20020071325A1 (en) * | 1996-04-30 | 2002-06-13 | Hii Kuong Hua | Built-in self-test arrangement for integrated circuit memory devices |
| US5727001A (en) * | 1996-08-14 | 1998-03-10 | Micron Technology, Inc. | Circuit and method for testing an integrated circuit |
| JPH10228772A (ja) * | 1997-02-18 | 1998-08-25 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| JP3189745B2 (ja) * | 1997-06-27 | 2001-07-16 | 日本電気株式会社 | 同期式半導体記憶装置 |
| JP3803463B2 (ja) * | 1997-07-23 | 2006-08-02 | エルピーダメモリ株式会社 | 半導体記憶装置 |
| KR100282975B1 (ko) * | 1997-11-13 | 2001-03-02 | 다니구찌 이찌로오, 기타오카 다카시 | 워드선의 활성화/비활성화 타이밍을 임의로 제어하는 회로를 포함하는 동기형 반도체 기억 장치 |
| JPH11144497A (ja) * | 1997-11-13 | 1999-05-28 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| JP3169071B2 (ja) * | 1998-04-27 | 2001-05-21 | 日本電気株式会社 | 同期型半導体記憶装置 |
| US6137301A (en) * | 1998-05-11 | 2000-10-24 | Vanguard International Semiconductor Company | EPROM used as a voltage monitor for semiconductor burn-in |
| JP2000021198A (ja) * | 1998-06-30 | 2000-01-21 | Mitsubishi Electric Corp | 同期型半導体集積回路装置 |
| US6489819B1 (en) * | 1998-10-27 | 2002-12-03 | Mitsubishi Denki Kabushiki Kaisha | Clock synchronous semiconductor memory device allowing testing by low speed tester |
| JP2000207900A (ja) * | 1999-01-12 | 2000-07-28 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| JP4204685B2 (ja) * | 1999-01-19 | 2009-01-07 | 株式会社ルネサステクノロジ | 同期型半導体記憶装置 |
| US6415403B1 (en) * | 1999-01-29 | 2002-07-02 | Global Unichip Corporation | Programmable built in self test for embedded DRAM |
| US6061285A (en) * | 1999-11-10 | 2000-05-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of executing earlier command operation in test mode |
| JP4712183B2 (ja) * | 2000-11-30 | 2011-06-29 | 富士通セミコンダクター株式会社 | 同期型半導体装置、及び試験システム |
| US6861860B2 (en) * | 2002-05-17 | 2005-03-01 | Stmicroelectronics, Inc. | Integrated circuit burn-in test system and associated methods |
| US8063650B2 (en) * | 2002-11-27 | 2011-11-22 | Rambus Inc. | Testing fuse configurations in semiconductor devices |
| JP2007232626A (ja) * | 2006-03-02 | 2007-09-13 | Denso Corp | テストモード設定回路 |
-
2000
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Patent Citations (1)
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