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JP2012203970A - 半導体装置及び半導体装置の制御方法 - Google Patents

半導体装置及び半導体装置の制御方法 Download PDF

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JP2012203970A JP2011069078A JP2011069078A JP2012203970A JP 2012203970 A JP2012203970 A JP 2012203970A JP 2011069078 A JP2011069078 A JP 2011069078A JP 2011069078 A JP2011069078 A JP 2011069078A JP 2012203970 A JP2012203970 A JP 2012203970A
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Abstract

【課題】ｔＲＰ期間の性能限界試験を実行可能な半導体装置及びその制御方法を提供する。
【解決手段】コマンドデコーダ１６は、デバイスのアクティブ動作を認識し保持する第１の取り込み部、第１の取り込み部が出力する第１の出力信号を後段の回路（制御回路１８）に出力する第１の出力部、デバイスのインアクティブ動作を認識し保持する第２の取り込み部、第２の取り込み部が出力する第２の出力信号を後段の回路に出力する第２の出力部を含む。第１及び第２の取り込み部は、同期信号（クロック信号ＣＬＫ）の第１の遷移エッジに対応してＣｏｍｍａｎｄを取り込み且つ保持し第１の出力部は、第１の遷移エッジに対応して第１の出力信号（ｉｎＡＣＴ）を出力する。第２の出力部は、テストモード信号が第２の論理であるテストモード動作時に、第１の遷移エッジと逆の遷移エッジである同期信号の第２の遷移エッジに対応して第２の出力信号（ｉｎＰＲＥ）を出力する。
【選択図】図１

Description

本発明は、テスト回路を備えた半導体装置及び半導体装置の制御方法に関する。
外部から供給されるクロック信号に同期して動作し、内部回路を活性化或いは非活性化するコマンドをクロック信号に同期して取り込み、内部回路の動作、及び停止を制御する同期式半導体装置がある。
同期式半導体装置の性能を試験する場合、半導体試験装置（テスタ）からクロック信号及びコマンドを供給する。同期式半導体装置の性能試験には、半導体装置がクロック信号及びプリチャージコマンド（内部回路を非活性化するコマンド）を取りこんでから、クロック信号及びアクトコマンド（内部回路を活性化するコマンド）を取りこむまでの期間（ｔＲＰ期間）を短くした場合、半導体装置が動作できるか否かを試験するｔＲＰ試験と呼ばれる限界性能の試験がある（特許文献１及び特許文献２参照）。
特願平１１−１４４４９７号公報 特開２００１−１２６４８０号公報
特許文献１記載の同期式半導体装置においては、プリチャージ回路が出力する、内部回路を非活性化させるプリチャージ信号の発生時刻を、テストモード信号及び遅延回路により、所定時間遅延させている。そして、同期式半導体装置は、プリチャージ信号の発生時刻を遅延させることで、内部回路の非活性化時刻を遅らせ、ｔＲＰ期間を短く設定するテスト回路を備えている（特許文献１の図２２、図２３参照）。
しかしながら、上記遅延回路は、半導体装置のＰＶＴ（製造条件、印加電圧、動作温度）により遅延時間が変動し、設計上の遅延時間に応じたｔＲＰ期間を設定できないため、ｔＲＰ試験を高い精度で行うことができない。
特許文献２記載の同期式半導体装置においては、ＰＶＴの影響を排除するため、プリチャージコマンドの受け付けからプリチャージ回路の動作開始までの遅延時間を、クロック信号の周期を示す信号（レイテンシ情報）に応じて可変にするタイミング調整回路を備えている。
具体的には、遅延時間を、クロック信号が低周波数の時は第１の遅延時間（４ｎｓ）とし、クロック信号が高周波数の時は第１の遅延時間より第２の遅延時間（２ｎｓ）としている（特許文献２の段落「００４９」、「００５２」、「００５７」及び「００６１」参照）。つまり、同期型半導体装置の動作周波数の違いに対応して、内部遅延時間を変更している。
しかしながら、特許文献２記載の同期式半導体装置においては、プリチャージコマンドの受け付けからプリチャージ回路の動作開始までの遅延時間は、クロック信号の周期に依存させた遅延時間である。そのため、テスタが半導体装置を試験する際に、半導体に供給するクロック信号の周波数（テスト周波数）が、半導体装置の動作周波数に比べて低いテスト時に、半導体装置のプリチャージ時における内部回路の動作タイミングをテスト周波数よりも高速にすることができない。
つまり、同期型半導体装置へのコマンドの入力タイミングは、常にテスタから供給されるクロック信号の周波数で決定される。従って、ｔＲＰ期間は、半導体装置のテスト時に、半導体装置の動作周波数に比べて低周波数のクロック信号しか供給できないテスタを用いた場合、テスタの限界性能（一般的なテストの場合、例えば１５ｎｓ程度）に依存することになり、特に高速に動作する同期型半導体装置の限界性能を測定することが困難になるという問題があった。
本発明は、デバイスの動作モードを定義するコマンドデコーダと、テストモード信号を出力するテストモード回路と、を備え、前記コマンドデコーダは、前記デバイスのアクティブ動作を認識し保持する第１の取り込み部、及び前記第１の取り込み部が出力する第１の出力信号を後段の回路に出力する第１の出力部、並びに、前記デバイスのインアクティブ動作を認識し保持する第２の取り込み部、及び前記第２の取り込み部が出力する第２の出力信号を前記後段の回路に出力する第２の出力部と、を含み、前記第１及び第２の取り込み部は、同期信号の第１の遷移エッジに対応して外部信号を取り込み且つ保持し、前記第１の出力部は、前記第１の遷移エッジに対応して前記第１の出力信号を出力し、前記第２の出力部は、前記テストモード信号が第１の論理であるノーマル動作時に、前記第１の遷移エッジに対応して前記第２の出力信号を出力し、前記テストモード信号が第２の論理であるテストモード動作時に、前記第１の遷移エッジと逆の遷移エッジである前記同期信号の第２の遷移エッジに対応して前記第２の出力信号を出力する、半導体装置である。
また、本発明は、同期信号の第１のサイクルの第１の遷移エッジでデバイスをインアクティブにする第１のコマンド（プリチャージコマンド）を認識且つ保持し、テストモード時、テストモード信号に従って、前記第１のサイクルに続く第２のサイクルの前記第１の遷移エッジと逆の遷移エッジである第２の遷移エッジで、前記認識した第１のコマンド（プリチャージコマンド）を後段の回路へ供給し、前記第２のサイクルの前記第１の遷移エッジで、前記デバイスをアクティブにする第２のコマンド（アクティブコマンド）を認識し、及び前記認識された第２のコマンド（アクティブコマンド）を前記後段の回路へ供給する、半導体装置の制御方法である。
本発明の半導体装置及び半導体装置の制御方法によれば、半導体装置の動作周波数に比べて低周波数のクロック信号しか供給できないテスタを用いた場合、ｔＲＰ期間を、テスタの限界性能の半分まで短縮することができ、高速に動作する同期型半導体装置の限界性能を測定することが容易になるという効果がある。
本発明の技術思想を説明するための図である。 図１に示す本発明の技術思想を更に詳細に説明するために用いるコマンドデコーダのブロック図である。 図２に示すコマンドデコーダの変形例である。 半導体装置１００の全体ブロック図である。 半導体装置１００のアクティブ制御、プリチャージ制御を説明するための回路図である。 図５の説明に用いる動作タイミングチャートである。 図４に示すコマンドデコーダ１６のブロック図である。 図７に示すセレクタの論理レベルの回路図である。 図７に示すデコーダＤＥＣ１及びデコーダＤＥＣ２の論理レベルの回路図である。 図７に示すデコーダＤＥＣ１及びデコーダＤＥＣ２のトランジスタレベルの回路図である。 図４に示すコマンドデコーダ１６の動作タイミングチャートである。
本発明の課題を解決する技術思想の代表的な一例は、以下に示される。但し、本発明の請求内容は、この技術思想に限られず、本発明の請求項に記載の内容であることは言うまでもない。
図１は、本発明の技術思想を説明するための図である。
半導体装置１００におけるコマンドデコーダ１６は、制御回路１８（後段の回路）の活性化制御動作（アクティブ制御動作）及び非活性化動作（プリチャージ制御動作）を定義するコマンドインタフェース機能を有する回路である。
制御回路１８は、コマンドデコーダ１６が取り込んだ外部からのコマンドＣｏｍｍａｎｄに基づき、更に後段に接続される各種内部回路に制御信号を出力し、それらの内部回路を活性化状態（アクティブ状態）にし、或いは非活性化状態（スタンバイ状態）にする制御動作を行う。
コマンドデコーダ１６は、コマンドＣｏｍｍａｎｄとして、ＡＣＴコマンドを取りこんだとき、内部アクト信号ｉｎＡＣＴを、制御回路１８に出力する。また、コマンドデコーダ１６は、ＰＲＥコマンドを取りこんだとき、内部プリチャージ信号ｉｎＰＲＥを制御回路１８に出力する。制御回路１８は、入力される内部アクト信号ｉｎＡＣＴをタイミング調整し、接続される複数の内部回路各々へ、内部回路各々の動作を活性化する制御信号を出力する。接続される複数の内部回路各々は、制御回路１８から入力される各制御信号に基づいて動作を開始する。
また、制御回路１８は、入力される内部プリチャージ信号ｉｎＰＲＥをタイミング調整し、接続される複数の内部回路各々へ、内部回路各々の動作を非活性化する制御信号を出力する。接続される複数の内部回路各々は、制御回路１８から入力される各制御信号に基づいて動作を停止する。
コマンドデコーダ１６は、外部からのクロック信号ＣＬＫに同期してコマンドＣｏｍｍａｎｄを取りこむ。なお、図１において、コマンドデコーダ１６に入力されるクロック信号ＣＬＫの波形を示している。クロック信号ＣＬＫは、ＨレベルからＬレベルへ遷移し（この遷移をｆａｌｌエッジと呼ぶ）、ＬレベルからＨレベルへ遷移する（この遷移をｒｉｓｅエッジと呼ぶ）。つまり、クロック信号ＣＬＫは、ｆａｌｌエッジ及びｒｉｓｅエッジを所定の周期で繰り返す信号である。また、同期型半導体装置である半導体装置１００は、クロック信号ＣＬＫのｆａｌｌエッジまたはｒｉｓｅエッジに同期して、コマンドＣｏｍｍａｎｄを取りこむので、クロック信号ＣＬＫは、半導体装置１００の同期信号である。
コマンドデコーダ１６は、制御回路１８がアクティブ系制御を行うときに、コマンドＣｏｍｍａｎｄとしてＡＣＴコマンドを取りこむ第１の取り込み部と、取り込んだＡＣＴコマンドを内部アクト信号ｉｎＡＣＴとして制御回路１８へ出力する第１の出力部とを備える。
また、コマンドデコーダ１６は、制御回路１８がプリチャージ系制御を行うときに、コマンドＣｏｍｍａｎｄとしてＰＲＥコマンドを取りこむ第２の取り込み部と、取り込んだＰＲＥコマンドを内部プリチャージ信号ｉｎＰＲＥとして制御回路１８へ出力する第１の出力部とを備える。
第１の取り込み部及び第２の取り込み部は、コマンドＣｏｍｍａｎｄを認識し，それぞれ同期信号のｆａｌｌエッジで、認識したコマンドを確定する。
第１の出力部は、同期信号のｆａｌｌエッジで、コマンドを確定した第１の取り込み部の出力信号を、制御回路１８へ内部アクト信号ｉｎＡＣＴとして供給する。
第２の出力部は、ノーマル動作（非テストモード）時、同期信号のｆａｌｌエッジで、コマンドを確定した第２の取り込み部の出力信号を、制御回路１８へ内部プリチャージ信号ｉｎＰＲＥとして供給する。また、第２の出力部は、テストモード時、同期信号のｆａｌｌエッジに代えてＲｉｓｅエッジで、コマンドを確定した第２の取り込み部の出力信号を、制御回路１８へ内部プリチャージ信号ｉｎＰＲＥとして供給する。
このように、コマンドデコーダ１６は、テストモード時、コマンドＣｏｍｍａｎｄとしてＰＲＥコマンドが入力されると、テストモード信号ＴＥＳＴの論理により、図１に示すスイッチＳＷを切り替えて、同期信号であるクロック信号ＣＬＫの半周期分、内部プリチャージ信号ｉｎＰＲＥを遅延させて、制御回路１８へ供給する。
図２及び図３は、上記第２の取り込み部及び第２の出力部を実現するためのブロック構成を示した図である。図２及び図３において、ノーマル動作時とテストモード動作時との切り替えを行うスイッチＳＷの位置が異なるが、テストモード時、クロック信号ＣＬＫの半周期分、内部プリチャージ信号ｉｎＰＲＥを遅延させる点は同じである。
図２においては、図１に示すスイッチＳＷは、スイッチＳＷ１及びスイッチＳＷ２で構成され、第２の出力部の内部に配置される。
第２の取り込み部は、第１認識部及び第１ラッチ部から構成され、第２の出力部は、第１シフト部、スイッチＳＷ１及びスイッチＳＷ２より構成される。
第１認識部は、例えば、複数の外部から入力される制御信号の論理の組み合わせ（コマンドＣｏｍｍａｎｄ）から、プリチャージコマンドを識別するデコーダである。
第１ラッチ部は、内部クロックｃｌｋ＿ｆ（クロック信号ＣＬＫから１８０度位相の遅れたクロック信号ＣＬＫに同期した信号）に対応して、接続点ｎ０１のレベルを保持する。
第１シフト部は、第１ラッチ部の出力である接続点ｎ０２のレベルを、内部ｃｌｋ＿ｒ（内部クロックｃｌｋ＿ｆから１８０度位相の遅れた、クロック信号ＣＬＫと同相、かつ、内部クロックｃｌｋ＿ｆの逆相の信号）に対応してシフトするシフタである。つまり、第１シフト部の出力である接続点ｎ０３のレベルは、クロック信号ＣＬＫの０．５クロック後に接続点ｎ０２のレベルとなる。
スイッチＳＷ１は、接続点ｎ０２を接続点ｎ０５へ接続するスイッチであり、第１ラッチ部の出力である接続点ｎ０２のレベルを、接続点ｎ０５へ転送する。第２の出力部は、接続点ｎ０５から内部プリチャージ信号ｉｎＰＲＥを出力する。
スイッチＳＷ２は、テストモード信号ＴＥＳＴに対応して、ノーマル動作時には接続点ｎ０２と接続点ｎ０４とを、テストモード動作時には接続点ｎ０３と接続点ｎ０４とを接続するスイッチである。接続点ｎ０４のレベルにより、接続点ｎ０２と接続点ｎ０５とが接続される。つまり、第２の取り込み部及び第２の出力部は、テストモード動作時には、クロック信号ＣＬＫの半周期分、内部プリチャージ信号ｉｎＰＲＥを遅延させる。
なお、図２に示す第２の取り込み部及び第２の出力部は、次に説明する図３に示す第２の取り込み部及び第２の出力部に比べて、回路部品数を少なく構成することができる。
図３においては、図１に示すスイッチＳＷは、スイッチＳＷ３で構成され、第２の取り込み部の内部に配置される。
第２の取り込み部は、スイッチＳＷ３、第２認識部、第２ラッチ部、第３認識部及び第３ラッチ部から構成され、第２の出力部は、第２シフト部、アンド回路ＡＮＤ１１、アンド回路ＡＮＤ２１及びオア回路ＯＲ２１から構成される。
スイッチＳＷ３は、テストモード信号ＴＥＳＴの論理により、ノーマル時にコマンドＣｏｍｍａｎｄを第２認識部へ、テストモード時にコマンドＣｏｍｍａｎｄを第３認識部へ転送する。つまり、テストモード信号ＴＥＳＴは、コマンドデコーダのスイッチＳＷ３を、テストモード時に、テスト動作モード側（Ｔ側）へ接続するために用いられ、ノーマル動作時に、ノーマル動作側（Ｎ側）へ接続するために用いられる。
第２認識部及び第３認識部はコマンドＣｏｍｍａｎｄの論理の組み合わせから、プリチャージコマンドを識別するデコーダである。
第２ラッチ部及び第３ラッチ部は、内部クロックｃｌｋ＿ｆに対応して、それぞれ接続点ｎ１１、接続点ｎ２１のレベルを保持する。
アンド回路ＡＮＤ１１は内部クロックｃｌｋ＿ｆに対応して、接続点ｎ１２のレベルを、オア回路ＯＲ２１に出力する。
第２シフト部は、第３ラッチ部の出力である接続点ｎ２２のレベルを、内部ｃｌｋ＿ｒに対応してシフトするシフタである。つまり、第３ラッチ部の出力のレベルは、クロック信号ＣＬＫの０．５クロック（クロック信号ＣＬＫの１／２の周期）後に接続点ｎ２２のレベルとなる。
アンド回路ＡＮＤ２１は内部クロックｃｌｋ＿ｒに対応して、第３ラッチ部の出力である接続点ｎ２２のレベルを、オア回路ＯＲ２１に出力する。
オア回路ＯＲ２１は、アンド回路ＡＮＤ１１の出力とアンド回路ＡＮＤ２１の出力とのいずれかを、内部プリチャージ信号ｉｎＰＲＥとして出力する。つまり、第２の取り込み部及び第２の出力部は、テストモード動作時には、クロック信号ＣＬＫの半周期分、内部プリチャージ信号ｉｎＰＲＥを遅延させる。なお、図２及び図３に示す回路のいずれの回路を用いても、テストモード動作時には、クロック信号ＣＬＫの０．５クロック分、内部プリチャージ信号ｉｎＰＲＥを遅延させることができるが、後の実施形態の説明においては、図３に示す第２の取り込み部及び第２の出力部を用いて説明する。
図１に戻って、コマンドデコーダ１６は、テストモード時、コマンドＣｏｍｍａｎｄとしてＰＲＥコマンドが入力されると、テストモード信号ＴＥＳＴで図１に示すスイッチを切り替えて、同期信号であるクロック信号ＣＬＫの半周期分、内部プリチャージ信号ｉｎＰＲＥを遅延させて、制御回路１８へ供給する。
これにより、ｔＲＰ期間の試験において、クロック信号ＣＬＫの周期よりも短い、１／２の周期でテストを実行できる。つまり、テストにおいて、半導体装置１００にクロック信号ＣＬＫ及びコマンドＣｏｍｍａｎｄを供給するテスタは、ＰＲＥコマンド（第１コマンド）とＡＣＴコマンド（第２のコマンド）との夫々のコマンドを、クロック信号ＣＬＫのｆａｌｌエッジ（第１の遷移エッジ）で供給する。半導体装置１００においては、制御回路１８が、コマンドデコーダ１６が認識した複数のコマンド（ＡＣＴコマンド、ＰＲＥコマンド）に対応する制御動作（それぞれ活性化制御、非活性化制御）を、クロック信号ＣＬＫの周期よりも短い、１／２の周期で実行することができる。
つまり、制御回路１８に制御される内部回路は、ｔＲＰ期間がノーマル動作時に比べて半分の期間となった状態で動作する。
これにより、半導体装置の動作周波数に比べて低周波数のクロック信号しか供給できないテスタを用いた場合、ｔＲＰ期間を、テスタの限界性能の半分まで短縮することができ、高速に動作する同期型半導体装置の限界性能を測定することが容易になる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図４は、本発明を半導体装置、例えば外部から供給されるクロック信号に同期して動作するＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）に適用した場合の半導体装置１００の概略構成を示す。なお、図４に示されている各回路ブロックは、全て単結晶シリコンからなる同一の半導体チップ上に形成される。各回路ブロックは、例えば、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）及びＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）等の複数のトランジスタで構成される。また、○印で示されているのは、当該半導体チップに設けられる外部端子としてのパッドであり、図示されている外部端子の他に外部から供給される電源電圧が印加される電源電圧端子が設けられる。
半導体装置１００は、メモリセルアレイ１１１、アドレスバッファ１２、ロウデコーダ１３、カラムデコーダ１４、センスアンプ１５、コマンドデコーダ１６、モードレジスタ１７、制御回路１８、データ入出力回路１９、及びクロック生成回路２１を備えている。
メモリセルアレイ１１１は、複数のメモリセルが行及び列のマトリックス状に配置された例えば８つのバンク（ＢＡＮＫ０〜７）から構成される。また、各バンクは、記憶領域であるメモリセルアレイ１１１を有している。
例えば、メモリセルアレイ１１１におけるメモリセルＭＣは、ワード線とビット線との交点に配置される。
クロック生成回路２１は、外部から供給される一定周波数のクロック信号ＣＬＫ、及びクロック信号ＣＬＫが有効であることを示すクロックイネーブル信号ＣＫＥに基づいて、内部回路（コマンドデコーダ１６、制御回路１８、データ入出力回路１９）を動作させる内部クロック信号を生成する。本実施形態において、クロック生成回路２１は、内部クロックとして、クロック信号ＣＬＫに同期した同相の内部クロックｃｌｋ＿ｒを生成する。また、クロック生成回路２１は、クロック信号ＣＬＫから１８０度位相の遅れた、クロック信号ＣＬＫに同期し、かつ、内部クロックｃｌｋ＿ｒの逆相の信号である内部クロックｃｌｋ＿ｆを生成する。
半導体装置１００に外部から供給される制御信号としては、クロック信号ＣＬＫ及びクロックイネーブル信号ＣＫＥの他に次の制御信号がある。制御信号は、チップを選択状態にするチップセレクト信号／ＣＳ（以下、外部メモリ制御信号ＣＳとする）、行アドレスストローブ信号／ＲＡＳ（以下、外部メモリ制御信号ＲＡＳとする）、列アドレスストローブ信号／ＣＡＳ（以下、外部メモリ制御信号ＣＡＳとする）、データの書込み動作を指示するライトイネーブル信号／ＷＥ（以下、外部メモリ制御信号ＷＥとする）などである。これらの信号のうち符号の前に“／”が付されているものは、ロウレベル（Ｌレベル）が有効レベルであることを意味している。
コマンドデコーダ１６は、これらの外部メモリ制御信号であるＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、ＷＥ信号と、コマンドアドレス信号ＣＡの全部または一部を受けて、外部から供給されるこれらの信号が示すコマンドＣｏｍｍａｎｄを復号する。
本実施例の半導体装置１００に供給されるコマンドとしては、半導体装置の内部回路の活性化を指示するＡＣＴコマンド（アクトコマンド）、半導体装置１００からのデータ読出しを指示するＲＥＡＤコマンド、半導体装置１００へのデータ書込みを指示するＷＲＴコマンドがある。また、半導体装置１００に供給されるコマンドとして、ＡＣＴコマンドにより活性化された内部回路の非活性化を指示するＰＲＥコマンド（プリチャージコマンド）、モードレジスタ１７への動作モードの設定を指示するＭＲＷコマンドなどがある。
コマンドデコーダ１６は、外部メモリ制御信号であるＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、及びＷＥ信号をコマンド信号として、内部クロック信号に同期して取り込み、復号する。また、コマンドデコーダ１６は、復号の際、コマンドアドレス信号ＣＡをコードとして付随的に使用する場合もある。
コマンドデコーダ１６は、復号したコマンドに対応して内部コマンド信号、例えば、ＡＣＴコマンド、ＷＲＴコマンド、ＲＥＡＤコマンド、ＰＲＥコマンド各々に対応して、内部アクト信号、内部ライト信号、内部リード信号、内部プリチャージ信号などを内部コマンド信号として制御回路１８へ出力する。
例えば、コマンドデコーダ１６は、ＡＣＴコマンドを取りこむ際、ロウアドレスとして使用されるコマンドアドレス信号ＣＡを使用せず、外部メモリ制御信号であるＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、及びＷＥ信号をコマンド信号として復号し、内部アクト信号ｉｎＡＣＴを制御回路１８へ出力する。
一方、コマンドデコーダ１６は、プリチャージコマンド（ＰＲＥコマンド）を取りこむ際、ロウアドレス及びカラムアドレスとして使用されないコマンドアドレス信号ＣＡを使用し、外部メモリ制御信号であるＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、及びＷＥ信号をコマンド信号として復号し、内部プリチャージ信号ｉｎＰＲＥを制御回路１８へ出力する。
モードレジスタ１７は、外部メモリ制御信号であるＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、及びＷＥ信号の活性レベルの組み合わせ入力によりコマンドアドレス信号ＣＡを保持し、テスト動作モードへのエントリなど各動作モードの初期設定を行う。
本実施形態において、モードレジスタ１７は、外部から入力されるＭＲＷコマンドに応じて、テストモード動作が設定された場合、活性レベル（Ｈレベル）のテストモード信号ＴＥＳＴを、コマンドデコーダ１６に出力し、上述したコマンドデコーダ１６におけるスイッチＳＷ３をテスト動作モード側へ接続させる。
制御回路１８は、モードレジスタに設定された各動作モード、コマンドデコーダ１６からの内部コマンド信号に対応して、半導体装置１００内の各回路（アドレスバッファ１２、ロウデコーダ１３、カラムデコーダ１４、センスアンプ１５、データ入出力回路１９）を制御する制御信号を発生する。
例えば、制御回路１８は、ロウデコーダ１３、カラムデコーダ１４、センスアンプ１５、データ入出力回路１９などの回路を活性化または非活性化する制御信号を出力する。
制御回路１８は、内部アクト信号ｉｎＡＣＴ、内部プリチャージ信号ｉｎＰＲＥの論理レベルの変化に対応して、タイミング調整された各制御信号を生成して、アドレスバッファ１２、ロウデコーダ１３、及びセンスアンプ１５に対して出力する。
また、制御回路１８は、内部ライト信号または内部リード信号の論理レベルの変化に対応してタイミング調整された制御信号を生成して、カラムデコーダ１４、データ入出力回路１９に対して出力する。
アドレスバッファ１２は、ＡＣＴコマンドにより活性化された状態で、つまり、制御回路１８から制御信号が入力されて活性化されると、外部から入力されるメモリセルの位置を示すアドレスデータ（以下、アドレスと略す）を、マルチプレックス方式で内部に取り込む。マルチプレックス方式とは、ＡＣＴコマンドによりメモリセルの位置を示すロウアドレス（行アドレス）を、ＲＥＡＤコマンドまたはＷＲＴコマンドによりメモリセルの位置を示すカラムアドレス（列アドレス）を、時系列に取り込む方式である。
アドレスバッファ１２は、取り込んだロウアドレスを、内部ロウアドレス信号ＸＡｄｄとしてロウデコーダ１３に出力し、取り込んだカラムアドレスを、内部カラムアドレス信号ＹＡｄｄとしてカラムデコーダ１４に出力する。
ロウデコーダ１３は、ＡＣＴコマンドにより活性化された状態で、つまり、制御回路１８から制御信号が入力されて活性化された状態で、アドレスバッファ１２により取り込まれたロウアドレスをデコードし、メモリセルアレイ１１１内の対応するワード線ＷＬを選択する。選択されたワード線ＷＬに接続される複数のメモリセルは、それぞれのビット線ＢＬと接続され、メモリセルＭＣに記憶されているデータはビット線ＢＬに読み出される。
センスアンプ１５は、ＡＣＴコマンドにより活性化され、つまり、制御回路１８から制御信号が入力されて活性化され、ビット線に読み出された電圧を増幅する。また、センスアンプ１５は、半導体装置が読み出し動作にあるとき、増幅したデータを選択されるカラムスイッチ及びＩ／Ｏ線を介して、データ入出力回路１９へ出力する。また、センスアンプ１５は、半導体装置が書き込み動作にあるとき、データ入出力回路１９からカラムスイッチ及びＩ／Ｏ線を介して入力されるデータをメモリセルへ書き込む。
カラムデコーダ１４は、ＡＣＴコマンドに続くＷＲＴコマンド（またはＲＥＡＤコマンド）により活性化された状態で、つまり、制御回路１８から制御信号が入力されて活性化された状態で、アドレスバッファ１２により取り込まれた列アドレスをデコードしてメモリセルアレイ１１１内の対応するカラム（ビット線）を選択する。
データ入出力回路１９は、半導体装置の読み出し動作において、メモリセルアレイ１１１からＩ／Ｏ線を介して読み出されたデータを、データ入出力端子ＤＱ０〜ＤＱ１５を介して外部に出力する。また、データ入出力回路１９は、書き込み動作において外部からデータ入出力端子ＤＱ０〜ＤＱ１５を介して入力されるデータをラッチして、Ｉ／Ｏ線を介してセンスアンプ１５へ供給する。なお、データ入出力回路１９は、外部から供給される制御信号ＤＱＭに基づいて例えば１６ビットのデータＤＱ０〜ＤＱ１５をマスク（有効）するかしないかを決定するように構成されている。
ここで、制御回路１８が、内部アクト信号ｉｎＡＣＴまたは内部プリチャージ信号ｉｎＰＲＥに基づいて複数の制御信号を出力し、内部回路の活性化または非活性化制御を行う動作について、図面を参照して説明する。
図５は、メモリセルアレイ１１１の動作を説明するための回路図であり、図６は、動作の説明に用いるタイミングチャートである。
図５において、複数のメモリセルが配置され、それぞれのメモリセルがワード線及びビット線に接続されている。なお、図５においては、複数のメモリセルとして、３×３＝９個のメモリセル（メモリセルＭＣ１〜メモリセルＭＣ９）を示している。また、ワード線として、３本のワード線（ワード線ＷＬｍ−１〜ワード線ＷＬｍ＋１）、ビット線として、３対のビット線対（ビット線ＢＬＴｎ−１とビット線ＢＬＢｎ−１とのビット線対、ビット線ＢＬＴｎとビット線ＢＬＢｎとのビット線対、ビット線ＢＬＴｎ＋１とビット線ＢＬＢｎ＋１とのビット線対）を示している。なお、本セルアレイの方式は、所謂フォールディッドビットライン方式であるが、オープンビットライン方式であってもよい。
図５に示すように、メモリセルＭＣ１〜メモリセルＭＣ９各々は、Ｘデコーダに接続されるワード線ＷＬｍ−１〜ワード線ＷＬｍ＋１のうちのいずれか一本に接続されるとともに、３対のビット線対のうちのいずれか一本のビット線に接続されている。
また、３対のビット線対各々は、イコライザＥＱｎ−１〜イコライザＥＱｎ＋１のいずれかのイコライザに接続されている。
イコライザＥＱｎ−１〜イコライザＥＱｎ＋１各々は、いずれも制御回路１８から入力される制御信号ＢＬＥＱが活性レベル（Ｈレベル）になると活性化し、それぞれに対応して設けられたビット線対間を短絡し、ビット線対を構成するビット線各々の電圧レベルをビット線プリチャージ電圧ＶＢＬＰの電圧レベルと等しいレベルにする。
なお、ビット線プリチャージ電圧ＶＢＬＰは、半導体装置１００内に設けられた降圧回路により生成され、例えば半導体装置１００が動作する電圧ＶＤＤの半分の電圧である。
また、イコライザＥＱｎ−１〜イコライザＥＱｎ＋１各々は、制御回路１８から入力される制御信号ＢＬＥＱが非活性レベル（Ｌレベル）になると非活性化し、ビット線対間の短絡を停止し、ビット線各々をフローティング状態にする。
図５において、３対のビット線対に対応して、センスアンプＳＡｎ−１〜センスアンプＳＡｎ＋１が設けられている。なお、図１に示すセンスアンプ１５は、これらのセンスアンプＳＡが複数個配置されて構成される。
センスアンプＳＡｎ−１〜センスアンプＳＡｎ＋１各々は、対応するビット線対の一方にメモリセルからのデータが読み出された後、ビット線対の間に生じる電圧差を増幅し、ビット線対をメモリセルのデータに応じて増幅する。例えば、センスアンプＳＡｎ−１〜センスアンプＳＡｎ＋１各々は、対応するメモリセルにデータ０として「Ｌ」レベルが記憶されている場合、ビット線対の一方をＬレベル（ＧＮＤレベル）に、ビット線対の他方をＨレベル（ＶＤＤレベル）に増幅する。また、センスアンプＳＡｎ−１〜センスアンプＳＡｎ＋１各々は、メモリセルにデータ１として「Ｈ」レベルが記憶されている場合、ビット線対の一方をＨレベルに、ビット線対の他方をＬレベルに増幅する。
制御回路１８は、コマンドデコーダ１６から内部アクト信号ｉｎＡＣＴが入力されると、
制御信号ＳＡＰを非活性レベル（ビット線プリチャージＶＢＬＰの電圧レベル）から活性レベル（Ｈレベル）に変化させ、制御信号ＳＡＮを非活性レベル（ビット線プリチャージＶＢＬＰの電圧レベル）から活性レベル（Ｌレベル）に変化させる。センスアンプＳＡｎ−１〜センスアンプＳＡｎ＋１各々は、活性レベルの制御信号ＳＡＰ及び制御信号ＳＡＮが入力されると、対応するメモリセルが記憶するデータの増幅動作を開始する。
また、制御回路１８は、コマンドデコーダ１６から内部プリチャージ信号ｉｎＰＲＥが入力されると、制御信号ＳＡＰを活性レベルから非活性レベルに変化させ、制御信号ＳＡＮを活性レベルから非活性レベルに変化させる。センスアンプＳＡｎ−１〜センスアンプＳＡｎ＋１各々は、非活性レベルの制御信号ＳＡＰ及び制御信号ＳＡＮが入力されると、対応するメモリセルが記憶するデータの増幅動作を終了する。
このように、制御回路１８は、内部アクト信号ｉｎＡＣＴ及び内部プリチャージ信号ｉｎＰＲＥに基づいて、制御信号ＳＡＰ及び制御信号ＳＡＮの電圧レベルを遷移させ、センスアンプＳＡｎ−１〜センスアンプＳＡｎ＋１各々の活性または非活性を制御する。
制御回路１８は、コマンドデコーダ１６から内部アクト信号ｉｎＡＣＴが入力されると、制御信号ＢＬＥＱを活性レベル（Ｈレベル）から非活性レベル（Ｌレベル）にし、イコライザＥＱｎ−１〜イコライザＥＱｎ＋１を非活性化する。また、制御回路１８は、コマンドデコーダ１６から内部プリチャージ信号ｉｎＰＲＥが入力されると、制御信号ＢＬＥＱを非活性レベル（Ｌレベル）から活性レベル（Ｈレベル）にし、イコライザＥＱｎ−１〜イコライザＥＱｎ＋１を活性化する。
このように、制御回路１８は、内部アクト信号ｉｎＡＣＴ及び内部プリチャージ信号ｉｎＰＲＥに基づいて、制御信号ＢＬＥＱの電圧レベルを遷移させ、イコライザＥＱｎ−１〜イコライザＥＱｎ＋１の活性または非活性を制御する。
また、制御回路１８は、コマンドデコーダ１６から内部アクト信号ｉｎＡＣＴが入力されると、制御信号ＸＡｄｄＥを非活性レベル（Ｌレベル）から活性レベル（Ｈレベル）とする。ロウデコーダ１３は、活性レベルの制御信号ＸＡｄｄＥが入力されると、内部アドレス信号ＸＡｄｄをデコーディングして、ワード線を選択し（Ｈレベルにし）、ワード線に接続されたメモリセルを対応するビット線に接続する。
また、制御回路１８は、コマンドデコーダ１６から内部プリチャージ信号ｉｎＰＲＥが入力されると、制御信号ＸＡｄｄＥを活性レベル（Ｈレベル）から非活性レベル（Ｌレベル）とする。ロウデコーダ１３は、非活性レベルの制御信号ＸＡｄｄＥが入力されると、ワード線を非選択とし（Ｌレベルにし）、ワード線に接続されたメモリセルを対応するビット線と非接続とする。
このように、制御回路１８は、内部アクト信号ｉｎＡＣＴ及び内部プリチャージ信号ｉｎＰＲＥに基づいて、制御信号ＸＡｄｄＥの電圧レベルを遷移させ、ロウデコーダ１３の活性または非活性を制御する。
なお、制御回路１８は、コマンドデコーダ１６から内部アクト信号ｉｎＡＣＴが入力され、引き続いて内部ライト信号または内部リード信号が入力されると、制御信号ＳＡＰ及び制御信号ＳＡＮの活性レベルへの遷移時刻に対してタイミング調整された、活性レベルの制御信号ＹＡｄｄＥをカラムデコーダ１４に出力する。カラムデコーダ１４は、活性レベルの制御信号ＹＡｄｄＥが入力されると、内部アドレス信号ＹＡｄｄをデコーディングして、カラムスイッチ信号ＹＳｎ−１〜カラムスイッチ信号ＹＳｎ＋１のいずれかを出力する。これにより、カラムスイッチＣＳＷｎ−１〜カラムスイッチＣＳＷｎ＋１のいずれかが選択され、選択されたカラムスイッチは、対応するビット線対とＩ／Ｏ線対（ＩＯＴ及びＩＯＢ）とを接続する。
半導体装置１００のコマンドデコーダ１６にＡＣＴコマンドに続いてＲＥＡＤコマンドが入力される場合、つまり、制御回路１８に内部リード信号が入力される場合、センスアンプが増幅したメモリセルのデータが、選択されたカラムスイッチ、及びＩＯ線対を介してデータ入出力回路１９に入力される。データ入出力回路１９は、メモリセルのデータを、半導体装置１００の外部へ出力する。
また、半導体装置１００のコマンドデコーダ１６にＡＣＴコマンドに続いてＷＲＩＴコマンドが入力される場合、つまり、制御回路１８に内部ライト信号が入力される場合、データ入出力回路１９は、半導体装置１００の外部からのデータを、ＩＯ線対、選択されたカラムスイッチを介して、ビット線に書き込む。このように、センスアンプは、データ入出力回路１９とともに、外部からのデータをメモリセルに書き込む。
続いて、制御回路１８が、内部アクト信号ｉｎＡＣＴ、内部プリチャージ信号ｉｎＰＲＥの論理レベルの変化に対応して、上記制御信号をタイミング調整して出力する動作、及び、制御信号が入力される各回路の動作について、図６を用いて説明する。
ここでは、本発明に関係するＡＣＴコマンド及びＰＲＥコマンドが、テストモード動作とは異なるノーマル動作において（ＭＲＷにテストモードが設定されていない場合において）、外部から供給される場合、図５に示す各回路が行う動作について簡単に述べる。
まず、時刻ｔ１において、外部からのクロック信号ＣＬＫの立ち下り時に、例えば、外部メモリ制御信号ＣＳ、ＲＡＳがＬレベルであり外部メモリ制御信号ＣＡＳ、ＷＥがＨレベルであるときに、コマンドデコーダ１６にＡＣＴコマンドが入力される。このとき、コマンドデコーダ１６が出力する内部コマンド信号のうち、内部アクト信号ｉｎＡＣＴがＬレベルからＨレベルへ変化する。この内部アクティブ信号のＨレベルへの変化に対応して、半導体装置１００の内部でアクティブ動作が行われる。すなわち、制御回路１８は、制御信号ＢＬＥＱを活性レベル（Ｈレベル）から非活性レベル（Ｌレベル）に変化させ、メモリセルアレイ１１１におけるイコライザＥＱの活性動作であるビット線プリチャージ動作を停止させる。
続いて、制御回路１８は、制御信号ＸＡｄｄＥを非活性レベル（Ｌレベル）から活性レベル（Ｈレベル）に変化させ、ロウデコーダ１３の活性化動作であるワード線選択動作を実行させる。これにより、ロウデコーダ１３は、図５に示すワード線のうち、例えばワード線ＷＬｍをＨレベルに変化させる。ワード線ＷＬｍに接続されるメモリセルＭＣ２、メモリセルＭＣ５、及びメモリセルＭＣ８が選択され、それぞれビット線ＢＬＢｎ−１、ビット線ＢＬＢｎ、及びビット線ＢＬＢｎ＋１にメモリセルのデータが読み出される。また、各ビット線対の間に差電圧が生じる。
続いて、制御回路１８は、制御信号ＳＡＰを非活性レベル（ビット線プリチャージＶＢＬＰの電圧レベル）から活性レベル（Ｈレベル）に変化させ、制御信号ＳＡＮを非活性レベル（ビット線プリチャージＶＢＬＰの電圧レベル）から活性レベル（Ｌレベル）に変化させる。これにより、センスアンプＳＡｎ−１〜センスアンプＳＡｎ＋１各々は、活性レベルの制御信号ＳＡＰ及び制御信号ＳＡＮが入力され、対応するビット線対の増幅動作を開始する。図６においては、選択されたメモリセルのうちメモリセルＭＣ５がＨレベルを記憶している場合を示しており、ビット線ＢＬＢｎがＨレベルに、ビット線ＢＬＢｎがＬレベルへと増幅される。もちろん、この増幅動作に併せて、メモリセルＭＣ５の記憶するデータはＨレベルへリフレッシュされる。
続いて、時刻ｔ１〜時刻ｔ２の間に、ＲＥＡＤコマンドが入力されれば、メモリセルが記憶するデータの半導体装置１００の外部へのデータ出力が行われる。或いは、時刻ｔ１〜時刻ｔ２の間に、ＷＲＩＴコマンドが入力されれば、半導体装置１００の外部からのデータ入力が行われる。ここで、上記いずれの動作も行われず、つまり、ロウアドレスを指定して実行されるリフレッシュ動作が行われるものとして、時刻ｔ２において、半導体装置１００にはＰＲＥコマンドが供給されるものとする。
まず、時刻ｔ２において、スタンバイ状態に移行する際、クロック信号ＣＬＫの立ち上り時に、外部メモリ制御信号ＣＳ、ＲＡＳ、ＷＥがＬレベルであり、外部メモリ制御信号ＣＡＳがＨレベルであるときに、コマンドデコーダ１６にＰＲＥコマンドが入力される。このとき、コマンドデコーダ１６が出力する内部コマンド信号のうち、内部プリチャージ信号ｉｎＰＲＥがＬレベルからＨレベルへ変化する。この内部プリチャージ信号のＨレベルへの変化に対応して、半導体装置１００の内部でプリチャージ動作が行われる。
制御回路１８は、制御信号ＸＡｄｄＥを活性レベル（Ｈレベル）から非活性レベル（Ｌレベル）へと変化させ、ロウデコーダ１３のワード線選択動作を停止させる。ロウデコーダ１３は、非活性レベルの制御信号ＸＡｄｄＥが入力されると、選択しているワード線（この場合ワード線ＷＬｍ）をＬレベルに変化させる。
これにより、メモリセルＭＣ２、メモリセルＭＣ５、及びメモリセルＭＣ８は、それぞれビット線ＢＬＢｎ−１、ビット線ＢＬＢｎ、及びビット線ＢＬＢｎ＋１と非接続となり、リフレッシュ後のデータを記憶する。
続いて、制御回路１８は、制御信号ＳＡＰを活性レベル（Ｈレベル）から非活性レベル（ビット線プリチャージＶＢＬＰの電圧レベル）へと変化させ、制御信号ＳＡＮを活性レベル（Ｌレベル）から非活性レベル（ビット線プリチャージＶＢＬＰの電圧レベル）へと変化させる。これにより、センスアンプは増幅動作を終了する。
続いて、制御回路１８は、制御信号ＢＬＥＱを非活性レベル（Ｌレベル）から活性レベル（Ｈレベル）へと変化させ、イコライザＥＱのビット線の活性動作であるプリチャージ動作を開始させる。ビット線対各々の電圧は、ビット線プリチャージＶＢＬＰの電圧レベルにプリチャージされる（スタンバイ状態における電圧レベルとなる）。
ところで、上述の通り、コマンドデコーダ１６は、クロック信号ＣＬＫの立下りに同期して、ＡＣＴコマンドを取り込み、内部アクト信号ｉｎＡＣＴをＬレベルからＨレベルに変化させる。そして、制御回路１８は、上述の通り、制御信号ＢＬＥＱ、制御信号ＸＡｄｄＥ、制御信号ＳＡＰ及び制御信号ＳＡＮを、それぞれ内部アクト信号ｉｎＡＣＴの立ち上がり時刻からタイミング調整して発生させ、イコライザＥＱを非活性化、ロウデコーダ１３を活性化、及びセンスアンプを活性化させる。
また、コマンドデコーダ１６は、クロック信号ＣＬＫの立下りに同期して、ＰＲＥコマンドを取り込み、内部プリチャージ信号ｉｎＰＲＥをＬレベルからＨレベルに変化させる。そして、制御回路１８は、上述の通り、制御信号ＢＬＥＱ、制御信号ＸＡｄｄＥ、制御信号ＳＡＰ及び制御信号ＳＡＮを、それぞれ内部プリチャージ信号ｉｎＰＲＥの立ち上がり時刻からタイミング調整して発生させ、イコライザＥＱを活性化、ロウデコーダ１３を非活性化、及びセンスアンプを非活性化させる。
ここで、半導体装置１００に、ＰＲＥコマンドに続いて、ＡＣＴコマンドを供給する場合を考える。
これら各コマンドの入力タイミング時刻は、クロック信号ＣＬＫの立下り時刻となるので、半導体装置の１００のｔＲＰ試験を行う場合、ｔＲＰ期間はクロック信号ＣＬＫの１周期の整数倍で試験されることとなる。
例えば、高周波数のクロック信号ＣＬＫを供給し、ｔＲＰ期間の限界性能試験を行う場合、図６に示す時刻ｔ４、あるいは時刻ｔ５等にＡＣＴコマンドを入力する。例えば、時刻ｔ５にＡＣＴコマンドを供給することで、ビット線の電圧が初期値の電圧レベル（ビット線プリチャージ電圧ＶＢＬＰの電圧レベル）に十分プリチャージされない状態で、ワード線を選択することとなり、メモリセルのデータが十分にビット線に読み出されない状態でセンスアンプの増幅動作が開始され、誤ったデータを読み出してしまうことが考えられる。
或いは、上記と同じ高周波数のクロック信号を時刻ｔ４に供給した場合、または、更に高周波数のクロック信号ＣＬＫを時刻ｔ５に供給した場合、ワード線のリセット（Ｌレベルへのリセット）が十分行われない状態で、次のワード線が選択されて、先に選択しているワード線のデータが破壊され、次のデータが破壊されたメモリセルへのアクセスにおいて誤ったデータを読み出してしまうことが考えられる。
このように誤ったデータを読み出すか否かを、ＰＲＥコマンドを供給する時刻（時刻ｔ２）に続いて、ＡＣＴコマンドを供給する時刻（時刻ｔ２からクロック信号ＣＬＫの１周期の整数倍遅れた時刻）を変化させて、テスタにより判定することで、ｔＲＰ期間の限界性能を求める試験を行うことができる。
例えば、図６において、誤ったデータ読み出しが行われる場合のＡＣＴコマンド供給時刻がｔ４で、正しいデータ読み出しが行われる場合のＡＣＴコマンド供給時刻がｔ５である場合、半導体装置１００のｔＲＰの限界性能が、（ｔ４−ｔ２）と（ｔ５−ｔ２）との間にあることを、テスタにより判定することができる。
しかしながら、低周波数のクロック信号しか供給できないテスタでは、例えば、時刻ｔ２に続くクロック信号ＣＬＫの次の立ち下がり時刻である時刻ｔ４にＡＣＴコマンドを供給しても、誤ったデータを読み出し動作を行わない場合があり得る。つまり、半導体装置１００は、時刻ｔ２からプリチャージ動作を開始し、クロック信号の周期とは関係なくデバイスの実力で、上記ビット線のプリチャージまで終了する。そのため、低周波数のクロック信号が供給される場合、半導体装置１００のプリチャージ動作が終了していれば、時刻ｔ４にＡＣＴコマンドを供給しても上述した様な誤ったデータの読み出し動作を行わなくなってしまうことが起き得る。つまり、半導体装置のｔＲＰの限界性能が、クロック信号が低周波数の場合、（ｔ４−ｔ２）未満となり、半導体装置１００のｔＲＰの限界性能を求めることができなくなってしまう。
そこで、本実施形態の半導体装置１００においては、コマンドデコーダ１６の構成を下記に説明する構成とすることで、テストモードにおいて、図６で示す時刻ｔ２にＰＲＥコマンド、時刻ｔ４にＡＣＴコマンドを供給した場合であっても、実質的にＰＲＥコマンドが時刻ｔ３に供給された場合と同様の時間だけ内部プリチャージ信号ｉｎＰＲＥを遅延させる。これにより、半導体装置１００のプリチャージ動作をクロック信号ＣＬＫの周期の半分の周期で実行できるようにし、低周波数のクロック信号しか供給できないテスタであっても、半導体装置１００のｔＲＰの限界性能試験を行うことができる。
なお、半導体装置１００をテストモードへ移行するには、クロック信号ＣＬＫの立ち上り時に、外部メモリ制御信号ＣＳ、ＲＡＳ、ＷＥ、ＣＡＳが全てＬレベルであるときに、コマンドデコーダ１６にＭＲＷコマンドが供給される。モードレジスタ１７は、ＭＲＷコマンドが入力され、入力されるコマンドアドレス信号ＣＡの論理が所定の論理である場合、半導体装置１００がテスト動作モードへ移行することを示すテストモード信号ＴＥＳＴを生成する。このテストモード信号ＴＥＳＴは、コマンドデコーダ１６に入力され、コマンドデコーダのスイッチＳＷ３をテストモード側へ接続するために用いられる。
なお、半導体装置１００にＭＲＷコマンドが供給され、上記テスト動作モードへ移行した後に、ＡＣＴコマンド、ＲＥＡＤコマンド等を供給する場合、半導体装置１００は供給されるコマンドが指示する上述した動作を行う。
また、このテストモード信号ＴＥＳＴは、再びＭＲＷコマンドが供給されるまでは、スイッチＳＷ３をテスト動作モードの状態に（テストモードを設定した状態）に維持する。半導体装置１００は、テスト動作モードから通常動作モードへ移行する場合、再び供給されるＭＲＷコマンド及び入力されるコマンドアドレス信号ＣＡの論理により、モードレジスタ１７を解除し、通常動作モードを設定するものとする。
続いて、コマンドデコーダ１６の構成について図面を用いて説明する。
図７は、図４に示すコマンドデコーダ１６のプリチャージ動作に係る部分のブロック図である。また、図８は、図７に示すスイッチＳＷ３の論理レベルの回路図、及びトランジスタレベルの回路図である。また、図９は、図７に示すデコーダＤＥＣ１及びデコーダＤＥＣ２の論理レベルの回路図であり、図１０は、図９に示すラッチＬＴＨ１及びラッチＬＴＨ２のトランジスタレベルの回路図である。なお、図１０に用いる回路記号のうち、符号ＱＰはＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）を、符号ＱＮはＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）を、それぞれ示している。また、図１１は、図４に示すコマンドデコーダ１６の動作タイミングチャートである。
以下、まず、図８〜図１０を用いて、図７に示すコマンドデコーダ１６の構成について説明する。
図７に示すように、コマンドデコーダ１６は、スイッチＳＷ３、デコーダＤＥＣ１、デコーダＤＥＣ２、及びオア回路ＯＲ２１から構成される。
スイッチＳＷ３は、図８（ａ）に示すように、テストモード信号ＴＥＳＴの論理により、コマンドデコーダ１６に入力されるコマンドアドレス信号ＣＡを、デコーダＤＥＣ１またはデコーダＤＥＣ２の一方に供給する回路である。図８（ａ）において、スイッチＳＷ３は、端子ＩＮ、端子Ｏ１、及び端子Ｏ２を有しており、ノーマル動作時においては、端子ＩＮに入力されるコマンドアドレス信号ＣＡ［ｎ：０］を、端子Ｏ１からデコーダＤＥＣ１へ出力する。一方、スイッチＳＷ３は、テストモード動作時においては、端子ＩＮに入力されるコマンドアドレス信号ＣＡ［ｎ：０］を、端子Ｏ２からデコーダＤＥＣ２へ出力する。
スイッチＳＷ３は、図８（ｂ）で示すスイッチＳＷ３ａの複数個（ｎ＋１個）から構成される。図８（ｂ）に示すＩＮ端子には、コマンドアドレス信号ＣＡ［ｎ：０］の１ビットが入力される。スイッチＳＷ３ａは、インバータ回路ＩＮＶ８１、ナンド回路ＮＡＮＤ８２、インバータ回路ＩＮＶ８３、ナンド回路ＮＡＮＤ８４、及びインバータ回路ＩＮＶ８５を有している。
インバータ回路ＩＮＶ８１は、テストモード信号ＴＥＳＴの論理を反転してナンド回路ＮＡＮＤ８２に出力する。
ナンド回路ＮＡＮＤ８２には、コマンドアドレス信号ＣＡ［ｎ：０］のうちの一つのコマンドアドレス信号と、インバータ回路ＩＮＶ８１の出力信号とが入力される。インバータ回路ＩＮＶ８３は、ナンド回路ＮＡＮＤ８２の論理を反転して端子Ｏ１から出力する。
また、ＮＡＮＤ回路８４には、コマンドアドレス信号ＣＡ［ｎ：０］のうちの一つのコマンドアドレス信号と、テストモード信号ＴＥＳＴとが入力される。インバータ回路ＩＮＶ８５は、ナンド回路ＮＡＮＤ８４の論理を反転して端子Ｏ２から出力する。
以上の構成により、スイッチＳＷ３ａは、テストモード信号ＴＥＳＴがＬレベルの時、コマンドアドレス信号ＣＡと同じ論理の信号を、端子Ｏ１から出力し、テストモード信号ＴＥＳＴがＨレベルの時、コマンドアドレス信号ＣＡと同じ論理の信号を、端子Ｏ２から出力する。
図７に戻って、スイッチＳＷ３（スイッチ）は、テストモード信号ＴＥＳＴがＬレベルの時（テストモード信号が第１の論理であるノーマル動作時）、コマンドアドレス信号ＣＡ［ｎ：０］と同じ論理の信号を、デコーダＤＥＣ１へ出力し、テストモード信号ＴＥＳＴがＨレベルの時（テストモード信号が第２の論理であるテストモード動作時）、コマンドアドレス信号ＣＡ［ｎ：０］と同じ論理の信号を、デコーダＤＥＣ２へ出力する。
また、図７に示すデコーダＤＥＣ１は、図９（ａ）に示すように、アンド回路ＡＮＤ９１（第２認識部）、ラッチＬＴＨ１（第２ラッチ部）、及びアンド回路ＡＮＤ１１から構成される。
ラッチＬＴＨ１は、図１０（ａ）に回路構成を示すように、トランジスタＱＮ１０１、トランジスタＱＰ１０２、トランジスタＱＰ１０３、トランジスタＱＮ１０４、インバータ回路ＩＮＶ１０１、インバータ回路ＩＮＶ１０２、インバータ回路ＩＮＶ１０３、インバータ回路ＩＮＶ１０４、及びインバータ回路ＩＮＶ１０５から構成される。
インバータ回路ＩＮＶ１０１の入力は、クロックＣＫが入力される端子に接続され、出力はインバータ回路ＩＮＶ１０２の入力、トランジスタＱＮ１０１のゲート端子、及びトランジスタＱＰ１０３のゲート端子へと接続される。
インバータ回路ＩＮＶ１０１は、クロックＣＫを論理反転し、論理反転した信号を、インバータ回路ＩＮＶ１０２の入力、トランジスタＱＮ１０１のゲート端子、及びトランジスタＱＰ１０３のゲート端子へと出力する。
インバータ回路ＩＮＶ１０２は、入力がインバータ回路ＩＮＶ１０１の出力に接続され、出力がトランジスタＱＰ１０２及びトランジスタＱＮ１０４のゲート端子と接続される。
インバータ回路ＩＮＶ１０２は、インバータ回路ＩＮＶ１０１の出力を論理反転し、論理反転した信号を、トランジスタＱＰ１０２及びトランジスタＱＮ１０４のゲート端子へと出力する。
トランジスタＱＮ１０１及びトランジスタＱＰ１０２は、ソース端子及びドレイン端子が共通接続され、トランスファーゲートを構成する。トランジスタＱＮ１０１及びトランジスタＱＰ１０２のソース端子は、ラッチＬＴＨ１のデータ入力端子であるＤ端子に接続される。トランジスタＱＮ１０１及びトランジスタＱＰ１０２のドレイン端子は、トランジスタＱＰ１０３及びトランジスタＱＮ１０４のソース端子、並びにインバータ回路ＩＮＶ１０３の入力に接続される。
トランジスタＱＮ１０１及びトランジスタＱＰ１０２は、ソース端子に接続されたＤ端子に入力されるデータを、クロックＣＫがＬレベルの間、ドレイン端子に出力する。また、トランジスタＱＮ１０１及びトランジスタＱＰ１０２は、クロックＣＫがＬレベルからＨレベルへ遷移すると、ソース端子に入力されるデータを受け付けず、ドレイン端子への出力を停止する。
トランジスタＱＰ１０３及びトランジスタＱＮ１０４は、ソース及びドレインが共通接続され、トランスファーゲートを構成する。トランジスタＱＰ１０３及びトランジスタＱＮ１０４のソース端子は、トランジスタＱＮ１０１及びトランジスタＱＰ１０２のドレイン端子、並びにインバータ回路ＩＮＶ１０３の入力に接続される。トランジスタＱＰ１０３及びトランジスタＱＮ１０４のドレイン端子は、インバータ回路ＩＮＶ１０４の出力に接続される。
インバータ回路ＩＮＶ１０３は、入力がトランジスタＱＮ１０１及びトランジスタＱＰ１０２のドレイン端子と接続され、出力がインバータ回路ＩＮＶ１０４及びインバータ回路ＩＮＶ１０５の入力へと接続される。
インバータ回路ＩＮＶ１０４の入力は、インバータ回路ＩＮＶ１０３の出力、及びインバータ回路ＩＮＶ１０５の入力と接続される。インバータ回路ＩＮＶ１０４の出力は、トランジスタＱＰ１０３及びトランジスタＱＮ１０４のドレイン端子と接続される。
インバータ回路ＩＮＶ１０５の入力は、インバータ回路ＩＮＶ１０３の出力、及びインバータ回路ＩＮＶ１０４の入力と接続される。インバータ回路ＩＮＶ１０５の出力は、ラッチＬＴＨ１のデータ出力端子であるＱ端子に接続される。
インバータ回路ＩＮＶ１０３及びインバータ回路ＩＮＶ１０５により、クロックＣＫがＬレベルの間、データ入力端子Ｄに入力されるデータの同じ論理の信号を、データ出力端子Ｑから出力する。
また、インバータ回路ＩＮＶ１０３、インバータ回路ＩＮＶ１０４、トランジスタＱＰ１０３、及びトランジスタＱＮ１０４はフリップフロップを構成し、クロックＣＫがＨレベルの間、クロックＣＫがＬレベルからＨレベルへ遷移したときにラッチＬＴＨ１にＤ端子から取り込んだデータを保持する。また、インバータ回路ＩＮＶ１０３及びインバータ回路ＩＮＶ１０５は、この取り込んだデータをＱ端子から出力する。
以上の構成により、ラッチＬＴＨ１は、クロックＣＫがＬレベルの期間、トランジスタＱＮ１０１及びＱＰ１０１がオンしているため、Ｄ端子から入力されるデータを受け取り、Ｑ端子から同一の論理のデータを出力する。そしてクロックＣＫの立ち上がりで、トランジスタＱＮ１０１及びＱＰ１０１がオフし、Ｄ端子から入力されるデータを、インバータ回路ＩＮＶ１０３、インバータ回路ＩＮＶ１０４、トランジスタＱＰ１０３、及びトランジスタＱＮ１０４から構成されるフリップフロップ回路でラッチする（データを確定し保持する）とともに、ラッチしたデータをＱ端子から出力する。
図９（ａ）に戻って、デコーダＤＥＣ１は、アンド回路ＡＮＤ９１（第２認識部）により、コマンドアドレス信号ＣＡ［ｎ：０］が全てＨレベルのとき、ＰＲＥコマンドが供給されたと認識する。また、デコーダＤＥＣ１は、内部クロック信号ＣＬＫ＿ｆがＬレベルの期間中にラッチＬＴＨ１（第２ラッチ部）にコマンドを取り込み、クロック信号ＣＬＫ＿ｆの立ち上がりでコマンドを保持する。また、デコーダＤＥＣ１は、同じ内部クロック信号ＣＬＫ＿ｆの立ち上がりで、アンド回路ＡＮＤ１１から、認識結果であるＨレベルのデータ（アンド回路ＡＮＤ９１の出力）と同じ論理レベルの信号をＯＵＴ１として出力する。
また、図７に示すデコーダＤＥＣ２は、図９（ｂ）に示すように、アンド回路ＡＮＤ９３（第３認識部）、ラッチＬＴＨ２（第３ラッチ部）、ラッチＬＴＨ１（第２シフト部）、及びアンド回路ＡＮＤ２１から構成される。
ラッチＬＴＨ２は、図１０（ｂ）に回路構成を示すように、トランジスタＱＮ１１１、トランジスタＱＰ１１２、トランジスタＱＰ１１３、トランジスタＱＮ１１４、インバータ回路ＩＮＶ１１１、インバータ回路ＩＮＶ１１２、インバータ回路ＩＮＶ１１３、インバータ回路ＩＮＶ１１４、及びインバータ回路ＩＮＶ１１５から構成される。
また、ラッチＬＴＨ２は、トランジスタＱＮ１２１、トランジスタＱＰ１２２、トランジスタＱＰ１２３、トランジスタＱＮ１２４、インバータ回路ＩＮＶ１２２、インバータ回路ＩＮＶ１２３、インバータ回路ＩＮＶ１２４、及びインバータ回路ＩＮＶ１２５から構成される。
インバータ回路ＩＮＶ１１１の入力は、クロックＣＫが入力される端子に接続され、出力はインバータ回路ＩＮＶ１１２の入力、及びトランジスタＱＮ１１１のゲート端子へと接続される。
インバータ回路ＩＮＶ１１１は、クロックＣＫを論理反転し、論理反転した信号を、トランジスタＱＮ１１１のゲート端子、トランジスタＱＰ１１３のゲート端子、及びインバータ回路ＩＮＶ１１２の入力へと出力する。
インバータ回路ＩＮＶ１１２は、入力がインバータ回路ＩＮＶ１１１の出力に接続され、出力がトランジスタＱＰ１１２のゲート端子、トランジスタＱＮ１１４のゲート端子、トランジスタＱＮ１２１のゲート端子、及びインバータ回路ＩＮＶ１２２の入力と接続される。
インバータ回路ＩＮＶ１１２は、インバータ回路ＩＮＶ１１１の出力を論理反転し、論理反転した信号を、トランジスタＱＰ１１２のゲート端子、トランジスタＱＮ１１４のゲート端子、トランジスタＱＮ１２１のゲート端子、及びインバータ回路ＩＮＶ１２２の入力へと出力する。
トランジスタＱＮ１１１及びトランジスタＱＰ１１２は、ソース端子及びドレイン端子が共通接続され、トランスファーゲートを構成する。トランジスタＱＮ１１１及びトランジスタＱＰ１１２のソース端子は、ラッチＬＴＨ２のデータ入力端子であるＤ端子に接続される。トランジスタＱＮ１１１及びトランジスタＱＰ１１２のドレイン端子は、トランジスタＱＰ１１３及びトランジスタＱＮ１１４のソース端子、並びにインバータ回路ＩＮＶ１１３の入力に接続される。
トランジスタＱＮ１１１及びトランジスタＱＰ１１２は、ソース端子に接続されたＤ端子に入力されるデータを、クロックＣＫがＬレベルの間、ドレイン端子に出力する。また、トランジスタＱＮ１１１及びトランジスタＱＰ１１２は、クロックＣＫがＬレベルからＨレベルへ遷移すると、ソース端子に入力されるデータを受け付けず、ドレイン端子への出力を停止する。
トランジスタＱＰ１１３及びトランジスタＱＮ１１４は、ソース及びドレインが共通接続され、トランスファーゲートを構成する。トランジスタＱＰ１１３及びトランジスタＱＮ１１４のソース端子は、トランジスタＱＮ１１１及びトランジスタＱＰ１１２のドレイン端子、並びにインバータ回路ＩＮＶ１１３の入力に接続される。トランジスタＱＰ１１３及びトランジスタＱＮ１１４のドレイン端子は、インバータ回路ＩＮＶ１１４の出力に接続される。
インバータ回路ＩＮＶ１１３は、入力がトランジスタＱＮ１１１及びトランジスタＱＰ１１２のドレイン端子と接続され、出力がインバータ回路ＩＮＶ１１４及びインバータ回路ＩＮＶ１１５の入力へと接続される。
インバータ回路ＩＮＶ１１４の入力は、インバータ回路ＩＮＶ１１３の出力、及びインバータ回路ＩＮＶ１１５の入力と接続される。インバータ回路ＩＮＶ１１４の出力は、トランジスタＱＰ１１３及びトランジスタＱＮ１１４のドレイン端子と接続される。
インバータ回路ＩＮＶ１１５の入力は、インバータ回路ＩＮＶ１１３の出力、及びインバータ回路ＩＮＶ１１４の入力と接続される。インバータ回路ＩＮＶ１１５の出力は、トランジスタＱＮ１２１及びトランジスタＱＰ１２２のソース端子と接続される。
インバータ回路ＩＮＶ１１３及びインバータ回路ＩＮＶ１１５により、クロックＣＫがＬレベルの間、データ入力端子Ｄに入力されるデータの同じ論理の信号を、トランジスタＱＮ１２１及びトランジスタＱＰ１２２のソース端子へと出力する。
また、インバータ回路ＩＮＶ１１３、インバータ回路ＩＮＶ１１４、トランジスタＱＰ１１３、及びトランジスタＱＮ１１４はフリップフロップを構成し、クロックＣＫがＨレベルの間、クロックＣＫがＬレベルからＨレベルへ遷移したときにラッチＬＴＨ２にＤ端子から取り込んだデータを保持する。また、インバータ回路ＩＮＶ１１３及びインバータ回路ＩＮＶ１１５は、この取り込んだデータをトランジスタＱＮ１２１及びトランジスタＱＰ１２２のソース端子へと出力する。
インバータ回路ＩＮＶ１２２は、入力がインバータ回路ＩＮＶ１１２の出力に接続され、出力がトランジスタＱＰ１２２のゲート端子、及びトランジスタＱＮ１２４のゲート端子と接続される。
インバータ回路ＩＮＶ１２２は、インバータ回路ＩＮＶ１１２の出力を論理反転し、論理反転した信号を、トランジスタＱＰ１２２のゲート端子及びトランジスタＱＮ１２４のゲート端子へと出力する。
トランジスタＱＮ１２１及びトランジスタＱＰ１２２は、ソース端子及びドレイン端子が共通接続され、トランスファーゲートを構成する。トランジスタＱＮ１２１及びトランジスタＱＰ１２２のソース端子は、インバータ回路ＩＮＶ１１５の出力に接続される。トランジスタＱＮ１２１及びトランジスタＱＰ１２２のドレイン端子は、トランジスタＱＰ１２３及びトランジスタＱＮ１２４のソース端子、並びにインバータ回路ＩＮＶ１２３の入力に接続される。
トランジスタＱＮ１２１及びトランジスタＱＰ１２２は、ソース端子に接続されたインバータ回路ＩＮＶ１１５の出力を、クロックＣＫがＨレベルの間、ドレイン端子に出力する。また、トランジスタＱＮ１２１及びトランジスタＱＰ１２２は、クロックＣＫがＨレベルからＬレベルへ遷移すると、ソース端子に入力されるデータを受け付けず、ドレイン端子への出力を停止する。
トランジスタＱＰ１２３及びトランジスタＱＮ１２４は、ソース及びドレインが共通接続され、トランスファーゲートを構成する。トランジスタＱＰ１２３及びトランジスタＱＮ１２４のソース端子は、トランジスタＱＮ１２１及びトランジスタＱＰ１２２のドレイン端子、並びにインバータ回路ＩＮＶ１２３の入力に接続される。トランジスタＱＰ１２３及びトランジスタＱＮ１２４のドレイン端子は、インバータ回路ＩＮＶ１２４の出力に接続される。
インバータ回路ＩＮＶ１２３は、入力がトランジスタＱＮ１２１及びトランジスタＱＰ１２２のドレイン端子と接続され、出力がインバータ回路ＩＮＶ１２４及びインバータ回路ＩＮＶ１２５の入力へと接続される。
インバータ回路ＩＮＶ１２４の入力は、インバータ回路ＩＮＶ１２３の出力、及びインバータ回路ＩＮＶ１２５の入力と接続される。インバータ回路ＩＮＶ１２４の出力は、トランジスタＱＰ１２３及びトランジスタＱＮ１２４のドレイン端子と接続される。
インバータ回路ＩＮＶ１２５の入力は、インバータ回路ＩＮＶ１２３の出力、及びインバータ回路ＩＮＶ１２４の入力と接続される。インバータ回路ＩＮＶ１２５の出力は、ラッチＬＴＨ２のデータ出力端子であるＱ端子に接続される。
インバータ回路ＩＮＶ１２３及びインバータ回路ＩＮＶ１２５により、クロックＣＫがＨレベルの間、インバータ回路ＩＮＶ１１５の出力と同じ論理の信号を、データ出力端子Ｑから出力する。
また、インバータ回路ＩＮＶ１２３、インバータ回路ＩＮＶ１２４、トランジスタＱＰ１２３、及びトランジスタＱＮ１２４はフリップフロップを構成し、クロックＣＫがＬレベルの間、クロックＣＫがＨレベルからＬレベルへ遷移したときにラッチＬＴＨ２にＤ端子から取り込んだデータを保持する。また、インバータ回路ＩＮＶ１２３及びインバータ回路ＩＮＶ１２５は、この取り込んだデータをＱ端子から出力する。
以上の構成により、ラッチＬＴＨ２は、クロックＣＫがＬレベルの期間、トランジスタＱＮ１１１及びＱＰ１１１がオンしているため、Ｄ端子から入力されるデータを受け取り、インバータ回路ＩＮＶ１１５から、Ｄ端子から入力されるデータと同一の論理のデータを出力する。そして、ラッチＬＴＨ２は、クロックＣＫの立ち上がりで、トランジスタＱＮ１１１及びＱＰ１１１がオフするので、Ｄ端子から入力されるデータを、インバータ回路ＩＮＶ１１３、インバータ回路ＩＮＶ１１４、トランジスタＱＰ１１３、及びトランジスタＱＮ１１４から構成されるフリップフロップ回路でラッチする（データを確定し保持する）。また、ラッチＬＴＨ２は、同じクロックＣＫの立ち上がりで、トランジスタＱＮ１２１及びＱＰ１２１がオンし、ラッチしたデータを、Ｑ端子から出力する。
また、デコーダＤＥＣ２におけるラッチＬＴＨ１は、図１０（ａ）を用いて回路構成を説明した回路であり、クロックＣＫがＬレベルの期間、トランジスタＱＮ１０１及びＱＰ１０１がオンしているため、ラッチＬＴＨ２のＱ端子から入力されるデータを受け取り、自身のＱ端子から同一の論理のデータを出力する。そしてクロックＣＫの立ち上がりで、トランジスタＱＮ１０１及びＱＰ１０１がオフし、ラッチＬＴＨ２のＤ端子から入力されるデータを、インバータ回路ＩＮＶ１０３、インバータ回路ＩＮＶ１０４、トランジスタＱＰ１０３、及びトランジスタＱＮ１０４から構成されるフリップフロップ回路でラッチする（データを確定し保持する）。
図９（ｂ）に戻って、デコーダＤＥＣ２は、アンド回路ＡＮＤ９３（第３認識部）により、コマンドアドレス信号ＣＡ［ｎ：０］が全てＨレベルのとき、ＰＲＥコマンドが供給されたと認識する。
また、デコーダＤＥＣ２は、内部クロック信号ＣＬＫ＿ｆがＬレベルの期間中にラッチＬＴＨ２（第３ラッチ部）にコマンドを取り込み、クロック信号ＣＬＫ＿ｆの立ち上がりでコマンドを保持する。
また、デコーダＤＥＣ２は、同じ内部クロック信号ＣＬＫ＿ｆの立ち上がりで、ラッチＬＴＨ２のＱ端子から、認識結果であるＨレベルのデータ（アンド回路ＡＮＤ９３の出力）と同じ論理レベルの信号をラッチＬＴＨ１に出力する。
また、デコーダＤＥＣ２は、このとき内部クロック信号ＣＬＫ＿ｒがＬレベルとなっているので、このＬレベルの期間中にラッチＬＴＨ２の出力を、ラッチＬＴＨ１に取り込む。
そして、デコーダＤＥＣ２は、次の内部クロック信号ＣＬＫ＿ｒの立ち上がりで、ラッチＬＴＨ１の出力を保持する。また、デコーダＤＥＣ２は、同じ内部クロック信号ＣＬＫ＿ｒの立ち上がりで、アンド回路ＡＮＤ２１から、認識結果であるＨレベルのデータ（アンド回路ＡＮＤ９３の出力であり、ラッチＬＴＨ２の出力）と同じ論理レベルの信号をＯＵＴ２として出力する。
図７に戻って、コマンドデコーダ１６にＰＲＥコマンドが供給された場合の動作について、図１１を用いて説明する。
図１１は、半導体装置１００に、クロック信号ＣＬＫのｎ番目の立下りでＰＲＥコマンドが供給され、クロック信号ＣＬＫの（ｎ＋１）番目の立下りでＡＣＴコマンドが供給された場合のコマンドデコーダ１６の出力信号（内部アクト信号ｉｎＡＣＴ及び内部プリチャージ信号ｉｎＰＲＥ）等の波形を示している。
通常のノーマル動作において、コマンドデコーダ１６は、時刻ｔ１にＰＲＥコマンドが供給されると、内部のスイッチＳＷ３に入力されるテストモード信号ＴＥＳＴはＬレベルであるので、供給されたＰＲＥコマンドをデコーダＤＥＣ１に出力する。デコーダＤＥＣ１は、上述の通り、内部クロック信号ＣＬＫ＿ｆの立ち上がりで、内部プリチャージ信号ｉｎＰＲＥを出力する（図１において破線で示す）。また、コマンドデコーダ１６は、クロック信号ＣＬＫの次の立下りである時刻ｔ３に、ＡＣＴコマンドが供給されると、内部クロック信号ＣＬＫ＿ｆの立ち上がりで、内部アクト信号ｉｎＡＣＴを出力する。
従って、通常のノーマル動作において、コマンドデコーダ１６が内部プリチャージ信号ｉｎＰＲＥを出力する時刻（時刻ｔ１）から、内部アクト信号ｉｎＡＣＴを出力する時刻（時刻ｔ３）までの時間は、クロック信号ＣＬＫの１周期分に相当する。
すなわち、通常のノーマル動作において、半導体装置１００においてプリチャージ動作を行うｔＲＰ期間の最小時間ｔＲＰｍｉｎは、クロック信号ＣＬＫの１周期分の時間となる。
一方、テストモード動作において、コマンドデコーダ１６は、時刻ｔ１にＰＲＥコマンドが供給されると、内部のスイッチＳＷ３に入力されるテストモード信号ＴＥＳＴはＨレベルであるので、供給されたＰＲＥコマンドをデコーダＤＥＣ２に出力する。デコーダＤＥＣ２は、上述の通り、内部クロック信号ＣＬＫ＿ｒの立ち上がりで、内部プリチャージ信号ｉｎＰＲＥを出力する。つまり、コマンドデコーダ１６は、図１において実線で示すように、内部プリチャージ信号ｉｎＰＲＥを、図１において破線で示す通常のノーマル動作における内部プリチャージ信号ｉｎＰＲＥに対して、クロック信号ＣＬＫの１／２周期分遅延させて出力する。また、コマンドデコーダ１６は、クロック信号ＣＬＫの次の立下りである時刻ｔ３に、ＡＣＴコマンドが供給されると、通常のノーマル動作と同様に、内部クロック信号ＣＬＫ＿ｆの立ち上がりで、内部アクト信号ｉｎＡＣＴを出力する。
従って、テストモード動作において、コマンドデコーダ１６が内部プリチャージ信号ｉｎＰＲＥを出力する時刻（時刻ｔ２）から、内部アクト信号ｉｎＡＣＴを出力する時刻（時刻ｔ３）までの時間は、クロック信号ＣＬＫの１／２周期分に相当する。
すなわち、テストモード動作において、半導体装置１００においてプリチャージ動作を行うｔＲＰ期間の最小時間ｔＲＰｍｉｎは、クロック信号ＣＬＫの１／２周期分の時間となり、通常のノーマル動作の半分の時間となる。
また、先に図５及び図６を用いて説明したように、低周波数のクロック信号ＣＬＫ及びＰＲＥコマンドを供給後、クロック信号ＣＬＫの１周期後にＡＣＴコマンドを供給して、誤ったデータが読み出されない、或いは誤ったデータがメモリセルに書きこまれず、その後の読み出し動作で正しいデータを読み出す場合があり得る。
こういった場合であっても、内部プリチャージ信号ｉｎＰＲＥを遅延させることで、実質的にＰＲＥコマンドが供給される時刻が、ＡＣＴコマンド供給時刻からクロック信号ＣＬＫの１／２周期前の時刻まで、遅延したことと同様の効果が得られ、誤ったデータが読み出される、或いは誤ったデータがメモリセルに書きこまれ、その後の読み出し動作で誤ったデータを読み出すことができる。
つまり、テストモード動作においては、ＰＲＥコマンド供給後、半導体装置１００の内部におけるプリチャージ動作が終了しないうちに、ＡＣＴコマンドを供給してアクティブ動作を開始することができる。
従って、半導体装置１００によれば、半導体装置の動作周波数に比べて低周波数のクロック信号しか供給できないテスタを用いた場合、ｔＲＰ期間を、テスタの限界性能の半分まで短縮することができ、高速に動作する同期型半導体装置の限界性能を測定することが容易になるという効果がある。
本願の技術思想は、メモリ機能以外に様々な機能を有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式限られない。
また、本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
また、トランジスタは、電界効果トランジスタ（Field Effect Transistor;FET）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、TFT(Thin Film Transistor)等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ、ないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であれば成し得る各種変形、修正を含むことは勿論である。
１００…半導体装置、１１１…メモリセルアレイ、ＭＣ，ＭＣ１，ＭＣ２，ＭＣ５，ＭＣ８，ＭＣ９…メモリセル、ＷＬ，ＷＬｍ…ワード線、ＢＬ，ＢＬＴｎ，ＢＬＢｎ…ビット線、１２…アドレスバッファ、１３…ロウデコーダ、１４…カラムデコーダ、１５，ＳＡ，ＳＡｎ…センスアンプ、１６…コマンドデコーダ、１７…モードレジスタ、１８…制御回路、１９…データ入出力回路、２１…クロック生成回路、ＳＷ，ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ３ａ…スイッチ、ｎ０１，ｎ０２，ｎ０３，ｎ０４，ｎ０５，ｎ１１，ｎ１２，ｎ２１，ｎ２２…接続点、ＡＮＤ１１，ＡＮＤ２１，ＡＮＤ９１，ＡＮＤ９３…アンド回路、ＯＲ２１…オア回路、ＥＱ，ＥＱｎ…イコライザ、ＣＳＷｎ…カラムスイッチ、ＸＡｄｄＥ，ＢＬＥＱ，ＳＡＰ，ＳＡＮ，ＹＡｄｄＥ，ＣＳ，ＲＡＳ，ＣＡＳ，ＷＥ，ＤＱＭ…制御信号、ｉｎＡＣＴ…内部アクト信号、ｉｎＰＲＥ…内部プリチャージ信号、ＤＥＣ１，ＤＥＣ２…デコーダ、ＣＬＫ…クロック信号、ＩＮＶ８１，ＩＮＶ８３，ＩＮＶ８５，ＩＮＶ１０１，ＩＮＶ１０２，ＩＮＶ１０３，ＩＮＶ１０４，ＩＮＶ１０５，ＩＮＶ１１１，ＩＮＶ１１２，ＩＮＶ１１３，ＩＮＶ１１４，ＩＮＶ１１５，ＩＮＶ１２２，ＩＮＶ１２３，ＩＮＶ１２４，ＩＮＶ１２５…インバータ回路、ＮＡＮＤ８２，ＮＡＮＤ８４…ナンド回路、ＬＴＨ１，ＬＴＨ２…ラッチ、ＱＮ１０１，ＱＰ１０２，ＱＰ１０３，ＱＮ１０４，ＱＮ１１１，ＱＰ１１２，ＱＰ１１３，ＱＮ１１４，ＱＮ１２１，ＱＰ１２２，ＱＰ１２３，ＱＮ１２４…トランジスタ、ＴＥＳＴ…テストモード信号、Ｃｏｍｍａｎｄ…コマンド

Claims (9)

  1. デバイスの動作モードを定義するコマンドデコーダと、テストモード信号を出力するテストモード回路と、を備え、
    前記コマンドデコーダは、
    前記デバイスのアクティブ動作を認識し保持する第１の取り込み部、
    及び前記第１の取り込み部が出力する第１の出力信号を後段の回路に出力する第１の出力部、
    並びに、前記デバイスのインアクティブ動作を認識し保持する第２の取り込み部、
    及び前記第２の取り込み部が出力する第２の出力信号を前記後段の回路に出力する第２の出力部と、を含み、
    前記第１及び第２の取り込み部は、同期信号の第１の遷移エッジに対応して外部信号を取り込み且つ保持し、
    前記第１の出力部は、前記第１の遷移エッジに対応して前記第１の出力信号を出力し、
    前記第２の出力部は、前記テストモード信号が第１の論理であるノーマル動作時に、前記第１の遷移エッジに対応して前記第２の出力信号を出力し、
    前記テストモード信号が第２の論理であるテストモード動作時に、前記第１の遷移エッジと逆の遷移エッジである前記同期信号の第２の遷移エッジに対応して前記第２の出力信号を出力する、半導体装置。
  2. 前記後段の回路は、当該後段の回路に接続される複数の内部回路各々に、当該内部回路の動作を開始させる活性化信号と、前記内部回路の動作を終了させる非活性化信号とを、前記第１の出力信号及び前記第２の出力信号に基づいて、タイミング調整して出力する制御回路であって、
    前記後段の回路は、前記第１の出力信号が入力されると、前記複数の内部回路各々の動作に対応した前記活性化信号または前記非活性化信号の一方を出力し、前記第２の出力信号が入力されると、前記複数の内部回路各々の動作に対応した前記活性化信号または前記非活性化信号の他方を出力することを特徴とする請求項１に記載の半導体装置。
  3. 前記第２の取り込み部は、
    前記デバイスのインアクティブ動作を認識する第１認識部と、
    前記第１認識部の認識結果を保持する第１ラッチ部と、
    を有し、
    前記第２の出力部は、
    前記同期信号の第２の遷移エッジに対応して前記第１ラッチ部の出力を前記同期信号の半周期だけシフトする第１シフト部と、
    前記テストモード信号の論理に応じて前記第２の論理信号を出力するスイッチと、
    を有することを特徴とする請求項１または請求項２いずれか一項に記載の半導体装置。
  4. 前記第２の取り込み部は、
    前記デバイスのインアクティブ動作を認識する第２認識部と、
    前記デバイスの前記インアクティブ動作を認識する第３認識部と、
    前記テストモード信号の論理に応じて、前記デバイスの動作を示すコマンドを、前記第２認識部と前記第３認識部とのいずれか一方を選択して選択された認識部に出力するスイッチと、
    前記第２認識部の認識結果を保持する第２ラッチ部と
    前記第３認識部の認識結果を保持する第３ラッチ部と、
    を有し、
    前記第２の出力部は、
    前記同期信号の第２の遷移エッジに対応して前記第３ラッチ部の出力を前記同期信号の半周期だけシフトする第２シフト部と、
    前記同期信号の第１の遷移エッジに対応して前記第２ラッチ部の出力を出力する第１の論理回路と、
    前記同期信号の第２の遷移エッジに対応して前記第２シフト部の出力を出力する第２の論理回路と、
    前記第１の論理回路の出力と前記第２の論理回路の出力との論理和をとって、前記第２の出力信号を前記後段の回路に出力する論理和回路と、
    を有することを特徴とする請求項１または請求項２いずれか一項に記載の半導体装置。
  5. 複数のメモリセルから構成されるメモリセルと、
    前記メモリセルに接続される複数のワード線を選択するロウデコーダと、
    前記メモリセルに接続される複数のビット線と、
    前記複数のビット線各々の電圧と基準電圧との差分を増幅するセンスアンプと、
    前記ビット線を前記基準電圧と一致させるイコライザと、を有し、
    前記後段の回路に接続される複数の内部回路は、前記ロウデコーダ、前記センスアンプ、前記イコライザであって、
    前記後段の回路は、
    前記第１の出力信号が入力されると、前記イコライザを非活性化させる非活性化信号、前記ロウデコーダを活性化させる活性化信号、及び前記センスアンプを活性化させる活性化信号を、前記第１の出力信号に基づいてタイミング調整し、この順番に各内部回路に出力し、
    前記第２の出力信号が入力されると、前記ロウデコーダを非活性化させる非活性化信号、前記センスアンプを非活性化させる活性化信号、及び前記イコライザを活性化させる活性化信号を、前記第２の出力信号に基づいてタイミング調整し、この順番に各回路に出力することを特徴とする請求項２から請求項４いずれか一項に記載の半導体装置。
  6. 前記コマンドデコーダは、
    半導体装置の内部回路の活性化を指示するＡＣＴコマンド（アクトコマンド）が入力されると、前記デバイスのアクティブ動作を認識し、
    前記ＡＣＴコマンドにより活性化された前記内部回路の非活性化を指示するＰＲＥコマンド（プリチャージコマンド）が入力されると、前記デバイスのインアクティブ動作を認識することを特徴とする請求項１から請求項５いずれか一項に記載の半導体装置。
  7. 前記テストモード信号を出力するモードレジスタを備え、
    前記コマンドデコーダは、前記モードレジスタへの動作モードの設定を指示するＭＲＷコマンドが入力されると、前記モードレジスタにテストモードを設定し、
    前記モードレジスタは、前記テストモード信号を、前記第１の論理から前記第２の論理に変更することを特徴とする請求項１から請求項６いずれか一項に記載の半導体装置。
  8. 同期信号の第１のサイクルの第１の遷移エッジでデバイスをインアクティブにする第１のコマンド（プリチャージコマンド）を認識且つ保持し、テストモード時、テストモード信号に従って、前記第１のサイクルに続く第２のサイクルの前記第１の遷移エッジと逆の遷移エッジである第２の遷移エッジで、前記認識した第１のコマンド（プリチャージコマンド）を後段の回路へ供給し、前記第２のサイクルの前記第１の遷移エッジで、前記デバイスをアクティブにする第２のコマンド（アクティブコマンド）を認識し、及び前記認識された第２のコマンド（アクティブコマンド）を前記後段の回路へ供給する、半導体装置の制御方法。
  9. 前記第１のサイクルに先立つサイクルの前記第１の遷移エッジでデバイスをテストモードにするモードレジスタコマンドを認識し、前記テストモード信号を出力する請求項８に記載の半導体装置の制御方法。
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