CN105207657B - 一种利用负电压进入芯片测试模式的电路 - Google Patents
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Abstract
本发明公开了一种利用负电压进入芯片测试模式的电路，包括开关管M0、开关管M1、电阻R0和非门电路I9，所述开关管M0的源极连接电源VDD，开关管M0的漏极连接管脚P1和开关管M1的漏极，开关管M0的栅极连接电阻R0、开关管M1的栅极、开关管M2的栅极和开关管M3的栅极。本发明提出了一种复用I/O管脚并需要配合施加负电压才能进入测试模式的电路，在工艺不具备非易失性存储的条件下，仍然能在芯片封装后具有多个状态模式，并且不会影响到客户正常应用。
Description
技术领域
本发明属于集成电路设计领域，提出了一种复用I/O管脚并需要配合施加负电压才能进入测试模式的电路，简化了生产测试流程，方便在芯片出现问题时分析调试。
背景技术
半导体工艺中可能引发各种失效：材料的缺陷以及工艺偏差都可能导致芯片中电路的短路、断路以及器件结间穿通等问题。而这样的物理失效必然导致电路功能或者性能方面的故障。
通过有效地测试手段用以定位生产制造过程中的故障并且确保连线、晶体管等基本成分生产制造的正确性。原始的设计需要进行修改，加入只在测试过程中才使用的测试逻辑。测试逻辑不仅便于高质量测试向量的自动产生，同时也提供诊断失效器件的高效率方法。
故障的检测包括故障的激活以及故障的传递两个步骤。在器件管脚上加入一组特定的激励信号，激励信号传递到存在故障的节点时，该节点会呈现出错误的状态，这一过程称为故障的激活，并且称这一特定的故障具有可控制性。同时还要考虑将故障传递到芯片的输出管脚上便于观测到与预期不一样的结果，这样的故障也称为具有可观察性。由于电路结构、单元和互联的高度复杂，确保每一个故障都同时满足可控制性和可观察性的要求就变得非常困难，传递的测试数据和故障状态非常容易被“淹没”在复杂的电路结构和电路互联中，时序逻辑设计中更是如此。所以寻求在设计电路中加入某些规则的传递机制，方便信息的输入和导出，这样可以极大地改善故障的可控制性和可观察性。
通常IC产品都具有多个状态模式，最常见的是工作模式和测试模式，前者为芯片正常应用时的状态，后者是芯片生产测试阶段的状态。
芯片封装过程中产生的应力对芯片的性能有一定的影响，所以大部分对精度要求高的芯片都会选择在封装后做电路修调。这会带来一个问题，即通常情况下封装后的芯片管脚都是应用中需要用到的管脚，如果要复用这些管脚进入测试模式来实现电路修调，则需要确保芯片正常应用时客户不会触发或者说再次进入测试模式，所以设计者一般会在芯片内预留一些fuse和控制电路，当完成电路修调后就熔断这些fuse，使得测试模式不可进入。上述这种方法涉及到OTP、MTP和flash等非易失性的存储模块，这些都会增加芯片成本和设计的复杂度。
发明内容
本发明要解决的问题在于提供一种利用负电压进入芯片测试模式的电路，以解决上述背景技术中提出的问题。
为实现上述目的，本发明提供如下技术方案：
一种利用负电压进入芯片测试模式的电路，包括开关管M0、开关管M1、电阻R0和非门电路I9，所述开关管M0的源极连接电源VDD，开关管M0的漏极连接管脚P1和开关管M1的漏极，开关管M0的栅极连接电阻R0、开关管M1的栅极、开关管M2的栅极和开关管M3的栅极，电阻R0的另一端接地，开关管M3的源极连接电源VDD，开关管M1的源极连接开关管M2的漏极和非门电路I9的输入端B，非门电路I9的输入端A连接芯片DFF5的QN脚，芯片DFF5的CP脚连接管脚PFI，开关管M2的源极连接开关管M3的漏极。
作为本发明的优选方案：所述芯片DFF5的型号为B418。
与现有技术相比，本发明的有益效果是：本发明提出了一种复用I/O管脚并需要配合施加负电压才能进入测试模式的电路，在工艺不具备非易失性存储的条件下，仍然能在芯片封装后具有多个状态模式，并且不会影响到客户正常应用。
附图说明
图1为利用负电压进入芯片测试模式的电路的电路图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参阅图1，一种利用负电压进入芯片测试模式的电路，包括开关管M0、开关管M1、电阻R0和非门电路I9，所述开关管M0的源极连接电源VDD，开关管M0的漏极连接管脚P1和开关管M1的漏极，开关管M0的栅极连接电阻R0、开关管M1的栅极、开关管M2的栅极和开关管M3的栅极，电阻R0的另一端接地，开关管M3的源极连接电源VDD，开关管M1的源极连接开关管M2的漏极和非门电路I9的输入端B，非门电路I9的输入端A连接芯片DFF5的QN脚，芯片DFF5的CP脚连接管脚PFI，开关管M2的源极连接开关管M3的漏极。
芯片DFF5的型号为B418。
本发明的工作原理是：电路中的p1和PFI是芯片封装后的2个I/O管脚，当p1在0～VDD的正常工作电压范围内时，由于VG始终连接为GND，所以M1不开启、M2和M3开启，使得TM节点的电压值为VDD，而DFF5经过上电复位后的QN也为VDD，使得I9这个与非门的输出为“0”，这时不论PFI上出现什么样的波形，都不会改变DFF5的输出QN＝“1”，该状态作为芯片正常工作的标识，当在p1上施加负电压时，只要该负电压绝对值大于M1的阈值电压，M1管就会开启，由于M2和M3组成的上拉电路能力较弱，所以TM节点的电压被拉低至“0”，随后与非门电路I9状态变为“1”，这时只要PFI管脚上提供一个时钟信号，QN的状态就会变成“0”，之后不论PFI上出现什么样的波形，都不会改变QN的状态，除非DFF5被复位，该状态就作为芯片进入测试模式的标识。p1上施加的负电压可以是直流电压也可以是脉冲电压；M1不仅限于NMOS管，也可以是其他类型的MOS管，或者三极管，多组串联或并联也属于本电路结构的保护范围。
Claims (2)
1.一种利用负电压进入芯片测试模式的电路，包括开关管M0、开关管M1、电阻R0和与非门电路I9，其特征在于，所述开关管M0的源极连接电源VDD，开关管M0的漏极连接管脚P1和开关管M1的漏极，开关管M0的栅极连接电阻R0、开关管M1的栅极、开关管M2的栅极和开关管M3的栅极，电阻R0的另一端接地，开关管M3的源极连接电源VDD，开关管M1的源极连接开关管M2的漏极和与非门电路I9的输入端B，与非门电路I9的输入端A连接触发器DFF5的QN脚，触发器DFF5的CP脚连接管脚PFI，开关管M2的源极连接开关管M3的漏极；所述管脚P1和管脚PFI分别是芯片封装后的I/O管脚；所述管脚P1施加的电压为负电压。
2.根据权利要求1所述的一种利用负电压进入芯片测试模式的电路，其特征在于，所述触发器DFF5的型号为B418。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510598465.6A CN105207657B (zh) | 2015-09-18 | 2015-09-18 | 一种利用负电压进入芯片测试模式的电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510598465.6A CN105207657B (zh) | 2015-09-18 | 2015-09-18 | 一种利用负电压进入芯片测试模式的电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105207657A CN105207657A (zh) | 2015-12-30 |
| CN105207657B true CN105207657B (zh) | 2017-12-22 |
Family
ID=54955136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510598465.6A Expired - Fee Related CN105207657B (zh) | 2015-09-18 | 2015-09-18 | 一种利用负电压进入芯片测试模式的电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105207657B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106407556B (zh) * | 2016-09-14 | 2019-04-30 | 中国科学院微电子研究所 | 一种集成芯片的制作方法 |
| CN108196181B (zh) * | 2017-12-18 | 2020-12-11 | 上海艾为电子技术股份有限公司 | 一种芯片测试模式进入方法、进入系统及芯片 |
| CN111273154A (zh) * | 2020-01-21 | 2020-06-12 | 浙江大华技术股份有限公司 | 管脚复用的测试修调系统、方法、计算机设备和存储介质 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102592683A (zh) * | 2012-02-23 | 2012-07-18 | 苏州华芯微电子股份有限公司 | 一种芯片测试模式的进入方法及相关装置 |
| CN204966058U (zh) * | 2015-09-18 | 2016-01-13 | 芯佰微电子（北京）有限公司 | 一种利用负电压进入芯片测试模式的电路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4712183B2 (ja) * | 2000-11-30 | 2011-06-29 | 富士通セミコンダクター株式会社 | 同期型半導体装置、及び試験システム |
| US20080103116A1 (en) * | 2006-11-01 | 2008-05-01 | Jennings-Spring Barbara L | Method of treatment and compositions of D-chiro inositol and phosphates thereof |
-
2015
- 2015-09-18 CN CN201510598465.6A patent/CN105207657B/zh not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102592683A (zh) * | 2012-02-23 | 2012-07-18 | 苏州华芯微电子股份有限公司 | 一种芯片测试模式的进入方法及相关装置 |
| CN204966058U (zh) * | 2015-09-18 | 2016-01-13 | 芯佰微电子（北京）有限公司 | 一种利用负电压进入芯片测试模式的电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN105207657A (zh) | 2015-12-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20171222 Termination date: 20190918 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |