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JP4707056B2 - 集積型電子部品および集積型電子部品製造方法 - Google Patents

集積型電子部品および集積型電子部品製造方法

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JP4707056B2 JP2005252596A JP2005252596A JP4707056B2 JP 4707056 B2 JP4707056 B2 JP 4707056B2 JP 2005252596 A JP2005252596 A JP 2005252596A JP 2005252596 A JP2005252596 A JP 2005252596A JP 4707056 B2 JP4707056 B2 JP 4707056B2
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Description

本発明は、インダクタを含む複数の受動部品が集積化された集積型電子部品およびその製造方法に関する。
携帯端末などの具備するＲＦ（radio frequency）システムないしＲＦ回路においては、一般に、高性能化、小型化、軽量化等を図るべく、高周波モジュール用デバイスとしてＩＰＤ（integrated passive device）が採用される。ＩＰＤは、必要な所定の受動部品（インダクタ，キャパシタ，抵抗，フィルタなど）が集積化されたものであり、受動部品としてインダクタを含む場合が多い。インダクタは、例えばキャパシタと比較してＱ値が低い傾向にあり、ＩＰＤがインダクタを含む場合、当該ＩＰＤ全体のＱ値も低くなりやすい。そのため、インダクタを含む従来のＩＰＤについては、高Ｑ値化への要望がある。一方、ＲＦシステムの利用周波数帯域の高周波数化に伴い、ＩＰＤについては、当該高周波数化への対応も求められている。このようなＩＰＤに関する技術については、例えば下記の特許文献１，２および非特許文献１，２に記載されている。
特開平４−６１２６４号公報 米国特許第５,３７０,７６６号明細書 Albert Sutono et al., "IEEE TRANSACTION ON ADVANCED PACKAGING", VOL.22, NO.3, AUGUST 1999, p.326-331 Guo Lihui et al., "IEEE ELECTRON DEVICE LETTERS" VOL.23, NO.8, AUGUST 2002, p.470-472
例えば非特許文献１に記載されているように、ＬＴＣＣ（low-temperature co-fired ceramic）技術を利用して製造されるＩＰＤが知られている。ＬＴＣＣ技術を利用して製造されるＩＰＤでは、多層セラミック基板内に複数の受動部品が内蔵されて集積化される。インダクタについては、そのインダクタンスの増大を目的として、多層セラミック基板の複数層にわたって複数のコイルが多段配置された形態で形成される場合がある。インダクタのインダクタンスが高いほど、当該インダクタのＱ値は高い傾向にあり、従って、当該インダクタを含むＩＰＤ全体のＱ値の向上の観点から好ましい。
しかしながら、ＬＴＣＣ技術を利用して製造されるＩＰＤにおけるインダクタの各コイルは、セラミックに包囲されており且つセラミックの誘電率は比較的大きいので、当該インダクタについては、有意な寄生容量が生じてしまう。インダクタの寄生容量が大きいほど、当該インダクタのＱ値の向上の観点からは好ましくないことが知られている。そのため、ＬＴＣＣ技術を利用して製造されるＩＰＤでは、それに内蔵されるインダクタについて、充分にＱ値を向上することができない場合がある。
また、一般にＱ値は周波数依存性を示すところ、インダクタの寄生容量が大きいほど、当該インダクタの自己共振周波数や、当該インダクタのＱ値がピークを示す周波数は、低周波側にシフトしてしまう傾向があり、ＩＰＤ自体の高周波特性を阻害する傾向にある。そのため、ＬＴＣＣ技術を利用して製造されるＩＰＤでは、それに内蔵されるインダクタについて充分にＱ値を向上することができないことに起因して、目的とする高周波数領域に使用周波数帯域を設定することができない場合、即ち、良好な高周波特性を実現することができない場合、がある。
本発明は、以上のような事情の下で考え出されたものであり、高いＱ値および良好な高周波特性を実現するのに適したＩＰＤ（集積型電子部品）およびその製造方法を提供することを、目的とする。
本発明の第１の側面によると集積型電子部品が提供される。この集積型電子部品は、基板と、複数の受動部品と、外部接続用の複数のパッド部と、立体配線とを備える。複数の受動部品は、基板上に設けられた多段コイルインダクタを含む。当該多段コイルインダクタは、多段配置された複数のコイルを有し、且つ、隣り合うコイル導線が空隙を介して離隔する。立体配線は、基板に接して延びる第１配線部と、基板から離隔して当該基板に沿って延びる第２配線部と、当該第１および第２配線部に接続する第３配線部とを含む。第１配線部および／または第２配線部が複数存在する場合には、一組の第１および第２配線部は、第３配線部を介して電気的に接続している場合もあるし、第３配線部を介さずに直接に接続している場合もある。
このような構成の集積型電子部品において基板上に設けられた多段コイルインダクタについては、図１に示すような集中定数等価回路で表すことができ、また、下記の式（１）でＱ値を表すことができる。図１および式（１）において、Ｌはインダクタのインダクタンスであり、Ｒiはインダクタの抵抗であり、Ｒsは基板の抵抗であり、Ｃはインダクタの寄生容量であり、ωは角振動数であって２πｆ（ｆは周波数）に等しい。式（１）は３つの因子の積で表されているところ、２番目の因子は基板損失因子（substrate loss factor）と称されるものであり、３番目の因子は自己共振因子（self-resonance factor）と称されるものである。
Figure 0004707056
本集積型電子部品の多段コイルインダクタにおいては、交流電流通電時にコイルどうしの相互電磁誘導によって各コイルにて相互インダクタンスが生じるので、インダクタ全体について大きなインダクタンスＬを得やすい。そのため、本集積型電子部品の多段コイルインダクタでは、インダクタを構成する導線について、所定のインダクタンスＬを実現するのに要する全長は短い傾向にある（或は、所定全長の導線にて実現することのできるインダクタンスＬは大きい傾向にある）。一方、多段コイルインダクタを構成する導線の全長が短いほど、当該多段コイルインダクタの抵抗Ｒiは小さい傾向にある。したがって、本集積型電子部品の多段コイルインダクタは、小さな抵抗Ｒiにて所定のインダクタンスＬを実現するのに適しているのである。小さな抵抗Ｒiにて所定のインダクタンスＬを実現することは、式（１）の特に１番目の因子に着目すると理解できるように、Ｑ値の増大に資する。
また、本集積型電子部品の多段コイルインダクタにおいては、隣り合うコイル導線に同方向の交流電流を流すことにより、当該隣り合うコイル導線間に形成される磁場強度を抑制して、これらコイル導線における高周波電流の表皮効果を緩和することができ、従って、当該コイル導線の抵抗Ｒi（高周波抵抗）を低減することが可能である。式（１）から理解できるように、抵抗Ｒiの低減はＱ値の増大に資する。
加えて、本集積型電子部品の多段コイルインダクタにおいては、コイル導線は、有意な厚さのセラミック（大きな誘電率を有する）等に包囲されておらず、特に、隣り合うコイル導線間にはセラミック等は介在せず、従って、当該多段コイルインダクタは寄生容量Ｃを抑制するのに適している。式（１）から理解できるように、寄生容量Ｃの抑制はＱ値の増大に資する。
このように本集積型電子部品の多段コイルインダクタは、高いＱ値を実現するのに適している。したがって、このような多段コイルインダクタを備える本集積型電子部品は、高いＱ値を実現するのに適しているのである。
また、本集積型電子部品は、良好な高周波特性を実現するうえでも適している。一般に、インダクタの寄生容量が小さいほど、当該インダクタの自己共振周波数や当該インダクタのＱ値がピークを示す周波数は高周波側にシフトし、当該インダクタについて良好な高周波特性を得られやすい。そのため、上述のように寄生容量Ｃを抑制するのに適している多段コイルインダクタは、良好な高周波特性を実現するうえでも適している。したがって、このような多段コイルインダクタを備える本集積型電子部品は、良好な高周波特性を実現するうえで適しているのである。
加えて、本集積型電子部品は、受動部品と受動部品の間や、受動部品とパッド部の間を、電気的に接続するための配線、における損失を抑制するのに適している。本集積型電子部品は、基板に接して延びる第１配線部と、基板から離隔して当該基板に沿って延びる第２配線部と、当該第１および第２配線部に接続する第３配線部とを含む立体配線を備えるところ、当該立体配線は、これら３種類の配線部（第１〜第３配線部）の適宜の組み合せにより、受動部品と受動部品の間や、受動部品とパッド部の間を、自由度高く接続することが可能である。すなわち、本集積型電子部品では、基板上の各コンポーネント（受動部品，パッド部）間の配線設計における自由度が高いのである。配線設計の自由度が高いことは、各コンポーネント間の配線長の最短化を実現するうえで好適であり、配線どうしの交差および配線とコイル導線の交差を回避するうえで好適である。各コンポーネント間の配線長の最短化は、配線の高周波抵抗を抑制するのに資する。また、配線どうしの交差および配線とコイル導線の交差の回避は、当該交差構造に起因して電磁場相互誘導により配線やコイル導線に渦電流が生じてしまうのを抑制するのに、資する。これら、高周波抵抗の抑制および渦電流の抑制は、各コンポーネント間を接続するための配線における損失を抑制するのに適している。そして、配線損失の抑制は、本集積型電子部品全体において高いＱ値を実現するのに好適なのである。
以上のように、本発明の第１の側面に係る本集積型電子部品は、高いＱ値および良好な高周波特性を実現するのに適している。
好ましい実施の形態では、多段コイルインダクタは、空隙を介して互いに離隔する複数のスパイラルコイルを有する。このような多段コイルインダクタは、多段配置されるコイルの数を増大するのに加え、各スパイラルコイルにて同一平面内でのコイル巻数を増大することによっても、インダクタ全体のコイル巻数を増大することが可能であり、従って、効率よくインダクタンスＬを増大することができる。インダクタンスＬの増大はＱ値の増大に資する。
他の好ましい実施の形態では、多段コイルインダクタはソレノイドコイルまたはトロイダルコイルである。本発明においては、このような形態のインダクタを採用してもよい。
好ましくは、基板は、半導体基板、絶縁膜が表面に形成された半導体基板、石英基板、ガラス基板、圧電基板、セラミック基板、ＳＯＩ（silicon on insulator）基板、ＳＯＱ（silicon on quartz）基板、またはＳＯＧ（silicon on glass）基板である。圧電基板を構成する圧電材料としては、例えばＬｉＴａＯ3、ＬｉＮｂＯ3、ＡｌＮ、ＺｎＯ、および圧電セラミックが挙げられる。
本集積型電子部品における複数の受動部品には、キャパシタおよび／または抵抗が含まれてもよい。本集積型電子部品は、目的とする機能に応じて、多段コイルインダクタに加えてキャパシタや抵抗を受動部品として含んで設計される。
好ましくは、キャパシタは、相対向する第１電極および第２電極を有し、第１電極は、基板上に設けられ、第２電極は、基板から離隔して基板に沿って設けられている。
好ましくは、多段コイルインダクタにおける、基板に最も近いコイルは、基板から離隔している。このような構成は、多段コイルインダクタに通電することに起因して基板に生ずる誘導電流を抑制するのに好適である。誘導電流抑制効果は、基板が仮に導体基板からなる場合に特に、顕著である。多段コイルインダクタにおいて基板に最も近いコイルが基板から離隔している場合には、当該インダクタの機械的安定性確保の観点から、基板上に立脚して当該インダクタに接合する支柱を設けてもよい。
好ましくは、多段コイルインダクタにおける、基板に最も近いコイルは、基板上にパターン形成されている。このような構成は、立体的な構造を有する多段コイルインダクタの基板上での機械的安定性の観点から、好ましい。
好ましくは、複数の受動部品は、ＬＣＲフィルタ、ＳＡＷフィルタ、ＦＢＡＲフィルタ、および機械共振を利用したフィルタからなる群より選択されるフィルタを含む。機械共振を利用したフィルタとしては、例えば、マイクロメカニカル ディスク レゾネータ、マイクロメカニカル リング レゾネータ、およびマイクロメカニカル ビーム レゾネータが挙げられる。
好ましくは、複数の受動部品および立体配線を基板上にて封止するための封止樹脂を更に備える。この場合、封止樹脂は、多段コイルインダクタにおける隣り合うコイル導線の間に入り込む部位を有してもよいが、隣り合うコイル導線の間を完全には閉塞しない。封止樹脂を具備する構成は、本集積型電子部品において高い信頼性を確保するうえで好適である。
好ましくは、多段コイルインダクタおよび／または立体配線は、耐食性膜および磁性体膜から選択される膜または当該膜を含む多層膜により被覆されている部位を有する。耐食性膜による被覆は、多段コイルインダクタのコイル導線や、立体配線の各配線部の、耐食性向上の観点から好適である。耐食性膜の構成材料としては、例えばＡｕ，Ｒｈ，Ｒｕなどの金属材料や、所定の誘電体材料が挙げられる。誘電体材料としては、例えば、ＢＣＢ（Benzocyclobutenes）、ＰＢＯ（Polybenzoxazoles）、ポリイミドなどの樹脂材料や、酸化シリコン、窒化シリコン、酸化アルミニウムなどが挙げられる。一方、磁性体膜による被覆は、特にコイル導線周囲の発生磁場を増大するのに好適である。コイル導線周囲の発生磁場の増大は、多段コイルインダクタのインダクタンスＬを増大するうえで好適である。また、磁性体膜は、当該磁性体膜内で渦電流が発生してしまうのを抑制する観点から、高抵抗材料よりなるのが好ましい。このような磁性体膜の構成材料としては、例えば、Ｆｅ−Ａｌ−Ｏ系合金、ＣｏＦｅＢ−ＳｉＯ2系高抵抗磁性体などが挙げられる。
好ましくは、多段コイルインダクタのコイル導線、および／または、立体配線の第１〜第３導線部は、Ｃｕ、Ａｕ、Ａｇ、またはＡｌよりなる。多段コイルインダクタのコイル導体や立体配線の第１〜第３配線部は、これら低抵抗導体材料よりなるのが好ましい。
好ましくは、基板は凹部を有し、多段コイルインダクタは当該凹部に設けられている。このような構成は、集積型電子部品を小型化するうえで好適である。
本発明の第２の側面によると集積型電子部品製造方法が提供される。この方法は、電気めっき法により下位導体部を形成する工程と、下位導体部の上位に上位導体部を形成するための、開口部を有する第１レジストパターンを、下位導体部の一部が開口部にて露出するように、形成する工程と、第１レジストパターンの表面、および、下位導体部において開口部にて露出する表面にわたり、シード層を形成する工程と、開口部を有する第２レジストパターンを第１レジストパターンの上位に形成する工程と、電気めっき法により、第２レジストパターンの開口部にて上位導体部を形成する工程と、第２レジストパターンを除去する工程と、シード層を除去する工程と、第１レジストパターンを除去する工程と、を含む。このような方法は、第１の側面に係る集積型電子部品を製造するのに適している。
図２から図５は、本発明に係る集積型電子部品Ｘを表す。図２は、集積型電子部品Ｘの平面図である。図３から図５は、各々、図２の線III−III、線ＩＶ−ＩＶ、および線Ｖ−Ｖに沿った断面図である。
集積型電子部品Ｘは、基板Ｓと、多段コイルインダクタ１０Ａ，１０Ｂと、キャパシタ２０と、立体配線３０と、パッド部４０Ａ，４０Ｂ，４０Ｃ，４０Ｄとを備え、図６に示す回路構成を有する。
基板Ｓは、半導体基板、絶縁膜が表面に形成された半導体基板、石英基板、ガラス基板、圧電基板、セラミック基板、ＳＯＩ（silicon on insulator）基板、ＳＯＱ（silicon on quartz）基板、またはＳＯＧ（silicon on glass）基板である。半導体基板は、例えば、単結晶シリコンなどのシリコン材料よりなる。圧電基板を構成する圧電材料としては、例えばＬｉＴａＯ3、ＬｉＮｂＯ3、ＡｌＮ、ＺｎＯ、および圧電セラミックが挙げられる。
多段コイルインダクタ１０Ａ，１０Ｂは、各々、本発明における受動部品に相当し、例えば図３および図４に表れているように、二段に配されたスパイラルコイル１１，１２と、これらを直列に接続する連絡部１３とからなる。図２においては、多段コイルインダクタ１０Ａ，１０Ｂを黒ベタ渦巻等で模式的に表す。図７は、多段コイルインダクタ１０Ａの分解平面図であり、図８は、多段コイルインダクタ１０Ｂの分解平面図である。多段コイルインダクタ１０Ａ，１０Ｂの各々において、スパイラルコイル１１，１２は、各々を流れる電流の方向が同一方向となるような巻形状を有する。多段コイルインダクタ１０Ａ，１０Ｂの各々においては、隣り合うコイル導線は空隙を介して離隔している。スパイラルコイル１１，１２の厚さは好ましくは３μｍ以上である。また、本実施形態では、スパイラルコイル１１は、スパイラルコイル１２より基板Ｓに近く、基板Ｓから離隔している。スパイラルコイル１１および基板Ｓの離隔距離は、例えば１〜１００μｍである。このような多段コイルインダクタ１０Ａ，１０Ｂは、例えばＣｕ、Ａｕ、Ａｇ、またはＡｌよりなる。
集積型電子部品Ｘにおいて基板Ｓ上に設けられた多段コイルインダクタ１０Ａ，１０Ｂについては、図１に示すような集中定数等価回路で表すことができ、また、上記の式（１）でＱ値を表すことができる。上述のように、図１および式（１）においては、Ｌはインダクタのインダクタンスであり、Ｒiはインダクタの抵抗であり、Ｒsは基板の抵抗であり、Ｃはインダクタの寄生容量であり、ωは角振動数であって２πｆ（ｆは周波数）に等しい。
キャパシタ２０は、本発明における受動部品に相当し、図５に示すように、第１電極２１と、第２電極２２と、これらの間の誘電体層２３とからなる積層構造を有する。第１電極２１は、基板Ｓ上に設けられ、第２電極２２は、基板Ｓから離隔して基板Ｓに沿って設けられている。第２電極２２の厚さは好ましくは３μｍ以上である。また、第１電極２１は、例えば、所定の多層構造を有し、当該多層構造の各層には、Ｃｕ、Ａｕ、Ａｇ、およびＡｌから選択される金属が含まれる。第２電極２２は、例えばＣｕ、Ａｕ、Ａｇ、またはＡｌよりなる。誘電体層２３は、例えば酸化シリコン、窒化シリコン、酸化アルミニウム、酸化タンタル、または酸化チタンよりなる。
立体配線３０は、本発明において基板上の各コンポーネント（受動部品，パッド部）を電気的に接続するための配線であり、基板Ｓに接して延びる部位を有する第１配線部３１と、基板Ｓから離隔して基板Ｓに沿って延びる第２配線部３２と、これら第１配線部３１および第２配線部３２に接続する第３配線部３３とからなる。図の明確化の観点より、図２においては、立体配線３０のうち第１配線部３１のみをハッチングを付して表す。立体配線３０は、例えばＣｕ、Ａｕ、Ａｇ、またはＡｌよりなる。また、第１配線部３１および第２配線部３２の厚さは好ましくは３μｍ以上である。
パッド部４０Ａ〜４０Ｄは、外部接続用の電気パッドである。図６から理解できるように、パッド部４０Ａ，４０Ｂは、電気信号入出力用の端子としての機能するものであり、パッド部４０Ｃ，４０Ｄは、グラウンド接続されている。パッド部４０Ａ〜４０Ｄは、例えば、Ｎｉ母体およびその上位表面を被覆するＡｕ膜からなる。
図６に示すように、多段コイルインダクタ１０Ａは、パッド部４０Ａ，４０Ｃおよびキャパシタ２０の第１電極２１と電気的に接続している。具体的には、図３に示すように、多段コイルインダクタ１０Ａの図中下位のスパイラルコイル１１の端部１１ａは、第１配線部３１を介して、パッド部４０Ａおよびキャパシタ２０の第１電極２１と電気的に接続し、且つ、多段コイルインダクタ１０Ａの図中上位のスパイラルコイル１２の端部１２ａは、第２配線部３２、第３配線部３３、および第１配線部３１を介して、パッド部４０Ｃと電気的に接続している。
図６に示すように、多段コイルインダクタ１０Ｂは、パッド部４０Ｂ，４０Ｄおよびキャパシタ２０の第２電極２２と電気的に接続している。具体的には、図４および図５に示すように、多段コイルインダクタ１０Ｂの図中上位のスパイラルコイル１２の端部１２ａは、第２配線部３２、第３配線部３３、および第１配線部３１を介して、パッド部４０Ｂと電気的に接続し、更に第２配線部３２を介してキャパシタ２０の第２電極２２と電気的に接続し、且つ、多段コイルインダクタ１０Ｂの図中下位のスパイラルコイル１１の端部１１ａは、第１配線部３１を介してパッド部４０Ｄと電気的に接続している。
以上のような構成を有する集積型電子部品Ｘの多段コイルインダクタ１０Ａ，１０Ｂの各々においては、交流電流通電時にスパイラルコイル１１，１２どうしの相互電磁誘導によって各スパイラルコイル１１，１２にて相互インダクタンスが生じるので、インダクタ全体について大きなインダクタンスＬを得やすい。そのため、多段コイルインダクタ１０Ａ，１０Ｂでは、インダクタを構成する導線について、所定のインダクタンスＬを実現するのに要する全長は短い傾向にある。一方、多段コイルインダクタ１０Ａ，１０Ｂの各々を構成する導線の全長が短いほど、多段コイルインダクタ１０Ａ，１０Ｂの各抵抗Ｒiは小さい傾向にある。したがって、多段コイルインダクタ１０Ａ，１０Ｂは、小さな抵抗Ｒiにて所定のインダクタンスＬを実現するのに適しているのである。小さな抵抗Ｒiにて所定のインダクタンスＬを実現することは、上記の式（１）の特に１番目の因子に着目すると理解できるように、Ｑ値の増大に資する。
また、集積型電子部品Ｘの多段コイルインダクタ１０Ａ，１０Ｂの各々においては、図９に示すように、スパイラルコイル１１，１２に対して同方向の交流電流を流すことにより、当該コイル間に形成される磁場強度を抑制することができる（スパイラルコイル１１を流れる電流によりスパイラルコイル１１周囲に形成される磁場と、スパイラルコイル１２を流れる電流によりスパイラルコイル１２周囲に形成される磁場とが、スパイラルコイル１１，１２間で打ち消し合うからである）。これにより、スパイラルコイル１１，１２のコイル導線における高周波電流の表皮効果を緩和することができ、従って、当該コイル導線の抵抗Ｒi（高周波抵抗）を低減することが可能である。上記の式（１）から理解できるように、抵抗Ｒiの低減はＱ値の増大に資する。
加えて、集積型電子部品Ｘの多段コイルインダクタ１０Ａ，１０Ｂの各々においては、コイル導線は、有意な厚さのセラミック（大きな誘電率を有する）等に包囲されておらず、特に、隣り合うコイル導線間にはセラミック等は介在せず、従って、多段コイルインダクタ１０Ａ，１０Ｂの各々は寄生容量Ｃを抑制するのに適している。上記の式（１）から理解できるように、寄生容量Ｃの抑制はＱ値の増大に資する。
このように集積型電子部品Ｘの多段コイルインダクタ１０Ａ，１０Ｂは、高いＱ値を実現するのに適している。したがって、このような多段コイルインダクタ１０Ａ，１０Ｂを備える集積型電子部品Ｘは、高いＱ値を実現するのに適しているのである。
また、集積型電子部品Ｘは、良好な高周波特性を実現するうえでも適している。一般に、インダクタの寄生容量が小さいほど、当該インダクタの自己共振周波数や当該インダクタのＱ値がピークを示す周波数は高周波側にシフトし、当該インダクタについて良好な高周波特性を得られやすい。そのため、上述のように寄生容量Ｃを抑制するのに適している多段コイルインダクタ１０Ａ，１０Ｂは、良好な高周波特性を実現するうえでも適している。したがって、このような多段コイルインダクタ１０Ａ，１０Ｂを備える集積型電子部品Ｘは、良好な高周波特性を実現するうえで適しているのである。
加えて、集積型電子部品Ｘは、各コンポーネント（受動部品，パッド部）の間を、電気的に接続するための配線における損失を抑制するのに適している。集積型電子部品Ｘは、基板Ｓに接して延びる部位を有する第１配線部３１と、基板Ｓから離隔して基板Ｓに沿って延びる第２配線部３２と、これら第１配線部３１および第２配線部３２に接続する第３配線部３３とを含む立体配線３０を備えるところ、立体配線３０は、これら３種類の配線部の適宜の組み合せにより、各コンポーネントの間を、自由度高く接続することが可能である。すなわち、集積型電子部品Ｘでは、基板Ｓ上の各コンポーネント間の配線設計における自由度が高いのである。配線設計の自由度が高いことは、各コンポーネント間の配線長の最短化を実現するうえで好適であり、配線どうしの交差および配線とコイル導線の交差を回避するうえで好適である。各コンポーネント間の配線長の最短化は、配線の高周波抵抗を抑制するのに資する。また、配線どうしの交差および配線とコイル導線の交差の回避は、当該交差構造に起因して電磁場相互誘導により配線やコイル導線に渦電流が生じてしまうのを抑制するのに、資する。これら、高周波抵抗の抑制および渦電流の抑制は、各コンポーネント間を接続するための配線における損失を抑制するのに適している。そして、配線損失の抑制は、集積型電子部品Ｘ全体において高いＱ値を実現するのに好適なのである。
以上のように、集積型電子部品Ｘは、高いＱ値および良好な高周波特性を実現するのに適している。
また、本実施形態における多段コイルインダクタ１０Ａ，１０Ｂは、多段配置されるスパイラルコイル１１，１２の数を増減するのに加え、各スパイラルコイル１１，１２にて同一平面内でのコイル巻数を増減することによっても、インダクタ全体のコイル巻数を増減することが可能であり、従って、効率よく所要のインダクタンスＬを達成することができる。
加えて、本実施形態では、多段コイルインダクタ１０Ａ，１０Ｂにおける、基板に最も近いスパイラルコイル１１は、基板Ｓから離隔している。このような構成は、多段コイルインダクタ１０Ａ，１０Ｂに通電することに起因して基板Ｓに生ずる誘導電流を抑制するのに好適である。
図１０から図１５は、集積型電子部品Ｘの製造方法を表す。この方法は、バルクマイクロマシニング技術により集積型電子部品Ｘを製造するための一手法である。図１０から図１５においては、図１５（ｃ）に示す多段コイルインダクタ１０、キャパシタ２０、２つのパッド部４０、および、立体配線３０においてこれらに接続する箇所、の形成過程を、断面の変化で表す。当該断面は、加工が施される材料基板における単一の集積型電子部品形成区画に含まれる複数の所定箇所の断面を、モデル化して連続断面としたものである。多段コイルインダクタ１０は、多段コイルインダクタ１０Ａ，１０Ｂに相当する。パッド部４０は、パッド部４０Ａ〜４０Ｄに相当する。
集積型電子部品Ｘの製造においては、まず、図１０（ａ）に示すように、キャパシタ２０の第１電極２１を基板Ｓ上に形成する。例えば、スパッタリング法により所定の金属材料を基板Ｓ上に成膜した後、所定のウェットエッチングまたはドライエッチングにより当該金属膜をパターニングすることによって、第１電極２１を形成することができる。
次に、図１０（ｂ）に示すように、キャパシタ２０の誘電体層２３を第１電極２１上に形成する。例えば、スパッタリング法により所定の誘電体材料を少なくとも第１電極２１上に成膜した後、所定のウェットエッチングまたはドライエッチングにより当該誘電体膜をパターニングすることによって、誘電体層２３を形成することができる。
次に、図１０（ｃ）に示すように、第１電極２１および誘電体層２３を覆うように、電気めっき用のシード層１０１（太線で表す）を基板Ｓ上に形成する。シード層１０１は、例えば、Ｔｉ膜およびその上のＡｕ膜からなる積層構造、Ｃｒ膜およびその上のＡｕ膜からなる積層構造、Ｔｉ膜およびその上のＣｕ膜からなる積層構造、または、Ｃｒ膜およびその上のＣｕ膜からなる積層構造を有する。シード層１０１の形成手法としては、例えば蒸着法やスパッタリング法を採用することができる。後出のシード層の構成および形成手法は、このシード層１０１と同様である。
次に、図１０（ｄ）に示すように、１段目肉厚導体部形成用のレジストパターン１０２を形成する。本方法では、１段目肉厚導体部とは、キャパシタ２０の第２電極２２および立体配線３０の第１配線部３１である。レジストパターン１０２は、第２電極２２および第１配線部３１のパターン形状に対応する開口部１０２ａを有する。レジストパターン１０２の形成においては、まず、基板Ｓ上に、第１電極２１および誘電体層２３の上方から、液状のフォトレジストをスピンコーティングにより成膜する。次に、露光処理およびその後の現像処理を経て、当該フォトレジスト膜をパターニングする。フォトレジストとしては、例えば、ＡＺＰ４２１０（ＡＺエレクトロニックマテリアルズ製）やＡＺ１５００（ＡＺエレクトロニックマテリアルズ製）を使用することができる。後出のレジストパターンについても、このようなフォトレジストの成膜ならびにその後の露光処理および現象処理を経て、形成することができる。
次に、図１１（ａ）に示すように、電気めっき法により、レジストパターン１０２の開口部１０２ａにて、１段目肉厚導体部（第２電極２２，第１配線部３１）を形成する。当該電気めっき時には、シード層１０１が通電される。
次に、図１１（ｂ）に示すように、例えば剥離液を作用させることにより、レジストパターン１０２を除去する。剥離液としては、例えばＡＺリムーバ７００（ＡＺエレクトロニックマテリアルズ製）を使用することができる。後出のレジストパターンの除去手法については、レジストパターン１０２の当該除去手法と同様である。
次に、図１１（ｃ）に示すように、パッド部形成用のレジストパターン１０３を形成する。レジストパターン１０３は、各パッド部４０のパターン形状に対応する開口部１０３ａを有する。
次に、図１１（ｄ）に示すように、電気めっき法により、レジストパターン１０３の開口部１０３ａにてパッド部４０を形成する。当該電気めっき時には、シード層１０１が通電される。パッド部４０は、Ｎｉ母体およびその上位表面を被覆するＡｕ膜からなるのが好ましい。
次に、図１２（ａ）に示すように、レジストパターン１０３を除去し、そして、当該除去の後にシード層１０１において露出している箇所を除去する（シード層１０１において露出していない箇所については、図１２（ａ）以降の図で省略する）。シード層１０１は、例えばイオンミリング法によって除去することができる。後出のシード層の除去手法としても、イオンミリング法を採用することができる。
次に、図１２（ｂ）に示すようにレジストパターン１０４を形成する。レジストパターン１０４は、１段目肉厚導体部の上位に２段目肉厚導体部を形成するための犠牲層として機能するものであり、１段目肉厚導体部のパターン形状に対応する開口部１０４ａを有する。本方法では、２段目肉厚導体部とは、多段コイルインダクタ１０のスパイラルコイル１１、並びに、立体配線３０の第２配線部３２および第３配線部３３である。レジストパターン１０４は、１段目肉厚導体部（第２電極２２，第１配線部３１）の一部が開口部１０４ａにて露出するように、形成される。また、本実施形態ではレジストパターンにより構成される、本発明における犠牲層、の構成材料については、レジスト材料に代えて、パターニング可能であり且つ除去可能である他の材料を採用してもよい（後出の犠牲層についても同様である）。
次に、図１２（ｃ）に示すように、レジストパターン１０４の表面、１段目肉厚導体部において開口部１０４ａにて露出する表面、およびパッド部４０の表面にわたり、シード層１０５（太線で表す）を形成する。
次に、図１２（ｄ）に示すように、２段目肉厚導体部形成用のレジストパターン１０６を形成する。レジストパターン１０６は、多段コイルインダクタ１０の、スパイラルコイル１１および連絡部１３の一部、並びに、立体配線３０の、第２配線部３２および第３配線部３３の一部、のパターン形状に対応する開口部１０６ａを有する。
次に、図１３（ａ）に示すように、電気めっき法により、レジストパターン１０６の開口部１０６ａにて、２段目肉厚導体部（スパイラルコイル１１，連絡部１３の一部，第２配線部３２，第３配線部３３の一部）を形成する。当該電気めっき時には、シード層１０５が通電される。
次に、図１３（ｂ）に示すように、レジストパターン１０６の上に、３段目肉厚導体部形成用のレジストパターン１０７を形成する。本方法では、３段目肉厚導体部とは、多段コイルインダクタ１０の連絡部１３の一部、および、立体配線３０の第３配線部３３の一部である。レジストパターン１０７は、連絡部１３の一部および第３配線部３３の一部のパターン形状に対応する開口部１０７ａを有する。
次に、図１３（ｃ）に示すように、電気めっき法により、レジストパターン１０７の開口部１０７ａにて、３段目肉厚導体部（連絡部１３の一部，第３配線部３３の一部）を形成する。当該電気めっき時には、シード層１０５が通電される。
次に、図１３（ｄ）に示すように、レジストパターン１０６，１０７を除去し、そして、当該除去の後にシード層１０５において露出している箇所を除去する（シード層１０５において露出していない箇所については、図１３（ｄ）以降の図で省略する）。この後、図１４（ａ）に示すように、レジストパターン１０４を除去する。
次に、図１４（ｂ）に示すようにレジストパターン１０８を形成する。レジストパターン１０８は、３段目肉厚導体部の上位に４段目肉厚導体部を形成するための犠牲層として機能するものであり、３段目肉厚導体部のパターン形状に対応する開口部１０８ａを有する。本方法では、４段目肉厚導体部とは、多段コイルインダクタ１０の、スパイラルコイル１２および連絡部１３の一部、並びに、立体配線３０の第２配線部３２である。また、レジストパターン１０８は、３段目肉厚導体部の一部が開口部１０８ａにて露出するように、形成される。
次に、図１４（ｃ）に示すように、レジストパターン１０８の表面、および、３段目肉厚導体部において開口部１０８ａにて露出する表面にわたり、シード層１０９（太線で表す）を形成する。
次に、図１４（ｄ）に示すように、４段目肉厚導体部形成用のレジストパターン１１０を形成する。レジストパターン１１０は、多段コイルインダクタ１０の、スパイラルコイル１２および連絡部１３の一部、並びに、立体配線３０の第２配線部３２、のパターン形状に対応する開口部１１０ａを有する。
次に、図１５（ａ）に示すように、電気めっき法により、レジストパターン１１０の開口部１１０ａにて、４段目肉厚導体部（スパイラルコイル１２，連絡部１３の一部，第２配線部３２）を形成する。当該電気めっき時には、シード層１０９が通電される。
次に、図１５（ｂ）に示すように、レジストパターン１１０を除去し、そして、当該除去の後にシード層１０９において露出している箇所を除去する（シード層１０９において露出していない箇所については、図１５（ｂ）以降の図で省略する）。この後、図１５（ｃ）に示すように、レジストパターン１０８を除去する。
レジストパターン１０８の除去の後、好ましくは、多段コイルインダクタ１０および／または立体配線３０において露出している箇所を、耐食性膜および磁性体膜から選択される膜または当該膜を含む多層膜により被覆する。耐食性膜による被覆は、多段コイルインダクタのコイル導線や、立体配線の各配線部の、耐食性向上の観点から好適である。耐食性膜の構成材料としては、例えばＡｕ，Ｒｈ，Ｒｕなどの金属材料や、所定の誘電体材料が挙げられる。誘電体材料としては、例えば、ＢＣＢ（Benzocyclobutenes）、ＰＢＯ（Polybenzoxazoles）、ポリイミドなどの樹脂材料や、酸化シリコン、窒化シリコン、酸化アルミニウムなどが挙げられる。一方、磁性体膜による被覆は、特にコイル導線周囲の発生磁場を増大するのに好適である。コイル導線周囲の発生磁場の増大は、多段コイルインダクタのインダクタンスＬを増大するうえで好適である。また、磁性体膜は、当該磁性体膜内で渦電流が発生してしまうのを抑制する観点から、高抵抗材料よりなるのが好ましい。このような磁性体膜の構成材料としては、例えば、Ｆｅ−Ａｌ−Ｏ系合金、ＣｏＦｅＢ−ＳｉＯ2系高抵抗磁性体などが挙げられる。
以上のようにして、多段コイルインダクタ１０、キャパシタ２０、立体配線３０、およびパッド部４０を基板Ｓ上に形成し、集積型電子部品Ｘを製造することができる。
集積型電子部品Ｘの多段コイルインダクタ１０Ａ，１０Ｂについては、図１６および図１７に示すように、基板Ｓに接して設けてもよい（第１変形例）。この場合、立体配線３０については、多段コイルインダクタ１０Ａ，１０Ｂの各々のスパイラルコイル１１，１２の高さ位置に応じて、上述の実施形態とは異なる寸法や形状を採用してもよい。
また、集積型電子部品Ｘについては、図１８および図１９に示すように、多段コイルインダクタ１０Ａ，１０Ｂを基板Ｓに接して設けたうえで、封止材５０により部分的に封止してもよい（第２変形例）。封止材５０は、例えば、ＢＣＢ、ＰＢＯ、ポリイミドなどの樹脂材料よりなる。相対的に上位に位置する導体部（例えばスパイラルコイル１２や第２配線部３２）を形成した後に、相対的に下位に位置する導体部（例えばスパイラルコイル１１や第１配線部１１）を上述の耐食性膜により被覆することは、困難な場合がある。本変形例では、相対的に下位に位置する導体部は、封止材５０により覆われて耐食性が確保され得るため、相対的に上位に位置する導体部を形成した後に、相対的に下位に位置する導体部を耐食性膜により被覆する必要はない。
図２０から図２３は、上述の第１変形例の第１の製造方法を表す。この方法は、バルクマイクロマシニング技術により当該第１変形例を製造するための一手法である。図２０から図２３においては、図２３（ｄ）に示す多段コイルインダクタ１０、キャパシタ２０、２つのパッド部４０、および、立体配線３０においてこれらに接続する箇所、の形成過程を、断面の変化で表す。当該断面は、加工が施される材料基板における単一の集積型電子部品形成区画に含まれる複数の所定箇所の断面を、モデル化して連続断面としたものである。多段コイルインダクタ１０は、多段コイルインダクタ１０Ａ，１０Ｂに相当する。パッド部４０は、パッド部４０Ａ〜４０Ｄに相当する。
本方法においては、まず、図２０（ａ）に示すように、キャパシタ２０の第１電極２１を基板Ｓ上に形成する。次に、図２０（ｂ）に示すように、キャパシタ２０の誘電体層２３を第１電極２１上に形成する。次に、図２０（ｃ）に示すように、第１電極２１および誘電体層２３を覆うように、電気めっき用のシード層１０１を基板Ｓ上に形成する。これらの工程は、具体的には、図１０の（ａ）〜（ｃ）を参照して上述したのと同様である。
次に、図２０（ｄ）に示すように、１段目肉厚導体部形成用のレジストパターン２０１を形成する。本方法では、１段目肉厚導体部とは、多段コイルインダクタ１０の、スパイラルコイル１１および連絡部１３の一部、キャパシタ２０の第２電極２２、並びに、立体配線３０の第１配線部３１である。レジストパターン２０１は、スパイラルコイル１１、連絡部１３の一部、第２電極２２、および第１配線部３１のパターン形状に対応する開口部２０１ａを有する。
次に、図２０（ｅ）に示すように、電気めっき法により、レジストパターン２０１の開口部２０１ａにて、１段目肉厚導体部（スパイラルコイル１１，連絡部１３の一部，第２電極２２，第１配線部３１）を形成する。当該電気めっき時には、シード層１０１が通電される。
次に、図２１（ａ）に示すように、レジストパターン２０１の上位に、２段目肉厚導体部形成用のレジストパターン２０２を形成する。本方法では、２段目肉厚導体部とは、多段コイルインダクタ１０の連絡部１３の一部、および、立体配線３０の第３配線部３３である。レジストパターン２０２は、連絡部１３の一部および第３配線部３３のパターン形状に対応する開口部２０２ａを有する。
次に、図２１（ｂ）に示すように、電気めっき法により、レジストパターン２０２の開口部２０２ａにて、２段目肉厚導体部（連絡部１３の一部，第３配線部３３）を形成する。当該電気めっき時には、シード層１０１が通電される。この後、図２１（ｃ）に示すように、レジストパターン２０１，２０２を除去する。
次に、図２１（ｄ）に示すように、パッド部形成用のレジストパターン２０３を形成する。レジストパターン２０３は、各パッド部４０のパターン形状に対応する開口部２０３ａを有する。
次に、図２２（ａ）に示すように、電気めっき法により、レジストパターン２０３の開口部２０３ａにてパッド部４０を形成する。当該電気めっき時には、シード層１０１が通電される。パッド部４０は、Ｎｉ母体およびその上位表面を被覆するＡｕ膜からなるのが好ましい。この後、図２２（ｂ）に示すように、レジストパターン２０３を除去し、そして、当該除去の後にシード層１０１において露出している箇所を除去する（シード層１０１において露出していない箇所については、図２２（ｂ）以降の図で省略する）。
次に、図２２（ｃ）に示すようにレジストパターン２０４を形成する。レジストパターン２０４は、２段目肉厚導体部の上位に３段目肉厚導体部を形成するための犠牲層として機能するものであり、２段目肉厚導体部のパターン形状に対応する開口部２０４ａを有する。本方法では、３段目肉厚導体部とは、多段コイルインダクタ１０の、スパイラルコイル１２および連絡部１３の一部、並びに、立体配線３０の第２配線部３２である。また、レジストパターン２０４は、２段目肉厚導体部の一部が開口部２０４ａにて露出するように、形成される。
次に、図２２（ｄ）に示すように、レジストパターン２０４の表面、および、２段目肉厚導体部において開口部２０４ａにて露出する表面にわたり、シード層２０５（太線で表す）を形成する。
次に、図２３（ａ）に示すように、３段目肉厚導体部形成用のレジストパターン２０６を形成する。レジストパターン２０６は、多段コイルインダクタ１０の、スパイラルコイル１２および連絡部１３の一部、並びに、立体配線３０の第２配線部３２、のパターン形状に対応する開口部２０６ａを有する。
次に、図２３（ｂ）に示すように、電気めっき法により、レジストパターン２０６の開口部２０６ａにて、３段目肉厚導体部（スパイラルコイル１２，連絡部１３の一部，第２配線部３２）を形成する。当該電気めっき時には、シード層２０５が通電される。
次に、図２３（ｃ）に示すように、レジストパターン２０６を除去し、そして、当該除去の後にシード層２０５において露出している箇所を除去する（シード層２０５において露出していない箇所については、図２３（ｃ）以降の図で省略する）。
次に、図２３（ｄ）に示すように、レジストパターン２０４を除去する。レジストパターン２０４の除去の後、好ましくは、多段コイルインダクタ１０および／または立体配線３０において露出している箇所を、耐食性膜および磁性体膜から選択される膜または当該膜を含む多層膜により被覆する。以上のようにして、多段コイルインダクタ１０、キャパシタ２０、立体配線３０、およびパッド部４０を基板Ｓ上に形成し、上述の第１変形例を製造することができる。
図２４から図２７は、上述の第１変形例の第２の製造方法を表す。この方法は、バルクマイクロマシニング技術により当該第１変形例を製造するための一手法である。図２４から図２７においては、図２７（ｃ）に示す多段コイルインダクタ１０、キャパシタ２０、２つのパッド部４０、および、立体配線３０においてこれらに接続する箇所、の形成過程を、断面の変化で表す。当該断面は、加工が施される材料基板における単一の集積型電子部品形成区画に含まれる複数の所定箇所の断面を、モデル化して連続断面としたものである。多段コイルインダクタ１０は、多段コイルインダクタ１０Ａ，１０Ｂに相当する。パッド部４０は、パッド部４０Ａ〜４０Ｄに相当する。
本方法においては、まず、図２４（ａ）に示すように、キャパシタ２０の第１電極２１を基板Ｓ上に形成する。次に、図２４（ｂ）に示すように、キャパシタ２０の誘電体層２３を第１電極２１上に形成する。次に、図２４（ｃ）に示すように、第１電極２１および誘電体層２３を覆うように、電気めっき用のシード層１０１を基板Ｓ上に形成する。これらの工程について具体的には、図１０の（ａ）〜（ｃ）を参照して上述したのと同様である。
次に、図２４（ｄ）に示すように、１段目肉厚導体部形成用のレジストパターン３０１を形成する。本方法では、１段目肉厚導体部とは、多段コイルインダクタ１０のスパイラルコイル１１および連絡部１３の一部、キャパシタ２０の第２電極２２、並びに、立体配線３０の第１配線部３１である。レジストパターン３０１は、スパイラルコイル１１、連絡部１３の一部、第２電極２２、および第１配線部３１のパターン形状に対応する開口部３０１ａを有する。
次に、図２５（ａ）に示すように、電気めっき法により、レジストパターン３０１の開口部３０１ａにて、１段目肉厚導体部（スパイラルコイル１１，連絡部１３の一部，第２電極２２，第１配線部３１）を形成する。当該電気めっき時には、シード層１０１が通電される。この後、図２５（ｂ）に示すように、例えば剥離液を作用させることにより、レジストパターン３０１を除去する。
次に、図２５（ｃ）に示すように、パッド部形成用のレジストパターン３０２を形成する。レジストパターン３０２は、各パッド部４０のパターン形状に対応する開口部３０２ａを有する。
次に、図２５（ｄ）に示すように、電気めっき法により、レジストパターン３０２の開口部３０２ａにてパッド部４０を形成する。当該電気めっき時には、シード層１０１が通電される。パッド部４０は、Ｎｉ母体およびその上位表面を被覆するＡｕ膜からなるのが好ましい。この後、図２６（ａ）に示すように、レジストパターン３０２を除去し、そして、当該除去の後にシード層１０１において露出している箇所を除去する（シード層１０１において露出していない箇所については、図２６（ａ）以降の図で省略する）。
次に、図２６（ｂ）に示すように、２段目肉厚導体部形成用のレジストパターン３０３を形成する。本方法では、２段目肉厚導体部とは、多段コイルインダクタ１０の連絡部１３の一部および立体配線３０の第３配線部３３である。レジストパターン３０３は、連絡部１３の一部および第３配線部３３のパターン形状に対応する開口部３０３ａを有し、１段目肉厚導体部の一部が開口部３０３ａにて露出するように、形成される。また、レジストパターン３０３は、２段目肉厚導体部の上位に３段目肉厚導体部を形成するための犠牲層としても機能するものである。本方法では、３段目肉厚導体部とは、多段コイルインダクタ１０の、スパイラルコイル１２および連絡部１３の一部、並びに、立体配線３０の第２配線部３２である。
次に、図２６（ｃ）に示すように、レジストパターン３０３の表面、および、１段目肉厚導体部において開口部３０３ａにて露出する表面にわたり、シード層３０４（太線で表す）を形成する。
次に、図２６（ｄ）に示すように、３段目肉厚導体部形成用のレジストパターン３０５を形成する。レジストパターン３０５は、多段コイルインダクタ１０の、スパイラルコイル１２および連絡部１３の一部、並びに、立体配線３０の第２配線部３２、のパターン形状に対応する開口部３０５ａを有する。
次に、図２７（ａ）に示すように、電気めっき法により、レジストパターン３０３の開口部３０３ａにて２段目肉厚導体部（連絡部１３の一部，第３配線部３３）を形成し、レジストパターン３０５の開口部３０５ａにて、３段目肉厚導体部（スパイラルコイル１２，連絡部１３の一部，第２配線部３２）を形成する。当該電気めっき時には、シード層３０４が通電される。
次に、図２７（ｂ）に示すように、レジストパターン３０５を除去し、そして、当該除去の後にシード層３０４において露出している箇所を除去する（シード層３０４において露出していない箇所については、図２７（ｂ）以降の図で省略する）。
次に、図２７（ｃ）に示すように、レジストパターン３０３を除去する。レジストパターン３０３の除去の後、好ましくは、多段コイルインダクタ１０および／または立体配線３０において露出している箇所を、耐食性膜および磁性体膜から選択される膜または当該膜を含む多層膜により被覆する。以上のようにして、多段コイルインダクタ１０、キャパシタ２０、立体配線３０、およびパッド部４０を基板Ｓ上に形成し、上述の第１変形例を製造することができる。
図２８から図３２は、上述の第２変形例の製造方法を表す。この方法は、バルクマイクロマシニング技術により当該第２変形例を製造するための一手法である。図２８から図３２においては、図３２（ｄ）に示す多段コイルインダクタ１０、キャパシタ２０、２つのパッド部４０、および、立体配線３０においてこれらに接続する箇所、の形成過程を、断面の変化で表す。当該断面は、加工が施される材料基板における単一の集積型電子部品形成区画に含まれる複数の所定箇所の断面を、モデル化して連続断面としたものである。多段コイルインダクタ１０は、多段コイルインダクタ１０Ａ，１０Ｂに相当する。パッド部４０は、パッド部４０Ａ〜４０Ｄに相当する。
本方法においては、まず、図２８（ａ）に示すように、キャパシタ２０の第１電極２１を基板Ｓ上に形成する。次に、図２８（ｂ）に示すように、キャパシタ２０の誘電体層２３を第１電極２１上に形成する。次に、図２８（ｃ）に示すように、第１電極２１および誘電体層２３を覆うように、電気めっき用のシード層１０１を基板Ｓ上に形成する。これらの工程について具体的には、図１０の（ａ）〜（ｃ）を参照して上述したのと同様である。
次に、図２８（ｄ）に示すように、１段目肉厚導体部形成用のレジストパターン４０１を形成する。本方法では、１段目肉厚導体部とは、多段コイルインダクタ１０の、スパイラルコイル１１および連絡部１３の一部、キャパシタ２０の第２電極２２、並びに、立体配線３０の第１配線部３１である。レジストパターン４０１は、スパイラルコイル１１、連絡部１３の一部、第２電極２２、および第１配線部３１のパターン形状に対応する開口部４０１ａを有する。
次に、図２９（ａ）に示すように、電気めっき法により、レジストパターン４０１の開口部４０１ａにて、１段目肉厚導体部（スパイラルコイル１１，連絡部１３の一部，第２電極２２，第１配線部３１）を形成する。当該電気めっき時には、シード層１０１が通電される。この後、図２９（ｂ）に示すように、レジストパターン４０１を除去し、そして、シード層１０１において露出している箇所を除去する（シード層１０１において露出していない箇所については、図２９（ｂ）以降の図で省略する）。
次に、図２９（ｃ）に示すように誘電体膜４０２を形成する。誘電体膜４０２は所定の開口部４０２ａを有する。誘電体膜４０２の形成においては、スピンコーティング法やスプレー法などにより所定の誘電体材料を成膜した後、当該膜をパターニングする。
次に、図２９（ｄ）に示すように、誘電体膜４０２の表面、および、１段目肉厚導体部において開口部４０２ａにて露出する表面にわたり、シード層４０３（太線で表す）を形成する。
次に、図３０（ａ）に示すように、２段目肉厚導体部形成用のレジストパターン４０４を形成する。本方法では、２段目肉厚導体部とは、多段コイルインダクタ１０の連絡部１３の一部および立体配線３０の第３配線部３３である。レジストパターン４０４は、多段コイルインダクタ１０の連絡部１３の一部および立体配線３０の第３配線部３３のパターン形状に対応する開口部４０４ａを有する。
次に、図３０（ｂ）に示すように、電気めっき法により、レジストパターン４０４の開口部４０４ａにて、２段目肉厚導体部（連絡部１３の一部，第３配線部３３）を形成する。当該電気めっき時には、シード層４０３が通電される。この後、図３０（ｃ）に示すように、レジストパターン４０４を除去する。
次に、図３０（ｄ）に示すように、パッド部形成用のレジストパターン４０５を形成する。レジストパターン４０５は、各パッド部４０のパターン形状に対応する開口部４０５ａを有する。
次に、図３１（ａ）に示すように、電気めっき法により、レジストパターン４０５の開口部４０５ａにてパッド部４０を形成する。当該電気めっき時には、シード層４０３が通電される。パッド部４０は、Ｎｉ母体およびその上位表面を被覆するＡｕ膜からなるのが好ましい。この後、図３１（ｂ）に示すように、レジストパターン４０５を除去し、そして、当該除去の後にシード層４０３において露出している箇所を除去する（シード層４０３において露出していない箇所については、図３１（ｂ）以降の図で省略する）。
次に、図３１（ｃ）に示すようにレジストパターン４０６を形成する。レジストパターン４０６は、２段目肉厚導体部の上位に３段目肉厚導体部を形成するための犠牲層として機能するものであり、２段目肉厚導体部のパターン形状に対応する開口部４０６ａを有する。本方法では、３段目肉厚導体部とは、多段コイルインダクタ１０の、スパイラルコイル１２および連絡部１３の一部、並びに、立体配線３０の第２配線部３２である。また、レジストパターン４０６は、２段目肉厚導体部の一部が開口部４０６ａにて露出するように、形成される。
次に、図３１（ｄ）に示すように、レジストパターン４０６の表面、および、２段目肉厚導体部において開口部４０６ａにて露出する表面にわたり、シード層４０７（太線で表す）を形成する。
次に、図３２（ａ）に示すように、３段目肉厚導体部形成用のレジストパターン４０８を形成する。レジストパターン４０８は、多段コイルインダクタ１０の、スパイラルコイル１２および連絡部１３の一部、並びに、立体配線３０の第２配線部３２、のパターン形状に対応する開口部４０８ａを有する。
次に、図３２（ｂ）に示すように、電気めっき法により、レジストパターン４０８の開口部４０８ａにて、３段目肉厚導体部（スパイラルコイル１２，連絡部１３の一部，第２配線部３２）を形成する。当該電気めっき時には、シード層４０７が通電される。
次に、図３２（ｃ）に示すように、レジストパターン４０８を除去し、そして、当該除去の後にシード層４０７において露出している箇所を除去する（シード層４０７において露出していない箇所については、図３２（ｃ）以降の図で省略する）。
次に、図３２（ｄ）に示すように、レジストパターン４０６を除去する。レジストパターン４０６の除去の後、好ましくは、多段コイルインダクタ１０および／または立体配線３０において露出している箇所を、耐食性膜および磁性体膜から選択される膜または当該膜を含む多層膜により被覆する。以上のようにして、多段コイルインダクタ１０、キャパシタ２０、立体配線３０、パッド部４０、および封止材５０を基板Ｓ上に形成し、上述の第２変形例を製造することができる。
集積型電子部品Ｘにおいては、図３３に示すように、基板Ｓに凹部Ｓａを設け、この凹部Ｓａ上に多段コイルインダクタ１０を設けてもよい（第３変形例）。このような構成は、集積型電子部品Ｘを小型化するうえで好適である。
本発明に係る集積型電子部品においては、上述のような多段コイルインダクタ１０やキャパシタ２０に代えて又は加えて、所定の抵抗や、フィルタを設けてもよい。フィルタとしては、例えば、ＬＣＲフィルタ、ＳＡＷフィルタ、ＦＢＡＲフィルタ、または機械共振を利用したフィルタを採用することができる。機械共振を利用したフィルタとしては、例えば、マイクロメカニカル ディスク レゾネータ、マイクロメカニカル リング レゾネータ、およびマイクロメカニカル ビーム レゾネータが挙げられる。
本発明に係る集積型電子部品においては、多段コイルインダクタ１０、キャパシタ２０、およびパッド部４０の個数および基板Ｓ上の配置、並びに、立体配線３０の形状を、適宜変更することにより、図６に示す回路構成に代えて、図３４に示す回路構成や、図３５に示す回路構成を実現することもできる。また、本発明に係る集積型電子部品においては、図６、図３４、図３５に示す回路構成を適宜組み合わせた、より複雑な回路構成を、実現することもできる。
本発明の集積型電子部品においては、上述のような多段コイルインダクタ１０に代えて、ソレノイドコイルやトロイダルの形態の多段コイルインダクタを採用してもよい。また、本発明の集積型電子部品においては、基板上の構造全体を覆う封止樹脂を設けてもよい。この場合、封止樹脂は、多段コイルインダクタにおける隣り合うコイル導線の間に入り込む部位を有してもよい。封止樹脂を具備する構成は、集積型電子部品において高い信頼性を確保するうえで好適である。
以上のまとめとして、本発明の構成およびそのバリエーションを以下に付記として列挙する。
（付記１）基板と、
複数の受動部品と、
外部接続用の複数のパッド部と、
立体配線と、を備え、
前記複数の受動部品は、前記基板上に設けられた多段コイルインダクタを含み、当該多段コイルインダクタは、多段配置された複数のコイルを有し、且つ、隣り合うコイル導線が空隙を介して離隔し、
前記立体配線は、前記基板に接して延びる第１配線部と、前記基板から離隔して当該基板に沿って延びる第２配線部と、当該第１および第２配線部に接続する第３配線部と、を含む、集積型電子部品。
（付記２）前記多段コイルインダクタは、空隙を介して互いに離隔する複数のスパイラルコイルを有する、付記１に記載の集積型電子部品。
（付記３）前記多段コイルインダクタはソレノイドコイルまたはトロイダルコイルである、付記１に記載の集積型電子部品。
（付記４）前記基板は、半導体基板、絶縁膜が表面に形成された半導体基板、石英基板、ガラス基板、圧電基板、セラミック基板、ＳＯＩ基板、ＳＯＱ基板、またはＳＯＧ基板である、付記１から３のいずれか一つに記載の集積型電子部品。
（付記５）前記複数の受動部品は、キャパシタおよび／または抵抗を含む、付記１から４のいずれか一つに記載の集積型電子部品。
（付記６）前記キャパシタは、相対向する第１電極および第２電極を有し、前記第１電極は、前記基板上に設けられ、前記第２電極は、前記基板から離隔して前記基板に沿って設けられている、付記５に記載の集積型電子部品。
（付記７）前記多段コイルインダクタにおける、前記基板に最も近いコイルは、前記基板から離隔している、付記１から６のいずれか一つに記載の集積型電子部品。
（付記８）前記多段コイルインダクタにおける、前記基板に最も近いコイルは、前記基板上にパターン形成されている、付記１から６のいずれか一つに記載の集積型電子部品。
（付記９）前記複数の受動部品は、ＬＣＲフィルタ、ＳＡＷフィルタ、ＦＢＡＲフィルタ、および機械共振を利用したフィルタからなる群より選択されるフィルタを含む、付記１から８のいずれか一つに記載の集積型電子部品。
（付記１０）前記複数の受動部品および前記立体配線を前記基板上にて封止するための封止樹脂を更に備える、付記１から９のいずれか一つに記載の集積型電子部品。
（付記１１）前記封止樹脂は、前記多段コイルインダクタにおける隣り合うコイル導線の間に入り込む部位を有する、付記１０に記載の集積型電子部品。
（付記１２）前記多段コイルインダクタおよび／または前記立体配線は、耐食性膜および磁性体膜から選択される膜または当該膜を含む多層膜により被覆されている部位を有する、付記１から１１のいずれか一つに記載の集積型電子部品。
（付記１３）前記基板は凹部を有し、前記多段コイルインダクタは当該凹部に設けられている、付記１から１２のいずれか一つに記載の集積型電子部品。
（付記１４）電気めっき法により下位導体部を形成する工程と、
前記下位導体部の上位に上位導体部を形成するための、開口部を有する第１レジストパターンを、前記下位導体部の一部が前記開口部にて露出するように、形成する工程と、
前記第１レジストパターンの表面、および、前記下位導体部において前記開口部にて露出する表面にわたり、シード層を形成する工程と、
開口部を有する第２レジストパターンを第１レジストパターンの上位に形成する工程と、
電気めっき法により、前記第２レジストパターンの前記開口部にて上位導体部を形成する工程と、
前記第２レジストパターンを除去する工程と、
前記シード層を除去する工程と、
前記第１レジストパターンを除去する工程と、を含む、集積型電子部品製造方法。
本発明における多段コイルインダクタの集中定数等価回路を表す。 本発明に係る集積型電子部品の平面図である。 図２の線III−IIIに沿った断面図である。 図２の線ＩＶ−ＩＶに沿った断面図である。 図２の線Ｖ−Ｖに沿った断面図である。 図２に示す集積型電子部品の回路構成を表す。 一方の多段コイルインダクタの分解平面図である。 他方の多段コイルインダクタの分解平面図である。 コイル導線周囲の磁束分布の概念図である。 本発明に係る集積型電子部品製造方法における一部の工程を表す。 図１０の後に続く工程を表す。 図１１の後に続く工程を表す。 図１２の後に続く工程を表す。 図１３の後に続く工程を表す。 図１４の後に続く工程を表す。 図２に示す集積型電子部品の第１変形例の断面図である。図２の集積型電子部品にとっての図３に相当する断面図である。 図２に示す集積型電子部品の第１変形例の他の断面図である。図２の集積型電子部品にとっての図４に相当する断面図である。 図２に示す集積型電子部品の第２変形例の断面図である。図２の集積型電子部品にとっての図３に相当する断面図である。 図２に示す集積型電子部品の第２変形例の他の断面図である。図２の集積型電子部品にとっての図４に相当する断面図である。 第１変形例の製造方法における一部の工程を表す。 図２０の後に続く工程を表す。 図２１の後に続く工程を表す。 図２２の後に続く工程を表す。 第１変形例の他の製造方法における一部の工程を表す。 図２４の後に続く工程を表す。 図２５の後に続く工程を表す。 図２６の後に続く工程を表す。 第２変形例の製造方法における一部の工程を表す。 図２８の後に続く工程を表す。 図２９の後に続く工程を表す。 図３０の後に続く工程を表す。 図３１の後に続く工程を表す。 図２に示す集積型電子部品の第３変形例の断面図である。図２の集積型電子部品にとっての図３に相当する断面図である。 本発明に係る集積型電子部品についての他の回路構成例を表す。 本発明に係る集積型電子部品についての他の回路構成例を表す。
符号の説明
Ｘ 集積型電子部品
Ｓ 基板
１０，１０Ａ，１０Ｂ 多段コイルインダクタ
１１，１２ スパイラルコイル
１３ 連絡部
２０ キャパシタ
２１ 第１電極
２２ 第２電極
２３ 誘電体層
３０ 立体配線
３１ 第１配線部
３２ 第２配線部
３３ 第３配線部
４０，４０Ａ，４０Ｂ，４０Ｃ，４０Ｄ パッド部
５０ 封止材

Claims (8)

  1. 基板と、
    前記基板上に設けられ、隣り合うコイル導線が空隙を介して離隔した第１段のコイルとその上に設けられた第２段のコイルとを含むインダクタと、
    前記基板の表面に接した２つの第１配線部と、前記２つの第１配線部のうち、一方の第１配線部と接続し、前記基板から離隔して当該基板に沿って延びる第２配線部と、前記一方の第１配線部および前記第２配線部を接続し、前記基板の前記表面と交差する方向に延びる第３配線部とを有し、
    前記第１段のコイルおよび前記第２段のコイルは前記基板と垂直な方向で重なっており、
    前記第１段のコイルの一端が前記他方の第１配線部と直接に接続され他端が前記基板の前記表面と交差する方向に延びる連結部により前記第２段のコイルの一端に接続され、前記第２段のコイルの他端が前記第２配線部に接続されている、集積型電子部品。
  2. 前記第１段および第２段のコイルはスパイラルコイルにより構成され、それぞれの段のコイルで電流の方向が同一である、請求項１に記載の集積型電子部品。
  3. 前記第１段のコイルは前記基板から離隔している、請求項１または２に記載の集積型電子部品。
  4. 前記第１段のコイルは前記基板上に直接形成されている、請求項１または２に記載の集積型電子部品。
  5. 前記第１段のコイルおよび前記第３配線部の少なくとも一部が前記基板上にて封止される封止樹脂を更に備える、請求項１から４のいずれか一つに記載の集積型電子部品。
  6. 前記基板は凹部を有し、前記第１段および第２段のコイルは当該凹部に設けられている、請求項１から５のいずれか一つに記載の集積型電子部品。
  7. 前記第１段および第２段のコイルまたは前記第１〜第３配線部には耐食性膜が形成されている、請求項１から６のいずれか一つに記載の集積型電子部品。
  8. 前記第１段および第２段のコイルは磁性体膜で被覆されている、請求項１から６のいずれか一つに記載の集積型電子部品。
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