JP4762531B2

JP4762531B2 - 電子部品及びその製造方法

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Publication number: JP4762531B2
Application number: JP2004347816A
Authority: JP
Inventors: 義博水野; シヤオユウミイ; 久雄奥田; 弘光曾根田; 知史上田; 岳雄高橋
Original assignee: Fujitsu Ltd; Taiyo Yuden Co Ltd
Current assignee: Fujitsu Ltd; Taiyo Yuden Co Ltd
Priority date: 2004-11-30
Filing date: 2004-11-30
Publication date: 2011-08-31
Anticipated expiration: 2024-11-30
Also published as: EP1662570A2; KR20060060599A; JP2006157738A; US7551054B2; EP1662570A3; CN100499361C; US20060114077A1; KR100737188B1; CN1783709A

Description

本発明は電子部品及びその製造方法に関し、特にワイヤレスコミュニケーションで使用するＲＦ（Radio Frequency）システム向けの高周波モジュール用デバイス及びその製造方法に関する。この種のデバイスの中でも、携帯端末におけるＲＦシステムにおいては、さらなる高性能化、軽量化、小型化、低消費電力化そして低コスト化などの要求も多い。これらを実現するために、インダクタやキャパシタのようなパッシブデバイス（受動部品）を集積したＩＰＤ（Integrated Passive Device、集積化受動部品）の使用が不可欠になっており、本発明はそのＩＰＤの構造と製造方法に関する。

これまで、受動素子を基板内へ内蔵、集積することによって小型化が図られてきたが、この技術では、さらなる小型化、低コスト化への対応が難しい。例えば、ＬＴＣＣ（Low-temperature co-fired ceramic）を用いた多層基板の層間に受動素子を形成し、その上にＩＣやＳＡＷフィルタなどのデバイスをワイヤで接続する手法が挙げられる。しかし、小型化のためにさらなる多層化が必要となり、それによってコストの増加と設計の難易度が増加する傾向であった。そこで、これらの問題を解決するために、セラミック、ガラス、シリコン等の基板上に薄膜を積層することによって受動素子を集積するＩＰＤの開発が注目され始めている。例えば、非特許文献１に記載されてるＩＰＤは、ガラス基板上に配線、キャパシタを形成し、その上に誘電体層（低誘電率樹脂、例えばε＝2.65のＢＣＢ）を形成し、それを土台としてスパイラルインダクタを形成する。更に、インダクタ上に別の誘電体を形成することによってインダクタをカバーし、更に配線や他のデバイスと接続するためのワイヤやバンプを形成するためのパッドを形成する。これらのプロセス技術で作製したＩＰＤチップを利用して、ＳＭＴ（Surface mount technology）、ＣＳＰ（Chip-scale package）更には、ＳｏＣ（System-on-chip）やＳｉＰ（System-in-a-package）等の実装技術と組み合わせることによるモジュールへの後付け、ＩＣやＳＡＷフィルタへのダイレクトマウントが可能となり、それによるモジュールの大幅な低コスト化及び小型化が期待されている。更に、非特許文献１には、ＩＰＤを搭載したＲＦモジュールのさまざまな形態が提案されている。なお、ＩＤＰについては、上記非特許文献１の他、特許文献１〜３に記載の形態が知られている。
特開平５−３４０４特開平４−６１２６４米国特許第５，１７５，５１８ Harrier A C Timans, et al., "MEMS for wireless communications: ‘from RF-MEMS components to RF-MEMS-Sip", IMEC vzw. Division Microsystems, Components and Packaging, 2003, pp. S139-S163

しかしながら、このような従来のデバイス構造では、多数の工程と材料が必要であり、コストがかかりすぎるため、携帯電話に用いる低価格なモジュールに使用することを目的とした安価なデバイスの作製は難しい。また、厚膜誘電体を使用したプロセスを２回以上行う上、メッキ工程で使用した金属膜を除去する工程も多く入るため、プロセス条件の安定化を図ることが難しい。層数が多いため、デバイスの耐熱性などの信頼性も低下する原因となっていた。更に、多層の厚膜誘電体を用いる工程であるために、薄い基板を用いた場合に、基板と誘電体の熱膨張係数との違いによって基板が大きく反る問題も発生し、大口径の基板を用いたプロセスを行なう上での妨げとなっていた。加えて、配線の一部ではスパッタや蒸着などによって形成された薄膜金属を使用しているため、高周波における表皮効果による抵抗値が大きくなり、デバイスの特性のロスが生じる原因となっていた。

従って、本発明は上記従来技術の問題点を解決し、従来技術より簡単な方法かつ簡単な構造を有し、高い信頼性の電子部品及びその製造方法を提供することを目的とする。

本発明は、絶縁基板と、該絶縁基板上に直接設けられた下部電極と上部電極とを有する１つ以上のキャパシタと、前記絶縁基板上に直接設けられた１つ以上のインダクタと、下部層と前記下部層と接する上部層とを有する外部接続用の複数のパッド部と、前記下部層と接続された複数の第１配線と、前記キャパシタの前記上部電極の上面上に接続された第２配線と、前記インダクタ上方に設けられ、前記インダクタの内端の上面と接続された第３配線と、を有し、前記インダクタの外端は前記複数の第１配線の一部と接続され、前記インダクタの内端は前記第３配線を介し前記複数の第１配線の一部と接続され、前記キャパシタの下部電極は前記複数の第１配線の一部と接続され、前記キャパシタの上部電極は前記第２配線と前記複数の第１配線の一部とを介し前記インダクタの内端または外端と接続され、前記下部層は、前記インダクタ、前記第１配線と同一種類の導体で形成され、前記上部層は、前記第２配線と前記第３配線と同一種類の導体で形成されることを特徴とする電子部品である。キャパシタとインダクタとが絶縁基板上に直接設けられており、またこれらの上側方向から接続する配線と同一種類の導体で形成されるパッド部を備えているため、簡単な構成で高い信頼性の電子部品を実現することができる。

この電子部品において、インダクタとキャパシタの下部電極が同一面上である構成とすることができる。また、前記キャパシタ及びインダクタを覆う絶縁膜を有し、該絶縁膜上に前記配線が設けられている構成とすることができる。また、前記電子部品は前記パッド部の表面を除き、コンフォーマルな絶縁膜によって覆われている構成とすることができる。また、前記配線が前記インダクタ及びキャパシタを跨ぐようにフリースタンディング状態で形成されている構成とすることができる。また、上記電子部品は更に抵抗を含む構成とすることができる。また、前記パッド部は前記絶縁基板の凸部上に設けられている構成とすることができる。また、前記パッド部はインダクタを形成する層と同一の層、及び前記配線を形成する層と同一の層との２層で形成されている構成とすることができる。また、前記配線を形成する層が、前記インダクタと同層で形成した複数領域の少なくとも１つの外周を覆う構成とすることができる。また、前記キャパシタの上部電極は前記インダクタと同一の層である構成とすることができる。また、前記キャパシタの上部電極上に絶縁膜が前記上部電極の外周部を覆うように形成されており、覆われていない部分が前記配線を介して前記インダクタと接続されている構成とすることができる。

本発明はまた、絶縁基板上に１つ以上のキャパシタの下部電極を直接形成する工程と、前記キャパシタの前記下部電極上に誘電体膜を形成する工程と、前記キャパシタの前記誘電体膜上に上部電極を形成する工程と、前記絶縁基板上に直接１つ以上のインダクタと、複数のパッド部の下部層と、前記下部層と接続された複数の第１配線と、を、前記インダクタの外端が前記複数の第１配線の一部と接続され、前記キャパシタの下部電極が前記複数の第１配線の一部と接続されるように、メッキ処理により導体で同時に形成する工程と、前記下部層上に直接前記複数のパッド部の上部層と、前記キャパシタの前記上部電極の上面上に接続された第２配線と、前記インダクタ上方に設けられ、前記インダクタの内端の上面と接続された第３配線と、を、前記インダクタの内端が前記第３配線を介し前記複数の第１配線の一部と接続され、前記キャパシタの上部電極が前記第２配線と前記複数の第１配線の一部とを介し前記インダクタの内端または外端と接続されるように、メッキ処理により導体で同時に形成する工程と、を有する。

従来技術より簡単な方法かつ簡単な構造を有し、高い信頼性の電子部品及びその製造方法を提供することを目的とする。

図１は本発明の一実施の形態による電子部品を示す鳥瞰図、図２は別の角度から見た電子部品の鳥瞰図である。この電子部品は、絶縁基板１０と、絶縁基板１０上に直接設けられた１つ以上のキャパシタ１２、１３及びインダクタ１４と、キャパシタ１２、１３及びインダクタ１４の上側方向からこれらを接続する配線１５〜１７と、配線１５〜１７と同一種類の導体で絶縁基板１０上に形成された外部接続用パッド部１８〜２１とを有する。電子部品は、キャパシタ１２、１３及びインダクタ１４を覆う後述の絶縁膜３６（図１、２では図示を省略してある）を有し、この絶縁膜３６上に配線１５〜１７が設けられている。この絶縁膜３６はコンフォーマルな絶縁膜であって、パッド部１８〜２１の表面を除き、電子部品の回路形成面（部品形成面）全体をステップカバレッジ良く覆っている。配線１５〜１７は、フリースタンディング状態、つまりキャパシタ１２、１３やインダクタ１４の上を、空隙を介して跨ぐように形成することができる。この電子装置は、更に抵抗を含む構成とすることができる。また、後述するように、パッド部１８〜２１は絶縁基板１０の凸部上に設ける構成とすることができる。また、パッド部１８〜２１はスパイラル状のインダクタ１４を形成する層と同一の層、及び配線１５〜１７を形成する層と同一の層との２層で形成することができる。例えば、パッド１８はインダクタ１４を形成する層と同一の層１８₁、及び配線１５〜１７を形成する層と同一の層１８_２で構成されている。また、後述するように、配線１５〜１７を形成する層が、インダクタ１４と同層で形成した複数領域の少なくとも１つの外周を覆う構成とすることができる。更に、キャパシタ１２、１３の上部電極はインダクタ１４と同一の層とすることができる。キャパシタ１２、１３の上部電極上に絶縁膜が、上部電極の外周部を覆うように形成され、覆われていない部分が配線１６、１７を介してインダクタと接続されている構成とすることもできる。

以下、本発明の実施例を説明する。図３（ａ）〜（ｆ）はそれぞれ、実施例１〜実施例６による電子部品の断面図である。これらの断面図は、図１及び図２に示すパッド１８、配線１５、インダクタ１４、キャパシタ１２及びパッド２１を含むように電子部品の断面をとったものである。各実施例の構成は、以下に説明する各実施例の製造方法と併せて説明する。

図４に、図３（ａ）に示す実施例１に係る電子部品の製造方法を示す。石英（合成石英を含む）やガラス（パイレックス（登録商標）、テンパックス、アルミノシリケート、ホウケイ酸ガラスなど）の絶縁基板１０上に、メタルパターン３１を形成する（工程（ａ））。このメタルパターン３１はＭＩＭ（Metal-Insulator-Metal）構成のキャパシタ１２の下部電極となる。この１層目メタルパターン３１の材料は、比較的抵抗が低いＡｌ、Ａｕ又はＣｕをメイン材料として用いることが望ましい。メタルパターン３１は多層構成でもよい。例えば、メタルパターン３１、Ｔｉ／Ａｕ／Ｎｉ／Ａｕ（２０ｎｍ／５００ｎｍ／２０ｎｍ／５００ｎｍ）の４層構成とすることができる。次に、キャパシタ１２のパターン３２を形成する。勿論、図４には現れないが、同時にキャパシタ１３のパターンも形成される。キャパシタ１２、１３のパターン３２の材料として、スパッタやＰＥＣＶＤ（Plasma enhanced chemical vapor deposition）によるＳｉＯ₂、Ｓｉ₃Ｎ₄、Ａｌ₂Ｏ₃、Ｔａ₂Ｏ₅などの誘電体膜を使用することができる。例えば、パターン３２は厚さ１９５ｎｍのＰＥＣＶＤＳｉＯ₂膜である。次に、電気メッキ用のシードメタル層３３を形成する（工程（ｂ））。シードメタル３３の材料として、後に電気メッキを行う材料と同じものが望ましく、例えばＴｉ／Ｃｕ（２０ｎｍ／５００ｎｍ）のスパッタメタル膜である。

次に、シードメタル３３層の上にメッキの型となるフォトレジストパターン３４を形成する（工程（ｃ））。メッキ高さ、メッキ液、パターン形成時の温度などに応じてレジストを選択する。例えば、耐アルカリ性のレジストを用いて厚さ１２μｍのパターンで形成される。また、スパイラルインダクタ１４は例えば、幅１０μｍ、間隔１０μｍのパターンを形成した。電気メッキによってメッキ層３５を形成した後（工程（ｄ））、フォトレジスト３４及びシードメタル層３３を除去する（工程（ｅ））。例えば、高さ１０μｍのＣｕメッキを行い、インダクタ１４及びこれと同層の配線（例えば、図１の２５〜２７）配線を形成する。そして、専用のレジスト剥離液によってレジスト３４を除去し、シードメタル層３３を除去する。シードメタル層３３の除去には、イオンミリングを使用することができる。次に、コンフォーマルな厚膜の誘電体膜３６を形成する（工程（ｆ））。材料として、ポリイミド、ＢＣＢ（Benzocyclobutene）などが利用可能である。誘電体膜３６は、インダクタ１４が完全に覆われる膜厚とする。パッド部１８とコイル１４の中心の下地が露出するようにパターンを形成し、キュア工程を経て、シード層３７を形成する（工程（ｇ））。シード層３７は例えば、前述と同様のＴｉ／Ｃｕ（２０ｎｍ／５００ｎｍ）のスパッタメタル膜である。更に、パッド１８〜２１の上部配線（図１の１８₂に相当）、インダクタ１４の上部配線を形成するためのメッキ用フォトレジストパターン３８を、パッド部１８〜２１の高さよりも２μｍ以上高くなるように形成する（工程（ｈ））。

そして、メタルのメッキ層３９を形成し、インダクタ１４上部の配線及びパッド１８〜２１を完成させる（工程（ｉ））。メッキ層３９は複数層（例えば、ニッケルと金）で形成してもよい。最後に、フォトレジスト３８及びシードメタル層３７を除去し（工程（ｊ））、ＩＰＤが完成する（図３（ａ））。図４（ｉ）のパッド形成工程では、更に、パッド部１８〜２１にメッキ層やスパッタメタル層を追加しても良い。ＢＣＢで形成される誘電体膜３６の膜厚の違いによって、インダクタ１４とその上の配線３９との距離が異なるため、寄生容量の差が生じる。この寄生容量によって特性に差が生じるため、誘電体膜３６の膜厚を厚くすることによって上部配線３９とインダクタ１４の距離を離すことが望ましい。例えば、インダクタ１４上の膜厚が２．５μｍになるようにＢＣＢを塗布し、その上に上部配線３９を形成する。パッド部１８〜２１及び配線１５〜１７の一部（上部）のみが誘電体膜３６から露出しており、インダクタ１４及びキャパシタ１２、１３はＢＣＢ膜３６に覆われている。

なお、図３（ａ）及び図４（ｊ）において、パッド部１８〜２１はスパイラル状のインダクタ１４を形成する層と同一の層、及び配線１５〜１７を形成する層と同一の層（メッキ層３９）との２層（図１、２の層１８₁、１８_２に相当）で構成されている。図３（ａ）及び図４（ｊ）に示すメッキ層３９は、ニッケルの上に金をメッキした２層構成を示している。また、配線１５〜１７を形成する層（メッキ層３９）は、インダクタ１４と同層で形成した複数領域の少なくとも１つの外周、つまりインダクタ１４と同一の層で形成されるパッド部１８〜２１の一層目の外周を覆っている。また、キャパシタ１２、１３の上部電極はインダクタ１４と同一の層である。キャパシタ１２、１３の上部電極上に絶縁膜３６が、上部電極の外周部を覆うように形成され、覆われていない部分が配線１６、１７を介してインダクタと接続されている。

なお、実施例１において、例えば配線２５の部分や、他の空いている領域に抵抗層を形成することができる。つまり、インダクタ１４及びキャパシタ１２、１３に加え抵抗を備えたＩＰＤを構成することができる。抵抗を設ける構成は実施例１に限定されず、以下に説明する実施例２〜６のＩＤＰでも同様に採用することができる。

図５は、図３（ｂ）に示す実施例２に係る電子部品の製造方法を示す図である。図５（ａ）に示す工程以外は、図４（ｂ）〜図４（ｊ）と同じである。実施例２は、図５（ａ）に示すように、２層目メタル４０を形成する点で異なる。実施例１ではＣｕメッキ層３５をキャパシタ層３２の上部に形成される上部電極として利用したが、この構成では２層目メタル４０を上部電極として利用する。実施例１において、Ｃｕメッキ層３５が厚い場合はパターニング精度が低下するため、所望のキャパシタンスを得ることが難しくなる。２層目メタル４０を形成しておき、その上にＣｕメッキ層３５を形成することによって、キャパシタンス精度を維持することができる。メタル材料とそのプロセス工程によって、シード層の除去工程と一緒に２層目メタル４０も除去される場合がある。その場合、図６に示すプロセスで対応する。図６に示すように、２層目メタル４０の上部のエッジ近傍に、キャパシタ膜３２が必要な面積が得られるように誘電体膜（例えば酸化膜等）４１を形成する。その上でシード層３３及びＣｕメッキ層３５を形成する。Ｃｕメッキ後のシード層３３除去においては、２層目メタル４０の上部に形成した誘電体膜４１によって２層目メタル４０がエッチングされることが無い。そのため、酸化膜で構成されるキャパシタ膜３２の膜厚と、２層目メタル４０の上部に形成した誘電体膜４１のパターン幅の制御によって、キャパシタンスを決めることができる。

図７に、図３（ｃ）に示す実施例３に係る電子部品の製造方法を示す。図４（ａ）〜（ｅ）の工程により、インダクタ１４を形成するためのメッキ層３５を形成し、シード層３３を除去した後、実施例１、２でインダクタ１４をカバーするための誘電体膜３６に代えてフォトレジストパターン４３を形成する（工程（ａ））。フォトレジストパターン４３上にシード層３７を形成した後（工程（ｂ））、更にフォトレジストパターン３８を形成する（工程（ｃ））。このフォトレジストパターン３８を型として、パッド部１８〜２１及びインダクタ１４の上部配線を形成するためのメッキ層３９を形成し（工程（ｄ））、フォトレジスト３８を除去する（工程（ｅ））。そして、シード層３７を除去した後（工程（ｆ））、フォトレジスト４３を除去する（工程（ｇ））。フォトレジスト４３を除去することによって、インダクタ１４上部に形成した配線１５がフリースタンディングの配線（インダクタ１４と配線１５との間に空隙が形成されている）となる。これによって、インダクタ１４と配線１５との間における寄生容量を低減することができる。次に、空気中に露出したインダクタ１４及び配線１５〜１７の酸化を防止するために、全体にコンフォーマルな膜４４を形成する（工程（ｈ））。フリースタンディングの配線１５〜１７全体にコンフォーマルな膜４４を形成するために、ここでは、例えばパリレンを用いる。パリレンはＣＶＤ法によって、コンフォーマルな膜となり、フリースタンディングな配線１５〜１７の下側もカバーすることができる。次に、パッド部１８〜２１を露出するためのパリレン膜のエッチングを行う。これは、フォトレジストパターン４５を形成し（工程（ｉ））、更にＯ₂プラズマ処理によって、パッド部１８〜２１上のパリレンをエッチングすることができる（工程（ｊ））。パリレンエッチング後、フォトレジストを除去してＩＰＤが完成する（工程（ｋ））。

図８は、図３（ｄ）に示す実施例４に係る電子部品の製造方法を示す図である。図４（ａ）〜（ｅ）の工程を経た後、図４（ｆ）では厚膜の誘電体膜３６を形成していたが、この代わりに、実施例４では図８（ａ）に示すようにフォトレジスト４３を使用する。高価なＢＣＢやポリイミドを使用しないため、大幅なコスト削減が可能となる。このフォトレジストパターンは、そのままデバイス層に残るため、２００°Ｃ以上の高温でポストベークを行うことが望ましい。なお、図８（ａ）〜（ｆ）に示す工程はそれぞれ、前述した図７（ａ）〜（ｆ）に示す工程と同じである。

これまでの図４〜図８のプロセスフローでは、パッド部１８〜２１のメッキ高さを上げるために、インダクタ１４を形成するメッキ工程と同時に、パッド部１８〜２１の内側にも同様のメッキ層を形成することによってパッド部の高さを上げていた。これは、パッド高さを上げることによって、実装時の信頼性向上、コスト削減が可能になるためである。例えば、他のチップに本発明のＩＰＤチップをマウントした形態を考えると、パッド高さが高い場合、バンプの高さを低くすることができる上、同時にＩＰＤチップと他チップ間のクリアランスが大きくなる。バンプの高さを低くすることができるため、特にＡｕをバンプに使用する場合は、大幅なコストダウンとなる。同時に、チップ間のクリアランスのマージン（クリアランスが少なくてもチップが接触しない）が大きくなるため、実装工程上の信頼性が向上する。メッキ層をパッド部の内側に形成していたのは、例えば、Ｃｕのように比較的柔らかい金属を用いる場合、後のバンプ形成時やワイヤボンディング時における変形が考えられるため、Ｃｕの外周部に比較的硬い金属のＮｉメッキ層を形成しておくのが望ましいためである。しかし、ここでは、単純に２層とすることも可能である。

一方、図９に示す実施例５の製造方法を選択することも可能となる。図９は、図３（ｅ）に示す電子部品の製造方法を示す。ここでは、パッド部１８〜２１の内側にはインダクタ１４を形成するメッキ工程と同じメッキ層は形成しない。これは、例えば、パッド面積が小さい場合で、パッドの下層にインダクタ１４と同じメッキ層を形成すると後工程でパッドが変形してしまう場合に、このような単層の手法が有効となる。

図９（ａ）〜（ｊ）はそれぞれ、図４（ａ）〜（ｊ）に対応する工程を示す。図９（ａ）と（ｂ）はそれぞれ図４（ａ）、（ｂ）と同じである。図９（ｃ）において、フォトレジストパターン３４はパッド部形成領域にも設けられている点が、図４（ｃ）とは異なる。そして、図４（ｄ）〜（ｊ）と同様の工程が図９（ｄ）〜（ｊ）で行われる。図９（ｊ）に示す電子部品では、パッド部１８〜２１は、表面にＡｕメッキ層を有するＮｉメッキ層３９で形成されている。パッド部１８〜２１はやわらかいＣｕ層を持たないので、ボンディングの信頼性が向上する。

図３（ｆ）は、実施例６に係る電子部品の断面図である。あらかじめパッド部１８〜２１が位置する部分に凸部１０Ａを形成した絶縁基板１０を用いることによって、パッドの高さを上げることができる。これによって、パッド部１８〜２１のメッキ膜厚を厚くすることなく、他チップへのマウント時におけるＩＰＤチップと他チップ間のクリアランスを大きくとることができる。

図１０は、絶縁基板の材質とインダクタンスの特性との関係を示すグラフである。上記絶縁基板１０をショット社製Ｄ２６３（ε＝６．７ at １ＭＨｚ）で作製した場合と、合成石英（ε＝４ at １ＭＨｚ）で作製した場合を例示している。図１０の横軸は周波数（ＧＨｚ）、左側の縦軸はＱ値を示し、右側の縦軸はインダクタンス（ｎＨ）を示す。インダクタ１４の内径は１５０μｍで、３．５巻とした。Ｄ２６３を使用した場合も合成石英を使用した場合も、２ＧＨｚ程度まではＱ値及びインダクタンス値ともほとんど相違ない。つまり、２ＧＨｚ程度までの周波数では、従来技術のように高い誘電率の層上にインダクタを形成した場合の特性とほぼ同一の特性が、誘電率が小さい合成石英のような絶縁基板上にインダクタを直接形成した場合でも得られることが分かる。従って、本発明はＤ２６３のガラス基板を使用する場合は、２ＧＨｚ以下の周波数で用いることが特に好ましい。

図１１、図１２及び図１３はそれぞれ図１に示す実施の形態を有するＩＤＰチップの通過特性（Ｓ２１）、入力側反射特性（Ｓ１１）及び出力側反射特性（Ｓ２２）を示す図である。縦軸は周波数（ＧＨｚ）、横軸はそれぞれのパラメータを示す。測定では、図１に示すパッド部２０を信号端子とし、パッド部２１をグランド端子としてポート１を設定し、パッド部１８を信号端子とし、パッド部１９をグランド端子としてポート２を設定した。図１１に示すように、図１のＩＰＤチップは２．０５ＧＨｚ程度までは損失がほとんどない。また、図１２及び図１３に示すように入力側及び出力側反射特性も良好である。

以上、本発明の実施例を説明した。本発明は上記実施例に限定されるものではなく、本発明の範囲内において、他の実施例や変形例を含むものである。

本発明の一実施の形態を示す鳥瞰図である。図１に示す実施の形態の一部拡大鳥瞰図である。本発明の実施例１から実施例６の電子部品の断面図である。実施例１の構成及び製造方法を示す図である。実施例２の構成及び製造方法を示す図である。実施例２の別の製造方法を示す図である。実施例３の構成及び製造方法を示す図である。実施例４の構成及び製造方法を示す図である。実施例５の構成及び製造方法を示す図である。絶縁基板の材質とインダクタンスの特性との関係を示すグラフである。図１に示す実施の形態を有するＩＤＰチップの通過特性（Ｓ２１）を示す図である。図１に示す実施の形態を有するＩＤＰチップの入力側反射特性（Ｓ１１）を示す図である。図１に示す実施の形態を有するＩＤＰチップの出力側反射特性（Ｓ２２）を示す図である。

符号の説明

１０絶縁基板
１２、１３キャパシタ
１４インダクタ
１５、１６、１７配線
１８、１９、２０、２１パッド部
２５、２６、２７インダクタと同層の配線

Claims

絶縁基板と、
該絶縁基板上に直接設けられた下部電極と上部電極とを有する１つ以上のキャパシタと、
前記絶縁基板上に直接設けられた１つ以上のインダクタと、
下部層と前記下部層と接する上部層とを有する外部接続用の複数のパッド部と、
前記下部層と接続された複数の第１配線と、
前記キャパシタの前記上部電極の上面上に接続された第２配線と、
前記インダクタ上方に設けられ、前記インダクタの内端の上面と接続された第３配線と、
を有し、
前記インダクタの外端は前記複数の第１配線の一部と接続され、
前記インダクタの内端は前記第３配線を介し前記複数の第１配線の一部と接続され、
前記キャパシタの下部電極は前記複数の第１配線の一部と接続され、
前記キャパシタの上部電極は前記第２配線と前記複数の第１配線の一部とを介し前記インダクタの内端または外端と接続され、
前記下部層は、前記インダクタ、前記第１配線と同一種類の導体で形成され、
前記上部層は、前記第２配線と前記第３配線と同一種類の導体で形成されることを特徴とする電子部品。
請求項１において、前記インダクタと前記キャパシタの下部電極が同一面上であることを特徴とする電子部品。
請求項１において、前記キャパシタ及び前記インダクタを覆う絶縁膜を有し、該絶縁膜上に前記第２配線および前記第３配線が設けられていることを特徴とする電子部品。
請求項１において、前記電子部品は前記パッド部の表面を除いて絶縁膜によって覆われていることを特徴とする電子部品。
請求項１において、更に抵抗を含むことを特徴とする電子部品。
請求項１において、前記パッド部は前記絶縁基板の凸部上に設けられていることを特徴とする電子部品。
絶縁基板上に１つ以上のキャパシタの下部電極を直接形成する工程と、
前記キャパシタの前記下部電極上に誘電体膜を形成する工程と、
前記キャパシタの前記誘電体膜上に上部電極を形成する工程と、
前記絶縁基板上に直接１つ以上のインダクタと、複数のパッド部の下部層と、前記下部層と接続された複数の第１配線と、を、前記インダクタの外端が前記複数の第１配線の一部と接続され、前記キャパシタの下部電極が前記複数の第１配線の一部と接続されるように、メッキ処理により導体で同時に形成する工程と、
前記下部層上に直接前記複数のパッド部の上部層と、前記キャパシタの前記上部電極の上面上に接続された第２配線と、前記インダクタ上方に設けられ、前記インダクタの内端の上面と接続された第３配線と、を、前記インダクタの内端が前記第３配線を介し前記複数の第１配線の一部と接続され、前記キャパシタの上部電極が前記第２配線と前記複数の第１配線の一部とを介し前記インダクタの内端または外端と接続されるように、メッキ処理により導体で同時に形成する工程と、
を有することを特徴とする電子部品の製造方法。