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JP3036233B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP3036233B2
JP3036233B2 JP4162480A JP16248092A JP3036233B2 JP 3036233 B2 JP3036233 B2 JP 3036233B2 JP 4162480 A JP4162480 A JP 4162480A JP 16248092 A JP16248092 A JP 16248092A JP 3036233 B2 JP3036233 B2 JP 3036233B2
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electrode
chip
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将明 西嶋
順道 太田
修 石川
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Panasonic Holdings Corp
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Panasonic Corp
Matsushita Electric Industrial Co Ltd
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はトランジスタなどの能動
素子とインダクタンス、キャパシタンスなどの受動素子
とを備えた半導体装置において、その面積および組立工
程数を従来のハイブリッドＩＣより低減し、またその歩
留まりを従来のモノリシックＩＣより改善した半導体装
置およびその製造方法に関するものである。
【０００２】
【従来の技術】近年、素子の高周波高出力および小型化
にともない、トランジスタなどの能動素子を表面に形成
したチップ（以下能動素子チップと記す）とインダクタ
ンス、キャパシタンスなどの受動素子を表面に形成した
チップ（以下受動素子チップと記す）を個別に作製し、
それらを組み合わせて作るハイブリッドＩＣに代わっ
て、半絶縁性を有する半導体基板上にトランジスタとマ
イクロ・ストリップ線路が一体化されたマイクロウェー
ブＩＣ（以下ＭＭＩＣと記す）の需要が高まっている。
【０００３】しかし、ＭＭＩＣは能動素子と受動素子と
を一つのプロセスにより同時に形成するという性質上、
能動素子と受動素子の各々の特性を満足させることは困
難であり、また素子のうち一方だけが不良品の場合にも
ＩＣとして不良品となり、歩留まりが低いという問題点
がある。
【０００４】他方、ハイブリッドＩＣの欠点としてはＭ
ＭＩＣに比べて表面積が大きいということと、組立工程
において各素子をそれぞれダイス・ボンド、ワイヤー・
ボンドしなければならず工程数が増えるということがあ
げられる。
【０００５】また、ＭＭＩＣは使用周波数が数ＧＨｚと
高いため、ソース電極配線が直列インダクタンスとして
利得の低減を引き起こすのを防ぐため、ソース電極から
半導体基板を貫通して裏面に直接接地するバイアホール
構造が適用されることがある。
【０００６】以下図面を参照しながら、上記した従来の
ＭＭＩＣおよびその製造方法の一例について説明する。
【０００７】図５（ａ）は従来の半導体装置の上面図、
図５（ｂ）は図５（ａ）のＤ―Ｄ’線における断面図で
ある。図５に示したＭＭＩＣは中央部に位置するＦＥＴ
部と入出力の受動素子部から構成される。半絶縁性基板
１の主面側にＦＥＴのチャンネル２、ソース領域３、ド
レイン領域４がそれぞれ拡散により形成される。チャン
ネル２の表面上にはＦＥＴのゲート電極７が配置される
と共に、ソース領域３にはソース電極５が電気的に接続
されている。ゲート電極５は、入力側ストリップ線路８
を経て入力側受動素子７に接続され、またドレイン領域
４は、ドレイン電極６から出力側ストリップ線路１０を
経て出力側受動素子８に接続されている。
【０００８】図６（ａ）は従来の半導体装置の上面図、
図６（ｂ）は図６（ａ）のＥ―Ｅ’線における断面図で
ある。図６に示したＭＭＩＣは中央部に位置するＦＥＴ
と入出力に接続する受動素子から構成される。半絶縁性
基板１の主面側にＦＥＴのチャンネル２、ソース領域
３、ドレイン領域４がそれぞれ拡散により形成される。
チャンネル２の表面上にはＦＥＴのゲート電極７が配置
されると共に、ソース領域３にはソース電極５が電気的
に接続されている。ゲート電極７は、入力側受動素子９
に接続され、またドレイン領域４は、ドレイン電極６か
ら出力側受動素子８に接続されている。さらにソース電
極５の裏面から半絶縁性基板１を貫通するバイアホール
１２が形成されており、それを通じてソース電極５は裏
面電極１３に電気的に接続している。
【０００９】図７は従来の半導体装置の製造方法を示す
工程断面図である。図７（ａ）は半絶縁性基板１の主面
側にＦＥＴのチャンネル２、ソース領域３、ドレイン領
域４をそれぞれ拡散により形成し、ＦＥＴのゲート電極
７、ソース電極５、ドレイン電極６をそれぞれ形成する
工程である。また同時にゲート電極７に接続した入力側
受動素子９とドレイン電極６に接続した出力側受動素子
１１を形成している。図７（ｂ）は半絶縁性基板１の裏
面からソース電極５の位置に合わせてパターンを形成
し、半絶縁性基板１をソース電極５が露出するまでエッ
チングし、バイアホール１２を形成する工程である。図
７（ｃ）はバイアホール１２および半絶縁性基板１の裏
面全面に金属膜によって裏面電極１３を形成し、ソース
電極５と短絡させる工程である。
【００１０】
【発明が解決しようとする課題】しかしながら上記した
構成では、能動素子と受動素子とが一体化しているた
め、能動素子と受動素子の各々の特性を同時に満足させ
ることは困難であり、一方だけが不良品の場合にもＭＭ
ＩＣとして不良品となるため、歩留まりが低いという問
題点を有していた。
【００１１】また、上記した構成では、能動素子と受動
素子とが一体化しており、さらに受動素子はバイアホー
ル構造を有しているため、能動素子と受動素子の各々の
特性を同時に満足させることは困難であり、一方だけが
不良品の場合にもＭＭＩＣとして不良品となるため、歩
留まりが低いという問題点を有していた。
【００１２】また、上記した製造方法では、能動素子と
受動素子とを一つのプロセスにより同時に形成するの
で、能動素子と受動素子の各々の特性を満足させること
は困難であり、また素子のうち一方だけが不良品の場合
にもＩＣとして不良品となり、歩留まりが低いという問
題点を有していた。
【００１３】本発明は上記問題点に鑑み、トランジスタ
などの能動素子とインダクタンス、キャパシタンスなど
の受動素子とを備えた半導体装置において、その面積お
よび組立工程数を従来のハイブリッドＩＣより低減し、
またその歩留まりを従来のモノリシックＩＣより改善し
た半導体装置およびその製造方法を提供するものであ
る。
【００１４】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の半導体装置は、第１の半導体基板と、前記
第１の半導体基板の表面に形成されかつ第１の接地電極
を有する能動素子と、前記第１の半導体基板に形成され
たバイアホールと、前記第１の半導体基板の裏面に形成
されかつ前記バイアホールの通じて前記第１の接地電極
と電気的に接続された裏面電極とを有する第１のチップ
と、第２の半導体基板と、前記第２の半導体基板に形成
された受動素子と、前記第２の半導体基板の表面に形成
された第２の接地電極をとを有する第２のチップとを有
し、前記第１のチップは前記第２のチップ上に配置さ
れ、前記第２の接地電極と前記裏面電極とが電気的に接
続するものである。
【００１５】
【００１６】
【００１７】
【００１８】
【作用】本発明は上記した構成によって、能動素子チッ
プと受動素子チップを個別に作りそれぞれの良品を組み
合わせてＩＣにするため、両方が同時に良品でなければ
ならないＭＭＩＣに比べて歩留まりがきわめて高い。ま
た受動素子チップの主面上に能動素子チップが配置され
ているため、それらが同一平面上に配置されているハイ
ブリッドＩＣに比べて表面積が小さく、さらにダイス・
ボンドおよびワイヤー・ボンドの工程数が少ない。
【００１９】また、本発明は上記した構成によって、能
動素子チップと受動素子チップを個別に作りそれぞれの
良品を組み合わせてＩＣにするため、ＭＭＩＣに比べて
歩留まりがきわめて高い。また受動素子チップの主面上
に能動素子チップが配置されているため、ハイブリッド
ＩＣに比べて表面積が小さく、組立工程数も少ない。さ
らに能動素子チップはバイアホール構造を備えているた
め、高周波特性に優れる。
【００２０】また、本発明は上記した構成によって、能
動素子チップと受動素子チップを個別に作りそれぞれの
良品を組み合わせてＩＣにするため、ＭＭＩＣに比べて
歩留まりがきわめて高い。また受動素子チップの主面上
に能動素子チップが配置されているため、ハイブリッド
ＩＣに比べて表面積が小さく、さらに組立工程数が少な
い。さらに能動素子チップはそれ自身に設けられたバイ
アホールとその下にある受動素子チップに設けられたバ
イアホールにより裏面電極に接地しているため、高周波
特性に優れる。
【００２１】また、本発明は上記した製造方法によっ
て、能動素子チップと受動素子チップを個別に作りそれ
ぞれの良品を組み合わせてＩＣにするため、両方が同時
に良品でなければならないＭＭＩＣに比べて歩留まりが
きわめて高い。また受動素子チップの主面上に能動素子
チップを配置するため、それらを同一平面上に配置する
ハイブリッドＩＣに比べて表面積を縮小でき、さらにダ
イス・ボンドおよびワイヤー・ボンドの工程数を減少す
ることができる。さらに能動素子チップとその下にある
受動素子チップのそれぞれにバイアホールを形成し、裏
面電極に接地するため、高周波特性に優れた半導体装置
が得られる。
【００２２】
【実施例】以下本発明の半導体装置およびその製造方法
について、図面を参照しながら説明する。
【００２３】図１（ａ）は第１の発明の半導体装置の上
面図、図１（ｂ）は図１（ａ）のＡ−Ａ’線における断
面図である。以下、本発明の説明においてすでに説明を
加えた図面と等価な部分については同一の参照番号を付
して示すものとする。
【００２４】図１に示した半導体装置は受動素子チップ
とその主面上に配置された能動素子チップとから構成さ
れる。能動素子チップとしてＦＥＴチップを用いてい
る。受動素子チップには半絶縁性基板１の主面および裏
面にインダクタンスやキャパシタンスを得るための任意
の形状の金属膜や絶縁膜が形成されている。ＦＥＴチッ
プは半絶縁性基板１の主面側にＦＥＴのチャンネル２、
ソース領域３、ドレイン領域４がそれぞれ拡散によって
形成される。チャンネル２の表面上にはＦＥＴのゲート
電極７が配置されると共に、ソース電極５とドレイン電
極６がそれぞれ形成されている。ＦＥＴのゲート電極７
は、ボンディング・ワイヤーによって受動素子チップ上
に形成された入力側受動素子９に接続され、またドレイ
ン電極６は、出力側受動素子１１に接続されている。
【００２５】以上の構成により、能動素子チップと受動
素子チップのそれぞれの良品を組み合わせてＩＣにする
ため、両方が同時に良品でなければならないＭＭＩＣに
比べて歩留まりがきわめて高い。また受動素子チップの
主面上に能動素子チップが配置されているため、それら
が同一平面上に配置されているハイブリッドＩＣに比べ
て表面積が小さく、さらにダイス・ボンドおよびワイヤ
ー・ボンドの工程数が少ない。
【００２６】図２（ａ）は第２の発明の半導体装置の上
面図、図２（ｂ）は図２（ａ）のＢ―Ｂ’線における断
面図である。図２に示した半導体装置は受動素子チップ
とその主面上に配置されたＦＥＴチップとから構成され
る。受動素子チップには半絶縁性基板１の主面および裏
面にインダクタンスやキャパシタンスを得るための任意
の形状の金属膜や絶縁膜が形成されている。ＦＥＴチッ
プは半絶縁性基板１の主面側にＦＥＴのチャンネル２、
ソース領域３、ドレイン領域４がそれぞれ拡散により形
成される。チャンネル２の表面上にはゲート電極７が配
置されると共に、ソース電極５とドレイン電極６が形成
されている。ソース電極５の下にはバイアホール１２が
形成されている。ゲート電極７は、ボンディング・ワイ
ヤー１５によって受動素子チップ上に形成された入力側
受動素子９に、またドレイン電極６は出力側受動素子１
１に接続されている。ソース電極５はバイアホール１２
を経て受動素子チップ表面の接地電極１４に接続してい
る。
【００２７】以上の構成により能動素子チップと受動素
子チップそれぞれの良品を組み合わせてＩＣにするた
め、ＭＭＩＣに比べて歩留まりがきわめて高い。また受
動素子の主面上に能動素子が配置されているため、ハイ
ブリッドＩＣに比べて表面積が小さく、組立工程数も少
ない。さらに能動素子チップはバイアホール構造を備え
ているため、高周波特性に優れる。
【００２８】図３（ａ）は第３の発明の半導体装置の上
面図、図３（ｂ）は図３（ａ）のＣ―Ｃ’線における断
面図である。図３に示した半導体装置は受動素子チップ
とその主面上に配置されたＦＥＴチップとから構成され
る。ＦＥＴチップは半絶縁性基板１の主面側にＦＥＴの
チャンネル２、ソース領域３、ドレイン領域４がそれぞ
れ拡散により形成される。チャンネル２の表面上にはゲ
ート電極７が配置されると共に、ソース電極５とドレイ
ン電極６が形成されている。ソース電極５の下にはバイ
アホール１２が形成されている。受動素子チップ上には
半絶縁性基板１の主面および裏面にインダクタンスやキ
ャパシタンスを得るための任意の形状の金属膜や絶縁膜
が形成されている。またＦＥＴチップと同等の場所には
バイアホール１２と裏面電極１３が形成されている。ゲ
ート電極７は、ボンディング・ワイヤー１５によって受
動素子チップ上の入力側受動素子９に接続され、またド
レイン電極４は、ドレイン電極６は出力側受動素子１１
に接続されている。能動素子チップの裏面電極１３と受
動素子チップ表面の接地電極１４は電気的に接続してい
る。以上の構成により、能動素子チップと受動素子チッ
プそれぞれの良品を組み合わせてＩＣにするため、ＭＭ
ＩＣに比べて歩留まりがきわめて高い。また受動素子の
主面上に能動素子が配置されているため、ハイブリッド
ＩＣに比べて表面積が小さく、さらに組立工程数が少な
い。また能動素子はそれ自身に設けられたバイアホール
とその下にある受動素子に設けられたバイアホールによ
り裏面電極に接地しているため、高周波特性に優れる。
【００２９】図４は第４の発明の半導体装置の製造方法
を示す工程断面図である。図４（ａ）は半絶縁性基板１
の主面側にＦＥＴのチャンネル２、ソース領域３、ドレ
イン領域４をそれぞれ拡散により形成し、チャンネル２
の表面上にはゲート電極７、ソース領域３にソース電極
５を形成し、また、半絶縁性基板の裏面からソース電極
５の位置に合わせてパターンを形成し、基板をソース電
極５が露出するまでエッチングし、バイアホール１２と
裏面電極１３を形成し、ＦＥＴチップを形成する工程で
ある。図４（ｂ）は図４（ａ）とは別のチップとして入
力側受動素子９と出力側受動素子１１とを表面に形成し
た受動素子チップを形成し、所定の位置にバイアホール
１２および裏面電極１３を形成する工程である。図４
（ｃ）は図４（ａ）のＦＥＴチップを図４（ｂ）の受動
素子チップの主面上に配置する工程である。このとき導
電性ペースト等を用いてＦＥＴチップの裏面電極１３と
受動素子チップ表面の接地電極１４とが電気的に接続す
るようにする。さらにボンディングワイヤー１５により
ＦＥＴチップのゲート電極７は受動素子チップの入力側
受動素子９に、ドレイン電極６は出力側受動素子１１に
電気的に接続させる。
【００３０】以上の製造方法により、能動素子と受動素
子を個別に作りそれぞれの良品を組み合わせてＩＣにす
るため、ＭＭＩＣに比べて歩留まりがきわめて高い。ま
た受動素子の主面上に能動素子を配置するため、ハイブ
リッドＩＣに比べて表面積を縮小でき、さらにダイス・
ボンドおよびワイヤー・ボンドの工程数を減少すること
ができる。さらに能動素子とその下にある受動素子のそ
れぞれにバイアホールを形成し、裏面電極に接地するた
め、高周波特性に優れた半導体装置が得られるという利
点がある。
【００３１】
【発明の効果】以上のように本発明は、能動素子と受動
素子を個別に作りそれぞれの良品を組み合わせてＩＣに
するため、両方が同時に良品でなければならないＭＭＩ
Ｃに比べて歩留まりがきわめて高い。また受動素子の主
面上に能動素子が配置されているため、それらが同一平
面上に配置されているハイブリッドＩＣに比べて表面積
が小さく、さらにダイス・ボンドおよびワイヤー・ボン
ドの工程数が少ない。
【００３２】また、能動素子と受動素子を個別に作りそ
れぞれの良品を組み合わせてＩＣにするため、ＭＭＩＣ
に比べて歩留まりがきわめて高い。また受動素子の主面
上に能動素子が配置されているため、ハイブリッドＩＣ
に比べて表面積が小さく、組立工程数も少ない。さらに
能動素子はバイアホール構造を備えているため、高周波
特性に優れる。
【００３３】また、能動素子と受動素子を個別に作りそ
れぞれの良品を組み合わせてＩＣにするため、ＭＭＩＣ
に比べて歩留まりがきわめて高い。また受動素子の主面
上に能動素子が配置されているため、ハイブリッドＩＣ
に比べて表面積が小さく、さらに組立工程数が少ない。
また能動素子はそれ自身に設けられたバイアホールとそ
の下にある受動素子に設けられたバイアホールにより裏
面電極に接地しているため、高周波特性に優れる。
【００３４】また、能動素子と受動素子を個別に作りそ
れぞれの良品を組み合わせてＩＣにするため、ＭＭＩＣ
に比べて歩留まりがきわめて高い。また受動素子の主面
上に能動素子を配置するため、ハイブリッドＩＣに比べ
て表面積を縮小でき、さらにダイス・ボンドおよびワイ
ヤー・ボンドの工程数を減少することができる。さらに
能動素子とその下にある受動素子のそれぞれにバイアホ
ールを形成し、裏面電極に接地するため、高周波特性に
優れた半導体装置が得られる。
【図面の簡単な説明】
【図１】第１の発明の半導体装置の上面図および断面図
【図２】第２の発明の半導体装置の上面図および断面図
【図３】第３の発明の半導体装置の上面図および断面図
【図４】第４の発明の半導体装置の製造方法を示す工程
断面図
【図５】従来の半導体装置の上面図および断面図
【図６】従来の半導体装置の上面図および断面図
【図７】従来の半導体装置の製造方法を示す工程断面図
【符号の説明】
１ 半絶縁性基板 ２ チャンネル ３ ソース領域 ４ ドレイン領域 ５ ソース電極 ６ ドレイン電極 ７ ゲート電極 ８ 入力側ストリップ線路 ９ 入力側受動素子 １０ 出力側ストリップ線路 １１ 出力側受動素子 １２ バイアホール １３ 裏面電極 １４ 接地電極 １５ ボンディングワイヤー
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石川 修 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 昭51−23080（ＪＰ，Ａ) 特開 平３−175805（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 25/00

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１の半導体基板と、前記第１の半導体
    基板の表面に形成されかつ第１の接地電極を有する能動
    素子と、前記第１の半導体基板に形成されたバイアホー
    ルと、前記第１の半導体基板の裏面に形成されかつ前記
    バイアホールの通じて前記第１の接地電極と電気的に接
    続された裏面電極とを有する第１のチップと、 第２の半導体基板と、前記第２の半導体基板に形成され
    た受動素子と、前記第２の半導体基板の表面に形成され
    た第２の接地電極をとを有する第２のチップとを有し、
    前記第１のチップは前記第２のチップ上に配置され、前
    記第２の接地電極と前記裏面電極とが電気的に接続され
    ている ことを特徴とする半導体装置。
  2. 【請求項２】 第１の半導体基板と、前記第１の半導体
    基板の表面に形成されかつ第１の接地電極を有する能動
    素子と、前記第１の半導体基板に形成された第１のバイ
    アホールと、前記第１の半導体基板の裏面に形成されか
    つ前記第１のバイアホールの通じて前記第１の接地電極
    と電気的に接続された第１の裏面電極とを有する第１の
    チップと、 第２の半導体基板と、前記第２の半導体基板に形成され
    た受動素子と、前記第２の半導体基板の表面に形成され
    た第２の接地電極と、前記第２の半導体基板に形成され
    た第２のバイアホールと、前記第２の半導体基板の裏面
    に形成されかつ前記第２のバイアホールの通じて前記第
    ２の接地電極と電気的に接続された第２の裏面電極とを
    有する第２のチップとを有し、前記第１のチップは前記
    第２のチップ上に配置され、前記第２の接地電極と前記
    第１の裏面電極とが電気的に接続されている ことを特徴
    とする半導体装置。
  3. 【請求項３】 第１の半導体基板の表面に能動素子を形
    成する工程と、前記第１の半導体基板の表面上に形成し
    た第１の接地電極の裏面から前記第１の半導体基板を貫
    通して裏面に通じる第１のバイアホールを形成する工程
    と、前記第１の半導体基板に前記第１のバイアホールを
    経て前記第１の接地電極と電気的に接続する第１の裏面
    電極を前記第１の半導体基板の裏面に形成する工程と、
    第２の半導体基板の表面上に受動素子を形成する工程
    と、前記第２の半導体基板の表面上に形成した第２の接
    地電極の裏面から前記第２の半導体基板を貫通して裏面
    に通じる第２のバイアホールを形成する工程と、前記第
    ２の半導体基板に前記第２のバイアホールを経て前記第
    ２の接地電極と電気的に接続する第２の裏面電極を前記
    第２の半導体基板の裏面に形成する工程と、前記第１の
    半導体基板を前記第２の半導体基板上にダイスボンド
    し、前記第１の裏面電極と前記第２の接地電極とを電気
    的に接続させる工程とを備えたことを特徴とする半導体
    装置の製造方法。
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