JP4795653B2

JP4795653B2 - 半導体記憶装置

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Publication number: JP4795653B2
Application number: JP2004176669A
Authority: JP
Inventors: 雅直山岡; 健一長田; 清男伊藤; 尊之河原
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2004-06-15
Filing date: 2004-06-15
Publication date: 2011-10-19
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Description

この発明は、スタティックメモリ(SRAM)回路が半導体チップ上に集積された半導体集積回路に関する。特に、SRAM集積回路装置の動作電圧を低減する回路構成に関する。

図３３に従来のSRAMメモリセル回路を示す。BLおよびBLBはビット線、WLはワード線、Vddは電源線、Vssは接地電位線、111および112はメモリセルにアクセスするための転送トランジスタ、113および114はメモリセルのデータを保持するために記憶ノードを駆動する駆動トランジスタ、115および116はメモリセルデータを保持するために電荷を供給する負荷トランジスタ、117および118は記憶ノードである。回路の消費電力を低減するには電源電圧を低下させることがもっとも単純で効果が大きい方法であるが、低い電源電圧ではトランジスタの電流が低下し動作速度の低下、動作安定性の低下などの問題がある。

特許文献１では、SRAMメモリセルの転送トランジスタおよび駆動トランジスタのバックゲートをゲートと接続して、それぞれのトランジスタがオンしている時の電流を増加させる技術が開示されている。特許文献２では、SRAMメモリセルを構成する６つのトランジスタのバックゲートをゲートと接続し、それぞれのトランジスタがオンしている時の電流を増加させる技術が開示されている。また、特許文献３では、SRAMメモリセルの転送トランジスタおよび駆動トランジスタのバックゲートまたはSOI(Silicon on Insulator)構造を用いた場合には埋め込み酸化膜の下の層をワード線に接続し、ワード線が活性化されたメモリセル中の駆動トランジスタおよび転送トランジスタの電流を増加させる技術が開示されている。

なお、本実施例１２で説明するパストランジスタ論理回路の代表例としては、Neil H. E. WesteとKamran Eshraghinによる非特許文献１に挙げられている。

特開2000-114399号公報

特開2000-353340号公報特開平11-16363号公報 Neil H. E. Weste、Kamran Eshraghin "PRINCIPLE OF CMOS VLSI DESIGN、A System Perspective"、SECOND EDITION、p.304-307

LSI(Large Scale Integrated circuit: 大規模集積回路)の低消費電力化およびLSI中のトランジスタの微細化により、LSIの電源電圧が低下している。たとえば、130nmプロセスでは、電源電圧1.2Vで動作するLSIが製造される。電源電圧が下がると、SRAM回路においては書き込み・読み出しの動作時の動作安定性が低下し、動作が難しくなる。またメモリセルを構成するトランジスタの電流が低下するため動作速度も低下する。メモリセルを構成する各トランジスタの駆動力すなわち電流が変化すると書き込み、読み出しの安定性、および動作速度の各性能が変化する。よって、メモリセルを構成する各トランジスタの性能を適切に制御することができれば、それぞれの性能を向上することができる。第１および第２の従来例では、SRAMメモリセル中の適切なトランジスタのバックゲートをゲートと接続することで、トランジスタの性能を制御して低電圧動作を実現する技術が開示されており、実際nチャネル型バルクCMOSトランジスタのバックゲートにソース電極よりも高い電圧を印加するとトランジスタのしきい値電圧(Vth)を低く制御することが可能である。

しかし、バルクCMOSトランジスタのバックゲートは、室温では0.5V以上、高温下では0.2V程度以上の電位を印加すると、トランジスタのPN接合部分で大きな接合電流が流れてしまい消費電力が増加するという問題がある。よって、第１および第２の従来例では電源電圧0.2V以下の回路では消費電力の増加がなく効果的であるが、それ以上の電源電圧の回路では、接合電流による消費電力が増加してしまい、低消費電力化が妨げられるという課題がある。また、第３の従来例ではSOI構造のトランジスタを用いてトランジスタのVthを制御する構成が開示されている。SOI構造で埋め込み酸化膜の下の層の電位を制御すれば余分な電流の増加を抑えてトランジスタのVthが制御できるため、消費電力の増加を抑えてSRAMの電源電圧を低下させることが可能となる。しかしながら、駆動トランジスタおよび転送トランジスタのVthが同時にワード線の活性化によって低下するため、"H"のデータを保持している記憶ノードに接続する駆動トランジスタのVthが低下してしまい、SRAMの動作安定性を損なうという課題がある。またワード線に転送トランジスタおよび駆動トランジスタのバックゲートの容量が付加されるため、ワード線の寄生容量が増加し、動作速度の低下を招くという課題がある。

SRAMメモリセルをSOIトランジスタで構成し、各トランジスタの埋め込み酸化膜(BOX: Buried OXide)層の下側のウエル層の電位を適切に制御することで各トランジスタの電流を変化させSRAMの各性能を向上させることが可能となる。ウエル層はBOX層によりトランジスタが形成されているSOI層とは電気的に絶縁されているため余分なリーク電流は増加しない。さらに、適切にウエルコンタクトを形成すれば、メモリセル面積も増加しない。また２種類の電圧の電源をメモリ内の特定のノードに選択的に印加することで、トランジスタの電流を変化させて各性能を向上させることが可能となる。またワード線の負荷の増加もないため動作速度の低下がない。

本発明によれば、SRAM回路の低電圧化、低消費電力化および高速化が可能となる。

[実施例１]
図１に本発明を用いたSRAMメモリセルの回路図を示す。図１において、BLおよびBLBはビット線、WLはワード線、Vddは電源線、Vssは接地電位線、1および2はメモリセルにアクセスするための転送トランジスタ、3および4はメモリセルのデータを保持するために記憶ノードを駆動する駆動トランジスタ、5および6はメモリセルデータを保持するために電荷を供給する負荷トランジスタ、7および8はデータを記憶するための記憶ノードを示している。たとえばVddは1.2V、Vssは0Vの電位となっている。図１の回路中で用いられているトランジスタの断面の概略図を図２に示す。図２中で、11はゲート、12はドレイン、13はソース、14はBOX層下のウエル層、15は支持基板、16は埋め込み酸化膜(BOX)層、17は素子分離領域である。本トランジスタは、完全空乏型SOI(FD-SOI: Fully Depleted SOI)トランジスタ構造となっており、ウエル層の電位を制御することによって、バルクCMOSトランジスタのバックゲート電位を制御した時と同様にトランジスタのVthを制御することが可能である。またウエル層は、トランジスタのソースおよびドレインなどの拡散層とは絶縁膜であるBOX層により分離されているため、ウエルの電位を変化させてもウエルと拡散層間に電流は流れない。図３に図２のトランジスタ構造の等価回路を示す。11はゲート、12はドレイン、13はソース、14はウエルを示しており、ウエルは容量によってバルクCMOSトランジスタでバックゲートとなる半導体領域と分離されている。今後、このウエル14を図３のトランジスタのバックゲートと呼ぶ。図１ではこの構造のトランジスタが用いられている。

図３３のメモリセルにおいて、記憶ノード117に"L"のデータが、記憶ノード118に"H"のデータが記憶されている場合の読み出し動作について説明する。読み出しを行う場合には、ビット線BLおよびBLBが"H"電位にプリチャージされる。プリチャージ完了後にワード線WLが"H"電位になることで転送トランジスタ111および112がオンになり、"H"になっているビット線BLの電荷が転送トランジスタ111から記憶ノード117、駆動トランジスタ113を通してディスチャージされ、BLの電位がセンスアンプによって増幅できるレベルになった時点で、図には示されていないがビット線に接続されているセンスアンプを起動することで、メモリセルのデータが増幅され出力される。ここで、ビット線の電荷がディスチャージされる経路に着目すると、記憶ノード117は読み出し動作開始直前までは"L"レベルである0Vであるが、読み出し動作が開始されると記憶ノード117はビット線BLとVss間を転送トランジスタ111と駆動トランジスタ113によって抵抗分割した状態となるため、記憶ノード117の電位は0.3Vなど正の電位となる。ここで、この電位が高くなると、記憶ノード117がゲートに接続されているnMOSトランジスタのコンダクタンスが高くなるとともに、記憶ノード117がゲートに接続されているpMOSトランジスタのコンダクタンスが低下するため"H"レベルであった記憶ノード118の電位が低下する。さらに、この記憶ノード118の電位上昇は記憶ノード117にフィードバックされ、この繰り返しによってメモリセルに記憶されているデータが破壊される。通常メモリセルでは駆動トランジスタのコンダクタンスと転送トランジスタのコンダクタンスの比が1.5などの大きな値をとるように設計され、メモリセルに記憶されているデータが破壊されるまで記憶ノード117の電位が上昇することはない。しかし、近年のトランジスタ製造プロセスの微細化によってトランジスタ性能のばらつきが大きくなる傾向にあり、設計時のコンダクタンス比を下回るメモリセルが製造されて、読み出し時の動作安定性が低下する傾向にある。また、低消費電力化のために電源電圧を下げると記憶ノード117がゲートに接続されているnMOSトランジスタおよびpMOSトランジスタで構成されるインバータの論理しきい値電圧が低下し、データを破壊するフィードバックが起きやすくなり、これによっても読み出し時の動作安定性が低下する。

図1の本発明の回路において同様に記憶ノード7に"L"のデータ、記憶ノード8に"H"のデータが記憶されている場合の読み出し動作を考えると、図33とほぼ同様の動作を行う。ただし、駆動トランジスタ3のバックゲートはゲートに接続されているため、駆動トランジスタ3にはいわゆる順方向バイアスが印加されている状態となっており、駆動トランジスタ3のVthは低下しコンダクタンスが大きくなっておりワード線がオンした場合の記憶ノード7の電位上昇は小さくなる。さらに負荷トランジスタ6は順方向バイアスが印加された状態となっているが駆動トランジスタ4はバックゲート電位の電位がソース電位と同等となっているため、負荷トランジスタ6と駆動トランジスタ4で構成されるインバータの論理しきい値電圧は負荷トランジスタ6が順方向バイアスされていない場合と比較して高くなるため記憶ノード7の電位が上昇した場合にもデータを破壊するフィードバックが起きにくい状態となっている。このように、負荷トランジスタおよび駆動トランジスタのバックゲートがゲートと接続された構成は読み出し時の動作安定性が高く、ばらつきに強くまた低電圧での動作に適している。さらに本発明では、ゲートとバックゲートを接続した場合に順方向に1.2Vなどの電位が印加された場合にも絶縁膜によってウエルから拡散層に電流が流れないため、0.5V以上のPN接合をオンさせるような高い電圧でも消費電力の増加なく適用することが可能となる。

図４に本メモリセルのレイアウト図を示す。図４において、1および2は転送トランジスタ、3および4は駆動トランジスタ、5および6は負荷トランジスタ、21はコンタクト、22はゲート電極、23は拡散領域であり、点線で囲まれた範囲が1つのメモリセルである。ゲートが共通の駆動トランジスタと負荷トランジスタ間のゲート電極下に配置されているコンタクトによって、ゲートとバックゲートが接続されている。

図５に、図４をA-Aで切断した場合の断面の概略を示す。図５において、21はコンタクト、22はゲート電極、24は絶縁膜、25はSOI層、26は埋め込み酸化膜、27はウエル層、28は素子分離層、29は支持基板である。チャネルが形成されるSOI層は埋め込み酸化膜によってウエル層から絶縁されている。これによって、ウエル層にバルクCMOSトランジスタでの順方向バイアスが印加されてもウエルからソース電極に電流が流れることはない。またゲートとバックゲートが他の電極からは絶縁されて接続されている。

図６に、図５の断面構成を製造する際の製造工程を順に追った場合の概略図を示す。図６において、25はSOI層、26は埋め込み酸化膜、27はウエル層、28は素子分離、29は支持基板、30は絶縁膜、31はメタルコンタクトである。図６(a)は、素子分離領域を形成後の状態である。表面にSiO2等の酸化膜を形成すると図６(b)の状態となる。ここで、エッチング等によりコンタクト孔を形成すると図６(c)の状態となる。コンタクト孔にタングステン等のコンタクト材料となる金属材料が堆積されて図６(d)の状態となる。さらにこの上にゲート電極を形成すると図６(e)の状態となりバックゲートとゲート電極が接続される。

図３３のメモリセルにおいて、記憶ノード117に"H"のデータが、記憶ノード118に"L"のデータが記憶されている場合に逆のデータを書き込む場合の動作について説明する。ビット線BLを"L"レベルに、ビット線BLBを"H"レベルにするとともにワード線電位を"H"レベルにし、転送トランジスタをオンさせる。記憶ノード117の電荷は転送トランジスタ111を通してディスチャージされ、記憶ノード117の電位は"H"レベルから低下する。117の電位が負荷トランジスタ116と駆動トランジスタ114で構成されるインバータの論理しきい値よりも低くなると、"L"レベルであった記憶ノード118の電位が上昇し、記憶ノード間のフィードバックも作用して、新しいデータがメモリセルに書き込まれる。このようにSRAMメモリセルでは"H"レベルの記憶ノードの電荷を転送トランジスタによってディスチャージすることによって書き込みが行われるが、転送トランジスタによって電荷がディスチャージされると同時に負荷トランジスタから電荷が供給されているため、書き込み動作を終えるには、転送トランジスタが負荷トランジスタが供給する以上に電荷を引き抜く必要がある。よって、負荷トランジスタのコンダクタンスが大きくなると書き込みに必要な時間が長くなり、またばらつき等の原因で設計値を超えて大きくなるような場合には書き込みが出来なくなる場合がある。これらを補償するためには、負荷トランジスタのコンダクタンスを小さくするか、転送トランジスタのコンダクタンスを大きくする必要がある。

本実施例では、負荷トランジスタのバックゲートがゲートと接続されコンダクタンスが大きくなっているため、従来のメモリセルと比較すると書き込み時間が遅くなる。通常、読み出しを行う際にはメモリセルが動作した後にセンスアンプを起動してデータを増幅しそのデータを外に出力するという動作が行われるのに対して、書き込み動作はメモリセルのデータが変化した時点で動作は終了するため、読み出し動作と比べて、長い時間をとることが可能であり、書き込み時間が長くなることに関しては問題ない場合が多い。また、書き込み時間が遅くなって問題となる場合には、メモリセルの構成を図１４に示す構成とすることで書き込み時間を短縮することが可能である。この構成では、図１と同様駆動トランジスタのバックゲートはゲートと接続されることによって、読み出し時の安定性が向上している。それと同時に、負荷トランジスタのバックゲートはソース電極と接続されているため、図１の回路よりも負荷トランジスタのコンダクタンスは小さく書き込み時間も高速化されている。

[実施例２]
図７に本発明を用いたSRAMメモリセルのレイアウト図を示す。なお以降の実施例において、第１の実施例と等しいものに関しては同一の記号を用い、異なるものに関してのみ説明する。本メモリセルのトランジスタレベルの回路構成は図１と同等の回路となっている。図７のメモリセルレイアウトで図４の構成と異なるのは、駆動トランジスタおよび負荷トランジスタのバックゲートコンタクトがゲート電極とメタル層を接続するコンタクトの下部に形成されている点である。これにより駆動トランジスタと負荷トランジスタ間に形成されていたコンタクトが不要になるためメモリセル面積を縮小することが可能となる。特にバルクCMOSトランジスタでメモリセルを構成する場合には駆動トランジスタと負荷トランジスタのウエルを分離する必要があったためそれぞれのトランジスタ間にウエル分離のために一定の距離が必要であったが、本構造ではウエル分離が必要ないためその部分の距離を縮めることが可能となり、バルクCMOSトランジスタを用いたメモリセルよりも面積を小さくすることが可能となる。

図８に、図７をA-Aで切断した場合の断面の概略を示す。駆動トランジスタと負荷トランジスタで共通なウエル層がゲートと上層を接続するコンタクトの下に形成されるコンタクトでゲートと接続される。本構造は、図６と同様の工程で製造することが可能である。

[実施例３]
図９に本発明を用いたSRAMメモリセルのレイアウト図を示す。図９のメモリセルのトランジスタレベルの回路図は図１と同等である。第1の実施例と異なるのは、駆動トランジスタのゲート幅(Wサイズ)が転送トランジスタのWサイズと等しくなっていることである。一般にSRAMのメモリセルでは第１の実施例で示したように、読み出し時に"L"レベルの記憶ノードの電位を上昇させないために、駆動トランジスタのコンダクタンスを転送トランジスタのコンダクタンスよりも大きくする必要がある。バルクCMOSトランジスタを用いたメモリセルではWサイズでコンダクタンスを調整することが一般的であり、駆動トランジスタのWサイズが転送トランジスタのWサイズの1.5倍程度に設計される。本実施例では、駆動トランジスタのバックゲートがゲートと接続され駆動トランジスタがオンしている場合のコンダクタンスが、転送トランジスタのコンダクタンスよりも大きくなるため、Wサイズによってコンダクタンスを調整する必要がなくなり、駆動トランジスタと転送トランジスタのWサイズを等しくすることが可能となる。駆動トランジスタと転送トランジスタのWサイズが等しくなることによる最大の利点としては、直線状に形成される駆動トランジスタおよび転送トランジスタの拡散層の形状が長い長方形型つまり拡散層端での凹凸がなくなり、拡散層端の形状が直線になることがあげられる。従来のレイアウトの場合、レイアウト図では拡散層端は直角に曲がった凹凸のある形となっている。レイアウト状態での拡散層とゲート電極を図１０(a)に示す。32は転送トランジスタ、33は駆動トランジスタである。このレイアウトから実際にLSIを製造した場合の拡散層の形状を図10(b)に示す。参考までにゲート電極も同時に示す。実際にトランジスタが製造された時にはゲート電極は丸みを帯びた形状となるが、本図ではわかりやすくするため矩形で示す。実際に製造された拡散層の形状では拡散層端に凹凸はあるがレイアウト図と異なり拡散層端が直角に曲がらず、丸みを帯びた形状となっていることがわかる。このような形状となっている場合、LSI製造時のマスクずれなどの要因でゲート電極がわずかに上下に動いた場合、また拡散層端の形状がわずかに変動すると、ゲート幅が設計時とは異なった値となり、これはSRAMメモリセルの性能劣化を引き起こす。本実施例で示すレイアウトでは拡散層端が完全に直線状に製造されるため、拡散層端に凹凸が現れにくく、またゲート電極が多少上下に動いてもゲート幅は設計時の値を保つことが可能となる。よって、本実施例のメモリセルは製造時の製造ばらつきに強く、性能の劣化の少ないメモリセルである。また、従来のバルクCMOSトランジスタを用いたメモリセルでは駆動トランジスタと転送トランジスタのWサイズ比を持たせる必要があったため、転送トランジスタを製造可能な最小のWサイズで製造しても駆動トランジスタのWサイズはそれよりも大きくする必要があった。本実施例では、駆動トランジスタ、転送トランジスタともに製造可能な最小のWサイズのトランジスタとすることが出来るため、メモリセル面積を従来のメモリセルよりも小さくすることが可能となる。

[実施例４]
図１１に本発明を用いたSRAMの回路図を示す。Vddhは、Vddlよりも高い電源電圧である。たとえば、Vddlが1.0Vの時にVddhが1.2Vと設定する。本実施例は、第1の実施例と回路構成は同じ構成となっているが、ワード線の"H"レベル電位がビット線の"H"レベル電位およびメモリセルの負荷トランジスタのソース線電位よりも高い電位となっている。ワード線の"H"電位が高くなると転送トランジスタのコンダクタンスが大きくなり、メモリセル電流が増加し、メモリセルの動作速度が早くなる。しかし従来のメモリセルでは転送トランジスタのコンダクタンスが大きくなると、読み出し時の動作安定性が低下するという問題があった。本発明のメモリセルでは、駆動トランジスタのバックゲートがゲートと接続されており、駆動トランジスタがオンしている場合のコンダクタンスが大きくなっているため、ワード線電圧が高いことで増加する転送トランジスタのコンダクタンスの影響による読み出し安定性の低下を抑えることが可能となり、読み出し時の動作安定性も大きく保つことが可能となる。さらに、転送トランジスタのコンダクタンスが大きいため書き込み時の速度が高速化される。以上より、本発明によるメモリセルは、高速動作可能な動作安定性の高いメモリセルである。また、SRAM回路においては、ビット線およびメモリセルからメモリ回路の外側に存在する入出力回路までデータを転送する回路において多くの電力が消費され、ワード線およびメモリセル内の電源線(負荷トランジスタのソース線)で消費される電力はSRAM全体の消費電力の1%程度である。よって、ワード線に高い電圧を印加してワード線部分での消費電力が増加してもSRAM全体の消費電力に大きな影響を及ぼさない。

本実施例において、ワード線に高い電圧が印加されるが、実際に高い電圧が印加されるのは、ワード線を駆動するワードドライバ41のみである。ワードドライバは、1つのnチャネル型トランジスタと1つのpチャネル型トランジスタで構成されるインバータ回路として書かれているが、実際にはNAND回路やNOR回路で構成されている場合もあり、ワードドライバの回路が変わっても本発明の効果が変わるわけではない。またインバータ回路のバックゲートがゲートと接続されているがこれに関しても設計する際の重視する性能によってかわる構成であり、インバータ回路のバックゲートが電源に接続される構成も考えられるが、本発明の効果は同様である。

また高い電圧Vddhを生成する方法としては、チャージポンプを搭載してVddlより昇圧する方法、入出力回路で使用される高い電源電圧から降圧して生成する方法、LSI外部から高い電源と低い電源の２種類の電源を供給する方法などさまざまな方法が考えられる。本発明では、Vddhを生成する方法に関わらずメモリセルの高性能化の効果は得られる。

さらに、本実施例により大きく書き込み動作の高速性が達成できるが、さらに高速化が必要な場合には、特に図示はしないが、図１４の回路においてワード線WLの"H"レベル電位をVdd電位よりも高くする構成とすれば、負荷トランジスタのコンダクタンスが高くならないため、読み出し時の安定性向上と書き込みおよび読み出し時の動作速度の向上が両立可能である。

[実施例５]
図１２に本発明を用いたSRAMの回路図を示す。VddhはVddlよりも高い電源電圧であり、本実施例は、第１の実施例と回路構成は同じ構成となっているが、ワード線の"H"レベル電位およびメモリセルの負荷トランジスタのソース線電位がビット線の"H"レベル電位よりも高い電位となっている。図１１の第4の実施例と比較すると、データを保持するためのインバータの電源電圧が高くなっている点が異なる。これによって、駆動トランジスタおよび負荷トランジスタのコンダクタンスが大きくなり読み出し時の動作安定性が向上している。よって、本実施例では、動作安定性と高速動作が達成されている。
また、負荷トランジスタのコンダクタンスが大きくなるため、書き込み時間が問題となる場合には、図１５に示す回路とすることで書き込み時間の高速化が達成できる。図15の回路では、負荷トランジスタのバックゲートがソース電極と接続されているため、フォワードバイアスが印加されずコンダクタンスが大きくならないため、書き込み速度が向上する。

図３６にVddhの電位をSRAMの状態によって変化させた場合の電位の変化を示す。メモリがアクセスされているいわゆるアクティブ状態であるACTの状態ではVddhはVddlよりも高い電位となっている。これに対して、メモリセルがいわゆるスタンバイ状態であるSTBYの状態ではVddhをVddlと同電位とする。リーク電流の低減が必要な低消費電力のLSIでは、トランジスタの微細加工技術が進み90nm以降の製造プロセス世代になるとそれまでリーク電流として問題となっていたサブスレショルド電流に加えてゲート酸化膜を通して流れるゲートリーク電流が問題となる。ゲートリーク電流は印加される電圧が0.1V程度低下すると1桁程度低下するため、不必要な場合には電源をなるべく低下させることはリーク電流の低減のために重要になる。また、低消費電力が問題とならない回路では、このVddhの電圧の制御は必ずしも必要ではない。

[実施例６]
図１３に本発明を用いたSRAMメモリセルの回路図を示す。VddhはVddlよりも高い電源電圧である。本実施例は、第１の実施例と回路構成は同じ構成となっているが、メモリセルの負荷トランジスタのソース線電位がビット線およびワード線のの"H"レベル電位よりも高い電位となっている。図12の第5の実施例と比較すると、ワード線の"H"レベル電位が低い。一般的にSRAM回路ではワード線で消費される電力が全体の消費電力に占める割合は小さいが、同時に活性化されるワード線の数が大きい、同時に活性化されるビット線の数が少ないなどの回路構成をとるSRAMではワード線での消費電力が全体の消費電力の大きな割合を占める可能性がある。本実施例ではワード線の"H"レベル電位が低いため消費電力を低く抑えることが可能である。またメモリセル内のデータを保持するインバータを構成するトランジスタのバックゲートとゲートが接続されていることと、データを保持するインバータの電源に高い電圧が印加されていることから、読み出し時の安定性が高いメモリセルである。
また書き込み速度が遅い場合には、負荷トランジスタのバックゲートをソース電極と接続することで書き込み速度を高速化することが可能である。
またVddhの制御は第5の実施例と同様に行うことが可能である。

[実施例７]
図１６に本発明を用いたSRAMメモリセルの回路図を示す。図１６に示されているメモリセルでは、メモリセルを構成する６つのトランジスタすべてのバックゲートがそれぞれのトランジスタのゲート電極と接続されている。これによってオンした時の電流が大きくなり、動作速度が高速になるとともに、動作安定性も高い。図16の回路と第1の実施例である図１の回路は、転送トランジスタのバックゲートがゲート電極と接続されている点が異なり、本実施例の回路はワード線の負荷が図1の回路よりも大きい。よって、同じワードドライバを使用した場合にはワード線の立上りが遅くなり、ワード線の立上りを早くするためにはサイズの大きいワードドライバを使用する必要がある。しかしビット線を駆動する電流であるメモリセル電流は大きくなるためビット線を駆動するのにかかる時間は短くなる。よって、メモリの動作においてワード線を駆動する時間よりもビット線を駆動する時間が長い場合には、本実施例の構成が高速になる。

また本実施例の回路構成においても、第１〜第６の実施例で示されているように、ワード線WLの"H"レベル電位および負荷トランジスタのソース線電位をビット線の"H"レベル電位よりも高くしたメモリセル構成が考えられ、それぞれ同様に高速化やメモリセルの動作安定性向上などの利点がある。また書き込み時の高速化を達成するためには、負荷トランジスタのバックゲートをソース電極と接続する構成も考えられる。

図１７に２種類の電源電圧と負荷トランジスタのバックゲートをソース電極に接続した場合の代表的な構成を示す。本構成では、高い電圧の印加とゲートと接続されたバックゲートバイアスの効果により駆動トランジスタのコンダクタンスが大きく、読み出し時の動作安定性が高く動作速度が早い。さらに転送トランジスタに関してもゲートと接続されたバックゲートバイアス効果によってコンダクタンスが大きく動作速度が高速になる。また負荷トランジスタのコンダクタンスがバックゲートをソース電極に接続することで高くなりすぎないため書き込み速度も高速化されている。

図１８には図１７からさらにワード線の"H"レベル電位を高い電圧に変更した回路を示す。駆動トランジスタは、高い電圧とゲートと接続されたバックゲートバイアスの効果で十分コンダクタンスが高くなっているため、転送トランジスタのコンダクタンスを高くしても読み出し時の安定性は保たれる。また転送トランジスタのコンダクタンスが高いため動作速度が高速となる。

[実施例７]
図１９に本発明を用いたSRAMメモリセルの回路図を示す。図１９に示されているメモリセルでは、第１の実施例である図１の回路と転送トランジスタのバックゲートがソース電極と接続されているという点で異なる。この構成により、"H"のデータが保持されている記憶ノードに接続されている転送トランジスタのVthが低くなるため"H"の電位を"L"に下げるという動作をする書き込み速度が向上する。また"H"のデータを保持している記憶ノードに接続される転送トランジスタのVthが低下しているので、通常のSRAM回路では電源電圧にビット線をプリチャージして読み出し動作を行うが、DRAMで使われているように、電源電圧の1/2程度の電圧にプリチャージして読み出し動作を行うことも可能となる。ここで、SRAMの読み出し動作を考えると、選択されたメモリセルの"L"の記憶ノードを通して"H"にプリチャージされたビット線の電位が低下し、逆側のビット線との電位差が設計された値になった時点でセンスアンプを起動して電位差を増幅する。ここで"H"電位であるべきビット線の電位が選択されていないメモリセルの転送トランジスタのリーク電流により当該メモリセルの"L"を記憶している記憶ノードを通して下がってしまうとビット線間に電位差が出来るまでの時間がかかり読み出し速度が遅くなったり、最悪の場合には読み出し動作ができなくなったりするという問題があり、ビット線オフセットと呼ばれている。これは、選択されていない転送トランジスタのVthが低下している場合に起きる問題である。本実施例の回路の場合は、Vthが低下しているのは"H"のデータを保持している側の転送トランジスタのみであるため、"L"のノードへのリーク電流はなくビット線オフセットの問題は起きない。

特に図20に示されている構成では、ワード線WLの"H"レベル電位が高いため、転送トランジスタのコンダクタンスが大きくなり、書き込み時間だけではなく読み出し時間も短縮することが出来、全体的な動作速度を向上することが可能となる。

[実施例８]
図２１に本発明を用いたSRAMの回路図を示す。図４１はワードドライバを表しており、ワード線WLの"L"電位としてVsslというVssよりも低い電位を出力することを示している。本回路構成では、転送トランジスタが常にバックバイアスされた状態となっており、動作速度が高速である。しかし転送トランジスタが常にバックバイアスされた状態となっているため転送トランジスタのリーク電流が大きく、第７の実施例で説明したビット線オフセットの問題が発生し、読み出し動作の妨げとなる。これを回避するために、ワード線の"L"レベル電位をVss電位よりも低い電位とすることによって転送トランジスタのゲート-ソース間電位を負の値となり選択されていないワード線のリーク電流を低減している。

本実施例の構成では、非活性化されているワード線電位をVssよりも低い電位としたが、転送トランジスタのVthが高く、フォワードバイアスによってVthを低下させてもビット線オフセットの問題が起こらない場合には非活性化状態のワード線電位をVssよりも低くする必要はなく、Vssと等しい電位で問題なく動作させることが可能である。

[実施例９]
図２２に本発明を用いたSRAMの回路図を示す。図２２において、SLはメモリセル内の駆動トランジスタのソース線でワード線が共通なメモリセル内の線がすべて接続されている。MCはSRAMメモリセル、42は電位制御回路である。本実施例においてもメモリセル内の転送トランジスタはフォワードバイアスがかかった状態となっておりコンダクタンスが大きく、動作速度は高速化されている。またワード線が活性化された時には、電位制御回路42中のスイッチとして働くトランジスタがオンしSLの電位がVss電位となりメモリセルが正常に動作する。ワード線が非活性化状態の時には、電位制御回路42中のスイッチがオフ状態となり、SLの電位がVss電位から上昇する。ここで抵抗によってSLの電位はメモリセルにおいて記憶されているデータが破壊されない程度に低い電位、たとえば0.3Vになる。SLの電位が高くなると、メモリセル内の"L"を記憶している記憶ノードの電位が上昇するため、"L"を記憶している記憶ノードに接続されている転送トランジスタのソース電位が上昇し、転送トランジスタのゲート-ソース間電圧が負となるとともに、バックゲート-ソース間電圧が小さくなるため、転送トランジスタのリーク電流が減少する。よって、非活性化状態の転送トランジスタのリーク電流が減少し転送トランジスタにフォワードバイアスを印加することによって発生するビット線オフセットの問題が解決する。また、図２２では電位制御回路42は、電源スイッチとなるnチャネル型トランジスタと抵抗で構成されている。本回路は、非選択時にSLの電位をVss電位よりも高くメモリセルのデータが壊れない程度に高い電位とすればいいため、抵抗ではなくダイオードを用いる構成も考えられる。また抵抗とダイオードを並列または直列に接続してSLとVss間に配置する構成も考えられる。また抵抗またはダイオードを使わなくても、トランジスタを抵抗またはダイオードとして使用することによってSLの電位を制御する回路とする構成も考えられる。このように電位制御回路42はいろいろな構成が考えられるが、SLの電位をVssよりも高い電位に制御できれば効果は同じであるため、ここでは特に図示しない。

[実施例１０]
図２３に本発明を用いたSRAMメモリセル回路を示す。本実施例では、1つのメモリセルが4つのトランジスタで構成されている。図２３において、51および52はビット線から記憶ノードにアクセスする機能と記憶ノードを"H"にチャージするための機能を兼ね備えた転送トランジスタ、53および54は"L"の記憶ノードを駆動するための駆動トランジスタ、55および56はデータを記憶するための記憶ノード、WLはワード線、BLおよびBLBはビット線、Vssは"L"の電源線である。本回路で、記憶ノード55に"H"のデータを記憶ノード56に"L"のデータを記憶している場合のデータ保持動作について説明する。データ保持動作中は、ワード線WL、ビット線BLおよびBLBはすべて"H"電位に駆動されている。転送トランジスタ51はバックゲートが"L"となっているためフォワードバイアスが印加された状態となっており、Vthが低下している。このため、転送トランジスタ51を通してビット線BLから記憶ノード55にリーク電流が流れ記憶ノードの"H"電位が維持される。駆動トランジスタ53のバックゲートはソース電極と等しい電位となっているため、Vthは変化しておらずリーク電流も少ないため記憶ノード55の"H"レベルが保たれる。駆動トランジスタ54はバックゲート電位が"H"の電位となりフォワードバイアスが印加された状態となるためVthが低下し、記憶ノード56の"L"レベルを強く保持できる。転送トランジスタ52のバックゲートは"H"レベルとなるためリーク電流が少なく記憶ノード56の"L"レベルに与える影響は少ない。このように本メモリセルは安定でありかつ不必要に流れるリーク電流が少ないメモリセルとなっている。本メモリセルのレイアウトを図２４に示す。

図２４において、21はコンタクト、22はゲート電極、23は拡散層、51および52は転送トランジスタ、53および54は駆動トランジスタであり、点線が1つのメモリセルを表している。また図２５にゲート電極とコンタクトおよびウエル層を表したメモリセルレイアウトを示す。57がウエル層である。転送トランジスタ51と駆動トランジスタ53、転送トランジスタ52と駆動トランジスタ54のウエルがそれぞれ一体化されて形成され、記憶ノードと接続されている。本メモリセルをA-Aの面で切断した場合の断面図の概略を図２６に示す。これを見ても転送トランジスタ52と駆動トランジスタ54のウエルが一体化されて形成されていることがわかる。本メモリセルをB-Bの面で切断した場合の断面図の概略を図２７に示す。ウエルのコンタクトがゲートコンタクトの下に形成されておりこれによりウエルコンタクトをとることによるメモリセル面積の増加が抑えられている。またウエル層が拡散層の下から横方向に、逆のデータを保持するための駆動トランジスタのゲート電極の下まで延びている。このように、本実施例のメモリセルは使用されるトランジスタ数が4つと少ないため6つのトランジスタを使用するSRAMメモリセルと比較して3分の2以下の面積とすることができ、面積効率に優れる。

[実施例１１]
図３４に本発明を用いたDRAMメモリセルを示す。RWLは読み出し用ワード線、RBLは読み出し用ビット線、WWLは書き込み用ワード線、WBLは書き込み用ビット線、121は読み出し時に用いられる読み出しアクセストランジスタ、122は書き込み時に用いられる書き込みアクセストランジスタ、123はデータを記憶するための駆動トランジスタである。駆動トランジスタのバックゲートに容量がつくためデータ記憶用の容量を新たに設ける必要がなくメモリセル面積を小さくすることが可能となる。また、アクセストランジスタのゲートとバックゲートを接続することで、オンしている場合のみにトランジスタのVthが低下するため、記憶しているデータが壊れにくく、逆にアクセススピードの高速なメモリセルとなる。

[実施例１２]
図２８に本発明を用いた回路構成要素の回路図を示す。図２８はインバータ回路であり、回路を構成するトランジスタのゲートとバックゲートが接続されていることによって高速でかつリーク電流の少ないインバータとなる。図２９に本発明を用いた回路構成要素の回路図を示す。図２９はNAND回路であり、回路を構成するトランジスタのゲートとバックゲートが接続されていることによって高速でかつリーク電流の少ないNAND回路となる。さらにnチャネル型トランジスタが２段積みとなっているためこの回路をバルクCMOSトランジスタで構成した場合、出力outに接続されているnチャネル型トランジスタのソース電位はVssよりも高い電位となり、バックゲートバイアスが印加された状態となるため電流が低下し速度が劣化する。本実施例では、バックゲートがゲートと接続されているためオンしているトランジスタはフォワードバイアスが印加された状態となり電流の低下がなく高速に動作することが可能である。本実施例では、入力が2つのNAND回路について記述しているが、3つ以上の入力があるNAND回路においても同等の効果が得られる。図３０に本発明を用いた回路構成要素の回路図を示す。図３０はNOR回路であり、回路を構成するトランジスタのゲートとバックゲートが接続されていることによって高速でかつリーク電流の少ないNOR回路となる。さらにpチャネル型トランジスタが２段積みとなっているためこの回路をバルクCMOSトランジスタで構成した場合出力outに接続されているpチャネル型トランジスタのソース電位はVddよりも低い電位となり、バックゲートバイアスが印加された状態となるため電流が低下し速度が劣化する。本実施例では、バックゲートがゲートと接続されているためオンしているトランジスタはフォワードバイアスが印加された状態となり電流の低下がなく高速に動作することが可能である。本実施例では、入力が2つのNOR回路について記述しているが、３つ以上の入力があるNOR回路においても同等の効果が得られる。図３１に本発明を用いた回路構成要素の回路図を示す。本実施例では信号Preによって"H"の電位にプリチャージされたノードoutの電位をin1、in2またはin3をオンすることでディスチャージすることで信号を伝達する。ディスチャージするためのnチャネル型トランジスタのバックゲートはゲートと接続されているため、高速に回路が動作する。またオンしていないトランジスタはフォワードバイアスが印加されないためリーク電流が少なく、不必要にoutの電圧が下がらないため誤動作の少ない回路となる。

また本回路では、ノードoutとVss間には1つのnチャネル型トランジスタが配置されているが、２つ以上のnチャネル型トランジスタが直列に配置されている構成もとることが可能であり、その場合には、上記NAND回路同様、従来のバルクCMOSトランジスタでバックゲートバイアス効果がかかることによる速度低下の影響をうけず、高速に動作させることが可能となる。また同様にトランジスタを直列にした場合に、バックゲートバイアス効果による速度低下がないことから、パストランジスタ論理回路おいても、図２８から図３１の回路図と同様にゲート電極とバックゲート電極を接続したトランジスタを用いることで、高速動作が可能となる。

[実施例１３]
図３２に本発明を用いたLSIの概略を示す。現在、CPUと容量の大きいワークメモリ、およびそれ以外の機能を持った回路を混載したシステムLSIというLSIが製造されている。図３２において、CPUはプロセッサのコアとなっているCPU、CACHEはCPU中で使用されるキャッシュメモリ、RAMは大容量のワークメモリ、PERIはCPUコア外の特定の機能を有した回路を表している。キャッシュメモリはCPUコアと同等のスピードで動作する必要があるため高速性が要求される。またワークメモリは大きな容量を搭載する必要があるため小面積であることが要求される。よって、キャッシュメモリCACHEは第1から第9の実施例で示した高速性に優れる6トランジスタ型のメモリセルで構成し、ワークラムRAMは第10の実施例で示した小面積性に優れる4トランジスタ型のメモリセルで構成すれば、全体的に高い性能を維持したシステムLSIとすることが可能である。

[実施例１４]
図３５に本発明を用いた低電力SRAM回路の全体構成を示す。本実施例の回路中のトランジスタはすべて図２の構造のトランジスタを用いているが、回路図が複雑になるのを防止するため、図３５に限って図３で示した等価回路ではなく、バックゲートに容量のついていないトランジスタを用いる。図３５において、bank0からbank3は同時にアクセスされるメモリを固めたバンク、Vss_mem、Vdd_wd、Vss_amp、Vss_periはリーク電流を低減するために電圧が制御される電源、PLVC1からPLVC4は上記電源の電位を制御する回路、sw1からsw4はPLVC1からPLVC4を制御するための信号でバス構成となっている。MCはメモリセル、WAは書き込みアンプ、SAはセンスアンプ、DECはアンプ以外のメモリの周辺回路、PLCはそれぞれの電源を制御するための回路を表す。図では見やすくするために一部途切れているがライトアンプWAは各ビット線に接続されている。本実施例では、各バンクの電源がアクセスされる時のみ活性化されることによってアクセスされない場合のリーク電流を低減することが可能となる。特に、第１から第１０の実施例で示したメモリセルを本回路のSRAMメモリセルとして使用することによって、高速性能、リーク性能、メモリの動作安定性などの各性能に優れたSRAM回路構成となる。特に第３以降の実施例で用いたVddhの制御を各バンク内の電源制御と共通に行えば、さらにリーク電流が少なく高性能なSRAM回路を構成することが可能である。

本発明が適用されたSRAMメモリセルの回路構成の概略図。本発明で使用されるトランジスタ構造の断面の概略図。本発明で使用されるトランジスタの等価回路を示す図。本発明が適用されたSRAMメモリセルのレイアウトの概略図。本発明が適用されたSRAMメモリセルの断面図。本発明が適用されたメモリセルを製造する際の工程の概略図。本発明が適用されたSRAMメモリセルのレイアウトの概略図。本発明が適用されたSRAMメモリセルの断面図。本発明が適用されたSRAMメモリセルのレイアウトの概略図。メモリセルのレイアウトおよび製造後の拡散層の形状を表す図。本発明が適用されたSRAMメモリセルおよびワードドライバの回路構成の概略図。本発明が適用されたSRAMメモリセルの回路構成の概略図。本発明が適用されたSRAMメモリセルの回路構成の概略図。本発明が適用されたSRAMメモリセルの回路構成の概略図。本発明が適用されたSRAMメモリセルの回路構成の概略図。本発明が適用されたSRAMメモリセルの回路構成の概略図。本発明が適用されたSRAMメモリセルの回路構成の概略図。本発明が適用されたSRAMメモリセルの回路構成の概略図。本発明が適用されたSRAMメモリセルの回路構成の概略図。本発明が適用されたSRAMメモリセルの回路構成の概略図。本発明が適用されたSRAMメモリセルおよびワードドライバの回路構成の概略図。本発明が適用されたSRAMメモリセル、ワードドライバおよびソース線制御回路の回路構成の概略図。本発明が適用されたSRAMメモリセルの回路構成の概略図。本発明が適用されたSRAMメモリセルのレイアウトの概略図。本発明が適用されたSRAMメモリセルのレイアウトの概略図。本発明が適用されたSRAMメモリセルの断面図。本発明が適用されたSRAMメモリセルの断面図。本発明が適用されたSRAM周辺回路の回路構成の概略図。本発明が適用されたSRAM周辺回路の回路構成の概略図。本発明が適用されたSRAM周辺回路の回路構成の概略図。本発明が適用されたSRAM周辺回路の回路構成の概略図。本発明が適用されたSRAMを搭載するシステムLSIの概略図。従来のSRAMメモリセルの回路構成の概略図。本発明が適用されたDRAM周辺回路の回路構成の概略図。本発明が適用されたSRAMマクロの概略図。本発明が適用されたSRAMの電源の電圧関係を表す図。

符号の説明

1,2,32,51,52,111,112…転送トランジスタ、3,4,33,53,54,113,114…駆動トランジスタ、5,6,115,116…負荷トランジスタ、7,8,55,56,117,118…メモリセル内のデータ記憶ノード、WL…ワード線、BL,BLB…ビット線、Vdd…電源線、Vss…接地電位線、11,22…ゲート電極、12…ドレイン電極、13…ソース電極、14,27…ウエル、15,29…支持基板、16,26…埋め込み酸化膜層、17,28…素子分離層、21,31…コンタクト、23…拡散層、24,30…絶縁膜、25…SOI層、Vddh…Vddlよりも高い電位の電源線、Vddl…Vddhよりも低い電位の電源線、41…ワードドライバ、42…SL電位制御回路、SL…メモリセル内駆動トランジスタのソース線、MC…メモリセル、57…レイアウト図におけるウエル層、in,in1,in2,in3…論理回路の入力、out…論理回路の出力、Pre…プリチャージ信号、SOC…システムLSIのチップ、CPU…CPUコア、CACHE…キャッシュメモリ、RAM…ワークメモリ、PERI…システムLSI中のCPUコア外の論理回路、RWL…読み出し用ワード線、RBL…読み出し用ビット線、WWL…書き込み用ワード線、WBL…書き込み用ビット線、121…読み出しアクセストランジスタ、122…書き込みアクセストランジスタ、123…データ記憶駆動トランジスタ、bank0〜bank3…メモリバンク、Vss_mem,Vdd_wd,Vss_amp,Vss_peri…電圧制御される電源、PLVC1〜PLVC4…電源電位制御回路、sw1〜sw4…電位制御信号、WA…書き込みアンプ、SA…センスアンプ、DEC…アンプ以外のメモリ周辺回路、PLC…電源制御信号生成回路、MS1,MD1,MR1…電源電位制御回路の構成要素、ACT…メモリセルアクセス期間、STBY…メモリセル非アクセス期間。

Claims

半導体基板上に設けられたＳＯＩ層が完全に空乏化したＦＤ−ＳＯＩ構造を有する複数のトランジスタとデータを保持するための第１および第２記憶ノードと上記トランジスタを用いた駆動トランジスタとを具備したスタティック型メモリセルを有する半導体記憶装置において、
上記スタティック型メモリセルは、
第１ビット線と上記第１記憶ノードとの間に接続される第１のｎチャネル型転送トランジスタと、第２ビット線と上記第２記憶ノードとの間に接続される第２のｎチャネル型転送トランジスタと、接地電位線と上記第１記憶ノードとの間に接続される第１のｎチャネル型駆動トランジスタと、上記接地電位線と上記第２記憶ノードとの間に接続される第２のｎチャネル型駆動トランジスタと、電源線と上記第１記憶ノードとの間に接続される第１のｐチャネル型負荷トランジスタと、上記電源線と上記第２記憶ノードとの間に接続される第２のｐチャネル型負荷トランジスタとから構成される６つのトランジスタを備え、
上記第１のｎチャネル型駆動トランジスタと上記第１のｐチャネル型負荷トランジスタは、互いが共通に接続された第１ゲート電極を有し、
上記第２のｎチャネル型駆動トランジスタと上記第２のｐチャネル型負荷トランジスタは、互いが共通に接続された第２ゲート電極を有し、
上記第１および第２のｎチャネル駆動トランジスタと上記第１および第２のｐチャネル負荷トランジスタは、上記半導体基板内に形成されたウエル層と、該ウエル層上に接して設けられた埋め込み酸化膜と、該埋め込み酸化膜上に設けられた上記ＳＯＩ層と、を含み、
上記第１のｎチャネル型駆動トランジスタのウエル層と上記第１のｐチャネル型負荷トランジスタのウエル層は、第１ウエル層として一体化して形成され、
上記第２のｎチャネル型駆動トランジスタのウエル層と上記第２のｐチャネル型負荷トランジスタのウエル層は、第２ウエル層として一体化して形成され、
上記第１および第２ウエル層のそれぞれは、上記埋め込み酸化膜と上記ＳＯＩ層とを貫通して設けられ、上記第１および第２ゲート電極のそれぞれの下方に位置するコンタクトを介して、上記第１および第２ゲート電極と接続されることを特徴とする半導体記憶装置。
上記コンタクトは、上記第１および第２ウエル層と接続される、上記ゲート電極と上記ゲート電極上に層間膜を介して設けられた金属配線とを接続するコンタクトに繋がる位置に配置されていることを特徴とする請求項１記載の半導体記憶装置。
上記スタティック型メモリセルと同一半導体基板上に混載される論理回路を構成するトランジスタは、該トランジスタのゲート電極と上記埋め込み酸化膜下のウエル層が接続されていることを特徴とする請求項１記載の半導体記憶装置。
半導体基板上に設けられたＳＯＩ層が完全に空乏化したＦＤ−ＳＯＩ構造を有する複数のトランジスタとデータを保持するための第１および第２記憶ノードとを具備したスタティック型メモリセルを有する半導体記憶装置において、
上記スタティック型メモリセルは、
第１ビット線と上記第１記憶ノードとの間に接続される第１のｐチャネル型転送トランジスタと、第２ビット線と上記第２記憶ノードとの間に接続される第２のｐチャネル型転送トランジスタと、接地電位線と上記第１記憶ノードとの間に接続される第１のｎチャネル型駆動トランジスタと、上記接地電位線と上記第２記憶ノードとの間に接続される第２のｎチャネル型駆動トランジスタとから構成される４つのトランジスタを備え、
上記第１および第２のｎチャネル型駆動トランジスタと上記第１および第２のｐチャネル型転送トランジスタは、上記半導体基板内に形成されたウエル層と、該ウエル層上に接して設けられた埋め込み酸化膜と、該埋め込み酸化膜上に設けられたＳＯＩ層と、を含み、
上記第１のｎチャネル型駆動トランジスタのウエル層と上記第１のｐチャネル型転送トランジスタのウエル層は、第１ウエル層として一体化して形成され、
上記第２のｎチャネル型駆動トランジスタのウエル層と上記第２のｐチャネル型転送トランジスタのウエル層は、第２ウエル層として一体化して形成され、
上記第１および第２ウエル層のそれぞれは、上記埋め込み酸化膜と上記ＳＯＩ層とを貫通して設けられ、上記第１および第２のｎチャネル型駆動トランジスタのそれぞれのゲート電極の下方に位置するコンタクトを介して、上記第１および第２のｎチャネル型駆動トランジスタのゲート電極のそれぞれと接続されることを特徴とする半導体記憶装置。
上記スタティック型メモリセルと同一半導体基板上に混載される論理回路を構成するトランジスタは、該トランジスタのゲート電極と上記埋め込み酸化膜下のウエル層が接続されていることを特徴とする請求項４記載の半導体記憶装置。
請求項１に記載のスタティック型メモリセルを構成する６トランジスタ型メモリセルと、
請求項４に記載のスタティック型メモリセルを構成する４トランジスタ型メモリセルとが同一基板上に形成されていることを特徴とする半導体記憶装置。