JP4850387B2 - 半導体装置 - Google Patents
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Description
図1は、本発明に係わる半導体装置の一実施例を示す回路図である。半導体装置であるSRAMメモリセルを搭載したチップ10は、半導体集積回路の一部を示していて、少なくともメモリアレイ111がSOI(Semiconductor On Insulator)基体に形成された半導体基板101に形成される。
第1の実施の形態ではSOIに形成されるSRAMメモリセル内の素子形成領域がフローティング状態になることによる問題を解決する一例を示したが、本実施例では、特に完全空乏型SOI(FDSOI)において、しきい値の設定の問題を解決する一例を示す。図13に示すように、今後のSRAMメモリセルを搭載した半導体装置は、300MHz以上の高速性が追求されているSRAM(HIGH SPEED)ではメモリセル部でP型MISFETのしきい値VTが−0.5〜−0.3V、N型MISFETのしきい値VTが0.2〜0.4V程度、ロジック部でP型MISFETのしきい値VTが−0.3〜−0.1V、N型MISFETのしきい値VTが0.1〜0.3V程度、求められている。100MHz〜300MHzの標準的なSRAM(STANDARD) ではメモリセル部でP型MISFETのしきい値VTが−0.1〜−0.8V、N型MISFETのしきい値VTが0.4〜0.6V程度、ロジック部でP型MISFETのしきい値VTが−0.4〜−0.2V、N型MISFETのしきい値VTが0.2〜0.4V程度、低電力を要求する100MHz以下のSRAM(LOW POWER)でではメモリセル部とロジック部でP型MISFETのしきい値VTが−0.9〜−0.7V、N型MISFETのしきい値VTが0.7〜0.9V程度、求められている。特徴としてリーク電流の削減のため、いずれもゲート・ソース間に0Vの電位が供給された時に電流が流れないエンハスメントMISFETが必要となる。ロジック部においてはP型N型でしきい値の絶対値の大きさは等しくなるように、SRAMメモリセル部ではN型で駆動能力を上げ、P型でリーク電流を抑えるために、P型がN型よりしきい値の絶対値が等しいか大きくなるようにする設計する。そのようにした上で、低電力型(LOWPOWER)では相対的にしきい値を大きく、高速型(HIGHSPEED)では相対的にしきい値を小さく、標準型(STANDARD)では、低電力と高速性のバランスが重視されるためにP型とN型それぞれ、2種類のしきい値が用意できるのが望ましい。一方図14に示すように、通常用いられているポリシリコンでP型の不純物が注入されたゲート電極のPチャネル型MISFET、ポリシリコンでN型の不純物が注入されたゲート電極のNチャネル型MISFETでは、しきい値では動作に必要なしきい値のMISFETを形成することができない。そこで、発明者等の試作の結果、図12に示す基板の種類(SUB)、ゲート材料(GATEMAT)、ゲート電極へ注入する不純物の導電型(GATEIMP)、SOI基体への基板バイアスの印加(SOIVBB)を組み合わせることにより、所望のしきい値をSRAMメモリセル部(SRAM)とロジック部(LOGIC)で実現できることが可能となった。SOI基体(SOI)のみでバルク(BULK)を有さないSOI基板(SOISUB)におけるしきい値の設定方法は上に、SOI基体(SOI)とバルク(BULK)を有するハイブリッド基板(HYBRIDSUB)におけるしきい値の設定方法は下に表している。バルク部を有する場合は、しきい値はチャネル領域への不純物の注入量によりしきい値を制御できるため、ゲート材料(GATEMAT)、ゲート電極へ注入する不純物の導電型(GATEIMP)は任意に選択でき、しきい値の値も任意に設定することができる。表において、ゲート電極へ注入する不純物の導電型(GATEIMP)で、Pと記載されたものは、P型不純物であるフッ化ボロン(BF2)等をイオン注入したもので、Nと記載されたものは、N型不純物である燐(P)、砒素(As)等をイオン注入したものである。VERTICALMOSと記載されたものは、実施例1で述べた縦型MISFETを用いるもので、これにより面積を低減するとともにSOI上で要求されるしきい値の種類を減らすことができ、設計の自由度が増える。
本実施例では、ハイブリッド基板ではなく、バルク部を有さないSOI基板によりSRAMメモリセルを搭載させた半導体装置の実現方法について説明する。これによりハイブリッド基板に比べ、製造工程が簡易化される。図9は、図8のブロック図内の構成される回路すべてをSOI基板308に形成した場合である。
今までの実施例において、静的なしきい値を制御する方法として、SOI基板へ基板バイアス電圧を印加する点について述べたが、本実施例では、トランジスタのしきい値を動作状態によって変化させる動的なしきい値の制御方法をSOIで実現する方法について述べる。
本実施例は、第1の実施の形態の変形例であり、図3のメモリセル(DCELL)の代わりに図17に示す4つのトランジスタからなる4Tセル(CELL)を用いている。図3のメモリセルと同様、メモリセルは完全空乏型SOI領域101上に形成される。ビット線BT、BBと、ワード線WLに接続されたメモリセルCELLは、Pチャネル型MISFET(404、405)、Nチャネル型トランジスタ(408、409)を具備し、Pチャネル型MISFET(404、405)は負荷トランジスタと転送トランジスタの役割を担っている。Pチャネル型MISFET(404、405)のゲートはワード線に接続され、ソース・ドレイン経路はビット線対とNチャネル型トランジスタ(408、409)のドレインとの間に接続される。書き込みや読み出し動作が行われていない状態では、メモリセル内の情報を保持するために、ビット線対(BT、BB)は高いレベルの電圧が印加され、Pチャネル型MISFET(404、405)は負荷トランジスタとして働く。転送トランジスタとして用いる場合、Pチャネル型MISFETでは、選択するワード線を高電圧でなく、低電圧にして書き込み、読み出し動作させることになる。Nチャネル型トランジスタ(408、409)は、入出力がクロスカップルされ、駆動トランジスタとして働く。本発明では特に、Pチャネル型トランジスタ(404、405)は、ダブルゲート構造で、それぞれのPチャネル型トランジスタの形成されるSOI基体には、記憶ノード412、411の電圧が印加されることに特徴を有する。ダブルゲート構造とは、図11のトランジスタ(212、213、214、215)に示されるように、SOI基体上に形成されたトランジスタのSOI基体に制御電極(給電部、211)があり、チャネルが絶縁膜を介して両側の2つのゲートで制御されるトランジスタをいう。本メモリセルでは、2つのPチャネル型トランジスタ(404、405)の制御電極(406、407)は別々に制御されることから、別々のSOI基体に形成されることになる。すなわち、メモリセル内のNチャネル型トランジスタは同じSOI基体に形成され、他のメモリセルと共通のSOI基体内に形成できるが、Pチャネル型トランジスタはメモリセル毎にかつメモリセル内でも別のSOI基体に制御する必要がある。
本実施例は、第3の実施の形態の変形例である。図9で電源スイッチ回路POWERCRTはSOI上に形成されているが、本実施例ではその電源スイッチ回路にDTMOSを用いている。具体的には、図16のMISFET253において、2つの電極(250、253)を同じ電圧で制御したダブルゲート構造のスイッチを電源スイッチとして用いる。図15は、DTMOSを用いた電源スイッチより、回路が動作していない状態である待機時のリーク電流を低減する回路構成を示している。回路CRT(421)は動作時に信号に一定の処理を施して出力する論理回路を、422は論理回路421内の主にNチャネル型トランジスタのソース電極に接続されている電源線vssmを、423は接地電位線vssを、424は電源線vssmと電源線vssを接続するスイッチとして挿入されたNチャネル型トランジスタを示している。回路CRT(421)は、たとえば図9のCPU(305)、メモリコントローラ(304)、バスコントロール(306)等のロジックを含んだ回路である。スイッチトランジスタ424のダブルゲート(ゲート電極および形成されるSOI基体側の電極)は、onという信号で制御される。信号onの"H"の電位は論理回路中での"H"電位と等しい。またスイッチトランジスタは論理回路421を構成しているトランジスタと構造の同じトランジスタである。
MN、213、215、222、408、409…Nチャネル型MISFET、
DTMN…Nチャネル型DTMISFET、
MP、212、214、223、404、405…Pチャネル型MISFET、
INV…インバータ回路、
NL、NR…記憶ノード、
VDD…電源電位、
VSS…接地電位、
BT、BB…データ線、
WL…ワード線、
PSW…電源スイッチ制御信号、
EQ…プリチャージ・イコライズ回路制御信号、
YSR…読み出し用Yスイッチ制御信号、
YSW…書き込み用Yスイッチ制御信号、
SA…センスアンプ制御信号、
ST、SB…センスデータ線、
DR…センスアンプ回路の出力信号、
DW…ライトアンプ回路への入力信号、
DOUT…外部への読み出しデータ、
DIN…外部からの書き込みデータ、
10、11、12…SRAMチップ、
13…制御回路、
15…データ入出力回路、
101、216、217、308…完全空乏型SOI領域、
102、224、309…バルクシリコン領域、
103、104…プリチャージ・イコライズ回路、
105、106…Yスイッチ回路、
107、108…センスアンプ回路、
109、110…ライトアンプ回路、
111、112、113、303…メモリアレイ、
119、139、302…電源スイッチ回路、
115…ワードデコーダ・ドライバ、
116…制御回路、
120、122、140、142…入力回路、
121、123、141、143…出力回路、
201…P型ポリシリコン、
202…N型ポリシリコン、
203…P型シリコンゲルマニウム
204…ゲート絶縁膜、
205…フィールド酸化膜、
206…P型拡散層、
207…N型拡散層、
230…N型拡散層、
235…P型拡散層、
208…埋め込み酸化膜、
209…チェネル領域、
210…半導体基板、
211…N+給電領域、
231…P+給電領域、
241…N+給電領域、
220…Pウエル領域、
221…Nウエル領域、
Vbb1…半導体基板に印加される電圧、
Vbb2…半導体基板と反導電型のウエル220に印加される電圧、
Vbb3…ウエル221と反導電型のウエル221に印加される電圧、
254、255…MISFET
258…絶縁領域、
251…第1電圧、
252…第2電圧、
256、257…拡散層、
260、261…回路ブロック、
300、310、320…システムLSIチップ、
301、321…アナログ回路、
304、311…メモリ制御回路、
305、312…CPU回路、
306、313…バスコントロール回路、
307、327…入出力回路、
322…電源回路、
400…給電部、
406、407…Nチャネル型MISFET404、405が形成されるSOI基体の電極、
410、423…接地電位線、
411、412…SRAMメモリセル内の記憶ノード、
421…トランジスタで構成される回路、
422…回路421内の接地側の電源線、
424…電源スイッチを構成するトランジスタ、
431…低速プリミティブ回路、
432、433…高速プリミティブ回路、
434…高電圧電源線、
435…低電圧電源線、
436…接地電位電源線、
437、438、439…電源線へのコンタクト。
Claims (13)
- 第1半導体層と、第2半導体層と、前記第1と第2半導体層との間の絶縁膜とを具備する半導体装置であって、
前記半導体装置には、第1回路ブロックおよび該回路ブロックと絶縁領域を介して分離された第2回路ブロックが設けられ、前記第1および第2回路ブロックに設けられた前記第1半導体層および第2半導体層のそれぞれが前記絶縁領域により分離され、
前記第1回路ブロックおよび前記第2回路ブロックのそれぞれの前記第1半導体層には、複数の第1MISFETの拡散層が形成され、
前記第2半導体層の一部は前記第1半導体層と前記絶縁膜が覆われていない第1半導体領域をそれぞれの回路ブロック毎に有し、前記第1半導体領域のそれぞれには前記第1半導体領域と同導電型で不純物濃度が高い給電領域が形成され、
前記それぞれの第1半導体領域の給電領域に独立して電圧を印加することにより、前記複数の第1MISFETのしきい値が回路ブロック毎に変化し、
前記給電領域は前記第1半導体層と前記絶縁膜が覆われる領域を囲むようにリング状に形成され、
前記第1半導体領域には、前記給電領域及び前記第2半導体層とPN接合を形成する第2半導体領域が形成され、
前記第2半導体領域内には前記第2半導体領域とPN接合を形成する第3半導体領域が形成され、
前記第2半導体領域には、前記第2半導体領域とその拡散層がPN接合を形成する複数の第2MISFETが形成され、
前記第3半導体領域には、前記第3半導体領域とその拡散層がPN接合を形成する複数の第3MISFETが形成される半導体装置。 - 請求項1に記載の半導体装置において、
前記複数の第1と第2MISFETのゲート絶縁膜は同じ工程で形成される半導体装置。 - 請求項1に記載の半導体装置において、
前記第2半導体層はN型であって、
前記給電領域に印加される電圧は、前記複数の第1MISFETに供給される動作電圧よりも高い半導体装置。 - 請求項1に記載の半導体装置において、
前記第1半導体層にスタティック型メモリセルが形成され、
前記第2と第3半導体領域に入出力回路が形成される半導体装置。 - 請求項4に記載の半導体装置において、
前記第1半導体層には更にロジック回路が形成され、
前記第2と第3半導体領域に更に前記ロジック回路の動作電圧を制御するスイッチ回路と、アナログ回路とが形成される半導体装置。 - 複数の第1導電型チャネルの第1MISFETと、複数の第2導電型チャネルの第2MISFETとを具備する第1回路部と、
複数の第3MISFETとを具備する第2回路部とが半導体チップに形成された半導体装置であって、
前記半導体チップは一部に絶縁層が埋め込まれた第1導電型半導体基板を有し、
前記第1回路部と前記第2回路部は、絶縁領域を介して分離され、
前記半導体基板内には、前記半導体基板とPN接合を形成する第1半導体領域と、前記半導体基板より不純物濃度が高い第2導電型の第2半導体領域が形成され、
前記第1半導体領域内には前記第1半導体領域とPN接合を形成する第3半導体領域が形成され、
前記絶縁層の上の半導体領域には、前記複数の第3MISFETの拡散層が形成され、
前記複数の第1MISFETの拡散層は各々前記第1半導体領域とPN接合を形成し、
前記複数の第2MISFETの拡散層は各々前記第3半導体領域とPN接合を形成し、
前記第2半導体領域のそれぞれに独立して第1電圧を印加することにより、前記第1乃至第3MISFETのしきい値が互いに独立して変化し、
前記給電領域は前記第1半導体層と前記絶縁膜が覆われる領域を囲むようにリング状に形成され、
前記第1半導体領域には、前記給電領域及び前記第2半導体層とPN接合を形成する第2半導体領域が形成され、
前記第2半導体領域内には前記第2半導体領域とPN接合を形成する第3半導体領域が形成され、
前記第2半導体領域には、前記第2半導体領域とその拡散層がPN接合を形成する複数の第2MISFETが形成され、
前記第3半導体領域には、前記第3半導体領域とその拡散層がPN接合を形成する複数の第3MISFETが形成される半導体装置。 - 請求項6に記載の半導体装置において、
前記第1導電型はN型であって、
前記第1電圧は前記第2回路部の動作電圧よりも高い電圧である半導体装置。 - 請求項7に記載の半導体装置において、
前記第2回路部はスタティック型メモリセルを具備し、
前記第1回路部は入出力回路を具備する半導体装置。 - 請求項8に記載の半導体装置において、
前記第2回路部は、更にロジック回路とを具備し、
前記第1回路部は、更に前記ロジック回路の動作電圧を制御するスイッチ回路を具備する半導体装置。 - 請求項9に記載の半導体装置において、
前記複数の第3MISFETのゲート電極はシリコンゲルマニウムで構成され、
前記複数の第3MISFETのPチャネル型及びNチャネル型MISFETのゲート電極はP型の不純物が注入されている半導体装置。 - 請求項8に記載の半導体装置において、
前記半導体基板は絶縁膜を介してシリコン基板同士を貼り合わせた基板より形成されたものであり、
前記第1乃至第4半導体領域は前記貼り合わせられた基板の一部をエッチングで絶縁膜上のシリコン基板及び絶縁膜を除去した領域に形成されたものである半導体装置。 - 請求項8に記載の半導体装置において、
前記第1乃至第3MISFETのゲート絶縁膜は同じ工程で形成される半導体装置。 - 請求項7に記載の半導体装置は更に前記第1と第2MISFETにより形成される降圧回路を有し、
前記第1電圧は半導体チップの外部から供給される電圧であり、
前記第1電圧は降圧回路に入力され、前記第2回路部の動作電圧は前記降圧回路の出力電圧である半導体装置。
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