JP4789186B2 - 不揮発性メモリ装置およびそのページバッファ動作方法 - Google Patents

Description

この発明は、不揮発性メモリ装置およびそのページバッファ動作方法に関し、特に、不揮発性メモリ装置のページバッファの動作を変更して、コピーバックのためのプログラム時間を短縮することが可能なＮＡＮＤ型フラッシュメモリ装置およびそのページバッファ動作方法に関する。

電気的にプログラム(program)と消去(erase)が可能で、一定の周期でデータを再作成するリフレッシュ(refresh)機能が不要な半導体メモリ素子の需要が増加しつつある。

ここで、プログラムとは、データをメモリセルに書き込むことをいう。また、コピーバックとは、セルに問題が発生したとき、問題発生セルのデータをページバッファを用いて安定なセルに伝送して問題なく使用することをいう。

メモリ素子の高集積化のために、複数のメモリセルが直列（すなわち、隣接するセル同士で一方のドレインと他方のソースを互いに共有する構造）に接続されて１本のストリングを構成するＮＡＮＤ型フラッシュメモリ素子が開発された。ＮＡＮＤ型フラッシュメモリ素子は、ＮＯＲ型フラッシュメモリ素子とは異なり、順次情報を読み出すメモリ素子である。

ＮＡＮＤ型フラッシュメモリ素子は、短時間内に大容量の情報を記憶したり読み出したりするために、ページバッファを使用する。ページバッファは、入出力パッド(Input/Output PAD)から大容量のデータの供給を受けてメモリセルへ供給し、またはメモリセルのデータを記憶した後出力する機能を行う。通常、ページバッファは、データを臨時に記憶するために単一のレジスタで構成されることが普遍的であったが、最近では、ＮＡＮＤ型フラッシュメモリ素子において大容量データをプログラムする際にプログラム速度を増加させるために、デュアルレジスタを採用している。

図１は、既存のＮＡＮＤ型フラッシュメモリ装置におけるコピーバック時のプログラム動作を説明するブロック図である。

図１を参照すると、既存のコピーバックプログラム動作は、メモリセルアレイ１０から、問題の発生したセルに記憶されたデータをページバッファ２０の第１ラッチ部２４に読み出した後（段階４１）、第１ラッチ部２４に読み出されたデータを第２ラッチ部２５へ伝送した後（段階４２）、第２ラッチ部２５に伝送されたデータを他のメモリセル（正常的なセル）にプログラムする（段階４３）。

図２は、既存のＮＡＮＤ型フラッシュメモリ装置のプログラム動作、読出し動作および検証動作を説明するブロック図である。

図２を参照すると、第１ラッチ部２４および第２ラッチ部２５のうち、第１ラッチ部２４が選択されると、第２ラッチ部２５は非作動状態（休止状態）にされ、第１ラッチ部２４でのみプログラム動作（５１）および読出し・検証動作（５２）が行われ、第２ラッチ部２５が選択されると、第１ラッチ部２４が非作動状態にされ、第２ラッチ部２５でのみプログラム動作（６１）および読出し・検証動作（６２）が行われる。

しかしながら、上述した既存のコピーバックプログラム方式は、第１ラッチ部２４と第２ラッチ部２５との間でデータ伝送の際にエラーが発生し得る確率が高いため、コピーバックプログラムの際にタイミングマージンが十分ではないという問題点がある。

そこで、この発明は、上記のような問題点を解決するためのもので、その目的とするところは、ページバッファのラッチ部の動作を変更させることにより、コピーバックプログラム動作の際にラッチ部間のデータ伝送におけるエラーの発生を無くし、かつコピーバックプログラムの時間を短縮する不揮発性メモリ装置およびそのページバッファ動作方法を提供することにある。

上記の目的を達成するために、この発明の好適な実施例に係る不揮発性メモリ装置は、ワードラインとビットラインとの各交差領域に配置されたメモリセルを有するメモリセルアレイと、センシングラインを介して前記メモリセルアレイと連結される複数のページバッファとを備えてなり、前記複数のページバッファのそれぞれは、コピーバックプログラム動作時にのみ作動状態にされて、前記メモリセルからプログラムデータを読み出してラッチする第１ラッチ部と、コピーバックプログラム動作時には非作動状態にされ、プログラム動作時、読出し動作時および検証動作時にのみ作動状態にされ、前記プログラム動作時にはプログラムされるデータの伝達を外部から受けてラッチし、前記読出し動作時および前記検証動作時には前記メモリセルにプログラムされたデータを読み出して、当該読み出したデータをラッチする第２ラッチ部とを含んで構成されている。

また、上記の目的を達成するために、この発明の他の好適な実施例によれば、ワードラインとビットラインとの各交差領域に配置されたメモリセルを有するメモリセルアレイと、センシングラインを介して前記メモリセルアレイと連結され、それぞれが第１ラッチ部および第２ラッチ部を有する複数のページバッファとを備えてなる不揮発性メモリ装置のページバッファ動作方法は、コピーバックプログラム動作の際には、前記複数のページバッファのそれぞれに含まれた第１ラッチ部のみを作動状態にし、前記第２ラッチ部を非作動状態にし、プログラム動作、読出し動作および検証動作の際には、前記第２ラッチ部のみを作動状態にし、前記第１ラッチ部を非作動状態にする。

この発明によれば、問題の発生したセルからデータを読み出して第１ラッチ部にラッチした後、第１ラッチ部にラッチされたデータを、既存のように第２ラッチ部には伝送せず、直ちに選択されたビットラインに伝送して、メモリセルに再プログラムすることができるため、従来よりコピーバックのプログラム速度を向上させることができる。

以下に添付図面を参照しながら、この発明の好適な実施例について詳細に説明する。

図３は、この発明の好適な実施例に係るＮＡＮＤ型フラッシュメモリ装置のコピーバックプログラム動作を説明するためのブロック図である。

図３を参照すると、ＮＡＮＤ型フラッシュメモリ装置において、そのコピーバックプログラム方法は、プリチャージ部２２０を用いてセンシングラインＳ０をプリチャージして、問題の発生したセルからデータを読み出して第１ラッチ部２３０にラッチした後（段階４０１）、さらに第１ラッチ部２３０にラッチされたデータを正常なセルに再プログラムする（段階４０２）。

上述したように、この発明に係るＮＡＮＤ型フラッシュメモリ装置は、第１ラッチ部２３０のみでコピーバックプログラム動作を行うことが分かる。第２ラッチ部２４０は、コピーバック動作の際には、非作動状態で存在する。

図４は、この発明の好適な実施例に係るＮＡＮＤ型フラッシュメモリ装置のプログラム動作、読出し動作および検証動作を説明するためのブロック図である。

図４を参照すると、プログラム動作４１０、読出し動作４２０および検証動作４３０は、第２ラッチ部２４０を介してのみ行われる。第１ラッチ部２３０は、プログラム動作、読出し動作および検証動作の際には、非作動状態で存在する。

図５は、図３および図４のＮＡＮＤ型フラッシュメモリ装置の構成を示す詳細回路図である。

図５を参照すると、ＮＡＮＤ型フラッシュメモリ装置は、メモリセルアレイ１００、ページバッファ２００およびカラム選択部３００を備えて構成されている。

まず、メモリセルアレイ１００において、ＢＬｅは偶数番目のビットラインを示し、ＢＬｏは奇数番目のビットラインを示す。複数のメモリセルＭＣ１〜ＭＣｎがビットラインＢＬｅに連結され、他の複数のメモリセルがビットラインＢＬｏに連結されている。１本のワードライン（例えば、ＷＬ１）に連結されたメモリセルが一つのページを形成する。

ページバッファ２００は、メモリセルアレイ１００とカラム選択部３００との間に接続されているが、このページバッファ２００は、複数個設けられている。ただし、図５には一つのページバッファ２００のみが示されている。ページバッファ２００は、センシングラインＳ０を介してビットラインＢＬｅ、ＢＬｏに連結され、ビットライン選択バイアス部２１０、プリチャージ部２２０、第１ラッチ部２３０および第２ラッチ部２４０を含んでいる。

ビットライン選択バイアス部２１０は、トランジスタＮ１１〜Ｎ１４を含んでなり、トランジスタＮ１１は、一端がビットラインＢＬｅに連結され、他端が電圧供給信号ＶＩＲＰＷＲを供給するラインに連結され、ゲートにゲート制御信号ＤＩＳＣＨｅの印加を受けてターンオン／ターンオフされる。このトランジスタＮ１１は、ビットラインＢＬｏにプログラムしようとする場合に、ゲート制御信号ＤＩＳＣＨｅによってターンオンされ、ビットラインＢＬｅに電圧供給信号ＶＩＲＰＷＲ（プログラム動作の場合は、電源電圧ＶＣＣを呈する）を印加して、ビットラインＢＬｅを強制的にシールドする。トランジスタＮ１２は、一端がビットラインＢＬｏに連結され、他端が電圧供給信号ＶＩＲＰＷＲを供給するラインに連結され、ゲートにゲート制御信号ＤＩＳＣＨｏの印加を受けてターンオン／ターンオフされる。このトランジスタＮ１２は、ビットラインＢＬｅにプログラムしようとする場合に、ゲート制御信号ＤＩＳＣＨｏによってターンオンされ、ビットラインＢＬｏに電圧供給信号ＶＩＲＰＷＲ（この場合、電源電圧ＶＣＣを呈している）を印加して、ビットラインＢＬｏを強制的にシールドする。ＮＭＯＳトランジスタＮ１３は、ビットライン選択信号ＢＳＬｅに応答してビットラインＢＬｅをセンシングラインＳ０に連結してデータ伝送をし、ＮＭＯＳトランジスタＮ１４は、ビットライン選択信号ＢＳＬｏに応答してビットラインＢＬｏをセンシングラインＳ０に連結してデータ伝送をする。

プリチャージ部２２０は、電源電圧ＶＣＣとセンシングラインＳ０との間に接続され、ゲートにプリチャージ信号ＰＲＥＣＨｂの印加を受けてターンオン／ターンオフされるＰＭＯＳトランジスタＰ１１を含む。このＰＭＯＳトランジスタＰ１１は、メモリセルに記憶されたデータを読み出すとき、センシングラインＳ０を電源電圧ＶＣＣでプリチャージする。

第１ラッチ部２３０は、コピーバックプログラム動作時にのみ作動状態にされるものであって、ＮＭＯＳトランジスタＮ２１〜Ｎ２４、第１ラッチ回路ＬＴ１およびインバータＩＶ３を含む。第１ラッチ回路ＬＴ１は、インバータＩＶ１、ＩＶ２によりラッチを構成し、メモリセルから読み出されたデータをラッチする。ＮＭＯＳトランジスタＮ２３は、第１ラッチ回路ＬＴ１のノードＱＡと接地電圧ＶＳＳとの間に接続され、ゲートにリセット信号ＭＲＳＴの印加を受けて第１ラッチＬＴ１のノードＱＡを「０」に、ノードＱＡｂを「１」に初期化する。ＮＭＯＳトランジスタＮ２１は、センシングラインＳ０の信号に応答してターンオン／ターンオフされ、ＮＭＯＳトランジスタＮ２２は、ラッチ信号ＭＬＣＨに応答してターンオン／ターンオフされる。ＮＭＯＳトランジスタＮ２２は、ＮＭＯＳトランジスタＮ２１がターンオンされるとともにターンオンされ、第１ラッチ回路ＬＴ１のノードＱＡｂを「０」に、ノードＱＡを「１」に変更する。インバータＩＶ３は、第１ラッチＬＴ１のノードＱＡのデータを反転して出力する。ＮＭＯＳトランジスタＮ２４は、コピーバックプログラム動作の際にコピーバック信号ＣＰＢＫによってターンオンされ、インバータＩＶ３から出力されるデータをセンシングラインＳ０を介して選択ビットライン（例えば、ＢＬｅ）に伝送する。

第２ラッチ部２４０は、プログラム動作時、読出し動作時および検証動作時にのみ作動状態にされるものであって、ＮＭＯＳトランジスタＮ３１〜Ｎ３７、第２ラッチ回路ＬＴ２およびインバータＩＶ６を含む。第２ラッチ回路ＬＴ２は、インバータＩＶ４、ＩＶ５からラッチを構成し、メモリセルから読み出されたデータをラッチする。ＮＭＯＳトランジスタＮ３３は、第２ラッチ回路ＬＴ２のノードＱＢと接地電圧ＶＳＳとの間に接続され、ゲートにリセット信号ＣＲＳＴの印加を受けて第２ラッチ回路ＬＴ２のノードＱＢを「０」に、ノードＱＢｂを「１」に初期化する。ＮＭＯＳトランジスタＮ３１は、センシングラインＳ０の信号に応答してターンオン／ターンオフされ、ＮＭＯＳトランジスタＮ３２は、ラッチ信号ＣＬＣＨに応答してターンオン／ターンオフされる。ＮＭＯＳトランジスタＮ３２は、ＮＭＯＳトランジスタＮ３１がターンオンされるとともにターンオンされ、第２ラッチ回路ＬＴ２のノードＱＢｂを「０」に、ノードＱＢを「１」に変更する。インバータＩＶ６は、第２ラッチ回路ＬＴ２のノードＱＢｂのデータを反転して出力する。ＮＭＯＳトランジスタＮ３４は、データ入力信号ＤＩに応答して、外部からデータラインＤＬを介して伝送されるプログラムされるべきデータを第２ラッチ回路ＬＴ２に伝達する。ＮＭＯＳトランジスタＮ３５は、データ入力信号ｎＤＩにそれぞれ応答して、外部のデータラインＤＬを介して伝送されるプログラムされるべきデータを第２ラッチ回路ＬＴ２に伝達する。ＮＭＯＳトランジスタＮ３６は、プログラム動作時にプログラム信号ＰＧＭによってターンオンされ、メモリセルにプログラムされるデータ、すなわちインバータＩＶ６から出力されるデータをセンシングラインＳ０を介して選択ビットラインＢＬｅまたはＢＬｏに伝送する。ＮＭＯＳトランジスタＮ３７は、読出し動作の際に読出し信号ＰＢＤ０によってターンオンされ、選択されたビットラインＢＬｅまたはＢＬｏに出力されるデータ、すなわちインバータＩＶ６から出力されるデータをカラム選択部３００を介してデータラインＤＬに伝達する。ＰＭＯＳトランジスタＰ１３は、電源電圧ＶＣＣとノードｎＷＤとの間に接続され、ゲートに第２ラッチ回路ＬＴ２のノードＱＢのデータの入力を受けてターンオン／ターンオフされるもので、ノードｎＷＤ０がフローティング状態なのかロジックハイなのかによってプログラムの良否（パス／フェイル）を検証する。

ＮＭＯＳトランジスタＮ３８は、テスト動作の際に信号ＣＥＬＬＩＶによってターンオンされ、ページバッファの電圧および電流の測定に用いられる。

カラム選択部３００は、ページバッファ２００とデータラインＤＬとの間に連結され、カラム選択信号ＹＡおよびＹＢによって制御される２つのＮＭＯＳトランジスタＮ４１、Ｎ４２で構成されている。カラム信号ＹＡおよびＹＢは、カラムアドレスによって生成される。

図６は、この発明の好適な実施例に係るＮＡＮＤ型フラッシュメモリ装置のコピーバックプログラム動作を説明するための回路図である。

以下、図６に示したワードラインＷＬ１をイネーブルし、ビットラインＢＬｅを選択し、メモリセルＭＣ１に記憶されたデータを読み出してメモリセルＭＣ２に再プログラムする場合のコピーバックプログラム動作について説明する。

まず、第１ラッチ回路ＬＴ１のノードＱＡを「０」に、ノードＱＡｂを「１」に初期化する。その後、ＰＭＯＳトランジスタＰ１１がターンオンされ、センシングラインＳ０を電源電圧ＶＣＣのレベルでプリチャージする。メモリセルＭＣ１は、プログラムされたセルなので、センシングラインＳＯはプリチャージされた状態を維持する。

すると、ＮＭＯＳトランジスタＮ２１、Ｎ２２がターンオンされて第１ラッチ回路ＬＴ１のノードＱＡｂが「０」に、ノードＱＡが「１」に変更される（読出し動作４０１）。第１ラッチ回路ＬＴ１のノードＱＡの「１」は、インバータＩＶ３を介して「０」に反転されて出力される。この際、ＮＭＯＳトランジスタＮ２４がコピーバック信号ＣＰＢＫによってターンオンされ、インバータＩＶ３から出力されるデータ「０」がセンシングラインＳ０を介して選択ビットライン（例えば、ＢＬｅ）に伝送されることにより、メモリセルＭＣ２が再プログラムされる（プログラム動作４０２）。

上述したように、この発明によるコピーバックプログラム動作４０１、４０２は、第１ラッチ部２３０を介して行われることが分かる。

図７は、この発明の好適な実施例に係るＮＡＮＤ型フラッシュメモリ装置のプログラム動作、読出し動作および検証動作を説明するための回路図である。

例えば、ワードラインＷＬ１とビットラインＢＬｏによって選択されるメモリセルにデータをプログラムしようとする場合（プログラム動作４１０）を説明する。

プログラム動作時には、データラインＤＬから伝送されるデータ「０」がカラム選択部３００を介してＮＭＯＳトランジスタＮ３５に入力されると、ＮＭＯＳトランジスタＮ３５がデータ入力信号ｎＤＩによってターンオンされ、データ「０」が第２ラッチ回路ＬＴ２にラッチされる。すると、第２ラッチ回路ＬＴ２のノードＱＢは「０」になり、ノードＱＢｂは「１」になる。この際、インバータＩＶ６は、第２ラッチ回路ＬＴ２のノードＱＢｂのデータ「１」を「０」に反転し、ＮＭＯＳトランジスタＮ３８は、プログラム信号ＰＧＭによってターンオンされ、データ「０」をセンシングラインＳ０を介して選択ビットライン（例えばＢＬｏ）に印加してメモリセルにデータをプログラムする。

次に、ワードラインＷＬ１とビットラインＢＬｏによって選択されるメモリセルに記憶されたデータを読み出そうとする場合（読出し動作４２０）を説明する。

読出し動作の際には、ＰＭＯＳトランジスタＰ１１をターンオンさせ、センシングラインＳ０を電源電圧ＶＣＣでプリチャージさせる。この際、センシングラインＳ０がプリチャージされた状態を維持すると、ＮＭＯＳトランジスタＮ３１、Ｎ３２がターンオンされて第２ラッチ回路ＬＴ２のノードＱＢｂが「０」、ノードＱＢが「１」になる。この際、インバータＩＶ６は、第２ラッチ回路ＬＴ２のノードＱＢｂのデータ「０」を反転させてデータ「１」を出力する。すると、ＮＭＯＳトランジスタＮ３７は、読出し信号ＰＢＤ０によってターンオンされ、データ「１」をカラム選択部３００を介してデータラインＤＬに伝送する。

次に、ワードラインＷＬ１とビットラインＢＬｏによって選択されるメモリセルにデータが正常にプログラムされたかを検証しようとする場合（検証動作４３０）を説明する。

まず、ＰＭＯＳトランジスタＰ１１をターンオンさせてセンシングラインＳ０を電源電圧ＶＣＣでプリチャージする。この際、センシングラインＳ０がプリチャージされた状態を維持すると、ＮＭＯＳトランジスタＮ３１、Ｎ３２がターンオンされて第２ラッチ回路ＬＴ２のノードＱＢｂが「０」、ノードＱＢが「１」になる。すると、ＰＭＯＳトランジスタＰ１３が第２ラッチ回路ＬＴ２のノードＱＢのデータ「１」によってターンオフされ、ノードｎＷＤ０はフローティング状態になることにより、プログラムがパスであることを検証する。逆に、センシングラインＳ０がディスチャージされると、ＮＭＯＳトランジスタＮ３１、Ｎ３２がターンオフされて第２ラッチ回路ＬＴ２のノードＱＢｂが「１」、ノードＱＢが「０」に初期状態を維持する。すると、ＰＭＯＳトランジスタＰ１３が第２ラッチ回路ＬＴ２のノードＱＢのデータ「０」によってターンオンされ、ノードｎＷＤ０が電源電圧ＶＣＣとなることにより、プログラムがフェイル(fail)であることを検証する。

上述したように、この発明によるプログラム動作４１０、読出し動作４２０、検証動作４３０は、第２ラッチ部２４０を介して行われることが分かる。

以上説明したこの発明の技術的思想は、好適な実施例で具体的に述べられたが、これらの実施例は、この発明を説明するためのものであって、制限するものではないことに注意すべきである。また、当該技術分野で通常の知識を有する者であれば、この発明の技術的思想の範囲内で様々な実施が可能であることを理解できるであろう。

既存のＮＡＮＤ型フラッシュメモリ装置のコピーバックプログラム動作を説明するためのブロック図である。 既存のＮＡＮＤ型フラッシュメモリ装置のプログラム動作、読出し動作および検証動作を説明するためのブロック図である。 この発明の好適な実施例に係るＮＡＮＤ型フラッシュメモリ装置のコピーバックプログラム動作を説明するためのブロック図である。 この発明の好適な実施例に係るＮＡＮＤ型フラッシュメモリ装置のプログラム動作、読出し動作および検証動作を説明するためのブロック図である。 図３および図４のＮＡＮＤ型フラッシュメモリ装置の詳細な具体的構成を示す回路図である。 図５のＮＡＮＤ型フラッシュメモリ装置のコピーバックプログラム動作を説明するための回路図である。 図５のＮＡＮＤ型フラッシュメモリ装置のプログラム動作、読出し動作および検証動作を説明するための回路図である。

符号の説明

１０、１００ … メモリセルアレイ
２０、２００ … ページバッファ
２１、２１０ … ビットライン選択バイアス部
２２、２２０ … プリチャージ部
２４、２３０ … 第１ラッチ部
２５、２４０ … 第２ラッチ部
３０、３００ … カラム選択部

Claims (12)

1. ワードラインとビットラインとの各交差領域に配置されたメモリセルを有するメモリセルアレイと、センシングラインを介して前記メモリセルアレイと連結された複数のページバッファとを備えてなり、
   前記複数のページバッファのそれぞれは、コピーバックプログラム動作時にのみ作動状態にされて、前記メモリセルのうち問題の発生したメモリセルにプログラムされたデータを読み出してラッチする第１ラッチ部と、
   コピーバックプログラム動作時には非作動状態にされ、プログラム動作時、読出し動作時および検証動作時にのみ作動状態にされ、前記プログラム動作時には前記メモリセルにプログラムされるデータの伝達を外部から受けてラッチし、前記読出し動作および前記検証動作時には前記メモリセルにプログラムされているデータを読み出してラッチする第２ラッチ部とを含んでなる
   不揮発性メモリ装置。
2. 請求項１に記載の不揮発性メモリ装置において、
   前記第１ラッチ部は、コピーバックプログラム動作時に、前記問題の発生したメモリセルにプログラムされたデータを前記ビットラインのうち選択されたビットラインを介して読み出してラッチした後、ラッチされたデータを反転させて前記センシングラインを介して前記選択されたビットラインに伝送し、前記メモリセルのうち正常なメモリセルに再プログラムする
   ことを特徴とする不揮発性メモリ装置。
3. 請求項１に記載の不揮発性メモリ装置において、
   前記第１ラッチ部は、コピーバックプログラム動作時に前記メモリセルにプログラムされたデータを、前記ビットラインのうち選択されたビットラインを介して読み出してラッチするラッチ回路と、コピーバックプログラム動作時に前記センシングラインがプリチャージ状態であれば、前記ラッチ回路の第１ノードをディスチャージさせるディスチャージ部と、前記ラッチ回路の第２ノードのデータを反転させる反転部と、前記反転部から出力されるデータを、前記センシングラインを介して前記ビットラインのうち選択されたビットラインに伝送し、前記メモリセルに再プログラムされるようにする伝送部とを含む
   ことを特徴とする不揮発性メモリ装置。
4. 請求項１に記載の不揮発性メモリ装置において、
   前記第２ラッチ部は、読出し動作および検証動作の際に前記メモリセルから読み出されるデータをラッチし、またはプログラム動作の際に外部から入力されるプログラムされるべきデータをラッチするラッチ回路と、読出し動作の際に前記センシングノードがプリチャージ状態であれば、前記ラッチ回路の第１ノードをディスチャージさせるディスチャージ部と、プログラム動作または読出し動作の際に前記ラッチ回路の第１ノードのデータを反転させる反転部と、読出し動作の際に前記反転部から出力されるデータをデータラインを介して外部に読み出す読出し用スイッチング部と、プログラム動作の際に前記データラインを介して外部から入力されるプログラムされるべきデータを前記ラッチ回路へ伝達するデータ伝達部と、プログラム動作の際に前記反転部から出力されるデータを、前記センシングラインを介して前記ビットラインのうち選択されたビットラインに伝達して前記メモリセルにプログラムされるようにするプログラム用スイッチング部と、検証動作の際に前記ラッチ回路の第２ノードのデータを読み出してプログラムのパス／フェイルを検証する検証部とを含む
   ことを特徴とする不揮発性メモリ装置。
5. 請求項１に記載の不揮発性メモリ装置において、
   前記ページバッファは、さらに、前記メモリセルにプログラムされたデータを読み出すとき、前記センシングラインをプリチャージするプリチャージ部と、前記ビットラインのいずれか１本を選択し、前記選択されたビットラインを前記センシングラインと連結させるビットライン選択バイアス部とを含む
   ことを特徴とする不揮発性メモリ装置。
6. ワードラインとビットラインとの各交差領域に配置されたメモリセルを有するメモリセルアレイと、センシングラインを介して前記メモリセルアレイと連結され、それぞれが第１ラッチ部および第２ラッチ部を有する複数のページバッファを備えてなる不揮発性メモリ装置のページバッファ動作方法であって、
   コピーバックプログラム動作時には、前記複数のページバッファ内にそれぞれ含まれた前記第１ラッチ部のみを作動状態にさせ、前記第２ラッチ部を非作動状態にさせ、プログラム動作、読出し動作および検証動作の際には、前記第２ラッチ部のみを作動状態にさせ、前記第１ラッチ部を非作動状態にさせる
   不揮発性メモリ装置のページバッファ動作方法。
7. 請求項６に記載の不揮発性メモリ装置のページバッファ動作方法において、
   前記コピーバックプログラム動作は、
   前記メモリセルのうち問題の発生したメモリセルにプログラムされたデータを、前記ビットラインのうち選択されたビットラインと前記センシングラインを介して読み出して前記第１ラッチ部にラッチする段階と、
   前記第１ラッチ部にラッチされた前記読み出されたデータを反転する段階と、
   前記反転されたデータを前記センシングラインを介して前記選択されたビットラインに伝送し、前記メモリセルのうち正常なセルに再プログラムする段階とを含んでなる
   ことを特徴とする不揮発性メモリ装置のページバッファ動作方法。
8. 請求項７に記載の不揮発性メモリ装置のページバッファ動作方法において、
   前記読み出してラッチする段階は、前記センシングラインをプリチャージさせた後、前記センシングラインのプリチャージ状態またはディスチャージ状態を検出し、前記問題の発生したメモリセルにプログラムされたデータを読み出して前記第１ラッチ部にラッチする
   ことを特徴とする不揮発性メモリ装置のページバッファ動作方法。
9. 請求項７に記載の不揮発性メモリ装置のページバッファ動作方法において、
   前記反転する段階は、前記第１ラッチ部の第１ノードおよび第２ノードのうち第１ノードのデータを反転させる
   ことを特徴とする不揮発性メモリ装置のページバッファ動作方法。
10. 請求項６に記載の不揮発性メモリ装置のページバッファ動作方法において、
    前記プログラム動作は、外部から伝送されるプログラムされるべきデータを前記第２ラッチ部にラッチする段階と、前記第２ラッチ部にラッチされた前記プログラムされるべきデータを反転させる段階と、前記反転されたデータを前記センシングラインを介して前記ビットラインのうち選択されたビットラインへ伝送して前記メモリセルにプログラムする段階とを含む
    ことを特徴とする不揮発性メモリ装置のページバッファ動作方法。
11. 請求項６に記載の不揮発性メモリ装置のページバッファ動作方法において、
    前記読出し動作は、前記センシングラインをプリチャージする段階と、前記センシングラインのプリチャージ状態およびディスチャージ状態を検出し、前記メモリセルにプログラムされたデータを前記ビットラインのうち選択されたビットラインと前記センシングラインを介して読み出して前記第２ラッチ部にラッチする段階と、前記第２ラッチ部にラッチされた前記読み出されたデータを反転させる段階と、前記反転されたデータをデータラインを介して外部へ読み出す段階と含む
    ことを特徴とする不揮発性メモリ装置のページバッファ動作方法。
12. 請求項６に記載の不揮発性メモリ装置のページバッファ動作方法において、
    前記検証動作は、前記センシングラインをプリチャージする段階と、前記センシングラインのプリチャージ状態およびディスチャージ状態を検出し、前記メモリセルにプログラムされたデータを前記第２ラッチ部にラッチする段階と、前記第２ラッチ部にラッチされたデータの電圧レベルに応答してプログラムのパス／フェイルを判定する段階とを含む
    ことを特徴とする不揮発性メモリ装置のページバッファ動作方法。

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