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JP4759948B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、重金属等の不純物を除去するためのゲッタリング層を有する半導体チップおよびその製造方法に関する。
半導体装置の製造において、銅やニッケルなどによる重金属汚染はゲート絶縁膜破壊や素子の信頼性の劣化を招き、デバイスの歩留まりを低下させる原因の一つとなっている。この重金属汚染は、ウェハの表面にトランジスタ等を含む素子層を形成する工程（前工程）のみならず、ウェハをダイシングして半導体チップをパッケージに組み立てる工程（後工程）においても発生する。
重金属汚染を防止するためには、重金属を除去（ゲッタリング）するゲッタリング層をウェハ又は半導体チップの一部に予め形成しておくことが効果的である（例えば、特許文献１、２参照）。
特開２００１−２５０９５７号公報 特開昭５６−５６６６０号公報
ＭＣＰ（Multi Chip Package）のように複数の半導体チップを積層した構造のパッケージを用いる場合、デバイスを高集積化するためには、後工程において個々の半導体チップの厚みを薄くする必要がある。
そうすると、前工程においてウェハの内部や裏面に形成されていたゲッタリング層は消失若しくは薄膜化するため、後工程において重金属により素子層が汚染され、ゲート絶縁膜の不良などによりデバイスの歩留まりを低下させるという問題があった。
本発明は上記課題を解決するためになされたもので、後工程において重金属をゲッタリングできるように、半導体チップの裏面にゲッタリング層を形成するようにした半導体チップおよびその製造方法を提供することを目的とする。
本発明に係る半導体チップは、表面に素子層が形成され裏面が下地部材に接合される半導体チップであって、前記裏面にゲッタリング層が形成されたことを特徴とする。
また、本発明に係る半導体チップの製造方法は、半導体チップの裏面を機械的研磨又は研削してダメージ層を形成するか、又は、半導体チップの裏面にイオン注入してダメージ層を形成することにより、前記裏面にゲッタリング層を形成することを特徴とする。
本発明のその他の特徴については、以下において詳細に説明する。
本発明によれば、後工程において重金属をゲッタリングできるように、半導体チップの裏面にゲッタリング層を形成するようにした半導体チップおよびその製造方法を得ることができる。
半導体装置の製造は、ウェハの表面にトランジスタ等を含む素子層を形成して、電気的測定を行うまでの工程（以下、これらの工程を「前工程」という）と、ダイシングによりウェハから半導体チップを切り出して、パッケージに組み立てるまでの工程（以下、これらの工程を「後工程」という）を経て完了する。このパッケージとしては様々な種類があるが、デバイスの高集積化のため、複数の半導体チップを積層してなるマルチチップパッケージ（Multi Chip Package；以下、「ＭＣＰ」という）が広く用いられている。
以下、図面を参照しながら本発明の実施の形態について説明する。なお、各図において同一または相当する部分には同一符号を付して、その説明を簡略化ないし省略する。
実施の形態１．
本実施の形態では、表面にトランジスタ等を含む素子層が形成され、裏面がＭＣＰ基板などの下地部材に接合される半導体チップであって、裏面にゲッタリング層が形成された半導体チップおよびその製造方法について説明する。
まず、図示しないが、前工程において厚さ７００〜７５０μｍのウェハの表面にトランジスタ等を含む素子層（２〜３μｍ）を形成し、Ｇ／Ｗ（Good chip/Wafer）などの電気的測定を行う。
次に、ウェハの裏面（素子層が形成されている面と反対の面）を削り、ウェハの厚みが１００μｍ以下、例えば９０μｍ程度となるようにする。これにより、後に形成する半導体チップの厚みをＭＣＰに対応させることができる。
そして、ダイシングによりウェハから半導体チップを切り出す。このとき、半導体チップの厚みは９０μｍ程度となっている。
図１は、後工程においてダイシングによりウェハから半導体チップＡを切り出した後の、半導体チップＡの断面図である。半導体チップＡの全体の厚みＴは９０μｍ程度である。半導体基板１の表面にトランジスタ等を含む素子層２が形成され、半導体チップＡの裏面に重金属を捕捉するためのゲッタリング層３が形成されている。このゲッタリング層３は、機械的研磨、研削又はイオン注入により形成されたダメージ層の他に、多結晶シリコン膜又はシリコン窒化膜からなる薄膜であっても良い。
このように、表面にトランジスタ等を含む素子層２が形成され、裏面がＭＣＰ基板などの下地部材に接合される半導体チップＡにおいて、半導体チップＡの裏面にゲッタリング層３を形成するようにした。これにより、後工程において重金属をゲッタリングすることができる。
この後、図示しないが、複数の半導体チップＡをＭＣＰに組み立てる。このとき、半導体チップＡの厚みを１００μｍ以下としたので、ＭＣＰに対応させることができ、パッケージ全体の厚さを薄くすることができる。これにより、デバイスを高集積化することができる。
次に、図１に示したゲッタリング層３を形成する例として、半導体チップＡの裏面にダメージ層を形成する例を示す。
例えば、二酸化シリコン（ＳｉＯ２）を成分とする数μｍの砥粒からなるシリカ材を用いて、半導体チップＡの裏面を機械的研磨して、図２に示すように半導体チップＡの裏面に深さ２〜３μｍの溝３ｂを形成する。
このようにして、半導体チップＡの裏面に溝３ｂを有するダメージ層３ａ（ゲッタリング層）を形成することができる。これにより、凹凸形状が均一なゲッタリング層を形成することができる。
図３は、上記の方法により半導体チップＡ（図２参照）の裏面を研削した後の、半導体チップＡの裏面の顕微鏡写真である。半導体チップＡの裏面に線状の溝３ｂが形成されている。
また、図２に示したダメージ層３ａは、ダイヤモンドホイール、サンドブラスト、ヤスリ、針などの研削器具を用いて研削して形成しても良い。また、レーザーやＦＩＢ（Focused Ion Beam）などにより形成しても良い。これにより、簡易な方法でダメージ層３ａを形成することができる。
ここで、ＭＣＰを組み立てる前にウェハの裏面又は半導体チップの裏面を削り、厚みを薄くすると、前工程においてウェハの内部や裏面に予め形成されていたゲッタリング層は消失するか、薄くなるおそれがある。また、半導体チップの厚みが薄くなるほど、裏面からの金属汚染の影響を受けやすくなってしまう。
しかし、本実施の形態に示したように、半導体チップＡの裏面にゲッタリング層３を形成することにより、半導体チップＡの厚みが１００μｍ以下となっても、後工程において重金属をゲッタリングすることができる。
次に、半導体チップＡの裏面にゲッタリング層３を形成した場合と、形成しない場合とにおいて、ＭＣＰを組み立てた後のデバイス不良率（これが小さいほどデバイスの歩留まりが大きくなる）を比較した。
この結果、ゲッタリング層を形成しない場合はデバイス不良率が６１％であるのに対し、ゲッタリング層３を形成した場合はデバイス不良率が０．７％程度に抑えられることが分かった。
これは、ゲッタリング層３により重金属汚染が抑えられ、ゲート絶縁膜などを介したリーク電流に起因するデバイス不良率を大きく低下させたためと考えられる。
以上説明したように、本実施の形態では、半導体チップＡの裏面に形成されるゲッタリング層３を、ダメージ層３ａとした。これにより、後工程において重金属をゲッタリングすることができる。従って、後工程における歩留まりを向上させることができる。
また、本実施の形態では、半導体チップＡの裏面を、シリカ材を用いて機械的研磨してダメージ層３ａを形成することにより、半導体チップＡの裏面にゲッタリング層３を形成するようにした。これにより、凹凸形状が均一なゲッタリング層を形成することができる。
また、あるいは半導体チップＡの裏面を、研削器具を用いて研削してダメージ層３ａを形成することにより、半導体チップＡの裏面にゲッタリング層３を形成するようにした。これにより、簡易な方法でゲッタリング層を形成することができる。
実施の形態２．
本実施の形態では、実施の形態１で説明したゲッタリング層３を形成する例として、ダメージ層をイオン注入により形成する例について説明する。
図４は、図１に示したゲッタリング層３として、半導体チップＡの裏面にイオン注入によりダメージ層３ｃを形成した後の、半導体チップＡの断面図である（図４では説明の便宜上、半導体チップＡの裏面を上側とした）。
このダメージ層３ｃは、例えばＡｒ＋、Ｐ＋、ＢＦ２などのイオン種を用いて、注入エネルギー５０〜１００ＫｅＶ相当で、打ち込み量１×１０１３〜１×１０１４atoms/cm２のイオン注入により形成することができる。
また、イオン注入の注入エネルギーや打ち込み量を調節することにより、結晶欠陥の密度を調節することも可能である。これにより、必要に応じてゲッタリング能力を向上させることができる。
以上説明したように、本実施の形態では、半導体チップＡの裏面に形成されるゲッタリング層３を、半導体チップＡの裏面にイオン注入により形成したダメージ層３ｃとした。これにより、実施の形態１で得られる効果に加えて、必要に応じてゲッタリング能力を向上させることができる。
また、本実施の形態では、半導体チップＡの裏面にイオン注入してダメージ層３ｃを形成することにより、半導体チップＡの裏面にゲッタリング層３を形成するようにした。このように形成することにより、イオン注入の注入エネルギーや打ち込み量の調節により必要に応じてゲッタリング能力を向上させたゲッタリング層を形成することができる。
実施の形態３．
本実施の形態では、実施の形態１で説明したゲッタリング層３を形成する例として、薄膜を形成する例について説明する。
図５は、図１に示したゲッタリング層３として、半導体チップＡの裏面に薄膜３ｄを形成した後の、半導体チップＡの断面図である。
薄膜３ｄとして、例えば３５０℃〜４００℃程度の低温ＣＶＤにより多結晶シリコン膜又はシリコン窒化膜を形成する。これにより、トランジスタなどの特性に影響を与えずに簡易な方法でゲッタリング層を形成することができる。
また、薄膜３ｄの膜厚は１μｍ程度、例えば０．５〜１．５μｍの範囲が好適である。これは、膜厚が０．５μｍより薄いと重金属を十分にゲッタリングできないおそれがあり、１．５μｍより厚いと膜応力によりボンディング不良など、後工程の不良を引き起こすおそれがあるためである。
このように、半導体チップＡの裏面に薄膜３ｄを形成することにより、均一な厚さのゲッタリング層を形成することができる。これにより、重金属に対して均一で安定したゲッタリングをすることができる。
以上説明したように、本実施の形態では、半導体チップＡの裏面に形成されるゲッタリング層３を、多結晶シリコン膜又はシリコン窒化膜からなる薄膜３ｄとした。これにより、実施の形態１で得られる効果に加えて、均一で安定したゲッタリングをすることができる。
また、本実施の形態では、半導体チップＡの裏面に多結晶シリコン膜又はシリコン窒化膜からなる薄膜３ｄを形成することにより、半導体チップＡの裏面にゲッタリング層３を形成するようにした。このように形成することにより、均一な厚さのゲッタリング層３を形成することができる。
実施の形態４．
本実施の形態では、表面にトランジスタ等を含む素子層が形成され、裏面がＭＣＰ基板などの下地部材に接合される半導体チップであって、前工程において素子層を形成する前に、予めウェハ内部に結晶欠陥が形成された半導体チップおよびその製造方法について説明する。
図６は、前工程においてウェハＢの内部に結晶欠陥層４を形成した後、ウェハＢの表面にエピタキシャル層５を成長させ、さらにその表面にトランジスタ等を含む素子層２を形成した後の、ウェハＢの断面図である。ウェハＢは、ボロンの添加により抵抗が１０〜１５ｍΩｃｍ程度で、全体の厚みＴ１が７００〜７５０μｍ程度のＰ型シリコンウェハである。
次に、図６に示した結晶欠陥層４、エピタキシャル層５の形成方法について説明する。
まず、第一熱処理により、ウェハＢの表面から深さＴ２（５０〜８０μｍ程度）の位置に結晶欠陥層４を形成する。この第一熱処理は窒素ガスあるいはアルゴンガス雰囲気中で行い、５００〜６００℃で１時間〜２時間程度熱処理した後、９００〜１０００℃で２時間〜３時間程度の熱処理を行う２ステップとする。このとき、各ステップの温度や処理時間を調節して、ウェハＢの内部に形成される結晶欠陥の密度が１×１０４個／ｃｍ２以上となるようにする。
次に、第二熱処理により、ウェハＢの表面に厚さ５μｍ〜１０μｍ程度のエピタキシャル層５を形成する。この第二熱処理は、ＳｉＨ４（モノシラン）と水素の混合ガス雰囲気中で行い、１１００〜１１５０℃で１０分程度の熱処理とする。これにより、ウェハＢの表面に抵抗が２〜２０ｍΩｃｍのエピタキシャル層５を形成する。さらに、その表面にトランジスタ等を含む厚さ２〜３μｍ程度の素子層２を形成する。
この後、図示しないが、ウェハＢをダイシングして厚さ９０μｍ程度の半導体チップを形成する。このとき、結晶欠陥層４は、ウェハＢの表面から５０〜８０μｍ程度の位置に形成されているので、ダイシングした後においても、半導体チップの全体に含まれる結晶欠陥の密度は１×１０４個／ｃｍ２以上となっている。
このように、最終的に形成される半導体チップの全体に含まれる結晶欠陥の密度が１×１０４個／ｃｍ２以上となるように、素子層を形成する前に予めウェハＢの内部に結晶欠陥の密度が１×１０４個／ｃｍ２以上となる結晶欠陥層を形成するようにした。
図７(ａ)は、前述の第一熱処理および第二熱処理を行ったウェハの顕微鏡写真である。一方、図７（ｂ）はいずれの熱処理も行っていないウェハ（従来技術）の顕微鏡写真である。
両者の比較により、ウェハＢの内部には熱処理により形成された凹凸を有する結晶欠陥層が形成されていることが分かる。また、図７（ａ）に示したウェハの結晶欠陥の密度は、５．１×１０６個／ｃｍ２である。
ここで、上記第二熱処理によりエピタキシャル層５を形成する工程に置き換えて、１２００〜１３００℃程度のアルゴンもしくは水素雰囲気中で熱処理を行うことにより、ウェハＢの表面に５〜２０μｍの無欠陥層（不図示）を形成するようにしても良い。
図８(ａ)は、前述の第一熱処理および上記無欠陥層を形成する熱処理を行ったウェハの結晶欠陥層の顕微鏡写真である。一方、図８（ｂ）は、いずれの熱処理も行っていないウェハ（従来技術）の顕微鏡写真である。
両者の比較により、ウェハＢの内部には熱処理により形成された凹凸を有する結晶欠陥層が形成されていることが分かる。また、図８（ａ）に示したウェハの結晶欠陥の密度は、４．５×１０５個／ｃｍ２である。
このようにして、前工程においてウェハの内部で表面から５０〜８０μｍ程度の位置に、ウェハ全体に含まれる結晶欠陥の密度が１×１０４個／ｃｍ２以上となるように結晶欠陥層を形成する。これにより、このウェハをダイシングして、厚み１００μｍ以下の半導体チップとした後においても、その半導体チップの全体に含まれる結晶欠陥の密度が１×１０４個／ｃｍ２以上の半導体チップを得ることができる。
この半導体チップを用いてＭＣＰを組み立てた後のデバイス不良率は、半導体チップの裏面にゲッタリング層を形成した場合のデバイス不良率（０．５％）とほぼ同等であった。
これは、この半導体チップに含まれる結晶欠陥が後工程においてゲッタリング効果を有するためと考えられる。
また、本実施の形態では前工程において素子層を形成する前に、予めウェハ内部に結晶欠陥を形成して、最終的に形成される半導体チップに含まれる結晶欠陥の密度が１×１０４個／ｃｍ２以上となるようにした。これに加えて、この半導体チップの裏面に、実施の形態１〜３のいずれかで示した方法によりゲッタリング層を形成するようにしても良い。これにより、後工程におけるゲッタリング効果が向上するので、後工程におけるデバイスの歩留まりをさらに向上させることができる。
以上説明したように、本実施の形態では、ウェハＢを熱処理してその内部の結晶欠陥の密度が１×１０４個／ｃｍ２以上となるように結晶欠陥層４を形成した後、素子層２を形成し、ウェハＢをダイシングして結晶欠陥の密度が１×１０４個／ｃｍ２以上の半導体チップを形成するようにした。
このように形成して、半導体チップの内部に結晶欠陥層を含み、且つ、その半導体チップの全体に含まれる結晶欠陥の密度が１×１０４個／ｃｍ２以上となるようにした。
このように形成することによっても、後工程の歩留まりを向上させることができる。
実施の形態５．
本実施の形態では、ＭＣＰの組み立て工程において、複数の半導体チップを積層するとき、この工程におけるデバイスの歩留まりを向上させる方法について説明する。ＭＣＰは、パッケージの基板上に三つ以上の半導体チップを積層することが可能であるが、ここでは説明を簡略化するため、主に二つの半導体チップを積層する例について説明する。
図９は、厚みの異なる二つの半導体チップを積層してなるＭＣＰの断面図である。半田ボール６の上にＭＣＰ基板７が固定され、ＭＣＰの内部全体に樹脂８が封入されている。そしてＭＣＰ基板７の上に接着層９を介して下部半導体チップ１０が固定されている。さらにその上に、接着層９およびスペーサー１１を介して上部半導体チップ１２が積層されている。下部半導体チップ１０および上部半導体チップ１２には、それぞれ配線端子１３ａ、１３ｂが設けられ、これらは金線１４ａ、１４ｂにより、それぞれＭＣＰ基板７上の配線端子１５ａ、１５ｂと接続されている。
このとき、ＭＣＰ基板７上の下部半導体チップの厚みが、その直上に積層された上部半導体チップの厚みよりも相対的に厚くなるように積層する。すなわち、図９に示したＭＣＰにおいて、上部半導体チップ１２の厚みをＸμｍ、下部半導体チップ１０の厚みをＹμｍとすると、Ｘ＜Ｙとなるようにする。
なお、ＭＣＰにおいて三つ以上の半導体チップを積層する場合は、ＭＣＰの基板上に固定された半導体チップの厚みが、その直上に積層される半導体チップの厚みよりも相対的に厚くなるようにする。
上記方法により、厚みの異なる二つの半導体チップをＭＣＰに組み立てる工程において、デバイス不良率を比較した。
図９において上部半導体チップ１２の厚みＸ＝１５０μｍ、下部半導体チップ１０の厚みＹ＝９０μｍ（Ｘ＞Ｙ）とした場合、デバイス不良率は６２．５％となった。これに対して、Ｘ＝９０μｍ、Ｙ＝１５０μｍ（Ｘ＜Ｙ）とした場合のデバイス不良率は、１．２％となり、デバイス不良率を大きく減少させることができる。
これは、下部半導体チップ厚みを上部半導体チップ厚みよりも相対的に厚くした方が、上部半導体チップが下部半導体チップに与える応力を緩和できるためと考えられる。これにより、ＭＣＰの組み立て工程におけるデバイスの歩留まりを向上させることができる。
また、図９に示したように、ＭＣＰ基板７上の下部半導体チップ１０と、その直上に積層された上部半導体チップ１２との間に、スペーサー１１（緩衝材）として、シリコン基板又は多結晶シリコン膜を積層するようにした。例えば、抵抗率が１〜１００ΩｃｍとなるようにボロンなどのＰ型不純物を含んだＰ型シリコン基板や、リンなどのＮ型不純物を含んだＮ型シリコン基板などからなるダミーウェハを再生研磨して薄膜化したものを用いる。又は、抵抗率が１〜１００Ωｃｍの多結晶シリコン膜を用いる。これにより、ＭＣＰの組み立て工程においてスペーサー１１が重金属をゲッタリングできるので、この工程におけるデバイスの歩留まりをさらに向上させることができる。
なお、パッケージ全体を含めたデバイス高集積化のためには、ＭＣＰ全体の厚さを薄くすることが好ましい。従って上記スペーサー１１は薄く形成するのが好適である。ただし、薄くしすぎるとゲッタリング効果が小さくなるため、５０〜１００μｍ程度の膜厚で形成する。
また、スペーサー１１は、下部半導体チップ１０と上部半導体チップ１２との緩衝材となるので、上部半導体チップ１２が下部半導体チップ１０に与える応力を緩和することができる。これにより、ＭＣＰ組み立て工程におけるデバイスの歩留まりをさらに向上させることができる。
なお、ＭＣＰに搭載される半導体チップとして、実施の形態１〜４で示した、裏面にゲッタリング層を形成した半導体チップや、内部に含まれる結晶欠陥の密度が１×１０４個／ｃｍ２以上である半導体チップを用いるようにしても良い。このような半導体チップを用いることにより、後工程におけるゲッタリング効果が向上するので、ＭＣＰ組み立て工程におけるデバイスの歩留まりをさらに向上させることができる。
以上説明したように、本実施の形態では、ＭＣＰ基板７上に複数の半導体チップを積層してなる半導体パッケージにおいて、ＭＣＰ基板７上の下部半導体チップの厚みが、その直上に積層された上部半導体チップの厚みよりも相対的に厚くなるようにした。これにより、上部半導体チップが下部半導体チップに与える応力を緩和でき、ＭＣＰの組み立て工程において、デバイスの歩留まりを向上させることができる。
本発明の実施の形態１による半導体チップの断面図。 本発明の実施の形態１による半導体チップの断面図。 本発明の実施の形態１による半導体チップの裏面の顕微鏡写真。 本発明の実施の形態２による半導体チップの断面図。 本発明の実施の形態３による半導体チップの断面図。 本発明の実施の形態４によるウェハの断面図。 本発明の実施の形態４によるウェハの結晶欠陥の顕微鏡写真。 本発明の実施の形態４によるウェハの結晶欠陥の顕微鏡写真。 本発明の実施の形態５によるＭＣＰの断面図。
符号の説明
１ 半導体基板、２ 素子層、３ ゲッタリング層、３ａ ダメージ層、３ｃ ダメージ層、３ｄ 薄膜、４ 結晶欠陥層、５ エピタキシャル層、７ ＭＣＰ基板、１０ 下部半導体チップ、１１ スペーサー（緩衝材）、１２ 上部半導体チップ、Ａ 半導体チップ、Ｂ ウェハ。

Claims (6)

  1. 半導体ウェハの主面にトランジスタを含む素子層を形成する工程と、
    前記半導体ウェハをダイシングして第一半導体チップを形成する工程と、
    前記第一半導体チップの裏面を機械的研磨して前記第一半導体チップの裏面にゲッタリング層を形成する工程と、
    パッケージ基板と、前記パッケージ基板上に配置された第二半導体チップと、前記第二半導体チップ上に配置された前記第一半導体チップとを有する半導体装置を組み立てる工程とを有し、
    前記半導体装置は前記ゲッタリング層を有し、
    前記機械的研磨を実行することにより、前記ゲッタリング層に３〜４μｍの深さの線形状の溝が複数形成され、
    前記第一半導体チップの厚さが前記第二半導体チップの厚さよりも薄いことを特徴とする半導体装置の製造方法。
  2. 前記半導体装置は前記第一半導体チップと前記第二半導体チップとの間にスペーサと、前記第一半導体チップ、前記第二半導体チップ及び前記パッケージ基板の主面を覆うレジンとを更に有することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記スペーサはシリコン基板又は多結晶シリコン膜のうちのいずれかであり、
    第二半導体チップの裏面にゲッタリング層が形成されており、
    前記機械的研磨はシリカ材を用いて実施され、
    前記パッケージ基板と前記第一半導体チップとを電気的に接続する第一ワイヤと、前記パッケージ基板と前記第二半導体チップとを電気的に接続する第二ワイヤとを前記半導体装置が更に有することを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 半導体ウェハの主面にトランジスタを含む素子層を形成する工程と、
    前記半導体ウェハをダイシングして第一半導体チップを形成する工程と、
    前記第一半導体チップの裏面を機械的研磨して前記第一半導体チップの裏面にゲッタリング層を形成する工程と、
    パッケージ基板と、前記パッケージ基板上に配置された第二半導体チップと、前記第二半導体チップ上に配置されたスペーサと、前記スペーサ上に配置された前記第一半導体チップとを有する半導体装置を組み立てる工程とを有し、
    前記半導体装置は前記ゲッタリング層を有し、
    前記機械的研磨を実行することにより、前記ゲッタリング層に３〜４μｍの深さの線形状の溝が複数形成されている特徴とする半導体装置の製造方法。
  5. 前記第一半導体チップ、前記第二半導体チップ及び前記パッケージ基板の主面を覆うレジンを更に有することを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 前記スペーサはシリコン基板又は多結晶シリコン膜のうちのいずれかであり、
    前記機械的研磨はシリカ材を用いて実施され、
    第二半導体チップの裏面にゲッタリング層が形成されており、
    前記パッケージ基板と前記第一半導体チップとを電気的に接続する第一ワイヤと、前記パッケージ基板と前記第二半導体チップとを電気的に接続する第二ワイヤとを前記半導体装置が更に有することを特徴とする請求項５に記載の半導体装置の製造方法。
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