[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2001015721A - 複合部材の分離方法及び薄膜の製造方法 - Google Patents

複合部材の分離方法及び薄膜の製造方法

Info

Publication number
JP2001015721A
JP2001015721A JP2000122569A JP2000122569A JP2001015721A JP 2001015721 A JP2001015721 A JP 2001015721A JP 2000122569 A JP2000122569 A JP 2000122569A JP 2000122569 A JP2000122569 A JP 2000122569A JP 2001015721 A JP2001015721 A JP 2001015721A
Authority
JP
Japan
Prior art keywords
layer
composite member
porous
separation
stress
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000122569A
Other languages
English (en)
Inventor
Kazuaki Omi
和明 近江
Kiyobumi Sakaguchi
清文 坂口
Kazutaka Yanagida
一隆 柳田
Nobuhiko Sato
信彦 佐藤
Katsumi Nakagawa
克己 中川
Takao Yonehara
隆夫 米原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Priority to JP2000122569A priority Critical patent/JP2001015721A/ja
Priority to US09/558,657 priority patent/US6605518B1/en
Priority to EP00303484A priority patent/EP1050901A3/en
Priority to KR10-2000-0023065A priority patent/KR100395077B1/ko
Priority to TW089108203A priority patent/TW507374B/zh
Priority to CN00108219A priority patent/CN1272682A/zh
Publication of JP2001015721A publication Critical patent/JP2001015721A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76259Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along a porous layer
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/96Porous semiconductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Recrystallisation Techniques (AREA)
  • Separation Using Semi-Permeable Membranes (AREA)
  • Photovoltaic Devices (AREA)
  • Element Separation (AREA)

Abstract

(57)【要約】 【課題】 分離層内の所定の位置で亀裂を発生させる。 【解決手段】 複合部材を分離する方法において。複合
部材の内部に配されるように分離層12を形成する工
程、分離層12の内部に、そのままでは分離が生じない
程度の内部応力が集中的に生じている応力集中層16
を、形成する工程、内部応力を増大させて応力集中層に
亀裂を生じさせる工程、を含む。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、複合部材の分離方
法及び薄膜の製造方法に関し、特に太陽電池や半導体ウ
エハ等に用いられる薄膜を製造するに好適な方法の技術
分野に属する。
【0002】
【従来の技術】絶縁物上の単結晶Si半導体層の形成
は、SOI即ちシリコンオンインシュレーターやセミコ
ンダクター オンインシュレーターと呼ばれ、通常のS
i集積回路を作製するバルクSi基板では到達しえない
数々の優位点をSOI技術を利用したデバイスが有する
ことから多くの研究が成されてきた。すなわち、SOI
技術を利用することで、(1)誘電体分離が容易に高集
積化が可能、(2)対放射線耐性に優れている、(3)
浮遊容量が低減され高速化が可能、(4)ウェル工程が
省略できる、(5)ラッチアップを防止できる、(6)
薄膜化による完全空乏型電界効果トランジスタが可能、
等の優位点が得られる。
【0003】このようなSOIウエハの製造方法の中で
も特開平5−21338号やUSP5,371,037
に開示された様な多孔質層上に非単結晶半導体層を形成
しこれを絶縁層を介して支持基板に移し取る方法は、S
OI層の膜厚均一性が優れていること、SOI層の結晶
欠陥密度を低く押さえることが容易なこと、SOI層の
表面平坦性がよいこと、製造に際し高価な特殊仕様の装
置がいらないこと、数100オングストロームから10
ミクロン程度までの広いSOI膜厚範囲に対し同一の装
置で製造可能なことなどの点で非常に優れたものであ
る。
【0004】さらに特開平7−302889号公報やU
SP5,856,229に開示されている方法は、多孔
質層を有する第一の基体の前記多孔質層上に非多孔質単
結晶半導体層を形成し、前記非多孔質単結晶層を第二の
基体と貼り合わせた後、多孔質層において前記第一基体
と第二の基体を両者を破壊することなく分離するもので
ある。そして、第一の基板の表面を平滑にして再度多孔
質を形成すれば第一の基板は複数回使用可能となる。し
たがって製造コストを大幅に低減することが出来、また
製造プロセスそのものも単純化することが出来る。
【0005】この様な第一の基体と第二の基体の両方を
破壊することなく分離する貼り合わせ基体のような複合
部材の分離方法としては、貼り合わせ面に対して垂直な
方法に引っ張る方法、貼り合わせ面に対して平行に剪断
応力をかける方法(例えば貼り合わせ面に平行な面内で
それぞれの基体を互いに反対方向に移動させる方法や円
周方向にそれぞれの基体を反対方向に回転させる方法な
ど)、貼り合わせ面に対して垂直な方向に加圧する方
法、分離層に超音波などの波動エネルギーを印加する方
法、分離層に貼り合わせ基体の側面側から貼り合わせ面
に平行に剥離用部材(例えばナイフのような鋭利なブレ
ード)を挿入する方法、分離層として機能する多孔質層
に染み込ませた物質の膨張エネルギーを利用する方法、
分離層として機能する多孔質層を貼り合わせ基体の側面
から熱酸化し体積膨張させて分離する方法、分離層とし
て機能する多孔質層を貼り合わせ基体の側面から選択エ
ッチングして分離する方法、分離層としてイオン打ち込
みにより形成された微小気泡を得ることの出来る層を用
いレーザー照射などにより加熱することによって分離す
る方法などがある。
【0006】具体的に説明すると、シリコンウエハのよ
うな非多孔質基体の表面を化成液のフッ化水素酸濃度或
いは化成電流を変えて2段階の陽極化成を行い複数の多
孔質層を形成する。多孔質層を400℃で1時間、ドラ
イ酸素雰囲気中で熱処理して多孔質層の孔内壁面に1n
m程の酸化シリコン膜を形成する。多孔質層の層表面上
にCVDによるエピタキシャル成長を施し非多孔質層を
形成する。非多孔質層の表面を酸化した後、別に用意し
たシリコンウエハに貼り合せる。こうして得られた貼り
合せウエハを2つに分離すべくウエハ側面に楔を挿入す
ると、機械的強度が相対的に弱い多孔質層に亀裂が生じ
て分離がなされる。
【0007】
【発明が解決しようとする課題】しかしながら、複合部
材の分離層において、分離層の機械的強度が高い(強
い)と完全に分離する前に複合部材が破損し易くなる。
逆に、分離層の機械的強度が低い(弱い)とパーティク
ルが発生し易くなる。
【0008】適切な機械的強度の分離層が形成出来たと
しても、分離の際に亀裂が生じる位置に再現性がない場
合、パーティクルが発生し易くなったり、その後の分離
された部材や薄膜の処理条件が統一できず製造コストを
増大させたりする。
【0009】本発明の第1の目的は、分離層内の所定の
位置で常に亀裂を発生しうる複合部材の分離方法及び薄
膜の製造方法を提供することにある。
【0010】本発明の第2の目的は、破損確率、パーテ
ィクルの発生率を低減し、分離後の処理条件設定が容易
になるような複合部材の分離方法及び薄膜の製造方法を
提供することにある。
【0011】
【課題を解決するための手段】本発明は、複合部材を分
離する方法において、複合部材の内部に分離層を形成す
る工程、前記分離層の内部に、そのままでは分離が生じ
ない程度の内部応力が集中的に生じている応力集中層
を、形成する工程、前記内部応力を増大させて前記応力
集中層に亀裂を生じさせる工程、を含むことを特徴とす
る。
【0012】また本発明は、複合部材を分離する方法に
おいて、第1の基体の表面に厚さが1ミクロン以上の多
孔質層を形成した後、該多孔質層の孔内壁面を酸化して
酸化膜を形成し、多孔質層の層表面から1ミクロン以上
の深さまで該孔内壁面に形成された酸化膜を除去し該多
孔質層の下部に前記酸化膜を残し、該多孔質層の層表面
上に非多孔質層を形成し、該非多孔質層を第2の基体に
貼り合せて、分離層を内部に有する前記複合部材を形成
する工程、前記分離層内に亀裂を生じさせる工程、を含
むことを特徴とする。
【0013】また本発明は、複合部材を分離する方法に
おいて、第1の基体の表面に第1の多孔質層と該第1の
多孔質層より多孔度が高い第2の多孔質層を形成する工
程、該第2の多孔質層を酸化して、該第2の多孔質層を
非晶質化し、該第1の多孔質層の層表面上に非多孔質層
を形成し、該非多孔質層を第2の基体に貼り合せて、分
離層を内部に有する前記複合部材を形成する工程、前記
分離層内に亀裂を生じさせる工程、を含むことを特徴と
する。
【0014】また本発明は、複合部材を分離する方法に
おいて、分離層を内部に有する複合部材に温度差を生じ
させる工程、前記分離層内に亀裂を生じさせる工程、を
含むことを特徴とする。
【0015】また本発明は、複合部材を分離する方法に
おいて、前記複合部材を撓ませる工程、前記分離層内に
亀裂を生じさせる工程、を含むことを特徴とする。
【0016】また本発明は、上述した分離方法を利用し
て薄膜を製造することを特徴とする。
【0017】本発明は、分離層の特定の位置に応力を集
中させることが出来れば、分離はその応力が集中した位
置に沿って進行するという発見に基づいている。例え
ば、分離層として微少空隙を含む層、例えば互いに多孔
度の異なる二つの多孔質層を形成する。そして2つの多
孔質層の間の界面に所定の内部応力を集中的に発生せし
めて、応力集中層を形成する。その後、該内部応力が降
伏応力(分離層において亀裂が生じるに十分な応力)を
越えるまで増大するように外部から分離用エネルギーを
付与すると、亀裂がその界面に沿って(応力集中層内
に)発生することになる。こうして、分離層内に生じる
亀裂の発生位置が安定化するので、残留分離層の厚さが
常に均一になり、分離後の露出面(分離面)の凹凸も抑
制されたものとなる。よって、その後は同じ後処理条件
で各種処理を行うことができ、パーチクルの発生も大幅
に少なくなる。
【0018】また、本発明のいくつかの分離方法によれ
ば、亀裂発生位置が制御可能な複合部材の分離方法及び
薄膜の製造方法を提供できる。
【0019】
【発明の実施の形態】(実施形態1)図1は、本発明の
実施の形態による複合部材の分離方法と、それを利用し
た薄膜の製造方法を説明するための模式図である。
【0020】図1の(a)に示すように、シリコンウエ
ハのような第1の基体11を用意して、その表面に多孔
質単結晶シリコンのような分離層12を形成する。
【0021】次いで、後述する方法により多孔質層を加
工して亀裂を発生させたい位置に応力を集中的に発生さ
せて、応力集中層16を形成する。
【0022】そして、内部応力が発生した多孔質層の層
表面上に、CVD等により、非多孔質単結晶シリコンの
ような非多孔質層(薄膜)13を形成する(図1の
(6)参照)。
【0023】必要に応じて間に酸化シリコンのような絶
縁層15を介して、別に用意したシリコンウエハのよう
な第2の基体14に非多孔質層13を貼り合せ、多層構
造体からなる複合部材1を得る(図1の(c)参照)。
【0024】外部から分離エネルギーを多層構造体1に
付与して、発生していた内部応力を増大せしめる。この
分離エネルギーは分離層の降伏応力を越えるに十分なエ
ネルギーなので集中的に応力が発生していた位置即ち応
力集中層16において亀裂が生じ複合部材は2つに分離
される(図1の(d)参照)。
【0025】第1の基体11上に形成されていた非多孔
質層13は、こうして第2の基体14上に移設される。
図1の(e)は、残留多孔質層12を除去した後の非多
孔質層13の様子を示している。
【0026】こうして薄膜、即ち、非多孔質層13を製
造することができる。この方法は非多孔質層13を支持
する基体14の材料を問わないために、例えば、この非
多孔質層13はSOI層或いは太陽電池の活性層などと
して利用することができる。
【0027】応力集中層16は、X線回折ピークが基準
ピークからずれている少なくとも2つのピークを呈し、
且つその2つのピークの間隔が0.01度以上であるよ
うな層を用いて形成するとよい。
【0028】図2は、本発明に用いられる応力集中層1
6を有する分離層12のX線回折カーブの代表例を2つ
示している。
【0029】符号12Aは、互いに異なる多孔度をもつ
2つの多孔質層を形成し、それを酸化した場合にみられ
るX線回折カーブである。符号2が基準ピーク、基準ピ
ーク2からずれているピーク3Aが低多孔度の多孔質層
に因るピーク、ピーク3Bが高多孔度の多孔質層に因る
ピークである。各多孔質層の多孔度、厚さ及び酸化工程
における温度、処理時間等を各々調整することによりピ
ーク3Aとピーク3Bの間隔(回折角の差)を調整する
ことができる。
【0030】符号12Bは、互いに異なる多孔度をもつ
2つの多孔質層を形成し、それを酸化した後に、100
0℃程度で熱処理した場合にみられるX線回折カーブで
ある。
【0031】各多孔質層に因るピーク3A、3Bが正の
方向に基準ピーク2に対してずれている。いずれの場合
にも、ピーク3Aと3Bとの間隔が0.01度以上とな
るように、各多孔質層の多孔度、厚さ、酸化条件、熱処
理条件を調整すればよい。
【0032】このように応力を集中的に発生させる為
に、次に述べるような方法を用いて応力集中層を形成し
てもよい。
【0033】その1つは、厚さが1ミクロン以上の多孔
質層を形成した後、多孔質層の孔内壁面を酸化して酸化
膜を形成し、多孔質層の層表面から1ミクロン以上の深
さまで該孔内壁面に形成された酸化膜を除去し該多孔質
層の下部のみ前記酸化膜を残す方法である。又、もう1
つは、多孔質層の孔内壁面に形成された酸化膜の、該多
孔質層の層厚方向における構造を、異ならしめる方法で
ある。
【0034】ここで、亀裂発生位置を安定化させる意味
について説明する。
【0035】図3は、応力を集中的に発生させることな
く分離を行う場合に生じる亀裂の様子CEと、応力を集
中的に発生させてから分離を行う場合に生じる亀裂の様
子PIを説明する為の模式図である。
【0036】ここでは、複合部材として、互いに機械的
強度が異なる二層構造の分離層を形成し、それらの界面
において分離しようとする時の様子を示している。
【0037】応力を集中的に発生させていない場合(即
ちCEの場合)には、分離エネルギーを与えると機械的
強度が相対的に低い第2の分離層12Bの中に応力が分
散し、亀裂20は無作為に発生する。よって、分離後に
露出する面は第2の分離層12Bの層厚に相当する高低
差の凹凸を呈しており、ところによっては分離層が崩壊
しパーティクルとなる。
【0038】一方、予め分離層内に分離が生じない程度
の応力集中的に発生させた場合PIには、亀裂20は第
1の分離層12Aと第2の分離層12Bとの間の界面付
近の分離層12B内に発生し、分離後の露出面はともに
平坦な面となる。
【0039】分離層内に応力が集中しているか否かは、
例えば周知のラマン分光分析により構成原子間の応力発
生の様子をみれば確認できる。
【0040】図4は、集中的に応力を発生させる処理を
施した複合部材の中の応力分布をその断面からラマン分
光分析で測定した結果を示している。この分析に用いた
試料としての複合部材は、2つの陽極化成条件下におい
て続けて陽極化成を行いシリコンウエハの表面に二層構
造の多孔質シリコン層を形成し、その多孔質シリコン層
の孔内壁面を酸化した後、その多孔質層の層表面に非多
孔質の単結晶シリコン層をCVDによりエピタキシャル
成長させ、その単結晶シリコン層の表面に酸化膜を形成
し、別に用意したシリコンウエハと貼り合せて得られた
複合部材である。
【0041】図4の横軸において、2つの多孔質層の界
面を基準とした時、深さ2ミクロン〜5.5ミクロンに
おけるラマンシフトをみてみると、ラマンシフトの変化
が小さく、第2の多孔質層と第1の基体との間の応力は
小さいことがわかる。一方、深さ−3ミクロンから1ミ
クロンにおけるラマンシフトをみてみると、第2の多孔
質層ではラマンシフトが−0.27cm-1〜−0.26
cm-1、第1の多孔質層では−0.12cm-1〜−0.
11cm-1になっている。即ち、多孔度の小さい領域
(第1の多孔質層)と大きい領域(第2の多孔質層)と
の界面付近では、ラマンシフトの差が−0.14cm-1
〜−0.16cm-1となっていて、−0.1cm-1以上
の差異が生じている。このことから、この界面に内部応
力が集中して発生していることがわかる。ラマン分光分
析の解像度がより高いものであれば、深さ0μmにおけ
るラマンシフトはより負の側に大きくなっているであろ
う。この場合応力が集中している部分の厚さ(応力集中
層の厚さ)は1ミクロン程度であり、第1及び2の多孔
質層の厚さのどちらよりも薄い。
【0042】さらに詳しい分析を行なうとこの様な分離
層内部の応力は複合部材の作製工程により変化すること
があることが分かった。
【0043】図5は分離層として多孔度の異なる二層構
造の多孔質単結晶シリコンを用いたSOI基板の作成方
法において各工程で多孔質単結晶層の(004)方向の
格子面間隔が変化する様子をX線回折法により測定した
ものの一例である。0度のピークは(004)方向の非
多孔質単結晶シリコンに起因したピーク(基準ピーク)
である。この様な変化は多孔質単結晶シリコンの内部に
働く応力に対応している。
【0044】図5の符号31は多孔質層形成直後のカー
ブを示している。第1の基板に多孔度が異なる二層構造
の多孔質単結晶Siを形成しただけでは多孔質単結晶の
中の格子歪みは変わらない。なぜなら−0.01〜−
0.02度付近のピークは多孔質単結晶層に因るもので
あるが、基準ピークからずれたピークはそれ1つだけで
あるから。
【0045】符号32は熱酸化直後のカーブを示してい
る。基準ピークからずれたピークが2つ発生している。
ピーク30Aは多孔度の小さい第1多孔質層によるも
の、ピーク30Bは多孔度の大きい第2の多孔質層によ
るものである。孔の内壁面を熱酸化することにより二つ
の層の内部の歪みに差が出てきたことがわかる。この差
が界面への応力集中を引き起こす。この場合は引っ張り
応力になっていることが分かる。
【0046】ピーク30Aに対応する応力は、およそ−
2.25×109dyne/cm2(−2.25×108
Pa)、ピーク30Bに対応する応力は、およそ−3.
44×109dyne/cm2(−3.44×108
a)である。
【0047】符号33はエピタキシャル成長直後のカー
ブを示している。非多孔質単結晶層をエピタキシャル成
長するとひずみは大きく変化して圧縮応力になる。但
し、ピーク30A、30Bが存在するとおり、多孔度の
異なる層の格子歪みの差は依然として存在する。この変
化はエピタキシャル成長の際の基板全体の加熱に起因す
るものである。そして、ピーク30Aに対応する応力
は、およそ1.42×10 9dyne/cm2(1.42
×108Pa)、ピーク30Bに対応する応力は、およ
そ2.05×109dyne/cm2(2.05×108
Pa)に変わる。
【0048】この原因は完全に解明されてはいないが表
面積の大きい多孔質層の方がいずれの場合も変化が大き
いためと考えられる。
【0049】符号34は、さらにエピタキシャル層の表
面を酸化した直後のカーブを示している。カーブ33の
ピークと比較してわかるように、この歪みは余り変わっ
ていない。この時の0.05度付近のピーク30Aが内
部応力1.35×109dyne/cm2(1.35×1
8Pa)に相当する。本発明においては、この時の内
部応力を少なくとも1×107dyne/cm2(1×1
6Pa)以上にすべきである。
【0050】ピーク30Bに対応する応力は、およそ
1.90×109dyne/cm2(1.90×108
a)に変化する。
【0051】この後更にエピタキシャル成長やエピタキ
シャル層の表面酸化処理のときの温度より高温の熱処理
を行うと、応力が大幅に変化し、上述した条件を満足し
なくなる恐れがある。そこで、この後は1100℃以上
の熱処理は行わないようにすることが望ましい。より好
ましくは1000℃を越える熱処理をも行わないように
すると良い。
【0052】符号35は、この後、この酸化膜を別に用
意したシリコンウエハと貼り合せて、分離層において亀
裂を発生させて分離した直後の、第2のウエハ側におけ
る第1の多孔質層のカーブを示す。応力は、およそ1.
31×108dyne/cm2(1.31×10-7Pa)
となる。
【0053】符号36は、分離直後の第1のウエハ側に
おける第2の多孔質層のカーブを示す。応力は、およそ
2.88×108dyne/cm2(2.88×10-7
a)となる。
【0054】分離後は各多孔質層のひずみが開放され、
X線の回折ピークのシフトは分離前と比べて非常に小さ
くなることがわかる。
【0055】以上のことから、本発明においては、特
に、本発明の分離層内部におけるラマン分光分析のピー
クシフト量が−0.1cm-1以上異なる複数の領域が前
記分離層内に形成されるようにするとより好ましいもの
である。
【0056】更に、応力の集中する範囲(即ち応力集中
層の厚さ)は膜厚2ミクロン以下より好ましくは1ミク
ロン以下更に好ましくは0.1ミクロン以下の層領域内
に収めることが望ましい。これは、ラマン分光分析のピ
ークシフト量のピークの4分の1巾を測定すれば確認で
きる。
【0057】また、内部応力の大きさはX線回折の回折
角から換算できることが知られている。
【0058】多孔質シリコン層の層表面に垂直な方向の
面間隔をdz、非多孔質単結晶シリコンウエハの表面に
垂直な方向の面間隔をdo、多孔質シリコン層の回折角
度(ピークシフト量)をθ1、非多孔質単結晶シリコン
ウエハの回折角度をθ0、とした時、下記式(1)を満
足する。
【0059】
【外1】
【0060】また、多孔質シリコン層の応力をσ、多孔
質シリコン層のヤング率をΕ、多孔質シリコン層のポア
ソン比をν、多孔質シリコン層の面内の格子間隔を
xy、とした時、下記式(2)を満足する。
【0061】
【外2】
【0062】そして、Εとして非多孔質単結晶シリコン
のヤング率を用い、dxy=do,ν=0.278−0.
348ρ(ρは多孔度)とすれば、X線回折カーブにお
ける回折角度θ1から応力σを求められる。
【0063】図6は、シリコンウエハの表面に多孔度が
約20%の第1の多孔質層を形成した後、多孔度の異な
る第2の多孔質層を形成し、低温酸化した後、第1の多
孔質層上に非多孔質単結晶シリコン層を形成し、その表
面を酸化した6つの試料におけるX線回折カーブを示し
ている。
【0064】第2の多孔質層の多孔度によって第2の多
孔質層の応力が変化し、第1の多孔質層の回折角度と第
2の多孔質層の回折角度の差が変化することがわかる。
更には、その後の熱処理によっても回折角度の差が変化
することも判っている。
【0065】本発明においては、応力差の絶対値が4×
108dyne/cm2(4×10-7Pa)以上となるよ
うに回折角度の差を0.01度以上、より好ましくは
0.01度〜0.02度とすると良い。
【0066】更には、複数の多孔質層を形成し、熱酸化
することによって得られる多孔質層の応力をそれぞれ−
1×109〜−5×109dyne/cm2(−1×108
〜−5×108Pa)になるようにするとよい。
【0067】そして、非多孔質層を多孔質層上に形成し
た後の複数の多孔質層の応力をそれぞれ応力は、1×1
9dyne/cm2(1×108Pa)以上にするとよ
りよい。
【0068】応力を集中的に発生させた後に、それを増
大させる為には、従来例と同様に先に述べた分離方法が
用いられる。とりわけ、固体又は流体の楔作用により複
合部材を構成している2つの基体間を押し広げて、応力
を増大させ、複合部材を分割することが好ましく用いら
れる。これ以外にも、他孔質層孔内に染み込ませた液体
や基体の膨張エネルギーを利用する方法、多孔質層を側
面から優先的に酸化し体積膨張させて分離する方法であ
ってもよい。
【0069】図7は、楔により分離に必要な外力を加え
て、内部応力を増大させて、分離を行う様子を模式的に
示している。
【0070】第1及び第2の気体11、14の角部を予
め面取りしておけば、複合部材となった時の側面は内側
が凹んだ形状になる。そこに金属或いはプラスティック
の楔40を挿入すると第1及び第2の気体11、14の
端部が互いに離れる方向に力が加わる。分離層12A、
12B界面に集中して発生していた内部応力はこれによ
り増大し、それが界面における降伏応力を越えると亀裂
が発生し、図のように端部から第1及び第2の基体は互
いに離れて行く。やがて亀裂は複合部材の中心(図中右
方向)に向けて応力集中層16に沿って延び、最終的に
2つに分割される。
【0071】リキッドジェットやガスジェットのような
流体楔を用いる場合は、空隙41にも流体が浸入し作用
面が広がるので、非常に歩留まり良く、且つ分離面を洗
浄しながら分離できる。又、固体楔を用いて図7のよう
に亀裂を発生させた後、流体楔を用いて亀裂を成長させ
て、複合部材を完全に分離してもよい。
【0072】複合部材が円盤状の場合には、複合部材の
中心を保持してそれを自転させながら側面に流体楔を挿
入して円盤の周辺から中心に向かって分離することも好
ましいものである。
【0073】(実施形態2)分離層として互いに多孔度
の異なる複数の多孔質層を形成せずに、多孔質層の孔内
壁面への酸化膜の形成方法を工夫して、内部応力を多孔
質層内に集中させることもできる。
【0074】図8は、本実施の形態による分離層の形成
方法を説明するための模式的断面図であり、1つの孔付
近の様子を示している。実際の孔の形状はもっと複雑で
ある。
【0075】基体11上に、同一の陽極化成条件で厚さ
が1ミクロン以上、より好ましくは2ミクロン以上の単
一の多孔質層12を形成する(図8の(a)参照)。そ
の後、熱酸化を行い孔50の内壁面に酸化膜51を形成
する(図8の(b)参照)。続いて、フッ化水素を含む
溶液に酸化された多孔質層12を比較的長い時間浸し
て、層表面の酸化膜51Aだけではなく層表面から深さ
1ミクロン以上、より好ましくは2ミクロン以上下方向
にある孔内壁面の酸化膜51も除去する。例えば10ミ
クロンの多孔質層12を形成した後、孔内壁面を酸化
し、その後層表面側から深さ2ミクロンの位置までの孔
壁酸化膜51を除去すると、孔内壁面に酸化膜を有する
厚さ8ミクロンの多孔質半導体層12Cと、孔内壁面に
酸化膜をもたない厚さ2ミクロンの多孔質半導体層12
Dが得られる(図8の(c)参照)。その後、必要に応
じて水素を含む還元性雰囲気下で熱処理(水素ベーキン
グ)を行い、エピタキシャル成長を行うと8ミクロンの
多孔質半導体層と2ミクロンの多孔質半導体層との界面
IF付近に応力が集中して発生する。
【0076】この場合には、多孔質12C、12Dの多
孔度、厚さ及び孔内壁面の酸化膜51の厚さを調整し
て、図9に示すようにX線回折ピークが基準ピーク2か
らずれた2つのピーク3A、3Cを有し、その間隔が
0.01度以上になるようにする。ここで、ピーク3C
は、酸化膜が除去された多孔質層12Dに因るものであ
る。
【0077】その後は、実施形態1と同様にして、貼り
合せ、次いで分離を行うと、多孔質層12Cと多孔質層
12Dとの界面IFにある応力集中層に沿って亀裂が生
じ、2つに分離される。
【0078】こうして、非多孔質単結晶半導体からなる
薄膜が得られる。
【0079】(実施形態3)図10は、本実施の形態に
よる分離層の形成方法を説明するための模式的断面図で
あり、2つの孔付近の様子を示している。実際の孔の形
状はもっと複雑である。
【0080】実施形態1と同様にして基体11の表面に
低多孔度の多孔質層12Aと高多孔度の多孔質層12B
とを形成する(図10の(a)参照)。
【0081】多孔質層12Bの孔壁が全て酸化シリコン
(非晶質体)に変化するまで熱酸化処理を施す。この時
低多孔度の多孔質層12Aの孔壁の厚さは、高多孔度の
多孔質層12Bの孔壁の厚さより厚いので、孔壁の内部
53は単結晶半導体のまま残っている。こうして、孔内
壁面に酸化膜51を有する多孔質性単結晶半導体からな
る多孔質層12Fと多孔性非晶質層12Eとが形成され
る(図10の(b)参照)。
【0082】その後は、実施形態1や2と同様にエピタ
キシャル成長により非多孔質単結晶半導体層を形成し、
貼り合せ、分離を行う。多孔質層12E、12Fとの界
面IFには、応力集中層が形成されている為、この界面
に沿って亀裂が発生し、2つに分離される。
【0083】こうして、非多孔質単結晶半導体層からな
る薄膜が得られる。
【0084】このように多孔質層の孔内壁面に形成され
た酸化膜の、該多孔質層の層厚方向における構造を、異
ならしめる方法、とりわけ、多孔質層を多孔度の異なる
複数の層から形成し、それを酸化させる場合に、高温酸
化や長時間の酸化させる方法を用いる。こうすると多孔
度の高い層は実質的に層の全てが酸化されて非晶質化
し、一方多孔度が小さい層は孔内壁面が酸化するがその
下方の孔壁自体は単結晶性が維持されるという状態にな
る。即ち、低多孔度の層は酸化膜を有する多孔質性単結
晶半導体層となり、高多孔度の層は多孔質性非晶質絶縁
層となる。
【0085】このように、多孔質層における酸化膜の構
造が異なる場合には非常に大きな歪みが二つの層の間に
発生するので分離が容易になる。これは、本発明のよう
な応力集中が無い場合には分離が不可能な程度に多孔度
が低い多孔質層においても亀裂を発生せしめることが出
来るようになることを意味する。
【0086】(実施形態4)本実施の形態は複合部材を
作成した後に、応力を集中的に発生させる工程を含み、
これ以外の工程は前述した実施形態1〜3に準ずるもの
である。
【0087】図11は本実施の形態による分離方法を説
明するための模式図である。
【0088】まず、シリコンウエハのような第1の基体
11を用意して、その表面に多孔質単結晶シリコンのよ
うな分離層12を形成する(図11の(a)参照)。
【0089】分離層12の層表面上に、非多孔質単結晶
シリコンのような非多孔質層(薄膜)13を形成する
(図11の(b)参照)。
【0090】別に用意した第2の基体14に非多孔質層
13を貼り合せ、多層構造体からなる複合部材を得る。
この複合部材を処理して応力を集中的に発生させる。
【0091】この場合に内部応力を集中的に発生させる
方法としては、例えば、複合部材を構成している第1の
基体11と、第2の基体とがそれぞれ異なる温度になる
ように加熱及び/又は冷却して、分離層の上下両側の層
領域との間に温度差を生じさせる方法がある。
【0092】図11の(c)では、基体11を加熱20
1し、基体14を冷却200する様子を示している。
【0093】そして、外部から分離エネルギー202を
多層構造体に付与して、発生していた内部応力を増大せ
しめる。この分離エネルギー202は分離層の降伏応力
を越えるに十分なエネルギーなので集中的に応力が発生
していた位置にある応力集中層16において亀裂が生じ
複合部材は2つに分離される。
【0094】第1の基体上に形成されていた非多孔質層
13は、こうして第2の基体14上に移設される。
【0095】応力を集中的に発生させることなく分離を
行う場合には、分離層の強度の調整に高い精確さが必要
になる。もし分離層の機械的強度が大きすぎると、基体
が破壊したり分離層以外の箇所で破壊が起きることがあ
る。また分離層の機械強度を小さくし過ぎると貼り合せ
の前に分離領域の破壊が起きることがある。この場合に
は陽極化成ややイオン注入などの分離層を形成する工程
やその後の加熱、酸化、エピタキシャル成長などの工程
で分離層が部分的に破壊して貼り合せが出来なくなった
りプロセス装置がパーティクルで汚染されたりすること
もある。
【0096】複合部材を分離層において亀裂が生じるよ
うに分離する場合に多孔質層を使い、その多孔度を高く
してその部分の機械的強度を下げることにより分離を行
い易くしていた。しかし分離を容易にするために機械的
強度を下げるとそのことによって分離の前工程でも多孔
質層が破壊することがあったり、またたとえ分離工程ま
でに破壊が起きてなかったとしても分離の際に多孔質層
の中の様々な位置で亀裂が発生・進行するために分離面
に大きな凹凸が出来たりすることがある。このような凹
凸はこの方法を応用する用途によっては実用上大きな障
害になり得る。
【0097】本発明をSOI基板の製造方法に適用する
場合などには分離後の多孔質層の膜厚分布をなるべく均
一にする必要がある。このために多孔質層を多孔度の異
なる幾つかの層からなる多層構造としてそれらの内のも
っとも多孔度が高い、従ってもっとも機械的強度が低い
層の中だけに亀裂が生じる様にする方法もある。しか
し、この方法では、多孔度の高い層の中だけで亀裂を起
こして分離面の平滑性を得るには、その層の厚さを非常
に薄くしなければならない。しかし、薄くて面内の均一
性に優れた分離層を形成することは易しくない。
【0098】本実施形態の場合には、多孔質層中の多孔
度が均一であってもよいが、多孔度が互いに異なる複数
の層を利用した方がより確実にそれらの界面付近に応力
を集中させることが出来る。
【0099】その他の工程や、複合部材の構成材料、応
力の値などは実施形態1と同じものを適用しうる。
【0100】(実施形態5)本実施の形態は複合部材を
作製した後に、応力で集中的に発生させる工程を含み、
これ以外の工程は前述した実施形態1〜3に準ずるもの
である。
【0101】図12は本実施の形態による分離方法を説
明するための模式図である。
【0102】まず、シリコンウエハのような第1の基体
11を用意して、その表面に多孔質単結晶シリコンのよ
うな分離層12を形成する(図12の(a)参照)。
【0103】分離層12の層表面上に、非多孔質単結晶
シリコンのような非多孔質層(薄膜)13を形成する
(図12の(b)参照)。
【0104】別に用意した第2の基体に非多孔質層13
を貼り合せ、多層構造体からなる複合部材を得る(図1
2の(c)参照)。この複合部材を処理して応力を集中
的に発生させる。例えば分離層と、複合部材を構成して
いる第1の基体及び/又は第2の基体と、の間に温度差
を生じさせる。
【0105】図12の(d)では両基体11、14を冷
却200しながら外部から加熱された流体203を多層
構造体側面に噴射し、図11の場合と同様に分離エネル
ギー202が加わるようにする。発生していた内部応力
は増大する。この分離エネルギーは分離層の降伏応力を
越えるに十分なエネルギーなので集中的に応力が発生し
ていた位置にある応力集中層16おいて亀裂が生じ複合
部材は2つに分離される。
【0106】第1の基体上に形成されていた非多孔質層
は、そうして第2の基体上に移設される。
【0107】本実施形態の場合には、多孔質層中の多孔
度が均一であってもよいが、多孔度が互いに異なる複数
の層を利用した方がより確実にそれらの界面付近に応力
を集中させることが出来る。
【0108】その他の工程や、複合部材の構成材料、応
力の値などは実施形態1と同じものを適用しうる。
【0109】(実施形態6)本実施の形態は複合部材を
作製した後に、応力を集中的に発生させる工程を含み、
これ以外の工程は前述した実施形態1〜3に準ずるもの
である。
【0110】図13は本実施の形態による分離方法を説
明するための模式図である。
【0111】まず、シリコンウエハのような第1の基体
11を用意して、その表面に多孔質単結晶シリコンのよ
うな分離層12を形成する(図13の(a)参照)。
【0112】分離層12の層表面上に、非多孔質単結晶
シリコンのような非多孔質層(薄膜)13を形成する
(図13の(b)参照)。
【0113】別に用意した第2の基体14に非多孔質層
13を貼り合せ、多層構造体からなる複合部材を得る
(図13の(c)参照)。この複合部材を撓ませて応力
を集中的に発生させる。
【0114】外部から流体203を多層構造体に噴射し
て分離エネルギー202を与え、発生していた内部応力
を増大せしめる。この分離エネルギー202は分離層の
降伏応力を越えるに十分なエネルギーなので集中的に応
力が発生していた位置にある応力集中層16において亀
裂が生じ複合部材は2つに分離される(図13の(d)
参照)。
【0115】図13では凹面を有する支持台に複合部材
を保持させて撓ませているが、孔の開いた支持台に複合
部材を吸着させて撓ませてもよい。
【0116】第1の基体上に形成されていた非多孔質層
13は、そうして第2の基体14上に移設される。
【0117】本実施形態の場合には、多孔質層中の多孔
度が均一であってもよいが、多孔度が互いに異なる複数
の層を利用した方がより確実にそれらの界面付近に応力
を集中させることが出来る。
【0118】その他の工程や、複合部材の構成材料、応
力の値などは実施形態1と同じものを適用しうる。
【0119】本発明に用いられる第1の基体11として
は、上述したようなシリコンウエハの他に、シリコンゲ
ルマニウム、砒化ガリウム、砒化ガリウムアルミニウム
等の半導体ウエハが好ましく用いられる。
【0120】本発明に用いられる分離層12としては、
微少空隙をを有する層、具体的には独立気泡及び/又は
連通気泡を有する多孔質層が好ましく用いられる。多孔
質層は水素、不活性ガスなどのイオンをウエハに注入し
て熱処理して作ることもできるが、陽極化成により非多
孔質の半導体ウエハを多孔質化することが好ましいもの
である。
【0121】上述したとおり多孔質層は単一の層であっ
てもよいが、陽極化成条件を変えて複数の互いに多孔度
が異なる層を形成することも好ましいものである。この
時複数の層の厚さを互いに異ならしめると尚良い。多孔
度を変えるためには、化成液中のHF濃度を変えたり、
通電電流を変えることが好ましい方法である。また分離
層としてイオン注入層を用い、其の注入量の異なる2つ
以上の層を形成して其の界面に集中する応力を利用する
ことも可能である。
【0122】本発明に用いられる非多孔質層13として
は、得ようとする薄膜であればよく、特に限定されるこ
とはない。半導体素子形成のためであればシリコン、シ
リコンゲルマニウム、シリコンカーバイド、ゲルマニウ
ム、砒化ガリウム、砒化ガリウムアルミニウム、等の半
導体の単一層或いは複数層であり得る。SOI層として
用いる薄膜の場合には気相、液相、固相エピタキシャル
成長により形成した単結晶を用いる。また必要に応じて
非多孔質層の表面に絶縁層などを形成してもよい。
【0123】本発明に用いられる第2の基体14として
は、第1の基体11と同じもの、或いはガラス、石英ガ
ラス、樹脂、金属、等のシート状又は円盤状の弾性体或
いは非弾性体でありうる。
【0124】
【実施例】(実施例1)比抵抗0.01Ω・cmのP型
の第1の単結晶Siウエハを、HF溶液中において2段
階の陽極化成を行い、2層の多孔質層を形成した。陽極
化成条件は以下のとおりであった。
【0125】第一段階 電流密度:7(mA・cm-2 ) 陽極化成溶液:HF:H2O:C25OH=1:1:1 時間:5(分) 第1の多孔質Siの厚み:4.5(μm) 第2段階 電流密度:30(mA・cm-2 ) 陽極化成溶液:HF:H2O:C25OH=1:1:1 時間:10(秒) 第2の多孔質Siの厚み:0.2(μm)
【0126】多孔質層が形成されたウエハを酸素雰囲気
中において、600℃で2時間熱酸化処理を行った。こ
の酸化により多孔質Siの孔の内壁面は熱酸化膜で覆わ
れた。この多孔質Si層の表面をフッ酸で処理し、多孔
質層の層表面から2ミクロン程度の深さまでの多孔質S
i層の孔内壁表面の酸化膜のみ除去し、孔の内部のそれ
より深い領域の穴の内壁の酸化膜を残した後、CVD装
置内に搬入した。
【0127】ウエハの温度を950℃まで上げ、ソース
ガスを流す前に水素ガスだけを流して熱処理するプリベ
ーク処理を行い、多孔質層の層表面にあった複数の孔を
穴埋め(封口)した。
【0128】そして、CVDにより単結晶Siを0.3
μmエピタキシャル成長した。成長条件は以下の通りで
ある。
【0129】ソースガス:SiH2Cl2/H2 ガス流量:0.5/180 l/min ガス圧力:80Torr(約1.06×104Pa) 温度:950℃ 成長速度:0.3μm/min
【0130】さらに、絶縁層として、このエピタキシャ
ル成長した単結晶Si層表面に熱酸化により100nm
の酸化シリコン膜を形成した。ここまでの工程で得られ
た試料のX線回析ピークは、図2の符号12Bにおける
ピーク3A、3Bと図9のピーク3Cとを併せもったも
のとなる。
【0131】該酸化シリコン膜表面と別に用意した第2
のSiウエハの表面とを重ね合わせて接触させた後、1
100℃未満の温度で60分間の熱処理をし、貼り合わ
せをおこなった。
【0132】こうして得られた複合部材の側面からくさ
びを挿入したところ多孔質層の多孔度が高い層と低い層
との界面付近の高多孔度の層内に亀裂が生じ約300n
mの凹凸で平坦に分離した。分離されたウエハの分離面
はそれぞれ多孔質層で覆われているので、単結晶シリコ
ン層はくさびによる傷から保護された。
【0133】その結果、元々第1のシリコンウエハに形
成されたSiO2層、エピタキシャルSi層、および多
孔度の低い多孔質Si層と多孔度の高い多孔質Si層の
一部が第2のウエハ側に移設された。第1のウエハには
多孔度の高い多孔質Si層の残部のみ残った。
【0134】その後、第2のウエハ上に移設された多孔
質Si層をHF濃度が49wt%のフッ酸とH22濃度
が30wt%の過酸化水素水と水との混合液で撹はんし
ながら選択エッチングした。
【0135】こうしてSi酸化膜上に0.2μmの厚み
を持った単結晶Siの薄膜が形成できた。
【0136】形成された単結晶Si層の膜厚を面内全面
について100点を測定したところ、膜厚の均一性は2
01nm±3nmであった。
【0137】透過電子顕微鏡による断面観察の結果、S
i層には新たな結晶欠陥は導入されておらず、良好な結
晶性が維持されている。
【0138】さらに常圧の水素雰囲気中で1100℃の
熱処理を1時間行い表面の平滑化処理を行った。表面粗
さを原子間力顕微鏡で評価したところ、50μm角の領
域での平均2乗粗さはおよそ0.2nmで通常市販され
ているSiウエハと同等であった。
【0139】また、第1のウエハ側に残った多孔質Si
を、その後、HF濃度が49wt%の弗酸とH22濃度
が30wt%の過酸化水素水と水との混合液で撹はんし
ながら選択エッチングにより除去した。
【0140】その後、水素アニール、あるいは表面研磨
等の表面処理を施せば、再び第1のウエハとしてあるい
は第2のウエハとして使用できる。
【0141】(実施例2)比抵抗0.01Ω・cmのP
型の第1の単結晶Siウエハを、HF溶液中において陽
極化成を行った。陽極化成条件は以下のとおりであっ
た。
【0142】電流密度:7(mA・cm-2 ) 陽極化成溶液:HF:H2O:C25OH=1:1:1 時間:11(分) 多孔質Siの厚み:12(μm)
【0143】この基板を酸素雰囲気中400℃で1時間
酸化した後、更に800℃で10分のウエット酸化を行
なった。この酸化により多孔質Siの孔の内壁面は熱酸
化膜で覆われた。この多孔質Si層の表面をフッ酸で処
理し、多孔質Si層の層表面と層表面から2ミクロン程
度の深さの孔の内壁面の酸化膜のみ除去した。こうし
て、2ミクロンより深い部分の孔の内壁の酸化膜のみを
残した。
【0144】水素ベーキングを行った後、多孔質Si上
にCVD法により単結晶Siを0.3μmエピタキシャ
ル成長した。成長条件は以下の通りである。
【0145】ソースガス:SiH2Cl2/H2 ガス流量:0.5/180 l/min ガス圧力:80Torr(約1.06×104Pa) 温度:950℃ 成長速度:0.3μm/min
【0146】さらに、絶縁層として、このエピタキシャ
ルSi層表面に熱酸化により200nmの酸化シリコン
膜を形成した。ここまでの工程で得られた試料のX線回
折カーブは、図9に示したものと同じようになる。
【0147】酸化シリコン膜の表面と別に用意した第2
のSiウエハの表面とを重ね合わせ、接触させた後、1
100℃の温度で60分間の熱処理をし、貼り合わせを
行った。
【0148】上記のようにして形成された貼合せ基板を
ウォータージェット法で分離したところ孔の内面の酸化
膜を除去した領域と残した領域との界面で非常に平滑に
分離した。
【0149】その結果、元々第1のウエハ表面に形成さ
れていた酸化シリコン膜、エピタキシャルSi層、およ
び多孔質Si層の一部が、第2のウエハ側に移設され
た。第1のウエハ表面には多孔質Siのみ残った。
【0150】その後、第2のウエハ上に移設された多孔
質Si層をHF濃度が49wt%のフッ酸とH22濃度
が30wt%の過酸化水素水と水との混合液で撹はんし
ながら選択エッチング除去した。単結晶Siはエッチン
グされずに残った。
【0151】こうして、Si酸化膜上に0.2μmの厚
みを持った単結晶Siからなる薄膜が形成できた。
【0152】さらに水素雰囲気中で1100℃の熱処理
を1時間行った。
【0153】(実施例3)比抵抗0.01Ω・cmのP
型の第1の単結晶Siウエハを、HF溶液中において2
段階の陽極化成を行い、2層の多孔質層を形成した。陽
極化成条件は以下のとおりであった。
【0154】第1段階 電流密度:7(mA・cm-2 ) 陽極化成溶液:HF:H2O:C25OH=1:1:1 時間:5(分) 第1の多孔質Siの厚み:4.5(μm) 第2段階 電流密度:30(mA・cm-2 ) 陽極化成溶液:HF:H2O:C25OH=1:1:1 時間:10(秒) 第2の多孔質Siの厚み:0.2(μm)
【0155】この基板を多孔質Siの孔の内壁の熱酸化
を行なわずに多孔質Si層を水素ベークしたのち、CV
D法により単結晶Siを0.3μmエピタキシャル成長
した。成長条件は以下の通りである。
【0156】ソースガス:SiH2Cl2/H2 ガス流量:0.5/180 l/min ガス圧力:80Torr(約1.06×104Pa) 温度:950℃ 成長速度:0.3μm/min
【0157】さらに、絶縁層として、このエピタキシャ
ルSi層表面に熱酸化により100nmの酸化シリコン
膜を形成した。
【0158】次に酸化シリコン膜の表面にプラズマ装置
内で窒素プラズマ照射して、その表面を活性化し、別に
用意した第2のSiウエハ表面とを重ね合わせて接触さ
せた後、600℃の温度で3時間の熱処理をし、貼り合
わせをおこなった。
【0159】こうして得られた複合部材をウエハサイズ
より少し小さい円形の穴が開いた分離ステージに真空吸
着させてウエハをたわませ応力を集中させた。その状態
のまま貼り合せウエハの側面から図13と似た要領で実
施例2のようにウォータージェットを噴射し応力を増大
させたところ多孔質層の多孔度が大きい層と小さい層と
の界面付近で約500nmの凹凸で平坦に分離した。
【0160】その結果、元々第1のシリコンウエハに形
成されていた酸化シリコン膜、エピタキシャルSi層、
および多孔質Si層の一部が第2のウエハ側に移設され
た。第1のウエハには多孔度の高い多孔質Si層のみ残
った。
【0161】その後、第2のウエハ上に移設された多孔
質Si層をHF濃度が49wt%のフッ酸とH22濃度
が30wt%の過酸化水素水と水との混合液で撹はんし
ながら選択エッチングする。単結晶Siはエッチングさ
れずに残り、こうしてSi酸化膜上に0.2μmの厚み
を持った単結晶Siの薄膜が形成できた。
【0162】さらに水素中で1100℃で熱処理を1時
間行い、表面を平滑化した。
【0163】(実施例4)比抵抗0.01Ω・cmのP
型の第1の単結晶Si基板を、HF溶液中において2段
階の陽極化成を行い、2層の多孔質層を形成した。陽極
化成条件は以下のとおりであった。
【0164】第1段階 電流密度:7(mA・cm-2 ) 陽極化成溶液:HF:H2O:C25OH=1:1:1 時間:5(分) 第1の多孔質Siの厚み:4.5(μm) 第2段階 電流密度:30(mA・cm-2 ) 陽極化成溶液:HF:H2O:C25OH=1:1:1 時間:10(秒) 第2の多孔質Siの厚み:0.2(μm)
【0165】この基板を多孔質Siの孔の内壁の熱酸化
を行なわずに多孔質Si層を水素ベークして、多孔質層
上にCVDにより単結晶Siを0.3μmエピタキシャ
ル成長した。成長条件は以下の通りである。
【0166】ソースガス:SiH2Cl2/H2 ガス流量:0.5/180 l/min ガス圧力:80Torr(約1.06×104Pa) 温度:950℃ 成長速度:0.3μm/min
【0167】さらに、絶縁層として、このエピタキシャ
ルSi層表面に熱酸化により100nmの酸化シリコン
膜を形成した。
【0168】次に酸化シリコン膜表面にプラズマ装置内
で窒素プラズマ照射して其の表面を活性化し別に用意し
た第2のSiウエハの表面とを重ね合わせて接触させた
後、600℃の温度で3時間の熱処理をし、貼り合わせ
をおこなった。上記の様にして形成された貼合せ基板の
中心を両側から挿んで保持しウエハ中心を回転中心とし
て回転させながら基板側面にウォータージェットを噴射
した。この際第一のウエハ側表面と第二のウエハ側表
面、即ち複合部材の両表面に0℃の水を注いで冷却する
とともに、98℃の温度に加熱した温純水を側面に噴射
した。これにより複合部材のウォータージェット噴射を
受けた部分とそれ以外の部分との間に温度によるひずみ
が生じ、多孔質層の多孔度が大きい層と小さい層との界
面付近に亀裂が生じ、約500nmの凹凸で平坦に分離
した。
【0169】その結果、元々第1のウエハに形成された
酸化シリコン膜、エピタキシャルSi層、および多孔質
Si層の一部が第2のウエハ側に移設された。第1のウ
エハには多孔度の高い多孔質Si層のみ残った。
【0170】その後、第2のウエハ上に移設された多孔
質Si層をHF濃度が49wt%のフッ酸とH22濃度
が30wt%の過酸化水素水と水との混合液で撹はんし
ながら選択エッチングする。単結晶Siはエッチングさ
れずに残り、こうしてSi酸化膜上に0.2μmの厚み
を持った単結晶Siの薄膜が形成できた。
【0171】さらに水素中で1100℃で熱処理を1時
間行い、表面を平滑化した。
【0172】(実施例5)図14を参照して薄膜結晶シ
リコン光起電力素子の製造する例を示す。第1の基体と
して面方位〔111〕のp+シリコンウエハ301を用
意した。これをフッ化水素酸とイソプロピルアルコール
の混合液に浸漬し、このウエハ301を正極、白金板を
負極として陽極化成を行い、高多孔度の多孔質層302
と低多孔度の多孔質層303の2層からなる分離層を形
成した(図14の(a)、(b)参照)。
【0173】多孔質層の形成条件は実施例1と同様であ
る。
【0174】多孔質層が形成されたシリコンウエハの格
子歪みをラマン分光法により解析した所、多孔質層30
2内に強い(引張り)応力が加わっていることが分かっ
た。
【0175】多孔質層303の表面に、液相成長装置に
て。厚さ約30μmのp型薄膜単結晶シリコン層304
をエピタキシャル成長した。液相成長装置は、石英ガラ
スの密閉容器中に置かれた石英ガラス製の坩堝内で、金
属インジウムを所望の温度に加熱し溶解出来るようにな
っている。まず、950℃に保たれた液体のインジウム
に、p型の多結晶シリコンを飽和するまで溶解し、溶解
物(メルト)を得た。ついで、この中に多孔質層を形成
したシリコンウエハ301を浸漬し、−1℃/分の割合
でメルトを冷却した。冷却に伴い、メルト中に融けきれ
ないシリコンが、多孔質層303の表面に堆積し始め、
p型シリコン層304がエピタキシャル成長した。さら
にp型薄膜単結晶シリコン層304の表面に、錫にリン
ドープのn+型シリコンを溶解して作成したメルトを使
用した液相成長装置にて、厚さ約0.2μmのn+型シ
リコン層305をエピタキシャル成長した(図14の
(c)参照)。
【0176】この表面にスパッタリング法により、反射
防止膜306として厚さ約70nmの窒化シリコンの層
を堆積し、さらにこの表面にスルーホールを形成し、櫛
の歯状のグリッド電極307をスクリーン印刷し焼成し
て形成した(図14の(d)参照)。
【0177】次いで、その上に第2の基体としての0.
2mmのポリエチレンテレフタレート(PET)フィル
ム308をエチレンビニルアセテート(EVA)309
で接着した。このシート部材の端を直径100mmの剥
離ローラー310に咥えさせて周辺から巻き上げた所、
薄膜結晶太陽電池311が、応力が集中していた多孔質
層302と303の界面付近の多孔質層302内に亀裂
が生じて、ウエハ315から剥がれた(図14の
(e))。この裏に、ステンレス板の裏面電極312を
銅を主成分とする導電性接着剤313を用いて貼り付け
た。ここで、PETフィルム308には小孔を開けてお
き、この部分に導電性接着剤を充填して取り出し電極3
14とし、グリッド電極との導通を確保した(図14の
(f))。この状態でAM1.5に調整されたソーラー
シミュレーターにより測定を行った所、変換効率15%
が得られた。
【0178】剥離が済んだ後のウエハ(図14の
(g))は、1wt%水酸化ナトリウム水溶液に漬けて
表面に残っていた多孔質層の残さを除去したが、本発明
の方法では多孔質層302が薄いため、残さの除去に要
するエッチング時間が短くなり、またエッチング後のウ
エハ301の表面は完全な鏡面となった。このウエハ3
01を用いて、前記の工程を繰り返せば、始めと同等な
変換効率をもつ太陽電池が製造でき、ウエハの繰り返し
使用が可能である。
【0179】(実施例6)第1の基体として面方位〔1
11〕のp+シリコンウエハを用意して、これに以下の
条件で陽極化成処理を施し2つの多孔質層を形成した。
【0180】第1段階 電流密度:7(mA・cm-2 ) 陽極化成溶液:HF:H2O:C25OH=1:1:1 時間:5(分) 第1の多孔質Siの厚み:4.5(μm) 第2段階 電流密度:30(mA・cm-2 ) 陽極化成溶液:HF:H2O:C25OH=1:1:1 時間:10(秒) 第2の多孔質Siの厚み:0.2(μm)
【0181】多孔質層が形成されたウエハを実施例5と
同じようにして、厚さ約30μmのp型薄膜単結晶シリ
コン層、厚さ約0.2μmのn+型シリコン層を液相エ
ピタキシャル成長した。
【0182】仮接合用の接着剤としてのアレコム・プロ
ダクツ社製クリスタルボンド555を用い、N型シリコ
ン層をこの接着剤を介してPETフィルムに貼り付け
た。
【0183】2つの多孔質層の界面に応力を集中的に発
生させるために、上記ウエハを搭載したホルダーを加熱
してウエハ裏面を50℃に加熱するとともに、0.2m
m厚のPETフィルム表面に−50℃の冷気を吹付け
た。
【0184】PETフィルムをローラーで巻き取りつつ
PETフィルムに貼り合せられていたP型及びN型のシ
リコン層を剥離した。
【0185】PETフィルムに移設されたP型及びN型
のシリコン層上になる剥離により露出した多孔質層表面
を、銅を導電体主成分とする導電性接着剤により、別に
用意したステンレス基板に、貼り付け、100℃で仮ベ
ークした。これを約100℃の湯に浸し、仮接合用の接
着剤を溶かしてPETフィルムをシリコン層から剥がし
た。
【0186】導電性接着剤を300℃でベークして硬化
させステンレス基板とシリコン層との接合強度を高め
た。
【0187】PETフィルムが剥がされて露出したP型
のシリコン層の表面に反射防止膜とグリッド電極を形成
し、薄膜光起電力素子を得た。
【0188】
【発明の効果】本発明によれば、所定の位置に亀裂がと
じ込められる。こうして、パーティクルの発生率が低く
なる。又、分離後の処理条件設定が容易になる。
【図面の簡単な説明】
【図1】本発明の分離方法及び薄膜の製造方法を説明す
るための模式的断面図である。
【図2】本発明に用いられる分離層を有する基体のX線
回折カーブの2つの例を示す図である。
【図3】分離層内での亀裂発生の様子を示す模式的断面
図である。
【図4】本発明に用いられる分離層を有する基体のラマ
ン分光分析データの一例を示す図である。
【図5】本発明に用いられる薄膜の各製造工程における
X線回折カーブを示す図である。
【図6】X線回折カーブを示す図である。
【図7】本発明に用いられる分離方法の一例を示す模式
図である。
【図8】本発明に用いられる分離層形成工程を示す模式
的断面図である。
【図9】本発明に用いられる分離層を有する基体のX線
回折カーブの一例を示す図である。
【図10】本発明に用いられる別の分離層形成工程を示
す模式的断面図である。
【図11】本発明による複合部材の分離方法を示す模式
的断面図である。
【図12】本発明による複合部材の別の分離方法を示す
模式的断面図である。
【図13】本発明による複合部材の更に別の分離方法を
示す模式的断面図である。
【図14】本発明による分離方法及び薄膜の製造方法を
説明するための模式的断面図である。
【符号の説明】
1 複合部材 11 第1の基体 12 分離層 13 非多孔質層 14 第2の基体 15 絶縁層 16 応力集中層 20 亀裂
───────────────────────────────────────────────────── フロントページの続き (72)発明者 柳田 一隆 東京都大田区下丸子3丁目30番2号キヤノ ン株式会社内 (72)発明者 佐藤 信彦 東京都大田区下丸子3丁目30番2号キヤノ ン株式会社内 (72)発明者 中川 克己 東京都大田区下丸子3丁目30番2号キヤノ ン株式会社内 (72)発明者 米原 隆夫 東京都大田区下丸子3丁目30番2号キヤノ ン株式会社内

Claims (25)

    【特許請求の範囲】
  1. 【請求項1】 複合部材を分離する方法において、 複合部材の内部に分離層を形成する工程、 前記分離層の内部に、そのままでは分離が生じない程度
    の内部応力が集中的に生じている応力集中層を、形成す
    る工程、 前記内部応力を増大させて前記応力集中層に亀裂を生じ
    させる工程、を含むことを特徴とする複合部材の分離方
    法。
  2. 【請求項2】 前記分離層に、X線回折ピークが基準ピ
    ークからずれている少なくとも2つのピークを呈し、且
    つその2つのピークの間隔が0.01度以上となる前記
    応力集中層を、前記分離層の内部に形成する請求項1に
    記載の複合部材の分離方法。
  3. 【請求項3】 前記分離層における内部応力が1×10
    -7dyne/cm2以上である請求項1に記載の複合部
    材の分離方法。
  4. 【請求項4】 前記分離層におけるラマン分光分析のピ
    ークシフト量が−0.1cm-1以上異なる複数の領域を
    前記分離層に形成することにより前記応力集中層を形成
    する請求項1に記載の複合部材の分離方法。
  5. 【請求項5】 前記分離層はX線回折ピークが基準ピー
    クからずれている少なくとも2つのピークを呈し、且つ
    その2つのピークの間隔が0.01度以上であり、内部
    応力が1×10-7dyne/cm2以上である請求項1
    に記載の複合部材の分離方法。
  6. 【請求項6】 前記分離層は微少空隙を含む請求項1に
    記載の複合部材の分離方法。
  7. 【請求項7】 前記微少空隙を含む前記分離層は陽極化
    成法によって形成された多孔質層からなる請求項6に記
    載の複合部材の分離方法。
  8. 【請求項8】 前記分離層は、互いに異なる多孔度を有
    する複数の多孔質層を含む請求項1〜5に記載の複合部
    材の分離方法。
  9. 【請求項9】 前記分離層は、互いに異なる多孔度を有
    する複数の多孔質層を含み、該複数の多孔質層のうち高
    多孔度の多孔質層の中に、前記応力集中層を形成する請
    求項1〜5に記載の複合部材の分離方法。
  10. 【請求項10】 前記応力集中層の厚さは2ミクロン以
    下である請求項1に記載の複合部材の分離方法。
  11. 【請求項11】 前記応力集中層の厚さは0.1ミクロ
    ン以下である請求項1に記載の複合部材の分離方法。
  12. 【請求項12】 前記複合部材の側面に形成された凹部
    または狭い隙間に流体を吹き付けることにより前記内部
    応力を増大せしめて前記複合部材を分離する請求項1に
    記載の複合部材の分離方法。
  13. 【請求項13】 前記複合部材の側面に形成された凹部
    または狭い隙間にくさびを挿入することにより前記内部
    応力を増大せしめて前記複合部材を分離する請求項1に
    記載の複合部材の分離方法。
  14. 【請求項14】 前記複合部材に振動エネルギーを付与
    して前記内部応力を増大せしめて前記複合部材を分離す
    る請求項1に記載の複合部材の分離方法。
  15. 【請求項15】 厚さが1ミクロン以上の多孔質層を形
    成した後、該多孔質層の孔内壁面を酸化して酸化膜を形
    成し、該多孔質層の層表面から1ミクロン以上の深さま
    で該孔内壁面に形成された酸化膜を除去し該多孔質層の
    下部にのみ前記酸化膜を残すことにより前記応力集中層
    を形成する請求項1に記載の複合部材の分離方法。
  16. 【請求項16】 前記分離層の上下両側の層領域との間
    に温度差を生じさせて前記応力集中層を形成する請求項
    1に記載の複合部材の分離方法。
  17. 【請求項17】 前記複合部材を撓ませて前記応力集中
    層を形成するとともに、その状態で分離を行う請求項1
    に記載の複合部材の分離方法。
  18. 【請求項18】 前記応力集中層は、孔内壁面に形成さ
    れた酸化膜の、該多孔質層の層厚方向における構造が異
    なった多孔質層により形成される請求項1に記載の複合
    部材の分離方法。
  19. 【請求項19】 前記応力集中層を形成した後から亀裂
    を発生させる前までの間には1100℃を超える加熱を
    行わない請求項1に記載の複合部材の分離方法。
  20. 【請求項20】 前記分離層は、孔内壁面に酸化膜を有
    する多孔質層を少なくとも一層含む請求項1に記載の複
    合部材の分離方法。
  21. 【請求項21】 複合部材を分離する方法において、第
    1の基本の表面に厚さが1ミクロン以上の多孔質層を形
    成した後、該多孔質層の孔内壁面を酸化して酸化膜を形
    成し、多孔質層の層表面から1ミクロン以上の深さまで
    該孔内壁面に形成された酸化膜を除去し該多孔質層の下
    部に前記酸化膜を残し、該多孔質層の層表面上に非多孔
    質層を形成し、該非多孔質層を第2の基体に貼り合せ
    て、分離層を内部に有する前記複合部材を形成する工
    程、前記分離層内に亀裂を生じさせる工程、を含むこと
    を特徴とする複合部材の分離方法。
  22. 【請求項22】 複合部材を分離する方法において、 第1の基体の表面に第1の多孔質層と該第1の多孔質層
    より多孔度が高い第2の多孔質層を形成する工程、 該第1及び第2の多孔質層を酸化して、該第1の孔内壁
    面に酸化膜を形成し、該第2の多孔質層を非晶質化し、
    該第1の多孔質層の層表面上に非多孔質層を形成し、該
    非多孔質層を第2の基体に貼り合せて、分離層を内部に
    有する前記複合部材を形成する工程、 前記分離層内に亀裂を生じさせる工程、を含むことを特
    徴とする複合部材の分離方法。
  23. 【請求項23】 複合部材を分離する方法において、 分離層を有する複合部材を用意する工程、 複合部材を撓ませる工程、 前記分離層内に亀裂を生じさせる工程、を含むことを特
    徴とする複合部材の分離方法。
  24. 【請求項24】 複合部材を分離する方法において、 分離層を有する複合部材を用意する工程、 前記複合部材に温度差を生じさせる工程、 前記分離層内に亀裂を生じさせる工程、を含むことを特
    徴とする複合部材の分離方法。
  25. 【請求項25】 請求項1、21〜24のいずれかに記
    載の分離方法を利用して薄膜を製造することを特徴とす
    る薄膜の製造方法。
JP2000122569A 1999-04-30 2000-04-24 複合部材の分離方法及び薄膜の製造方法 Pending JP2001015721A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2000122569A JP2001015721A (ja) 1999-04-30 2000-04-24 複合部材の分離方法及び薄膜の製造方法
US09/558,657 US6605518B1 (en) 1999-04-30 2000-04-26 Method of separating composite member and process for producing thin film
EP00303484A EP1050901A3 (en) 1999-04-30 2000-04-26 Method of separating composite member and process for producing thin film
KR10-2000-0023065A KR100395077B1 (ko) 1999-04-30 2000-04-29 복합부재의 분리방법 및 박막제작방법
TW089108203A TW507374B (en) 1999-04-30 2000-04-29 Method of separating composite member and process for producing thin film
CN00108219A CN1272682A (zh) 1999-04-30 2000-04-30 分离合成件的方法和用来生产薄膜的过程

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP12474499 1999-04-30
JP11-124744 1999-04-30
JP2000122569A JP2001015721A (ja) 1999-04-30 2000-04-24 複合部材の分離方法及び薄膜の製造方法

Publications (1)

Publication Number Publication Date
JP2001015721A true JP2001015721A (ja) 2001-01-19

Family

ID=26461355

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000122569A Pending JP2001015721A (ja) 1999-04-30 2000-04-24 複合部材の分離方法及び薄膜の製造方法

Country Status (6)

Country Link
US (1) US6605518B1 (ja)
EP (1) EP1050901A3 (ja)
JP (1) JP2001015721A (ja)
KR (1) KR100395077B1 (ja)
CN (1) CN1272682A (ja)
TW (1) TW507374B (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002217437A (ja) * 2001-01-23 2002-08-02 Sony Corp 薄膜半導体素子の製造方法
JP2002217438A (ja) * 2001-01-23 2002-08-02 Sony Corp 薄膜半導体素子の製造方法
JP2002343946A (ja) * 2001-03-16 2002-11-29 Canon Inc 半導体膜及びその製造方法
JP2004335642A (ja) * 2003-05-06 2004-11-25 Canon Inc 基板およびその製造方法
JP2006135305A (ja) * 2004-10-05 2006-05-25 Semiconductor Energy Lab Co Ltd 半導体装置、半導体装置の作製方法、及び半導体装置の検査方法
WO2010137682A1 (ja) * 2009-05-29 2010-12-02 信越化学工業株式会社 貼り合わせウェーハの製造方法
JP2012028755A (ja) * 2010-06-25 2012-02-09 Semiconductor Energy Lab Co Ltd 分離装置、分離方法、及び半導体素子の作製方法
JP2019192901A (ja) * 2001-08-10 2019-10-31 株式会社半導体エネルギー研究所 剥離方法

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2773261B1 (fr) 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
US6540789B1 (en) 2000-06-15 2003-04-01 Scimed Life Systems, Inc. Method for treating morbid obesity
JP3580227B2 (ja) * 2000-06-21 2004-10-20 三菱住友シリコン株式会社 複合基板の分離方法及び分離装置
DE10102315B4 (de) * 2001-01-18 2012-10-25 Aixtron Se Verfahren zum Herstellen von Halbleiterbauelementen und Zwischenprodukt bei diesen Verfahren
FR2823599B1 (fr) 2001-04-13 2004-12-17 Commissariat Energie Atomique Substrat demomtable a tenue mecanique controlee et procede de realisation
FR2823596B1 (fr) 2001-04-13 2004-08-20 Commissariat Energie Atomique Substrat ou structure demontable et procede de realisation
FR2830983B1 (fr) 2001-10-11 2004-05-14 Commissariat Energie Atomique Procede de fabrication de couches minces contenant des microcomposants
US7510949B2 (en) 2002-07-09 2009-03-31 S.O.I.Tec Silicon On Insulator Technologies Methods for producing a multilayer semiconductor structure
US6953736B2 (en) 2002-07-09 2005-10-11 S.O.I.Tec Silicon On Insulator Technologies S.A. Process for transferring a layer of strained semiconductor material
FR2848334A1 (fr) * 2002-12-06 2004-06-11 Soitec Silicon On Insulator Procede de fabrication d'une structure multicouche
TWI242796B (en) * 2002-09-04 2005-11-01 Canon Kk Substrate and manufacturing method therefor
JP2004103600A (ja) * 2002-09-04 2004-04-02 Canon Inc 基板及びその製造方法
JP2004103855A (ja) * 2002-09-10 2004-04-02 Canon Inc 基板及びその製造方法
JP2004103946A (ja) * 2002-09-11 2004-04-02 Canon Inc 基板及びその製造方法
US7176108B2 (en) 2002-11-07 2007-02-13 Soitec Silicon On Insulator Method of detaching a thin film at moderate temperature after co-implantation
FR2848336B1 (fr) * 2002-12-09 2005-10-28 Commissariat Energie Atomique Procede de realisation d'une structure contrainte destinee a etre dissociee
KR20060017771A (ko) 2003-05-06 2006-02-27 캐논 가부시끼가이샤 반도체기판, 반도체디바이스, 발광다이오드 및 그 제조방법
FR2856844B1 (fr) 2003-06-24 2006-02-17 Commissariat Energie Atomique Circuit integre sur puce de hautes performances
FR2857953B1 (fr) 2003-07-21 2006-01-13 Commissariat Energie Atomique Structure empilee, et procede pour la fabriquer
FR2861497B1 (fr) 2003-10-28 2006-02-10 Soitec Silicon On Insulator Procede de transfert catastrophique d'une couche fine apres co-implantation
US7772087B2 (en) 2003-12-19 2010-08-10 Commissariat A L'energie Atomique Method of catastrophic transfer of a thin film after co-implantation
JP4759948B2 (ja) * 2004-07-28 2011-08-31 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
WO2006032946A1 (en) * 2004-09-21 2006-03-30 S.O.I.Tec Silicon On Insulator Technologies Transfer method with a treatment of a surface to be bonded
US8120229B2 (en) 2005-05-18 2012-02-21 Kolo Technologies, Inc. Middle spring supported micro-electro-mechanical transducers
CA2607885A1 (en) * 2005-05-18 2006-11-23 Kolo Technologies, Inc. Through-wafer interconnection
FR2886051B1 (fr) 2005-05-20 2007-08-10 Commissariat Energie Atomique Procede de detachement d'un film mince
EP1907133A4 (en) * 2005-06-17 2012-05-09 Kolo Technologies Inc MICROELECTROMECHANICAL TRANSDUCER HAVING AN ISOLATION EXTENSION
US7892905B2 (en) * 2005-08-02 2011-02-22 Globalfoundries Singapore Pte. Ltd. Formation of strained Si channel and Si1-xGex source/drain structures using laser annealing
FR2889887B1 (fr) 2005-08-16 2007-11-09 Commissariat Energie Atomique Procede de report d'une couche mince sur un support
FR2891281B1 (fr) 2005-09-28 2007-12-28 Commissariat Energie Atomique Procede de fabrication d'un element en couches minces.
DE102005047509B4 (de) * 2005-10-04 2017-10-26 Degotec Gmbh Vorrichtung zur Separierung eines flächigen Objektes von einem Körper, mit dem das Objekt mittels Adhäsionskraft verbunden ist
FR2899378B1 (fr) 2006-03-29 2008-06-27 Commissariat Energie Atomique Procede de detachement d'un film mince par fusion de precipites
US7828715B2 (en) 2006-06-29 2010-11-09 Ams Research Corporation Method of treating anal incontinence
FR2910179B1 (fr) 2006-12-19 2009-03-13 Commissariat Energie Atomique PROCEDE DE FABRICATION DE COUCHES MINCES DE GaN PAR IMPLANTATION ET RECYCLAGE D'UN SUBSTRAT DE DEPART
KR101443580B1 (ko) * 2007-05-11 2014-10-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Soi구조를 갖는 기판
WO2009036519A1 (en) * 2007-09-20 2009-03-26 Continence Control Systems International Pty Ltd System, method and apparatus for control of enterostomies
JP5248995B2 (ja) 2007-11-30 2013-07-31 株式会社半導体エネルギー研究所 光電変換装置の製造方法
JP5248994B2 (ja) * 2007-11-30 2013-07-31 株式会社半導体エネルギー研究所 光電変換装置の製造方法
FR2925221B1 (fr) 2007-12-17 2010-02-19 Commissariat Energie Atomique Procede de transfert d'une couche mince
JP5572307B2 (ja) 2007-12-28 2014-08-13 株式会社半導体エネルギー研究所 光電変換装置の製造方法
DE102008055155A1 (de) * 2008-12-23 2010-07-01 Thin Materials Ag Trennverfahren für ein Schichtsystem umfassend einen Wafer
DE102009004559A1 (de) * 2009-01-14 2010-07-22 Institut Für Solarenergieforschung Gmbh Verfahren zum Herstellen eines Halbleiterbauelementes, insbesondere einer Solarzelle, auf Basis einer Halbleiterdünnschicht mit einem direkten Halbleitermaterial
FR2947098A1 (fr) 2009-06-18 2010-12-24 Commissariat Energie Atomique Procede de transfert d'une couche mince sur un substrat cible ayant un coefficient de dilatation thermique different de celui de la couche mince
JP5706670B2 (ja) 2009-11-24 2015-04-22 株式会社半導体エネルギー研究所 Soi基板の作製方法
KR20120064364A (ko) * 2010-12-09 2012-06-19 삼성전자주식회사 태양 전지의 제조 방법
FR2969377B1 (fr) * 2010-12-16 2013-09-27 St Microelectronics Crolles 2 Procédé de fabrication de puces de circuits intégrés
FR2969376B1 (fr) 2010-12-16 2013-09-27 St Microelectronics Crolles 2 Procédé de fabrication de puces de circuits intégrés
KR20130010298A (ko) * 2011-07-18 2013-01-28 삼성전자주식회사 반도체 장치 및 그 형성방법
JP5422767B1 (ja) * 2013-05-09 2014-02-19 信越エンジニアリング株式会社 貼り合わせ分離方法及び分離装置
JP2015032690A (ja) * 2013-08-02 2015-02-16 株式会社ディスコ 積層ウェーハの加工方法
JP6709052B2 (ja) * 2013-09-25 2020-06-10 芝浦メカトロニクス株式会社 基板処理装置
US9751293B2 (en) 2014-12-04 2017-09-05 Industrial Technology Research Institute Laminated substrate separating device and method for separating laminated substrate
CN107225145B (zh) * 2017-07-13 2023-01-24 艾洛益(杭州)材料科技有限公司 一种双金属复合排母材分离装置
CN111129217B (zh) * 2019-12-20 2021-05-18 浙江爱旭太阳能科技有限公司 用于制造太阳能电池的方法和太阳能电池
US12002813B2 (en) 2021-08-30 2024-06-04 Taiwan Semiconductor Manufacturing Company Ltd. Method for forming semiconductor-on-insulator (SOI) substrate by cleaving a multilayer structure along voids to separate a substrate

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2608351B2 (ja) 1990-08-03 1997-05-07 キヤノン株式会社 半導体部材及び半導体部材の製造方法
ATE259098T1 (de) 1990-08-03 2004-02-15 Canon Kk Verfahren zur herstellung eines soi-substrats
JPH06112451A (ja) * 1992-09-29 1994-04-22 Nagano Denshi Kogyo Kk Soi基板の製造方法
JP3257580B2 (ja) 1994-03-10 2002-02-18 キヤノン株式会社 半導体基板の作製方法
JP3293736B2 (ja) * 1996-02-28 2002-06-17 キヤノン株式会社 半導体基板の作製方法および貼り合わせ基体
US6107213A (en) * 1996-02-01 2000-08-22 Sony Corporation Method for making thin film semiconductor
CN1132223C (zh) 1995-10-06 2003-12-24 佳能株式会社 半导体衬底及其制造方法
EP0797258B1 (en) * 1996-03-18 2011-07-20 Sony Corporation Method for making thin film semiconductor, solar cell, and light emitting diode
FR2748851B1 (fr) * 1996-05-15 1998-08-07 Commissariat Energie Atomique Procede de realisation d'une couche mince de materiau semiconducteur
US6054363A (en) 1996-11-15 2000-04-25 Canon Kabushiki Kaisha Method of manufacturing semiconductor article
JPH10326884A (ja) * 1997-03-26 1998-12-08 Canon Inc 半導体基板及びその作製方法とその複合部材
US6143628A (en) * 1997-03-27 2000-11-07 Canon Kabushiki Kaisha Semiconductor substrate and method of manufacturing the same
JP3754818B2 (ja) * 1997-03-27 2006-03-15 キヤノン株式会社 半導体基板の作製方法
US6155909A (en) * 1997-05-12 2000-12-05 Silicon Genesis Corporation Controlled cleavage system using pressurized fluid
JP4473349B2 (ja) * 1997-06-30 2010-06-02 マクス−プランク−ゲゼルシャフト ツル フォルデルング デル ヴァイセンシャフト エー ファウ 層状構造体製造方法、及び半導体基板

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002217437A (ja) * 2001-01-23 2002-08-02 Sony Corp 薄膜半導体素子の製造方法
JP2002217438A (ja) * 2001-01-23 2002-08-02 Sony Corp 薄膜半導体素子の製造方法
JP2002343946A (ja) * 2001-03-16 2002-11-29 Canon Inc 半導体膜及びその製造方法
JP2019192901A (ja) * 2001-08-10 2019-10-31 株式会社半導体エネルギー研究所 剥離方法
JP2004335642A (ja) * 2003-05-06 2004-11-25 Canon Inc 基板およびその製造方法
US7341923B2 (en) 2003-05-06 2008-03-11 Canon Kabushiki Kaisha Substrate, manufacturing method therefor, and semiconductor device
JP2006135305A (ja) * 2004-10-05 2006-05-25 Semiconductor Energy Lab Co Ltd 半導体装置、半導体装置の作製方法、及び半導体装置の検査方法
WO2010137682A1 (ja) * 2009-05-29 2010-12-02 信越化学工業株式会社 貼り合わせウェーハの製造方法
JP2010278340A (ja) * 2009-05-29 2010-12-09 Shin-Etsu Chemical Co Ltd 貼り合わせウェーハの製造方法
JP2012028755A (ja) * 2010-06-25 2012-02-09 Semiconductor Energy Lab Co Ltd 分離装置、分離方法、及び半導体素子の作製方法

Also Published As

Publication number Publication date
EP1050901A3 (en) 2004-05-19
CN1272682A (zh) 2000-11-08
KR20010049308A (ko) 2001-06-15
EP1050901A2 (en) 2000-11-08
KR100395077B1 (ko) 2003-08-19
TW507374B (en) 2002-10-21
US6605518B1 (en) 2003-08-12

Similar Documents

Publication Publication Date Title
JP2001015721A (ja) 複合部材の分離方法及び薄膜の製造方法
CA2221245C (en) Method of manufacturing semiconductor article
CA2233115C (en) Semiconductor substrate and method of manufacturing the same
US5453394A (en) Process for preparing semiconductor substrate by bringing first and second substrates in contact
JP3112106B2 (ja) 半導体基材の作製方法
TW447127B (en) Substrate and production method thereof
EP1061566A2 (en) Method for producing a semiconductor thin film by a separation step and solar cell production method
CA2233132C (en) Semiconductor substrate and process for producing same
CA2220600C (en) Method of manufacturing semiconductor article
JPH05275329A (ja) 半導体素子基体とその作製方法
JPH10200080A (ja) 半導体部材の製造方法
JP2000223682A (ja) 基体の処理方法及び半導体基板の製造方法
JP2000349267A (ja) 半導体部材の作製方法
JP3697052B2 (ja) 基板の製造方法及び半導体膜の製造方法
JPH10326884A (ja) 半導体基板及びその作製方法とその複合部材
JP3297600B2 (ja) 半導体基板の作製方法
JP3293767B2 (ja) 半導体部材の製造方法
JP3013932B2 (ja) 半導体部材の製造方法および半導体部材
JP2002118242A (ja) 半導体部材の製造方法
JP2000349265A (ja) 半導体部材の作製方法
JPH10326882A (ja) 半導体基板及びその作製方法
JP3293766B2 (ja) 半導体部材の製造方法
JP2000277403A (ja) 半導体基体の作製方法
JP3755857B2 (ja) 半導体基板の作製方法および基板から半導体層を分離する方法
JP3796358B2 (ja) 半導体基板の作製方法及び基板から半導体層を分離する方法

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20031111