JP4688408B2 - 材料の二層を剥離する方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 52
- 239000000463 material Substances 0.000 title claims abstract description 46
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 32
- 239000010703 silicon Substances 0.000 claims abstract description 32
- 230000007704 transition Effects 0.000 claims abstract description 18
- 238000010438 heat treatment Methods 0.000 claims abstract description 4
- 238000000926 separation method Methods 0.000 claims abstract 4
- 238000000137 annealing Methods 0.000 claims description 110
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 31
- 230000032798 delamination Effects 0.000 claims description 23
- 239000001257 hydrogen Substances 0.000 claims description 4
- 229910052739 hydrogen Inorganic materials 0.000 claims description 4
- -1 hydrogen ions Chemical class 0.000 claims description 3
- 230000000644 propagated effect Effects 0.000 claims 1
- 239000012212 insulator Substances 0.000 abstract description 2
- 238000007669 thermal treatment Methods 0.000 abstract 2
- 230000000977 initiatory effect Effects 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 23
- 238000009826 distribution Methods 0.000 description 16
- 230000008859 change Effects 0.000 description 12
- 230000002093 peripheral effect Effects 0.000 description 10
- 230000002787 reinforcement Effects 0.000 description 9
- 239000000758 substrate Substances 0.000 description 9
- 238000004299 exfoliation Methods 0.000 description 8
- 238000002513 implantation Methods 0.000 description 8
- 239000010408 film Substances 0.000 description 5
- 238000005259 measurement Methods 0.000 description 5
- 239000013626 chemical specie Substances 0.000 description 4
- 239000007943 implant Substances 0.000 description 4
- 230000003746 surface roughness Effects 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 238000006731 degradation reaction Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 230000005693 optoelectronics Effects 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 238000005411 Van der Waals force Methods 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 229910001423 beryllium ion Inorganic materials 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000003776 cleavage reaction Methods 0.000 description 1
- 238000004581 coalescence Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005187 foaming Methods 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 238000007373 indentation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000001579 optical reflectometry Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000012779 reinforcing material Substances 0.000 description 1
- 238000004439 roughness measurement Methods 0.000 description 1
- 230000007017 scission Effects 0.000 description 1
- 238000006748 scratching Methods 0.000 description 1
- 230000002393 scratching effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 239000003351 stiffener Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- Crystals, And After-Treatments Of Crystals (AREA)
- Processing And Handling Of Plastics And Other Materials For Molding In General (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Heat Treatment Of Strip Materials And Filament Materials (AREA)
- Glass Compositions (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Laminated Bodies (AREA)
Description
【発明の属する技術分野】
本発明は一般的に材料処理に関するものであり、より詳細には電子工学、光学またはオプトエレクトロニクスのための基板の処理に関するものである。
【0002】
より正確には、本発明は二層の間に画定された脆化表面にそって材料の二層を剥離する方法に関するものであって、該方法は、前記層を含む構造の熱アニーリングを含んでおり、アニーリングによって、温度をアニーリング開始温度からアニーリング終了温度にする。
【0003】
【従来の技術および発明が解決しようとする課題】
上述のようなタイプの方法は既知である。
【0004】
特に、かかる既知の方法を、その間に基板内への化学種の打ち込みによってあらかじめ脆化表面を画定した、同一基板に由来する材料の二層の剥離を実現するために応用することが知られている。
【0005】
打ち込む化学種は、イオンまたは原子とすることができる。したがって、シリコンなどの半導体材料の基板に、水素またはヘリウムなどの化学種を打ち込むことが知られている。
【0006】
そして脆化表面は、材料の性質、打ち込みの化学種の性質、および打ち込みのエネルギーによって決まる(この脆化表面は、典型的には、基板の打ち込み面に平行な平面である)。
【0007】
脆化表面は、それ自体既知の他のあらゆる手段によって実現されることもまた可能であるが、それは例えば、高密度材料の二領域の間に多孔質材料の中間領域を構築すること、基板(例えば、SOI型の基板)に埋め込まれた酸化膜を構成すること、あるいはまた二層の接着を、このとき接着区域を脆化表面に対応させて行うことによる。
【0008】
このような脆化表面によって分離された二層の剥離は、特許文献1に記載のごとく、薄い膜層の実現に利用することができる(その厚みは、数分の一ミクロンと数ミクロンの間に含まれることができる)。
【0009】
実際、この文書に記載されたSMARTCUT(登録商標)という一般名で知られている方法が目的としているのは、SOI型(広く用いられる英語用語のSilicon On Insulator)型の構造の製造である。この方法の主要な工程は、下記の通りである:
【0010】
(SOI構造の埋め込み酸化膜に対応する)酸化膜を生成するための、いわゆる上部シリコンプレートの酸化工程。
【0011】
脆化表面を生成し、そしてこの表面によって、一方で(埋め込み酸化膜側にある)SOI構造、他方でシリコンの残部を限定するための、この上部プレート内への水素イオン打ち込み工程。
【0012】
(シリコンでも、また別の材料でも実現できる)補強材と呼ばれる支持プレートへの上部プレートの接着工程。
【0013】
一方で、支持プレート、埋め込み酸化膜、および埋め込み酸化膜と脆化表面の間に位置するシリコン層とを含むSOI構造と、他方で、脆化表面の別の側に位置するシリコンの残部を得るための剥離を実現するためのアニーリング工程。
【0014】
この点に関して、正確には、このアニーリングは、
剥離を完全に実現することを可能にし、SOIと残部が実質的に剥離されてアニーリング炉から出てくるか、
あるいは、熱予算がアニーリングを完全に実現するには足りないときは、SOIと残部の間の劈開しか実現できない。「劈開」とは、剥離の前の状態に対応しており、劈開の際には、SOIと残余は、ヴァンデルヴァールス力型の結合によって、あるいはまた、剥離される二つの部分の単なる吸引効果によって、まだ連結されている。
この場合、アニーリングの後に、例えば、機械的エネルギーを加えて(脆化表面の部位に刃のような突出要素を挿入して)剥離を仕上げる。
【0015】
劈開と剥離から得られたSOIの表面の粗さを減らすための補足的処理。したがって、rms値で(英語の「root mean square」の頭字語に対応)5オングストロームを越えてはならいとする粗さの仕様が一般的に見られる。
【0016】
正確には、粗さの測定は、一般的に原子間力顕微鏡(AFM、英語の呼称Atomic Force Microscopeに対応する頭字語)によって実施される。
【0017】
このタイプの装置によって、粗さは、1×1μm2から10×10μm2、またもっとまれには50×50μm2、さらには100×100μm2まで、AFM顕微鏡の先端によって走査される表面上で測定される。
【0018】
また正確には、他の方法によっても、特に広く用いられる英語用語の「ヘイズ」(haze)の測定という手段で、表面の粗さを測定することができる。
【0019】
この方法は特に、全表面にわたって粗さの均一性を迅速に特徴付けられるという利点がある。
【0020】
ppm単位で測定されるこのヘイズは、特徴付けられる表面の光学反射率の特性を用いる方法に由来するものであり、またその微小粗さに応じて、表面によって拡散された光学「バックグラウンドノイズ」に対応する。
【0021】
ヘイズと粗さの間の関係の一例は、SOIの表面の場合が、図1に示されている。
【0022】
正確には、SMARTCUT(登録商標)法を利用して、SOI以外の構造、例えば、SOA構造(広く用いられる英語用語では、Silicon On Anything、すなわち任意材料上のシリコン)、あるいはさらにAOA(広く用いられる英語用語では、Anything On Anything、すなわち任意材料上の任意材料)を構成することもできる。
【0023】
アニーリングによる剥離の既知の方法は、一般的に、アニーリングを利用して、剥離される二層を含む構造を、例えば、350℃程度の比較的低いアニーリング開始温度から、より高いが500℃程度の値を超えない剥離温度にするものだが、これに伴い、アニーリング炉内では、毎分10℃程度のほぼ一定増加によって温度が変化する。
【0024】
従来技術のこれらの剥離アニーリングについて、剥離温度は、アニーリング終了温度に対応する。
【0025】
したがって、既知の剥離アニーリングは、ほぼ一定の温度勾配にそった温度変化で実施され、この勾配の傾きは10℃/分程度である。
【0026】
しかし、しばしば見られるごとく、剥離から得られた表面(すなわち、脆化表面の両側で向かい合う二層の表面)は、比較的高い粗さを示す。
【0027】
また、剥離から得られた表面について所望の表面状態を得るためには、比較的大規模な特殊処理が必要になることがある。
【0028】
例えば、SOIを構成するために、シリコンなどの材料のプレートの層を剥離する場合、一般的に、剥離の終わりには、80オングストロームrms程度の粗さが得られる(10*10ミクロンの場でのAFM測定)。
【0029】
したがって、本発明の主たる目的は、剥離から得られた表面の改善された表面状態を生み出すような剥離アニーリングの実現を可能にすることである。
【0030】
上述の所与に従い、第一の特定の様態によれば、本発明は、より詳細には、既知の方法に比較して、剥離から得られた表面の粗さを減らすことを可能にすることを目的とする。
【0031】
他方で、既知の剥離アニーリング方法では、剥離される構造の周辺構造の劣化も認められる。
【0032】
したがって、図2は、従来技術によるアニーリングによる剥離の後のSOIの表面の周辺縁の顕微鏡観察の典型的な結果を示しており、この周辺領域は「クラウン」と呼ばれる。
【0033】
この観察から、SOIのクラウン内に、数多くの構造不規則性が明らかになる。したがって、この図はSOIのクラウンの劣化を示し、前記劣化は、剥離アニーリングに一致している(これはSOI以外の型の構造にも当てはまる)。
【0034】
本発明はまた、アニーリングによる剥離の結果認められたかかる劣化を避けること、あるいは少なくとも減らすことも目的とする。
【0035】
【特許文献1】
仏国特許発明第2681472号明細書
【0036】
【課題を解決するための手段】
これらの目的を達成するために、本発明の第1の手段は、二層の間に画定された脆化表面にそって材料の二層を剥離する剥離方法において、該剥離方法は、前記二層の前記剥離を行うための熱アニーリングを含んでおり、前記熱アニーリングによって、温度を熱アニーリング開始温度から熱アニーリング終了温度にするに際して、該熱アニーリングの際に、第一段階によって転移温度まで熱アニーリング温度を変化させ、ついで、単位時間当たりの温度上昇が第一段階のときよりも高い第二段階によって熱アニーリング温度を変化させ、
前記転移温度は、前記脆化表面の一部が剥離を受け、前記脆化表面全体には伝搬していない状態となる温度であることを特徴とする、材料の二層を剥離する方法である。
【0037】
第2の手段は、前記第一段階において、前記脆化表面の一部が剥離を受け、前記第二段階において、前記脆化表面の剥離を仕上げることを特徴とする、上記第1の手段に記載の、材料の二層を剥離する方法である。
第3の手段は、前記第二段階に続いて、一定温度で加熱する段階があることを特徴とする、上記第1の手段または第2の手段に記載の、材料の二層を剥離する方法である。
第4の手段は、前記一定温度が、前記熱アニーリング終了温度に対応することを特徴とする、上記第3の手段に記載の、材料の二層を剥離する方法である。
第5の手段は、前記第一段階のとき、単位時間当たりの温度上昇は、10℃/分以下の、平均傾きであることを特徴とする、上記第1の手段から第4の手段のいずれか一つに記載の、材料の二層を剥離する方法である。
第6の手段は、前記第二段階のとき、単位時間当たりの温度上昇は、15℃/分を越える、平均傾きであることを特徴とする、上記第1の手段から第5の手段のいずれか一つに記載の、材料の二層を剥離する方法である。
第7の手段は、前記熱アニーリング開始温度は、350℃以下であることを特徴とする、上記第1の手段から第6の手段のいずれか一つに記載の、材料の二層を剥離する方法である。
第8の手段は、前記熱アニーリング終了温度は、500℃から800℃であることを特徴とする、上記第1の手段から第7の手段のいずれか一つに記載の、材料の二層を剥離する方法である。
第9の手段は、前記熱アニーリング終了温度は、600℃であることを特徴とする、上記第8の手段に記載の、材料の二層を剥離する方法である。
第10の手段は、前記転移温度は、430℃から450℃であることを特徴とする、上記第1の手段から第9の手段のいずれか一つに記載の、材料の二層を剥離する方法である。
【0038】
第11の手段は、前記脆化表面は、シリコンプレート内へ水素イオンを打ち込むことによって生成されることを特徴とする、上記第1の手段から第10の手段のいずれか一つに記載の、材料の二層を剥離する方法である。
【0039】
第12の手段は、前記二層は、シリコン層を含んでいることを特徴とする、上記第11の手段に記載の、材料の二層を剥離する方法である。
第13の手段は、前記二層は、シリコンの二層であり、該二層の一方はSOIに対応し、他方はシリコンの残部に対応することを特徴とする、上記第11の手段または第12の手段に記載の、材料の二層を剥離する方法である。
【0040】
【発明の実施の形態】
本発明のその他の様態、目的および利点は、付属の図面を参照して、次に示された本発明の実施態様の説明を読むことによっていっそう明らかになるだろう。従来技術の説明においてすでに説明した図1と図2の他に以下のものがある。
【0041】
図3は、本発明の実現に利用されるアニーリング炉の概略図である。
【0042】
図4(a)は、従来技術による剥離アニーリングを受けたSOIの表面の、ヘイズの空間分布を表している。
【0043】
図4(b)は、図4(a)にヘイズの空間分布を示した表面について、SOIの表面のヘイズの分布を全体的に示すグラフであり、図4(b)のグラフは、特に、対象表面の平均ヘイズの識別を可能にする。
【0044】
図5は、従来技術によって実施した剥離アニーリングの際の温度変化と、本発明によって実現した二つの剥離アニーリングについての同様の変化を、グラフで示している。
【0045】
図6は、SMARTCUT(登録商標)型の方法において、酸化され打ち込まれたシリコンのチップと、補強材との接着を、きわめて原理的に示している、
【0046】
図7(a)、図8(a)および図9(a)は、アニーリングによるそれらの剥離後の三つのSOIの表面でのヘイズの空間分布を視覚的に表しているもので、図7aのSOIは標準的剥離アニーリングを受けており、図8(a)と9(a)の二つのSOIは、異なる態様によって実施した本発明による剥離アニーリングを受けたものである、
【0047】
図7(b)、図8(b)および図9(b)は、図4(b)のグラフと同様に、SOIについてヘイズの分布を全体的に示すグラフであり、それぞれ図7(a)、図8(a)および図9(a)のグラフである(図7(b)は、図4(b)と同じように、既知の技術でアニーリングされたSOIに対応する)、
【0048】
図10から図12までは、それぞれが剥離アニーリングを受けた、三つのSOIの周辺縁の顕微鏡観察の同様の三つの表現である。図10は、標準アニーリングを受けたSOIに対応し、かつ図2に類似しているものである。また、図11と図12とは、それぞれ、図8(a)、(b)および図9(a)、(b)ののSOIに対応する。
【0049】
以下の説明の前置きとして、正確には、上述のごとくSOI(またはSOA、さらにはAOA)と、(SOIの場合はシリコンの)材料の残部の層を含む多層基板などの構造の場合、構造の形状は一般的に、きわめて薄いパンケーキ状の形状であり、広く用いられる英語用語に従って「wafer」という単語で示される。
【0050】
そしてウェハは、したがって、図3に示したごとく、炉内に垂直に配置される(剥離に供される層を含む構造であるウェハは符号10で示し、アニーリングのための炉は符号20で示される)。
【0051】
ウェハのこの垂直配置は、炉内での剥離の終わりに、あるいは、特に剥離したウェハを炉から取り出すための取り扱い作業の際に、それぞれのウェハの剥離された二層が、互いに対して、移動するおそれを防止することを目指したものである。
【0052】
事実、先に見たごとく、表面状態の仕様は、場合によっては、きわめて厳しかった(特にSOIの場合)。したがって、剥離された2つの層の表面のすり傷のおそれを避けるために、剥離された二層のいっさいの相対的移動を防止する必要がある。
【0053】
くわえて、図4(a)に示したごとく、剥離アニーリングから得られたSOI11の表面の粗さは不均整を示す。
【0054】
事実、この図では、ヘイズ、したがって、粗さが増加したSOIの表面の区域(時計の9時と10時の間に位置する)が認められる。
【0055】
かかる不均質性は、アニーリング炉内にホットスポットが存在することの結果である。図3に示したような炉の場合、より正確には垂直温度勾配の変換が問題になる。つまり剥離されるウェハは、図4(a)の図示に対して90゜の方向で炉内に配置されているからである。
【0056】
つぎに、図4(b)を参照して、図4(a)のSOIの表面のヘイズの全体的分布が示されている。
【0057】
もう一度言うが、このSOIは、従来技術で既知の方法によって剥離アニーリングを受けたものである。
【0058】
図4(b)は、SOI全体の平均ヘイズ値が87ppm程度であることを示している。
【0059】
この値は、このSOIの平均粗さの値に直接結びつけられており、したがって、ヘイズ測定によって特徴付けられた、SOIの粗さの測定のための基準値を示している。
【0060】
正確には、このヘイズ測定、ならびに本文において後述される類似の測定は、同一の手順と同一の装置によって、ここでは、KLA Tencor Surfscan SPI(商標登録出願)型の器具によって実施される。
【0061】
つぎに、図5を参照して、三つの剥離アニーリングの際の、アニーリング炉内の温度の経時変化が原理的に示される。
【0062】
もっと正確には、この図は、異なる三つのタイプのアニーリングに対応する三つの曲線51、52、53を含んでいる。
【0063】
この三つのアニーリングの際の温度変化の開始は、従来技術で既知のごとく、350℃の初期の平段部(アニーリング初期温度に対応)と、それに続く、傾きが毎分10℃程度(あるいは未満)の温度上昇勾配とから成る。
【0064】
しかしながら、図の右側部分においては、三つのアニーリングの温度は、経時的に、異なる変化を示すことが分かる。
【0065】
特に、曲線51は、従来技術による剥離アニーリングの変化を図示している。
【0066】
かかるアニーリングにおいて、第一の平段部の間、350℃の初期レベルに維持された後、温度は、毎分10℃程度の傾きの既知の勾配にそって、500℃程度の剥離およびアニーリング終了温度まで変化する。
【0067】
しかしながら、正確には、そこから剥離が始まるのを観察できる、いわゆる「剥離開始」温度は、430℃から450℃程度の値を持つことができる。
【0068】
アニーリング初期温度は、350℃未満の値を持つことができる(これは、曲線52と53によって図示された、本発明によるアニーリングの場合にも当てはまる)。
【0069】
このアニーリングの終了は、このアニーリング終了温度で、第二の平段部を有している。
【0070】
この既知のアニーリングの場合、したがって、温度変化は単一の勾配にそって行われる。
【0071】
一方、曲線52は、第一の実施例において、本発明によって実施されたアニーリングの温度の変化を示している。
【0072】
ここで分かるように、この場合、傾きが毎分10℃程度(あるいは未満)の標準勾配の一部をとった後、温度が一旦430℃から450℃程度の転移値になったとき、温度は、傾きが第一の勾配のものとは異なる第二の勾配にそって変化する。
【0073】
二つの勾配は、ほぼ直線で示される。
【0074】
より正確には、第二の勾配は、第一の勾配のものよりかなり大きな傾きを有しており、この第二の勾配の傾きは、毎分16℃程度である。
【0075】
しかしながら、正確には、本発明によるこのアニーリング、ならびに曲線53で表されるアニーリングについて、二本の直線勾配は、転移温度によって分離された二段階での同じ概括的変化に対応する、非直線の二つの勾配に代えることが可能であり、第二段階はもっと急速な温度上昇に対応する。
【0076】
アニーリングは、600℃程度のアニーリング終了温度での平段部で終わる。
【0077】
曲線53は、本発明の実施例を示しており、この実施例では、第二の勾配が、430℃から450℃に向かう転移の後でも、毎分16℃程度の傾きを有している。
【0078】
この場合、第二の勾配は、800℃程度の、さらに高い値でのアニーリング終了温度まで延長する。
【0079】
したがって、曲線52と53に対応する、本発明による剥離アニーリングは、それぞれ異なる平均勾配を有する二段階を含む温度上昇を伴って実行される(これらの勾配は、直線のこともあるし、直線でないこともある)。
・「緩速な」段階では、その平均勾配は、10℃/分程度かそれ未満の、比較的小さい平均傾きを持つことができる、
・続く「急速な」段階では、平均傾きが増加する(15℃/分以上程度になることがある)が、この第二段階は、剥離を仕上げ、後述のごとく、改善された表面状態に達することを可能にするためのものである。
【0080】
より正確には、第一段階は、従来の剥離アニーリング勾配に対応する。
【0081】
この第一段階は、本発明の場合、剥離するウェハに「ほぼ」剥離に至る熱エネルギーを加えることを目的とする。
【0082】
さらに正確には、第一段階は転移温度で停止するが、該転移温度は、第一段階のときにウェハに加えられた熱エネルギーに続く剥離開始に対応している。
【0083】
「剥離開始」とは、脆化表面の一部が実質的に剥離を受けるが、この剥離が脆化表面全体には伝播していない状態を意味する。
【0084】
これはウェハが、その脆化表面の部位で、剥離「泡」を有する状態である。
【0085】
(曲線51で表されるもののような)従来のアニーリングにおいて、(アニーリングの際に剥離を完全に実現しようとする場合には)剥離を仕上げるために、同じ平均傾きにそった勾配を、この剥離の開始を越えて継続する。
【0086】
反対に、本発明の場合は、第二の勾配に対応する第二の段階で、アニーリングを継続するように温度変化の傾きを増すが、該傾きは、第一段階の傾きよりもかなり大きい。
【0087】
正確には、転移温度は、先に見たごとく、剥離開始に対応する温度であるが、それは、剥離されるウェハの性質と寸法に応じて適合化されるものである。この適合化は計算図表によって、あるいは実験的に行われることができるものである。
【0088】
この点に関して、さらに指摘すると、「転移温度」は、より正確には、ウェハに加えられた「転移熱予算」に対応しており、それ自体は、ウェハの脆化表面内で剥離開始が得られるウェハの状態に対応する。
【0089】
第二段階は、既知の仕方で得られるものに対してかなり改善された表面状態(とくに粗さ)に達することを可能にして、剥離を仕上げることを目的とする。
【0090】
事実、本件出願人は、第一段階を継続させて、先に定義され明らかにされたような転移温度の後、かなり増加した平均傾きの第二段階で、従来技術での剥離アニーリングの終わりに得られるものに対してかなり改善された、剥離層の表面状態が得られることを認めた。
【0091】
第二段階は、増加した平均傾きを示すことに加えて、さらに好適には、ウェハを、(曲線51によって図示されたごとく500℃程度である)従来技術での剥離アニーリングの終了温度に対して同じくかなり増加した、剥離終了温度にすることも明確にしておこう。
【0092】
このことは、曲線52と53のアニーリング終了温度によって図示される。
【0093】
そしてこの特性は、第二段階に関連する急な平均傾きと組み合わされて、実際に、特に興味深い表面状態を得ることを可能にするが、この場合、剥離された層の表面の粗さは、さらに減少する。
【0094】
ウェハの脆化表面の特定の場所で剥離を開始するために、炉の内部の温度の不均質性(例えば、内部にウェハが垂直に配置された炉内の熱傾度の存在)を活用することができるだろう。
【0095】
正確には、剥離するウェハが、異なる機械的特性を有する二つのチップの接着によって構成される場合、接着された二つのチップのそれぞれの機械的ふるまいもまた、層の剥離に影響する。
【0096】
これは例えば、SMARTCUT(登録商標)型の方法によって作製したSOIの場合であり、SOIは、SOIとシリコンの残部の、(打ち込みで構成された)脆化表面の部位での剥離によって得られる。
【0097】
正確には、この点に関して、「剥離」と言うとき、ここでは、剥離とは、接着(広く用いられる英語用語では「bonding」)によって実現されていた結合を解除する作業を意味しない。
【0098】
したがって、SOIを構成するためのウェハの「剥離」の場合、(酸化され打ち込まれたシリコンプレートと、補強材との間の)接着によって、接着界面を構成し、打ち込みによって実現された脆化表面の部位で剥離するが、この脆化表面は、非常に似ていても、接着界面とは区別される。
【0099】
この場合、剥離される二つの「層」は、したがって、一方では、補強材、酸化物およびシリコンのチップとを有するSOI自体であり、他方では、シリコンの残部である。
【0100】
SOIの酸化物とシリコンのチップはきわめて薄いので、SOIは、補強材の機械的特性と同一視できるような機械的特性を有しており、その結果、剥離される二つの「層」は、シリコンと補強材のそれぞれの機械的特性を有する(補強材はシリコンで実現することができるが、しかしもっとも多様な材料、例えば石英でも実現できるので、性質が異なることがある)。
【0101】
機械的特性の観点から、したがって、SOIの剥離される二層のそれぞれを、「剥離する」ウェハを構成するためにあらかじめ接着された二つのチップ(シリコンのチップと、補強材)と、それぞれ同一視することができる。
【0102】
すぐ後の記述は、あらかじめ接着された二つのチップと同じように同一視することができる二層の剥離(すなわち、あらかじめ実現した脆化界面の破断)にも当てはまり、剥離される二層のそれぞれは、本質的に、これら二つのチップの一方の材料によって構成される。
【0103】
また、一般的に、剥離する層の機械的ふるまいの影響に戻ると、正確には、SOIの剥離される二層(シリコンの残部、およびSOI自体)は、したがって、異なる機械的特性を有することがある。
【0104】
くわえて、これら二層は、先に見たごとく、機械的観点からは、シリコンのチップ、および補強材と同等である(これら二つの要素は、接着によって組み合わされている)。
【0105】
正確には、このように接着された二つのチップは、厳密には平滑でない。
【0106】
事実、かかるチップの平滑性には公差が存在する。
【0107】
そして、二つのチップ(酸化され打ち込まれたシリコンS、および補強材R−図6参照)は、二つのそれぞれのチップのくぼみが、図に原理的に示したごとく、向かい合うように実現されている。
【0108】
正確には、この図において、接着された二つのチップのくぼみは、実際よりもはるかに深く表現されており、実際の比率には全く対応していない。
【0109】
かかる接着の際に、二つのチップのくぼみは、二つのチップの表面を一緒に接着するように「つぶされる」。このように構成されたウェハの二つのチップは(したがって「剥離する」二層は、というのも、先に見たごとく、これら二層は、接着された二つのチップと機械的に同等であるので)、互いに(特にその中央領域で)、接近させることによって軽くプレストレスを付与されている。
【0110】
したがって、これら二層は、上述の接着による応力緩和運動において、相互の間に剥離が開始されたらすぐに、互いに離れる傾向がある。
【0111】
そして、これによって、上述の、第一のアニーリング段階の後に得られる、初期剥離後の剥離の継続が促進される。
【0112】
正確には、この緩和現象は、その剥離される二層が、それらを互いに近づけるプレストレスを受けてあらかじめ接着された二つのチップと同一視できるようないっさいのウェハの、本発明による剥離について作用する。
【0113】
一般的に、本発明による方法に戻ると、先に述べたごとく、アニーリング終了温度は、従来技術のアニーリング終了温度よりも高い。
【0114】
より正確には、本発明の推奨実施例において、500℃から800℃程度のアニーリング終了温度で、有利な結果が得られるだろう。
【0115】
さらに正確には、本発明の推奨実施例によれば、アニーリング終了温度は600℃程度である。
【0116】
正確には、「急速な」勾配と呼ばれる第二の勾配の傾きは、必ずしも毎分16℃ではない。この非制限的値は適合させることができる。いずれにしても、この値は、温度上昇の第一の勾配の傾きの値をかなり超える。
【0117】
同様に、アニーリング終了温度は、好適には、従来の剥離アニーリングのためよりも実質的にかなり高く選択されるが、推奨値でしかない上述の値に限定されない。
【0118】
また正確には、曲線52と53に示された二つの直線勾配の温度上昇の特徴は、本発明の特定の実施態様に過ぎない。
【0119】
実際、本発明によって実施された、かかるアニーリングの一般的特徴は、下記の特徴を有する。
第一段階として、温度を(前述のごとく350℃未満の値を持つことがある)アニーリング開始温度から、ウェハ剥離開始温度に対応する温度にする。正確には、剥離開始は、例えば、打ち込みによって画定された脆化表面から剥離アニーリングによって発生した気泡の直径を、それ自体既知のいっさいの手段によって観察することができるが、気泡は、打ち込まれた化学種によって構造内に形成された微小空洞の合体に由来する。この第一段階は、曲線52と53の「緩速な」第一の勾配に対応する。
続いて、第二段階では、既知の剥離アニーリングのように温度を安定させる代わりに、剥離開始温度よりわずかに高いだけの温度に対応するアニーリング終了温度で、反対に、温度の上昇を継続するだけでなく、単位時間当たりの温度上昇をも増加させる。
【0120】
したがって、第一段階は、機械的な剥離開始に対応し、他方で、集中的アニーリングの第二段階は、この剥離を仕上げるだけでなく、(後で詳しく述べるごとく)きわめて良好な表面を得ることも可能にし、したがって、この第二段階は、仕上げ段階に対応するように考えられる。
【0121】
また正確には、アニーリングの二つの段階の間の転移温度に対応する、剥離開始温度は、剥離する構造の特性に応じて変化することがある。
【0122】
事実、上述の430℃から450℃の値は、厳密には制限的でない。構造の材料および、(この表面が打ち込みによって生成された場合の)脆化表面の生成に用いられた打ち込みの用量やエネルギーなどの特性に応じて、この温度はある程度変動することがある。
【0123】
例えば、打ち込みによって脆化表面を生成するならば、剥離開始の発泡を引き起こすために加えられなければならない熱予算は、打ち込みエネルギーを変更したときには、適合させなければならない。
【0124】
図7(a)、図8(a)、図9(a)は、三つの異なる態様にしたがって剥離アニーリングを受けた三つのSOIの表面の、ヘイズの空間分布の違いを示している。
【0125】
図7(a)は、したがって、図5の曲線51に対応する、従来の剥離アニーリングを受けたSOIの表面のヘイズの分布を示している。
【0126】
この図は、図7(b)に関連づけられるものであり、図7(b)は、図4(b)にならって、SOIの表面のヘイズの全体的分布と、87ppm程度の平均値を示している。
【0127】
一方、図8(a)は、本発明による剥離アニーリングを受けたSOIの表面のヘイズの空間分布を、図5の曲線52に対応する温度の変化と共に示している。
【0128】
この図は、SOIの表面上に73ppm程度の平均ヘイズ値が導き出される図8(b)に関連づけられる。
【0129】
このように、剥離から得られたSOIの表面で、平均ヘイズ値のかなりの減少が認められ、それゆえ、粗さのかなりの減少が認められることになる。
【0130】
図9(a)(b)は、図5の曲線53に合致する温度変化によって剥離アニーリングを受けた、別のSOIに対応する。
【0131】
この場合、図8(b)に特に示したごとく、SOIの表面のヘイズの平均値は、5ppm程度である。
【0132】
したがって、これは、SOIの表面の粗さの、きわめて大きな減少に対応する。
【0133】
他方、図10から図12までは、(図5の三つの曲線51、52、53にそれぞれ対応する)上述の三つのそれぞれの態様による剥離アニーリングを受けた三つのSOIのクラウンの状態の変化を図示している。
【0134】
これらの図10から図12までは、SOI構造の周辺劣化の大きな減少を示している(一番劣化した構造は、従来のアニーリングに対応し、一番温存された構造は、本発明によって実施されたアニーリングに対応しており、それは、図5の曲線53に対応する)。
【0135】
正確には、上記の例は、SOIを発生することを可能にする剥離を参照して記載されたが、本発明は、剥離する層を画定することを可能にする脆化表面を有するいっさいの構造の剥離に応用できる。
【0136】
【発明の効果】
以上述べたように、本発明によれば、SOIなどで、剥離から得られた表面の改善された表面状態を生み出すような剥離アニーリングの実現を可能にすることができる。また、アニーリングによる剥離の結果認められる周辺縁の劣化を抑えることもできる。したがって、電子工学、光学またはオプトエレクトロニクスのための基板の処理に関して、信頼性および歩留まりの向上に資するとろが大きい。
【図面の簡単な説明】
【図1】従来技術におけるSOIの表面のヘイズと粗さの関係の一例を示す図
【図2】従来技術におけるアニーリングによる剥離後のSOIの周辺縁の顕微鏡観察の一例
【図3】本発明に用いられる、アニーリング炉の概略図
【図4】従来技術によって剥離アニーリングをうけたSOIの表面のヘイズの空間分布(a)と、全体的に示すグラフ(b)
【図5】本発明に係る剥離アニーリングの温度経過と従来技術との比較
【図6】SMARTCUT(登録商標)型の方法において、酸化され打ち込まれたシリコンチップと、補強材の接着原理的に示している、
【図7】アニーリング剥離後のSOIの表面でのヘイズの分布空間分布(a)と全体的グラフ(b)
【図8】アニーリング剥離後のSOIの表面でのヘイズの分布空間分布(a)と全体的グラフ(b)
【図9】アニーリング剥離後のSOIの表面でのヘイズの分布空間分布(a)と全体的グラフ(b)
【図10】図7に対応する周辺縁の顕微鏡観察
【図11】図8に対応する周辺縁の顕微鏡観察
【図12】図9に対応する周辺縁の顕微鏡観察
【符号の説明】
10 層を含む構造
11 SOI
20 炉
Claims (13)
- 二層の間に画定された脆化表面にそって材料の二層を剥離する剥離方法において、
該剥離方法は、前記二層の前記剥離を行うための熱アニーリングを含んでおり、
前記熱アニーリングによって、温度を熱アニーリング開始温度から熱アニーリング終了温度にするに際して、
該熱アニーリングの際に、第一段階によって転移温度まで熱アニーリング温度を変化させ、ついで、単位時間当たりの温度上昇が第一段階のときよりも高い第二段階によって熱アニーリング温度を変化させ、
前記転移温度は、前記脆化表面の一部が剥離を受け、前記脆化表面全体には伝搬していない状態となる温度であることを特徴とする、材料の二層を剥離する方法。 - 前記第一段階において、前記脆化表面の一部が剥離を受け、前記第二段階において、前記脆化表面の剥離を仕上げることを特徴とする、請求項1に記載の、材料の二層を剥離する方法。
- 前記第二段階に続いて、一定温度で加熱する段階があることを特徴とする、請求項1または2に記載の、材料の二層を剥離する方法。
- 前記一定温度が、前記熱アニーリング終了温度に対応することを特徴とする、請求項3に記載の、材料の二層を剥離する方法。
- 前記第一段階のとき、単位時間当たりの温度上昇は、10℃/分以下の、平均傾きであることを特徴とする、請求項1から4のいずれか一つに記載の、材料の二層を剥離する方法。
- 前記第二段階のとき、単位時間当たりの温度上昇は、15℃/分を越える、平均傾きであることを特徴とする、請求項1から5のいずれか一つに記載の、材料の二層を剥離する方法。
- 前記熱アニーリング開始温度は、350℃以下であることを特徴とする、請求項1から6のいずれか一つに記載の、材料の二層を剥離する方法。
- 前記熱アニーリング終了温度は、500℃から800℃であることを特徴とする、請求項1から7のいずれか一つに記載の、材料の二層を剥離する方法。
- 前記熱アニーリング終了温度は、600℃であることを特徴とする、請求項8に記載の、材料の二層を剥離する方法。
- 前記転移温度は、430℃から450℃であることを特徴とする、請求項1から9のいずれか一つに記載の、材料の二層を剥離する方法。
- 前記脆化表面は、シリコンプレート内へ水素イオンを打ち込むことによって生成されることを特徴とする、請求項1から10のいずれか一つに記載の、材料の二層を剥離する方法。
- 前記二層は、シリコン層を含んでいることを特徴とする、請求項11に記載の、材料の二層を剥離する方法。
- 前記二層は、シリコンの二層であり、該二層の一方はSOIに対応し、他方はシリコンの残部に対応することを特徴とする、請求項11または12に記載の、材料の二層を剥離する方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR0205500 | 2002-05-02 | ||
FR0205500A FR2839385B1 (fr) | 2002-05-02 | 2002-05-02 | Procede de decollement de couches de materiau |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003347526A JP2003347526A (ja) | 2003-12-05 |
JP4688408B2 true JP4688408B2 (ja) | 2011-05-25 |
Family
ID=28800114
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003127228A Expired - Lifetime JP4688408B2 (ja) | 2002-05-02 | 2003-05-02 | 材料の二層を剥離する方法 |
Country Status (10)
Country | Link |
---|---|
US (2) | US6828216B2 (ja) |
EP (1) | EP1359615B1 (ja) |
JP (1) | JP4688408B2 (ja) |
KR (1) | KR100796833B1 (ja) |
CN (1) | CN1323426C (ja) |
AT (1) | ATE412973T1 (ja) |
DE (1) | DE60324353D1 (ja) |
FR (1) | FR2839385B1 (ja) |
SG (1) | SG127693A1 (ja) |
TW (1) | TWI270931B (ja) |
Families Citing this family (42)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6912330B2 (en) * | 2001-05-17 | 2005-06-28 | Sioptical Inc. | Integrated optical/electronic circuits and associated methods of simultaneous generation thereof |
FR2874455B1 (fr) * | 2004-08-19 | 2008-02-08 | Soitec Silicon On Insulator | Traitement thermique avant collage de deux plaquettes |
FR2839385B1 (fr) * | 2002-05-02 | 2004-07-23 | Soitec Silicon On Insulator | Procede de decollement de couches de materiau |
EP1429381B1 (en) * | 2002-12-10 | 2011-07-06 | S.O.I.Tec Silicon on Insulator Technologies | A method for manufacturing a material compound |
FR2858715B1 (fr) * | 2003-08-04 | 2005-12-30 | Soitec Silicon On Insulator | Procede de detachement de couche de semiconducteur |
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US7282449B2 (en) | 2004-03-05 | 2007-10-16 | S.O.I.Tec Silicon On Insulator Technologies | Thermal treatment of a semiconductor layer |
FR2867307B1 (fr) | 2004-03-05 | 2006-05-26 | Soitec Silicon On Insulator | Traitement thermique apres detachement smart-cut |
FR2867310B1 (fr) | 2004-03-05 | 2006-05-26 | Soitec Silicon On Insulator | Technique d'amelioration de la qualite d'une couche mince prelevee |
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KR100738460B1 (ko) | 2005-12-23 | 2007-07-11 | 주식회사 실트론 | 나노 에스오아이 웨이퍼의 제조방법 |
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JP2009532918A (ja) | 2006-04-05 | 2009-09-10 | シリコン ジェネシス コーポレーション | レイヤトランスファプロセスを使用する太陽電池の製造方法および構造 |
FR2899594A1 (fr) * | 2006-04-10 | 2007-10-12 | Commissariat Energie Atomique | Procede d'assemblage de substrats avec traitements thermiques a basses temperatures |
JP5028845B2 (ja) | 2006-04-14 | 2012-09-19 | 株式会社Sumco | 貼り合わせウェーハ及びその製造方法 |
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US8153513B2 (en) | 2006-07-25 | 2012-04-10 | Silicon Genesis Corporation | Method and system for continuous large-area scanning implantation process |
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FR2914496B1 (fr) * | 2007-03-29 | 2009-10-02 | Soitec Silicon On Insulator | Amelioration de la defectivite post decollement d'une couche mince par modification de son recuit de decollement. |
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JP5493343B2 (ja) * | 2008-12-04 | 2014-05-14 | 信越半導体株式会社 | 貼り合わせウェーハの製造方法 |
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FR2968121B1 (fr) | 2010-11-30 | 2012-12-21 | Soitec Silicon On Insulator | Procede de transfert d'une couche a haute temperature |
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JP6056516B2 (ja) * | 2013-02-01 | 2017-01-11 | 信越半導体株式会社 | Soiウェーハの製造方法及びsoiウェーハ |
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- 2003-04-30 AT AT03291052T patent/ATE412973T1/de not_active IP Right Cessation
- 2003-04-30 TW TW092110084A patent/TWI270931B/zh not_active IP Right Cessation
- 2003-04-30 DE DE60324353T patent/DE60324353D1/de not_active Expired - Lifetime
- 2003-04-30 EP EP03291052A patent/EP1359615B1/fr not_active Expired - Lifetime
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JP2003347526A (ja) | 2003-12-05 |
FR2839385A1 (fr) | 2003-11-07 |
TWI270931B (en) | 2007-01-11 |
CN1479353A (zh) | 2004-03-03 |
KR100796833B1 (ko) | 2008-01-22 |
DE60324353D1 (de) | 2008-12-11 |
TW200402770A (en) | 2004-02-16 |
US7300856B2 (en) | 2007-11-27 |
US20030216008A1 (en) | 2003-11-20 |
CN1323426C (zh) | 2007-06-27 |
US6828216B2 (en) | 2004-12-07 |
EP1359615A1 (fr) | 2003-11-05 |
EP1359615B1 (fr) | 2008-10-29 |
US20050101104A1 (en) | 2005-05-12 |
SG127693A1 (en) | 2006-12-29 |
ATE412973T1 (de) | 2008-11-15 |
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Legal Events
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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