JP5263509B2 - 貼り合わせウェーハの製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 238000010438 heat treatment Methods 0.000 claims description 71
- 238000000034 method Methods 0.000 claims description 23
- 238000005468 ion implantation Methods 0.000 claims description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 13
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 13
- 238000009832 plasma treatment Methods 0.000 claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 239000013078 crystal Substances 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 239000007789 gas Substances 0.000 claims description 7
- 150000002500 ions Chemical class 0.000 claims description 7
- 238000000926 separation method Methods 0.000 claims description 6
- 230000032798 delamination Effects 0.000 claims description 4
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 235000012431 wafers Nutrition 0.000 description 107
- 230000007547 defect Effects 0.000 description 34
- 239000010408 film Substances 0.000 description 33
- 239000010409 thin film Substances 0.000 description 13
- 230000000052 comparative effect Effects 0.000 description 8
- 239000001257 hydrogen Substances 0.000 description 5
- 229910052739 hydrogen Inorganic materials 0.000 description 5
- -1 hydrogen ions Chemical class 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 239000011800 void material Substances 0.000 description 4
- 238000009826 distribution Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000004299 exfoliation Methods 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- 238000011282 treatment Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000009998 heat setting Methods 0.000 description 1
- 125000002887 hydroxy group Chemical group [H]O* 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000000678 plasma activation Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
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Description
SOIウェーハを作製する場合、BOXが100nm以下と薄くなると欠陥の数が増える傾向があり、またBOXが100nm以上の厚い場合でも剥離熱処理を含めた前工程でのパーティクル等が起因になり欠陥が発生する。
このように、ウェーハを直接あるいはシリコン酸化膜を介して貼り合わせる際に、貼り合わせ前のウェーハの少なくとも一方にプラズマ処理を行うことで、貼り合わせ強度を高める。更に、昇温工程のない一定温度での剥離熱処理を行うことによって、結合強度の急激な上昇とともにボイドの要因となる欠陥の成長を抑制(消滅)することができる。また剥離熱処理の際に、温度を475℃以上に設定するとかえってボイドが発生しやすくなるので、剥離熱処理温度を475℃未満にする。これによって貼り合わせ界面にボイドが発生することを抑制することができ、従って貼り合わせウェーハの薄膜や貼り合わせ界面に欠陥が発生することを抑制できる。
剥離熱処理の温度が400℃未満の場合、剥離を発生させるために数10時間以上の長時間を必要としたり、イオン注入層に外力を加える必要が生じるため、効率が低下する。
また、450℃以下の温度範囲とすれば、ボイドの発生率が急激に増加することもないので、上限温度を450℃以下とすれば、確実にボイドの発生を抑制することができる。
一定温度で熱処理した後は、貼り合わせたウェーハは既に剥離が生じており、熱処理炉から取り出す際の温度は特に限定されるものではない。しかし、剥離熱処理の温度と同一温度とすれば、降温工程を省略することができるので効率的であり、製造コストを低減させることができる。
上述のように本発明の貼り合わせウェーハの製造方法によれば、貼り合わせウェーハの薄膜側に欠陥が発生することを抑制でき、シリコン酸化膜の厚さが100nm以下と薄い場合にも、貼り合わせ界面にボイドやブリスターが発生することを抑制することができる。
また剥離熱処理時の一定温度を475℃未満にすることによって、ウェーハを熱処理炉に投入する際の温度が高くなることによってウェーハ面内の温度分布が大きくなることを抑制し、剥離が面内で段階的に生ずることを抑制することができる。
そしてこれらの効果によって貼り合わせウェーハの薄膜や貼り合わせ界面に欠陥が発生することを抑制することができる。
前述のように、シリコン単結晶からなるボンドウェーハを、直接あるいは100nm以下と極めて薄いシリコン酸化膜を介してベースウェーハと貼り合わせる際に、貼り合わせウェーハの薄膜および貼り合わせ界面に発生する欠陥を防止することができる貼り合わせウェーハの製造方法の開発が待たれていた。
そして貼り合わせ前のウェーハの少なくとも一方をプラズマ処理することで貼り合わせ強度を高めた場合でも、シリコン単結晶ウェーハを直接あるいは100nm以下のシリコン酸化膜を介して貼り合わせる場合には、このような昇温工程を行う熱処理を行うとボイドやブリスターを十分に低減することはできない。
ここで図1ではボンドウェーハ10にだけ予め絶縁膜として酸化膜12が形成されているが、酸化膜12はベースウェーハ20にだけ形成されていてもよいし、両ウェーハに形成されていてもよい。また両ウェーハともに酸化膜が形成されていなく、直接貼り合わされる場合もある。これらは目的に応じて適宜選択される。
このとき形成させる酸化膜としては、例えば熱酸化膜、CVD酸化膜等を形成させることができる。なお、それぞれのウェーハに形成される酸化膜は、裏面も含めたウェーハの全面に形成される他、貼り合わせ面のみに形成されていてもよい。
本発明の貼り合わせウェーハの製造方法は、貼り合わせ界面でのボイドやブリスターの発生を抑制することができるものであるため、貼り合わせ面のシリコン酸化膜の厚さが100nm以下と薄く、欠陥が発生し易い場合であっても、貼り合わせウェーハの薄膜や貼り合わせ界面に欠陥が発生することを抑制することができ、好適である。
ここで、ボンドウェーハ10の酸化膜12にだけプラズマ処理を施すこともできるし、両ウェーハにプラズマ処理を施すこともできる。酸化膜を介さずに直接貼り合わせる場合も、もちろんボンドウェーハとベースウェーハのどちらか一方の貼り合わせ面にだけプラズマ処理を施すことができるし、両ウェーハの貼り合わせ面に処理を施すこともできる。
このように、プラズマ処理を行うことで処理面はOH基が増加するなどして活性化し、貼り合わせの際に、水素結合等によりウェーハ同士を強固に貼り合わせることができる。
このように、プラズマ処理を施した表面を貼り合わせ面として、例えば減圧又は常圧下、両ウェーハを密着させれば、高温処理等を施さなくても十分に強固に貼り合わせることができる。
このボンドウェーハの剥離は、熱処理で行う。
そしてこの熱処理は、貼り合わせたウェーハを、475℃未満の一定温度に炉内温度を設定した熱処理炉に昇温工程なしで直接投入して、当該一定温度で行うものとする。
熱処理時に炉内温度を昇温させてウェーハ温度を徐々に上昇させると昇温中に結合強度が増加するが、それとともに、貼り合わせ界面の欠陥も同時に成長するため、欠陥の低減を達成することができない。しかし、昇温工程なしで剥離熱処理温度まで貼り合わせたウェーハの温度を一気に上げることで、貼り合わせ界面の欠陥の成長を抑制するとともに結合強度を増加させることができる。
また、炉内温度を475℃以上とすると、温度が高いため、ウェーハ面内に温度分布が発生し、これによって剥離が段階的に起こってかえってボイドが発生しやすくなる。そこで炉内設定温度は475℃未満とする。炉内設定温度の下限は特に限定されないが、熱処理のみで剥離を発生させるためには、350℃より高い温度とすることが好ましい。
熱処理温度が400℃未満の場合、剥離するために数10時間以上の熱処理が必要であったり、機械的外力をイオン注入層に加える必要があるため、効率が良くなく、安価に製造するために400℃以上とすることが好ましい。
更に、450℃を超える場合、ボイドの発生確率が上昇することがあるため、450℃以下とすることが好ましく、この条件であれば、ボイドの発生を確実に抑制することができる。
剥離熱処理後に貼り合わせたウェーハを取り出す際の温度は任意で有り、特に限定されるものではないが、剥離熱処理時の温度と同じであれば、降温する必要が無く、熱処理工程を簡略化することができ、製造コストを削減することができる。
(実施例1)
直径300mmのシリコン単結晶からなるボンドウェーハとベースウェーハを複数枚用意して、ボンドウェーハのみに厚さ20nmのシリコン酸化膜を950℃ドライ酸化により成長させた。
その後、ボンドウェーハの一方の表面にシリコン酸化膜を通して水素イオンを打ち込んだ。注入条件は50keV、5×1016atoms/cm2で行った。
そして剥離後の貼り合わせSOIウェーハのSOI表面(薄膜)の欠陥を目視により観察した。その結果を表1に示す。
剥離熱処理温度を475℃、500℃、550℃、600℃とし、熱処理時間をそれぞれ1時間、30分、30分、30分とした以外は、実施例1と同一条件でSOIウェーハを作製し、同様にSOI表面(薄膜)の状態を目視により観察した。その結果も表1に示す。
これに対して比較例1の貼り合わせウェーハは、すべてのSOIウェーハ表面に欠陥が発生していた。そして、その欠陥を顕微鏡により観察するとボイドが連続して線状になっているのが観察され、またその発生数は熱処理温度が高いほど多かった。
剥離熱処理として、昇温工程のある熱処理(350℃の熱処理炉に投入し、ウェーハが350℃に達するまで保持してから5℃/分の昇温工程を経て、400℃、450℃、500℃、550℃、600℃の熱処理温度でそれぞれ6時間、3時間、30分、30分、30分の熱処理時間)とした以外は、実施例1と同一条件でSOIウェーハを作製し、SOI表面を目視により観察した。
剥離熱処理として、昇温工程のある熱処理(350℃の熱処理炉に投入し、直ちに5℃/分の昇温工程を経て、400℃、450℃、500℃、550℃、600℃の熱処理温度でそれぞれ6時間、3時間、30分、30分、30分の熱処理時間)とした以外は、実施例1と同一条件でSOIウェーハを作製し、SOI表面を目視により観察した。
比較例2、比較例3の結果を表2に示す。
Claims (2)
- 少なくとも、シリコン単結晶からなるボンドウェーハの表面から水素イオンまたは希ガスイオンの少なくとも一種類のガスイオンをイオン注入して前記ボンドウェーハ内部にイオン注入層を形成し、前記ボンドウェーハのイオン注入した表面とシリコン単結晶からなるベースウェーハの表面とをシリコン酸化膜を介して貼り合わせた後、剥離熱処理を行うことによって前記イオン注入層で前記ボンドウェーハを剥離させて貼り合わせウェーハを製造する貼り合わせウェーハの製造方法において、
前記イオン注入層形成後、前記貼り合わせの前に、前記ボンドウェーハと前記ベースウェーハの少なくとも一方の貼り合わせ面に対してプラズマ処理を施し、
かつ前記剥離熱処理は、炉内温度が400℃以上450℃以下の一定温度に設定された熱処理炉内に貼り合わせたウェーハを昇温工程なしで直接投入し、前記一定温度で熱処理するものとし、
前記シリコン酸化膜の厚さを、100nm以下とすることを特徴とする貼り合わせウェーハの製造方法。 - 前記一定温度で熱処理した後に前記熱処理炉から前記貼り合わせウェーハを取り出す際の温度を、前記剥離熱処理の際の温度と同一温度とすることを特徴とする請求項1に記載の貼り合わせウェーハの製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008241378A JP5263509B2 (ja) | 2008-09-19 | 2008-09-19 | 貼り合わせウェーハの製造方法 |
EP09814212A EP2325868A4 (en) | 2008-09-19 | 2009-08-04 | METHOD OF PRODUCING COATED WAFER |
PCT/JP2009/003708 WO2010032366A1 (ja) | 2008-09-19 | 2009-08-04 | 貼り合わせウェーハの製造方法 |
US13/060,558 US20110151643A1 (en) | 2008-09-19 | 2009-08-04 | Method for manufacturing bonded wafer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008241378A JP5263509B2 (ja) | 2008-09-19 | 2008-09-19 | 貼り合わせウェーハの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010073988A JP2010073988A (ja) | 2010-04-02 |
JP5263509B2 true JP5263509B2 (ja) | 2013-08-14 |
Family
ID=42039218
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008241378A Active JP5263509B2 (ja) | 2008-09-19 | 2008-09-19 | 貼り合わせウェーハの製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20110151643A1 (ja) |
EP (1) | EP2325868A4 (ja) |
JP (1) | JP5263509B2 (ja) |
WO (1) | WO2010032366A1 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8557679B2 (en) | 2010-06-30 | 2013-10-15 | Corning Incorporated | Oxygen plasma conversion process for preparing a surface for bonding |
JP2013143407A (ja) * | 2012-01-06 | 2013-07-22 | Shin Etsu Handotai Co Ltd | 貼り合わせsoiウェーハの製造方法 |
JP6500845B2 (ja) * | 2016-06-14 | 2019-04-17 | 信越半導体株式会社 | 貼り合わせウェーハの製造方法 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3134391B2 (ja) | 1991-09-19 | 2001-02-13 | 株式会社デンソー | シリコン基板の接合方法 |
JPH08250508A (ja) * | 1995-03-09 | 1996-09-27 | Asahi Kasei Micro Syst Kk | 半導体ウエハーの熱処理方法 |
JP2001274368A (ja) * | 2000-03-27 | 2001-10-05 | Shin Etsu Handotai Co Ltd | 貼り合わせウエーハの製造方法およびこの方法で製造された貼り合わせウエーハ |
JP2003204048A (ja) * | 2002-01-09 | 2003-07-18 | Shin Etsu Handotai Co Ltd | Soiウエーハの製造方法及びsoiウエーハ |
FR2839385B1 (fr) | 2002-05-02 | 2004-07-23 | Soitec Silicon On Insulator | Procede de decollement de couches de materiau |
JP2004214399A (ja) * | 2002-12-27 | 2004-07-29 | Sumitomo Mitsubishi Silicon Corp | 半導体基板の製造方法およびウェーハ剥離熱処理装置 |
JP4407127B2 (ja) * | 2003-01-10 | 2010-02-03 | 信越半導体株式会社 | Soiウエーハの製造方法 |
EP1662549B1 (en) * | 2003-09-01 | 2015-07-29 | SUMCO Corporation | Method for manufacturing bonded wafer |
WO2005027217A1 (ja) * | 2003-09-08 | 2005-03-24 | Sumco Corporation | Soiウェーハおよびその製造方法 |
US7544583B2 (en) * | 2003-09-08 | 2009-06-09 | Sumco Corporation | SOI wafer and its manufacturing method |
JP4730581B2 (ja) * | 2004-06-17 | 2011-07-20 | 信越半導体株式会社 | 貼り合わせウェーハの製造方法 |
JP4951949B2 (ja) * | 2005-12-05 | 2012-06-13 | 株式会社Sumco | 貼合せ基板の製造方法 |
JP2008066500A (ja) * | 2006-09-07 | 2008-03-21 | Sumco Corp | 貼り合わせウェーハおよびその製造方法 |
EP1993128A3 (en) * | 2007-05-17 | 2010-03-24 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing soi substrate |
-
2008
- 2008-09-19 JP JP2008241378A patent/JP5263509B2/ja active Active
-
2009
- 2009-08-04 US US13/060,558 patent/US20110151643A1/en not_active Abandoned
- 2009-08-04 WO PCT/JP2009/003708 patent/WO2010032366A1/ja active Application Filing
- 2009-08-04 EP EP09814212A patent/EP2325868A4/en not_active Withdrawn
Also Published As
Publication number | Publication date |
---|---|
JP2010073988A (ja) | 2010-04-02 |
US20110151643A1 (en) | 2011-06-23 |
EP2325868A1 (en) | 2011-05-25 |
WO2010032366A1 (ja) | 2010-03-25 |
EP2325868A4 (en) | 2011-09-28 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100818 |
|
A131 | Notification of reasons for refusal |
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|
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130416 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 5263509 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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