[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP4511462B2 - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP4511462B2
JP4511462B2 JP2005503368A JP2005503368A JP4511462B2 JP 4511462 B2 JP4511462 B2 JP 4511462B2 JP 2005503368 A JP2005503368 A JP 2005503368A JP 2005503368 A JP2005503368 A JP 2005503368A JP 4511462 B2 JP4511462 B2 JP 4511462B2
Authority
JP
Japan
Prior art keywords
address
data
row address
column
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005503368A
Other languages
English (en)
Other versions
JPWO2005004164A1 (ja
Inventor
仁史 池田
伸也 藤岡
貴寛 澤村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Publication of JPWO2005004164A1 publication Critical patent/JPWO2005004164A1/ja
Application granted granted Critical
Publication of JP4511462B2 publication Critical patent/JP4511462B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1042—Read-write modes for single port memories, i.e. having either a random port or a serial port using interleaving techniques, i.e. read-write of one part of the memory while preparing another part

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Description

本発明は、読み出しデータを連続して出力し、あるいは書き込みデータを連続して入力するコンティニュアスモードを有する半導体記憶装置に関する。
一般に、SDRAM等のクロック同期式の半導体記憶装置は、クロックに同期して読み出しデータを連続して出力し、あるいは書き込みデータを連続して入力するバーストモードあるいはコンティニュアスモードを有している。この種の動作モードを有する半導体記憶装置は、外部端子を介して受ける先頭アドレスに続く内部アドレスを順次生成するアドレスカウンタを有している。そして、アドレスカウンタにより生成される内部アドレスが示すデータを順次出力または入力する。
バーストモードは、１本のワード線に接続される複数のメモリセルからデータを順次読み出し、またはこれ等メモリセルにデータを順次書き込む動作モードである（例えば、特許文献１）。バーストモードを有する半導体記憶装置では、データの出力数または入力数が、バースト長として予め設定される。
コンティニュアスモードは、複数のワード線にそれぞれ接続されるメモリセルからデータを順次読み出し、またはこれ等メモリセルにデータを順次書き込む動作モードである。コンティニュアスモードでは、バースト長は決まっていない。全てのアドレスのデータは、チップを活性化し続けることで連続して入出力可能である。
特開平９−１０６６６９号公報
図１は、コンティニュアスモードを有する半導体記憶装置の読み出し動作および書き込み動作の例を示している。
この半導体記憶装置は、クロック信号CLKの立ち上がりエッジに同期してデータを入出力する。一般に、この種の方式は、SDR（Single Data Rate）方式と称されている。
この例では、１ビットのデータ端子DQに対して４ビットの並列データがメモリアレイから同時に読み出され、データバスDBを介してデータラッチにラッチされる。データラッチは、受けた並列データを直列データに変換し、クロックに同期してデータ端子DQに順次出力する。
コンティニュアス読み出し動作では、まず、チップイネーブル信号/CEが活性化され、読み出すデータの先頭アドレスを示すアドレス信号AD（この例では、A05）が、半導体記憶装置に供給される（図１（ａ））。半導体記憶装置の内部回路は、メモリアレイ内の所定のビット線をデータバス線DB（DB1、DB2）にそれぞれ接続するために、コラム選択信号CLを２回連続して活性化する（図１（ｂ））。コラム選択信号CLの活性化により、アドレスA05に対応するデータD05を含む４つの読み出しデータD04-07およびそれに続くアドレスA08-11に対応する４つの読み出しデータD08-11が、データバス線DB1、DB2に伝達され、データラッチにラッチされる（図１（ｃ、ｄ））。すなわち、データラッチには、データ端子DQ毎に８アドレス分のデータがラッチされる。
この後、ラッチされた並列の読み出しデータは、直列データに変換され、クロック信号
CLKに同期して順次出力される（図１（ｅ））。読み出しデータD05-07が全て出力された後、次のアドレス（A12-15）に対応するコラム選択信号CLが活性化され、読み出しデータD12-15がデータラッチにラッチされる（図１（ｆ））。ラッチされた読み出しデータは、直列データに変換され、クロック信号CLKに同期して順次出力される。
一方、コンティニュアス書き込み動作では、先頭アドレスA05の供給から所定のクロック後に、書き込みデータD05、D06、D07、...がクロック信号CLKに同期してデータ端子DQに順次供給される（図１（ｇ））。直列の書き込みデータは、並列データに変換され、データラッチにラッチされる。所定数の書き込みデータがデータラッチにラッチされた後、コラム選択信号CLが活性化され、データバスDBを介してメモリセルに書き込まれる（図１（ｈ、ｉ））。ここで、データバスDB2には、不定の書き込みデータD04が存在する。しかし、データD04に対応するコラム選択信号CLの非活性化、またはデータD04に対応するライトアンプの非活性化により、このデータD04は、メモリセルに書き込まれない。
図２は、コンティニュアス読み出し動作におけるワード線の切り替え動作例を示している。
コンティニュアスモードでは、複数のワード線に接続されるメモリセルからデータを連続して読み出すために、ワード線を切り替える必要がある。図中、クロック信号CLKに付した00〜n-1は、出力データのコラムアドレスを示している。すなわち、この例では、コラムアドレスは、ｎ通りある。
ワード線WLmは、コラムアドレスの最後の４ビットn-4〜n-1（最終アドレス）に対応するデータDn-4〜Dn-1がデータラッチにラッチされた後（図２（ａ））、非活性化される（図２（ｂ））。次のワード線WLm+1は、ワード線WLmの非活性化から所定期間後に活性化される（図２（ｃ））。
ワード線WLmの非活性化およびワード線WLm+1の活性化は、クロック信号CLKに同期することなく、チップ内部で生成されるタイミングで行われる。コラム選択信号CLは、４クロック毎に活性化される。ワード線WLmの非活性化および次のワード線WLm+1の活性化は、この４クロックサイクルの間に行われる。一方、読み出しデータは、コラム選択信号CLの活性化毎に４ビット読み出され、途切れることなくデータ端子DQに出力される。
図３は、コンティニュアス読み出し動作におけるワード線の切り替え動作の別の例を示している。
この例では、コラムアドレスの最終アドレスn-1が、先頭アドレスとして供給される（図３（ａ））。まず、コラムアドレスとともに供給されるロウアドレスに対応するワード線WLmが活性化される（図３（ｂ））。次に、最終アドレスn-1に対応するコラム選択信号CLが、活性化される（図３（ｃ））。最終アドレスn-1を含む４アドレス分の読み出しデータDn-4〜Dn-1は、メモリセルからデータバス線DB1に読み出され、データラッチにラッチされる（図３（ｄ））。
先頭アドレスがコラムの最終アドレスn-1のため、次の４つのコラムアドレスに対応するデータは、ワード線を切り替えてから読み出す必要がある。このため、２番目のコラム選択信号CLは、図１と異なり、最初のコラム選択信号CLに連続して活性化できない。
ワード線WLmは、上述した図２と同様に、最初のコラム選択信号CLの立ち下がりエッジに同期して非活性化される（図３（ｅ））。この後、次のワード線WLm+1が活性化される（図３（ｆ））。
２番目のコラム選択信号CLは、ワード線WLm+1が活性化された後に活性化される（図３（ｇ））。そして、コラムアドレス00-03（ワード線WLm+1）に対応するデータD00-D03は、データバスDB2を介してデータラッチにラッチされる（図３（ｈ））。ワード線WLの切り替え動作からデータを出力するまでに４クロック必要である。このため、ワード線WLm+1に対応する最初の読み出しデータD00は、データDn-1を出力するクロック信号から３クロック空けて出力される（図３（ｉ））。
このように、コンティニュアス読み出し動作において、コラムの最終アドレス付近のアドレスが先頭アドレスに指定される場合、最初のワード線WLmに対応するデータを出力してから次のワード線WLm+1に対応するデータを出力するまでに空白の期間が生じる。
半導体記憶装置は、自身をアクセスするコントローラにデータの空白期間を伝えるため、ウエイト信号/WAITを出力する必要がある（図３（ｊ））。このため、コントローラには、ウエイト信号/WAITの制御回路が必要になる。したがって、コントローラによる半導体記憶装置の制御は複雑になる。さらに、ウエイト信号/WAIT用の端子が、半導体記憶装置およびコントローラに必要になるため、チップサイズはともに増加する。
図４は、コンティニュアス読み出し動作におけるワード線の切り替え動作の別の例を示している。
この例では、最終のコラムアドレスn-1の１つ前のアドレスが、先頭アドレスとして供給される（図４（ａ））。このとき、半導体記憶装置は、２クロック分のウエイト信号/WAITを出力しなくてはならない（図４（ｂ））。
一般には、ｋビットの並列データをメモリアレイから一度に読み出し、あるいはメモリアレイに一度に書き込む場合、半導体記憶装置は、先頭アドレスが（最終コラムアドレス−（ｋ−１））以降のとき、ウエイト信号/WAITを出力して、読み出しデータの出力を遅らせなくてはならない。
本発明の目的は、コンティニュアスモード中に、データを途切れることなく入出力することにある。
本発明の別の目的は、コンティニュアスモード中の消費電力を削減することにある。
本発明の半導体記憶装置の一形態では、半導体記憶装置は、互いに異なるワード線を順次活性化し、データを連続して出力または入力するコンティニュアスモードを有する。メモリコアは、ワード線にそれぞれ接続される複数のメモリセルを有する。ワード線は、ロウアドレス端子で受信するロウアドレスに応じて選択される。ワード制御回路は、コンティニュアスモード中に、先頭のロウアドレスおよび次のロウアドレスに対応するワード線を互いに重複して活性化する。このため、先頭アドレスがワード線に接続された最終のメモリセルを示す場合にも、ワード線の切り替え動作は不要になり、異なるワード線に接続されたメモリセルを順次アクセスできる。すなわち、半導体記憶装置をアクセスするコントローラは、データを途切れることなくアクセスできる。この結果、データ転送レートの低下を防止できる。また、ワード線が切り替え中であることをコントローラに通知する信号および制御回路が不要になるため、半導体記憶装置およびコントローラの制御回路を簡易にできる。このため、システムコストを低減できる。
本発明の半導体記憶装置の別の一形態では、ロウアドレスカウンタは、コンティニュアスモード中に、アドレス端子に供給される先頭のロウアドレスに続く内部ロウアドレスを順次生成する。このため、ワード制御回路は、ロウアドレスおよび内部ロウアドレスに対応して、容易にワード線を互いに重複して活性化できる。
本発明の半導体記憶装置の別の一形態では、ワード制御回路は、コンティニュアスモードの最初に２本のワード線を活性化して、これ等ワード線に接続されるメモリセルを順次アクセスする。その後、ワード制御回路は、ワード線を１本ずつ活性化する。ワード線に接続される最終のメモリセルが最初にアクセスされるケースは、コンティニュアスモードの最初のアクセスに限られる。このため、次のロウアドレス以降、ワード線を１本ずつ活性化しても、入出力されるデータが途切れることはない。ワード線を活性化するために動作する回路を少なくできるため、半導体記憶装置の消費電力を削減できる。
本発明の半導体記憶装置の別の一形態では、メモリコアは、ロウアドレスにより選択される複数のメモリブロックで構成される。ワード制御回路は、メモリブロックにそれぞれ対応する複数のアドレスセレクタを有する。各アドレスセレクタは、ロウアドレスにより活性化され、先頭のロウアドレスまたは次のロウアドレスのいずれかを選択的に出力する。アドレスセレクタから先頭のロウアドレスまたは次のロウアドレスを受けるメモリブロックは、重複して活性化される。このように、アドレスセレクタにより、先頭のロウアドレスまたは次のロウアドレスのいずれかを所定のメモリブロックに容易に供給できる。
本発明の半導体記憶装置の別の一形態では、コラムアドレス端子は、ワード線に接続されるメモリセルを選択するためのコラムアドレスを受信する。ワード制御回路は、コラムアドレス端子に供給される先頭のコラムアドレスが最終アドレスのときに、２本のワード線を重複して活性化する。ワード制御回路は、先頭のコラムアドレスが最終アドレスでないときに、ワード線を１本ずつ順次活性化する。先頭のコラムアドレスに応じてワード線を活性化するために動作する回路を少なくできるため、半導体記憶装置の消費電力を削減できる。
本発明の半導体記憶装置の別の一形態では、コラムアドレス端子は、ワード線に接続されるメモリセルを選択するためのコラムアドレスを受信する。メモリコアは、ロウアドレスにより選択される複数のメモリブロックで構成される。コンティニュアスモード中およびアクセスコマンド毎に読み出し動作または書き込み動作を実行する通常動作モード中に、ロウアドレスにより選択される一対のメモリブロックが重複して活性化される。ワード制御回路は、コンティニュアスモード中に、先頭のコラムアドレスが最終アドレスのときに、活性化された一方のメモリブロックのワード線のいずれかを先頭のロウアドレスに応じて活性化し、活性化された他方のメモリブロックのワード線のいずれかを、次のロウアドレスに応じて活性化する。このため、アクセス動作中に一対のメモリブロックが常時活性化される半導体記憶装置において、先頭のコラムアドレスがワード線に接続された最終のメモリセルを示す場合にも、アドレスが連続する２本のワード線に接続されたメモリセルを順次アクセスできる。すなわち、半導体記憶装置をアクセスするコントローラは、データを途切れることなくアクセスできる。この結果、データ転送レートの低下を防止できる。
本発明の半導体記憶装置の別の一形態では、ワード制御回路は、ロウアドレスおよび次のロウアドレスに対応するワード線を同時に活性化する。２つのワード線を同期して活性化することで、ワード制御回路を簡易にできる。
本発明の半導体記憶装置の別の一形態では、クロック端子は、クロックを受信する。データ端子は、メモリセルからの読み出しデータを出力し、メモリセルへの書き込みデータを入力する。読み出しデータは、クロックに同期してデータ端子に順次出力され、書き込みデータは、クロックに同期してデータ端子に順次入力される。クロック同期式の半導体記憶装置においても、データを途切れることなく入出力できる。
以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部端子を示している。外部端子を介して供給される信号には、端子名と同じ符号を使用する。図中、太線で示した信号線は、複数本で構成されている。太線が接続されているブロックの一部は、複数の回路で構成されている。末尾に"Z"の付く信号は、正論理を示している。頭に"/"および末尾に"X"の付く信号は、負論理を示している。
図５は、本発明の半導体記憶装置の第１の実施形態を示している。
この半導体記憶装置は、シリコン基板上にCMOSプロセスを使用してクロック同期式のFCRAM（Fast Cycle RAM）として形成されている。FCRAMは、上述した図１に示したように、クロック信号CLKの立ち上がりエッジに同期してデータを入出力するSDR方式を採用している。
FCRAMは、クロックバッファ１０、CEバッファ１２、モードレジスタ１４、アドレスバッファ１６、１８、データ入出力回路２０、制御信号生成回路２２、アドレスラッチ２４、２６、アドレスカウンタ２８、３０、メモリコア３２およびアドレス選択回路３４を有している。
FCRAMは、動作モードとして通常動作モードおよびコンティニュアスモードを有している。通常動作モードでは、読み出しコマンドまたは書き込みコマンド毎に１回の読み出し動作または書き込み動作が実行される。コンティニュアスモードでは、読み出しコマンドまたは書き込みコマンドとともに供給される先頭アドレスに応じて、複数の読み出し動作または書き込み動作が連続して実行される。先頭アドレス以降のアドレスは、アドレスカウンタ２８、３０により順次生成される。
クロックバッファ１０は、外部端子CLKを介してクロック信号CLKを受け、受けた信号を内部クロック信号ICLKとして出力する。内部クロック信号ICLKは、CEバッファ１２およびデータ入出力回路２０等の回路に供給される。CEバッファ１２は、外部端子/CEを介してチップイネーブル信号/CEを受け、内部チップイネーブル信号CEXおよびアドレスラッチ信号ALATZを出力する。なお、図示していないが、FCRAMは、ライトイネーブル信号/WEおよび出力イネーブル信号/OEを受ける入力バッファも有している。
モードレジスタ１４は、モードレジスタ設定コマンドとともに供給されるデータ信号DQまたはアドレス信号ADに応じて設定される。モードレジスタ設定コマンドは、通常動作モードで使用しない組み合わせのチップイネーブル信号/CE、ライトイネーブル信号/WE、出力イネーブル信号/OEを受けたときに認識される。モードレジスタ１４は、動作モードがデータ信号DQを連続して入力または出力するコンティニュアスモードに設定されているときに、コンティニュアスモード信号CNTMDZを活性化する。モードレジスタ１４には、コンティニュアスモードの設定の他、CASレイテンシ等が設定される。CASレイテンシは、読み出しコマンドを受けてからデータが出力されるまでのクロック数である。
アドレスバッファ１６は、アドレス端子AD（コラムアドレス端子）を介して、複数ビットからなるアドレス信号の下位ビットA00-07（コラムアドレス）を受け、受けた信号をアドレスラッチ２４に出力する。コラムアドレスA00-07は、後述する図６に示すワード線WLに接続されるメモリセルMCを選択するために供給される。
アドレスバッファ１８は、アドレス端子AD（ロウアドレス端子）を介して、複数ビットからなるアドレス信号の上位ビットA08-19（ロウアドレス）を受け、受けた信号をアドレスラッチ２６に出力する。ロウアドレスA08-19は、後述する図６に示すワード線WLを選択するために供給される。この実施形態のFCRAMは、ロウアドレスとコラムアドレスを同時に受けるアドレスノンマルチプレクス方式を採用している。
データ入出力回路２０は、メモリセコア３２からの読み出しデータをデータバス線DBを介して受け、受けた読み出しデータをデータ端子DQ（DQ0-15）に出力する。また、データ入出力回路２０は、書き込みデータをデータ端子DQ（DQ0-15）を介して受け、受けたデータをデータバスDBを介してメモリコア３２に出力する。
データ入出力回路２０は、図示しない並列直列変換回路および直列並列変換回路と、これ等回路に対応する読み出しデータラッチおよび書き込みデータラッチとを有している。並列直列変換回路は、メモリコア３２からデータバス線DBに読み出され、データラッチにラッチされた並列データを直列データに変換する。直列並列変換回路は、データ端子DQから順次供給される直列の書き込みデータを、データラッチにラッチするために並列データに変換する。
制御信号生成回路２２は、コンティニュアスモード中に動作し、チップイネーブル信号CEXおよびコラムアドレスCA00-07に応じて、ノーウエイト信号NOWAITZおよびコラム選択信号CLSELZを出力する。ノーウエイト信号NOWAITZは、２つのメモリブロックM（M0-M3のいずれか２つ）を同時に活性化するときに高レベルに変化する。コラム選択信号CLSELZは、同時に活性化された２つのメモリブロックMのうち、データ信号DQを出力または入力するブロックを指定するために、ロウアドレスRA08の論理レベルに応じて出力される。制御信号生成回路２２は、ノーウエイト信号NOWAITZ（重複信号）を活性化する第１制御信号生成回路およびコラム選択信号CLSELZ（ブロック選択信号）を活性化する第２制御信号生成回路として動作する。
アドレスラッチ２４は、アドレスラッチ信号ALATZに同期してコラムアドレスA00-07をラッチし、ラッチしたアドレスをアドレスカウンタ２８に出力する。アドレスラッチ２６は、アドレスラッチ信号ALATZに同期してロウアドレスA08-19をラッチし、ラッチしたアドレスをアドレスカウンタ２８およびアドレス選択回路３４に出力する。
アドレスカウンタ２８（コラムアドレスカウンタ）は、コンティニュアスモードの最初および通常動作モード中に、コラムアドレスA00-07をコラムアドレスCA00-07として出力する。また、アドレスカウンタ２８は、コンティニュアスモード中に（CNTMDZ＝高レベル）、内部クロック信号ICLKに同期してコラムアドレスCA00-07を"１"ずつ増加させ、内部コラムアドレスとして出力する。すなわち、アドレスカウンタ２８は、先頭のコラムアドレスA00-07に続く内部コラムアドレスを順次生成する。
アドレスカウンタ３０（ロウアドレスカウンタ）は、コンティニュアスモード中に内部チップイネーブル信号CEXの活性化を受けて動作する。アドレスカウンタ３０は、コンティニュアス読み出し動作またはコンティニュアス書き込み動作の最初に、ロウアドレスRA08-19を"１"増加したアドレスをロウアドレス+RA08-19（内部ロウアドレス）として出力する。その後、アドレスカウンタ３０は、最終のコラム選択信号CLが活性化されることをコラムアドレスCA00-07によって判断する毎に、ロウアドレス+RA08-19を"１"ずつ増加させる。
メモリコア３２は、４つのメモリブロックM0-M3で構成されている。メモリブロックM0-M3は、ロウアドレスRAの最上位ビットA19と最下位ビットA08に応じて選択される。メモリコア３２は、コンティニュアスモード中および通常動作モード中に、ロウアドレスRA0-19、コラムアドレスCA00-07および図示しない動作制御回路から出力される動作制御信号に応じて、読み出し動作または書き込み動作を実行する。動作制御信号は、例えば、メモリコアM0-M3にアクセス動作を実行させる基本タイミング信号RASZ、ワード線WLを活性化させるワード線活性化信号WTZ、センスアンプを活性化させるラッチイネーブル信号LEX、/LEXおよびビット線をプリチャージするプリチャージ信号BRSX等である。メモリコア３２は、コンティニュアスモード中、ノーウエイト信号NOWAITZおよびコラム選択信号CLSELZに応じて動作する。メモリブロックM0-M3の詳細は、図６に示す。
アドレス選択回路３４は、メモリブロックM0-M3にそれぞれ対応するアドレスセレクタSEL0-SEL3を有している。通常動作モード中に、ロウアドレスRA08、RA19に応じてアドレスセレクタSEL0-SEL3のいずれかが活性化される。活性化されたアドレスセレクタSELは、ロウアドレスRA09-18をロウアドレスIRA09-18として出力する。コンティニュアスモード中の開始時に、ロウアドレスRA08、RA19に応じてアドレスセレクタSEL0-SEL3のいずれか２つが活性化される。活性化された２つのアドレスセレクタSELは、ロウアドレスRA09-18（またはロウアドレス+RA09-18）をロウアドレスIRA09-18としてそれぞれ出力する。すなわち、コンティニュアスモード中の開始時に２つのメモリブロックが同時にアクセスされ、ロウアドレスIRA09-18に応じたワード線WLが活性化される。このように、アドレス選択回路３４は、コンティニュアスモード中に、先頭のロウアドレスRA09-18および次のロウアドレス+RA09-18に対応するワード線WLを互いに重複して活性化するワード制御回路として動作する。
この後、アドレス選択回路３４は、最終のコラム選択信号CLが２回活性化されたことをコラムアドレスCA00-07によって判断したとき、アドレスセレクタSEL0-SEL3の一方を非活性化する。活性化されているアドレスセレクタSELは、ロウアドレス+RA09-18をロウアドレスIRA09-18として出力する。そして、１つのメモリブロックが順次アクセスされる。
図６は、図５に示したメモリブロックM0-M3の要部の詳細を示している。
各メモリブロックM0-M3は、マトリックス状に配置された複数のダイナミックメモリセルMC、図の縦方向に配線された複数のワード線WL、および図の横方向に配線された複数のビット線対BLZ、BLXを有している。メモリセルMCは、ゲートがワード線WLに接続された転送トランジスタと、転送トランジスタを介してビット線BLZまたはBLXに接続されるキャパシタとを有している。
各プリチャージ回路PREは、ビット線対BLZ、BLXをそれぞれプリチャージ線VPRに接続するためのnMOSトランジスタと、ビット線対BLZ、BLXをイコライズするためのnMOSトランジスタとを有している。nMOSトランジスタのゲートは、ビット線リセット信号BRSXを受けている。プリチャージ線VPRは、例えば、内部電源電圧と接地電圧の中間の電圧に設定されている。
各センスアンプSAは、入力と出力とを互いに接続した一対のCMOSインバータで構成されている。CMOSインバータの入力は、それぞれビット線BLZ、BLXに接続されている。CMOSインバータのpMOSトランジスタのソースは、ラッチイネーブル信号LEXの論理を反転したラッチイネーブル信号/LEXに接続されている。CMOSインバータのnMOSトランジスタのソースは、ラッチイネーブル信号LEXに接続されている。
センスアンプSAは、ラッチイネーブル信号/LEX、LEXがそれぞれ高レベル、低レベルのときに活性化され、ビット線BLZ、BLXの電圧差を増幅し、増幅した論理レベルをラッチする。センスアンプSAで増幅されたデータは、読み出し動作中にコラムスイッチCSWを介してデータバス線DBに伝達され、書き込み動作中にビット線BLZ（またはBLX）を介してメモリセルMCに書き込まれる。コラムスイッチCSWは、コラムアドレス信号CA00-07のデコード信号に基づいて生成されるコラム選択信号CLの高レベル期間にオンする。この実施形態では、各メモリブロックM0-M3において、データ端子DQ毎に、４つのコラムスイッチCSWは、コラム選択信号CLにより一度に選択され、４ビットの並列データがメモリセルMCからデータバス線DBに読み出され、またはデータバス線DBからメモリセルMCに書き込まれる。
図７は、第１の実施形態のコンティニュアスモード中の動作の概要を示している。
まず、コンティニュアスモードの最初にアクセスコマンドとともに供給される先頭のロウアドレスRAの最下位ビットA08が"Ｌ（低レベル）"のとき、図７（ａ）、（ｂ）に示すように、メモリブロックM0またはM2が最初にアクセスされる。すなわち、メモリブロックM0またはM2内の所定のワード線WL(A)が選択される。
本実施形態では、メモリブロックM0-M3は、ロウアドレスRAの最下位ビットA08を用いて識別される。このため、次に選択されるべきワード線WL(A+1)は、右隣りのメモリブロックM1またはM3に存在する。したがって、コンティニュアスモードのアクセス開始時に、メモリブロックM0、M1のワード線WLは、アドレス選択回路３４により同時に活性化される（図７（ａ））。あるいは、メモリブロックM2、M3のワード線WLは、同時に活性化される（図７（ｂ））。
先頭のロウアドレスRAの最下位ビットA08が"H（高レベル）"かつ他のビットA09-18の全てが"Ｈ（高レベル）"でないとき、図７（ｃ）、（ｄ）に示すように、メモリブロックM1またはM3が最初にアクセスされる。すなわち、最初に選択すべきワード線WL(A)は、メモリブロックM1またはM3に存在し、次に選択されるワード線WL(A+1)は、左隣りのメモリブロックM0またはM2に存在する。したがって、コンティニュアスモードのアクセス開始時に、メモリブロックM1、M0のワード線WLは、アドレス選択回路３４により同時に活性化される（図７（ｃ））。あるいは、メモリブロックM3、M2のワード線WLは、同時に活性化される（図７（ｄ））。
先頭のロウアドレスRAのビットA08-18が全て"H"のとき、上述と同様に、コンティニュアスモードのアクセス開始時に、メモリブロックM1、M2のワード線WLは、アドレス選択回路３４により同時に活性化される（図７（ｅ））。あるいは、メモリブロックM3、M0のワード線WLは、同時に活性化される（図７（ｆ））。
図８は、コンティニュアスモード中に供給される先頭アドレスと活性化されるメモリブロックとの関係を示している。
例えば、先頭のロウアドレスRAの最上位ビットA19が"Ｌ"のとき、メモリブロックM0、M1のワード線WLが同時に活性化され、読み出し動作または書き込み動作が実行される（図７の（ａ）、（ｃ）に対応）。同様に、先頭のロウアドレスRAの最上位ビットA19が"Ｈ"のとき、メモリブロックM2、M3のワード線WLが同時に活性化され、読み出し動作または書き込み動作が実行される（図７の（ｂ）、（ｄ）に対応）。
最上位ビットA19が"Ｌ"から"Ｈ"に変わるとき、メモリブロックM1、M2のワード線WLが同時に活性化される（図７の（ｅ）に対応）。最上位ビットA19が"Ｈ"から"Ｌ"に変わるとき、メモリブロックM3、M0のワード線WLが同時に活性化される（図７の（ｆ）に対応）。
図９は、第１の実施形態のコンティニュアスモード中の動作例を示している。
この例では、図５に示したモードレジスタ１４には、コンティニュアスモードを示す情報が予め設定されている。モードレジスタ１４は、コンティニュアスモード信号CNTMDZを活性化している。FCRAMは、図示しないクロック信号CLKに同期してチップイネーブル信号/CEの低レベルへの変化を検出したときに、コンティニュアス読み出し動作またはコンティニュアス書き込み動作を開始する。具体的には、ライトイネーブル信号/WEが高レベルのとき、コンティニュアス読み出し動作が開始され、ライトイネーブル信号/WEが低レベルのとき、コンティニュアス書き込み動作が開始される。
例えば、FCRAMは、コンティニュアスモードの最初のアクセス時に、チップイネーブル信号/CEとともにメモリブロックM1を示すロウアドレスRA08-19＝"A"およびコラムアドレスCA00-07＝"01"（１６進数）を受ける（図９（ａ））。制御信号生成回路２２は、チップイネーブル信号/CEの立ち下がりエッジに同期してノーウエイト信号NOWAITZおよびコラム選択信号CLSELZを高レベルに活性化する（図９（ｂ、ｃ））。
コラム選択信号CLSELZは、ロウアドレスの最下位ビットRA08の論理レベルに応じて高レベルまたは低レベルに変化する。例えば、コラム選択信号CLSELZが高レベルのとき、メモリブロックM1またはM3がアクセスされる。コラム選択信号CLSELZが低レベルのとき、メモリブロックM0またはM2がアクセスされる。この例では、先頭のロウアドレス"A"は、メモリブロックM1を示すため、コラム選択信号CLSELZは、コンティニュアスアクセスの開始時に高レベルに変化する。
アドレスカウンタ３０は、低レベルのチップセレクト信号CEXおよび高レベルのコンティニュアスモード信号CNTMDZにより活性化され、ロウアドレス"A"を"１"増加させたロウアドレス"A+1（+RA08-19）"を出力する（図９（ｄ））。ロウアドレス"A+1"は、メモリブロックM0を示すアドレスである。アドレス選択回路３４は、ロウアドレス"A"および"A+1"を受け、２つのアドレスセレクタSEL0、SEL1を選択する。アドレス選択回路３４は、アドレスセレクタSEL1からロウアドレス"A（IRA09-18）"を出力し、アドレスセレクタSEL0からロウアドレス"A+1（IRA09-18）"を出力する。
メモリコア３２は、動作制御回路から出力される基本タイミング信号RASZ等の制御信号に応答して動作する。メモリコア３２は、ノーウエイト信号NOWAITZの活性化を受け、選択されたアドレスセレクタSEL0、SEL1にそれぞれ対応するメモリブロックM0、M1を活性化する。メモリブロックM1は、ロウアドレス"A"に対応するワード線WLを活性化する（図９（ｅ））。メモリブロックM0は、ロウアドレス"A+1"に対応するワード線WLを活性化する（図９（ｆ））。メモリブロックM0、M1は、ワード線WLを同時に活性化し（重複して活性化し）、センスアンプSAを同時に活性化する。例えば、コンティニュアスアクセスが読み出しアクセスのとき、ワード線WLの選択によりメモリセルMCからビット線BLZまたはBLXにデータが読み出され、センスアンプSAによりその信号量が増幅される。
次に、メモリコア３２は、高レベルのコラム選択信号CLSELZを受け、先頭のコラムアドレス00-03（１６進数）に対応するコラム選択信号CLを活性化する（図９（ｇ））。図１に示したように、１回のコラム選択信号CLの活性化により、１つのデータ端子DQ当たり４ビットの読み出しデータがクロック信号CLKに同期してデータ端子DQに順次出力される（読み出し動作）。あるいは、１回のコラム選択信号CLの活性化により、１つのデータ端子DQ当たり４ビットの書き込みデータがクロック信号CLKに同期してデータ端子DQに順次入力される（書き込み動作）。すなわち、１つのデータ端子DQ当たり４つのコラムスイッチCSWは、コラムアドレスの上位ビットA02-07に応じて同時にオンする。この後、次のコラムアドレス04-07、08-11、...に対応するコラム選択信号CLが順次活性化され、メモリコアM1のアクセスが実行される（図９（ｈ））。
制御信号生成回路２２は、１回目の最終のコラムアドレスFC-FFに対応するコラム選択信号CL（最終コラム選択信号）が活性化されたことを検出すると、コラム選択信号CLSELZの論理レベルを反転する（図９（ｉ））。すなわち、コラム選択信号CLSELZは、１回目の最終コラム選択信号によるコラムスイッチCSWのオン動作に応答して論理レベルを反転する。コラム選択信号CLSELZの変化により、データを入出力するメモリブロックMが切り替えられる。そして、ロウアドレス"A+1"に対応するメモリブロックM0にコラム選択信号CLが順次供給され（図９（ｊ））、データが出力または入力される。
最終のコラムアドレスFC-FFに対応する最終コラム選択信号CLが再び活性化されたとき、活性化されている２本のワード線WL（A、A+1）に対するアクセスは、全て完了している。このため、２本のワード線WLはともに非活性化される（図９（ｋ、ｌ））。また、制御信号生成回路２２は、最終のコラムアドレスFC-FFに対応するコラム選択信号CLが再び活性化されたことを検出して、ノーウエイト信号NOWAITZを低レベルに非活性化する（図９（ｍ））。すなわち、制御信号生成回路２２は、コンティニュアスモード中に、２回目の最終コラム選択信号CLに応答してノーウエイト信号NOWAITZを非活性化する。
アドレスカウンタ３０は、ノーウエイト信号NOWAITZの活性化中、最終のコラムアドレスCA00-07に対応するコラム選択信号CLが２回活性化されたことを検出したときに、ロウアドレス+RA08-19を"１"増加して"A+2"にする（図９（ｎ））。そして、ロウアドレスのロウアドレス"A+2"に対応するメモリブロックM1のワード線WLが活性化され、データが順次出力または入力される（図９（ｏ））。すなわち、コンティニュアスモードの最初に２本のワード線WLが活性化され、その後、ワード線WLは１本ずつ活性化される。
この後、最終のコラムアドレスFC-FFに対応するコラム選択信号CLが活性化される毎に、ロウアドレス+RA08-19が"１"ずつ増加される。具体的には、アドレスカウンタ３０は、ノーウエイト信号NOWAITZの非活性化中に、最終のコラムアドレスCA00-07に対応するコラム選択信号CLが活性化される毎に、ロウアドレス+RA08-19を"１"増加する。そして、データは、途切れることなくデータ端子DQに入出力される。
図１０は、第１の実施形態のコンティニュアスモード中の別の動作例を示している。図９と同じ動作については詳細な説明を省略する。
この例では、コンティニュアスモードの最初のアクセス時に供給される先頭のロウアドレスRA08-19は、図９と同様にメモリブロックM1を示している。先頭のコラムアドレスCA00-07は、最終のコラム選択信号CLに対応するFF（１６進数）である（図１０（ａ））。
まず、図９と同様に、コンティニュアスアクセスの最初に異なるメモリブロックM1、M0の２本ワード線WLが同時に活性化される（図１０（ｂ、ｃ））。例えば、読み出し動作では、先頭のロウアドレス"A"に対応するワード線WLと、次のロウアドレス"A+1"に対応するワード線WLとが、同時に活性化される。メモリブロックM1、M0のセンスアンプSAが活性化され、読み出しデータが同時に増幅される。
換言すれば、先頭の４ビットの読み出しデータが異なるワード線WLにまたがる場合にも、これ等全ての読み出しデータを予め増幅できる。このため、読み出しデータは、途切れることなくデータ端子DQに出力可能である。
書き込み動作においても、先頭のロウアドレス"A"に対応するワード線WLと、次のロウアドレス"A+1"に対応するワード線WLとが、同時に活性化されるため、先頭の４ビットの書き込みデータが異なるワード線WLにまたがる場合にも、書き込みデータを連続して入力できる。
メモリブロックM1の最終のコラムアドレス（１６進数のFC-FF）に対応するコラム選択信号CLSELZの活性化以降、FCRAMは、上述した図９と同じタイミングで動作する。
以上、本実施形態では、コンティニュアスモード中に、先頭のロウアドレスRAおよび次のロウアドレス+RAに対応するワード線WLは、互いに重複して活性化される。このため、先頭のコラムアドレスCAがワード線WLに接続された最終のメモリセルMCを示す場合にも、ワード線WLの切り替え動作は不要になる。したがって、FCRAMをアクセスするコントローラは、データを途切れることなくアクセスできる。この結果、データ転送レートの低下を防止できる。
ワード線WLが切り替え中であることをコントローラに通知するウエイト信号およびその制御回路が不要になるため、FCRAMおよびコントローラの制御回路を簡易にできる。このため、システムコストを低減できる。
先頭のロウアドレスRAに続く内部ロウアドレス+RAがアドレスカウンタ３０により順次生成されるため、先頭のロウアドレスRAに続く内部ロウアドレス+RAに対応して、容易にワード線WLを互いに重複して活性化できる。
コンティニュアスモードの最初のみ２本のワード線WLが活性化され、その後ワード線WLが１本ずつ活性化される。活性化するワード線WLの数を最小限にすることで、FCRAMの消費電力を削減できる。
簡易なアドレスセレクタSEL0-SEL3により、先頭のロウアドレスRAまたは内部ロウアドレス+RAを容易に選択し、メモリブロックMに出力できる。
ロウアドレスRAの最下位ビットA08が、メモリブロックMの選択に使用される。このため、連続する２つのロウアドレスRAに対応するワード線WLを互いに別のメモリブロックMに割り当てることができる。このため、コンティニュアスモードのアクセスの最初に、ロウアドレスRAの異なる２本のワード線WLを容易に重複して活性化できる。また、２本のワード線WLを重複して活性化しても、メモリセルMCに保持されているデータが破壊することはない。
メモリコア３２は、制御信号生成回路２２が生成するノーウエイト信号NOWAITZにより、活性化すべきメモリブロックMを容易に判定できる。この結果、メモリコア３２の動作の制御を簡易にできる。
ノーウエイト信号NOWAITZは、アドレスカウンタ２８が生成するコラムアドレスCAが２回目の最終アドレスを示したときに非活性化される。このため、メモリコア３２は、活性化されている一対のメモリブロックMの非活性化タイミングを容易に判断できる。この結果、メモリコア３２の動作の制御を簡易にできる。
同様に、ノーウエイト信号NOWAITZは、２回目の最終アドレスに対応するコラムスイッチCSWのオン動作に応答して非活性化される。このため、メモリコア３２は、活性化されている一対のメモリブロックMの非活性化タイミングを正確に判断できる。この結果、メモリコア３２の動作の制御を正確にできる。
メモリコア３２は、制御信号生成回路２２が生成するコラム選択信号CLSELにより、データを入出力するメモリブロックMを容易に判定できる。この結果、メモリコア３２の動
作の制御を簡易にできる。
コラム選択信号CLSELの論理レベルは、コラムアドレスCAが１回目の最終アドレスを示したときに反転される。このため、メモリコア３２は、データを入出力するメモリブロックMを容易に切り替えできる。この結果、メモリコア３２の動作の制御を簡易にできる。
同様に、コラム選択信号CLSELの論理レベルは、１回目の最終アドレスに対応するコラムスイッチCSWのオン動作に応答して反転される。このため、メモリコア３２は、メモリブロックMの切り替えタイミングを正確に判断できる。この結果、メモリコア３２の動作の制御を正確にできる。
先頭のロウアドレスRAおよび次のロウアドレス+RAに対応するワード線WLを同時に活性化することで、アドレス選択回路３４を簡易にできる。
図１１は、本発明の半導体記憶装置の第２の実施形態を示している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第１の実施形態の制御信号生成回路２２およびアドレスカウンタ３０の代わりに、制御信号生成回路２２Ａ（第１および第２制御信号生成回路）およびアドレスカウンタ３０Ａ（ロウアドレスカウンタ）が形成されている。その他の構成は、第１の実施形態とほぼ同じである。すなわち、この半導体記憶装置は、コンティニュアスモードを有するクロック同期式のFCRAMとして形成されている。メモリコア３２は、読み出しデータを、クロック信号CLKに同期して、データ端子DQ毎に４ビットずつ出力する。メモリコア３２は、書き込みデータを、クロック信号CLKに同期して、データ端子DQ毎に４ビットずつ入力する。
制御信号生成回路２２Ａは、コンティニュアスモードの最初のアクセス時に、コラムアドレスCA00-07が最終のコラム選択信号CLを示すときのみ、ノーウエイト信号NOWAITZ（重複信号）およびコラム選択信号CLSELZ（ブロック選択信号）を出力する。すなわち、ノーウエイト信号NOWAITZおよびコラム選択信号CLSELZは、コンティニュアスアクセスの先頭のコラムアドレスCA00-07が、１６進数でFF、FD、FE、FFのときのみ、すなわち、最終のコラムアドレスに対応するときのみ活性化される。
この場合、上述した図１０に示したように、先頭のロウアドレスA（ビットA08、A19）とその次のロウアドレスA+1（ビットA08、A19）に対応するメモリブロックMが同時に活性化される。また、先頭のロウアドレスAに対応するメモリブロックMにおいて、先頭のロウアドレスA（ビットA09-18）に対応するワード線WLが活性化される。同時に、その次のロウアドレスA+1に対応するメモリブロックMにおいて、その次のロウアドレスA+1（ビットA09-18）に対応するワード線WLが活性化される。
アドレスカウンタ３０Ａは、コンティニュアスモードの最初のアクセス時に、コラムアドレスCA00-07が最終のコラム選択信号CLを示すときに、先頭のロウアドレスA（RA08-19）を"１"増加させて次のロウアドレスA+1（+RA08-19）を出力する。アドレスカウンタ３０Ａは、コンティニュアスモードの最初のアクセス時に、コラムアドレスCA00-07が最終のコラム選択信号CLを示さないときに、先頭のロウアドレスA（RA08-19）をロウアドレス+RA08-19として出力する。この後、アドレスカウンタ３０Ａは、最終のコラムアドレスCA00-07に対応するコラム選択信号CLが活性化される毎に、ロウアドレス+RA08-19を"１"増加する。すなわち、アドレスカウンタ３０Ａが出力するロウアドレス+RA08-19は、第１の実施形態より１つ小さい。
図１２は、第２の実施形態のコンティニュアスモード中の動作例を示している。
この例では、コンティニュアスモードの最初のアクセス時に供給されるコラムアドレスCA00-07（１６進数のFB）は、最終から２番目のコラム選択信号CLを示す（図１２（ａ））。このため、制御信号生成回路２２は、ノーウエイト信号NOWAITZおよびコラム選択信号CLSELZを活性化しない。
アドレスカウンタ３０Ａは、先頭のコラムアドレスCA00-07（FB）が最終のコラム選択信号CLに対応しないため、先頭のロウアドレスRA08-19（A）をロウアドレス+RA08-19(A)として出力する（図１２（ｂ））。例えば、先頭のロウアドレスRA08-19（A）は、メモリブロックM1を示す。
メモリコア３２は、低レベルのノーウエイト信号NOWAITZを受けて、メモリブロックM1のみを活性化し、メモリブロックM1のワード線WLのみを活性化する。そして、コンティニュアスアクセスが実行される。その後、最終のコラムアドレスFFに対応するコラム選択信号CLの活性化毎に、メモリブロックMおよびワード線WLが切り替えられ、第１の実施形態と同様に、コンティニュアスアクセスが順次実行される。
なお、コンティニュアスモードの最初に供給されるコラムアドレスCA00-07が、最終のコラム選択信号CLに対応する場合（CA00-07＝"FC"、"FD"、"FE"、"FF"のいずれか）、FCRAMは、図１０と同様に動作する。すなわち、２つのワード線WLが同時に活性化される。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、コンティニュアスモードの開始時に、コラムアドレスCA00-07が、最終のコラム選択信号CLに対応しない場合、ワード線WLは、１本ずつ活性化される。２つのメモリブロックが同時に動作することが防止されるため、動作中の消費電力を削減できる。
図１３は、本発明の半導体記憶装置の第３の実施形態を示している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第１の実施形態の制御信号生成回路２２、アドレスカウンタ３０、メモリコア３２およびアドレス選択回路３４の代わりに、制御信号生成回路２２Ｂ（第１制御信号生成回路）、アドレスカウンタ３０Ｂ（ロウアドレスカウンタ）、メモリコア３２Ｂおよびアドレス選択回路３４Ｂ（ワード制御回路）が形成されている。その他の構成は、第１の実施形態とほぼ同じである。すなわち、この半導体記憶装置は、コンティニュアスモードを有するクロック同期式のFCRAMとして形成されている。
アドレスラッチ回路２４は、コラムアドレスA00、01、03-07およびロウアドレスA08を受け、受けたアドレスA00、01、03-08をコラムアドレス信号として出力する。アドレスラッチ回路２６は、コラムアドレスA02およびロウアドレスA09-19を受け、受けたアドレスA02、09-19をロウアドレスRA02、09-19として出力する。すなわち、この実施形態では、アドレスA02はロウアドレスとして使用され、アドレスA08は、コラムアドレスとして使用される。
アドレスカウンタ２８は、コラムアドレスCA00、01、03-08を出力する。アドレスカウンタ３０Ａは、ロウアドレスRA02、09-19を"１"増加させたロウアドレス+RA02、09-19を出力する。
メモリコア３２Ｂは、４つのメモリブロックM0-M3で構成されている。メモリブロックM0-M3は、ロウアドレスRAの最上位ビットA19と最下位ビットA02に応じて選択される。メモリコア３２Ｂは、通常動作モード中およびコンティニュアスモード中に、常に２つのメモリブロックMを活性化し、コラム選択信号CLを２回連続して活性化する。メモリブロックM0-M3の要部は、上述した図６と同じである。
読み出し動作時に、活性化されたメモリブロックMからコラム選択信号CLの活性化毎にそれぞれ２ビットずつデータが出力される。読み出しデータは、第１の実施形態と同様に、クロック信号CLKに同期して、データ端子DQ毎に４ビットずつ出力される。書き込み動作時に、活性化されたメモリブロックMにコラム選択信号CLの活性化毎にそれぞれ２ビットずつデータが入力される。書き込みデータは、クロック信号CLKに同期して、データ端子DQ毎に４ビットずつ入力される。
アドレス選択回路３４Ｂは、活性化される２つのメモリブロックMに対応して、常に２つのアドレスセレクタSELを活性化し、これ等メモリブロックMにロウアドレスIRA09-18をそれぞれ出力する。アドレス選択回路３４Ｂは、ノーウエイト信号NOWAITZが活性化されているとき、同時にアクセスされる２つのメモリブロックMに異なるロウアドレスIRA09-18、+IRA09-18を出力し、ノーウエイト信号NOWAITZが非活性化されているとき、２つのメモリブロックMに同じロウアドレスIRA09-18を出力する。
制御信号生成回路２２Ｂは、コンティニュアスモード中に動作し、チップイネーブル信号CEXおよびコラムアドレスCA00-07に応じて、ノーウエイト信号NOWAITZを出力する。制御信号生成回路２２Ｂは、コラム選択信号CLSELZを出力しない。ノーウエイト信号NOWAITZは、コンティニュアスモードの最初のアクセス時に、コラムアドレスCA00-07が最終または最終から２番目のコラム選択信号CLを示すときのみ高レベルに変化する。
図１４は、第３の実施形態のコンティニュアスモード中の動作の概要を示している。
まず、コンティニュアスモードの最初にアクセスコマンドとともに供給される先頭のアドレス信号のビットA02-08（コラムアドレスCA03-08およびロウアドレスRA02）が全て"H"で、他のビットA09-18のいずれかが"Ｌ"のとき、図１４（ａ）、（ｂ）に示すように、メモリブロックM1またはM3が最初にアクセスされる。すなわち、メモリブロックM1またはM3内の所定のワード線WL(A)が選択される。
本実施形態では、メモリブロックM0-M3は、ロウアドレスRAの最下位ビットA02を用いて識別される。このため、次に選択されるべきワード線WL(A+1)は、左隣りのメモリブロックM0またはM2に存在する。したがって、コンティニュアスモードのアクセス開始時に、メモリブロックM0、M1のワード線WLは、アドレス選択回路３４Ｂにより同時に活性化される（図１４（ａ））。あるいは、メモリブロックM2、M3のワード線WLは、同時に活性化される（図１４（ｂ））。
先頭のアドレス信号のビットA02-18（コラムアドレスCA03-08およびロウアドレスRA02、09-18）が全て"H"のとき、図１４（ｃ）、（ｄ）に示すように、メモリブロックM1またはM3が最初にアクセスされる。すなわち、メモリブロックM1またはM3内の所定のワード線WL(A)が選択される。
次に選択されるべきワード線WL(A+1)は、メモリブロックM2またはM0に存在する。したがって、コンティニュアスモードのアクセス開始時に、メモリブロックM1、M2のワード線WLは、アドレス選択回路３４Ｂにより同時に活性化される（図１４（ｃ））。あるいは、メモリブロックM3、M0のワード線WLは、同時に活性化される（図１４（ｄ））。
図１５は、コンティニュアスモード中に供給される先頭アドレスと活性化されるメモリブロックとの関係を示している。
例えば、先頭アドレスADのビットA02-08が"Ｈ"、ビットA19が"Ｌ"のとき、メモリブロックM1、M0のワード線WLが同時に活性化され、読み出し動作または書き込み動作が実行される（図１４の（ａ）に対応）。同様に、先頭アドレスADのビットA02-08、19が"Ｈ"のとき、メモリブロックM3、M2のワード線WLが同時に活性化され、読み出し動作または書き込み動作が実行される（図１４の（ｂ）に対応）。
先頭アドレスADのビットA02-18が"Ｈ"、ビットA19が"Ｌ"のとき、メモリブロックM1、M2のワード線WLが同時に活性化され、読み出し動作または書き込み動作が実行される（図１４の（ｃ）に対応）。先頭アドレスADのビットA02-19が"Ｈ"のとき、メモリブロックM3、M0のワード線WLが同時に活性化され、読み出し動作または書き込み動作が実行される（図１４の（ｄ）に対応）。
図１６は、第３の実施形態のFCRAMの読み出し動作および書き込み動作の例を示している。
FCRAMは、読み出し動作中、１ビットのデータ端子DQに対して、互いに異なるメモリブロックMからコラム選択信号CLの活性化毎に２ビットずつデータを読み出し（４ビットの並列データ）、読み出したデータバスDBを介してデータラッチにラッチする。データラッチは、受けた並列データを直列データに変換し、クロックに同期してデータ端子DQに順次出力する。
コンティニュアス読み出し動作では、チップイネーブル信号/CEが活性化され、先頭アドレスAD（この例では、A05）が、FCRAMに供給される（図１６（ａ））。FCRAMは、コラム選択信号CLを２回連続して活性化する（図１６（ｂ））。データバス線DB1、DB2には、各CL毎に、２ビットずつデータが出力される（図１６（ｃ））。そして、アドレスA05に対応するデータD05を含む８つの読み出しデータD04-11が、データラッチにラッチされる。すなわち、データラッチには、データ端子DQ毎に８アドレス分のデータがラッチされる。ラッチされた並列の読み出しデータは、直列データに変換され、クロック信号CLKに同期して順次出力される（図１６（ｄ））。
この後、FCRAMは、８クロック毎に、コラム選択信号CLを２回活性化し（図１６（ｅ））、２つのメモリブロックMから２ビットずつ２回に分けてデータを読み出す（図１６（ｆ））。読み出された並列データは、データラッチにラッチされ、直列データに変換された後、クロック信号CLKに同期して順次出力される（図１６（ｇ））。
一方、コンティニュアス書き込み動作では、先頭アドレスA05の供給から所定のクロック後に、書き込みデータD05、D06、D07、...がクロック信号CLKに同期してデータ端子DQに順次供給される（図１６（ｈ））。直列の書き込みデータは、並列データに変換され、データラッチにラッチされる。所定数の書き込みデータがデータラッチにラッチされた後、コラム選択信号CLが２回連続して活性化される（図１６（ｉ））。書き込みデータは、４ビットずつメモリセルMCに書き込まれる（図１６（ｊ））。ここで、データバスDB2には、不定の書き込みデータD04が存在する。しかし、データD04に対応するコラム選択信号CLの非活性化、またはデータD04に対応するライトアンプの非活性化により、このデータD04は、メモリセルに書き込まれない。
図１７は、第３の実施形態のコンティニュアスモード中の動作例を示している。
この例では、図１３に示したモードレジスタ１４には、コンティニュアスモードを示す情報が予め設定されている。FCRAMは、図示しないクロック信号CLKに同期してチップイネーブル信号/CEの低レベルへの変化を検出したときに、コンティニュアス読み出し動作またはコンティニュアス書き込み動作を開始する。
例えば、FCRAMは、コンティニュアスモードの最初のアクセス時に、チップイネーブル信号/CEとともにメモリブロックM1を示すロウアドレスRA02、09-19＝"A"およびコラムアドレスCA00、01、03-08＝"FC"（１６進数）を受ける（図１７（ａ））。先頭のコラムアドレスが"FC"であるため、２回連続して活性化されるコラム選択信号CLに対応するコラムアドレスは、"FC"、"FD"、"FE"、"FF"である。すなわち、先頭のコラムアドレスFCは、最終のコラムアドレスFFを含む。このため、制御信号生成回路２２Ｂは、チップイネーブル信号/CEの立ち下がりエッジに同期してノーウエイト信号NOWAITZを高レベルに活性化する（図１７（ｂ））。
アドレスカウンタ３０Ｂは、先頭のコラムアドレスFCが２回連続して活性化される最終のコラム選択信号CLを示すため、ロウアドレス"A"を"１"増加させたロウアドレス"A+1（+ RA02、09-19）"を出力する（図１７（ｃ））。ロウアドレス"A"は、例えば、メモリブロックM1を示すアドレスである。アドレス選択回路３４Ｂは、ノーウエイト信号NOWAITZの活性化を受け、ロウアドレス"A"に応じて、２つのアドレスセレクタSEL1、SEL0を選択する。また、アドレス選択回路３４Ｂは、ノーウエイト信号NOWAITZの活性化を受け、アドレスセレクタSEL1からロウアドレス"A"を出力し、アドレスセレクタSEL0からロウアドレス"A+1"を出力する。
メモリコア３２Ｂは、動作制御回路から出力される基本タイミング信号RASZ等の制御信号に応答して動作する。メモリコア３２Ｂは、選択されたアドレスセレクタSEL0、SEL1にそれぞれ対応するメモリブロックM1、M0を活性化する。メモリブロックM1は、ロウアドレス"A"に対応するワード線WLを活性化する（図１７（ｄ））。メモリブロックM0は、ロウアドレス"A+1"に対応するワード線WLを活性化する（図１７（ｅ））。メモリブロックM0、M1は、ワード線WLを同時に活性化し、センスアンプSAを同時に活性化する。例えば、コンティニュアスアクセスが読み出しアクセスのとき、ワード線WLの活性化によりメモリセルMCからビット線BLZまたはBLXにデータが読み出され、センスアンプSAによりその信号量が増幅される。
次に、メモリコア３２Ｂは、メモリブロックM0、M1のコラム選択信号CLを活性化する（図１７（ｆ、ｇ））。図１６に示したように、１回のコラム選択信号CLの活性化により、データは、メモリブロックM0、M1から２ビットずつ読み出される（読み出し動作）。あるいは、１回のコラム選択信号CLの活性化により、データは、メモリブロックM0、M1に２ビットずつ書き込まれる（書き込み動作）。
メモリブロックM0、M1は、最終のコラムアドレスFFに対応するコラム選択信号CLの活性化（コラムスイッチCSWのオン動作）に応答して、ワード線WLを非活性化する（図１７（ｈ、ｉ））。制御信号生成回路２２Ｂは、最終のコラムアドレスFFに対応するメモリセルMCのアクセス（コラム選択信号CLの活性化）に応答して、ノーウエイト信号NOWAITZを非活性化する（図１７（ｊ））。
アドレス選択回路３４Ｂは、ノーウエイト信号NOWAITZの非活性化を受けた後、アクセスする２つのメモリブロックM0、M1に同じロウアドレスA+1を出力する。この後、通常動作モードと同様に、２つのメモリブロックM0、M1は、同じロウアドレスA+1に対応するワード線WLを活性化する（図１７（ｋ、ｌ））。そして、コラム選択信号CLに同期して、メモリブロックM0、M1から２ビットずつデータが読み出される。あるいは、コラム選択信号CLに同期して、メモリブロックM0、M1に２ビットずつデータが書き込まれる。すなわち、データが途切れることなくコンティニュアスアクセスが実行される。
図１８は、第３の実施形態のコンティニュアスモード中の別の動作例を示している。図１７と同じ動作については詳細な説明を省略する。
この例では、FCRAMは、コンティニュアスモードの最初のアクセス時に、チップイネーブル信号/CEとともにメモリブロックM1を示すロウアドレスRA02、09-19＝"A"およびコラムアドレスCA00、01、03-08＝"FB"（１６進数）を受ける（図１８（ａ））。先頭のコラムアドレスFBは、２回連続して活性化される最終のコラム選択信号CLに対応していない。このため、制御信号生成回路２２Ｂは、ノーウエイト信号NOWAITZを活性化しない（図１８（ｂ））。
アドレスカウンタ３０Ｂは、先頭のコラムアドレスCA00、01、03-08（FB）が２回連続して活性化される最終のコラム選択信号CLに対応しないため、先頭のロウアドレスRA02、09-19（A）をロウアドレス+RA02、09-19(A)として出力する（図１８（ｃ））。ロウアドレス"A"は、例えば、メモリブロックM1を示すアドレスである。アドレス選択回路３４Ｂは、通常動作モード中と同様に、ロウアドレス"A"に応じて、２つのアドレスセレクタSEL1、SEL0を選択する。また、アドレス選択回路３４Ｂは、アドレスセレクタSEL1、SEL0からロウアドレス"A"を出力する。
メモリコア３２Ｂは、選択されたアドレスセレクタSEL0、SEL1にそれぞれ対応するメモリブロックM1、M0を活性化する。メモリブロックM1、M0は、ロウアドレス"A"に対応するワード線WLを同時に活性化する（図１８（ｄ、ｅ））。この後、メモリブロックM0、M1のコラム選択信号CLを活性化され、読み出しデータが順次読み出される（図１８（ｆ、ｇ））。あるいは、書き込みデータが順次メモリブロックM0、M1に書き込まれる。
メモリブロックM0、M1のワード線WLは、最終のコラムアドレスFFに対応するコラム選択信号CLの活性化に応答して非活性化される（図１８（ｈ、ｉ））。アドレスカウンタ３０Ｂは、最終のコラムアドレスFFに対応するコラム選択信号CLの活性化に応答してロウアドレス+RA02、09-19（＝A）を"１"増加して"A+1"に変更する（図１８（ｊ））。この後、通常動作モードと同様に、２つのメモリブロックM0、M1は、同じロウアドレスA+1に対応するワード線WLを活性化する（図１８（ｋ、ｌ））。そして、コラム選択信号CLに同期して、メモリブロックM0、M1から２ビットずつデータが読み出される。あるいは、コラム選択信号CLに同期して、メモリブロックM0、M1に２ビットずつデータが書き込まれる。すなわち、データが途切れることなくコンティニュアスアクセスが実行される。
この実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、この実施形態では、通常動作モード中に２つのメモリブロックMが同時に活性化されるFCRAMにおいても、読み出しデータまたは書き込みデータが途切れることなくコンティニュアスアクセスを実行できる。
具体的には、コラムアドレスCAが最終アドレスに対応するときに、一対のメモリブロックMのワード線WLを、先頭のロウアドレスRAおよび次のロウアドレス+RAに応じてそれぞれ活性化することで、データを途切れることなく入出力できる。その後の動作は、通常動作モードと同様に、一対のメモリブロックMのワード線WLを、同じロウアドレス+RAに応じてそれぞれ活性化すればよいため、アドレス選択回路３４Ｂを簡易にできる。
なお、上述した実施形態では、本発明をFCRAMに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をSDRAMまたはクロック同期式のフラッシュメモリに適用してもよい。
上述した実施形態では、本発明をSDR方式のFCRAMに適用し例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をクロック信号CLKの立ち上がりエッジと立ち下がりエッジの両方に同期してデータを入出力するDDR（Double Data Rate）方式のFCRAM、SDRAMまたはフラッシュメモリに適用してもよい。
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１） 互いに異なるワード線を順次活性化し、データを連続して出力または入力するコンティニュアスモードを有する半導体記憶装置であって、
前記ワード線にそれぞれ接続される複数のメモリセルを有するメモリコアと、
前記ワード線を選択するためのロウアドレスを受信するロウアドレス端子と、
コンティニュアスモード中に、先頭の前記ロウアドレスおよび次のロウアドレスに対応するワード線を互いに重複して活性化するワード制御回路とを備えていることを特徴とする半導体記憶装置。
（付記２） 付記１の半導体記憶装置において、
前記コンティニュアスモード中に、前記アドレス端子に供給される先頭の前記ロウアドレスに続く内部ロウアドレスを順次生成するロウアドレスカウンタを備え、
前記ワード制御回路は、前記ロウアドレスおよび前記内部ロウアドレスに対応する前記ワード線を互いに重複して活性化することを特徴とする半導体記憶装置。
（付記３） 付記１の半導体記憶装置において、
前記ワード制御回路は、前記コンティニュアスモードの最初に２本の前記ワード線を活性化して、これ等ワード線に接続されるメモリセルを順次アクセスし、その後、前記ワード線を１本ずつ活性化することを特徴とする半導体記憶装置。
（付記４） 付記１の半導体記憶装置において、
前記メモリコアは、前記ロウアドレスにより選択される複数のメモリブロックで構成され、
前記ワード制御回路は、前記メモリブロックにそれぞれ対応し、前記ロウアドレスにより活性化され、前記ロウアドレスまたは前記次のロウアドレスのいずれかを選択的に出力する複数のアドレスセレクタを備え、
前記アドレスセレクタから前記ロウアドレスまたは前記次のロウアドレスを受ける前記メモリブロックは、重複して活性化されることを特徴とする半導体記憶装置。
（付記５） 付記４の半導体記憶装置において、
前記ロウアドレスの最下位ビットは、前記メモリブロックの選択に使用されることを特徴とする半導体記憶装置。
（付記６） 付記４の半導体記憶装置において、
前記コンティニュアスモードの最初に、重複信号を活性化する第１制御信号生成回路を備え、
前記メモリコアは、前記重複信号を受けたときに、先頭の前記ロウアドレスおよび次のロウアドレスに応じて一対のメモリブロックを重複して活性化することを特徴とする半導体記憶装置。
（付記７） 付記６の半導体記憶装置において、
前記ワード線に接続される前記メモリセルを選択するためのコラムアドレスを受信するコラムアドレス端子と、
前記コラムアドレス端子に供給される先頭の前記コラムアドレスに続く内部コラムアドレスを順次生成するコラムアドレスカウンタとを備え、
前記第１制御信号生成回路は、前記内部コラムアドレスが２回目の最終アドレスを示したときに、前記重複信号を非活性化することを特徴とする半導体記憶装置。
（付記８） 付記７の半導体記憶装置において、
読み出しデータまたは書き込みデータを伝達するデータバス線と、
前記メモリセルを前記データバス線にそれぞれ接続する複数のコラムスイッチとを備え、
前記第１制御信号生成回路は、前記２回目の最終アドレスに対応する前記コラムスイッチのオン動作に応答して、前記重複信号を非活性化することを特徴とする半導体記憶装置。
（付記９） 付記７の半導体記憶装置において、
読み出しデータまたは書き込みデータを伝達するデータバス線と、
前記メモリセルを前記データバス線にそれぞれ接続する複数のコラムスイッチとを備え、
所定数の前記コラムスイッチは、前記コラムアドレスの上位ビットが示す上位アドレスに応じて同時にオンし、
前記コラムアドレスの最終アドレスは、最終の前記上位アドレスに対応することを特徴とする半導体記憶装置。
（付記１０） 付記４の半導体記憶装置において、
前記コンティニュアスモードの最初にブロック選択信号を出力する第２制御信号生成回路を備え、
前記メモリコアは、前記ブロック選択信号の論理レベルに応じて、データを入出力するメモリブロックを決定することを特徴とする半導体記憶装置。
（付記１１） 付記１０の半導体記憶装置において、
前記ワード線に接続される前記メモリセルを選択するためのコラムアドレスを受信するコラムアドレス端子と、
前記第２制御信号生成回路は、前記コラムアドレスが１回目の最終アドレスを示したときに、前記ブロック選択信号の論理レベルを反転することを特徴とする半導体記憶装置。（付記１２） 付記１１の半導体記憶装置において、
読み出しデータまたは書き込みデータを伝達するデータバス線と、
前記メモリセルを前記データバス線にそれぞれ接続する複数のコラムスイッチとを備え、
前記第２制御信号生成回路は、前記１回目の最終アドレスに対応する前記コラムスイッチのオン動作に応答して、前記ブロック選択信号の論理レベルを反転することを特徴とする半導体記憶装置。
（付記１３） 付記１１の半導体記憶装置において、
読み出しデータまたは書き込みデータを伝達するデータバス線と、
前記メモリセルを前記データバス線にそれぞれ接続する複数のコラムスイッチとを備え、
所定数の前記コラムスイッチは、前記コラムアドレスの上位ビットが示す上位アドレスに応じて同時にオンし、
前記コラムアドレスの最終アドレスは、最終の前記上位アドレスに対応することを特徴とする半導体記憶装置。
（付記１４） 付記１の半導体記憶装置において、
前記ワード線に接続される前記メモリセルを選択するためのコラムアドレスを受信するコラムアドレス端子を備え、
前記ワード制御回路は、前記コラムアドレス端子に供給される先頭の前記コラムアドレスが最終アドレスのときに、２本の前記ワード線を重複して活性化し、先頭の前記コラムアドレスが最終アドレスでないときに、前記ワード線を１本ずつ順次活性化することを特徴とする半導体記憶装置。
（付記１５） 付記１４の半導体記憶装置において、
先頭の前記コラムアドレスが最終アドレスのときに、重複信号を活性化する第１制御信号生成回路を備え、
前記メモリコアは、前記ロウアドレスにより選択される複数のメモリブロックで構成され、前記重複信号を受けたときに、先頭の前記ロウアドレスおよび次のロウアドレスに応じて一対の前記メモリブロックを重複して活性化することを特徴とする半導体記憶装置。（付記１６） 付記１５の半導体記憶装置において、
前記コラムアドレス端子に供給される先頭の前記コラムアドレスに続く内部コラムアドレスを順次生成するコラムアドレスカウンタを備え、
前記第１制御信号生成回路は、前記内部コラムアドレスが２回目の最終アドレスを示したときに、前記重複信号を非活性化することを特徴とする半導体記憶装置。
（付記１７） 付記１６の半導体記憶装置において、
読み出しデータまたは書き込みデータを伝達するデータバス線と、
前記メモリセルを前記データバス線にそれぞれ接続する複数のコラムスイッチとを備え、
前記第１制御信号生成回路は、前記２回目の最終アドレスに対応する前記コラムスイッチのオン動作に応答して、前記重複信号を非活性化することを特徴とする半導体記憶装置。
（付記１８） 付記１４の半導体記憶装置において、
先頭の前記コラムアドレスが最終アドレスのときに、ブロック選択信号を出力する第２制御信号生成回路を備え、
前記メモリコアは、前記ロウアドレスにより選択される複数のメモリブロックで構成され、前記ブロック選択信号の論理レベルに応じて、データを入出力する前記メモリブロックを決定することを特徴とする半導体記憶装置。
（付記１９） 付記１８の半導体記憶装置において、
前記第２制御信号生成回路は、前記最終アドレスに対応するアクセスに応答して、前記ブロック選択信号の論理レベルを反転することを特徴とする半導体記憶装置。
（付記２０） 付記１９の半導体記憶装置において、
読み出しデータまたは書き込みデータを伝達するデータバス線と、
前記メモリセルを前記データバス線にそれぞれ接続する複数のコラムスイッチとを備え、
前記第２制御信号生成回路は、前記最終アドレスに対応する前記コラムスイッチのオン動作に応答して、前記ブロック選択信号の論理レベルを反転することを特徴とする半導体記憶装置。
（付記２１） 付記１４の半導体記憶装置において、
読み出しデータまたは書き込みデータを伝達するデータバス線と、
前記メモリセルを前記データバス線にそれぞれ接続する複数のコラムスイッチとを備え、
所定数の前記コラムスイッチは、前記コラムアドレスの上位ビットが示す上位アドレスに応じて同時にオンし、
前記コラムアドレスの最終アドレスは、最終の前記上位アドレスに対応することを特徴とする半導体記憶装置。
（付記２２） 付記１の半導体記憶装置において、
前記ワード線に接続される前記メモリセルを選択するためのコラムアドレスを受信するコラムアドレス端子を備え、
前記メモリコアは、前記ロウアドレスにより選択される複数のメモリブロックで構成され、
前記コンティニュアスモード中およびアクセスコマンド毎に読み出し動作または書き込み動作を実行する通常動作モード中に、前記ロウアドレスにより選択される一対の前記メモリブロックが重複して活性化され、
前記ワード制御回路は、前記コンティニュアスモード中に、先頭の前記コラムアドレスが最終アドレスのときに、活性化された一方の前記メモリブロックの前記ワード線のいずれかを先頭の前記ロウアドレスに応じて活性化し、活性化された他方の前記メモリブロックの前記ワード線のいずれかを、次のロウアドレスに応じて活性化することを特徴とすることを特徴とする半導体記憶装置。
（付記２３） 付記２２の半導体記憶装置において、
前記ワード制御回路は、前記コラムアドレスが最終アドレスのときに、一対の前記メモリブロックの前記ワード線を、先頭の前記ロウアドレスおよび次のロウアドレスに応じてそれぞれ活性化して、これ等ワード線に接続されるメモリセルを順次アクセスし、その後、一対の前記メモリブロックの前記ワード線を、同じ前記ロウアドレスに応じてそれぞれ活性化することを特徴とする半導体記憶装置。
（付記２４） 付記２２の半導体記憶装置において、
先頭の前記コラムアドレスが最終アドレスのときに、重複信号を活性化する第１制御信号生成回路を備え、
前記ワード制御回路は、前記重複信号を受けたときに、一対の前記メモリブロックに先頭の前記ロウアドレスおよび次のロウアドレスをそれぞれ供給することを特徴とする半導体記憶装置。
（付記２５） 付記２４の半導体記憶装置において、
前記第１制御信号生成回路は、前記最終アドレスに対応するアクセスに応答して、前記重複信号を非活性化することを特徴とする半導体記憶装置。
（付記２６） 付記２５の半導体記憶装置において、
読み出しデータまたは書き込みデータを伝達するデータバス線と、
前記メモリセルを前記データバス線にそれぞれ接続する複数のコラムスイッチとを備え、
前記第１制御信号生成回路は、前記最終アドレスに対応する前記コラムスイッチのオン動作に応答して、前記重複信号を非活性化することを特徴とする半導体記憶装置。
（付記２７） 付記２２の半導体記憶装置において、
前記ロウアドレスの最下位ビットは、前記メモリブロックの選択に使用されることを特徴とする半導体記憶装置。
（付記２８） 付記１の半導体記憶装置において、
ワード制御回路は、前記ロウアドレスおよび次のロウアドレスに対応するワード線を同時に活性化することを特徴とする半導体記憶装置。
（付記２９） 付記１の半導体記憶装置において、
クロックを受信するクロック端子と、
前記メモリセルからの読み出しデータを出力し、前記メモリセルへの書き込みデータを入力するデータ端子を備え、
前記読み出しデータは、前記クロックに同期して前記データ端子に順次出力され、前記書き込みデータは、前記クロックに同期して前記データ端子に順次入力されることを特徴とする半導体記憶装置。
付記５の半導体記憶装置では、ロウアドレスの最下位ビットは、メモリブロックの選択に使用される。このため、ワード線の切り替え毎にアクセスされるメモリブロックを替えることができる。換言すれば、先頭のロウアドレスに対応するメモリブロックと、次のロウアドレスに対応するメモリブロックは、常に異なる。連続する２つのロウアドレスに対応するワード線が互いに別のメモリブロックに割り当てられるため、コンティニュアスモードのアクセスの最初に、ロウアドレスの異なる２本のワード線を容易に重複して活性化できる。また、２本のワード線を重複して活性化しても、メモリセルに保持されているデータが破壊することはない。
付記６の半導体記憶装置では、第１制御信号生成回路は、コンティニュアスモードの最初に、重複信号を活性化する。メモリコアは、重複信号を受けたときに、先頭のロウアドレスおよび次のロウアドレスに応じて一対のメモリブロックを重複して活性化する。このため、メモリコアは、一対のメモリブロックを活性化するか、あるいは１つのメモリブロックを活性化するかを容易に判断できる。この結果、メモリコアの動作の制御を簡易にできる。
付記７の半導体記憶装置では、コラムアドレス端子は、ワード線に接続されるメモリセルを選択するためのコラムアドレスを受信する。コラムアドレスカウンタは、コラムアドレス端子に供給される先頭のコラムアドレスに続く内部コラムアドレスを順次生成する。第１制御信号生成回路は、内部コラムアドレスが２回目の最終アドレスを示したときに、重複信号を非活性化する。このため、メモリコアは、活性化されている一対のメモリブロックの非活性化タイミングを容易に判断できる。この結果、メモリコアの動作の制御を簡易にできる。
付記８の半導体記憶装置では、データバス線は、読み出しデータまたは書き込みデータを伝達する。複数のコラムスイッチは、メモリセルをデータバス線にそれぞれ接続する。第１制御信号生成回路は、２回目の最終アドレスに対応するコラムスイッチのオン動作に応答して、重複信号を非活性化する。このため、メモリコアは、活性化されている一対のメモリブロックの非活性化タイミングを正確に判断できる。この結果、メモリコアの動作の制御を正確にできる。
付記９の半導体記憶装置では、データバス線は、読み出しデータまたは書き込みデータを伝達する。複数のコラムスイッチは、メモリセルをデータバス線にそれぞれ接続する。所定数のコラムスイッチは、コラムアドレスの上位ビットが示す上位アドレスに応じて同時にオンする。すなわち、所定数のコラムアドレス毎に所定数のコラムスイッチがオンし、複数のメモリセルに対して並列データが入出力される。そして、上位アドレスが２回目の最終アドレスを示すときに、重複信号は非活性化される。このように、メモリブロックの１回のアクセスに対して複数ビットの並列データが入出力される場合にも、重複信号を正しいタイミングで非活性化できる。
付記１０の半導体記憶装置では、第２制御信号生成回路は、コンティニュアスモードの最初にブロック選択信号を出力する。メモリコアは、ブロック選択信号の論理レベルに応じて、データを入出力するメモリブロックを決定する。このため、メモリコアは、データを入出力するメモリブロックをブロック選択信号に応じて容易に判定できる。この結果、メモリコアの動作の制御を簡易にできる。
付記１１の半導体記憶装置では、コラムアドレス端子は、ワード線に接続されるメモリセルを選択するためのコラムアドレスを受信する。第２制御信号生成回路は、コラムアドレスが１回目の最終アドレスを示したときに、ブロック選択信号の論理レベルを反転する。このため、メモリコアは、データを入出力するメモリブロックをブロック選択信号に応じて容易に切り替えできる。この結果、メモリコアの動作の制御を簡易にできる。
付記１２の半導体記憶装置では、データバス線は、読み出しデータまたは書き込みデータを伝達する。複数のコラムスイッチは、メモリセルをデータバス線にそれぞれ接続する。第２制御信号生成回路は、１回目の最終アドレスに対応するコラムスイッチのオン動作に応答して、ブロック選択信号の論理レベルを反転する。このため、メモリコアは、メモリブロックの切り替えタイミングを正確に判断できる。この結果、メモリコアの動作の制御を正確にできる。
付記１３の半導体記憶装置では、データバス線は、読み出しデータまたは書き込みデータを伝達する。複数のコラムスイッチは、メモリセルをデータバス線にそれぞれ接続する。所定数のコラムスイッチは、コラムアドレスの上位ビットが示す上位アドレスに応じて同時にオンする。コラムアドレスの最終アドレスは、最終の上位アドレスに対応する。すなわち、所定数のコラムアドレス毎に所定数のコラムスイッチがオンし、複数のメモリセルに対して並列データが入出力される。そして、上位アドレスが最終アドレスを示すときに、ブロック選択信号の論理レベルは反転される。このように、メモリブロックの１回のアクセスに対して複数ビットの並列データが入出力される場合にも、ブロック選択信号を正しいタイミングで反転できる。
付記１５の半導体記憶装置では、第１制御信号生成回路は、先頭のコラムアドレスが最終アドレスのときに、先頭のロウアドレスおよび次のロウアドレスに応じて重複信号を活性化する。メモリコアは、重複信号を受けたときに、一対のメモリブロックを重複して活性化する。このため、メモリコアは、一対のメモリブロックを活性化するか、あるいは１つのメモリブロックを活性化するかを容易に判断できる。この結果、メモリコアの動作の制御を簡易にできる。
付記１８の半導体記憶装置では、第２制御信号生成回路は、先頭のコラムアドレスが最終アドレスのときに、ブロック選択信号を出力する。メモリコアは、ブロック選択信号の論理レベルに応じて、データを入出力するメモリブロックを決定する。このため、メモリコアは、データを入出力するメモリブロックをブロック選択信号に応じて容易に判定できる。この結果、メモリコアの動作の制御を簡易にできる。
付記１９の半導体記憶装置では、第２制御信号生成回路は、コラムの最終アドレスに対応するアクセスに応答して、ブロック選択信号の論理レベルを反転する。このため、メモリコアは、データを入出力するメモリブロックをブロック選択信号に応じて容易に切り替えできる。この結果、メモリコアの動作の制御を簡易にできる。
付記２０の半導体記憶装置では、データバス線は、読み出しデータまたは書き込みデータを伝達する。複数のコラムスイッチは、メモリセルをデータバス線にそれぞれ接続する。第２制御信号生成回路は、最終アドレスに対応するコラムスイッチのオン動作に応答して、ブロック選択信号の論理レベルを反転する。このため、メモリコアは、データを入出力するメモリブロックの切り替えタイミングを正確に判断できる。この結果、メモリコアの動作の制御を正確にできる。
付記２１の半導体記憶装置では、データバス線は、読み出しデータまたは書き込みデータを伝達する。複数のコラムスイッチは、メモリセルをデータバス線にそれぞれ接続する。所定数のコラムスイッチは、コラムアドレスの上位ビットが示す上位アドレスに応じて同時にオンする。すなわち、所定数のコラムアドレス毎に所定数のコラムスイッチがオンし、複数のメモリセルに対して並列データが入出力される。このように、メモリブロックの１回のアクセスに対して複数ビットの並列データが入出力される場合にも、データを途切れることなく入出力できる。
付記２３の半導体記憶装置では、ワード制御回路は、コラムアドレスが最終アドレスのときに、一対のメモリブロックのワード線を、先頭のロウアドレスおよび次のロウアドレスに応じてそれぞれ活性化して、これ等ワード線に接続されるメモリセルを順次アクセスする。その後、ワード制御回路は、一対のメモリブロックのワード線を、同じロウアドレスに応じてそれぞれ活性化する。ワード線に接続される最終のメモリセルが最初にアクセスされるケースは、コンティニュアスモードの最初のアクセスに限られる。このため、次のロウアドレス以降、通常動作モード中と同様に、一対のメモリブロックのワード線を、同じロウアドレスに応じてそれぞれ活性化できる。この結果、ワード制御回路を簡易にできる。
付記２４の半導体記憶装置では、第１制御信号生成回路は、先頭のコラムアドレスが最終アドレスのときに、重複信号を活性化する。ワード制御回路は、重複信号を受けたときに、一対のメモリブロックに先頭のロウアドレスおよび次のロウアドレスをそれぞれ供給する。このため、ワード制御回路は、活性化するメモリブロックを重複信号によって容易に判断できる。この結果、ワード制御回路の動作の制御を簡易にできる。
付記２５の半導体記憶装置では、第１制御信号生成回路は、最終のコラムアドレスに対応するアクセスに応答して、重複信号を非活性化する。このため、ワード制御回路は、活性化されている一対のメモリブロックの非活性化タイミングを容易に判断できる。この結果、ワード制御回路の動作の制御を簡易にできる。
付記２６の半導体記憶装置ではデータバス線は、読み出しデータまたは書き込みデータを伝達する。複数のコラムスイッチは、メモリセルをデータバス線にそれぞれ接続する。第１制御信号生成回路は、最終アドレスに対応するコラムスイッチのオン動作に応答して、重複信号を非活性化する。このため、ワード制御回路は、活性化されている一対のメモリブロックの非活性化タイミングを正確に判断できる。この結果、ワード制御回路の動作の制御を正確にできる。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
本発明の半導体記憶装置では、先頭アドレスがワード線に接続された最終のメモリセルを示す場合にも、ワード線の切り替え動作は不要になり、異なるワード線に接続されたメモリセルを順次アクセスできる。すなわち、半導体記憶装置をアクセスするコントローラは、データを途切れることなくアクセスできる。この結果、データ転送レートの低下を防止できる。また、ワード線が切り替え中であることをコントローラに通知する信号および制御回路が不要になるため、半導体記憶装置およびコントローラの制御回路を簡易にできる。このため、システムコストを低減できる。
本発明の半導体記憶装置では、次のロウアドレス以降、ワード線を活性化するために動作する回路を少なくできるため、半導体記憶装置の消費電力を削減できる。
従来のコンティニュアスモードを有する半導体記憶装置の読み出し動作の例を示すタイミング図である。 従来のコンティニュアス読み出し動作におけるワード線の切り替え動作の例を示すタイミング図である。 従来のコンティニュアス読み出し動作におけるワード線の切り替え動作の別の例を示すタイミング図である。 従来のコンティニュアス読み出し動作におけるワード線の切り替え動作の別の例を示すタイミング図である。 本発明の半導体記憶装置の第１の実施形態を示すブロック図である。 図５に示したメモリブロックM0-M3の要部の詳細を示す回路図である。 第１の実施形態のコンティニュアスモード中の動作の概要を示す説明図である。 第１の実施形態において、コンティニュアスモード中に供給される先頭アドレスと活性化されるメモリブロックとの関係を示す説明図である。 第１の実施形態のコンティニュアスモード中の動作例を示すタイミング図である。 第１の実施形態のコンティニュアスモード中の別の動作例を示すタイミング図である。 本発明の半導体記憶装置の第２の実施形態を示すブロック図である。 第２の実施形態のコンティニュアスモード中の動作例を示すタイミング図である。 本発明の半導体記憶装置の第３の実施形態を示すブロック図である。 第３の実施形態のコンティニュアスモード中の動作の概要を示す説明図である。 第３の実施形態において、コンティニュアスモード中に供給される先頭アドレスと活性化されるメモリブロックとの関係を示す説明図である。 第３の実施形態のFCRAMの読み出し動作および書き込み動作の例を示すタイミング図である。 第３の実施形態のコンティニュアスモード中の動作例を示すタイミング図である。 第１の実施形態のコンティニュアスモード中の別の動作例を示すタイミング図である。
符号の説明
１０ クロックバッファ
１２ CEバッファ
１４ モードレジスタ
１６、１８ アドレスバッファ
２０ データ入出力回路
２２制 御信号生成回路
２４、２６ アドレスラッチ
２８、３０ アドレスカウンタ
３２ メモリコア
３４ アドレス選択回路

Claims (5)

  1. 互いに異なるワード線を順次活性化し、データを連続して出力または入力するコンティニュアスモードを有する半導体記憶装置であって、
    前記ワード線にそれぞれ接続される複数のメモリセルを有する複数のメモリブロックを含むメモリコアと、
    前記ワード線を選択するためのロウアドレスを受信するロウアドレス端子と、
    前記ワード線に接続される前記メモリセルを選択するためのコラムアドレスを受信するコラムアドレス端子と、
    コンティニュアスモード中に、先頭のロウアドレスおよび次のロウアドレスに対応するワード線を互いに重複して活性化可能なワード制御回路とを備え、
    前記ワード制御回路は、前記コンティニュアスモードの最初に、前記コラムアドレス端子に供給される先頭の前記コラムアドレスが最終アドレスのときに、一対の前記メモリブロックの１本の前記ワード線をそれぞれ活性化して、これ等ワード線に接続されるメモリセルを順次アクセスし、先頭の前記コラムアドレスが最終アドレスでないときに、前記メモリブロックのいずれかの１本の前記ワード線を活性化して、このワード線に接続されるメモリセルを順次アクセスし、
    前記ワード制御回路は、その後、前記メモリブロックの一方および他方の１本の前記ワード線を交互に活性化し、１本の前記ワード線を活性化しているときに、一対の前記メモリブロックの他の前記ワード線を非活性化することを特徴とする半導体記憶装置。
  2. 請求項１の半導体記憶装置において、
    前記コンティニュアスモード中に、前記アドレス端子に供給される先頭の前記ロウアドレスに続く内部ロウアドレスを順次生成するロウアドレスカウンタを備え、
    前記ワード制御回路は、先頭の前記コラムアドレスが最終アドレスのときに、前記ロウアドレスおよび前記内部ロウアドレスに対応する前記ワード線を互いに重複して活性化することを特徴とする半導体記憶装置。
  3. 請求項１の半導体記憶装置において、
    前記メモリブロックは、前記ロウアドレスにより選択され、
    前記ワード制御回路は、前記メモリブロックにそれぞれ対応し、前記ロウアドレスにより活性化され、前記先頭のロウアドレスまたは前記次のロウアドレスのいずれかを選択的に出力する複数のアドレスセレクタを備え、
    先頭の前記コラムアドレスが最終アドレスのときに、前記アドレスセレクタから前記先頭のロウアドレスを受ける一方の前記メモリブロックの活性化期間および前記次のロウアドレスを受ける他方の前記メモリブロックの活性化期間は、互いに重複することを特徴とする半導体記憶装置。
  4. 請求項１の半導体記憶装置において、
    ワード制御回路は、先頭の前記コラムアドレスが最終アドレスのときに、前記ロウアドレスおよび次のロウアドレスに対応するワード線を同時に活性化することを特徴とする半導体記憶装置。
  5. 請求項１の半導体記憶装置において、
    クロックを受信するクロック端子と、
    前記メモリセルからの読み出しデータを出力し、前記メモリセルへの書き込みデータを入力するデータ端子を備え、
    前記読み出しデータは、前記クロックに同期して前記データ端子に順次出力され、前記書き込みデータは、前記クロックに同期して前記データ端子に順次入力されることを特徴とする半導体記憶装置。
JP2005503368A 2003-06-30 2003-06-30 半導体記憶装置 Expired - Fee Related JP4511462B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2003/008278 WO2005004164A1 (ja) 2003-06-30 2003-06-30 半導体記憶装置

Publications (2)

Publication Number Publication Date
JPWO2005004164A1 JPWO2005004164A1 (ja) 2006-08-17
JP4511462B2 true JP4511462B2 (ja) 2010-07-28

Family

ID=33562067

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005503368A Expired - Fee Related JP4511462B2 (ja) 2003-06-30 2003-06-30 半導体記憶装置

Country Status (4)

Country Link
US (3) US7102960B2 (ja)
JP (1) JP4511462B2 (ja)
CN (1) CN100485807C (ja)
WO (1) WO2005004164A1 (ja)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007012173A (ja) * 2005-06-30 2007-01-18 Toshiba Corp 半導体記憶装置
JP4772546B2 (ja) * 2006-03-17 2011-09-14 富士通セミコンダクター株式会社 半導体メモリ、メモリシステムおよびメモリシステムの動作方法
KR100953607B1 (ko) 2006-03-30 2010-04-20 후지쯔 마이크로일렉트로닉스 가부시키가이샤 반도체 메모리 및 메모리 시스템
KR100837811B1 (ko) * 2006-11-15 2008-06-13 주식회사 하이닉스반도체 데이터 변환 회로 및 이를 이용한 반도체 메모리 장치
US8600779B2 (en) * 2007-10-09 2013-12-03 Microsoft Corporation Advertising with an influential participant in a virtual world
JP2009238323A (ja) * 2008-03-27 2009-10-15 Fujitsu Microelectronics Ltd 半導体記憶装置、画像処理システムおよび画像処理方法
US8098540B2 (en) * 2008-06-27 2012-01-17 Qualcomm Incorporated Dynamic power saving memory architecture
JP5270605B2 (ja) * 2010-03-29 2013-08-21 ルネサスエレクトロニクス株式会社 マイクロコントローラ
JP5658082B2 (ja) * 2011-05-10 2015-01-21 ルネサスエレクトロニクス株式会社 半導体装置
KR102131812B1 (ko) * 2013-03-13 2020-08-05 삼성전자주식회사 소스라인 플로팅 회로, 이를 포함하는 메모리 장치 및 메모리 장치의 독출 방법
KR101487264B1 (ko) * 2013-10-15 2015-01-28 (주)피델릭스 시리얼 독출 동작의 초기 센싱 오동작을 감소시키는 반도체 메모리 장치 및 그의 시리얼 독출 방법
US9418719B2 (en) * 2013-11-28 2016-08-16 Gsi Technology Israel Ltd. In-memory computational device
KR20160074920A (ko) * 2014-12-19 2016-06-29 에스케이하이닉스 주식회사 메모리 장치
US9542986B2 (en) * 2015-05-21 2017-01-10 Arm Limited Low power input gating
US9613685B1 (en) * 2015-11-13 2017-04-04 Texas Instruments Incorporated Burst mode read controllable SRAM
KR20190014949A (ko) * 2017-08-04 2019-02-13 에스케이하이닉스 주식회사 반도체장치
KR102468291B1 (ko) * 2018-04-30 2022-11-21 에스케이하이닉스 주식회사 반도체 장치
JP7235389B2 (ja) * 2019-03-29 2023-03-08 ラピスセミコンダクタ株式会社 半導体記憶装置
US11386961B2 (en) * 2019-12-20 2022-07-12 Sandisk Technologies Llc Centralized fixed rate serializer and deserializer for bad column management in non-volatile memory
CN112382323B (zh) * 2020-11-12 2024-01-19 海光信息技术股份有限公司 静态随机存储器、处理器及数据读取方法
JP2022129524A (ja) * 2021-02-25 2022-09-06 ソニーセミコンダクタソリューションズ株式会社 メモリコントローラおよびメモリアクセス方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS621182A (ja) * 1985-06-26 1987-01-07 Hitachi Ltd 半導体記憶装置
JPS6353788A (ja) * 1986-08-22 1988-03-08 Hitachi Ltd 半導体記憶装置
JPS63201993A (ja) * 1987-02-17 1988-08-22 Toshiba Corp 半導体記憶装置
JPH02193394A (ja) * 1989-01-20 1990-07-31 Nec Corp 半導体メモリ
JPH02282994A (ja) * 1989-04-25 1990-11-20 Toshiba Corp 半導体記憶装置
JPH0478092A (ja) * 1990-07-11 1992-03-12 Mitsubishi Electric Corp 半導体記憶装置
JPH117765A (ja) * 1997-06-17 1999-01-12 Fujitsu Ltd 半導体記憶装置のワード線選択方法及び半導体記憶装置
JP2000082287A (ja) * 1998-06-30 2000-03-21 Fujitsu Ltd 半導体記憶装置
JP2004095002A (ja) * 2002-08-29 2004-03-25 Fujitsu Ltd 半導体メモリ

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6414795A (en) * 1987-07-08 1989-01-18 Hitachi Ltd Semiconductor storage device
JPH0444548Y2 (ja) 1987-07-15 1992-10-20
JP2703642B2 (ja) * 1990-02-28 1998-01-26 三菱電機株式会社 半導体記憶装置
JPH0482084A (ja) * 1990-07-24 1992-03-16 Hitachi Ltd 半導体記憶装置
JPH05182455A (ja) * 1991-12-30 1993-07-23 Sony Corp メモリ装置
JPH06111565A (ja) * 1992-09-25 1994-04-22 Fujitsu Ltd ダイナミックｒａｍ
JP2894170B2 (ja) * 1993-08-18 1999-05-24 日本電気株式会社 メモリ装置
JP3252991B2 (ja) * 1993-11-22 2002-02-04 川崎製鉄株式会社 連続式圧延機の圧延制御方法
US5452261A (en) * 1994-06-24 1995-09-19 Mosel Vitelic Corporation Serial address generator for burst memory
JP3226426B2 (ja) * 1994-09-27 2001-11-05 松下電器産業株式会社 半導体メモリ及びその使用方法並びに画像プロセッサ
JPH09106669A (ja) 1995-08-08 1997-04-22 Hitachi Ltd シンクロナスｄｒａｍと半導体記憶装置
KR0184464B1 (ko) * 1995-11-28 1999-05-15 김광호 동기형 반도체 메모리장치의 디코딩 회로
JPH10275477A (ja) * 1997-01-29 1998-10-13 Hitachi Ltd スタティック型ｒａｍ
TW448562B (en) * 1997-01-29 2001-08-01 Hitachi Ltd Static random access memory
JPH1083674A (ja) * 1997-07-23 1998-03-31 Mitsubishi Electric Corp 半導体記憶装置
US6185149B1 (en) * 1998-06-30 2001-02-06 Fujitsu Limited Semiconductor integrated circuit memory
KR100307285B1 (ko) * 1999-09-02 2001-11-01 윤종용 싱글 데이터 레이트 및 더블 데이터 레이트 스킴을 갖는 버스트-타입의 고속 랜덤 액세스 메모리 장치의 어드레스 발생 및 디코딩 회로
JP4253097B2 (ja) * 1999-12-28 2009-04-08 東芝マイクロエレクトロニクス株式会社 半導体記憶装置及びそのデータ読み出し方法
JP2002056685A (ja) * 2000-08-04 2002-02-22 Matsushita Electric Ind Co Ltd メモリ回路
KR100381957B1 (ko) * 2001-01-04 2003-04-26 삼성전자주식회사 비휘발성 반도체 메모리 장치 및 그것의 데이터 입/출력제어 방법
JP2002279792A (ja) * 2001-03-22 2002-09-27 Matsushita Electric Ind Co Ltd 半導体集積回路装置
JP2004348788A (ja) * 2003-05-20 2004-12-09 Sharp Corp 半導体記憶装置及び携帯電子機器

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS621182A (ja) * 1985-06-26 1987-01-07 Hitachi Ltd 半導体記憶装置
JPS6353788A (ja) * 1986-08-22 1988-03-08 Hitachi Ltd 半導体記憶装置
JPS63201993A (ja) * 1987-02-17 1988-08-22 Toshiba Corp 半導体記憶装置
JPH02193394A (ja) * 1989-01-20 1990-07-31 Nec Corp 半導体メモリ
JPH02282994A (ja) * 1989-04-25 1990-11-20 Toshiba Corp 半導体記憶装置
JPH0478092A (ja) * 1990-07-11 1992-03-12 Mitsubishi Electric Corp 半導体記憶装置
JPH117765A (ja) * 1997-06-17 1999-01-12 Fujitsu Ltd 半導体記憶装置のワード線選択方法及び半導体記憶装置
JP2000082287A (ja) * 1998-06-30 2000-03-21 Fujitsu Ltd 半導体記憶装置
JP2004095002A (ja) * 2002-08-29 2004-03-25 Fujitsu Ltd 半導体メモリ

Also Published As

Publication number Publication date
US20050185497A1 (en) 2005-08-25
JPWO2005004164A1 (ja) 2006-08-17
WO2005004164A1 (ja) 2005-01-13
US20090207682A1 (en) 2009-08-20
US7848176B2 (en) 2010-12-07
US7102960B2 (en) 2006-09-05
CN100485807C (zh) 2009-05-06
US7570541B2 (en) 2009-08-04
US20060256642A1 (en) 2006-11-16
CN1701387A (zh) 2005-11-23

Similar Documents

Publication Publication Date Title
JP4511462B2 (ja) 半導体記憶装置
JP4707204B2 (ja) 半導体記憶装置
US11276442B2 (en) Apparatuses and methods for clock leveling in semiconductor memories
US6144616A (en) Semiconductor memory device
US7499367B2 (en) Semiconductor memory device having stacked bank structure
JP5627197B2 (ja) 半導体記憶装置及びこれを備える情報処理システム並びにコントローラ
JP2003249077A (ja) 半導体記憶装置及びその制御方法
US20070058459A1 (en) Semiconductor memory device with no latch error
JP2000163969A (ja) 半導体記憶装置
JPH11250657A (ja) 同期型半導体記憶装置
US20020105842A1 (en) Semiconductor memory device having improved data transfer rate without providing a register for holding write data
JP3177094B2 (ja) 半導体記憶装置
US6208582B1 (en) Memory device including a double-rate input/output circuit
JPH11162170A (ja) 半導体メモリ装置及びカラム選択制御方法
US7017010B2 (en) Integrated circuit memory device supporting an N bit prefetch scheme and a 2N burst length
US9368175B2 (en) Semiconductor memory device receiving multiple commands simultaneously and memory system including the same
EP0962937B1 (en) Semiconductor intergrated circuit memory and bus control method
KR20050015853A (ko) 반도체 장치 및 그 제어 방법
JPH11306758A (ja) 半導体記憶装置
JP2001067871A (ja) 半導体メモリ装置及びライトデータマスキング方法
JPH10162576A (ja) 半導体メモリ装置のカラム選択ラインイネーブル回路
JP2004310989A (ja) 改善されたデータ書き込み制御回路を有する４ビットプリフェッチ方式ｆｃｒａｍ及びこれに対するデータマスキング方法
JP4953273B2 (ja) 半導体メモリ素子
JP4632121B2 (ja) 半導体記憶装置
JP4819325B2 (ja) 集積回路装置及びその動作方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080730

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080930

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081111

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090728

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090916

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100420

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100506

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130514

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140514

Year of fee payment: 4

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees