JP4707204B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP4707204B2 JP4707204B2 JP28877499A JP28877499A JP4707204B2 JP 4707204 B2 JP4707204 B2 JP 4707204B2 JP 28877499 A JP28877499 A JP 28877499A JP 28877499 A JP28877499 A JP 28877499A JP 4707204 B2 JP4707204 B2 JP 4707204B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- clock
- output
- strobe signal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1066—Output synchronization
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1087—Data input latches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
Landscapes
- Dram (AREA)
- Memory System (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に外部から供給されるクロックに同期して動作する半導体記憶装置に関する。
従来、ＤＲＡＭ等の半導体記憶装置は大容量化を目指して研究開発されてきたが、近年、ＣＰＵやマイクロプロセッサの高速化に伴い、データ転送レートの向上が求められている。この要求に応える半導体記憶装置として、例えばＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）、ＦＣＲＡＭ（Ｆａｓｔ ＣｙｃｌｅＲＡＭ）、ＤＤＲ−ＳＤＲＡＭ（Ｄｏｕｂｌｅ−Ｄａｔａ−Ｒａｔｅ−ＳＤＲＡＭ）等が提案され、実用化されている。このうちＤＤＲ−ＳＤＲＡＭは、クロックの立上がりと立下りの両方のエッジを利用することで、２倍のデータ転送レートを実現するものである。また、ＤＤＲ−ＳＤＲＡＭはデータストローブ信号を用いて、データを確定するためのマージンを確保している。
【０００２】
【従来の技術】
図１は、ＣＰＵ等のコントローラ１００とＤＤＲ−ＳＤＲＡＭ（以下、単にメモリという）２００を有するシステムを示すブロック図である。また、図２はこのシステムの動作を示すタイミング図である。
コントローラ１００とメモリ２００は、図示しないクロックジェネレータからディファレンシャル形式のクロックＣＬＫ、／ＣＬＫを受けて動作する。コントローラ１００とメモリ２００間のデータＤＱは、データストローブ信号ＤＱＳと共に転送される。メモリ２００は、データストローブ信号ＤＱＳを入出力する１つのＤＱＳ端子を具備している。コントローラ１００はメモリ２００にコマンドＣＭＤを出力して、データの読み出し（出力）及び書き込み（入力）をメモリ２００に指示する。なお、コントローラ１００がメモリ２００に出力するアドレス信号は、後述する発明か解決しようとする課題と直接関係していないので、図１では省略してある。
【０００３】
図２を参照して、データの読み出し及び書き込み動作を説明する。コントローラ１００は、メモリ２００に読み出しコマンドＲＤＡａを送る。メモリ２００は、クロックＣＬＫの立ち上がり（図２の“０”のタイミング）に同期してコマンドＲＤＡａを取り込む。また、メモリ２００、“２”のタイミング、つまり読み出しコマンドＲＡＤａを受けてから２サイクル後に、データストローブ信号ＤＱＳをローレベルＬからハイレベルＨに立ち上げる。コントローラ１００とメモリ２００はデータストローブ信号ＤＱＳをデータの入出力動作に共通に使用しているため、データがメモリ２００から読み出される１サイクル前の期間において、データストローブ信号ＤＱＳはローレベルＬになっている必要がある。この期間はプリアンブル期間と呼ばれる。メモリ２００は読み出しデータをデータバスに出力する際、データストローブ信号ＤＱＳをローレベルＬからハイレベルＨに変化させる。これにより、メモリ２００は、データストローブ信号ＤＱＳの立ち上がりに同期して読み出しデータＱａ１をデータバスに出力する。メモリ２００は、データストローブ信号ＤＱＳを立ち上げた後、読み出しデータのビット数分だけ、データストローブ信号ＤＱＳをハイレベルＨとローレベルＬに交互に切り替える。そして、メモリ２００はデータストローブ信号ＤＱＳの立ち上がり及び立ち下がりに同期して順番にデータＱａ１、Ｑａ２、Ｑａ１、Ｑａ２をデータバスに出力する。読み出しデータを出力した後、メモリ２００はデータストローブ信号ＤＱＳの信号線をハイインピーダンスＨｉ−Ｚに設定する。これにより、メモリ２００が出力するデータストローブ信号ＤＱＳがコントローラ１００が出力するデータストローブ信号ＤＱＳを干渉することを防止することができる。コントローラ１００は、データストローブ信号ＤＱＳの立ち上がり及び立ち下がりエッジから所定時間だけ遅延させた内部信号を作成して、読み出しデータを取り込む。
【０００４】
次に、コントローラ１００は書き込みコマンドＷＲＡｂをメモリ２００に出力し、書き込みデータＤｂ１、Ｄｂ２、Ｄｂ１、Ｄｂ２をメモリ２００に出力する。コントローラ１００は、データストローブ信号ＤＱＳをローレベルＬに設定してプリアンブル期間を設定した後、ハイレベルＨとローレベルＬに交互に切り替える。メモリ２００はデータストローブ信号ＤＱＳの立ち上がりと立ち下がりに同期して書き込みデータを取り込む。そして、コントローラ１００はデータストローブ信号ＤＱＳをローレベルＬに設定する。
【０００５】
なお、図２中、ＣＬ＝２はコラムレイテンシーが２であることを示し、ＷＬ＝１はライトレイテンシーが１であることを示している。また、図２の場合は入出力共通の構成であるが、書き込み用データバスと読み出し用のデータバスを別々に設けても良い。
【０００６】
【発明が解決しようとする課題】
しかしながら、このような従来の半導体記憶装置は以下の問題点を有する。
第１に、データの入出力動作はデータストローブ信号ＤＱＳを共用しているため、前述したプリアンブル期間が必要である。このプリアンブル期間は、コントローラ１００もメモリ２００もデータバスにデータを出力することができない。つまり、プリアンブル期間はデータバスの空白期間となってしまい、高速動作の障害となる。
【０００７】
第２に、前述したように、メモリ２００が出力するデータストローブ信号ＤＱＳは、データの読み出し終了後にデータストローブ信号線をハイインピーダンスＨｉ−Ｚに設定しなければならない。よって、メモリ２００はデータストローブ信号線をハイインピーダンスＨｉ−Ｚに設定するための制御回路が必要である。
第３に、データストローブ信号ＤＱＳは単相信号なので、ハイレベル期間とローレベル期間とが必ずしも同一の長さにはならない。よって、データの確定幅（確定期間）が異なってしまう。図３は、この問題点を図示するものである。データストローブ信号ＤＱＳのローレベル期間はハイレベル期間よりも長い。データストローブ信号ＤＱＳは基準電圧（しきい値電圧）Ｖｒｅｆと比較され、ハイレベルＨとローレベルＬを識別する。図３中、ｔＱＳＰはデータストローブ信号ＤＱＳのパルス幅、ｔＱＳＱはデータストローブ信号ＤＱＳからのデータアクセス時間、ｔＤＶはデータ確定幅、ｔＡＣＣはクロックＣＬＫからのデータアクセス時間、ｔＨＺはハイインピーダンス状態の出力時間、ｔＣＫＱＳはクロックからデータストローブ信号ＤＱＳまでのアクセス時間を示している。データストローブ信号ＤＱＳのローレベル期間はハイレベル期間よりも長いので、データ確定幅ｔＤＶが異なっている。
【０００８】
従って、本発明は、新たなデータ転送方法を用いることによって上記従来技術の問題点を解決することを目的とする。
【０００９】
【課題を解決するための手段】
請求項１に記載の発明は、外部から供給されるクロックに同期して動作する半導体記憶装置において、外部から供給される前記クロックから入力側内部クロックを生成する第１の回路を設け、前記第１の回路は、前記クロックをバッファリングするバッファ回路であり、前記クロック及び前記第１の回路が出力する前記入力側内部クロックはそれぞれ相補信号であり、前記クロックと基準電圧との交点が入力データ、コマンド及びアドレスのセットアップ時間とホールド時間を定める規定点として定義されており、外部から供給される前記クロックからデータ出力用の出力ストローブ信号を生成して外部に出力する第２の回路を設け、前記クロック及び前記第２の回路が出力する前記出力ストローブ信号はそれぞれ相補信号であって、該出力ストローブ信号のクロスポイントが出力データの確定期間を定める規定点として定義されている半導体記憶装置である。入力データ、コマンド及びアドレスのセットアップ時間とホールド時間を全て、前記クロックと基準電圧との交点を規定点として定義しているため、クロック周波数が高くなっても、また温度条件や電源電圧が変動してもセットアップ時間とホールド時間が変動することはない。また、第２の回路が出力する出力ストローブ信号のクロスポイントが出力データの確定期間を定める規定点として定義されているので、当該半導体装置や伝送系において温度条件や電源電圧等が変化しても、この出力ストローブ信号のハイレベル期間とローレベル期間が変動することはない。よって、出力データ（読み出しデータ）を受け取る側のデバイス（例えば、コントローラ）は、この出力ストローブ信号を用いて出力データを安定して取り込むことができる。
【００１０】
請求項２に記載の発明は、請求項１において、前記第１の回路が前記クロックと出力ストローブ信号とを所定の位相差に維持するＤＬＬ回路を具備する半導体記憶装置である。温度条件や電源電圧等が変化しても位相差を予め所定の位相差に維持できるので、出力データ（読み出しデータ）を受け取る側のデバイス（例えば、コントローラ）はこの位相差を効率的に検出でき、出力ストローブ信号を用いて出力データを安定して取り込むことができる。
【００１５】
【発明の実施の形態】
図４は、本発明の原理を示すブロック図である。本発明では、従来の単相のデータストローブ信号ＤＱＳに代えて、クロックＣＬＫ、／ＣＬＫ並びに出力ストローブ信号ＱＣＬＫ、／ＱＣＬＫを用いる。出力ストローブ信号ＱＣＬＫ、／ＱＣＬＫは例えば、メモリ２１０内でコントローラ１１０から転送されたクロックＣＬＫ、／ＣＬＫをバッファリングすることで生成する。
【００１６】
図５は、図４に示すシステムの動作を示すタイミング図である。コントローラ１１０は読み出しコマンドＲＤＡａをメモリ２１０に出力する。図２を参照して前述したように、従来のメモリ１００はデータストローブ信号ＤＱＳをコマンド受信から２サイクル後にローレベルＬからハイレベルＨに立ち上げていた。これに対し、本発明ではディファレンシャル・クロックである出力ストローブ信号ＱＣＬＫ、／ＱＣＬＫとともに読み出しデータＱａ１，Ｑａ２、Ｑａ１、Ｑａ２をコントローラ１１０に転送する。コントローラ１１０は、自らが出力したクロックＣＬＫ、／ＣＬＫと出力ストローブ信号ＱＣＬＫ、／ＱＣＬＫとの位相差を検出し、メモリ２１０からの読み出しデータを取り込むタイミングを知る。
【００１７】
図６は、上記の位相差検出を説明するための図である。コントローラ１１０は内部に、位相差検出回路１１２を具備している。位相差検出回路１１２は、コントローラが出力するクロックＣＬＫと、メモリ２１０内のインバータで構成されるバッファ回路２１２でクロックＣＬＫをバッファリングすることで生成され、転送された出力ストローブ信号／ＱＣＬＫとの位相を比較する。位相差φを検出するために、クロックＣＬＫよりも高い周波数の内部クロックを用いる。つまり、クロックＣＬＫの立ち上がりエッジに同期して内部クロックのカウントを開始し、出力ストローブ信号／ＱＣＬＫの立ち上がりエッジでカウントを停止し、そのカウント数で位相差φを検出する。位相差φが検出できれば、読み出しデータＤＱを入力回路１１４に取り込むタイミングを制御することができる。なお、メモリ２１０から読み出されるデータはクロックＣＬＫ及びその反転クロックで制御されるアナログスイッチ２１６及びラッチ２１４を介して、データバスＤＱに出力される。また、図示を省略してあるが、メモリ２１０はクロック／ＣＬＫを反転して／ＱＣＬＫを出力するバッファも具備している。
【００１８】
図５に戻り、コントローラ１１０は読み出しコマンドＲＤＡａの次にメモリ２１０に書き込みコマンドＷＲＡｂを出力する。メモリ２１０は書き込みデータＤｂ１、Ｄｂ２、Ｄｂ１、Ｄｂ２とクロックＣＬＫ、／ＣＬＫのみをコントローラ１１０から受けるだけで、従来用いられているデータストローブ信号ＤＱＳが存在しない。しかしならが、ライトレイテンシーＷＬは１と予め分かっているので、メモリ２１０は書き込みコマンドＷＲＡｂを受けてから最初の書き込みデータＤｂ１が到着するタイミングを予測することができる。つまり、メモリ２１０はコントローラ１１０からのクロックＣＬＫ、／ＣＬＫを、書き込みデータのストローブとして使用する。つまり、書き込みデータ、アドレス及びコマンドを全て、クロックＣＬＫ、／ＣＬＫを用いてメモリ２１０を取り込むことになる。これにより、従来用いられていたデータストローブ信号ＤＱＳを省略することができる。
【００１９】
このように、本発明はメモリ２１０が出力するストローブ信号をディファレンシャルな出力ストローブ信号ＱＣＬＫ、／ＱＣＬＫとし、コントローラ１１０はストローブ信号を出力しない構成である。出力ストローブ信号ＱＣＬＫ、／ＱＣＬＫはクロックＣＬＫ、／ＣＬＫが供給されている限り、常時メモリ２１０から出力されている出力専用のストローブ信号である。よって、従来のようにハイインピーダンス制御を行う必要がないので、メモリ２１０はハイインピーダンス制御のための回路を持たない。また、従来のようにデータストローブ信号ＤＱＳの干渉という問題点もないので、プリアンブル期間を設ける必要がない。更に、出力ストローブ信号ＱＣＬＫ、／ＱＣＬＫはディファレンシャル形式なので、図７に示すように、そのクロスポイントＶｑｘをタイミング規定点とすれば、たとえ出力ストローブ信号ＱＣＬＫ、／ＱＣＬＫのハイレベル期間とローレベル期間が異なったとしても、データ確定幅ｔＤＶは常に一定である。よって、コントローラ１１０は容易に読み出しデータを取り込むことができる。なお、図８は、出力ストローブ信号ＱＣＬＫ、／ＱＣＬＫのハイレベル期間とローレベル期間が等しい場合を示す。
【００２０】
図９は、メモリ２１０の書き込み動作における各信号の仕様を示す図である。便宜上、書き込みコマンドとと最初の書き込みデータとを同一時間軸上に図示してある。図中、ｔＳＩは入力セットアップ時間、ｔＨＩは入力ホールド時間、ｔＤＳはデータ入力セットアップ時間、ｔＤＨはデータ入力ホールド時間である。
本発明におけるメモリ２１０の書き込み動作は、前述したように、コントローラ１１０からのクロックＣＬＫ、／ＣＬＫを、書き込みデータ、アドレス（ＡＤＤ）、コマンド（ＣＭＤ）のストローブとして使用する点に加え、上記入力セットアップ時間ｔＳＩ、入力ホールド時間ｔＨＩ、データ入力セットアップ時間ｔＤＳ、及びデータ入力ホールド時間ｔＤＨを設定するための規定点を基準電圧Ｖｒｅｆとしたことを特徴としている。
【００２１】
ここで、まず、コントローラ１１０からのクロックＣＬＫ、／ＣＬＫを書き込みデータ、アドレス、コマンドのストローブとして使用する意義について説明する。従来技術では、書き込みデータはデータストローブ信号ＤＱＳに同期してメモリに書き込まれ、アドレスとコマンドはクロックＣＬＫ、／ＣＬＫに同期してメモリに取り込まれていた。従って、書き込み動作の開始はクロックがトリガーとなるのに対し、書き込みデータの取り込みはデータストローブ信号ＤＱＳがトリガーとなる。よって、クロックＣＬＫ、／ＣＬＫとデータストローブ信号ＤＱＳとのずれ（クロック線とデータストローブ信号線との負荷の違いに起因する）がそれ程大きくないうちは、書き込み動作の一環としてメモリのコア回路にデータを書き込みにいくタイミングとデータが揃うタイミングが大きくずれることはなく同期がとれている。しかしながら、動作周波数が高くなり、クロック周波数が高くなると、クロックＣＬＫ、／ＣＬＫからデータストローブ信号ＤＱＳまでのずれ時間がクロックＣＬＫ、／ＣＬＫの１クロック分と比較して相対的に大きくなり、極端な例として、１クロック分よりも大きくなる場合もある。書き込み動作の高速化にともない、クロックＣＬＫ、／ＣＬＫとデータストローブ信号ＤＱＳのずれに起因した書き込み動作と書き込みデータの受信タイミングとのずれが書き込み動作そのものを阻害し、書き込み動作の妨げとなっている。
【００２２】
これに対し、本発明では書き込みデータ、アドレス及びコマンドの全てに対し、クロックＣＬＫ、／ＣＬＫをストローブとして用いているため、上記のような問題点はない。
また、前述した入力セットアップ時間ｔＳＩ、入力ホールド時間ｔＨＩ、データ入力セットアップ時間ｔＤＳ、及びデータ入力ホールド時間ｔＤＨを設定するための規定点を基準電圧Ｖｒｅｆとした意義について説明する。従来技術では、アドレス及びコマンドはクロックＣＬＫ、／ＣＬＫのクロスポイントを規定点とし、書き込みデータはデータストローブ信号ＤＱＳを規定点である基準電圧Ｖｒｅｆと比較する。温度条件や電源電圧条件が変化すると、上記２つの規定点も変化するが変化の仕方がことなる。この点を見込んで、従来はセットアップ時間とホールド時間を余分に設定しておく必要があった。
【００２３】
これに対し、本発明では図９に示すように、クロックＣＬＫ又は／ＣＬＫの立ち上がりと基準電圧Ｖｒｅｆとの交点を規定点とし、書き込みデータ、アドレス及びコマンドを受信すること（つまり、上記交点をセットアップ時間とホールド時間を定める規定する）としているため、従来のようにセットアップ時間とホールド時間を余分に設定しておく必要がない。本発明では、ｔＳＩ＝ｔＨＩ＝ｔＤＳ＝ｔＤＨとすることも可能である。
【００２４】
図１０はメモリ２１０の読み出し動作を示す図で、（Ａ）よりも（Ｂ）に示す読み出し動作が高速である場合を示している。図１０から分かるように、クロックＣＬＫ、／ＣＬＫの周波数が高くなっても、データ確定幅（確定期間）はクロックの周波数が高くなった分だけ単に狭くなっているだけで、安定していることが分かる。
【００２５】
図１１はメモリ２１０の書き込み動作を示す図で、（Ａ）よりも（Ｂ）に示す書き込み動作が高速であることを示している。図１１から分かるように、クロックＣＬＫ、／ＣＬＫの周波数が高くなっても、データ確定幅はクロックの周波数が高くなった分だけ単に狭くなっているだけで、安定していることが分かる。
図６に示した構成では、クロックＣＬＫをバッファ回路２１２で単純にバッファリングして出力ストローブ信号／ＱＣＬＫを生成している。図示していないが、クロック／ＣＬＫも同様にバッファリングして出力ストローブ信号ＱＣＬＫを生成している。このような単純なバッファリングでは、温度条件や電源電圧条件の変動があると、図６に示す位相差φの検出に長い時間を要する場合が生じる。従って、位相差φの検出は温度条件や電源電圧条件の変動を見込んで設計する必要がある。例えば、位相差検出回路１１２は多くの内部クロックをカウントできるように設計する必要がある。
【００２６】
この点を改善する構成を図１２に示す。図１２に示すメモリ２２０は、クロックＣＬＫから出力ストローブ信号／ＱＣＬＫを生成するのにＤＬＬ（Ｄｅｌａｙｅｄ Ｌｏｃｋ Ｌｏｏｐ）回路を用いている。このＤＬＬ回路はインバータ２２２、２２４、２３２、遅延回路２２６、遅延制御器２２８及び位相比較器２３０で構成されている。クロックＣＬＫはインバータ２２２、２２４、遅延回路２２６、及びインバータ２３２を通り、出力ストローブ信号／ＱＣＬＫとしてコントローラ１１０に出力される。位相比較器２３０はクロックＣＬＫの位相と出力ストローブ信号／ＱＣＬＫの位相を比較して位相差を検出し、遅延制御器２２８を制御する。遅延制御器２２８は、この位相差が常に一定になるように遅延回路２２６の遅延量を可変する。この結果、出力ストローブ信号／ＱＣＬＫの位相はは、温度条件や電源電圧条件の変動があっても、クロックＣＬＫの位相と常に一定の位相差を持つように制御される。よって、コントローラ１１０の位相差検出は容易になる。
【００２７】
図１３は、本発明の一実施の形態による半導体記憶装置であるＤＤＲ−ＳＤＲＡＭの全体構成を示すブロック図である。図１３では、説明の便宜上２バンク構成として図示するが、バンク構成はこれに限られるものではなく、１つであっても良いし、３つ以上であっても良い。
図示するように、ＤＤＲ−ＳＤＲＡＭは、第１のクロックバッファ１、第２のクロックバッファ３１、コマンドデコーダ２、コントロール信号バッファ３、ローアドレスバッファ４、コラムアドレスバッファ５、アドレスラッチ６，７、モードレジスタ８、データレイテンシーカウンタ９、データ変換器１０，１２、データ入力バッファ１１、データ出力バッファ１３、バンク（０）用回路１４、及びバンク（１）用回路１５を含む構成とする。また、バンク（０）用回路１４とバンク（１）用回路１５との内には、それぞれマトリクス状に配置されたメモリセルを含む複数のメモリブロック、ＲＡＳ生成ユニット１６、ＰＲＥ（プリチャージ用信号）生成ユニット１７、コントロールユニット１８、ブロックデコーダ１９、プリデコーダ２０−１，２０−２、ワードデコーダ２１、１／４デコーダ２２、ＢＬＴデコーダ２３、Ｓ／Ａ（センスアンプ制御信号）生成ユニット２４、コラムデコーダ２５、コントロールユニット２６、リードライトバッファ２７、リフレッシュカウンタ２８、コア回路２９、出力ストローブバッファ３２、ＰＤ信号ラッチ３３を含む。
【００２８】
まず、本発明の特徴的な部分について説明し、その後にその他の各部について説明する。
従来のＤＤＲ−ＳＤＲＡＭでも用いらているクロックバッファ１に加え、本発明では新たに第２のクロックバッファ３１を設けてある。以下、クロックバッファ１を第１のクロックバッファ１という。第１のクロックバッファ１はＤＬＬ回路を有し、外部から供給されるクロックＣＬＫ、／ＣＬＫから入力側内部クロックＩＣＬＫ、／ＩＣＬＫを生成する。便宜上、図１３ではＩＣＬＫのみを示す。第２のクロックバッファ３１は、例えば図１２のＤＬＬ回路のうちのインバータ２２２、２２４、遅延回路２２６、遅延制御器２２８及び位相比較器２３０を具備し、出力ストローブバッファ３２は図１２のＤＬＬ回路のうちのインバータ２３２を具備する。図１３では図面を簡単にするために省略してあるが、インバータ２３２の出力を第２のクロックバッファ３１内の位相比較器２３０に接続するための信号線が設けられている。遅延回路２２６の出力信号が出力側内部クロックＯＣＬＫとして、第２のクロックバッファ３１から出力ストローブバッファ３２に供給される。上記の構成が、クロックＣＬＫと／ＣＬＫのそれぞれに設けられている。つまり、第２のクロックバッファ３１からは出力側内部クロック／ＯＣＬＫも供給されている。なお、図を簡単にするために、出力側内部クロック／ＯＣＬＫの図示は省略してある。出力ストローブバッファ３２は、第２のクロックバッファ３１から供給された出力側内部クロックＯＣＬＫ、／ＯＣＬＫを反転して、出力ストローブ信号ＱＣＬＫ、／ＱＣＬＫを出力する。
【００２９】
上記の通り、内部クロックを入力側と出力側とで別々に設けているので、データ入力側のデータ変換器（シリアル−パラレル変換機）１０は入力側内部クロックＩＣＬＫ、／ＩＣＬＫで動作し、データ出力側のデータ変換器（パラレル−シリアル変換器）１２は出力側内部クロックＩＣＬＫ、／ＩＣＬＫで動作する。
第１のクロックバッファ１の規定点は基準電圧Ｖｒｅｆであり（図９参照）、第２のクロックバッファ３１の規定点はクロスポイントＶｘである（図８参照）。
【００３０】
次に、ＤＤＲ−ＳＤＲＡＭの各部について、図１４を参照して説明する。図１４は、図１３に示すＤＤＲ−ＳＤＲＡＭの動作を示すタイミング図である。図１４中のシンボルは、図１３の対応部分の信号波形を示す。
コントロール信号バッファ３は、外部からのローアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、及びチップイネーブル信号／ＣＥをラッチし、コマンドデコーダ２に出力する（図１４（ｂ））。なお、／は負論理の信号を表し、その他は正論理の信号を表す。
【００３１】
コマンドデコーダ２は、コントロール信号バッファ３から供給された信号をデコードして後述するバンク（０）用回路１４，バンク（１）用回路１５，アドレスラッチ６，７，データレイテンシーカウンタ９等に通知する（図１４（ｆ））。ローアドレスバッファ４及びコラムアドレスバッファ５は、外部からのアドレス信号（Ａ０〜Ａｎ，Ｂ０〜Ｂｎ；図１４（ｃ））を入力され、それぞれアドレスラッチ６，７にアドレス信号を供給する。尚、変数ｎはメモリ容量に応じた整数とする。
【００３２】
アドレスラッチ６，７はそれぞれローアドレスとコラムアドレスをラッチし、それぞれをプリでコーダ２０−１、２０−２に出力する（図１４（ｉ））。
モードレジスタ８は、内部に使用するバースト長情報を生成する。前述したように、データの書き込みはクロックＣＬＫ、／ＣＬＫをストローブとして用いているため、書き込みタイミングを書き込みコマンドを基準として規定する。データレイテンシーカウンタ９は、モードレジスタ８から供給されるバースト長情報に基づいてデータレイテンシーを計時する。データ変換器１０は、外部からのシリアルデータをデータ入力バッファ１１を介して受け取り、それをパラレルデータに変換してリードライトバッファ２７に供給する。また、データ変換器１２は、リードライトバッファ２７からパラレルデータを受け取り、それをシリアルデータに変換してデータ出力バッファ１３を介して外部に出力する。なお、データ変換器１０，１２は、データレイテンシーカウンタ９から供給される信号に基づいて適切なタイミングで処理を行う。
【００３３】
本実施例では、データ入力バッファ１１及びデータ出力バッファ１３は、入力ピンと出力ピンとが共通であるＩ／Ｏコモン形式のインターフェースにより外部と接続されているが、入力ピンと出力ピンとが別々に設けられているＩ／Ｏセパレート形式のインターフェースにより外部と接続することも可能である。
次に、ローアドレスバッファ４及びコラムアドレスバッファ５に選択される各バンク内の構成及び機能について説明する。ここでは、図示のバンク（０）用回路１４についてのみ説明し、同様の構成を有するバンク（１）用回路１５の構成及び機能については、同一の符号を付して説明を省略する。
【００３４】
バンク（０）用回路１４において、ＲＡＳ生成ユニット１６は、複数のメモリブロック内の各メモリセルのデータを対応するセンスアンプに読み出すことを指令する信号ＲＡＳＺを生成する（図１４（ｇ））。また、ＰＲＥ生成ユニット１７は内部ＲＡＳ信号である信号ＲＡＳＺを受取ると、所定の時間が経過した後にプリチャージ信号ＰＲＥを生成する（図１４（ｈ））。この内部生成されたプリチャージ信号ＰＲＥは、外部からプリチャージ信号ＰＲＥが供給された場合と同様に、ＲＡＳ生成ユニット１６をリセットしてプリチャージ動作を行わせる。この内部生成されたプリチャージ信号ＰＲＥによるプリチャージ動作が自己プリチャージである。
【００３５】
プリデコーダ２０−１は、アドレスラッチ６から供給されたローアドレス信号をプリデコードする。プリデコード結果は、ブロックデコーダ１９に供給されると共に、ワードデコーダ２１，１／４デコーダ２２，ＢＬＴ（ビット線トランスファー）デコーダ２３，及びＳ／Ａ生成ユニット２４に供給される。
ブロックデコーダ１９は、ＤＤＲ−ＳＤＲＡＭ内に配置された複数のメモリブロックの一つを選択する。この選択されたメモリブロックにおいてのみ、ワードデコーダ２１、１／４デコーダ２２，ＢＬＴデコーダ２３，及びＳ／Ａ生成ユニット２４が作動し、コア回路２９内でデータをメモリセルから読み出してセンスアンプに格納する。
【００３６】
コア回路２９は、多数のメモリセルがロー及びコラムに関してアレイ状に配置されたものであり、各コラム毎に図１のセンスアンプが設けられる。上記ローアドレス信号による読み出し動作によって、ローアドレス信号で選択されたワード線に対応する複数のメモリセルのデータが、複数のセンスアンプに格納される（図１４（ｍ））。
【００３７】
プリデコーダ２０−２は、アドレスラッチ７から供給されたコラムアドレス信号をプリデコードする。プリデコード結果は、コラムデコーダ２５に供給されると共に、１／４デコーダ２２，Ｓ／Ａ生成ユニット２４，及びコントロール回路２６に供給される。コラムデコーダ２５は、コラムアドレス信号で指定されるコラムに対してコラム線選択信号ＣＬを供給し（図１４（ｎ））、そのコラムのセンスアンプからデータを読み出して、リードライトバッファ２７に供給する。
【００３８】
ワードデコーダ２１は、コントロールユニット１８の制御に基づいて、ワード線選択信号を生成する（図１４（ｋ））。１／４デコーダ２２は、従来からある階層ワードデコード方式において、選択されたメインワードデコーダに従属する４つのサブワードデコーダから、一つのサブワードデコーダを選択するためのデコーダである。ＢＬＴデコーダ２３は、コントロールユニット１８の制御に基づいて、ビット線トランスファー信号を生成する（図１４（ｊ））。また、Ｓ／Ａ生成ユニット２４は、コントロールユニット１８の制御に基づいて、センスアンプ駆動信号ＳＡ１及びＳＡ２を生成する（図１４（ｌ））。
【００３９】
コントロールユニット２６は、アドレスラッチ６，７から供給される信号に基づいてリードライトバッファ２７を制御して、データの読出し及び書き込みを制御する。書き込みコマンド時、コントロールユニット２６はリードライトバッファ２７に格納されたデータをコア回路２９に供給する。読み出しコマンド時、コントロールユニット２６は、データをセンスアンプから読み出してリードライトバッファ２７に供給し、その読み出したデータをデータ変換器１２に供給する（図１４（ｏ））。前述したようにデータ変換器１２の動作は、出力側内部クロックＯＣＬＫに同期して行われる（図１４（ｐ））。
【００４０】
図１５は、従来のＤＤＬ−ＳＤＲＡＭの入出力部を示す図である。従来の構成と図１３に示す本発明の実施の形態の構成とは、次の点で相違する。従来はＤＱＳストローブバッファ４２を介して、データバスストローブ信号線をハイインピーダンスＨｉ−Ｚに制御するコントローラ４１が必要であった。これに対し、本発明ではそのようなコントローラは必要でない。また、データ変換器１０と１２は図１３のクロックバッファ１からの内部クロックで動作していた。これに対し、データ変換器１０と１２はそれぞれ異なるクロックＯＣＬＫ及びＩＣＬＫで動作する。
【００４１】
【発明の効果】
以上説明したように、本発明によれば、外部から供給されるクロックデータ出力用の出力ストローブ信号を生成して外部に出力することとしたため、従来必要とされていたプリアンブル期間は不要であり、またストローブ信号線をハイインピーダンスに制御する必要もないという効果が得られる。
【図面の簡単な説明】
【図１】コントローラとメモリを有する従来のシステムを示すブロック図である。
【図２】図１に示すシステムの動作を示すタイミング図である。
【図３】従来技術の問題点を示すタイミング図である。
【図４】本発明の原理を示すブロック図である。
【図５】本発明の原理を示すタイミング図である。
【図６】メモリ及びコントローラの構成並びにコントローラで行われる位相差検出を説明するための図である。
【図７】図５における構成においてメモリからデータを読み出す出力動作であって、出力ストローブ信号が歪んでいる場合を示すタイミング図である。
【図８】図５における構成においてメモリからデータを読み出す出力動作示すタイミング図である。
【図９】図５における構成においてメモリにデータを書き込む入力動作を示すタイミング図である。
【図１０】図５における構成においてメモリからデータを読み出す出力動作であって、クロック周波数が高くなった場合の動作を説明するためのタイミング図である。
【図１１】図５における構成においてメモリにデータを書き込む入力動作であって、クロック周波数が高くなった場合の動作を説明するためのタイミング図である。
【図１２】ＤＬＬ回路を用いてクロックＣＬＫから出力ストローブ信号／ＱＣＬＫを生成する構成を示す図である。
【図１３】本発明の一実施の形態による半導体記憶装置の全体構成を示すブロック図である。
【図１４】図１３に示す半導体記憶装置の動作を示すタイミング図である。
【図１５】従来の半導体記憶装置のデータ入出力部分を示すブロック図である。
【符号の説明】
１００、１１０ コントローラ
１１２ 位相差検出回路
１１４ 入力回路
２００、２１０、２２０ メモリ
２１２ バッファ（インバータ）
２１４ ラッチ回路
２１６ アナログスイッチ
２２２、２２４、２３２ バッファ（インバータ）
２２６ 遅延回路
２２８ 遅延制御器
２３０ 位相比較器
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に外部から供給されるクロックに同期して動作する半導体記憶装置に関する。
従来、ＤＲＡＭ等の半導体記憶装置は大容量化を目指して研究開発されてきたが、近年、ＣＰＵやマイクロプロセッサの高速化に伴い、データ転送レートの向上が求められている。この要求に応える半導体記憶装置として、例えばＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）、ＦＣＲＡＭ（Ｆａｓｔ ＣｙｃｌｅＲＡＭ）、ＤＤＲ−ＳＤＲＡＭ（Ｄｏｕｂｌｅ−Ｄａｔａ−Ｒａｔｅ−ＳＤＲＡＭ）等が提案され、実用化されている。このうちＤＤＲ−ＳＤＲＡＭは、クロックの立上がりと立下りの両方のエッジを利用することで、２倍のデータ転送レートを実現するものである。また、ＤＤＲ−ＳＤＲＡＭはデータストローブ信号を用いて、データを確定するためのマージンを確保している。
【０００２】
【従来の技術】
図１は、ＣＰＵ等のコントローラ１００とＤＤＲ−ＳＤＲＡＭ（以下、単にメモリという）２００を有するシステムを示すブロック図である。また、図２はこのシステムの動作を示すタイミング図である。
コントローラ１００とメモリ２００は、図示しないクロックジェネレータからディファレンシャル形式のクロックＣＬＫ、／ＣＬＫを受けて動作する。コントローラ１００とメモリ２００間のデータＤＱは、データストローブ信号ＤＱＳと共に転送される。メモリ２００は、データストローブ信号ＤＱＳを入出力する１つのＤＱＳ端子を具備している。コントローラ１００はメモリ２００にコマンドＣＭＤを出力して、データの読み出し（出力）及び書き込み（入力）をメモリ２００に指示する。なお、コントローラ１００がメモリ２００に出力するアドレス信号は、後述する発明か解決しようとする課題と直接関係していないので、図１では省略してある。
【０００３】
図２を参照して、データの読み出し及び書き込み動作を説明する。コントローラ１００は、メモリ２００に読み出しコマンドＲＤＡａを送る。メモリ２００は、クロックＣＬＫの立ち上がり（図２の“０”のタイミング）に同期してコマンドＲＤＡａを取り込む。また、メモリ２００、“２”のタイミング、つまり読み出しコマンドＲＡＤａを受けてから２サイクル後に、データストローブ信号ＤＱＳをローレベルＬからハイレベルＨに立ち上げる。コントローラ１００とメモリ２００はデータストローブ信号ＤＱＳをデータの入出力動作に共通に使用しているため、データがメモリ２００から読み出される１サイクル前の期間において、データストローブ信号ＤＱＳはローレベルＬになっている必要がある。この期間はプリアンブル期間と呼ばれる。メモリ２００は読み出しデータをデータバスに出力する際、データストローブ信号ＤＱＳをローレベルＬからハイレベルＨに変化させる。これにより、メモリ２００は、データストローブ信号ＤＱＳの立ち上がりに同期して読み出しデータＱａ１をデータバスに出力する。メモリ２００は、データストローブ信号ＤＱＳを立ち上げた後、読み出しデータのビット数分だけ、データストローブ信号ＤＱＳをハイレベルＨとローレベルＬに交互に切り替える。そして、メモリ２００はデータストローブ信号ＤＱＳの立ち上がり及び立ち下がりに同期して順番にデータＱａ１、Ｑａ２、Ｑａ１、Ｑａ２をデータバスに出力する。読み出しデータを出力した後、メモリ２００はデータストローブ信号ＤＱＳの信号線をハイインピーダンスＨｉ−Ｚに設定する。これにより、メモリ２００が出力するデータストローブ信号ＤＱＳがコントローラ１００が出力するデータストローブ信号ＤＱＳを干渉することを防止することができる。コントローラ１００は、データストローブ信号ＤＱＳの立ち上がり及び立ち下がりエッジから所定時間だけ遅延させた内部信号を作成して、読み出しデータを取り込む。
【０００４】
次に、コントローラ１００は書き込みコマンドＷＲＡｂをメモリ２００に出力し、書き込みデータＤｂ１、Ｄｂ２、Ｄｂ１、Ｄｂ２をメモリ２００に出力する。コントローラ１００は、データストローブ信号ＤＱＳをローレベルＬに設定してプリアンブル期間を設定した後、ハイレベルＨとローレベルＬに交互に切り替える。メモリ２００はデータストローブ信号ＤＱＳの立ち上がりと立ち下がりに同期して書き込みデータを取り込む。そして、コントローラ１００はデータストローブ信号ＤＱＳをローレベルＬに設定する。
【０００５】
なお、図２中、ＣＬ＝２はコラムレイテンシーが２であることを示し、ＷＬ＝１はライトレイテンシーが１であることを示している。また、図２の場合は入出力共通の構成であるが、書き込み用データバスと読み出し用のデータバスを別々に設けても良い。
【０００６】
【発明が解決しようとする課題】
しかしながら、このような従来の半導体記憶装置は以下の問題点を有する。
第１に、データの入出力動作はデータストローブ信号ＤＱＳを共用しているため、前述したプリアンブル期間が必要である。このプリアンブル期間は、コントローラ１００もメモリ２００もデータバスにデータを出力することができない。つまり、プリアンブル期間はデータバスの空白期間となってしまい、高速動作の障害となる。
【０００７】
第２に、前述したように、メモリ２００が出力するデータストローブ信号ＤＱＳは、データの読み出し終了後にデータストローブ信号線をハイインピーダンスＨｉ−Ｚに設定しなければならない。よって、メモリ２００はデータストローブ信号線をハイインピーダンスＨｉ−Ｚに設定するための制御回路が必要である。
第３に、データストローブ信号ＤＱＳは単相信号なので、ハイレベル期間とローレベル期間とが必ずしも同一の長さにはならない。よって、データの確定幅（確定期間）が異なってしまう。図３は、この問題点を図示するものである。データストローブ信号ＤＱＳのローレベル期間はハイレベル期間よりも長い。データストローブ信号ＤＱＳは基準電圧（しきい値電圧）Ｖｒｅｆと比較され、ハイレベルＨとローレベルＬを識別する。図３中、ｔＱＳＰはデータストローブ信号ＤＱＳのパルス幅、ｔＱＳＱはデータストローブ信号ＤＱＳからのデータアクセス時間、ｔＤＶはデータ確定幅、ｔＡＣＣはクロックＣＬＫからのデータアクセス時間、ｔＨＺはハイインピーダンス状態の出力時間、ｔＣＫＱＳはクロックからデータストローブ信号ＤＱＳまでのアクセス時間を示している。データストローブ信号ＤＱＳのローレベル期間はハイレベル期間よりも長いので、データ確定幅ｔＤＶが異なっている。
【０００８】
従って、本発明は、新たなデータ転送方法を用いることによって上記従来技術の問題点を解決することを目的とする。
【０００９】
【課題を解決するための手段】
請求項１に記載の発明は、外部から供給されるクロックに同期して動作する半導体記憶装置において、外部から供給される前記クロックから入力側内部クロックを生成する第１の回路を設け、前記第１の回路は、前記クロックをバッファリングするバッファ回路であり、前記クロック及び前記第１の回路が出力する前記入力側内部クロックはそれぞれ相補信号であり、前記クロックと基準電圧との交点が入力データ、コマンド及びアドレスのセットアップ時間とホールド時間を定める規定点として定義されており、外部から供給される前記クロックからデータ出力用の出力ストローブ信号を生成して外部に出力する第２の回路を設け、前記クロック及び前記第２の回路が出力する前記出力ストローブ信号はそれぞれ相補信号であって、該出力ストローブ信号のクロスポイントが出力データの確定期間を定める規定点として定義されている半導体記憶装置である。入力データ、コマンド及びアドレスのセットアップ時間とホールド時間を全て、前記クロックと基準電圧との交点を規定点として定義しているため、クロック周波数が高くなっても、また温度条件や電源電圧が変動してもセットアップ時間とホールド時間が変動することはない。また、第２の回路が出力する出力ストローブ信号のクロスポイントが出力データの確定期間を定める規定点として定義されているので、当該半導体装置や伝送系において温度条件や電源電圧等が変化しても、この出力ストローブ信号のハイレベル期間とローレベル期間が変動することはない。よって、出力データ（読み出しデータ）を受け取る側のデバイス（例えば、コントローラ）は、この出力ストローブ信号を用いて出力データを安定して取り込むことができる。
【００１０】
請求項２に記載の発明は、請求項１において、前記第１の回路が前記クロックと出力ストローブ信号とを所定の位相差に維持するＤＬＬ回路を具備する半導体記憶装置である。温度条件や電源電圧等が変化しても位相差を予め所定の位相差に維持できるので、出力データ（読み出しデータ）を受け取る側のデバイス（例えば、コントローラ）はこの位相差を効率的に検出でき、出力ストローブ信号を用いて出力データを安定して取り込むことができる。
【００１５】
【発明の実施の形態】
図４は、本発明の原理を示すブロック図である。本発明では、従来の単相のデータストローブ信号ＤＱＳに代えて、クロックＣＬＫ、／ＣＬＫ並びに出力ストローブ信号ＱＣＬＫ、／ＱＣＬＫを用いる。出力ストローブ信号ＱＣＬＫ、／ＱＣＬＫは例えば、メモリ２１０内でコントローラ１１０から転送されたクロックＣＬＫ、／ＣＬＫをバッファリングすることで生成する。
【００１６】
図５は、図４に示すシステムの動作を示すタイミング図である。コントローラ１１０は読み出しコマンドＲＤＡａをメモリ２１０に出力する。図２を参照して前述したように、従来のメモリ１００はデータストローブ信号ＤＱＳをコマンド受信から２サイクル後にローレベルＬからハイレベルＨに立ち上げていた。これに対し、本発明ではディファレンシャル・クロックである出力ストローブ信号ＱＣＬＫ、／ＱＣＬＫとともに読み出しデータＱａ１，Ｑａ２、Ｑａ１、Ｑａ２をコントローラ１１０に転送する。コントローラ１１０は、自らが出力したクロックＣＬＫ、／ＣＬＫと出力ストローブ信号ＱＣＬＫ、／ＱＣＬＫとの位相差を検出し、メモリ２１０からの読み出しデータを取り込むタイミングを知る。
【００１７】
図６は、上記の位相差検出を説明するための図である。コントローラ１１０は内部に、位相差検出回路１１２を具備している。位相差検出回路１１２は、コントローラが出力するクロックＣＬＫと、メモリ２１０内のインバータで構成されるバッファ回路２１２でクロックＣＬＫをバッファリングすることで生成され、転送された出力ストローブ信号／ＱＣＬＫとの位相を比較する。位相差φを検出するために、クロックＣＬＫよりも高い周波数の内部クロックを用いる。つまり、クロックＣＬＫの立ち上がりエッジに同期して内部クロックのカウントを開始し、出力ストローブ信号／ＱＣＬＫの立ち上がりエッジでカウントを停止し、そのカウント数で位相差φを検出する。位相差φが検出できれば、読み出しデータＤＱを入力回路１１４に取り込むタイミングを制御することができる。なお、メモリ２１０から読み出されるデータはクロックＣＬＫ及びその反転クロックで制御されるアナログスイッチ２１６及びラッチ２１４を介して、データバスＤＱに出力される。また、図示を省略してあるが、メモリ２１０はクロック／ＣＬＫを反転して／ＱＣＬＫを出力するバッファも具備している。
【００１８】
図５に戻り、コントローラ１１０は読み出しコマンドＲＤＡａの次にメモリ２１０に書き込みコマンドＷＲＡｂを出力する。メモリ２１０は書き込みデータＤｂ１、Ｄｂ２、Ｄｂ１、Ｄｂ２とクロックＣＬＫ、／ＣＬＫのみをコントローラ１１０から受けるだけで、従来用いられているデータストローブ信号ＤＱＳが存在しない。しかしならが、ライトレイテンシーＷＬは１と予め分かっているので、メモリ２１０は書き込みコマンドＷＲＡｂを受けてから最初の書き込みデータＤｂ１が到着するタイミングを予測することができる。つまり、メモリ２１０はコントローラ１１０からのクロックＣＬＫ、／ＣＬＫを、書き込みデータのストローブとして使用する。つまり、書き込みデータ、アドレス及びコマンドを全て、クロックＣＬＫ、／ＣＬＫを用いてメモリ２１０を取り込むことになる。これにより、従来用いられていたデータストローブ信号ＤＱＳを省略することができる。
【００１９】
このように、本発明はメモリ２１０が出力するストローブ信号をディファレンシャルな出力ストローブ信号ＱＣＬＫ、／ＱＣＬＫとし、コントローラ１１０はストローブ信号を出力しない構成である。出力ストローブ信号ＱＣＬＫ、／ＱＣＬＫはクロックＣＬＫ、／ＣＬＫが供給されている限り、常時メモリ２１０から出力されている出力専用のストローブ信号である。よって、従来のようにハイインピーダンス制御を行う必要がないので、メモリ２１０はハイインピーダンス制御のための回路を持たない。また、従来のようにデータストローブ信号ＤＱＳの干渉という問題点もないので、プリアンブル期間を設ける必要がない。更に、出力ストローブ信号ＱＣＬＫ、／ＱＣＬＫはディファレンシャル形式なので、図７に示すように、そのクロスポイントＶｑｘをタイミング規定点とすれば、たとえ出力ストローブ信号ＱＣＬＫ、／ＱＣＬＫのハイレベル期間とローレベル期間が異なったとしても、データ確定幅ｔＤＶは常に一定である。よって、コントローラ１１０は容易に読み出しデータを取り込むことができる。なお、図８は、出力ストローブ信号ＱＣＬＫ、／ＱＣＬＫのハイレベル期間とローレベル期間が等しい場合を示す。
【００２０】
図９は、メモリ２１０の書き込み動作における各信号の仕様を示す図である。便宜上、書き込みコマンドとと最初の書き込みデータとを同一時間軸上に図示してある。図中、ｔＳＩは入力セットアップ時間、ｔＨＩは入力ホールド時間、ｔＤＳはデータ入力セットアップ時間、ｔＤＨはデータ入力ホールド時間である。
本発明におけるメモリ２１０の書き込み動作は、前述したように、コントローラ１１０からのクロックＣＬＫ、／ＣＬＫを、書き込みデータ、アドレス（ＡＤＤ）、コマンド（ＣＭＤ）のストローブとして使用する点に加え、上記入力セットアップ時間ｔＳＩ、入力ホールド時間ｔＨＩ、データ入力セットアップ時間ｔＤＳ、及びデータ入力ホールド時間ｔＤＨを設定するための規定点を基準電圧Ｖｒｅｆとしたことを特徴としている。
【００２１】
ここで、まず、コントローラ１１０からのクロックＣＬＫ、／ＣＬＫを書き込みデータ、アドレス、コマンドのストローブとして使用する意義について説明する。従来技術では、書き込みデータはデータストローブ信号ＤＱＳに同期してメモリに書き込まれ、アドレスとコマンドはクロックＣＬＫ、／ＣＬＫに同期してメモリに取り込まれていた。従って、書き込み動作の開始はクロックがトリガーとなるのに対し、書き込みデータの取り込みはデータストローブ信号ＤＱＳがトリガーとなる。よって、クロックＣＬＫ、／ＣＬＫとデータストローブ信号ＤＱＳとのずれ（クロック線とデータストローブ信号線との負荷の違いに起因する）がそれ程大きくないうちは、書き込み動作の一環としてメモリのコア回路にデータを書き込みにいくタイミングとデータが揃うタイミングが大きくずれることはなく同期がとれている。しかしながら、動作周波数が高くなり、クロック周波数が高くなると、クロックＣＬＫ、／ＣＬＫからデータストローブ信号ＤＱＳまでのずれ時間がクロックＣＬＫ、／ＣＬＫの１クロック分と比較して相対的に大きくなり、極端な例として、１クロック分よりも大きくなる場合もある。書き込み動作の高速化にともない、クロックＣＬＫ、／ＣＬＫとデータストローブ信号ＤＱＳのずれに起因した書き込み動作と書き込みデータの受信タイミングとのずれが書き込み動作そのものを阻害し、書き込み動作の妨げとなっている。
【００２２】
これに対し、本発明では書き込みデータ、アドレス及びコマンドの全てに対し、クロックＣＬＫ、／ＣＬＫをストローブとして用いているため、上記のような問題点はない。
また、前述した入力セットアップ時間ｔＳＩ、入力ホールド時間ｔＨＩ、データ入力セットアップ時間ｔＤＳ、及びデータ入力ホールド時間ｔＤＨを設定するための規定点を基準電圧Ｖｒｅｆとした意義について説明する。従来技術では、アドレス及びコマンドはクロックＣＬＫ、／ＣＬＫのクロスポイントを規定点とし、書き込みデータはデータストローブ信号ＤＱＳを規定点である基準電圧Ｖｒｅｆと比較する。温度条件や電源電圧条件が変化すると、上記２つの規定点も変化するが変化の仕方がことなる。この点を見込んで、従来はセットアップ時間とホールド時間を余分に設定しておく必要があった。
【００２３】
これに対し、本発明では図９に示すように、クロックＣＬＫ又は／ＣＬＫの立ち上がりと基準電圧Ｖｒｅｆとの交点を規定点とし、書き込みデータ、アドレス及びコマンドを受信すること（つまり、上記交点をセットアップ時間とホールド時間を定める規定する）としているため、従来のようにセットアップ時間とホールド時間を余分に設定しておく必要がない。本発明では、ｔＳＩ＝ｔＨＩ＝ｔＤＳ＝ｔＤＨとすることも可能である。
【００２４】
図１０はメモリ２１０の読み出し動作を示す図で、（Ａ）よりも（Ｂ）に示す読み出し動作が高速である場合を示している。図１０から分かるように、クロックＣＬＫ、／ＣＬＫの周波数が高くなっても、データ確定幅（確定期間）はクロックの周波数が高くなった分だけ単に狭くなっているだけで、安定していることが分かる。
【００２５】
図１１はメモリ２１０の書き込み動作を示す図で、（Ａ）よりも（Ｂ）に示す書き込み動作が高速であることを示している。図１１から分かるように、クロックＣＬＫ、／ＣＬＫの周波数が高くなっても、データ確定幅はクロックの周波数が高くなった分だけ単に狭くなっているだけで、安定していることが分かる。
図６に示した構成では、クロックＣＬＫをバッファ回路２１２で単純にバッファリングして出力ストローブ信号／ＱＣＬＫを生成している。図示していないが、クロック／ＣＬＫも同様にバッファリングして出力ストローブ信号ＱＣＬＫを生成している。このような単純なバッファリングでは、温度条件や電源電圧条件の変動があると、図６に示す位相差φの検出に長い時間を要する場合が生じる。従って、位相差φの検出は温度条件や電源電圧条件の変動を見込んで設計する必要がある。例えば、位相差検出回路１１２は多くの内部クロックをカウントできるように設計する必要がある。
【００２６】
この点を改善する構成を図１２に示す。図１２に示すメモリ２２０は、クロックＣＬＫから出力ストローブ信号／ＱＣＬＫを生成するのにＤＬＬ（Ｄｅｌａｙｅｄ Ｌｏｃｋ Ｌｏｏｐ）回路を用いている。このＤＬＬ回路はインバータ２２２、２２４、２３２、遅延回路２２６、遅延制御器２２８及び位相比較器２３０で構成されている。クロックＣＬＫはインバータ２２２、２２４、遅延回路２２６、及びインバータ２３２を通り、出力ストローブ信号／ＱＣＬＫとしてコントローラ１１０に出力される。位相比較器２３０はクロックＣＬＫの位相と出力ストローブ信号／ＱＣＬＫの位相を比較して位相差を検出し、遅延制御器２２８を制御する。遅延制御器２２８は、この位相差が常に一定になるように遅延回路２２６の遅延量を可変する。この結果、出力ストローブ信号／ＱＣＬＫの位相はは、温度条件や電源電圧条件の変動があっても、クロックＣＬＫの位相と常に一定の位相差を持つように制御される。よって、コントローラ１１０の位相差検出は容易になる。
【００２７】
図１３は、本発明の一実施の形態による半導体記憶装置であるＤＤＲ−ＳＤＲＡＭの全体構成を示すブロック図である。図１３では、説明の便宜上２バンク構成として図示するが、バンク構成はこれに限られるものではなく、１つであっても良いし、３つ以上であっても良い。
図示するように、ＤＤＲ−ＳＤＲＡＭは、第１のクロックバッファ１、第２のクロックバッファ３１、コマンドデコーダ２、コントロール信号バッファ３、ローアドレスバッファ４、コラムアドレスバッファ５、アドレスラッチ６，７、モードレジスタ８、データレイテンシーカウンタ９、データ変換器１０，１２、データ入力バッファ１１、データ出力バッファ１３、バンク（０）用回路１４、及びバンク（１）用回路１５を含む構成とする。また、バンク（０）用回路１４とバンク（１）用回路１５との内には、それぞれマトリクス状に配置されたメモリセルを含む複数のメモリブロック、ＲＡＳ生成ユニット１６、ＰＲＥ（プリチャージ用信号）生成ユニット１７、コントロールユニット１８、ブロックデコーダ１９、プリデコーダ２０−１，２０−２、ワードデコーダ２１、１／４デコーダ２２、ＢＬＴデコーダ２３、Ｓ／Ａ（センスアンプ制御信号）生成ユニット２４、コラムデコーダ２５、コントロールユニット２６、リードライトバッファ２７、リフレッシュカウンタ２８、コア回路２９、出力ストローブバッファ３２、ＰＤ信号ラッチ３３を含む。
【００２８】
まず、本発明の特徴的な部分について説明し、その後にその他の各部について説明する。
従来のＤＤＲ−ＳＤＲＡＭでも用いらているクロックバッファ１に加え、本発明では新たに第２のクロックバッファ３１を設けてある。以下、クロックバッファ１を第１のクロックバッファ１という。第１のクロックバッファ１はＤＬＬ回路を有し、外部から供給されるクロックＣＬＫ、／ＣＬＫから入力側内部クロックＩＣＬＫ、／ＩＣＬＫを生成する。便宜上、図１３ではＩＣＬＫのみを示す。第２のクロックバッファ３１は、例えば図１２のＤＬＬ回路のうちのインバータ２２２、２２４、遅延回路２２６、遅延制御器２２８及び位相比較器２３０を具備し、出力ストローブバッファ３２は図１２のＤＬＬ回路のうちのインバータ２３２を具備する。図１３では図面を簡単にするために省略してあるが、インバータ２３２の出力を第２のクロックバッファ３１内の位相比較器２３０に接続するための信号線が設けられている。遅延回路２２６の出力信号が出力側内部クロックＯＣＬＫとして、第２のクロックバッファ３１から出力ストローブバッファ３２に供給される。上記の構成が、クロックＣＬＫと／ＣＬＫのそれぞれに設けられている。つまり、第２のクロックバッファ３１からは出力側内部クロック／ＯＣＬＫも供給されている。なお、図を簡単にするために、出力側内部クロック／ＯＣＬＫの図示は省略してある。出力ストローブバッファ３２は、第２のクロックバッファ３１から供給された出力側内部クロックＯＣＬＫ、／ＯＣＬＫを反転して、出力ストローブ信号ＱＣＬＫ、／ＱＣＬＫを出力する。
【００２９】
上記の通り、内部クロックを入力側と出力側とで別々に設けているので、データ入力側のデータ変換器（シリアル−パラレル変換機）１０は入力側内部クロックＩＣＬＫ、／ＩＣＬＫで動作し、データ出力側のデータ変換器（パラレル−シリアル変換器）１２は出力側内部クロックＩＣＬＫ、／ＩＣＬＫで動作する。
第１のクロックバッファ１の規定点は基準電圧Ｖｒｅｆであり（図９参照）、第２のクロックバッファ３１の規定点はクロスポイントＶｘである（図８参照）。
【００３０】
次に、ＤＤＲ−ＳＤＲＡＭの各部について、図１４を参照して説明する。図１４は、図１３に示すＤＤＲ−ＳＤＲＡＭの動作を示すタイミング図である。図１４中のシンボルは、図１３の対応部分の信号波形を示す。
コントロール信号バッファ３は、外部からのローアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、及びチップイネーブル信号／ＣＥをラッチし、コマンドデコーダ２に出力する（図１４（ｂ））。なお、／は負論理の信号を表し、その他は正論理の信号を表す。
【００３１】
コマンドデコーダ２は、コントロール信号バッファ３から供給された信号をデコードして後述するバンク（０）用回路１４，バンク（１）用回路１５，アドレスラッチ６，７，データレイテンシーカウンタ９等に通知する（図１４（ｆ））。ローアドレスバッファ４及びコラムアドレスバッファ５は、外部からのアドレス信号（Ａ０〜Ａｎ，Ｂ０〜Ｂｎ；図１４（ｃ））を入力され、それぞれアドレスラッチ６，７にアドレス信号を供給する。尚、変数ｎはメモリ容量に応じた整数とする。
【００３２】
アドレスラッチ６，７はそれぞれローアドレスとコラムアドレスをラッチし、それぞれをプリでコーダ２０−１、２０−２に出力する（図１４（ｉ））。
モードレジスタ８は、内部に使用するバースト長情報を生成する。前述したように、データの書き込みはクロックＣＬＫ、／ＣＬＫをストローブとして用いているため、書き込みタイミングを書き込みコマンドを基準として規定する。データレイテンシーカウンタ９は、モードレジスタ８から供給されるバースト長情報に基づいてデータレイテンシーを計時する。データ変換器１０は、外部からのシリアルデータをデータ入力バッファ１１を介して受け取り、それをパラレルデータに変換してリードライトバッファ２７に供給する。また、データ変換器１２は、リードライトバッファ２７からパラレルデータを受け取り、それをシリアルデータに変換してデータ出力バッファ１３を介して外部に出力する。なお、データ変換器１０，１２は、データレイテンシーカウンタ９から供給される信号に基づいて適切なタイミングで処理を行う。
【００３３】
本実施例では、データ入力バッファ１１及びデータ出力バッファ１３は、入力ピンと出力ピンとが共通であるＩ／Ｏコモン形式のインターフェースにより外部と接続されているが、入力ピンと出力ピンとが別々に設けられているＩ／Ｏセパレート形式のインターフェースにより外部と接続することも可能である。
次に、ローアドレスバッファ４及びコラムアドレスバッファ５に選択される各バンク内の構成及び機能について説明する。ここでは、図示のバンク（０）用回路１４についてのみ説明し、同様の構成を有するバンク（１）用回路１５の構成及び機能については、同一の符号を付して説明を省略する。
【００３４】
バンク（０）用回路１４において、ＲＡＳ生成ユニット１６は、複数のメモリブロック内の各メモリセルのデータを対応するセンスアンプに読み出すことを指令する信号ＲＡＳＺを生成する（図１４（ｇ））。また、ＰＲＥ生成ユニット１７は内部ＲＡＳ信号である信号ＲＡＳＺを受取ると、所定の時間が経過した後にプリチャージ信号ＰＲＥを生成する（図１４（ｈ））。この内部生成されたプリチャージ信号ＰＲＥは、外部からプリチャージ信号ＰＲＥが供給された場合と同様に、ＲＡＳ生成ユニット１６をリセットしてプリチャージ動作を行わせる。この内部生成されたプリチャージ信号ＰＲＥによるプリチャージ動作が自己プリチャージである。
【００３５】
プリデコーダ２０−１は、アドレスラッチ６から供給されたローアドレス信号をプリデコードする。プリデコード結果は、ブロックデコーダ１９に供給されると共に、ワードデコーダ２１，１／４デコーダ２２，ＢＬＴ（ビット線トランスファー）デコーダ２３，及びＳ／Ａ生成ユニット２４に供給される。
ブロックデコーダ１９は、ＤＤＲ−ＳＤＲＡＭ内に配置された複数のメモリブロックの一つを選択する。この選択されたメモリブロックにおいてのみ、ワードデコーダ２１、１／４デコーダ２２，ＢＬＴデコーダ２３，及びＳ／Ａ生成ユニット２４が作動し、コア回路２９内でデータをメモリセルから読み出してセンスアンプに格納する。
【００３６】
コア回路２９は、多数のメモリセルがロー及びコラムに関してアレイ状に配置されたものであり、各コラム毎に図１のセンスアンプが設けられる。上記ローアドレス信号による読み出し動作によって、ローアドレス信号で選択されたワード線に対応する複数のメモリセルのデータが、複数のセンスアンプに格納される（図１４（ｍ））。
【００３７】
プリデコーダ２０−２は、アドレスラッチ７から供給されたコラムアドレス信号をプリデコードする。プリデコード結果は、コラムデコーダ２５に供給されると共に、１／４デコーダ２２，Ｓ／Ａ生成ユニット２４，及びコントロール回路２６に供給される。コラムデコーダ２５は、コラムアドレス信号で指定されるコラムに対してコラム線選択信号ＣＬを供給し（図１４（ｎ））、そのコラムのセンスアンプからデータを読み出して、リードライトバッファ２７に供給する。
【００３８】
ワードデコーダ２１は、コントロールユニット１８の制御に基づいて、ワード線選択信号を生成する（図１４（ｋ））。１／４デコーダ２２は、従来からある階層ワードデコード方式において、選択されたメインワードデコーダに従属する４つのサブワードデコーダから、一つのサブワードデコーダを選択するためのデコーダである。ＢＬＴデコーダ２３は、コントロールユニット１８の制御に基づいて、ビット線トランスファー信号を生成する（図１４（ｊ））。また、Ｓ／Ａ生成ユニット２４は、コントロールユニット１８の制御に基づいて、センスアンプ駆動信号ＳＡ１及びＳＡ２を生成する（図１４（ｌ））。
【００３９】
コントロールユニット２６は、アドレスラッチ６，７から供給される信号に基づいてリードライトバッファ２７を制御して、データの読出し及び書き込みを制御する。書き込みコマンド時、コントロールユニット２６はリードライトバッファ２７に格納されたデータをコア回路２９に供給する。読み出しコマンド時、コントロールユニット２６は、データをセンスアンプから読み出してリードライトバッファ２７に供給し、その読み出したデータをデータ変換器１２に供給する（図１４（ｏ））。前述したようにデータ変換器１２の動作は、出力側内部クロックＯＣＬＫに同期して行われる（図１４（ｐ））。
【００４０】
図１５は、従来のＤＤＬ−ＳＤＲＡＭの入出力部を示す図である。従来の構成と図１３に示す本発明の実施の形態の構成とは、次の点で相違する。従来はＤＱＳストローブバッファ４２を介して、データバスストローブ信号線をハイインピーダンスＨｉ−Ｚに制御するコントローラ４１が必要であった。これに対し、本発明ではそのようなコントローラは必要でない。また、データ変換器１０と１２は図１３のクロックバッファ１からの内部クロックで動作していた。これに対し、データ変換器１０と１２はそれぞれ異なるクロックＯＣＬＫ及びＩＣＬＫで動作する。
【００４１】
【発明の効果】
以上説明したように、本発明によれば、外部から供給されるクロックデータ出力用の出力ストローブ信号を生成して外部に出力することとしたため、従来必要とされていたプリアンブル期間は不要であり、またストローブ信号線をハイインピーダンスに制御する必要もないという効果が得られる。
【図面の簡単な説明】
【図１】コントローラとメモリを有する従来のシステムを示すブロック図である。
【図２】図１に示すシステムの動作を示すタイミング図である。
【図３】従来技術の問題点を示すタイミング図である。
【図４】本発明の原理を示すブロック図である。
【図５】本発明の原理を示すタイミング図である。
【図６】メモリ及びコントローラの構成並びにコントローラで行われる位相差検出を説明するための図である。
【図７】図５における構成においてメモリからデータを読み出す出力動作であって、出力ストローブ信号が歪んでいる場合を示すタイミング図である。
【図８】図５における構成においてメモリからデータを読み出す出力動作示すタイミング図である。
【図９】図５における構成においてメモリにデータを書き込む入力動作を示すタイミング図である。
【図１０】図５における構成においてメモリからデータを読み出す出力動作であって、クロック周波数が高くなった場合の動作を説明するためのタイミング図である。
【図１１】図５における構成においてメモリにデータを書き込む入力動作であって、クロック周波数が高くなった場合の動作を説明するためのタイミング図である。
【図１２】ＤＬＬ回路を用いてクロックＣＬＫから出力ストローブ信号／ＱＣＬＫを生成する構成を示す図である。
【図１３】本発明の一実施の形態による半導体記憶装置の全体構成を示すブロック図である。
【図１４】図１３に示す半導体記憶装置の動作を示すタイミング図である。
【図１５】従来の半導体記憶装置のデータ入出力部分を示すブロック図である。
【符号の説明】
１００、１１０ コントローラ
１１２ 位相差検出回路
１１４ 入力回路
２００、２１０、２２０ メモリ
２１２ バッファ（インバータ）
２１４ ラッチ回路
２１６ アナログスイッチ
２２２、２２４、２３２ バッファ（インバータ）
２２６ 遅延回路
２２８ 遅延制御器
２３０ 位相比較器
Claims (2)
- 外部から供給されるクロックに同期して動作する半導体記憶装置において、
外部から供給される前記クロックから入力側内部クロックを生成する第１の回路を設け、
前記第１の回路は、前記クロックをバッファリングするバッファ回路であり、
前記クロック及び前記入力側内部クロックはそれぞれ相補信号であり、前記クロックと基準電圧との交点が入力データ、コマンド及びアドレスのセットアップ時間とホールド時間を定める規定点として定義されており、
外部から供給される前記クロックからデータ出力用の出力ストローブ信号を生成して外部に出力する第２の回路を設け、
前記クロック及び前記第２の回路が出力する前記出力ストローブ信号はそれぞれ相補信号であって、該出力ストローブ信号のクロスポイントが出力データの確定期間を定める規定点として定義されていることを特徴とする半導体記憶装置。 - 前記第２の回路は、前記クロックと出力ストローブ信号とを所定の位相差に維持するＤＬＬ回路を具備することを特徴とする請求項１記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28877499A JP4707204B2 (ja) | 1999-10-08 | 1999-10-08 | 半導体記憶装置 |
| US09/615,952 US6789209B1 (en) | 1999-10-08 | 2000-07-13 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28877499A JP4707204B2 (ja) | 1999-10-08 | 1999-10-08 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001110183A JP2001110183A (ja) | 2001-04-20 |
| JP4707204B2 true JP4707204B2 (ja) | 2011-06-22 |
Family
ID=17734553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28877499A Expired - Lifetime JP4707204B2 (ja) | 1999-10-08 | 1999-10-08 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6789209B1 (ja) |
| JP (1) | JP4707204B2 (ja) |
Families Citing this family (46)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7400477B2 (en) | 1998-08-24 | 2008-07-15 | Leviton Manufacturing Co., Inc. | Method of distribution of a circuit interrupting device with reset lockout and reverse wiring protection |
| US7346099B2 (en) * | 2002-01-03 | 2008-03-18 | Intel Corporation | Network fabric physical layer |
| JP2008123543A (ja) * | 2002-08-23 | 2008-05-29 | Elpida Memory Inc | データ伝送方法、システム及びデバイス |
| US6934199B2 (en) * | 2002-12-11 | 2005-08-23 | Micron Technology, Inc. | Memory device and method having low-power, high write latency mode and high-power, low write latency mode and/or independently selectable write latency |
| US20050097291A1 (en) * | 2003-10-31 | 2005-05-05 | Infineon Technologies North America Corp. | Multiple data rate bus using return clock |
| US7099221B2 (en) | 2004-05-06 | 2006-08-29 | Micron Technology, Inc. | Memory controller method and system compensating for memory cell data losses |
| KR100608882B1 (ko) * | 2004-06-30 | 2006-08-08 | 엘지전자 주식회사 | 무전극 조명기기의 도파관 시스템 |
| US7116602B2 (en) * | 2004-07-15 | 2006-10-03 | Micron Technology, Inc. | Method and system for controlling refresh to avoid memory cell data losses |
| US7290160B2 (en) * | 2004-11-23 | 2007-10-30 | Intel Corporation | Method and apparatus to deskew data to clock for memory |
| US7852606B2 (en) * | 2005-08-24 | 2010-12-14 | Leviton Manufacturing Company, Inc. | Self-testing circuit interrupting device |
| US7372678B2 (en) * | 2005-08-24 | 2008-05-13 | Leviton Manufacturing Co., Inc. | Circuit interrupting device with automatic test |
| KR20080034155A (ko) * | 2006-03-30 | 2008-04-18 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체기억장치 |
| US7911746B2 (en) * | 2006-06-01 | 2011-03-22 | Leviton Manufacturing Co., Inc. | GFCI with self-test and remote annunciation capabilities |
| JP4267002B2 (ja) | 2006-06-08 | 2009-05-27 | エルピーダメモリ株式会社 | コントローラ及びメモリを備えるシステム |
| US20080052658A1 (en) * | 2006-08-24 | 2008-02-28 | Paul Rudrud | Structure for Dynamically Adjusting Distributed Queuing System and Data Queuing Receiver Reference Voltages |
| US20080052553A1 (en) * | 2006-08-24 | 2008-02-28 | International Business Machines Corporation | Method and apparatus for dynamically adjusting distributed queing system and data queuing receiver reference voltages |
| US7894289B2 (en) | 2006-10-11 | 2011-02-22 | Micron Technology, Inc. | Memory system and method using partial ECC to achieve low power refresh and fast access to data |
| US7900120B2 (en) | 2006-10-18 | 2011-03-01 | Micron Technology, Inc. | Memory system and method using ECC with flag bit to identify modified data |
| CA2711903C (en) | 2008-01-29 | 2019-01-15 | Leviton Manufacturing Co., Inc. | Self testing fault circuit interrupter apparatus and method |
| KR101529291B1 (ko) | 2008-02-27 | 2015-06-17 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것을 포함한 플래시 메모리시스템 |
| KR100925389B1 (ko) * | 2008-04-10 | 2009-11-09 | 주식회사 하이닉스반도체 | 반도체 집적회로의 데이터 출력 장치 및 방법 |
| US7961533B2 (en) * | 2008-05-27 | 2011-06-14 | Advanced Micro Devices, Inc. | Method and apparatus for implementing write levelization in memory subsystems |
| US8183869B2 (en) * | 2008-09-23 | 2012-05-22 | Leviton Manufacturing Co., Inc. | Circuit interrupter with continuous self-testing feature |
| WO2010080173A1 (en) * | 2009-01-12 | 2010-07-15 | Rambus Inc. | Mesochronous signaling system with clock-stopped low power mode |
| JP5025785B2 (ja) * | 2010-12-17 | 2012-09-12 | 株式会社東芝 | 半導体記憶装置 |
| US9240229B1 (en) | 2012-03-15 | 2016-01-19 | Gsi Technology, Inc. | Systems and methods involving control-I/O buffer enable circuits and/or features of saving power in standby mode |
| US9111607B2 (en) * | 2013-05-31 | 2015-08-18 | Freescale Semiconductor, Inc. | Multiple data rate memory with read timing information |
| US9759758B2 (en) | 2014-04-25 | 2017-09-12 | Leviton Manufacturing Co., Inc. | Ground fault detector |
| JP6207551B2 (ja) * | 2015-07-10 | 2017-10-04 | 株式会社メガチップス | メモリシステム |
| JP6188246B2 (ja) * | 2015-07-10 | 2017-08-30 | 株式会社メガチップス | メモリシステム |
| US10152437B2 (en) | 2015-07-10 | 2018-12-11 | Megachips Corporation | Memory system |
| US10854284B1 (en) | 2016-12-06 | 2020-12-01 | Gsi Technology, Inc. | Computational memory cell and processing array device with ratioless write port |
| US10847212B1 (en) | 2016-12-06 | 2020-11-24 | Gsi Technology, Inc. | Read and write data processing circuits and methods associated with computational memory cells using two read multiplexers |
| US10777262B1 (en) | 2016-12-06 | 2020-09-15 | Gsi Technology, Inc. | Read data processing circuits and methods associated memory cells |
| US10943648B1 (en) | 2016-12-06 | 2021-03-09 | Gsi Technology, Inc. | Ultra low VDD memory cell with ratioless write port |
| US10847213B1 (en) | 2016-12-06 | 2020-11-24 | Gsi Technology, Inc. | Write data processing circuits and methods associated with computational memory cells |
| US10770133B1 (en) | 2016-12-06 | 2020-09-08 | Gsi Technology, Inc. | Read and write data processing circuits and methods associated with computational memory cells that provides write inhibits and read bit line pre-charge inhibits |
| US10860320B1 (en) | 2016-12-06 | 2020-12-08 | Gsi Technology, Inc. | Orthogonal data transposition system and method during data transfers to/from a processing array |
| US10725777B2 (en) | 2016-12-06 | 2020-07-28 | Gsi Technology, Inc. | Computational memory cell and processing array device using memory cells |
| US10891076B1 (en) | 2016-12-06 | 2021-01-12 | Gsi Technology, Inc. | Results processing circuits and methods associated with computational memory cells |
| US10998040B2 (en) | 2016-12-06 | 2021-05-04 | Gsi Technology, Inc. | Computational memory cell and processing array device using the memory cells for XOR and XNOR computations |
| US11227653B1 (en) | 2016-12-06 | 2022-01-18 | Gsi Technology, Inc. | Storage array circuits and methods for computational memory cells |
| US10930341B1 (en) | 2019-06-18 | 2021-02-23 | Gsi Technology, Inc. | Processing array device that performs one cycle full adder operation and bit line read/write logic features |
| US10877731B1 (en) | 2019-06-18 | 2020-12-29 | Gsi Technology, Inc. | Processing array device that performs one cycle full adder operation and bit line read/write logic features |
| US10958272B2 (en) | 2019-06-18 | 2021-03-23 | Gsi Technology, Inc. | Computational memory cell and processing array device using complementary exclusive or memory cells |
| JP7190230B1 (ja) * | 2022-07-05 | 2022-12-15 | ウルトラメモリ株式会社 | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000148656A (ja) * | 1998-11-09 | 2000-05-30 | Mitsubishi Electric Corp | メモリシステム |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5933623A (en) * | 1995-10-26 | 1999-08-03 | Hitachi, Ltd. | Synchronous data transfer system |
| US5724361A (en) * | 1996-03-12 | 1998-03-03 | Lsi Logic Corporation | High performance n:1 multiplexer with overlap control of multi-phase clocks |
| JP3487532B2 (ja) * | 1996-07-08 | 2004-01-19 | 株式会社東芝 | データ処理装置、半導体記憶装置、及びデータ処理方法 |
| JP4052697B2 (ja) * | 1996-10-09 | 2008-02-27 | 富士通株式会社 | 信号伝送システム、および、該信号伝送システムのレシーバ回路 |
| JP3979690B2 (ja) * | 1996-12-27 | 2007-09-19 | 富士通株式会社 | 半導体記憶装置システム及び半導体記憶装置 |
| JP3929116B2 (ja) * | 1997-07-04 | 2007-06-13 | 富士通株式会社 | メモリサブシステム |
| US6510503B2 (en) * | 1998-07-27 | 2003-01-21 | Mosaid Technologies Incorporated | High bandwidth memory interface |
| US6029250A (en) * | 1998-09-09 | 2000-02-22 | Micron Technology, Inc. | Method and apparatus for adaptively adjusting the timing offset between a clock signal and digital signals transmitted coincident with that clock signal, and memory device and system using same |
| US6374360B1 (en) * | 1998-12-11 | 2002-04-16 | Micron Technology, Inc. | Method and apparatus for bit-to-bit timing correction of a high speed memory bus |
| US6446180B2 (en) * | 1999-07-19 | 2002-09-03 | Micron Technology, Inc. | Memory device with synchronized output path |
-
1999
- 1999-10-08 JP JP28877499A patent/JP4707204B2/ja not_active Expired - Lifetime
-
2000
- 2000-07-13 US US09/615,952 patent/US6789209B1/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000148656A (ja) * | 1998-11-09 | 2000-05-30 | Mitsubishi Electric Corp | メモリシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| US6789209B1 (en) | 2004-09-07 |
| JP2001110183A (ja) | 2001-04-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4707204B2 (ja) | 半導体記憶装置 | |
| JP4345204B2 (ja) | 半導体記憶装置 | |
| US8482991B2 (en) | Semiconductor device | |
| US6385125B1 (en) | Synchronous semiconductor integrated circuit device capable of test time reduction | |
| US7113446B2 (en) | Latch circuit and synchronous memory including the same | |
| US20130250705A1 (en) | Clock signal generation apparatus for use in semiconductor memory device and its method | |
| JP2003249077A (ja) | 半導体記憶装置及びその制御方法 | |
| KR100382017B1 (ko) | 고속 사이클 ｒａｍ 및 그 데이터 판독 방법 | |
| KR100252043B1 (ko) | 반도체 메모리 장치의 칼럼 선택 신호 제어기 및 칼럼 선택제어 방법 | |
| JP2001067870A (ja) | 半導体装置 | |
| US6144616A (en) | Semiconductor memory device | |
| JP3272914B2 (ja) | 同期型半導体装置 | |
| WO2005004164A1 (ja) | 半導体記憶装置 | |
| JP4168232B2 (ja) | クロック信号の周波数情報を利用してセル動作を制御する同期式半導体メモリ装置 | |
| US20030031081A1 (en) | Semiconductor memory device operating in synchronization with data strobe signal | |
| US11404104B2 (en) | Semiconductor memory device capable of operating at high speed, low power environment by optimizing latency of read command and write command depending on various operation modes | |
| US6084823A (en) | Synchronous semiconductor memory device and bus control method | |
| US8139438B2 (en) | Semiconductor storage device and memory system | |
| JP3415586B2 (ja) | 同期型ｄｒａｍ | |
| JP4817477B2 (ja) | 半導体記憶装置 | |
| JP5431028B2 (ja) | 半導体記憶装置 | |
| JP5587562B2 (ja) | 半導体記憶装置 | |
| US11914416B2 (en) | Transmitter circuit and method of operating same | |
| JP2002117672A (ja) | 半導体記憶装置 | |
| JP2001084766A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060721 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080728 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090703 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090714 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090910 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091215 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100209 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100601 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100721 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110215 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110315 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4707204 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |