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JP5627197B2 - 半導体記憶装置及びこれを備える情報処理システム並びにコントローラ - Google Patents

半導体記憶装置及びこれを備える情報処理システム並びにコントローラ Download PDF

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Description

本発明は半導体記憶装置及びこれを備える情報処理システムに関し、特に、互いに独立して動作可能な複数のメモリ回路部を有する半導体記憶装置及びこれを備える情報処理システムに関する。また、本発明は、このような半導体記憶装置を制御するためのコントローラに関する。
代表的な半導体記憶装置であるＤＲＡＭ（Dynamic Random Access Memory）は、並列動作を可能とすべく、内部が複数のバンクに分割されていることが多い（特許文献１参照）。各バンクに対してはコントローラがそれぞれ個別にコマンドを発行可能であり、あるバンクがリード動作又はライト動作を実行している途中で、別のバンクに対してコマンドを発行することができる。これにより、各バンクが並列に動作を行うことができるため、データバスの利用効率を高めることが可能となる。
しかしながら、各バンクはデータ入出力端子を共用していることから、あるバンクからリードデータが出力されている途中で、別のバンクからリードデータを出力することはできない。このため、例えば、あるバンクから出力されているリードデータの一部ビットがコントローラにとって不要なデータであったとしても、一連のバースト出力が終了するまでは、別のバンクからリードデータを出力させることはできない。
リードデータの一部ビットが不要となるケースは、いわゆる多ビット品においてしばしば発生する。例えば、Ｉ／Ｏ数が３２ビットのＤＲＡＭの場合、コントローラが必要とするデータが１６ビットだけといったケースがしばしば発生し、この場合には、残りの１６ビットについてはコントローラ側で無効化される。このようなケースが頻発すると、データバスの利用効率が低下するため、実効的なデータ転送レートが低下するという問題が生じる。
図９は、この問題を説明するためのタイミング図である。
図９に示す例は、Ｉ／Ｏ数が３２ビット（ＤＱ０〜ＤＱ３１）、バースト長が４（ＢＬ＝４）、ＣＡＳレイテンシが５（ＣＬ＝５）であるＤＤＲ型のシンクロナスＤＲＡＭの動作を示しており、網掛けされたデータが必要なデータであり、網掛けされていないデータが不要なデータである。本例では、ＢＬ＝４であることから、リードコマンド（Ａ，Ｂ，Ｃ，Ｄ）は２クロックサイクル毎に入力可能である。
このようなＤＲＡＭでは、１回のアクセスで１２８ビット（＝３２×４）のデータが出力されるが、図９に示す例では、このうち、ＤＱ０〜ＤＱ１５から出力される６４ビットのデータ又はＤＱ１６〜ＤＱ３１から出力される６４ビットのデータのいずれか一方が必要なデータであり、他方が不要なデータである。この場合、出力されるデータの半分が不要なデータであることから、実効的なデータ転送レートは半分に低下する。
以上、図９を用いてリード動作時における問題を説明したが、かかる問題はライト動作時においても同様に生じる。
特開平１１−６６８４１号公報
このように、従来の半導体記憶装置では、リードデータやライトデータの一部が不要なデータである場合、実効的なデータ転送レートが低下するという問題が生じていた。このような問題は、Ｉ／Ｏ数の多い多ビット品において顕著であった。
本発明による半導体記憶装置は、それぞれ第１及び第２の選択信号に応答して活性化される第１及び第２のメモリ回路部と、前記第１及び第２のメモリ回路部に対してそれぞれ割り当てられた第１及び第２のデータ入出力端子と、前記第１及び第２のメモリ回路部に対して共通に割り当てられたアドレス端子と、を備え、前記第１のメモリ回路部は、前記第１の選択信号が活性化されると、前記第２のメモリ回路部の動作とは無関係に、前記アドレス端子を介して入力されたアドレス信号に基づいて前記第１のデータ入出力端子を介したリード動作又はライト動作を行い、前記第２のメモリ回路部は、前記第２の選択信号が活性化されると、前記第１のメモリ回路部の動作とは無関係に、前記アドレス信号に基づいて前記第２のデータ入出力端子を介したリード動作又はライト動作を行うことを特徴とする。
また、本発明による情報処理システムは、上記の半導体記憶装置と、上記の半導体記憶装置に少なくとも前記アドレス信号と前記第１及び第２の選択信号を供給するコントローラとを備えることを特徴とする。
また、本発明によるコントローラは、半導体記憶装置に対してアドレス信号を供給することにより、前記半導体記憶装置からリードデータを取得し或いは前記半導体記憶装置にライトデータを書き込むコントローラであって、一つの半導体記憶装置に対して複数のチップ選択信号を供給することにより、前記一つの半導体記憶装置に含まれる複数のメモリ回路部に対して個別にアクセスすることを特徴とする。
このように、本発明による半導体記憶装置では、メモリ回路部が複数設けられており、これら複数のメモリ回路部ごとにデータ入出力端子が割り当てられていることから、あるメモリ回路部からリードデータが出力されている途中で、別のメモリ回路部からリードデータを出力することが可能となる。ライト動作についても同様である。これにより、不要なリードデータや不要なライトデータの転送を行う必要がなくなることから、データバスの利用効率を高めることが可能となる。しかも、アドレス端子については、複数のメモリ回路部に対して共通であることから、端子数の増大は最小限にとどめられる。
また、コントローラ側からは、１個の半導体記憶装置を複数のチップとして取り扱うことができるため、情報処理システムを複雑化させることなく、データバスを効率よく利用することが可能となる。
本発明の好ましい第１の実施形態による半導体記憶装置１００の構成を概略的に示すブロック図である。 半導体記憶装置１００の構成をより詳細に示すブロック図である。 半導体記憶装置１００を用いた情報処理システム２００のブロック図である。 半導体記憶装置１００のリード動作を説明するためのタイミング図であり、メモリ回路部１１０Ａ，１１０Ｂに対して交互にアクセスするケースを示している。 半導体記憶装置１００のリード動作を説明するためのタイミング図であり、メモリ回路部１１０Ａ，１１０Ｂに対して同時にアクセスするケースを示している。 半導体記憶装置１００のリフレッシュ動作を説明するためのタイミング図である。 本発明の好ましい第２の実施形態による半導体記憶装置３００の構成を示すブロック図である。 半導体記憶装置３００のリード動作を説明するためのタイミング図であり、メモリ回路部１１０Ａ，１１０Ｂに対して交互にアクセスするケースを示している。 従来の半導体記憶装置の問題を説明するためのタイミング図である。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい第１の実施形態による半導体記憶装置１００の構成を概略的に示すブロック図である。本実施形態による半導体記憶装置１００は、ＤＤＲ型のシンクロナスＤＲＡＭを想定している。
図１に示すように、本実施形態による半導体記憶装置１００は、２つのメモリ回路部１１０Ａ，１１０Ｂと、これらメモリ回路部１１０Ａ，１１０Ｂに対して共通に割り当てられた共通回路部１２０とを備えている。メモリ回路部１１０Ａ，１１０Ｂは、互いに独立したリード動作及びライト動作が可能な回路ブロックであり、メモリ回路部１１０Ａに対してはデータ入出力端子群ＬＤＱが割り当てられ、メモリ回路部１１０Ｂに対してはデータ入出力端子群ＵＤＱが割り当てられている。データ入出力端子群ＬＤＱは、１６個のデータ入出力端子ＤＱ０〜ＤＱ１５からなる端子群である。また、データ入出力端子群ＵＤＱは、１６個のデータ入出力端子ＤＱ１６〜ＤＱ３１からなる端子群である。
このように、本実施形態による半導体記憶装置１００はＩ／Ｏ数が３２ビット（ＤＱ０〜ＤＱ３１）の単体メモリ（単一の半導体基板上に集積されたメモリ）であるが、半分のデータ入出力端子（ＤＱ０〜ＤＱ１５）がメモリ回路部１１０Ａに割り当てられ、残り半分のデータ入出力端子（ＤＱ１６〜ＤＱ３１）がメモリ回路部１１０Ｂに割り当てられている。このため、コントローラ側からは、あたかも２つのメモリチップであるかのように見える。この点、単に複数のバンクに分割された半導体記憶装置とは明確に区別される。
一方、アドレス端子群１３１やコマンド端子群１３２についてはメモリ回路部１１０Ａ，１１０Ｂに対して共通であり、これら端子を介して供給されるアドレス信号ＡＤＤやコマンド信号ＣＭＤは、共通回路部１２０に入力される。したがって、コントローラ側からは、２つのメモリチップであるかのように見えるものの、完全に独立した２つのメモリが１チップに集積されているわけではない。このため、端子数としては、後述するチップ選択信号入力端子が増える他は、Ｉ／Ｏ数が３２ビットである従来のメモリチップと変わらない。これに対し、完全に独立した２つのメモリを単に１チップに集積した場合には端子数がほぼ倍増することから、この点において、本発明は完全に独立した２つのメモリを単に１チップに集積するものとは明確に区別される。
図１に示すように、共通回路部１２０は、アドレス信号ＡＤＤが入力されるアドレス入力回路１２１と、コマンド信号ＣＭＤが入力されるコマンド入力回路１２２とを有している。コマンド信号ＣＭＤは、ロウアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ、ライトイネーブル信号ＷＥＢなどの組み合わせによって表現される信号である。これらの入力回路１２１，１２２に入力されたアドレス信号ＡＤＤ及びコマンド信号ＣＭＤは、メモリ回路部１１０Ａ，１１０Ｂの一方又は両方に供給される。その選択は、共通回路部１２０に含まれる選択回路１２３によって行われる。
選択回路１２３には、チップ選択信号入力端子１４１，１４２を介してチップ選択信号ＣＳ１Ｂ，ＣＳ２Ｂがそれぞれ入力される。チップ選択信号ＣＳ１Ｂはメモリ回路部１１０Ａを選択するための信号であり、チップ選択信号ＣＳ１Ｂがローレベルに活性化すると、入力回路１２１，１２２に入力されたアドレス信号ＡＤＤ及びコマンド信号ＣＭＤは、メモリ回路部１１０Ａに供給される。一方、チップ選択信号ＣＳ２Ｂはメモリ回路部１１０Ｂを選択するための信号であり、チップ選択信号ＣＳ２Ｂがローレベルに活性化すると、入力回路１２１，１２２に入力されたアドレス信号ＡＤＤ及びコマンド信号ＣＭＤは、メモリ回路部１１０Ｂに供給される。したがって、チップ選択信号ＣＳ１Ｂ，ＣＳ２Ｂの両方が活性化している場合、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤは、メモリ回路部１１０Ａ，１１０Ｂの両方に供給される。
メモリ回路部１１０Ａは、複数のワード線ＷＬ、複数のビット線ＢＬ及びこれらの交点に配置された複数のメモリセルＭＣを含むメモリセルアレイ１１１Ａを有している。メモリセルアレイ１１１Ａに含まれるワード線ＷＬの選択は、ロウデコーダ１１２Ａによって行われる。また、メモリセルアレイ１１１Ａに含まれるビット線ＢＬの選択は、カラムデコーダ１１３Ａによって行われる。ロウデコーダ１１２Ａによる選択は、コマンド信号ＣＭＤがアクティブコマンドを示している場合に供給されるアドレス信号ＡＤＤに基づいて行われる。一方、カラムデコーダ１１３Ａによる選択は、コマンド信号ＣＭＤがカラムコマンド（リードコマンド又はライトコマンド）を示している場合に供給されるアドレス信号ＡＤＤに基づいて行われる。
ロウデコーダ１１２Ａ及びカラムデコーダ１１３Ａによって選択されたメモリセルＭＣは、入出力回路１１４Ａに接続される。これにより、コマンド信号ＣＭＤがリード動作を示している場合、メモリセルアレイ１１１Ａから読み出されたリードデータは、入出力回路１１４Ａを介してデータ入出力端子群ＬＤＱ（ＤＱ０〜ＤＱ１５）から出力される。また、コマンド信号ＣＭＤがライト動作を示している場合、データ入出力端子群ＬＤＱ（ＤＱ０〜ＤＱ１５）から入力されたライトデータは、入出力回路１１４Ａを介してメモリセルアレイ１１１Ａに書き込まれる。
メモリ回路部１１０Ｂの回路構成及び動作については、上述したメモリ回路部１１０Ａの回路構成及び動作と同様であることから、重複する説明は省略する。
以上の構成により、チップ選択信号ＣＳ１Ｂが活性化されると、メモリ回路部１１０Ａはメモリ回路部１１０Ｂの動作とは無関係に、アドレス端子１３１を介して入力されたアドレス信号ＡＤＤに基づいてデータ入出力端子群ＬＤＱ（ＤＱ０〜ＤＱ１５）を介したリード動作又はライト動作を行う。同様に、チップ選択信号ＣＳ２Ｂが活性化されると、メモリ回路部１１０Ｂは、メモリ回路部１１０Ａの動作とは無関係に、アドレス端子１３１を介して入力されたアドレス信号ＡＤＤに基づいてデータ入出力端子群ＵＤＱ（ＤＱ１６〜ＤＱ３１）を介したリード動作又はライト動作を行う。
このように、Ｉ／Ｏ数が３２ビットである従来の半導体記憶装置ではデータの入出力を３２ビット単位で行う必要があったのに対し、本実施形態による半導体記憶装置１００では、１６ビット単位でデータの入出力を行うことが可能となる。このため、不要なリードデータや不要なライトデータの転送を行う必要がなくなることから、データバスの利用効率を高めることが可能となる。
図２は、本実施形態による半導体記憶装置１００の構成をより詳細に示すブロック図である。
図２に示すように、本実施形態による半導体記憶装置１００の共通回路部１２０は、コマンドデコーダ１２４、モードレジスタ１２５、クロック生成回路１２６及びＤＬＬ回路１２７をさらに備えている。また、図１に示した選択回路１２３は、メモリ回路部１１０Ａに割り当てられたクロック制御回路１２３Ａと、メモリ回路部１１０Ｂに割り当てられたクロック制御回路１２３Ｂに分かれている。
コマンドデコーダ１２４は、コマンド入力回路１２２を介して入力されたコマンドＣＭＤをデコードすることにより、内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、メモリ回路部１１０Ａ，１１０Ｂに供給されるとともに、モードレジスタ１２５に供給される。
モードレジスタ１２５は、半導体記憶装置１００の動作モードを設定するためのレジスタであり、本実施形態では、モードレジスタ１２５によってメモリ回路部１１０Ａ，１１０Ｂの動作モードが共通に設定される。ここで、モードレジスタ１２５に設定される動作モードとしては、ＣＡＳレイテンシ（ＣＬ）、バースト長（ＢＬ）などが挙げられる。モードレジスタ１２５の設定値は、コマンド信号ＣＭＤが「モードレジスタセット」を示している場合にアドレス信号ＡＤＤに基づいて更新される。
クロック生成回路１２６は、外部から供給されるクロック信号ＣＫ，ＣＫＢを受けて内部クロックＩＣＬＫ，ＰＣＬＫを生成する回路である。このうち、内部クロックＩＣＬＫは、クロック制御回路１２３Ａ，１２３Ｂに供給される。クロック制御回路１２３Ａは、チップ選択信号ＣＳ１Ｂが活性化している場合に、ラッチクロックＣＬＫＡ，ＣＬＫＡＡ，ＣＬＫＣＡを生成する回路である。ラッチクロックＣＬＫＡＡは、メモリ回路部１１０Ａに含まれるアドレスラッチ回路１１２ＲＡＡの動作クロックであり、ラッチクロックＣＬＫＣＡは、メモリ回路部１１０Ａに含まれるアドレスラッチ回路１１２ＣＡＡ及びコマンドラッチ回路１１２ＣＭＡの動作クロックである。これにより、メモリ回路部１１０Ａに含まれるアドレスラッチ回路１１２ＲＡＡ，１１２ＣＡＡ及びコマンドラッチ回路１１２ＣＭＡによるラッチ動作は、チップ選択信号ＣＳ１Ｂが活性化している場合にのみ許可される。
アドレスラッチ回路１１２ＲＡＡ，１１２ＣＡＡにラッチされるアドレス信号ＡＤＤは、全くデコードされていない信号であっても構わないし、一部がデコードされたプリデコード信号であっても構わない。
同様に、クロック制御回路１２３Ｂは、チップ選択信号ＣＳ２Ｂが活性化している場合に、ラッチクロックＣＬＫＢ，ＣＬＫＡＢ，ＣＬＫＣＢを生成する。これにより、メモリ回路部１１０Ｂに含まれるアドレスラッチ回路１１２ＲＡＢ，１１２ＣＡＢ及びコマンドラッチ回路１１２ＣＭＢによるラッチ動作は、チップ選択信号ＣＳ２Ｂが活性化している場合にのみ許可される。
また、クロック制御回路１２３Ａ，１２３Ｂが生成するラッチクロックＣＬＫＡ，ＣＬＫＢは、ＯＲ回路１２８によって論理和合成され、合成されたラッチクロックＣＬＫがアドレス入力回路１２１及びコマンド入力回路１２２に供給される。これにより、アドレス入力回路１２１及びコマンド入力回路１２２によるラッチ動作は、チップ選択信号ＣＳ１Ｂ，ＣＳ２Ｂの少なくとも一方が活性化していれば許可される。
一方、内部クロックＰＣＬＫはＤＬＬ回路１２７に供給される。ＤＬＬ回路１２７は、外部クロックＣＫ，ＣＫＢに対して位相制御された内部クロックＬＣＬＫを生成する回路であり、生成された内部クロックＬＣＬＫは、メモリ回路部１１０Ａ，１１０Ｂに含まれる入出力回路１１４Ａ，１１４Ｂに共通に供給される。内部クロックＬＣＬＫは、リードデータの出力タイミングを制御する信号である。これにより、メモリ回路部１１０Ａ，１１０Ｂによるデータ入出力端子群ＬＤＱ，ＵＤＱを介したリードデータの出力タイミングは、いずれもＤＬＬ回路１２７によって制御される。
次に、メモリ回路部１１０Ａ，１１０Ｂについて説明する。
メモリ回路部１１０Ａは、上述の通り、アドレスラッチ回路１１２ＲＡＡ，１１２ＣＡＡ及びコマンドラッチ回路１１２ＣＭＡを備えている。アドレスラッチ回路１１２ＲＡＡは、アドレス入力回路１２１を介して入力されたアドレス信号ＡＤＤのうち、ロウアドレスＲＡをラッチするための回路である。アドレスラッチ回路１１２ＲＡＡによるラッチ動作は、ラッチクロックＣＬＫＡＡに基づいて行われる。また、アドレスラッチ回路１１２ＣＡＡは、アドレス入力回路１２１を介して入力されたアドレス信号ＡＤＤのうち、カラムアドレスＣＡをラッチするための回路である。アドレスラッチ回路１１２ＣＡＡによるラッチ動作は、ラッチクロックＣＬＫＣＡに基づいて行われる。さらに、コマンドラッチ回路１１２ＣＭＡは、コマンドデコーダ１２４の出力である内部コマンドＩＣＭＤをラッチするための回路である。コマンドラッチ回路１１２ＣＭＡによるラッチ動作は、ラッチクロックＣＬＫＣＡに基づいて行われる。
アドレスラッチ回路１１２ＲＡＡにラッチされたロウアドレスＲＡは、ロウ制御バッファ１１５Ａを介してロウデコーダ１１２Ａに供給され、これにより、ワード線ＷＬの選択が行われる。また、アドレスラッチ回路１１２ＣＡＡにラッチされたカラムアドレスＣＡは、カラム制御バッファ１１６Ａを介してカラムデコーダ１１３Ａに供給され、これにより、センスアンプ列１１１ｓＡに含まれるセンスアンプの選択（すなわちビット線ＢＬの選択）が行われる。
さらに、コマンドラッチ回路１１２ＣＭＡにラッチされた内部コマンドＩＣＭＤは、コマンド制御回路１１７Ａに供給される。コマンド制御回路１１７Ａは、データ制御回路１１８Ａ及びデータラッチ回路１１９Ａを制御する回路であり、これにより、リードデータ及びライトデータの転送タイミングが制御される。
メモリ回路部１１０Ｂについては、ラッチクロックＣＬＫＡＡ，ＣＬＫＣＡの代わりにラッチクロックＣＬＫＡＢ，ＣＬＫＣＢが用いられる他は、メモリ回路部１１０Ａと同じ回路構成を有しているため、重複する説明は省略する。
以上が本実施形態による半導体記憶装置１００の回路構成である。このように、本実施形態による半導体記憶装置１００の端子構成は、チップ選択信号入力端子が２つ備えられる点が特徴である。したがって、半導体記憶装置１００を制御するコントローラからは、チップ選択信号ＣＳ１Ｂ，ＣＳ２Ｂによって切り替え可能な２つのメモリチップとして取り扱うことができる。
図３は、本実施形態による半導体記憶装置１００を用いた情報処理システム２００のブロック図である。
図３に示す情報処理システム２００は、本実施形態による半導体記憶装置１００とこれに接続されたコントローラ２１０によって構成される。コントローラ２１０と半導体記憶装置１００は、コマンド／アドレスバス２２０、データバス２３０Ｌ，２３０Ｕ及び選択バス２４０Ｌ，２４０Ｕによって接続されている。
コマンド／アドレスバス２２０は、コントローラ２１０から半導体記憶装置１００に対し、コマンド信号ＣＭＤ、アドレス信号ＡＤＤ及び外部クロックＣＫ，ＣＫＢを供給するための配線である。
データバス２３０Ｌは、データ入出力端子群ＬＤＱ（ＤＱ０〜ＤＱ１５）に接続された配線であり、コントローラ２１０と半導体記憶装置１００との間で１６ビットのリードデータ又はライトデータを転送するために用いられる。また、データバス２３０Ｕは、データ入出力端子群ＵＤＱ（ＤＱ１６〜ＤＱ３１）に接続された配線であり、コントローラ２１０と半導体記憶装置１００との間で残りの１６ビットのリードデータ又はライトデータを転送するために用いられる。
選択バス２４０Ｌは、コントローラ２１０から半導体記憶装置１００に対し、チップ選択信号ＣＳ１Ｂを供給するための配線である。また、選択バス２４０Ｕは、コントローラ２１０から半導体記憶装置１００に対し、チップ選択信号ＣＳ２Ｂを供給するための配線である。
このように、情報処理システム２００においては、選択バスが２本用いられる。
かかる構成により、コントローラ２１０は、コマンド／アドレスバス２２０を介してアドレス信号ＡＤＤなどを供給することにより、半導体記憶装置１００からリードデータを取得し或いは半導体記憶装置１００にライトデータを書き込むことができる。そして、一つの半導体記憶装置１００に対して複数のチップ選択信号ＣＳ１Ｂ，ＣＳ２Ｂを供給することにより、半導体記憶装置１００に含まれる複数のメモリ回路部１１０Ａ，１１０Ｂに対して個別にアクセスすることが可能となる。このため、不要なデータをコントローラ側で無効化するなどの処理が不要となる。
図４は、本実施形態による半導体記憶装置１００のリード動作を説明するためのタイミング図であり、メモリ回路部１１０Ａ，１１０Ｂに対して交互にアクセスするケースを示している。
図４に示す例では、外部クロックＣＫのアクティブエッジ＃０に同期してモードレジスタセットコマンド（ＭＲＳ）が発行され、これによって、モードレジスタ１２５にバースト長＝４（ＢＬ＝４）、ＣＡＳレイテンシ＝４（ＣＬ＝４）が設定される。次に、外部クロックＣＫのアクティブエッジ＃２に同期して、アクティブコマンド（ＡＣＴ）及びロウアドレスＲＡが入力される。この間、チップ選択信号ＣＳ１Ｂ，ＣＳ２Ｂはいずれもローレベルに活性化されている。このため、上記のロウアドレスＲＡは、メモリ回路部１１０Ａ，１１０Ｂの両方にラッチされる。尚、図４においてチップ選択信号ＣＳ１Ｂ又はＣＳ２Ｂがローレベルであり且つコマンドが記載されていない期間は、「ノーオペレーション（ＮＯＰ）コマンド」が入力されているが、これについては図示を省略してある。他のタイミング図においても同様である。
次に、チップ選択信号ＣＳ２Ｂをハイレベルに非活性化させた状態で、外部クロックＣＫのアクティブエッジ＃４に同期して、リードコマンド（ＲＥＡＤ）及びカラムアドレスＣＡ−Ａが入力される。これにより、リードコマンド（ＲＥＡＤ）及びカラムアドレスＣＡ−Ａはメモリ回路部１１０Ａにてラッチされる。これらはメモリ回路部１１０Ｂにはラッチされない。したがって、メモリ回路部１１０Ａのみがリード動作を行い、ＣＡＳレイテンシ（ＣＬ＝４）が経過するアクティブエッジ＃８からバースト出力を開始する。本実施形態による半導体記憶装置１００は、ＤＤＲ型のシンクロナスＤＲＡＭを想定していることから、バースト出力時には半クロックサイクルごとに１ビットのリードデータが出力される。したがって、アクティブエッジ＃８から開始される４ビットのバースト出力は、アクティブエッジ＃１０にて完了する（Ａ０〜Ａ３）。
一方、外部クロックＣＫのアクティブエッジ＃４が経過した後、チップ選択信号ＣＳ１Ｂをハイレベルに非活性化させた状態で、外部クロックＣＫのアクティブエッジ＃５に同期して、リードコマンド（ＲＥＡＤ）及びカラムアドレスＣＡ−Ｂが入力される。これにより、リードコマンド（ＲＥＡＤ）及びカラムアドレスＣＡ−Ｂはメモリ回路部１１０Ｂにてラッチされる。これらはメモリ回路部１１０Ａにはラッチされない。したがって、メモリ回路部１１０Ｂのみがリード動作を行い、ＣＡＳレイテンシ（ＣＬ＝４）が経過するアクティブエッジ＃９からバースト出力を開始する。アクティブエッジ＃９から開始される４ビットのバースト出力は、アクティブエッジ＃１１にて完了する（Ｂ０〜Ｂ３）。
このようにして、チップ選択信号ＣＳ１Ｂ，ＣＳ２Ｂを交互に活性化させれば、メモリ回路部１１０Ａ，１１０Ｂに対して交互に連続アクセスすることが可能となる。つまり、チップ選択信号ＣＳ１Ｂ，ＣＳ２Ｂを交互に活性化させれば、カラムコマンドの最短入力サイクルｔＣＣＤはＢＬ／４（＝１）となり、１クロックサイクル毎にカラムコマンド（ＲＥＡＤなど）を発行することが可能となる。これにより、図９に示したように、ＤＱ０〜ＤＱ１５から出力される６４ビットのデータ又はＤＱ１６〜ＤＱ３１から出力される６４ビットのデータのいずれか一方が必要なデータであり、他方が不要なデータである場合であっても、必要なデータのみを連続して取り出すことが可能となる。これにより、データバスの利用効率が向上する。
図５は、本実施形態による半導体記憶装置１００のリード動作を説明するためのタイミング図であり、メモリ回路部１１０Ａ，１１０Ｂに対して同時にアクセスするケースを示している。
図５に示す例においても、外部クロックＣＫのアクティブエッジ＃０に同期してモードレジスタセットコマンド（ＭＲＳ）が発行され、これによって、モードレジスタ１２５にバースト長＝４（ＢＬ＝４）、ＣＡＳレイテンシ＝４（ＣＬ＝４）が設定される。次に、外部クロックＣＫのアクティブエッジ＃２に同期して、アクティブコマンド（ＡＣＴ）及びロウアドレスＲＡが入力される。この間、チップ選択信号ＣＳ１Ｂ，ＣＳ２Ｂはいずれもローレベルに活性化している。このため、上記のロウアドレスＲＡは、メモリ回路部１１０Ａ，１１０Ｂの両方にラッチされる。
次に、チップ選択信号ＣＳ１Ｂ，ＣＳ２Ｂをいずれもローレベルに活性化させた状態で、外部クロックＣＫのアクティブエッジ＃４に同期して、リードコマンド（ＲＥＡＤ）及びカラムアドレスＣＡ−Ａが入力される。これにより、リードコマンド（ＲＥＡＤ）及びカラムアドレスＣＡ−Ａはメモリ回路部１１０Ａ，１１０Ｂの両方にラッチされ、メモリ回路部１１０Ａ，１１０Ｂが同時にリード動作を行う。これにより、ＣＡＳレイテンシ（ＣＬ＝４）が経過するアクティブエッジ＃８からバースト出力が開始される。かかるバースト出力は、アクティブエッジ＃１０にて完了する（Ａ０〜Ａ３，Ａ０'〜Ａ３'）。
同様にして、チップ選択信号ＣＳ１Ｂ，ＣＳ２Ｂをいずれもローレベルに活性化させた状態で、外部クロックＣＫのアクティブエッジ＃６に同期して、リードコマンド（ＲＥＡＤ）及びカラムアドレスＣＡ−Ｂを入力すると、メモリ回路部１１０Ａ，１１０Ｂは同時にリード動作を行い、アクティブエッジ＃１０からバースト出力が開始される。かかるバースト出力は、アクティブエッジ＃１２にて完了する（Ｂ０〜Ｂ３，Ｂ０'〜Ｂ３'）。
このように、チップ選択信号ＣＳ１Ｂ，ＣＳ２Ｂを両方とも活性化させれば、カラムコマンドの最短入力サイクルｔＣＣＤはＢＬ／２（＝２）となり、通常の半導体記憶装置と同じ動作を実現することが可能となる。したがって、既存の半導体記憶装置との互換性を確保することが可能となる。
以上、本発明の好ましい第１の実施形態についてリード動作を例に説明したが、ライト動作についても同様である。すなわち、メモリ回路部１１０Ａは、メモリ回路部１１０Ｂの動作とは無関係にデータ入出力端子群ＬＤＱを介したライト動作を行うことができ、メモリ回路部１１０Ｂは、メモリ回路部１１０Ａの動作とは無関係にデータ入出力端子群ＵＤＱを介したライト動作を行うことができる。
図６は、本実施形態による半導体記憶装置１００のリフレッシュ動作を説明するためのタイミング図である。
図６に示す例では、外部クロックＣＫのアクティブエッジ＃０に同期して全バンクプリチャージコマンド（ＰＡＬＬ）が発行され、さらに、アクティブエッジ＃２，＃５，＃８に同期してリフレッシュコマンド（ＲＥＦ）が発行されている。この間、チップ選択信号ＣＳ１Ｂ，ＣＳ２Ｂはいずれもローレベルに活性化されている。このため、これらリフレッシュコマンド（ＲＥＦ）は、メモリ回路部１１０Ａ，１１０Ｂの両方にて有効となり、メモリ回路部１１０Ａ，１１０Ｂにおいて同時にリフレッシュ動作が行われる。このように、本実施形態による半導体記憶装置１００は、通常のＤＲＡＭと同様のリフレッシュ動作を行うことができる。
次に、本発明の好ましい第２の実施形態について説明する。
図７は、本発明の好ましい第２の実施形態による半導体記憶装置３００の構成を示すブロック図である。
本実施形態による半導体記憶装置３００は、モードレジスタ１２５が２つ設けられている点において、上述した半導体記憶装置１００と相違している。その他の点については、上述した半導体記憶装置１００と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
本実施形態による半導体記憶装置３００に備えられたモードレジスタ１２５Ａ，１２５Ｂは、それぞれメモリ回路部１１０Ａ，１１０Ｂの動作モードを設定する回路である。すなわち、本実施形態では、メモリ回路部１１０Ａの動作モードとメモリ回路部１１０Ｂの動作モードをそれぞれ別個に設定することが可能である。
図８は、本実施形態による半導体記憶装置３００のリード動作を説明するためのタイミング図であり、メモリ回路部１１０Ａ，１１０Ｂに対して交互にアクセスするケースを示している。
図８に示す例では、チップ選択信号ＣＳ１Ｂを活性化させた状態で、外部クロックＣＫのアクティブエッジ＃−１に同期してモードレジスタセットコマンド（ＭＲＳ）が発行され、これによって、モードレジスタ１２５Ａにバースト長＝４（ＢＬ＝４）、ＣＡＳレイテンシ＝５（ＣＬ＝５）が設定される。さらに、チップ選択信号ＣＳ２Ｂを活性化させた状態で、外部クロックＣＫのアクティブエッジ＃０に同期してモードレジスタセットコマンド（ＭＲＳ）が発行され、これによって、モードレジスタ１２５Ｂにバースト長＝４（ＢＬ＝４）、ＣＡＳレイテンシ＝４（ＣＬ＝４）が設定される。このようにして、モードレジスタ１２５Ａ，１２５Ｂには、互いに異なるＣＡＳレイテンシが設定される。
その後は、図４に示したリード動作と同様であり、外部クロックＣＫのアクティブエッジ＃２に同期して、アクティブコマンド（ＡＣＴ）及びロウアドレスＲＡを入力した後、チップ選択信号ＣＳ１Ｂ，ＣＳ２Ｂを交互に活性化させながら、リードコマンド（ＲＥＡＤ）を１クロックサイクル（＝ＢＬ／４）毎に発行する。
その結果、アクティブエッジ＃４にて発行されたリードコマンド（ＲＥＡＤ）はメモリ回路部１１０Ａにて有効となり、ＣＡＳレイテンシ（ＣＬ＝５）が経過するアクティブエッジ＃９からバースト出力が開始される。一方、アクティブエッジ＃５にて発行されたリードコマンド（ＲＥＡＤ）はメモリ回路部１１０Ｂにて有効となり、ＣＡＳレイテンシ（ＣＬ＝４）が経過するアクティブエッジ＃９からバースト出力が開始される。すなわち、データ入出力端子群ＬＤＱ，ＵＤＱから同時にバースト出力が行われる。
このように、本実施形態による半導体記憶装置３００では、メモリ回路部１１０Ａの動作モードとメモリ回路部１１０Ｂの動作モードをそれぞれ別個に設定することができることから、メモリ回路部１１０Ａ，１１０Ｂに対して異なる交互にリードコマンドを発行しつつ、リードデータを同時に出力させることが可能となる。これにより、コントローラ側におけるリードデータの取り扱いが容易となる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記各実施形態では、半導体記憶装置１００，３００の内部を２つのメモリ回路部１１０Ａ，１１０Ｂに分割しているが、分割数としては２に限定されず、３以上に分割しても構わない。
また、上記各実施形態では、コマンドデコーダ１２４を共通回路部１２０に設けているが、コマンドデコーダ１２４の全部又は一部をメモリ回路部１１０Ａ，１１０Ｂに設けても構わない。したがって、コマンドラッチ回路１１２ＣＭＡ，１１２ＣＭＢにラッチされるコマンドとしては、デコードされたコマンドであっても構わないし、デコードされていないコマンドであっても構わない。
また、上記各実施形態では、チップ選択信号ＣＳ１Ｂ，ＣＳ２Ｂがそれぞれ外部信号であるが、本発明においてチップ選択信号自体が外部信号であることは必須でなく、例えば、複数ビットからなるバイナリ信号をデコードした結果得られる内部信号をチップ選択信号として用いても構わない。
１００，３００ 半導体記憶装置
１１０Ａ，１１０Ｂ メモリ回路部
１１１Ａ，１１１Ｂ メモリセルアレイ
１１２Ａ，１１２Ｂ ロウデコーダ
１１２ＲＡＡ，１１２ＲＡＢ，１１２ＣＡＡ，１１２ＣＡＢ アドレスラッチ回路
１１２ＣＭＡ，１１２ＣＭＢ コマンドラッチ回路
１１３Ａ，１１３Ｂ カラムデコーダ
１１４Ａ，１１４Ｂ 入出力回路
１１５Ａ，１１５Ｂ ロウ制御バッファ
１１６Ａ，１１６Ｂ カラム制御バッファ
１１７Ａ，１１７Ｂ コマンド制御回路
１１８Ａ，１１８Ｂ データ制御回路
１１９Ａ，１１９Ｂ データラッチ回路
１２０ 共通回路部
１２１ アドレス入力回路
１２２ コマンド入力回路
１２３ 選択回路
１２３Ａ，１２３Ｂ クロック制御回路
１２４ コマンドデコーダ
１２５，１２５Ａ，１２５Ｂ モードレジスタ
１２６ クロック生成回路
１２７ ＤＬＬ回路
１２８ ＯＲ回路
１３１ アドレス端子群
１３２ コマンド端子群
１４１，１４２ チップ選択信号入力端子
２００ 情報処理システム
２１０ コントローラ
２２０ コマンド／アドレスバス
２３０Ｌ，２３０Ｕ データバス
２４０Ｌ，２４０Ｕ 選択バス
ＡＤＤ アドレス信号
ＣＭＤ コマンド信号
ＣＳ１Ｂ，ＣＳ２Ｂ チップ選択信号
ＤＱ０〜ＤＱ１５ データ入出力端子（ＬＤＱ）
ＤＱ１６〜ＤＱ３１ データ入出力端子（ＵＤＱ）

Claims (11)

  1. それぞれ第１及び第２の選択信号に応答して活性化される第１及び第２のメモリ回路部と、
    前記第１及び第２のメモリ回路部に対してそれぞれ割り当てられた第１及び第２のデータ入出力端子と、
    前記第１及び第２のメモリ回路部に対して共通に割り当てられたアドレス端子と、を備え、
    前記第１のメモリ回路部は、前記第１の選択信号が活性化されると、前記第２のメモリ回路部の動作とは無関係に、前記アドレス端子を介して入力されたアドレス信号に基づいて前記第１のデータ入出力端子を介したリード動作又はライト動作を行い、
    前記第２のメモリ回路部は、前記第２の選択信号が活性化されると、前記第１のメモリ回路部の動作とは無関係に、前記アドレス信号に基づいて前記第２のデータ入出力端子を介したリード動作又はライト動作を行い、
    前記第１の選択信号が活性化された状態で第１のアドレス信号が入力された後、第１の期間後に、前記第２の選択信号が活性化された状態で第２のアドレス信号が入力されたことに応答して、
    前記第１のメモリ回路部は、前記第１のデータ入出力端子を介して、前記第１のアドレス信号に対応するリード動作又はライト動作を開始し、
    前記第２のメモリ回路部は、前記第１のメモリ回路部による前記リード動作又はライト動作の開始と実質的に同じタイミングで、前記第２のデータ入出力端子を介して、前記第２のアドレス信号に対応するリード動作又はライト動作を開始することを特徴とする半導体記憶装置。
  2. 前記第１及び第２の選択信号がそれぞれ入力される第１及び第２の選択信号入力端子をさらに備えることを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記第１及び第２のメモリ回路部の動作モードを共通に設定するモードレジスタをさらに備えることを特徴とする請求項１又は２に記載の半導体記憶装置。
  4. 前記第１のメモリ回路部の動作モードを設定する第１のモードレジスタと、前記第２のメモリ回路部の動作モードを設定する第２のモードレジスタとをさらに備えることを特徴とする請求項１又は２に記載の半導体記憶装置。
  5. 前記第１及び第２のメモリ回路部は、前記アドレス信号又はこれをデコードして得られる信号をラッチする第１及び第２のアドレスラッチ回路をそれぞれ含み、
    前記第１のアドレスラッチ回路によるラッチ動作は、前記第１の選択信号が活性化されると許可され、
    前記第２のアドレスラッチ回路によるラッチ動作は、前記第２の選択信号が活性化されると許可されることを特徴とする請求項１乃至４のいずれか一項に記載の半導体記憶装置。
  6. 前記第１及び第２のメモリ回路部に対して共通に設けられたコマンド端子をさらに備え、
    前記第１及び第２のメモリ回路部は、前記コマンド端子を介して入力されたコマンド信号又はこれをデコードして得られる信号をラッチする第１及び第２のコマンドラッチ回路をそれぞれ含み、
    前記第１のコマンドラッチ回路によるラッチ動作は、前記第１の選択信号が活性化されると許可され、
    前記第２のコマンドラッチ回路によるラッチ動作は、前記第２の選択信号が活性化されると許可されることを特徴とする請求項１乃至５のいずれか一項に記載の半導体記憶装置。
  7. 前記第１のメモリ回路部は、前記第１の選択信号が活性化された状態で前記コマンド端子を介してリフレッシュコマンドが入力されると、前記第２のメモリ回路部の動作とは無関係にリフレッシュ動作を行い、
    前記第２のメモリ回路部は、前記第２の選択信号が活性化された状態で前記リフレッシュコマンドが入力されると、前記第１のメモリ回路部の動作とは無関係にリフレッシュ動作を行うことを特徴とする請求項６に記載の半導体記憶装置。
  8. 前記第１及び第２のメモリ回路部に対して共通に設けられたＤＬＬ回路をさらに備え、
    前記第１のメモリ回路部による前記第１のデータ入出力端子を介したリードデータの出力タイミング及び前記第２のメモリ回路部による前記第２のデータ入出力端子を介したリードデータの出力タイミングは、いずれも前記ＤＬＬ回路によって制御されることを特徴とする請求項１乃至７のいずれか一項に記載の半導体記憶装置。
  9. 前記第１及び第２の選択信号の少なくとも一方は内部信号であることを特徴とする請求項１乃至８のいずれか一項に記載の半導体記憶装置。
  10. 前記内部信号は、複数のビットからなるバイナリ信号をデコードすることによって得られることを特徴とする請求項９に記載の半導体記憶装置。
  11. 請求項１乃至１０のいずれか一項に記載の半導体記憶装置と、前記半導体記憶装置に少なくとも前記アドレス信号と前記第１及び第２の選択信号を供給するコントローラとを備えることを特徴とする情報処理システム。
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