JP4546320B2 - 定電圧電源回路及び定電圧電源回路の制御方法 - Google Patents

Description

本発明は、フの字特性の過電流保護回路を備えた定電圧電源回路及び定電圧電源回路の制御方法に関し、特に定電圧電源回路を構成する各種回路に対するバイアス電流を、出力電流の増加に応じて増加させるようにした構成をなし、過電流保護回路が確実に作動するようにした定電圧電源回路及び定電圧電源回路の制御方法に関する。

定電圧電源回路の出力電圧の変動に対する応答速度を改善するためには、定電圧電源回路を構成している誤差増幅回路等の回路に供給するバイアス電流を増やす方法や、メインの帰還ループとは別に、高速応答可能な第２の帰還ループを備え、両方の帰還ループによって出力電圧の制御を行う方法が知られている。
誤差増幅回路のバイアス電流を増やす方法は、定電圧電源回路の消費電流が増加するためバイアス電流の増加量にはおのずと限界があった。そこで、定電圧電源回路の出力電流に比例したバイアス電流を誤差増幅回路に供給することで、高速応答と低消費電流の両方を実現した回路があった（例えば、特許文献１参照。）。

図７は、このような高速応答と低消費電流の両方を実現した定電圧電源回路に、フの字特性の過電流保護回路を加えた定電圧電源回路の例を示した図である。
図７において、定電圧電源回路１００は、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路１０２と、出力端子ＯＵＴの電圧である出力電圧Ｖｏｕｔを分圧して分圧電圧ＶＦＢを生成し出力する出力電圧検出用の抵抗Ｒ１０１，Ｒ１０２と、ゲートに入力された信号に応じて出力端子ＯＵＴに出力する電流ｉｏの制御を行うＰＭＯＳトランジスタからなる出力トランジスタＭ１０１と、分圧電圧ＶＦＢが基準電圧Ｖｒｅｆになるように出力トランジスタＭ１０１の動作制御を行う誤差増幅回路１０３と、出力電流ｉｏに応じて誤差増幅回路１０３のバイアス電流を調整するバイアス電流調整回路１０４と、出力電流ｉｏが所定値を超えると出力電圧Ｖｏｕｔを低下させながら出力電流を減少させる、いわゆるフの字の出力電圧−出力電流特性になるようにする過電流保護回路１０５とを備えている。

誤差増幅回路１０３は、基準電圧Ｖｒｅｆと分圧電圧ＶＦＢとの各電圧の差分を増幅して出力トランジスタＭ１０１のゲートに出力し、出力トランジスタＭ１０１の動作制御を行って出力電圧Ｖｏｕｔを一定電圧に制御する。
バイアス電流調整回路１０４は、出力電流ｉｏが増加すると、出力トランジスタＭ１０１の出力電流ｉｏに比例した電流を出力する、出力電流ｉｏを検出するためのＰＭＯＳトランジスタＭ１０５のドレイン電流も増加する。ＰＭＯＳトランジスタＭ１０５のドレイン電流は、ＮＭＯＳトランジスタＭ１０６のドレイン電流になっていることから、ＮＭＯＳトランジスタＭ１０６とカレントミラー回路を形成しているＮＭＯＳトランジスタＭ１０７及びＭ１０８のドレイン電流も増加する。

ＮＭＯＳトランジスタＭ１０７のドレイン電流は、誤差増幅回路１０３の演算増幅器Ａ１０１のバイアス電流になっていることから演算増幅器Ａ１０１のバイアス電流は出力電流ｉｏの増加に比例して増加する。また、ＮＭＯＳトランジスタＭ１０８のドレイン電流は、ＰＭＯＳトランジスタＭ１０２のバイアス電流になっていることからＰＭＯＳトランジスタＭ１０２のバイアス電流は出力電流ｉｏの増加に比例して増加する。この結果、出力電圧Ｖｏｕｔの電圧変動に対する誤差増幅回路１０３の応答速度は、出力電流ｉｏが大きくなるほど速くなる。

一方、過電流保護回路１０５では、出力電流ｉｏが所定の保護電流値になると、ＰＭＯＳトランジスタＭ１０３のドレインと接地電圧との間に接続されている抵抗Ｒ１０４の電圧降下が前記分圧電圧ＶＦＢを超える。すると演算増幅回路Ａ１０２の出力電圧が低下してＰＭＯＳトランジスタＭ１０４をオンさせて導通させ、出力トランジスタＭ１０１のゲート電圧の低下を抑え、図８で示すように、出力電圧Ｖｏｕｔを低下させると共に出力電流ｉｏを減少させ、出力電圧Ｖｏｕｔ短絡時にはＡ点に示す短絡電流まで出力電流を減少させて、定電圧電源回路１００及び負荷１１０を過電流から保護する。このような過電流保護回路１０５は、いわゆる「フの字」特性を有する過電流保護回路である。
特開平３−１５８９１２号公報

しかしながら、過電流保護回路１０５が作動するときの出力電流ｉｏは非常に大きい電流であることから、このときの誤差増幅回路１０３における演算増幅器Ａ１０１のバイアス電流も大きくなっている。このため、演算増幅器Ａ１０１の出力端のドライブ能力は非常に大きくなっており、過電流保護回路１０５で使用していたＰＭＯＳトランジスタＭ１０４のドライブ能力では、出力電圧Ｖｏｕｔが短絡した時点の短絡電流を、図８のＡ点まで減少させることができず、実線で示すような特性になり、短絡電流をＢ点の電流までしか減少させることができなかった。このため、出力トランジスタＭ１０１の電力損失が膨大になり過大な発熱を生じ、本定電圧電源回路をＩＣ化した場合、該ＩＣ自体に不具合が発生する場合があった。

過電流保護回路１０５を確実に作動させ、前記短絡電流を図８のＡ点まで減少させるようにするためには、ＰＭＯＳトランジスタＭ１０４のドライブ能力を、誤差増幅回路１０３のドライブ能力よりも遥かに大きくしなければならない。
ＰＭＯＳトランジスタＭ１０４のドライブ能力を大きくするには、ＰＭＯＳトランジスタＭ１０４の素子サイズを大きくしなければならず、そうすると定電圧電源回路１００をＩＣ化した場合のチップサイズが大きくなりコスト増となる。更に、過電流保護回路１０５の動作電流も大きくする必要があり消費電力の増大を招くという問題があった。

本発明は、上記のような問題を解決するためになされたものであり、ＰＭＯＳトランジシタＭ１０４の素子サイズを大きくすることなく、過電流保護回路１０５の動作電流も増やさずに、短絡電流を所定の電流値まで低下させることができるフの字特性の過電流保護回路を備えた定電圧電源回路及び定電圧電源回路の制御方法を得ることを目的とする。

この発明に係る定電圧電源回路は、入力端子に入力された入力電圧を所定の定電圧に変換して出力端子から出力する定電圧電源回路において、
入力された制御信号に応じた電流を前記入力端子から前記出力端子に出力する出力トランジスタと、
所定の基準電圧を生成して出力する基準電圧発生回路部と、
前記出力端子の電圧の検出を行い、該検出した電圧に比例した電圧を生成して出力する出力電圧検出回路部と、
前記比例電圧が前記基準電圧になるように前記出力トランジスタの動作制御を行う、所定のバイアス電流が供給された誤差増幅回路部と、
前記出力トランジスタから出力される電流に応じたバイアス電流を該誤差増幅回路部に供給するバイアス電流調整回路部と、
前記出力端子からの出力電圧が定格電圧であるときの該出力端子から出力される出力電流が所定の過電流保護電流値以上になると、前記出力トランジスタに対して、該出力電圧を低下させると共に該出力電流を低下させ該出力電圧が接地電圧まで低下すると前記出力端子から所定の短絡電流を出力させるように動作制御を行う過電流保護回路部と、
を備え、
前記誤差増幅回路部は、供給されたバイアス電流に応じて前記出力端子の電圧変動に対する応答速度が変わり、前記バイアス電流調整回路部は、前記出力電圧が所定値まで低下すると、前記誤差増幅回路部に対するバイアス電流の供給を停止するものである。

具体的には、前記バイアス電流調整回路部は、前記出力トランジスタからの出力電流に比例したバイアス電流を前記誤差増幅回路部に供給するようにした。

また、前記誤差増幅回路部は、
前記比例電圧と前記基準電圧との差電圧を増幅する演算増幅器と、
該演算増幅器の出力信号を増幅して前記出力トランジスタの制御電極に制御信号を出力する第１トランジスタと、
前記演算増幅器及び該第１トランジスタにそれぞれ所定のバイアス電流を供給する定電流回路と、
を備え、
前記バイアス電流調整回路部は、前記演算増幅器及び／又は前記第１トランジスタにバイアス電流を供給し、前記出力電圧が所定値まで低下すると、該演算増幅器及び／又は該第１トランジスタに対するバイアス電流の供給を停止するようにした。

また、前記誤差増幅回路部は、
前記比例電圧と前記基準電圧との差電圧を増幅して前記出力トランジスタの制御電極に制御信号を出力する演算増幅器と、
該演算増幅器に所定のバイアス電流を供給する定電流回路と、
を備え、
前記バイアス電流調整回路部は、前記演算増幅器にバイアス電流を供給し、前記出力電圧が所定値まで低下すると、該演算増幅器に対するバイアス電流の供給を停止するようにした。

また、前記誤差増幅回路部は、前記比例電圧が前記基準電圧になるように前記出力トランジスタの動作制御を同時に行う、特性の異なった第１誤差増幅回路及び第２誤差増幅回路で構成され、前記バイアス電流調整回路部は、前記出力電圧が所定値まで低下すると、第１誤差増幅回路及び第２誤差増幅回路の少なくとも一方へのバイアス電流の供給を停止するようにした。

この場合、前記第２誤差増幅回路よりも前記第１誤差増幅回路の方が、直流利得が大きくなるようにした。

また、前記第２誤差増幅回路は、前記出力端子の電圧変動に対する応答速度が前記第１誤差増幅回路よりも速くなるようにした。

また、前記バイアス電流調整回路部は、前記出力トランジスタ、出力電圧検出回路部及び誤差増幅回路部で形成された負帰還ループに発生する信号の周波数帯に対する該バイアス電流調整回路部の利得を低下させて位相補償を行う位相補償回路を有するようにした。

また、前記位相補償回路は、前記出力トランジスタから出力される電流に応じて該位相補償回路の周波数特性を変えるようにした。

一方、前記バイアス電流調整回路部は、
制御電極が前記出力トランジスタの制御電極に接続され、電流入力端が前記出力トランジスタと共に前記入力端子に接続された、出力トランジスタから出力される電流に比例した電流を出力する、該出力トランジスタからの出力電流を検出するための電流検出トランジスタと、
該電流検出トランジスタの出力電流に比例したバイアス電流を前記演算増幅器及び／又は第１トランジスタにそれぞれ供給するカレントミラー回路と、
前記出力端子の電圧が前記所定値まで低下すると、該カレントミラー回路に対して、前記演算増幅器及び／又は前記第１トランジスタへのバイアス電流の供給を停止させる制御回路と、
を備えるようにした。

この場合、前記カレントミラー回路は、
前記電流検出トランジスタの出力電流が入力される入力側トランジスタと、
該入力側トランジスタに入力された電流に比例した電流を前記演算増幅器及び第１トランジスタに対応して供給する各出力側トランジスタと、
前記入力側トランジスタの制御電極と該各出力側トランジスタのそれぞれの制御電極との間にそれぞれ接続された各ローパスフィルタからなる前記位相補償回路と、
を備えるようにした。

また、前記バイアス電流調整回路部は、
制御電極が前記出力トランジスタの制御電極に接続され、電流入力端が前記出力トランジスタと共に前記入力端子に接続された、出力トランジスタから出力される電流に比例した電流を出力する、該出力トランジスタからの出力電流を検出するための電流検出トランジスタと、
該電流検出トランジスタの出力電流に比例したバイアス電流を前記演算増幅器に供給するカレントミラー回路と、
前記出力端子の電圧が前記所定値まで低下すると、該カレントミラー回路に対して、前記演算増幅器へのバイアス電流の供給を停止させる制御回路と、
を備えるようにした。

この場合、前記カレントミラー回路は、
前記電流検出トランジスタの出力電流が入力される入力側トランジスタと、
該入力側トランジスタに入力された電流に比例した電流を前記演算増幅器に供給する出力側トランジスタと、
前記入力側トランジスタの制御電極と該出力側トランジスタの制御電極との間に接続されたローパスフィルタからなる前記位相補償回路と、
を備えるようにした。

また、前記バイアス電流調整回路部は、
制御電極が前記出力トランジスタの制御電極に接続され、電流入力端が前記出力トランジスタと共に前記入力端子に接続された、出力トランジスタから出力される電流に比例した電流を出力する、該出力トランジスタからの出力電流を検出するための電流検出トランジスタと、
該電流検出トランジスタの出力電流に比例したバイアス電流を前記第１誤差増幅回路及び第２誤差増幅回路にそれぞれ供給するカレントミラー回路と、
前記出力端子の電圧が前記所定値まで低下すると、該カレントミラー回路に対して、前記第２誤差増幅回路へのバイアス電流の供給を停止させる制御回路と、
を備えるようにした。

この場合、前記カレントミラー回路は、
前記電流検出トランジスタの出力電流が入力される入力側トランジスタと、
該入力側トランジスタに入力された電流に比例した電流を前記第１誤差増幅回路及び第２誤差増幅回路に対応して供給する各出力側トランジスタと、
前記入力側トランジスタの制御電極と該各出力側トランジスタのそれぞれの制御電極との間にそれぞれ接続された各ローパスフィルタからなる前記位相補償回路と、
を備えるようにした。

また、前記位相補償回路をなすローパスフィルタを構成する抵抗は、前記電流検出トランジスタから出力された電流に応じてインピーダンスが変化するようにしてもよい。

この場合、前記各トランジスタはＭＯＳトランジスタをなすと共に前記抵抗はＭＯＳトランジスタからなり、前記位相補償回路は、前記電流検出トランジスタから出力された電流に応じて該抵抗をなすＭＯＳトランジスタのゲート・ソース間電圧を変えるようにした。

一方、前記出力トランジスタ、基準電圧発生回路部、出力電圧検出回路部、誤差増幅回路部、バイアス電流調整回路部及び過電流保護回路部を、１つのＩＣに集積するようにしてもよい。

また、この発明に係る定電圧電源回路の制御方法は、入力された制御信号に応じた電流を入力端子から出力端子に出力する出力トランジスタと、
所定の基準電圧を生成すると共に前記出力電圧に比例した電圧を生成し、１つ以上の誤差増幅回路によって該基準電圧と該比例電圧との差分を増幅して前記出力トランジスタの制御電極に出力する出力電圧制御部と、
を備えた、
前記入力端子に入力された入力電圧を所定の定電圧に変換して前記出力端子から出力する定電圧電源回路の制御方法において、
前記出力トランジスタから出力される電流に応じたバイアス電流を前記誤差増幅回路に供給し、前記出力電圧が所定値まで低下すると、前記誤差増幅回路に対する該バイアス電流の供給を停止するようにした。

具体的には、前記出力トランジスタからの出力電流に比例したバイアス電流が前記誤差増幅回路に供給されるようにした。

本発明の定電圧電源回路によれば、フの字特性の過電流保護回路部が動作を開始すると、定電圧電源回路を構成している誤差増幅回路部のように出力トランジスタをドライブする回路に対するバイアス電流調整回路部からのバイアス電流の供給を停止して、固定バイアス電流のみに減少させるようにした。このことから、従来の過電流保護回路と同等かそれ以下のドライブ能力のトランジスタを用いて、前記過電流保護回路部が作動した際に出力トランジスタの動作制御を行うようにした場合においても、フの字特性の過電流保護回路が作動したときの短絡電流を確実に所定の電流値まで減少せることができる。

また、本発明の定電圧電源回路の制御方法によれば、フの字特性の過電流保護回路が作動して出力電圧が所定値まで低下すると、定電圧電源回路を構成している誤差増幅回路部のように出力トランジスタをドライブする回路に対するバイアス電流の供給を停止して、固定バイアス電流のみに減少させるようにした。このことから、従来の過電流保護回路と同等かそれ以下のドライブ能力のトランジスタを用いて、前記過電流保護回路部が作動した際に出力トランジスタの動作制御を行うようにした場合においても、フの字特性の過電流保護回路部が作動したときの短絡電流を確実に所定の電流値まで減少せることができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における定電圧電源回路の回路例を示した図である。
図１において、定電圧電源回路１は、入力端子ＩＮに入力された入力電圧Ｖｉｎから所定の定電圧を生成し出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力する。出力端子ＯＵＴから出力された出力電圧Ｖｏｕｔは、出力端子ＯＵＴに接続された負荷１０に供給される。なお、定電圧電源回路１は、１つのＩＣに集積されるようにしてもよい。

定電圧電源回路１は、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路２と、出力電圧Ｖｏｕｔを分圧して分圧電圧ＶＦＢを生成し出力する出力電圧検出用の抵抗Ｒ１，Ｒ２と、ゲートに入力された信号に応じて出力端子ＯＵＴに出力する電流ｉｏの制御を行うＰＭＯＳトランジスタからなる出力トランジスタＭ１と、分圧電圧ＶＦＢが基準電圧Ｖｒｅｆになるように出力トランジスタＭ１の動作制御を行う第１誤差増幅回路３と、出力電流ｉｏに応じて第１誤差増幅回路３のバイアス電流を調整するバイアス電流調整回路４と、出力電流ｉｏが所定の過電流保護電流値以上になると出力電圧Ｖｏｕｔを低下させながら出力電流ｉｏを減少させる、いわゆるフの字の出力電圧−出力電流特性になるようにする過電流保護回路５とを備えている。なお、基準電圧発生回路２は基準電圧発生回路部を、抵抗Ｒ１，Ｒ２は出力電圧検出回路部を、第１誤差増幅回路３は誤差増幅回路部を、バイアス電流調整回路４はバイアス電流調整回路部を、過電流保護回路５は過電流保護回路部をそれぞれなす。また、基準電圧発生回路２、抵抗Ｒ１，Ｒ２及び第１誤差増幅回路３は出力電圧制御部をなす。

第１誤差増幅回路３は、演算増幅器Ａ１、ＰＭＯＳトランジスタＭ２及び定電流源１１，１２で構成され、バイアス電流調整回路４は、ＰＭＯＳトランジスタＭ５及びＮＭＯＳトランジスタＭ６〜Ｍ９で構成され、過電流保護回路５は、演算増幅器Ａ２、ＰＭＯＳトランジスタＭ３，Ｍ４及び抵抗Ｒ３，Ｒ４で構成されている。なお、ＰＭＯＳトランジスタＭ２は第１トランジスタを、ＮＭＯＳトランジスタＭ９は制御回路を、定電流源１１，１２は定電流回路をそれぞれなす。
入力端子ＩＮと出力端子ＯＵＴとの間には出力トランジスタＭ１が接続され、出力端子ＯＵＴと接地電圧との間には抵抗Ｒ１及びＲ２が直列に接続されている。

第１誤差増幅回路３において、入力端子ＩＮと接地電圧との間にはＰＭＯＳトランジスタＭ２と定電流源１２が直列に接続されており、ＰＭＯＳトランジスタＭ２は定電流源１２から所定のバイアス電流が供給されている。
ＰＭＯＳトランジスタＭ２と定電流源１２との接続部は出力トランジスタＭ１のゲートに接続されている。演算増幅器Ａ１において、出力端はＰＭＯＳトランジスタＭ２のゲートに接続され、反転入力端には分圧電圧ＶＦＢが入力され、非反転入力端には基準電圧Ｖｒｅｆが入力されている。また、演算増幅器Ａ１は、定電流源１１から所定のバイアス電流が供給されている。

バイアス電流調整回路４において、ＰＭＯＳトランジスタＭ５のソースは入力端子ＩＮに接続され、ＰＭＯＳトランジスタＭ５のゲートは出力トランジスタＭ１のゲートに接続されている。ＮＭＯＳトランジスタＭ６〜Ｍ８はカレントミラー回路を形成しており、ＰＭＯＳトランジスタＭ５のドレインと接地電圧との間にＮＭＯＳトランジスタＭ６が接続されている。ＮＭＯＳトランジスタＭ６〜Ｍ８の各ゲートは接続され、該接続部はＮＭＯＳトランジスタＭ６のドレインに接続されている。ＮＭＯＳトランジスタＭ７は、定電流源１１に並列に接続され、ＮＭＯＳトランジスタＭ８及びＭ９の直列回路は、定電流源１２に並列に接続されている。ＮＭＯＳトランジスタＭ９のゲートには分圧電圧ＶＦＢが入力されている。

次に、過電流保護回路５において、ＰＭＯＳトランジスタＭ３のソースは入力端子ＩＮに接続され、ＰＭＯＳトランジスタＭ３のゲートは出力トランジスタＭ１のゲートに接続されている。ＰＭＯＳトランジスタＭ３のドレインと接地電圧との間には抵抗Ｒ４が接続され、ＰＭＯＳトランジスタＭ３と抵抗Ｒ４との接続部は演算増幅器Ａ２の反転入力端に接続されている。演算増幅器Ａ２の非反転入力端には分圧電圧ＶＦＢが入力され、演算増幅器Ａ２の出力端はＰＭＯＳトランジスタＭ４のゲートに接続されている。ＰＭＯＳトランジスタＭ４は、入力端子ＩＮと出力トランジスタＭ１のゲートとの間に接続され、入力端子ＩＮとＰＭＯＳトランジスタＭ４のゲートとの間には抵抗Ｒ３が接続されている。

このような構成において、第１誤差増幅回路３は、演算増幅器Ａ１に入力された分圧電圧ＶＦＢが基準電圧Ｖｒｅｆになるように、出力トランジスタＭ１の動作を制御する。出力電流ｉｏが増加すると、出力トランジスタＭ１の出力電流に比例した電流を出力するＰＭＯＳトランジスタＭ５のドレイン電流ｉｄ５も増加する。該ドレイン電流ｉｄ５はＮＭＯＳトランジスタＭ６のドレイン電流になっていることから、ＮＭＯＳトランジスタＭ６とカレントミラー回路を構成しているＮＭＯＳトランジスタＭ７及びＭ８の各ドレイン電流ｉｄ７，ｉｄ８もそれぞれ増加する。

出力電流ｉｏが所定の過電流保護電流値未満の場合は、ＮＭＯＳトランジスタＭ９のソース電圧は、ＮＭＯＳトランジスタＭ８のドレイン電圧であり、該電圧はＮＭＯＳトランジスタＭ８のゲート電圧とほぼ等しい電圧になっており、この状態ではＮＭＯＳトランジスタＭ９はオンした状態になっている。このため、ＮＭＯＳトランジスタＭ８のドレイン電流ｉｄ８はＰＭＯＳトランジスタＭ２のバイアス電流になっていることから、演算増幅器Ａ１及びＰＭＯＳトランジスタＭ２の各バイアス電流は出力電流ｉｏの増加に比例して増加する。この結果、出力電圧Ｖｏｕｔの変動に対する第１誤差増幅回路３の応答速度は、出力電流ｉｏが大きくなるほど速くなる。

次に、ＰＭＯＳトランジスタＭ３は、出力トランジスタＭ１の出力電流に比例した電流を出力し、出力電流ｉｏが前記所定の過電流保護電流値以上になると、抵抗Ｒ４による電圧降下が分圧電圧ＶＦＢを超える。すると、演算増幅器Ａ２の出力電圧が低下し、ＰＭＯＳトランジスタＭ４はオンして導通し、出力トランジスタＭ１のゲート電圧の低下を抑え、図２の実線で示すように、出力電圧Ｖｏｕｔを低下させると共に出力電流ｉｏを減少させ、出力端子ＯＵＴが短絡すると、図２のＡ点で示した短絡電流値まで出力電流ｉｏを減少させ、定電圧電源回路１及び負荷１０を過電流から保護する。

一方、出力電圧Ｖｏｕｔが低下すると、ＮＭＯＳトランジスタＭ９のゲート電圧も低下する。出力電圧Ｖｏｕｔが所定の電圧まで低下するとＮＭＯＳトランジスタＭ９はオフし、ＰＭＯＳトランジスタＭ２のバイアス電流の内、出力電流ｉｏに比例した分のバイアス電流がカットされ、定電流源１２からのバイアス電流のみになる。このため、第１誤差増幅回路３の出力トランジスタＭ１に対するドライブ能力が小さくなり、ＰＭＯＳトランジスタＭ４のドライブ能力が小さくても出力電流ｉｏを、図２のＡ点で示した所定の短絡電流値まで確実に減少させることができる。

ここで、図１において、第１誤差増幅回路３のＰＭＯＳトランジスタＭ２をなくすようにしてもよく、この場合、図１の定電圧電源回路１は図３のようになる。なお、図３では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図３における図１との相違点は、ＰＭＯＳトランジスタＭ２、定電流源１２及びＮＭＯＳトランジスタＭ８をなくすと共に、ＮＭＯＳトランジスタＭ９をＮＭＯＳトランジスタＭ７に直列に接続したことにある。
図３において、第１誤差増幅回路３は、演算増幅器Ａ１及び定電流源１１で構成され、演算増幅器Ａ１の出力端は出力トランジスタＭ１のゲートに接続されている。更に、演算増幅器Ａ１において、反転入力端には基準電圧Ｖｒｅｆが、非反転入力端には分圧電圧ＶＦＢがそれぞれ入力されている。

また、バイアス電流調整回路４は、ＰＭＯＳトランジスタＭ５及びＮＭＯＳトランジスタＭ６，Ｍ７，Ｍ９で構成され、ＮＭＯＳトランジスタＭ６及びＭ７はカレントミラー回路を形成している。ＮＭＯＳトランジスタＭ９とＭ７との直列回路は、定電流源１１に並列に接続されている。
このような構成において、出力電流ｉｏが所定の過電流保護電流値未満の場合は、ＮＭＯＳトランジスタＭ９のソース電圧は、ＮＭＯＳトランジスタＭ７のドレイン電圧であり、該電圧はＮＭＯＳトランジスタＭ７のゲート電圧とほぼ等しい電圧になっており、この状態ではＮＭＯＳトランジスタＭ９はオンした状態になっている。このため、ＮＭＯＳトランジスタＭ７のドレイン電流は演算増幅器Ａ１のバイアス電流になっていることから、演算増幅器Ａ１のバイアス電流は出力電流ｉｏの増加に比例して増加する。この結果、出力電圧Ｖｏｕｔの変動に対する第１誤差増幅回路３の応答速度は、出力電流ｉｏが大きくなるほど速くなる。

出力電流ｉｏが前記所定の過電流保護電流値以上になり過電流保護回路５が作動して出力電圧Ｖｏｕｔが低下すると、ＮＭＯＳトランジスタＭ９のゲート電圧も低下する。出力電圧Ｖｏｕｔが所定の電圧まで低下するとＮＭＯＳトランジスタＭ９はオフし、演算増幅器Ａ１のバイアス電流の内、出力電流ｉｏに比例した分のバイアス電流がカットされ、定電流源１１からのバイアス電流のみになる。このため、第１誤差増幅回路３の出力トランジスタＭ１に対するドライブ能力が小さくなり、ＰＭＯＳトランジスタＭ４のドライブ能力が小さくても出力電流ｉｏを、図２のＡ点で示した所定の短絡電流値まで確実に減少させることができる。

このように、本第１の実施の形態における定電圧電源回路は、出力電流ｉｏが前記所定の過電流保護電流値以上になり過電流保護回路５が作動して出力電圧Ｖｏｕｔが低下すると、第１誤差増幅回路３に対するバイアス電流調整回路４からのバイアス電流の供給を停止させて、第１誤差増幅回路３の出力トランジスタＭ１に対するドライブ能力が小さくなるようにした。このことから、過電流保護回路の出力トランジスタＭ１に対するドライブ能力を大きくすることなく、フの字特性の過電流保護回路が作動したときの短絡電流を所定の電流値まで低下させることができる。また、過電流保護回路で使用する、出力トランジスタの動作制御を行うトランジスタに電流駆動能力の小さいトランジスタを使用することができ、チップサイズの増加に伴うコストアップや消費電流の増加を抑えることができる。

第２の実施の形態．
前記第１の実施の形態では、１つの誤差増幅回路で出力トランジスタの動作制御を行う場合を示したが、直流利得ができるだけ大きくなるようにして直流特性が優れたものになるようにした第１誤差増幅回路と、出力電圧Ｖｏｕｔの変動に対して高速に応答する第２誤差増幅回路とで出力トランジスタの動作制御を同時に行う構成の定電圧電源回路に本発明を適用してもよく、このようにしたものを本発明の第２の実施の形態とする。
図４は、本発明の第２の実施の形態における定電圧電源回路の回路例を示した図である。なお、図４では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。

図４における図１との相違点は、出力電圧Ｖｏｕｔの変動に対して高速に応答する第２誤差増幅回路６を追加したことにあり、これに伴って、図１の定電圧電源回路１を定電圧電源回路１ａにした。定電圧電源回路１ａは、１つのＩＣに集積されるようにしてもよい。
図４において、定電圧電源回路１ａは、基準電圧発生回路２と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、出力トランジスタＭ１と、分圧電圧ＶＦＢが基準電圧Ｖｒｅｆになるように出力トランジスタＭ１の動作制御を行う第１誤差増幅回路３と、分圧電圧ＶＦＢが基準電圧Ｖｒｅｆになるように出力トランジスタＭ１の動作制御を行う、出力電圧Ｖｏｕｔの変動に対して高速に応答する第２誤差増幅回路６と、出力電流ｉｏに応じて第１誤差増幅回路３及び第２誤差増幅回路６の各バイアス電流を調整するバイアス電流調整回路４と、過電流保護回路５とを備えている。なお、第１誤差増幅回路３及び第２誤差増幅回路６は誤差増幅回路部をなす。

第２誤差増幅回路６は、演算増幅器Ａ３及び定電流源１３で構成され、演算増幅器Ａ３において、出力端は出力トランジスタＭ１のゲートに接続され、反転入力端には基準電圧Ｖｒｅｆが、非反転入力端には分圧電圧ＶＦＢがそれぞれ入力されている。また、演算増幅器Ａ３は、定電流源１３から所定のバイアス電流が供給されている。また、バイアス電流調整回路４において、ＮＭＯＳトランジスタＭ９とＭ８との直列回路が定電流源１３に並列に接続されている。
このような構成において、第１誤差増幅回路３は、直流利得ができるだけ大きくなるようにして直流特性が優れたものになるように、定電流源１１及び１２から供給されるバイアス電流ができるだけ小さくなるように設計されている。また、第２誤差増幅回路６は、高速動作を行うことができるように、定電流源１３から供給されるバイアス電流ができるだけ大きくなるように設計されている。

出力電流ｉｏが所定の過電流保護電流値未満の場合は、ＮＭＯＳトランジスタＭ９のソース電圧は、ＮＭＯＳトランジスタＭ８のドレイン電圧であり、該電圧はＮＭＯＳトランジスタＭ８のゲート電圧とほぼ等しい電圧になっており、この状態ではＮＭＯＳトランジスタＭ９はオンした状態になっている。このため、ＮＭＯＳトランジスタＭ８のドレイン電流ｉｄ８は演算増幅器Ａ３のバイアス電流になっていることから、演算増幅器Ａ１と共に演算増幅器Ａ３のバイアス電流は出力電流ｉｏの増加に比例して増加する。この結果、出力電圧Ｖｏｕｔの変動に対する第１誤差増幅回路３及び第２誤差増幅回路６の応答速度は、それぞれ出力電流ｉｏが大きくなるほど速くなる。

次に、出力電流ｉｏが前記所定の過電流保護電流値以上になり、過電流保護回路５が作動して出力電圧Ｖｏｕｔが低下すると、ＮＭＯＳトランジスタＭ９のゲート電圧も低下する。出力電圧Ｖｏｕｔが所定の電圧まで低下するとＮＭＯＳトランジスタＭ９はオフし、演算増幅器Ａ３のバイアス電流の内、出力電流ｉｏに比例した分のバイアス電流がカットされ、定電流源１３からのバイアス電流のみになる。このため、第２誤差増幅回路６の出力トランジスタＭ１に対するドライブ能力が小さくなり、ＰＭＯＳトランジスタＭ４のドライブ能力が小さくても出力電流ｉｏを、図２のＡ点で示した所定の短絡電流値まで確実に減少させることができる。
なお、図４において、第１誤差増幅回路３のＰＭＯＳトランジスタＭ２をなくすようにしてもよく、この場合、ＰＭＯＳトランジスタＭ２及び定電流源１２をなくし、演算増幅器Ａ１の出力端を出力トランジスタＭ１のゲートに接続し、演算増幅器Ａ１の反転入力端に基準電圧Ｖｒｅｆを、演算増幅器Ａ１の非反転入力端に分圧電圧ＶＦＢをそれぞれ入力するようにすればよい。

このように、本第２の実施の形態における定電圧電源回路は、出力電流ｉｏが前記所定の過電流保護電流値以上になり過電流保護回路５が作動して出力電圧Ｖｏｕｔが低下すると、第２誤差増幅回路６に対するバイアス電流調整回路４からのバイアス電流の供給を停止して、第２誤差増幅回路６の出力トランジスタＭ１に対するドライブ能力が小さくなるようにした。このことから、過電流保護回路の出力トランジスタに対するドライブ能力を大きくすることなく、フの字特性の過電流保護回路が作動したときの短絡電流を所定の電流値まで低下させることができる。

第３実施の形態．
前記第１及び第２の各実施の形態において、負帰還ループに発生する信号の周波数帯に対するバイアス電流調整回路の利得を低下させて位相補償を行う位相補償回路を設けるようにしてもよく、このようにしたものを本発明の第３の実施の形態とする。
図５は、本発明の第３の実施の形態における定電圧電源回路の回路例を示した図である。なお、図５では、図４の構成の場合の定電圧電源回路を例にして示しており、図４と同じもの又は同様のものは同じ符号で示しており、ここではその説明を省略し図４との相違点のみ説明する。
図５における図４との相違点は、演算増幅器Ａ１及びＡ３に形成された負帰還ループに発生する信号の周波数帯に対するバイアス電流調整回路４の利得を低下させて位相補償を行う位相補償回路を、図４のバイアス電流調整回路４に設けたことにあり、これに伴って、図４のバイアス電流調整回路４をバイアス電流調整回路４ｂに、図４の定電圧電源回路１を定電圧電源回路１ｂにそれぞれした。定電圧電源回路１ｂは１つのＩＣに集積されるようにしてもよい。

図５において、定電圧電源回路１ｂは、基準電圧発生回路２と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、出力トランジスタＭ１と、第１誤差増幅回路３と、第２誤差増幅回路６と、出力電流ｉｏに応じて第１誤差増幅回路３及び第２誤差増幅回路６の各バイアス電流を調整するバイアス電流調整回路４ｂと、過電流保護回路５とを備えている。なお、バイアス電流調整回路４ｂはバイアス電流調整回路部をなす。
バイアス電流調整回路４ｂは、ＰＭＯＳトランジスタＭ５と、ＮＭＯＳトランジスタＭ６〜Ｍ９と、コンデンサＣ１，Ｃ２と、抵抗Ｒ５，Ｒ６とで構成されている。

ＮＭＯＳトランジスタＭ６〜Ｍ８、コンデンサＣ１，Ｃ２及び抵抗Ｒ５，Ｒ６はカレントミラー回路を形成しており、ＮＭＯＳトランジスタＭ７は定電流源１１に並列に接続されている。ＮＭＯＳトランジスタＭ６のゲートとＮＭＯＳトランジスタＭ７のゲートとの間には抵抗Ｒ５が接続され、ＮＭＯＳトランジスタＭ７のゲートと接地電圧との間にはコンデンサＣ１が接続されている。また、ＮＭＯＳトランジスタＭ８に直列にＮＭＯＳトランジスタＭ９が接続され、該直列回路は定電流源１３に並列に接続されている。ＮＭＯＳトランジスタＭ６のゲートとＮＭＯＳトランジスタＭ８のゲートとの間には抵抗Ｒ６が接続され、ＮＭＯＳトランジスタＭ８のゲートと接地電圧との間にはコンデンサＣ２が接続されている。また、ＮＭＯＳトランジスタＭ６において、ゲートとドレインが接続されている。

このような構成において、コンデンサＣ１及び抵抗Ｒ５、並びにコンデンサＣ２及び抵抗Ｒ６は、それぞれローパスフィルタを形成して位相補償回路をなす。抵抗Ｒ５のインピーダンスとコンデンサＣ１の容量、及び抵抗Ｒ６のインピーダンスとコンデンサＣ２の容量で決定される各周波数帯域を、バイアス電流調整回路４ｂの利得がピークとなる周波数に設定することで、負帰還ループに発生する信号の周波数帯に対して利得を低下させ、バイアス電流調整回路４ｂのピーク時の利得を低下させることができ、バイアス電流調整回路４ｂの動作が不安定になることを防止することができる。

ここで、図５では、バイアス電流調整回路４ｂの利得がピークとなる周波数帯は、抵抗のインピーダンスとコンデンサの容量で設定されるようにしたが、バイアス電流調整回路４ｂの利得がピークとなる周波数帯を出力電流ｉｏに応じて変わるようにしてもよく、このようにした場合、図５は図６のようになる。なお、図６では、図５と同じもの又は同様のものは同じ符号で示しており、ここではその説明を省略すると共に図５との相違点のみ説明する。
図６における図５との相違点は、抵抗Ｒ５及びＲ６の代わりにＮＭＯＳトランジスタＭ１０〜Ｍ１２を追加したことにある。

図６において、バイアス電流調整回路４ｂは、出力電流ｉｏに応じて第１誤差増幅回路３及び第２誤差増幅回路６の各バイアス電流を調整するものであり、ＰＭＯＳトランジスタＭ５、ＮＭＯＳトランジスタＭ６〜Ｍ１２及びコンデンサＣ１，Ｃ２で構成されている。ＮＭＯＳトランジスタＭ６〜Ｍ１２及びコンデンサＣ１，Ｃ２はカレントミラー回路を形成し、更に、ＮＭＯＳトランジスタＭ１０〜Ｍ１２はカレントミラー回路を形成している。

このような構成において、ＮＭＯＳトランジスタＭ１１，Ｍ１２の各ドレイン電流は、それぞれＮＭＯＳトランジスタＭ１０のドレイン電流に比例する。ＮＭＯＳトランジスタＭ１０のドレイン電流はＰＭＯＳトランジスタＭ５と同じであることから、結局、ＮＭＯＳトランジスタＭ１１，Ｍ１２の各ドレイン電流は出力電流ｉｏに比例することになる。言い換えれば、ＮＭＯＳトランジスタＭ１１，Ｍ１２の各インピーダンスはそれぞれ出力電流ｉｏに反比例することになる。ＮＭＯＳトランジスタＭ１１，Ｍ１２の各インピーダンスが小さくなると、位相補償の対象となる周波数帯域が上昇するので、図５の場合と同様の効果を得ることができると共に、図５の場合と比較してより広い条件において位相補償が有効となり、バイアス電流調整回路４ｂのより安定した動作が可能となる。

このように、本第３の実施の形態における定電圧電源回路は、前記第２の実施の形態と同様の効果を得ることができると共に、バイアス電流調整回路４ｂの動作を安定させることができ、これに伴って第１誤差増幅回路３及び第２誤差増幅回路６の動作も安定することから、すべての周波数条件に対して安定した出力電圧を供給することができる。

なお、前記第１から第３の各実施の形態では、ＮＭＯＳトランジスタＭ９のゲートに分圧電圧ＶＦＢが入力されるようにしたが、出力電圧Ｖｏｕｔを分圧する分圧回路を別途設けて、該分圧回路で生成した分圧電圧をＮＭＯＳトランジスタＭ９のゲートに入力するようにしてもよい。また、前記第１から第３の各実施の形態において、ＮＭＯＳトランジスタＭ７及びＭ８を備えている場合はＮＭＯＳトランジスタＭ８にＮＭＯＳトランジスタＭ９を接続するようにしたが、これは一例であり、ＮＭＯＳトランジスタＭ７にＮＭＯＳトランジスタＭ９を接続するようにしてもよく、ＮＭＯＳトランジスタＭ７及びＭ８の両方にＮＭＯＳトランジスタＭ９に相当するＮＭＯＳトランジスタをそれぞれ接続するようにしてもよい。

本発明の第１の実施の形態における定電圧電源回路の回路例を示した図である。 図１の定電圧電源回路１における出力電圧と出力電流の特性例を示した図である。 本発明の第１の実施の形態における定電圧電源回路の他の回路例を示した図である。 本発明の第２の実施の形態における定電圧電源回路の回路例を示した図である。 本発明の第３の実施の形態における定電圧電源回路の回路例を示した図である。 本発明の第３の実施の形態における定電圧電源回路の他の回路例を示した図である。 従来の定電圧電源回路の回路例を示した図である。 図７の定電圧電源回路１００における出力電圧と出力電流の特性例を示した図である。

符号の説明

１，１ａ，１ｂ 定電圧電源回路
２ 基準電圧発生回路
３ 第１誤差増幅回路
４，４ｂ バイアス電流調整回路
５ 過電流保護回路
６ 第２誤差増幅回路
１０ 負荷
Ｍ１ 出力トランジスタ
Ｒ１，Ｒ２ 出力電圧検出用の抵抗
ＩＮ 入力端子
ＯＵＴ 出力端子

Claims (20)

1. 入力端子に入力された入力電圧を所定の定電圧に変換して出力端子から出力する定電圧電源回路において、
   入力された制御信号に応じた電流を前記入力端子から前記出力端子に出力する出力トランジスタと、
   所定の基準電圧を生成して出力する基準電圧発生回路部と、
   前記出力端子の電圧の検出を行い、該検出した電圧に比例した電圧を生成して出力する出力電圧検出回路部と、
   前記比例電圧が前記基準電圧になるように前記出力トランジスタの動作制御を行う、所定のバイアス電流が供給された誤差増幅回路部と、
   前記出力トランジスタから出力される電流に応じたバイアス電流を該誤差増幅回路部に供給するバイアス電流調整回路部と、
   前記出力端子からの出力電圧が定格電圧であるときの該出力端子から出力される出力電流が所定の過電流保護電流値以上になると、前記出力トランジスタに対して、該出力電圧を低下させると共に該出力電流を低下させ該出力電圧が接地電圧まで低下すると前記出力端子から所定の短絡電流を出力させるように動作制御を行う過電流保護回路部と、
   を備え、
   前記誤差増幅回路部は、供給されたバイアス電流に応じて前記出力端子の電圧変動に対する応答速度が変わり、前記バイアス電流調整回路部は、前記出力電圧が所定値まで低下すると、前記誤差増幅回路部に対するバイアス電流の供給を停止することを特徴とする定電圧電源回路。
2. 前記バイアス電流調整回路部は、前記出力トランジスタからの出力電流に比例したバイアス電流を前記誤差増幅回路部に供給することを特徴とする請求項１記載の定電圧電源回路。
3. 前記誤差増幅回路部は、
   前記比例電圧と前記基準電圧との差電圧を増幅する演算増幅器と、
   該演算増幅器の出力信号を増幅して前記出力トランジスタの制御電極に制御信号を出力する第１トランジスタと、
   前記演算増幅器及び該第１トランジスタにそれぞれ所定のバイアス電流を供給する定電流回路と、
   を備え、
   前記バイアス電流調整回路部は、前記演算増幅器及び／又は前記第１トランジスタにバイアス電流を供給し、前記出力電圧が所定値まで低下すると、該演算増幅器及び／又は該第１トランジスタに対するバイアス電流の供給を停止することを特徴とする請求項１又は２記載の定電圧電源回路。
4. 前記誤差増幅回路部は、
   前記比例電圧と前記基準電圧との差電圧を増幅して前記出力トランジスタの制御電極に制御信号を出力する演算増幅器と、
   該演算増幅器に所定のバイアス電流を供給する定電流回路と、
   を備え、
   前記バイアス電流調整回路部は、前記演算増幅器にバイアス電流を供給し、前記出力電圧が所定値まで低下すると、該演算増幅器に対するバイアス電流の供給を停止することを特徴とする請求項１又は２記載の定電圧電源回路。
5. 前記誤差増幅回路部は、前記比例電圧が前記基準電圧になるように前記出力トランジスタの動作制御を同時に行う、特性の異なった第１誤差増幅回路及び第２誤差増幅回路で構成され、前記バイアス電流調整回路部は、前記出力電圧が所定値まで低下すると、第１誤差増幅回路及び第２誤差増幅回路の少なくとも一方へのバイアス電流の供給を停止することを特徴とする請求項１又は２記載の定電圧電源回路。
6. 前記第１誤差増幅回路は、直流利得が前記第２誤差増幅回路よりも大きいことを特徴とする請求項５記載の定電圧電源回路。
7. 前記第２誤差増幅回路は、前記出力端子の電圧変動に対する応答速度が前記第１誤差増幅回路よりも速いことを特徴とする請求項５又は６記載の定電圧電源回路。
8. 前記バイアス電流調整回路部は、前記出力トランジスタ、出力電圧検出回路部及び誤差増幅回路部で形成された負帰還ループに発生する信号の周波数帯に対する該バイアス電流調整回路部の利得を低下させて位相補償を行う位相補償回路を有することを特徴とする請求項１、２、３、４、５、６又は７記載の定電圧電源回路。
9. 前記位相補償回路は、前記出力トランジスタから出力される電流に応じて該位相補償回路の周波数特性を変えることを特徴とする請求項８記載の定電圧電源回路。
10. 前記バイアス電流調整回路部は、
    制御電極が前記出力トランジスタの制御電極に接続され、電流入力端が前記出力トランジスタと共に前記入力端子に接続された、出力トランジスタから出力される電流に比例した電流を出力する、該出力トランジスタからの出力電流を検出するための電流検出トランジスタと、
    該電流検出トランジスタの出力電流に比例したバイアス電流を前記演算増幅器及び／又は第１トランジスタにそれぞれ供給するカレントミラー回路と、
    前記出力端子の電圧が前記所定値まで低下すると、該カレントミラー回路に対して、前記演算増幅器及び／又は前記第１トランジスタへのバイアス電流の供給を停止させる制御回路と、
    を備えることを特徴とする請求項３記載の定電圧電源回路。
11. 前記カレントミラー回路は、
    前記電流検出トランジスタの出力電流が入力される入力側トランジスタと、
    該入力側トランジスタに入力された電流に比例した電流を前記演算増幅器及び第１トランジスタに対応して供給する各出力側トランジスタと、
    前記入力側トランジスタの制御電極と該各出力側トランジスタのそれぞれの制御電極との間にそれぞれ接続された各ローパスフィルタからなる前記位相補償回路と、
    を備えることを特徴とする請求項１０記載の定電圧電源回路。
12. 前記バイアス電流調整回路部は、
    制御電極が前記出力トランジスタの制御電極に接続され、電流入力端が前記出力トランジスタと共に前記入力端子に接続された、出力トランジスタから出力される電流に比例した電流を出力する、該出力トランジスタからの出力電流を検出するための電流検出トランジスタと、
    該電流検出トランジスタの出力電流に比例したバイアス電流を前記演算増幅器に供給するカレントミラー回路と、
    前記出力端子の電圧が前記所定値まで低下すると、該カレントミラー回路に対して、前記演算増幅器へのバイアス電流の供給を停止させる制御回路と、
    を備えることを特徴とする請求項４記載の定電圧電源回路。
13. 前記カレントミラー回路は、
    前記電流検出トランジスタの出力電流が入力される入力側トランジスタと、
    該入力側トランジスタに入力された電流に比例した電流を前記演算増幅器に供給する出力側トランジスタと、
    前記入力側トランジスタの制御電極と該出力側トランジスタの制御電極との間に接続されたローパスフィルタからなる前記位相補償回路と、
    を備えることを特徴とする請求項１２記載の定電圧電源回路。
14. 前記バイアス電流調整回路部は、
    制御電極が前記出力トランジスタの制御電極に接続され、電流入力端が前記出力トランジスタと共に前記入力端子に接続された、出力トランジスタから出力される電流に比例した電流を出力する、該出力トランジスタからの出力電流を検出するための電流検出トランジスタと、
    該電流検出トランジスタの出力電流に比例したバイアス電流を前記第１誤差増幅回路及び第２誤差増幅回路にそれぞれ供給するカレントミラー回路と、
    前記出力端子の電圧が前記所定値まで低下すると、該カレントミラー回路に対して、前記第２誤差増幅回路へのバイアス電流の供給を停止させる制御回路と、
    を備えることを特徴とする請求項５、６又は７記載の定電圧電源回路。
15. 前記カレントミラー回路は、
    前記電流検出トランジスタの出力電流が入力される入力側トランジスタと、
    該入力側トランジスタに入力された電流に比例した電流を前記第１誤差増幅回路及び第２誤差増幅回路に対応して供給する各出力側トランジスタと、
    前記入力側トランジスタの制御電極と該各出力側トランジスタのそれぞれの制御電極との間にそれぞれ接続された各ローパスフィルタからなる前記位相補償回路と、
    を備えることを特徴とする請求項１４記載の定電圧電源回路。
16. 前記位相補償回路をなすローパスフィルタを構成する抵抗は、前記電流検出トランジスタから出力された電流に応じてインピーダンスが変化することを特徴とする請求項１１、１３又は１５記載の定電圧電源回路。
17. 前記各トランジスタはＭＯＳトランジスタをなすと共に前記抵抗はＭＯＳトランジスタからなり、前記位相補償回路は、前記電流検出トランジスタから出力された電流に応じて該抵抗をなすＭＯＳトランジスタのゲート・ソース間電圧を変えることを特徴とする請求項１６記載の定電圧電源回路。
18. 前記出力トランジスタ、基準電圧発生回路部、出力電圧検出回路部、誤差増幅回路部、バイアス電流調整回路部及び過電流保護回路部は、１つのＩＣに集積されることを特徴とする請求項１、２、３、４、５、６、７、８、９、１０、１１、１２、１３、１４、１５、１６又は１７記載の定電圧電源回路。
19. 入力された制御信号に応じた電流を入力端子から出力端子に出力する出力トランジスタと、
    所定の基準電圧を生成すると共に前記出力電圧に比例した電圧を生成し、１つ以上の誤差増幅回路によって該基準電圧と該比例電圧との差分を増幅して前記出力トランジスタの制御電極に出力する出力電圧制御部と、
    を備えた、
    前記入力端子に入力された入力電圧を所定の定電圧に変換して前記出力端子から出力する定電圧電源回路の制御方法において、
    前記出力トランジスタから出力される電流に応じたバイアス電流を前記誤差増幅回路に供給し、前記出力電圧が所定値まで低下すると、前記誤差増幅回路に対する該バイアス電流の供給を停止することを特徴とする定電圧電源回路の制御方法。
20. 前記出力トランジスタからの出力電流に比例したバイアス電流が前記誤差増幅回路に供給されることを特徴とする請求項１９記載の定電圧電源回路の制御方法。
    

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